專利名稱：用于在存儲器陣列中減少泄漏電流的方法及設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及電子器件，且更具體地說，涉及用于在存儲器陣列中減少泄漏電 流的技術(shù)。
背景技術(shù)：
集成電路(IC)制造技術(shù)持續(xù)地改進，且因而，晶體管的尺寸持續(xù)縮小。這使得較
多晶體管及較多復(fù)雜電路能夠被制造于ic裸片上，或替代地，較小裸片能夠用于給定
電路。較小晶體管尺寸還支持較快操作速度且提供其它利益。
對于廣泛用于數(shù)字電路及一些模擬電路的互補金屬氧化物半導(dǎo)體(CMOS)技術(shù)來 說，縮小晶體管尺寸的主要問題是泄漏電流。較小晶體管幾何形狀導(dǎo)致較高電場(E場)， 其向晶體管施加應(yīng)力且造成氧化物分解。為了降低E場，常常針對較小幾何形狀的晶體 管使用較低電源電壓。遺憾的是，較低電源電壓還增加晶體管的延遲，這對于高速度電 路來說是不合需要的。為了減少延遲且改進操作速度，降低晶體管的閾值電壓(Vt)。 閎值電壓是晶體管接通所在的電壓。然而，較低閾值電壓及較小晶體管幾何形狀導(dǎo)致較 高泄漏電流，所述泄漏電流是在晶體管被切斷時穿過所述晶體管的電流。
隨著CMOS技術(shù)按比例變小，泄漏電流越來越成問題。這是因為泄漏電流相對于晶 體管尺寸的減小以高比率增加。此外，泄漏電流是例如蜂窩式電話、個人數(shù)字助理 (PDA)、膝上型計算機等便攜式裝置的主要問題。泄漏電流消耗電池電力且減少使用電 池的便攜式裝置的待機時間。
在不犧牲過多性能的情況下減少泄漏電流是CMOS設(shè)計的主要挑戰(zhàn)，尤其是隨著IC 技術(shù)按比例變小。泄漏電流減少對于通常在許多電子裝置中使用的存儲器陣列來說是尤 其具挑戰(zhàn)性的。存儲器陣列具有許多行及許多列存儲器單元以存儲數(shù)據(jù)且可能具有許多 泄漏電流路徑。應(yīng)處理每一泄漏電流路徑以便實現(xiàn)存儲器陣列的低泄漏電流。

發(fā)明內(nèi)容
本文描述用于在存儲器陣列中減少泄漏電流的技術(shù)。存儲器陣列包含多行及多列存儲器單元。位線耦合到所述列存儲器單元，且字線耦合到所述行存儲器單元。位線在存 儲器陣列的休眠模式期間具有與電源斷開的路徑且浮動。可通過切斷耦合于電源與位線 之間的所有晶體管而使位線浮動。
位線可耦合到(i)用以在每一讀取或?qū)懭氩僮髦皩⑽痪€預(yù)充電為邏輯高的預(yù)充 電電路；(ii)用以將所述位線耦合到讀出放大器以用于讀取操作的通過晶體管；以及(iii) 用以驅(qū)動所述位線以用于寫入操作的驅(qū)動器中的上拉晶體管。預(yù)充電電路、通過晶體管 及上拉晶體管可全部在休眠模式期間被切斷。字線可在休眠模式期間被設(shè)定為預(yù)定邏輯 電平以使存儲器-爭元與位線斷開。例如，如果不需要由存儲器單元進行數(shù)據(jù)保持，則可 在休眠模式期間經(jīng)由至少一個前端開關(guān)使存儲器單元與電源斷開。
在下文進一步詳細(xì)描述本發(fā)明的各種方面及特征。


圖l展示存儲器裝置的框圖。
圖2及圖3展示存儲器陣列及輸入/輸出(I/O)電路的兩個設(shè)計的示意圖。
圖4展示字線驅(qū)動器的示意圖。
圖5展示用于將存儲器陣列置于休眠模式中的過程。
圖6展示無線裝置的框圖。
具體實施例方式
本文描述用于在存儲器陣列中減少泄漏電流的技術(shù)。存儲器陣列可用于隨機存取存 儲器(RAM)、靜態(tài)RAM (SRAM)、動態(tài)RAM (DRAM)、同步DRAM (SDRAM)、 視頻RAM (VRAM)、同步圖形RAM (SGRAM)、只讀存儲器(ROM)、快閃存儲器等。 存儲器陣列可為獨立存儲器裝置的部分或可嵌入于其它裝置(例如，處理器)內(nèi)。
圖1展示具有低泄漏電流的存儲器裝置100的設(shè)計的框圖。存儲器裝置100包括地 址鎖存器110、地址解碼器及字線驅(qū)動器120、存儲器陣列150、控制信號產(chǎn)生器160及 I/O電路170。存儲器陣列150還稱為核心陣列。
存儲器陣列150包括M行及N列存儲器單元152，其中M及N各自可為任何值。 存儲器單元為可存儲數(shù)據(jù)值的電路且可以各種電路設(shè)計來實施。所述M行存儲器單元是 經(jīng)由M條字線WL1到WLM來選擇的。所述N列存儲器單元耦合到N條差分位線BL1 及BLlb至U BLN及BLNb。地址鎖存器110接收待存取的存儲器單元或存儲器單元塊的地址且鎖存所述地址。 地址解碼器120接收所鎖存的地址且可基于所接收的地址而產(chǎn)生行地址。地址解碼器120 可接著對行地址執(zhí)行預(yù)解碼且提供指示待激活或斷言的特定字線的經(jīng)預(yù)解碼的信號。字 線驅(qū)動器120接收經(jīng)預(yù)解碼的信號且如經(jīng)預(yù)解碼的信號所指示驅(qū)動特定字線，使得可存 取所要行的存儲器單元。
I/O電路170包括用于從存儲器單元152讀取數(shù)據(jù)且向存儲器單元寫入數(shù)據(jù)的各種 電路。舉例來說，I/O電路170包括用于每一差分位線的讀出放大器及數(shù)據(jù)輸出緩沖器 以從耦合到所述位線的存儲器單元讀取數(shù)據(jù)。I/O電路170進一步包括用于每一差分位 線的數(shù)據(jù)鎖存器及數(shù)據(jù)輸入驅(qū)動器以向耦合到所述位線的存儲器單元寫入數(shù)據(jù)。
控制信號產(chǎn)生器160接收外部時鐘信號CLK且產(chǎn)生用以控制存儲器裝置100的操 作的控制信號。舉例來說，產(chǎn)生器160可產(chǎn)生用于讀取及寫入操作的控制信號。
存儲器裝置100可用深亞微米CMOS工藝來制造。存儲器裝置IOO的泄漏電流可來 自以下源
存儲器陣列150-包括存儲器單元及位線，以及
外圍電路-包括除存儲器陣列150之外的電路，例如控制信號產(chǎn)生器160、 I/O電 路170等。
經(jīng)由外圍電路的泄漏電流可以若干方式來減輕。在一個設(shè)計中，可以(i)用于需要 高性能的區(qū)段的低Vt晶體管及(ii)用于需要低泄漏電流且不需要高性能的區(qū)段的高 Vt晶體管兩者來實施。在另一設(shè)計中，低Vt晶體管可用于外圍電路且高Vt晶體管可用 作后端開關(guān)來使外圍電路與電路接地連接或斷開。在功能/操作模式中，后端開關(guān)可被接 通，且外圍電路可以正常方式操作。在休眠模式中，后端開關(guān)可被切斷，且通過外圍電 路的泄漏電流可能受通過后端開關(guān)的泄漏電流限制。高Vt晶體管可用于后端開關(guān)以減 少經(jīng)由外圍電路的泄漏電流。
經(jīng)由存儲器陣列150的泄漏電流也可以若干方式來減輕。第一，存儲器單元的電源 可在休眠模式期間與前端開關(guān)斷開，這可減少通過存儲器單元的泄漏電流。第二，可通 過在休眠模式期間使位線浮動而減少經(jīng)由位線通過存儲器單元的泄漏電流，如下文所描 述。
一般來說，前端開關(guān)及/或后端開關(guān)可用于給定電路以減少泄漏電流?？赡苄枰獙⑶?端開關(guān)用于存儲器陣列150來改進性能。下拉強度是讀取/寫入性能的重要因素。在存儲 器單元內(nèi)添加與下拉晶體管串聯(lián)的后端開關(guān)可能影響下拉強度且影響性能。前端開關(guān)可
用于存儲器陣列以便最小化對下拉強度的影響。可能需要將后端開關(guān)用于外圍電路，因為后端開關(guān)可用比前端開關(guān)小的IC裸片區(qū)域來實施。 一般來說，前端開關(guān)或后端開關(guān)或兩者可用于存儲器陣列150。前端開關(guān)或后端開關(guān)或兩者還可用于外圍電路。為清晰起見，以下描述假設(shè)前端開關(guān)用于存儲器陣列150且后端開關(guān)用于外圍電路。
圖2展示存儲器陣列150a及I/0電路170a的示意圖，其分別為圖1中的存儲器陣列150及I/O電路170的一個設(shè)計。為清晰起見，圖2中僅展示一個存儲器單元152、—個字線WLm以及一個差分位線BLx及BLxb，其中me卩，...，M)且xe {1，...， N}。同樣為清晰起見，圖2中展示用于僅一個位線的讀取/寫入電路。
在圖2展示的設(shè)計中，P溝道場效應(yīng)晶體管(P-FET) 210用作用于存儲器單元152的前端開關(guān)。P-FET 210使其柵極接收休眠信號SLP1，其漏極耦合到電源Vddx,且其源極向存儲器單元152提供電源電壓Vddc。當(dāng)存儲器裝置00處于功能模式中時，SLP1信號處于邏輯低。在休眠模式中，可將SLP1信號設(shè)定為邏輯低以保持存儲于存儲器單元152中的數(shù)據(jù)或設(shè)定為邏輯高以減少通過存儲器單元152的泄漏電流。P-FET 210可因此在功能模式期間被接通，且可在休眠模式期間依據(jù)是否需要由存儲器單元152進行數(shù)據(jù)保持而被接通或切斷。 一般來說，存儲器陣列150a可包括任何數(shù)目的前端開關(guān)，例如， 一個前端開關(guān)用于整個存儲器陣列， 一個前端開關(guān)用于每一列存儲器單元， 一個前端開關(guān)用于每一行存儲器單元， 一個前端開關(guān)用于每一存儲器單元， 一個前端開關(guān)用于每一群組存儲器單元，等等。前端開關(guān)可用高Vt晶體管來實施以實現(xiàn)低泄漏電流。
在圖2展示的設(shè)計中，對于每一位線，I/O電路170a包括預(yù)充電電路220、讀取/寫入多路復(fù)用器(Mux) 230、寫入電路240及讀取電路250。預(yù)充電電路220在每一讀取及寫入操作之前將線BLx及BLxb預(yù)充電到邏輯高。多路復(fù)用器230將線BLx及BLxb耦合到寫入電路240用于寫入操作且耦合到讀取電路250用于讀取操作。對于寫入操作，寫入電路240驅(qū)動線BLx及BLxb以向選定存儲器單元152寫入輸入數(shù)據(jù)值Din。對于讀取操作，讀取電路250放大由選定存儲器單元驅(qū)動的線BLx與BLxb之間的電壓差。讀取電路250接著檢測經(jīng)放大電壓的邏輯值(例如，低或高)且提供所檢測的邏輯值。
預(yù)充電電路220包括分別用于線BLx及BLxb的兩個預(yù)充電P-FET 222a及222b，以及均衡P-FET224。 P-FET222a及222b使其柵極耦合到一起且耦合到預(yù)充電信號，其源極耦合到Vddx電源，且其漏極分別耦合到線BLx及BLxb。 P-FET 224使其柵極耦合到預(yù)充電信號，其源極耦合到線BLx，且其漏極耦合到線BLxb。在預(yù)充電操作之前，—個線(BLx或BLxb)處于邏輯低且另一個線(BLxb或BLx)處于邏輯高。P-FET 224在預(yù)充電操作期間將線BLx及BLxb連接到一起且允許P-FET 222a及222b兩者將處于邏輯低的線朝向邏輯高上拉。多路復(fù)用器230包括N-FET 232a及232b以及P-FET 234a及234b。 N-FET 232a及 232b使其柵極耦合到一起且耦合到寫入信號ZW，其漏極分別耦合到線BLx及BLxb， 且其源極耦合到寫入電路240。P-FET 234a及234b使其柵極耦合到一起且耦合到讀取信 號ZR，其源極分別耦合到線BLx及BLxb，且其漏極耦合到讀取電路250。
對于寫入操作，ZW信號在某個持續(xù)時間內(nèi)處于邏輯高，且N-FET 232a及232b被 接通且將線BLx及BLxb耦合到寫入電路240。 ZR信號在整個寫入操作中處于邏輯高， 且P-FET 234a及234b被切斷且將讀取電路250與線BLx及BLxb隔離。線BLx及BLxb 最初被預(yù)充電為邏輯高，且線BLx或BLxb此后被拉到邏輯低以向存儲器單元152進行 寫入。N-FET 232a及232b在傳遞邏輯低/零方面優(yōu)于P-FET。
對于讀取操作，ZR信號在某個持續(xù)時間內(nèi)處于邏輯低，且P-FET 234a及234b被接 通且將線BLx及BLxb耦合到讀取電路250。 ZW信號在整個讀取操作中處于邏輯低， 且N-FET 232a及232b被切斷且將寫入電路240與線BLx及BLxb隔離。線BLx及BLxb 最初被預(yù)充電為相同高電壓且此后由選定存儲器單元152拉開。P-FET 234a及234b于 在線BLx或BLxb上傳遞高電壓或邏輯一方面優(yōu)于N-FET。
寫入電路240包括分別用于線BLx及BLxb的驅(qū)動器242a及242b、寫入驅(qū)動器邏 輯248以及用作后端開關(guān)的N-FET 249。每一驅(qū)動器242包括以堆疊配置與N-FET 246 耦合的P-FET 244。 N-FET 246a使其源極耦合到虛擬接地Vssp,其柵極從邏輯248接收 控制信號Vnl，且其漏極耦合到P-FET 244a的漏極。P-FET 244a使其柵極從邏輯248 接收控制信號Vpl，且其源極耦合到Vddx電源。FET 244b及246b以與FET 244a及244b 相同的方式耦合且從邏輯248分別接收控制信號Vp2及Vn2。 FET 244a及246a的漏極 耦合到線BLx，且FET 244b及246b的漏極耦合到線BLxb。 N-FET 249使其源極耦合到 電路接地，其柵極接收SLP2信號，且其漏極提供虛擬接地Vssp。 SLP2信號在功能模 式期間處于邏輯高且在休眠模式期間處于邏輯低，這與SLP1信號相反。N-FET 249可 用高Vt晶體管來實施以實現(xiàn)低泄漏電流。邏輯248接收Din數(shù)據(jù)及SLP2信號，且產(chǎn)生 分別用于FET 244a及246a的Vpl及Vnl信號以及分別用于FET 244b及246b的Vp2 及Vn2信號。
讀取電路250包括預(yù)充電電路252及讀出放大器(Amp) 254。預(yù)充電電路252在 每一讀取操作之前將讀出放大器254的輸入預(yù)充電到邏輯高。預(yù)充電電路252可用以與 預(yù)充電電路220相同的方式耦合的三個P-FET來實施。讀出放大器254感測線BLx與 BLxb之間的電壓差且提供所檢測的邏輯值。
控制信號產(chǎn)生器160可耦合到用N-FET 260實施的后端開關(guān)。N-FET260使其源極
10耦合到電路接地，其柵極接收SLP2信號，且其漏極向產(chǎn)生器160提供虛擬接地Vssp。 產(chǎn)生器160可產(chǎn)生各種控制信號，例如用于N-FET 232a及232b的ZW信號、用于P-FET 234a及234b的ZR信號、用于寫入操作的數(shù)據(jù)輸入驅(qū)動器時鐘(WCLK)信號以及用于 讀取操作的讀出放大器啟用(SEN)信號。
控制信號產(chǎn)生器160可經(jīng)由用N-FET260實施的后端開關(guān)來接通或切斷。在休眠模 式期間，N-FET260可被切斷，虛擬接地Vssp可在Vddx電源與電路接地之間浮動，且 來自產(chǎn)生器160的控制信號可緩慢地朝向Vddx電源上升。因此，依賴其控制信號處于 邏輯低而切斷的電路可能在休眠模式期間不接收邏輯低。舉例來說，N-FET 232a及232b 依賴ZW信號處于邏輯低而切斷。由于ZW信號可在休眠模式期間在Vddx與電路接地 之間浮動，所以N-FET 232a及232b可在休眠模式期間浮動。
如圖2中所展示，前端開關(guān)可用于存儲器陣列150中的存儲器單元152。后端開關(guān) 可用于例如寫入電路240、控制信號產(chǎn)生器160等外圍電路。
如圖2中還展示，可能存在經(jīng)由位線BLx及BLxb通過存儲器單元152的若干泄漏 電流路徑。第一泄漏電流路徑可經(jīng)由位線來自預(yù)充電電路220且通過存儲器單元152。 第二泄漏電流路徑可經(jīng)由位線來自驅(qū)動器242a及242b且通過存儲器單元152。第三泄 漏電流路徑可經(jīng)由位線來自預(yù)充電電路252且通過存儲器單元152。在休眠模式期間可 通過使位線浮動而使所有這些泄漏電流路徑斷開。
表1列出針對圖2中展示的設(shè)計的執(zhí)行以使位線BLx及BLxb浮動的動作。
表1
動作控制信號設(shè)定
切斷預(yù)充電電路220將預(yù)充電信號設(shè)定為邏輯高
切斷多路復(fù)用器230中的P-FET 234a及234b將ZR信號設(shè)定為邏輯高
切斷寫入電路240中的P-FET 244a及244b將Vpl及Vp2信號設(shè)定為邏輯高
在功能模式期間，預(yù)充電電路220內(nèi)的P-FET222a、 222b及224在每一讀取或?qū)懭?操作之前被接通以將位線BLx及BLxb預(yù)充電為邏輯高。NAND門226接收PRE信號 及SLP2信號且產(chǎn)生用于P-FET 222a、 222b及224的預(yù)充電信號。PRE信號在每一讀取 或?qū)懭氩僮髦刑幱谶壿嫷颓以谄渌鼤r候處于邏輯高。在功能模式期間，SLP2信號處于 邏輯高，且預(yù)充電信號為PRE信號的反相信號。在休眠模式期間，SLP2信號處于邏輯 低，預(yù)充電信號處于邏輯高，且P-FET 222a、 222b及224由預(yù)充電信號上的邏輯高切斷。 預(yù)充電電路220因此在休眠模式期間由預(yù)充電信號切斷。 '
在功能模式期間，多路復(fù)用器230內(nèi)的P-FET 234a及234b可被接通而用于讀取操作且被切斷而用于寫入操作。在休眠模式期間，可通過在ZR信號上施加邏輯高而切斷 P-FET 234a及234b。由于Vddx電源對于產(chǎn)生器160來說是可用的，所以即使當(dāng)在休眠 模式中N-FET 260被切斷時，產(chǎn)生器160也可能能夠在ZR信號上產(chǎn)生邏輯高。由于在 休眠模式期間N-FET 234a及234b可被切斷，所以可能沒有必要切斷預(yù)充電電路252。 盡管如此，預(yù)充電電路252可在休眠模式期間被切斷以進 一 步減少泄漏電流。
在功能模式期間，多路復(fù)用器230內(nèi)的N-FET 232a及232b可被接通而用于寫入操 作且被切斷而用于讀取操作。寫入電路240內(nèi)的P-FET 244a及244b可在寫入循環(huán)的預(yù) 充電階段期間被接通以將線BLx及BLxb拉到邏輯高。在寫入循環(huán)的寫入階段期間，驅(qū) 動器242a依據(jù)Din值而將線BLx驅(qū)動為邏輯低或高，且驅(qū)動器242b依據(jù)Din值而將線 BLxb驅(qū)動為邏輯高或低。在休眠模式期間，N-FET 232a及232b可浮動，因為在N-FET 260被切斷的情況下對于ZW信號來說邏輯低是不可實現(xiàn)的。寫入電路240內(nèi)的P-FET 244a及244b可在休眠模式期間被切斷以確保沒有從驅(qū)動器242a及242b經(jīng)由位線BLx 及BLxb通過存儲器單元152的泄漏電流路徑。由于Vddx電源對于邏輯248來說是可 用的，所以即使當(dāng)在休眠模式中N-FET 249被切斷時，邏輯248也可能能夠在用于P-FET 244a及244b的Vpl及Vp2信號上分別產(chǎn)生邏輯高。
圖3展示存儲器陣列150b及I/O電路170b的示意圖，其分別為圖1中的存儲器陣 列150及I/O電路170的另一設(shè)計。為清晰起見，圖3中僅展示一個存儲器單元152、 一個字線WLm、 一個差分位線BLx及BLxb以及用于一個位線的讀取/寫入電路。
在圖3展示的設(shè)計中，P-FET 210用作用于存儲器單元152的前端開關(guān)。存儲器單 元152包括一對交叉耦合的反相器312a及312b以及一對用作通過晶體管的N-FET 318a 及318b。每一反相器312用P-FET 314及N-FET 316來形成。N-FET 316使其源極耦合 到電路接地，其柵極耦合到P-FET314的柵極，且其漏極耦合到P-FET314的漏極。P-FET 314使其源極耦合到Vddc電源。反相器312a使其輸出耦合到節(jié)點A且其輸入耦合到節(jié) 點B。反相器312b使其輸出耦合到節(jié)點B且其輸入耦合到節(jié)點A。 N-FET 318a使其漏 極耦合到節(jié)點A，其柵極耦合到字線WLm，且其源極耦合到線BLx。 N-FET 318b使其 漏極耦合到節(jié)點B，其柵極耦合到字線WLm，且其源極耦合到線BLxb。
反相器312a及312b經(jīng)由正反饋存儲數(shù)據(jù)值。如果存儲器單元152存儲邏輯高("l"), 則節(jié)點A處于邏輯高且節(jié)點B處于邏輯低。如果存儲器單元152存儲邏輯低("0")，則 節(jié)點A處于邏輯低且節(jié)點B處于邏輯高。對于存儲器讀取，線BLx及BLxb最初由預(yù) 充電電路220預(yù)充電為邏輯高，接著字線WLm被斷言為邏輯高，且N-FET 318a及318b 被接通。如果存儲器單元152存儲邏輯高，則線BLx由反相器312a經(jīng)由N-FET 318a充電，且線BLxb由反相器312b經(jīng)由N-FET318b放電。如果存儲器單元152存儲邏輯低， 則為相反情況。
對于存儲器寫入，線BLx及BLxb最初由預(yù)充電電路220預(yù)充電為邏輯高，接著字 線WLm被斷言為邏輯高，且N-FET318a及318b被接通。為了向存儲器單元152寫入 邏輯高("r')，線BLx被驅(qū)動為高且經(jīng)由N-FET318a強制節(jié)點A為邏輯高，且線BLx 被驅(qū)動為低且經(jīng)由N-FET 318b強制節(jié)點B為邏輯低。當(dāng)向存儲器單元152寫入邏輯低 時，具有相反情況。
在休眠模式期間，P-FET210可被切斷，且Vddc電源電壓接著可下降到中間電壓， 所述中間電壓由通過P-FET210的泄漏電流及通過耦合到P-FET210的所有存儲器單元 的泄漏電流確定。反相器312a及312b可通過使字線WLm為邏輯低(其接著將切斷 N-FET318a及318b)而與位線BLx及BLxb隔離。
I/O電路170b包括用于每一位線的預(yù)充電電路220、多路復(fù)用器230、寫入電路240 及讀取電路250。寫入電路240包括分別用于線BLx及BLxb的驅(qū)動器242a及242b、 寫入驅(qū)動器邏輯248以及N-FET 249。在邏輯248內(nèi)，反相器340接收Din數(shù)據(jù)且提供 經(jīng)反相的Din。 NAND門342a在兩個輸入處接收反相器340的輸出及WCLK信號且提 供所鎖存的Din。 NAND門342b在兩個輸入處接收Din數(shù)據(jù)及WCLK信號且提供所鎖 存的經(jīng)反相Din。 NAND門344a在兩個輸入處接收NAND門342a的輸出及SLP2信號 且提供用于P-FET 244a的Vpl信號。反相器346a接收NAND門342a的輸出且提供用 于N-FET 246a的Vnl信號。NAND門344b在兩個輸入處接收NAND門342b的輸出及 SLP2信號且提供用于P-FET 244b的Vp2信號。反相器346b接收NAND門342b的輸 出且提供用于N-FET 246b的Vn2信號。
在功能模式期間，SLP2信號處于邏輯高，NAND門342a提供所鎖存的Din，如果 Din為邏輯高，則NAND門344a接通P-FET 244a以上拉線BLx，且如果Din為邏輯低， 則反相器346a接通N-FET 246a以下拉線BLx。NAND門342b提供所鎖存的經(jīng)反相Din, 如果Din為邏輯低，則NAND門344b接通P-FET 244b以上拉線BLxb,且如果Din為 邏輯高，則反相器346b接通N-FET 246b以下拉線BLxb。在休眠模式期間，SLP2信號 處于邏輯低，來自NAND門344a的Vpl信號處于邏輯高，且P-FET 244a被切斷。來自 NAND門344b的Vp2信號也處于邏輯高，且P-FET 244b也被切斷。NAND門344a及 334b因此在休眠模式期間切斷P-FET 244a及244b，且使得P-FET 224a及244b能夠在 功能模式期間被接通或切斷。N-FET 246a及246b、反相器340、 346a及346b以及NAND 門342a、 342b、 344a及344b在休眠模式期間全部耦合到來自N-FET 249的虛擬接地
13Vssp且因此浮動。
圖4展示圖1中的字線驅(qū)動器120內(nèi)的驅(qū)動器電路410的設(shè)計的示意圖。驅(qū)動器電 路410驅(qū)動圖2及圖3中的字線WLm。在驅(qū)動器電路410內(nèi)，字線驅(qū)動器412接收經(jīng) 預(yù)解碼的信號且在由所述經(jīng)預(yù)解碼的信號選擇時驅(qū)動字線WLm。 P-FET414實施用于字 線驅(qū)動器412的前端開關(guān)。字線驅(qū)動器412可包括多個級，后端開關(guān)可用于除最終/輸出 級以外的所有級，且前端開關(guān)可用于最終/輸出級。N-FET416實施下拉晶體管且使其源 極耦合到電路接地，其柵極接收SLP2b信號，且其漏極耦合到字線WLm。 SLP2b信號 為SLP2信號的經(jīng)反相版本。在功能模式期間，SLP2b信號處于邏輯低，前端開關(guān)P-FET 414被接通，且下拉N-FET 416被切斷。在休眠模式期間，SLP2b信號處于邏輯高，前 端開關(guān)P-FET414被切斷，且下拉N-FET416被接通且將字線WLm拉為邏輯低。
圖2、圖3及圖4展示存儲器裝置100內(nèi)的各種塊的特定設(shè)計。在一個設(shè)計中，前 端開關(guān)及/或后端開關(guān)可用于存儲器陣列150以在休眠模式期間減少泄漏電流。在此設(shè)計 中，存儲器陣列150中的存儲器單元可用低Vt晶體管來實施以實現(xiàn)高性能，且前端開 關(guān)及/或后端開關(guān)可用以減少泄漏電流。在另一設(shè)計中，存儲器陣列150可直接耦合于 Vddx電源與電路接地之間，而不使用前端開關(guān)或后端開關(guān)。在此設(shè)計中，存儲器陣列 150中的存儲器單元可用高Vt晶體管來實施以減少泄漏電流。在所述兩種設(shè)計中，可在 休眠模式期間將字線維持于邏輯低，以便在休眠模式期間減少通過存儲器單元的泄漏電 流。
在一個設(shè)計中，預(yù)充電電路220可直接地耦合到Vddx電源，例如，如圖2及圖3 中所展示。在此設(shè)計中，預(yù)充電電路220內(nèi)的P-FET222a、 222b及224可在休眠模式期 間通過在預(yù)充電信號上施加邏輯高而切斷。在另一設(shè)計中，預(yù)充電電路220可經(jīng)由前端 開關(guān)耦合到Vddx電源，所述前端開關(guān)可以與P-FET 210相同的方式來實施。在此設(shè)計 中，用于預(yù)充電電路220的前端開關(guān)可在休眠模式期間被切斷，且預(yù)充電信號可處于任 何邏輯電平。
在一個設(shè)計中，多路復(fù)用器230內(nèi)的N-FET234a及234b在休眠模式期間被切斷， 如上文所描述。在另一設(shè)計中，預(yù)充電電路252可例如以與預(yù)充電電路220相同的方式 在休眠模式期間被切斷。
在休眠模式期間被切斷的FET (例如，預(yù)充電電路220內(nèi)的P-FET 222a、 222b及 224、多路復(fù)用器230內(nèi)的P-FET 234a及234b以及寫入電路240內(nèi)的P-FET 244a及244b ) 可以一方式實施以減少泄漏電流。舉例來說，如果不要求快速操作速度，則這些FET可 用高Vt晶體管來實施。替代或另外地，這些FET可以較長長度實施以減少泄漏電流。圖5展示用于將存儲器陣列置于休眠模式中的過程500的設(shè)計。存儲器陣列包含多 行及多列存儲器單元。多個位線耦合到所述多列存儲器單元，且多個字線耦合到所述多 行存儲器單元。位線在存儲器陣列的休眠模式期間具有與電源斷開的路徑且浮動。這可 通過在休眠模式期間切斷耦合于電源與位線之間的所有晶體管而實現(xiàn)。
可在休眠模式期間切斷耦合于電源與存儲器陣列之間的至少一個前端開關(guān)及/或耦 合于存儲器陣列與電路接地之間的至少一個后端開關(guān)(框512)?？稍谛菝吣Ｊ狡陂g切斷 用于所述多個位線的多個預(yù)充電電路(框514)?？稍谛菝吣Ｊ狡陂g切斷用以將所述多個 位線耦合到多個讀出放大器以用于讀取操作的多個通過晶體管(例如，P-FET 234a及 234b)(框516)。還可在休眠模式期間切斷用以驅(qū)動所述多個位線以用于寫入操作的多 個驅(qū)動器中的上拉晶體管(例如，P-FET244a及244b)(框518)。可將字線設(shè)定為預(yù)定 邏輯電平(例如，邏輯低)以在休眠模式期間使存儲器單元與所述多個位線斷開(框520)。
一個或一個以上控制電路或邏輯(例如，產(chǎn)生器160、 NAND門226及邏輯248) 可用以產(chǎn)生用于預(yù)充電電路、用于讀取操作的通過晶體管及用于寫入操作的上拉晶體管 的控制信號?？刂齐娐坊蜻壿嬁山?jīng)由一個或一個以上后端開關(guān)耦合到電路接地且可在休 眠模式期間為控制信號提供邏輯高。
本文描述的技術(shù)及存儲器陣列可用于例如無線通信、計算、網(wǎng)絡(luò)連接、個人電子器 件等各種應(yīng)用。存儲器陣列可實施于獨立存儲器裝置中或嵌入于處理器、數(shù)字信號處理 器(DSP)、精簡指令集計算機(RISC)處理器、高級RISC機器(ARM)處理器、圖 形處理器、圖形處理單元(GPU)、控制器、微處理器等內(nèi)。下文描述用于無線通信裝 置的存儲器陣列的示范性使用。
圖6展示無線通信系統(tǒng)中的無線裝置600的框圖。無線裝置600可為蜂窩式電話、 終端、手持機、PDA、無線調(diào)制解調(diào)器等。無線通信系統(tǒng)可為碼分多址(CDMA)系統(tǒng)、 全球移動通信系統(tǒng)(GSM)系統(tǒng)等。
無線裝置600能夠提供經(jīng)由接收路徑及發(fā)射路徑的雙向通信。在接收路徑中，由基 站發(fā)射的信號由天線612接收且提供到接收器(RCVR) 614。接收器614對所接收信號 進行調(diào)節(jié)并使其數(shù)字化且將樣本提供到數(shù)字區(qū)段620以用于進一步處理。在發(fā)射路徑上， 發(fā)射器(TMTR) 616從數(shù)字區(qū)段620接收待發(fā)射的數(shù)據(jù)，處理并調(diào)節(jié)所述數(shù)據(jù)，且產(chǎn) 生經(jīng)調(diào)制信號，所述經(jīng)調(diào)制信號經(jīng)由天線612發(fā)射到基站。
數(shù)字區(qū)段620包括各種處理、接口及存儲器單元，例如調(diào)制解調(diào)器處理器622、視 頻處理器624、控制器/處理器626、顯示處理器628、 ARM/DSP632、圖形處理器634、 內(nèi)部存儲器636以及外部總線接口 (EBI) 638。調(diào)制解調(diào)器處理器622執(zhí)行用于數(shù)據(jù)發(fā)射及接收的處理，例如編碼、調(diào)制、解調(diào)及解碼。視頻處理器624對用于例如攝像機、 視頻重放及視頻會議等視頻應(yīng)用的視頻內(nèi)容(例如，靜態(tài)圖像、移動視頻和移動文本) 執(zhí)行處理?？刂破?處理器626可指導(dǎo)數(shù)字區(qū)段620內(nèi)的各種單元的操作。顯示處理器 628執(zhí)行處理以促進視頻、圖形及文本在顯示單元630上的顯示。ARM/DSP 632可執(zhí)行 用于無線裝置600的各種類型的處理。圖形處理器634執(zhí)行例如用于圖形、視頻游戲等 的圖形處理。內(nèi)部存儲器636存儲用于數(shù)字區(qū)段620內(nèi)的各種單元的數(shù)據(jù)及/或指令。 EBI 638促進數(shù)據(jù)在數(shù)字區(qū)段620 (例如，內(nèi)部存儲器636)與主存儲器640之間的傳送。
處理器622到634中的每一者可包括可如上文所描述而實施的嵌入式存儲器。內(nèi)部 存儲器636及主存儲器640還可如上文所描述而實施。數(shù)字區(qū)段620可用一個或一個以 上專用集成電路(ASIC)及/或某其它類型的IC來實施。
本文描述的技術(shù)及存儲器陣列可實施于各種硬件單元中，例如存儲器IC、 ASIC、 DSP、數(shù)字信號處理裝置(DSPD)、可編程邏輯裝置(PLD)、現(xiàn)場可編程門陣列(FPGA)、 控制器、處理器及其它電子裝置。硬件單元可以各種IC工藝技術(shù)來制造，例如CMOS、 N-MOS、 P-MOS、雙極-CMOS (Bi-CMOS)、雙極等。CMOS技術(shù)可在同一IC裸片上 制造N-FET及P-FET兩者，而N-MOS技術(shù)僅可制造N-FET且P-MOS技術(shù)僅可制造 P-FET。硬件單元可用任何裝置尺寸技術(shù)來制造，例如130納米(nm)、 90nm、 65 nm、 30 nm等。
實施本文描述的技術(shù)的設(shè)備可為獨立單元或可為裝置的部分。所述裝置可為(i) 獨立IC; (ii)可包括用于存儲數(shù)據(jù)及/或指令的存儲器IC的一個或一個以上IC的集合； (iii)例如移動臺調(diào)制解調(diào)器(MSM)等ASIC; (iv)可嵌入于其它裝置內(nèi)的模塊；(V) 蜂窩式電話、無線裝置、手持機或移動單元；(vi)等等。
提供本發(fā)明的先前描述以使得所屬領(lǐng)域的技術(shù)人員能夠制作或使用本發(fā)明。所屬領(lǐng) 域的技術(shù)人員將容易明白本發(fā)明的各種修改，且本文所界定的一般原理可在不脫離本發(fā) 明的精神或范圍的情況下應(yīng)用于其它變型。因此，本發(fā)明不希望限制于本文所描述的實 例及設(shè)計，而是應(yīng)符合與本文所揭示的原理及新穎特征一致的最廣范圍。
權(quán)利要求
1.一種集成電路，其包含存儲器陣列，其包含多行及多列存儲器單元；以及多個位線，其耦合到所述多列存儲器單元，所述位線在所述存儲器陣列的休眠模式期間具有與電源斷開的路徑。
2. 根據(jù)權(quán)利要求l所述的集成電路，其進一步包含用于所述多個位線的多個預(yù)充電電路，所述預(yù)充電電路在所述休眠模式期間被切 斷。
3. 根據(jù)權(quán)利要求2所述的集成電路，其進一步包含控制電路，其經(jīng)配置以產(chǎn)生用于所述多個預(yù)充電電路的預(yù)充電信號，所述控制電 路經(jīng)由后端開關(guān)耦合到電路接地且在所述休眠模式期間為所述預(yù)充電信號提供邏 輯高。
4. 根據(jù)權(quán)利要求l所述的集成電路，其進一步包含多個晶體管，其用于將所述多個位線耦合到多個讀出放大器以用于讀取操作，所述多個晶體管在所述休眠模式期間被切斷。
5. 根據(jù)權(quán)利要求4所述的集成電路，其進一步包含控制信號產(chǎn)生器，其經(jīng)配置以產(chǎn)生用于所述多個晶體管的控制信號，所述控制信 號產(chǎn)生器經(jīng)由后端開關(guān)耦合到電路接地且在所述休眠模式期間為所述控制信號提 供邏輯高。
6. 根據(jù)權(quán)利要求l所述的集成電路，其進一步包含多個驅(qū)動器，其用于驅(qū)動所述多個位線以用于寫入操作，所述驅(qū)動器具有在所述 休眠模式期間被切斷的上拉晶體管。
7. 根據(jù)權(quán)利要求6所述的集成電路，其進一步包含控制邏輯，其經(jīng)配置以產(chǎn)生用于所述多個驅(qū)動器中的所述上拉晶體管的控制信 號，所述控制邏輯經(jīng)由后端開關(guān)耦合到電路接地且在所述休眠模式期間為所述控制信號提供邏輯高。
8. 根據(jù)權(quán)利要求l所述的集成電路，其進一步包含至少一個前端開關(guān)，其耦合于所述電源與所述存儲器陣列之間，所述至少一個前端開關(guān)在所述休眠模式期間被接通或切斷。
9. 根據(jù)權(quán)利要求l所述的集成電路，其進一步包含多個字線，其耦合到所述多行存儲器單元，所述字線經(jīng)配置以在所述休眠模式期間使所述存儲器單元與所述多個位線斷開。
10. 根據(jù)權(quán)利要求9所述的集成電路，其進一步包含驅(qū)動器電路，其經(jīng)配置以在所述休眠模式期間將所述多個字線設(shè)定于預(yù)定邏輯電平以使所述存儲器單元與所述多個位線斷開。
11. 根據(jù)權(quán)利要求l所述的集成電路，其進一步包含多個晶體管，其耦合于所述電源與所述多個位線之間，所述晶體管在所述休眠模式期間被切斷以使所述位線與所述電源斷開。
12. 根據(jù)權(quán)利要求11所述的集成電路，其中所述多個晶體管以比所述存儲器單元中的晶體管長的長度實施以當(dāng)在所述休眠模式期間被切斷時減少泄漏電流。
13. —種方法，其包含在功能模式期間經(jīng)由多個位線從多列存儲器單元讀取數(shù)據(jù)；在所述功能模式期間經(jīng)由所述多個位線向所述多列存儲器單元寫入數(shù)據(jù)；以及在休眠模式期間使所述多個位線與電源斷開。
14. 根據(jù)權(quán)利要求13所述的方法，其中所述使所述多個位線斷開包含在所述休眠模式期間切斷用于所述多個位線的多個預(yù)充電電路。
15. 根據(jù)權(quán)利要求13所述的方法，其中所述使所述多個位線斷開包含在所述休眠模式期間切斷用以將所述多個位線耦合到多個讀出放大器以用于讀取操作的多個晶體管。
16. 根據(jù)權(quán)利要求13所述的方法，其中所述使所述多個位線斷開包含在所述休眠模式期間切斷用以驅(qū)動所述多個位線以用于寫入操作的多個驅(qū)動器中的上拉晶體管。
17. 根據(jù)權(quán)利要求13所述的方法，其進一步包含在所述休眠模式期間使所述多列存儲器單元與所述多個位線斷開。
18. —種設(shè)備，其包含用于在功能模式期間經(jīng)由多個位線從多列存儲器單元讀取數(shù)據(jù)的裝置；用于在所述功能模式期間經(jīng)由所述多個位線向所述多列存儲器單元寫入數(shù)據(jù)的裝置；以及用于在休眠模式期間使所述多個位線與電源斷開的裝置。
19. 根據(jù)權(quán)利要求18所述的設(shè)備，其中所述用于使所述多個位線斷開的裝置包含用于在所述休眠模式期間切斷用于所述多個位線的多個預(yù)充電電路的裝置。
20. 根據(jù)權(quán)利要求18所述的設(shè)備，其中所述用于使所述多個位線斷開的裝置包含用于在所述休眠模式期間切斷用以將所述多個位線耦合到多個讀出放大器以用于讀取操作的多個晶體管的裝置。
21. 根據(jù)權(quán)利要求18所述的設(shè)備，其中所述用于使所述多個位線斷開的裝置包含用于在所述休眠模式期間切斷用以驅(qū)動所述多個位線以用于寫入操作的多個驅(qū)動器中的上拉晶體管的裝置。
22. 根據(jù)權(quán)利要求18所述的設(shè)備，其進一步包含用于在所述休眠模式期間使所述多列存儲器單元與所述多個位線斷開的裝置。
23. —種集成電路，其包含存儲器陣列，其包含多個存儲器單元；以及至少一個開關(guān)，其可操作以在所述存儲器陣列的休眠模式期間使所述存儲器陣列與電源或電路接地斷開。
24. 根據(jù)權(quán)利要求23所述的集成電路，其中所述至少一個開關(guān)在所述休眠模式期間被接通以在所述休眠模式期間在所述多個存儲器單元中保持?jǐn)?shù)據(jù)，且在未選擇數(shù)據(jù)保持的情況下被切斷。
25. 根據(jù)權(quán)利要求23所述的集成電路，其進一步包含輸入/輸出(I/O)電路，其用于從所述多個存儲器單元讀取數(shù)據(jù)且用于向所述多個存儲器單元寫入數(shù)據(jù)，所述1/0電路電路在所述休眠模式期間由第一休眠信號切斷，且所述至少一個開關(guān)在所述休眠模式期間由第二休眠信號接通或切斷。
26. 根據(jù)權(quán)利要求23所述的集成電路，其中所述至少一個開關(guān)包含至少一個前端開關(guān)，其可操作以在所述休眠模式期間使所述存儲器陣列與所述電源斷開。
27. 根據(jù)權(quán)利要求23所述的集成電路，其中所述至少一個開關(guān)包含至少一個后端開關(guān)，其可操作以在所述休眠模式期間使所述存儲器陣列與電路接地斷開。
全文摘要
本發(fā)明描述用于在存儲器陣列中減少泄漏電流的技術(shù)。存儲器陣列具有多行及多列存儲器單元。位線耦合到所述列存儲器單元，且字線耦合到所述行存儲器單元。所述位線在所述存儲器陣列的休眠模式期間具有與電源斷開的路徑且浮動。所述位線可耦合到(i)用以在每一讀取或?qū)懭氩僮髦皩λ鑫痪€進行預(yù)充電的預(yù)充電電路；(ii)用以將所述位線耦合到讀出放大器以用于讀取操作的通過晶體管；以及(iii)用以驅(qū)動所述位線以用于寫入操作的驅(qū)動器中的上拉晶體管。所述預(yù)充電電路、通過晶體管及上拉晶體管在所述休眠模式期間被切斷。所述字線在所述休眠模式期間被設(shè)定到預(yù)定邏輯電平以使所述存儲器單元與所述位線斷開。
文檔編號G11C7/00GK101681671SQ200880016350
公開日2010年3月24日 申請日期2008年5月16日 優(yōu)先權(quán)日2007年5月18日
發(fā)明者鄭昌鎬, 楠 陳, 陳志勤 申請人:高通股份有限公司