專利名稱：一種降低sram功耗的電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜態(tài)隨機(jī)存儲器控制領(lǐng)域，特別是涉及一種降低SRAM功耗 的電贈4口方法。
背景技術(shù)：
作為嵌入式應(yīng)用，內(nèi)存的發(fā)展趨勢是所占面積更小、更為省電，以及效率 更高這3個方向發(fā)展。除了閃存以外，用量最大的是作為SOC (System On Chip, 多處理器系統(tǒng)級芯片)以及半導(dǎo)體芯片產(chǎn)品常用的高速緩存，以SRAM (Static Random-Access Memory,靜態(tài)隨機(jī)存儲器)為主流。隨著工藝整合技術(shù)的改 進(jìn)發(fā)展，目前半導(dǎo)體業(yè)制造集成電路的趨勢，是使用單一晶體管架構(gòu)的內(nèi)存， 即IT SRAM,其由于成本較低，且芯片面積小，有利于大幅的擴(kuò)充容量，因 此在SOC系統(tǒng)中得到了廣泛的應(yīng)用。然而，SRAM的功耗是整個系統(tǒng)功耗中 最大的，甚至超過60%。因此，對于當(dāng)今低功耗小面積的系統(tǒng)設(shè)計(jì)趨勢來說， 如何降低SRAM的功耗已經(jīng)成為一個亟待解決的課題。
SRAM有讀寫狀態(tài)和維持狀態(tài)兩種模式，當(dāng)處于維持狀態(tài)時，只要加上較 低的電壓，就能夠保持其中的數(shù)據(jù)不丟失；而當(dāng)處于讀寫狀態(tài)時，則需要較高 頻率的時鐘(如100MHZ)才能保持其正常工作的狀態(tài)。然而系統(tǒng)中有相當(dāng)一 部分SRAM并不始終需要工作在高頻時鐘，也就是說，在部分時間，SRAM 可以低速運(yùn)行甚至停止工作，這時如果繼續(xù)為SRAM維持高頻時鐘就會造成 很大的功耗浪費(fèi)，這是由于在COMS ( Complementary Metal Oxide Semiconductor,互補(bǔ)金屬氧化物半導(dǎo)體)電路中，功耗與時鐘成正比。
在現(xiàn)有技術(shù)中，為降低SRAM的功耗，通常采用以下方法
將高速緩存劃分為數(shù)量不等的區(qū)塊，利用內(nèi)存區(qū)加上計(jì)數(shù)器的方式。當(dāng)特 定的內(nèi)存區(qū)塊被讀寫時，計(jì)數(shù)器將會歸零，而計(jì)數(shù)器達(dá)到臨界值時，則可判定 為短期間內(nèi)沒有被讀寫的需求，可進(jìn)一步進(jìn)入低功耗模式，或是將關(guān)閉特定內(nèi) 存區(qū)塊的供電。然而關(guān)閉區(qū)塊供電有可能導(dǎo)致被關(guān)閉區(qū)塊的數(shù)據(jù)流失，而萬一 程序突然有大量的高速緩存讀寫需求，則有可能因?yàn)楸魂P(guān)閉的區(qū)塊過多，導(dǎo)致
高速緩存容量不足，使得需要重復(fù)讀寫的次數(shù)增加，反而增加了耗電。而
且，SRAM進(jìn)入和退出低功耗模式都需要較長的延時，從而影響到SRAM
的帶寬。
總之，目前需要本領(lǐng)域技術(shù)人員迫切解決的一個技術(shù)問題就是如何 創(chuàng)新地提出一種降低SRAM功耗的電路和方法，以有效地降低SRAM的功 耗，并且可以使SRAM快速進(jìn)入低功耗模式，而且能夠快速地喚醒。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種降低SRAM功耗的電路和方法， 以有效地降J氐SRAM的功耗，并且可以4吏SRAM快速進(jìn)入j氐功耗4莫式，而 且能夠快速地喚醒。
為了解決上述問題，本發(fā)明的實(shí)施例提供了一種降低SRAM功耗的電路， 該電^各包4舌
讀寫訪問單元，用于對SRAM進(jìn)行讀寫操作，并輸出觸發(fā)信號； 低功耗模式控制單元，用于接收讀寫訪問單元的觸發(fā)信號，產(chǎn)生時鐘切換 信號；
時鐘切換單元，用于接收時鐘切換信號，對SRAM進(jìn)行時鐘切換。
優(yōu)選的，所述觸發(fā)信號由RS引腳輸出；如果RS輸出為低電平，表示SRAM 有讀寫訪問；如果RS輸出為高電平，表示SRAM讀寫訪問結(jié)束。
優(yōu)選的，所述時鐘切換為高頻時鐘CLK1與低頻時鐘CLK2之間的切換； 當(dāng)RS輸出觸發(fā)信號為低電平時，SRAM的時鐘從低頻切換至高頻；當(dāng)RS輸 出觸發(fā)信號為高電平時，SRAM的時鐘從高頻切換至低頻。
優(yōu)選的，所述高頻時鐘CLK1在低頻時鐘CLK2完成一個時鐘周期前時切入。
優(yōu)選的，所述低功耗4莫式控制單元具體包括第一 D型觸發(fā)器，其時鐘 輸入端連接高頻時鐘CLKl,數(shù)據(jù)輸入端連接RS觸發(fā)信號，數(shù)據(jù)輸出端輸出 信號SD1;第二D型觸發(fā)器，其時鐘輸入端連接高頻時鐘CLKl,數(shù)據(jù)輸入端 連接第一D型觸發(fā)器的輸出信號SD1,數(shù)據(jù)輸出端輸出信號SD2;與門，用 于將SD1信號與SD2信號相與，輸出時鐘切換信號。
優(yōu)選的，所述時鐘切換單元具體包括第三D型觸發(fā)器，其時鐘輸入端 連接高頻時鐘CLKl,數(shù)據(jù)輸入端連接低頻時鐘CLK2;第四D型觸發(fā)器，其 時鐘輸入端連接高頻時鐘CLK1,數(shù)據(jù)輸入端連接第三D型觸發(fā)器輸出信號； 選擇器，其選l奪控制信號為時鐘切換信號，輸入端為第四D型觸發(fā)器的輸出 信號及高頻時鐘CLK1,并將其輸出時鐘信號提供給SRAM。
進(jìn)一步，所述降低SRAM功耗的電路，還包括時鐘同步模塊，其在將 低頻時鐘CLK2接入第三D型觸發(fā)器D3的數(shù)據(jù)輸入端，與將高頻時鐘CLK1 接入第三D型觸發(fā)器D3的時鐘輸入端之前，對低頻時鐘CLK2在高頻時鐘 CLK1域中進(jìn)行同步。
根據(jù)本發(fā)明的實(shí)施例，還公開了一種降低SRAM功耗的方法，包括以下 步驟當(dāng)接收到SRAM讀寫操作請求時，輸出低電平觸發(fā)信號，依據(jù)所述低 電平觸發(fā)信號將SRAM的時鐘從低頻切換至高頻；當(dāng)SRAM讀寫操作結(jié)束時， 輸出高電平觸發(fā)信號，依據(jù)所述高電平觸發(fā)信號將SRAM的時鐘從高頻切換 至低頻。
優(yōu)選的，所述觸發(fā)信號由RS引腳輸出；所述低電平觸發(fā)信號為RS輸出 為低電平；所述高電平觸發(fā)信號為RS輸出為高電平。
進(jìn)一步，所述方法還包括在切換時鐘之前，對低頻時鐘在高頻時鐘域中 進(jìn)行同步。
優(yōu)選的，所述高頻時鐘在低頻時鐘完成一個時鐘周期前時切入。 與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)
本發(fā)明通過在SRAM有讀寫操作時，向其提供高頻時鐘；在SRAM讀寫 操作結(jié)束時，將其時鐘切換至低頻，從而降低了 SRAM的功耗，并且實(shí)現(xiàn) SRAM快速進(jìn)入低功耗模式，而且能夠快速地喚醒，減少對SRAM帶寬的 占用，提高了系統(tǒng)的訪問效率。


圖1是本發(fā)明一種降低SRAM功耗的電路總體結(jié)構(gòu)框圖； 圖2是本發(fā)明一種降低SRAM功耗的電路實(shí)施例中低功耗模式控制單元 的電^各圖3是采用圖2所示低功耗模式控制單元的電路的信號時序圖4是本發(fā)明一種降低SRAM功耗的電路實(shí)施例中時鐘切換單元的電路
圖5是采用圖4所示時鐘切換單元的電路的信號時序圖。
具體實(shí)施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明。
本發(fā)明的核心思想是在SRAM有讀寫操作時，向其提供高頻時鐘；在 SRAM讀寫操作結(jié)束時，將其時鐘切換至低頻，并且實(shí)現(xiàn)SRAM快速進(jìn)入低 功耗模式，而且能夠快速地喚醒。
參照圖1,示出了本發(fā)明一種降低SRAM功耗的電路，該電路具體可以包 括讀寫訪問單元100、低功耗4莫式控制單元110及時鐘切換單元120。其中， 讀寫訪問單元100用于對SRAM單元130進(jìn)行讀寫操作，并輸出觸發(fā)信號； 低功耗模式控制單元110，用于接收讀寫訪問單元100的觸發(fā)信號，產(chǎn)生時鐘 切換信號；時鐘切換單元120，用于接收時鐘切換信號，對SRAM單元130 進(jìn)行時鐘切換。
優(yōu)選地，所述觸發(fā)信號由RS引腳輸出；如果RS輸出為低電平，表示SRAM 有讀寫訪問；如果RS輸出為高電平，表示SRAM讀寫訪問結(jié)束。
進(jìn)一步，當(dāng)所述觸發(fā)信號RS為低電平時，產(chǎn)生將低頻時鐘切換為高頻時 鐘的時鐘切換信號；當(dāng)所述觸發(fā)信號RS為高電平時，產(chǎn)生將高頻時鐘切換為 低頻時鐘的時鐘切換信號。
參照圖2,示出了本發(fā)明較佳實(shí)施例中低功耗模式控制單元的具體實(shí)現(xiàn)電 路。該電路具體可以包括第一D型觸發(fā)器D1、第二D型觸發(fā)器D2和一個 與門210。其中，第一D型觸發(fā)器D1的時鐘輸入端連接高頻時鐘CLKl,數(shù) 據(jù)輸入端連接RS觸發(fā)信號，數(shù)據(jù)輸出端輸出信號SD1;第二D型觸發(fā)器D2 的時鐘輸入端連接高頻時鐘CLKl,數(shù)據(jù)輸入端連接第一D型觸發(fā)器D1的輸 出信號SD1，數(shù)據(jù)輸出端輸出信號SD2;與門210，將SD1信號與SD2信號 相與，相與結(jié)果即輸出為時鐘切換信號DKS。
圖3示出了對應(yīng)圖2中低功耗模式控制單元的實(shí)現(xiàn)電路的信號時序圖。當(dāng)
觸發(fā)信號RS為低電平時，第一D型觸發(fā)器D1與第二D型觸發(fā)器D2輸出均 為低電平信號的SD1與SD2。兩低電平信號SD1與SD2經(jīng)過一個與門210進(jìn) 行相與操作后產(chǎn)生時鐘控制信號DKS，此時為低電平。
需要說明的是，圖2所示低功耗模式控制單元的具體實(shí)現(xiàn)電路僅為本發(fā)明 的一個較佳實(shí)施例，在實(shí)際應(yīng)用中，本領(lǐng)域技術(shù)人員還可以采用其它的方法來 產(chǎn)生切換時鐘的時鐘控制信號，此處不再贅述。
體可以包括第三D型觸發(fā)器D3、第四D型觸發(fā)器D4和一個選擇器SEL。 其中，第三D型觸發(fā)器D3、第四D型觸發(fā)器D4的時鐘信號均為高頻時鐘 CLK1。第三D型觸發(fā)器D3的數(shù)據(jù)輸入端接入低頻時鐘CLK2，經(jīng)過邏輯運(yùn) 算，將其輸出信號接入第四D型觸發(fā)器D4的數(shù)據(jù)輸入端。第四D型觸發(fā)器 D4經(jīng)過邏輯運(yùn)算，將輸出信號接入選擇器的1端口 ，而選擇器的0端口接入 高頻時鐘CLK1 ，同時將時鐘切換信號DKS接入選擇器SEL作為其選擇控制 信號，選擇器SEL最終輸出的信號為SRAM單元的時鐘信號。進(jìn)一步，在將 低頻時鐘CLK2接入第三D型觸發(fā)器D3的數(shù)據(jù)輸入端，與將高頻時鐘CLK1 接入第三D型觸發(fā)器D3的時鐘輸入端之前，對低頻時鐘CLK2在高頻時鐘 CLK1域中進(jìn)行同步，以避免在時鐘的切換中引入毛刺或時序錯誤。
圖5所示是對應(yīng)圖4時鐘切換電路的信號時序圖。當(dāng)時鐘切換信號DKS 為低電平時，選擇器SEL輸出高頻時鐘CLK1。顯而易見，當(dāng)時鐘切換信號 DKS為高電平時，選擇器SEL輸出低頻時鐘CLK2。由圖5的信號時序圖中 可以看出，最終輸出的SRAM單元的時鐘信號SELC波形平整，該時鐘切換 電路避免了在時鐘的切換中引入毛刺或時序錯誤的缺陷。更重要的是，利用本 發(fā)明實(shí)施例中該時鐘切換電路，可以在低頻時鐘完成一個完整的周期之前就切 換至高頻，同時保證當(dāng)觸發(fā)信號RS結(jié)束后仍然有一個高頻時鐘的上升沿，實(shí) 現(xiàn)SRAM快速的時鐘切換。
相應(yīng)地，本發(fā)明提供了一種降低靜態(tài)隨機(jī)存儲器功耗的方法，具體包括以 下步驟當(dāng)接收到SRAM讀寫操作請求時，輸出低電平觸發(fā)信號，依據(jù)所述
低電平觸發(fā)信號將SRAM的時鐘從低頻切換至高頻；當(dāng)SRAM讀寫操作結(jié)束 時，輸出高電平觸發(fā)信號，依據(jù)所述高電平觸發(fā)信號將SRAM的時鐘從高頻 切:換至j氐頻。
優(yōu)選地，本發(fā)明實(shí)施例中，所述觸發(fā)信號由RS引腳輸出；所述低電平觸 發(fā)信號為RS輸出為低電平；所述高電平觸發(fā)信號為RS輸出為高電平。并且， 在切換時鐘之前，首先對低頻時鐘在高頻時鐘域中進(jìn)行同步，從而避免在時鐘 的切換中引入毛刺或時序錯誤的缺陷。并且，可以在低頻時鐘完成一個完整的 周期之前就切換至高頻，同時保證當(dāng)觸發(fā)信號RS結(jié)束后仍然有一個高頻時鐘 的上升沿，實(shí)現(xiàn)SRAM快速的時鐘切換。在本發(fā)明實(shí)施例中，當(dāng)有讀寫操作 時的高頻時鐘為100MHZ,當(dāng)讀寫操作結(jié)束，允許SRAM再次進(jìn)行讀寫操:作 時的最低頻率低頻時鐘為1MHZ時，由于在CMOS電路中，功耗與時鐘成正 比，這就使得SRAM在讀寫操作結(jié)束而處于閑置狀態(tài)時的功耗降低至正常工 作時的1%, 4艮大程度地降低了 SRAM的功耗。
對于方法實(shí)施例而言，由于其基本相應(yīng)于方法實(shí)施例，所以描述的比較簡 單，相關(guān)之處參見電路實(shí)施例部分說明即可。
以上對本發(fā)明所提供的一種降低SRAM功耗的電路和方法，進(jìn)行了詳細(xì) 介紹，本文中應(yīng)用了具體個例對本發(fā)明的原理及實(shí)施方式進(jìn)行了闡述，以上實(shí) 施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時，對于本領(lǐng)域 的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在具體實(shí)施方式
及應(yīng)用范圍上均會有改 變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對本發(fā)明的限制。
權(quán)利要求
1.一種降低SRAM功耗的電路，其特征在于，包括讀寫訪問單元，用于對SRAM進(jìn)行讀寫操作，并輸出觸發(fā)信號；低功耗模式控制單元，用于接收讀寫訪問單元的觸發(fā)信號，產(chǎn)生時鐘切換信號；時鐘切換單元，用于接收時鐘切換信號，對SRAM進(jìn)行時鐘切換。
2、 根據(jù)權(quán)利要求1所述的降低SRAM功耗的電路，其特征在于， 所述觸發(fā)信號由RS引腳輸出；如果RS輸出為低電平，表示SRAM有讀寫訪問；如果RS輸出為高電平，表示SRAM讀寫訪問結(jié)束。
3、 根據(jù)權(quán)利要求2所述的降低SRAM功耗的電路，其特征在于， 所述時鐘切換為高頻時鐘CLK1與低頻時鐘CLK2之間的切換；當(dāng)RS輸出觸發(fā)信號為低電平時，SRAM的時鐘從低頻切換至高頻；當(dāng)RS輸出觸發(fā)信 號為高電平時，SRAM的時鐘從高頻切換至低頻。
4、 根據(jù)權(quán)利要求3所述的降低SRAM功耗的電路，其特征在于， 所述高頻時鐘CLK1在低頻時鐘CLK2完成一個時鐘周期前時切入。
5、 根據(jù)權(quán)利要求1所述的降低SRAM功耗的電路，其特征在于，所述低 功耗模式控制單元具體包括第一 D型觸發(fā)器，其時鐘輸入端連接高頻時鐘CLK1，數(shù)據(jù)輸入端連接 RS觸發(fā)信號，數(shù)據(jù)輸出端輸出信號SD1;第二D型觸發(fā)器，其時鐘輸入端連接高頻時鐘CLKl,數(shù)據(jù)輸入端連接第 一 D型觸發(fā)器的輸出信號SD1,數(shù)據(jù)輸出端輸出信號SD2;與門，用于將SD1信號與SD2信號相與，輸出時鐘切換信號。
6、 根據(jù)權(quán)利要求1所述的降低SRAM功耗的電路，其特征在于，所述時 鐘切換單元具體包括第三D型觸發(fā)器，其時鐘輸入端連接高頻時鐘CLKl,數(shù)據(jù)輸入端連接低 頻時鐘CLK2;第四D型觸發(fā)器，其時鐘輸入端連接高頻時鐘CLK1，數(shù)據(jù)輸入端連接第 三D型觸發(fā)器輸出信號；選擇器，其選擇控制信號為時鐘切換信號，輸入端為第四D型觸發(fā)器的輸出信號及高頻時鐘CLK1 ，并將其輸出時鐘信號提供給SRAM。
7、 根據(jù)權(quán)利要求6所述的降低SRAM功耗的電路，其特征在于，還包括 時鐘同步模塊，其在將低頻時鐘CLK2接入第三D型觸發(fā)器D3的數(shù)據(jù)輸入端，與將高頻時鐘CLK1接入第三D型觸發(fā)器D3的時鐘輸入端之前，對低 頻時鐘CLK2在高頻時鐘CLK1域中進(jìn)行同步。
8、 一種降低SRAM功耗的方法，其特征在于，包括以下步驟 當(dāng)接收到SRAM讀寫操作請求時，輸出低電平觸發(fā)信號，依據(jù)所述低電平觸發(fā)信號將SRAM的時鐘從低頻切換至高頻；當(dāng)SRAM讀寫操作結(jié)束時， 輸出高電平觸發(fā)信號，依據(jù)所述高電平觸發(fā)信號將SRAM的時鐘從高頻切換 至低頻。
9、 根據(jù)權(quán)利要求8所述的降低SRAM功耗的方法，其特征在于 所述觸發(fā)信號由RS引腳輸出；所述低電平觸發(fā)信號為RS輸出為低電平；所述高電平觸發(fā)信號為RS輸出為高電平。
10、 根據(jù)權(quán)利要求8所述的降低SRAM功耗的方法，其特征在于，還包括在切換時鐘之前，對低頻時鐘在高頻時鐘域中進(jìn)行同步。
11、 根據(jù)權(quán)利要求8所述的降低SRAM功耗的方法，其特征在于， 所述高頻時鐘在低頻時鐘完成一個時鐘周期前時切入。
全文摘要
本發(fā)明提供了一種降低SRAM功耗的電路和方法，該電路包括讀寫訪問單元，用于對SRAM進(jìn)行讀寫操作，并輸出觸發(fā)信號；低功耗模式控制單元，用于接收讀寫訪問單元的觸發(fā)信號，產(chǎn)生時鐘切換信號；時鐘切換單元，用于接收時鐘切換信號，對SRAM進(jìn)行時鐘切換。本發(fā)明通過在SRAM有讀寫操作時，向其提供高頻時鐘；在SRAM讀寫操作結(jié)束時，將其時鐘切換至低頻，并且實(shí)現(xiàn)SRAM快速進(jìn)入低功耗模式，而且能夠快速地喚醒。
文檔編號G11C11/413GK101369452SQ20081022242
公開日2009年2月18日 申請日期2008年9月16日 優(yōu)先權(quán)日2008年9月16日
發(fā)明者浩 張 申請人:北京中星微電子有限公司