專利名稱：半導(dǎo)體存儲(chǔ)器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于制造半導(dǎo)體存儲(chǔ)器裝置的方法，尤其涉及一種用 于制造半導(dǎo)體存儲(chǔ)器裝置的列控制塊的方法。背景4支術(shù)如動(dòng)態(tài)隨M取存儲(chǔ)器(DRAM)裝置的多數(shù)半導(dǎo)體存儲(chǔ)器裝置采用 分層數(shù)據(jù)總線結(jié)構(gòu).也就是說(shuō)，局部數(shù)據(jù)總線設(shè)置在存儲(chǔ)庫(kù)區(qū)域中，且全 局?jǐn)?shù)據(jù)總線設(shè)置在外圍區(qū)域中。局部數(shù)據(jù)總線本身可以分層布置。圖1示出DRAM裝置的數(shù)據(jù)總線結(jié)構(gòu)。參考圖l，存儲(chǔ)庫(kù)包括以矩陣形狀形成的多個(gè)單元陣列。第一至第四 段數(shù)據(jù)總線SI00、 SIO<l>、 SIOO和SIOO設(shè)置在單元陣列中的行 方向上。第一至第十六局部數(shù)據(jù)總線LIO 0至LIO 15設(shè)置在垂直于第一 至第四段數(shù)據(jù)總線SICKO、 SIO<l>、 SIO<2>、 SIOO的列方向上。一 般來(lái)說(shuō)，笫一至第四段數(shù)據(jù)總線SI0〈0、 SIO<l>、 SIO<2>、 SIO〈3〉和 第一至第十六局部數(shù)據(jù)總線LIO 0至LIO 15以不同的線路來(lái)實(shí)現(xiàn)。盡管該圖中沒(méi)有示出，但是在存儲(chǔ)庫(kù)下的外圍區(qū)域中的行方向上設(shè)置 第一至第十六全局?jǐn)?shù)據(jù)總線GIO 0至GIO 15。在存儲(chǔ)器單元陣列和第一 至第十六全局?jǐn)?shù)據(jù)總線GIO 0至GIO 15之間設(shè)置列控制塊。該列控制塊 包括寫驅(qū)動(dòng)器WD和數(shù)據(jù)總線感測(cè)放大器IOSA。圖2A示出用于DRAM裝置的讀操作的數(shù)據(jù)傳輸路徑。參考圖2A ，當(dāng)DRAM裝置進(jìn)M操作時(shí)，該數(shù)據(jù)傳輸路徑在其中具
有存儲(chǔ)器單元MC、第一和第二位線BL和BLB、位線感測(cè)放大器BLSA、 第一和第二段數(shù)據(jù)總線SIO和SIOB、笫一和第二局部數(shù)據(jù)總線LIO和 LIOB、數(shù)據(jù)總線感測(cè)放大器IOSA和全局4St據(jù)總線GIO。其中，在第一至第二位線BL和BLB與位線感測(cè)放大器BLSA之間 布置由位線分離信號(hào)BISH控制的兩個(gè)NMOS晶體管。在第一至笫二段 數(shù)據(jù)總線SIO、 SIOB與第一至第二局部數(shù)據(jù)總線LIO、 LIOB之間布置 由列選#^信號(hào)YI控制的兩個(gè)PMOS晶體管。在第一至第二段數(shù)據(jù)總線 SIO、 SIOB與第一至第二局部數(shù)據(jù)總線LIO、 LIOB之間布置由輸7W輸 出切換控制信號(hào)IOSW控制的兩個(gè)NMOS晶體管。圖2B是圖2A中電路的操作波形圖。在下文中，參照?qǐng)D2B描述該 DRAM裝置的讀操作。當(dāng)施加有效命令時(shí)，對(duì)與該有效命令同時(shí)施加的行地址進(jìn)4亍解碼以選 擇字線WL.這樣，字線WL被激活。因此，連接到激活的字線WL的 存儲(chǔ)器單元MC中的單元晶體管被接通。單元電容器以及第一和第二位 線BL、 BLB共享電荷。由于該電荷共享，第一位線BL和第二位線BLB 具有電壓差.位線感測(cè)放大器BLSA被啟動(dòng)以感測(cè)第一位線BL和第二位線BLB 之間的電壓差.然后，位線感測(cè)放大器BLSA將該電壓差放大到下拉功率 SB和上拉功率RTO電平.在圖2B中，第一位線BL ^t大到地電壓 ASS電平并且第二位線BLB抝故大到核心電壓VCORE電平。同時(shí)，從該有效命令的施加開(kāi)始經(jīng)過(guò)特定時(shí)間段tRCD之后施加讀命 令。對(duì)與讀命令同時(shí)施加的列地址進(jìn)行解碼以選擇一個(gè)位線。也就是說(shuō)， 對(duì)應(yīng)于所選擇的位線的列選擇信號(hào)YI被激活。由列選擇信號(hào)YI控制的 兩個(gè)PMOS晶體管被接通。這樣，第一至第二位線BL、 BLB和第一至 第二段數(shù)據(jù)總線SIO、 SIOB相互連接.結(jié)果，笫一和第二段數(shù)據(jù)總線SIO 和SIOB上的數(shù)據(jù)被傳輸?shù)降谝缓偷诙植繑?shù)據(jù)總線LIO和LIOB。IOSW控制的兩個(gè)NMoS晶體管被接通。這樣，第一和第二^L數(shù)據(jù),:^ SIO和SIOB上的數(shù)據(jù)被傳輸?shù)降谝缓偷诙植繑?shù)據(jù)總線LIO和LIB。此外，當(dāng)由讀命令產(chǎn)生的選通信號(hào)IOSASTB被激活時(shí)，數(shù)據(jù)總線感 測(cè)放大器IOSA被啟動(dòng)。這樣，數(shù)據(jù)總線感測(cè)放大器IOSA被啟動(dòng)以感測(cè) 并且然后放大第一和第二局部數(shù)據(jù)總線LIO和LIOB上的數(shù)據(jù)。在對(duì)應(yīng)
于感測(cè)到并M大后的數(shù)據(jù)的電平驅(qū)動(dòng)全局?jǐn)?shù)據(jù)總線GIO。在禁止位線感測(cè)放大器BLSA之前，將由位線感測(cè)放大器BLSA放 大的數(shù)據(jù)重存儲(chǔ)在存儲(chǔ)器單元MC中。然后，第一和第二位線BL和BLB 被預(yù)充電。數(shù)據(jù)總線感測(cè)放大器IOSA包括用于感測(cè)和放大第一和第二局部數(shù) 據(jù)總線LIO和LIOB上的數(shù)據(jù)的感測(cè)放大電路。數(shù)據(jù)總線感測(cè)放大器總線GIO的全局?jǐn)?shù)據(jù)總線驅(qū)動(dòng)電路。圖3A示出布置在數(shù)據(jù)總線感測(cè)放大器IOSA中的感測(cè)放大電路。參考圖3A，數(shù)據(jù)總線感測(cè)放大器IOSA包括二級(jí)放大電路。第一放 大電路300A包括電流鏡型差分放大器，其鏡部分并聯(lián)連接。該電流鏡型 差分放大器由第一選通信號(hào)IOSTB1控制。第一和第二局部數(shù)據(jù)總線LIO 和LIOB是差分輸入端子。第二放大電路300B包括CMOS交叉耦合型 差分放大器。該CMOS交叉耦合型差分放大器由第二選通信號(hào)IOSTB2 控制。該CMOS交叉耦合型差分放大器接收來(lái)自第一放大電路300A的 第一和第二輸出信號(hào)D0和D0B。圖3B是圖3A中的感測(cè)放大電路的操作波形圖。當(dāng)輸V輸出切換控制信號(hào)IOSW被激活時(shí)，第一和第二段數(shù)據(jù)總線 SIO和SIOB連接到第一和第二局部數(shù)據(jù)總線LIO和LIOB。這樣，第一 和第二段數(shù)據(jù)總線SIO和SIOB的電位被傳輸?shù)降谝缓偷诙植繑?shù)據(jù)總線 LIO和LIOB。從輸X/輸出切換控制信號(hào)ISOW的激活開(kāi)始經(jīng)過(guò)特定時(shí)間段tA之后 激活第一選通信號(hào)IOSTBl。時(shí)間tA是容限時(shí)間，用于itA第一和第二 局部數(shù)據(jù)總線LIO和LIOB，直到第一放大電路300A具有足夠的電壓差 dV以感測(cè)第一和第二局部數(shù)據(jù)總線LIO和LIOB。在從第一選通信號(hào)IOSTBl的激活開(kāi)始經(jīng)過(guò)特定時(shí)間段tB之后激活 第二選通信號(hào)IOSTB2(或iostb2 )。 tB是第二放大電路300B的容限時(shí)間。第一和第二局部數(shù)據(jù)總線LIO和LIOB以電源電壓VDD電平被預(yù)充 電。同樣地，第一和第二輸出端子OUTNOD和OUTBNOD以電源電壓 VDD電平被預(yù)充電。圖4是數(shù)據(jù)總線感測(cè)放大器IOSA中的全局?jǐn)?shù)據(jù)總線驅(qū)動(dòng)電路的電路圖。參考圖4，該全局?jǐn)?shù)據(jù)驅(qū)動(dòng)電路包括第一反相器INV1、第二>^相器 INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、上拉 PMOS晶體管MP1和下拉NMOS晶體管MN1。第一反相器INV1接收 感測(cè)放大電路的正輸出信號(hào)OUT。第二反相器INV2接收第一反相器 INV1的輸出信號(hào)。第三反相器INV3接收感測(cè)放大電路的負(fù)信號(hào)OUTB。 第四反相器INV4接收第三反相器INV3的輸出信號(hào)。第五反相器INV5 接收第四^^相器INV4的輸出信號(hào)。上拉PMOS晶體管MP1具有分別連 接到全局?jǐn)?shù)據(jù)總線GIO和第二反相器INV2的源極和漏極。上拉PMOS 晶體管MP1接收第二反相器INV2的輸出信號(hào)作為柵極輸入。下拉NMOS 晶體管NM1具有分別連接到地電壓端子VSS和全局?jǐn)?shù)據(jù)總線GIO的源 極和漏極。下拉NMOS晶體管NM1接收第五反相器INV5的輸出信號(hào)作 為柵極輸入。近來(lái)，高度集成DRAM裝置采用堆疊存儲(chǔ)庫(kù)結(jié)構(gòu)，以通過(guò)堆疊兩個(gè) 以上的存儲(chǔ)庫(kù)來(lái)減小電路尺寸。當(dāng)采用該堆疊存儲(chǔ)庫(kù)結(jié)構(gòu)時(shí)，解碼電M 享多個(gè)存儲(chǔ)庫(kù)。這樣，有可能減小整個(gè)解碼電路尺寸。圖5是具有堆疊存儲(chǔ)庫(kù)結(jié)構(gòu)的DRAM裝置中的讀路徑的框圖。參考圖5,在列方向上堆疊兩個(gè)存儲(chǔ)庫(kù)。也就是說(shuō)，在第一存儲(chǔ)庫(kù) BANK0上設(shè)置第二存儲(chǔ)庫(kù)BANK1。對(duì)應(yīng)于第二存儲(chǔ)庫(kù)BANK1的第一 局部數(shù)據(jù)總線LIO_UP經(jīng)由第一存儲(chǔ)庫(kù)BANK0設(shè)置到全局?jǐn)?shù)據(jù)總線 GIO。對(duì)應(yīng)于第一存^庫(kù)BANK0的第二局部lt據(jù)總線LIO一DN i殳置到全 局?jǐn)?shù)據(jù)總線GIO。在第一存儲(chǔ)庫(kù)BANK0和全局?jǐn)?shù)據(jù)總線GIO之間設(shè)置對(duì)應(yīng)于第一存 儲(chǔ)庫(kù)BANKO的第一列控制單元和對(duì)應(yīng)于笫二存儲(chǔ)庫(kù)BANKl的第二列控 制單元。在第一和第二列控制單元中分別采用圖1的寫驅(qū)動(dòng)器WD和圖1 的數(shù)據(jù)總線感測(cè)放大器IOSA。本發(fā)明涉及數(shù)據(jù)總線感測(cè)放大器IOSA中的數(shù)據(jù)總線驅(qū)動(dòng)電路。因 此，省略關(guān)于寫驅(qū)動(dòng)器WD的描述。具體來(lái)說(shuō)，第一列控制單元包括用于感測(cè)和放大第二局部數(shù)據(jù)總線 LIO_DN上的凝:據(jù)的感測(cè)放大電路(圖3A)和數(shù)據(jù)總線驅(qū)動(dòng)電路(圖4 )。 第二列控制單元包括用于感測(cè)和放大第一局部數(shù)據(jù)總線LIO一UP上的數(shù) 據(jù)的感測(cè)放大電路和數(shù)據(jù)驅(qū)
在典型的堆疊存儲(chǔ)庫(kù)結(jié)構(gòu)中，每個(gè)存儲(chǔ)庫(kù)包括列控制塊中的數(shù)據(jù)總線 驅(qū)動(dòng)電路。因此，列控制塊的尺寸較大。發(fā)明內(nèi)容本發(fā)明的實(shí)施例涉及提供一種用于制造半導(dǎo)體存儲(chǔ)器裝置的列控制 塊的方法。這提供了 一種可以最小化堆疊存儲(chǔ)庫(kù)結(jié)構(gòu)中的數(shù)據(jù)總線驅(qū)動(dòng)電路的 電路尺寸的半導(dǎo)體存儲(chǔ)器裝置.根據(jù)本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體存儲(chǔ)器裝置，該半導(dǎo)體存儲(chǔ) 器裝置包括在列方向上堆疊的多個(gè)存儲(chǔ)庫(kù)、對(duì)應(yīng)于該多個(gè)存儲(chǔ)庫(kù)的全局?jǐn)?shù)據(jù)線、用于復(fù)用(multiplex)對(duì)應(yīng)于每個(gè)存儲(chǔ)庫(kù)的多個(gè)局部線上的數(shù)據(jù)以 將該復(fù)用結(jié)果傳輸?shù)饺謹(jǐn)?shù)據(jù)線的公共全局?jǐn)?shù)據(jù)線驅(qū)動(dòng)單元。根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體存儲(chǔ)器裝置，該半導(dǎo)M儲(chǔ) 器裝置包括第 一存儲(chǔ)庫(kù)、連同第 一存儲(chǔ)庫(kù)在列方向上設(shè)置的第二存儲(chǔ)庫(kù)、 對(duì)應(yīng)于第一存儲(chǔ)庫(kù)和第二存儲(chǔ)庫(kù)的全局?jǐn)?shù)據(jù)線、用于感測(cè)和放大對(duì)應(yīng)于第 一存儲(chǔ)庫(kù)的第一局部數(shù)據(jù)總線上的數(shù)據(jù)的第一感測(cè)放大單元、用于感測(cè)和 放大對(duì)應(yīng)于笫二存儲(chǔ)庫(kù)的第二局部數(shù)據(jù)總線上的數(shù)據(jù)的第二感測(cè)放大單 元、以及用于復(fù)用從第一感測(cè)放大單元和第二感測(cè)放大單元輸出的數(shù)據(jù)以 將復(fù)用結(jié)果傳輸?shù)饺謹(jǐn)?shù)據(jù)線的公共全局?jǐn)?shù)據(jù)線驅(qū)動(dòng)單元。


圖1示出DRAM裝置的數(shù)據(jù)總線結(jié)構(gòu)。圖2A示出用于該DRAM裝置的讀搮作的數(shù)據(jù)傳輸路徑。圖2B是圖2A中電路的^Mt波形圖。圖3A示出在數(shù)據(jù)總線感測(cè)放大器IOSA中布置的感測(cè)放大電路。圖3B是圖3A中的感測(cè)放大電路的操作波形圖。圖4是數(shù)據(jù)總線感測(cè)放大器IOSA中的全局?jǐn)?shù)據(jù)總線驅(qū)動(dòng)電路的電路圖。圖5是具有堆疊存儲(chǔ)庫(kù)結(jié)構(gòu)的DRAM裝置中的讀路徑的框圖。圖6是根據(jù)本發(fā)明實(shí)施例的具有堆疊存儲(chǔ)庫(kù)結(jié)構(gòu)的DRAM裝置中的
讀路4圣的才匡圖。圖7是該DRAM裝置中的讀路徑的框圖。圖8是圖7中的公共數(shù)據(jù)總線驅(qū)動(dòng)單元GIODRV一COM的電路圖。
具體實(shí)施方式
本發(fā)明的實(shí)施例涉及一種用于制造半導(dǎo)體存儲(chǔ)器裝置的列控制塊的 方法。圖6是根據(jù)本發(fā)明實(shí)施例的具有堆疊存儲(chǔ)庫(kù)結(jié)構(gòu)的DRAM裝置中的 讀路徑的框圖。參考圖6，本實(shí)施例中的DRAM裝置包括在列方向上堆疊的第一和 第二存儲(chǔ)庫(kù)BANK0和BANK1、對(duì)應(yīng)于所堆疊的第一和第二存儲(chǔ)庫(kù) BANK0和BANK1的全局?jǐn)?shù)據(jù)總線GIO、以及用于復(fù)用分別對(duì)應(yīng)于第一 和第二存儲(chǔ)庫(kù)BANK0和BANK1的第一和第二局部數(shù)據(jù)總線LIO_DN 和LIO一UP上的數(shù)據(jù)并將復(fù)用結(jié)果傳輸?shù)饺謹(jǐn)?shù)據(jù)總線GIO的公共i局 數(shù)據(jù)總^驅(qū)動(dòng)單元GIODRV_COM。在圖6中，第二存儲(chǔ)庫(kù)BANK1設(shè)置在第一存儲(chǔ)庫(kù)BANK0上。也就 是說(shuō)，實(shí)現(xiàn)了二存儲(chǔ)庫(kù)BANK0堆疊結(jié)構(gòu)。然而，可以堆疊四個(gè)以上的存 儲(chǔ)庫(kù)。對(duì)應(yīng)于第二存儲(chǔ)庫(kù)BANK1的第二局部數(shù)據(jù)總線LIO_UP經(jīng)由第一 存儲(chǔ)庫(kù)BANK1設(shè)置到公共數(shù)據(jù)總線驅(qū)動(dòng)單元。對(duì)應(yīng)于第一存儲(chǔ)庫(kù) BANKO的第一局部數(shù)據(jù)總線LIO_UP被設(shè)置到公共數(shù)據(jù)總線驅(qū)動(dòng)單元。也就是說(shuō)，在本實(shí)施例中，現(xiàn)有技術(shù)的數(shù)據(jù)總線驅(qū)動(dòng)電路沒(méi)有分配給 每個(gè)存儲(chǔ)庫(kù)。堆疊的存儲(chǔ)庫(kù)共享該數(shù)據(jù)總線驅(qū)動(dòng)電路。圖7是該DRAM裝置中的讀i^的框圖。參考圖7，該DRAM裝置包括第一存儲(chǔ)庫(kù)BANKO 、與第一存儲(chǔ)庫(kù) BANKO在列方向上堆疊的第二存儲(chǔ)庫(kù)BANK1、對(duì)應(yīng)于笫一和第二存儲(chǔ) 庫(kù)BANKO和BANK1的全局?jǐn)?shù)據(jù)總線GIO、用于感測(cè)和放大對(duì)應(yīng)于笫一 存儲(chǔ)庫(kù)BANKO的第一局部數(shù)據(jù)總線LIO_DN上的lt椐的第一感測(cè)放大 電路DBSA 0、用于感測(cè)和放大對(duì)應(yīng)于笫二存儲(chǔ)庫(kù)BANK1的第二局部數(shù) 據(jù)總線LIO—UP上的數(shù)據(jù)的第二感測(cè)放大電路DBSA1、以及用于復(fù)用來(lái) 自第一和第二感測(cè)放大電路DBSA 0和DBSA 1的數(shù)據(jù)并將復(fù)用結(jié)果傳輸 到全局?jǐn)?shù)據(jù)總線GIO的公共全局?jǐn)?shù)據(jù)總線驅(qū)動(dòng)單元GIODRV一COM。 與圖5中所示的典型方法相比較，第一和第二感測(cè)放大電路DBSAO 和DBSA1的結(jié)構(gòu)與圖3A的數(shù)據(jù)總線感測(cè)放大器的結(jié)構(gòu)相同。然而，圖3A的數(shù)據(jù)總線感測(cè)放大器沒(méi)有分配^個(gè)存儲(chǔ)庫(kù)。第一和 第二存儲(chǔ)庫(kù)BANK0和BANK1共享一個(gè)圖3A的數(shù)據(jù)總線感測(cè)放大器。 也就是說(shuō)，有可能節(jié)省一個(gè)圖3A的數(shù)據(jù)總線感測(cè)放大器的電路尺寸。圖8是圖7中的公共數(shù)據(jù)總線驅(qū)動(dòng)單元GIODRV一COM的電路圖。參考圖8，公共數(shù)據(jù)總線驅(qū)動(dòng)單元GIODRV一COM包括復(fù)用單元800、 緩沖單元810以及輸出驅(qū)動(dòng)單元820。復(fù)用單元800復(fù)用并輸出來(lái)自第一 感測(cè)放大電路DBSA 0的第一正和負(fù)輸出信號(hào)LIO—DNS和LIOB—DNS 以及來(lái)自第二感測(cè)放大電路DBSA 1的第二正和圣信號(hào)LIOJJPS和 LIOB—UPS。緩沖單元810緩沖復(fù)用單元800的輸出。輸出驅(qū)動(dòng)、元820 響應(yīng)于緩沖單元810的輸出信號(hào)以向上/向下驅(qū)動(dòng)全局lt據(jù)總線GIO。復(fù)用單元800包括第一與非門NAND11和第二與非門NAND12。第 一與非門NAND11接收第二感測(cè)放大電路DBSA 1的第二正信號(hào) LIO—UPS和第一感測(cè)放大電路DBSA0的第一負(fù)輸出信號(hào)LIO—DNS。第 二與非門NAND12接收第一感測(cè)放大電路DBSA 0的負(fù)輸出信號(hào) LIOB—DNS和第二感測(cè)放大電路DBSA1的第二負(fù)信號(hào)LIOB_UPS。緩沖單元810包括第一至第三反相器INVll、 INV12和INV13。第 一反相器INV11接收第一與非門NAND11的輸出信號(hào)。第二反相器INV12 接收第二與非門NAND12的輸出信號(hào)。第三反相器INV13接收第三反相 器INV13的輸出信號(hào)。輸出驅(qū)動(dòng)單元820包括上拉PMOS晶體管MP11和下拉NMOS晶體 管MNll。上拉PMOS晶體管MP11具有分別連接到電源電壓VDD端子 和全局?jǐn)?shù)據(jù)總線GIO的源極和漏極，并接收第一反相器INV11的輸出信 號(hào)。下拉NMOS晶體管MN11具有分別連接到地電壓VSS端子和全局?jǐn)?shù) 據(jù)總線GIO的源極和漏極，并接收第三反相器INV13的輸出信號(hào)。下面簡(jiǎn)要說(shuō)明梠^據(jù)本發(fā)明實(shí)施例的DRAM裝置中的讀操作。當(dāng)施加有效命令并激活第一存儲(chǔ)庫(kù)BANKO的字線時(shí)，數(shù)據(jù)通過(guò)l^ 的讀命令被傳輸?shù)轿痪€、段數(shù)據(jù)總線以及第一局部數(shù)據(jù)總線LICLDN。第 一感測(cè)放大電路DBSA 0感測(cè)并放大第一局部數(shù)據(jù)總線LIO_DN上的數(shù) 據(jù)。因此，第一正和負(fù)輸出信號(hào)LIO一DNS和LIOB一DNS具有對(duì)應(yīng)于感 測(cè)到并放大的數(shù)據(jù)的電平。
對(duì)應(yīng)于第一局部數(shù)據(jù)總線LIO一DN的第二存儲(chǔ)庫(kù)BANK1的第二局 部數(shù)據(jù)總線LIC^UP以電源電壓VDD電平被預(yù)充電。也就是說(shuō)，第二感 測(cè)放大電路DBSA1的第二正和負(fù)信號(hào)LIO—UPS和LIOB一UPS被固定為 高電平。因此，復(fù)用單元800中的第一與非門NAND11《Jt目并輸出第一感測(cè) 放大電路DBSA0的第一正信號(hào)LIO—DNS。第二與非門NAND12反相并 輸出第一感測(cè)放大電路DBSA 0的第一負(fù)輸出信號(hào)LIOB一DNS。也就是 說(shuō)，第一感測(cè)放大電路DBSAO的輸出信號(hào)被選擇性地輸tS。輸出驅(qū)動(dòng)單 元820在對(duì)應(yīng)于輸出信號(hào)的電平驅(qū)動(dòng)全局?jǐn)?shù)據(jù)總線GIO。相反，當(dāng)?shù)诙鎯?chǔ)庫(kù)BANK1被激活時(shí)，復(fù)用單元800選擇性地輸出 第二感測(cè)放大電路DBSA1的輸出信號(hào)。在本發(fā)明中，數(shù)據(jù)總線驅(qū)動(dòng)電i^L共享，因此列控制塊尺寸被大大減 小。結(jié)果，凈芯片產(chǎn)量增加。盡管已經(jīng)關(guān)于特定實(shí)施例描述了本發(fā)明，但是本發(fā)明的上迷實(shí)施例是 說(shuō)明性的而不是限制性的。對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，在不脫離所附權(quán) 利要求中限定的精神和范圍的情況下，顯然可以進(jìn)行各種變化和修改。例如，在本實(shí)施例中，堆疊兩個(gè)存儲(chǔ)庫(kù)。然而，本發(fā)明可應(yīng)用于包括 四個(gè)以上的偶數(shù)個(gè)存儲(chǔ)庫(kù)的存儲(chǔ)庫(kù)結(jié)構(gòu)。此外，在本實(shí)施例中，復(fù)用單元包括兩個(gè)與非門。然而，該復(fù)用單元 可以用其它方法來(lái)實(shí)現(xiàn)。另外，作為例子，將本發(fā)明應(yīng)用于DRAM。然而，還可以將其應(yīng)用 于具有堆疊存儲(chǔ)庫(kù)結(jié)構(gòu)和分層lt據(jù)總線結(jié)構(gòu)的其它半導(dǎo)體存儲(chǔ)器裝置。
權(quán)利要求
1. 一種半導(dǎo)體存儲(chǔ)器裝置，包括在列方向上堆疊的多個(gè)存儲(chǔ)庫(kù)；對(duì)應(yīng)于所述多個(gè)存儲(chǔ)庫(kù)的全局?jǐn)?shù)據(jù)線；以及公共全局?jǐn)?shù)據(jù)線驅(qū)動(dòng)單元，被配置成復(fù)用來(lái)自對(duì)應(yīng)于每個(gè)所述存儲(chǔ)庫(kù)的多個(gè)局部數(shù)據(jù)線的數(shù)據(jù)并將其復(fù)用結(jié)果傳輸?shù)剿鋈謹(jǐn)?shù)據(jù)線。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述多個(gè)局部數(shù) 據(jù)線中的每一個(gè)包括正數(shù)據(jù)線和負(fù)數(shù)據(jù)線，在不發(fā)送數(shù)據(jù)的時(shí)間段中所述 正數(shù)據(jù)線和所述負(fù)數(shù)據(jù)線以電源電壓電平祐^預(yù)充電。
3. —種半導(dǎo)體存儲(chǔ)器裝置，包括 第一存儲(chǔ)庫(kù)；連同所述第 一存儲(chǔ)庫(kù)在列方向上設(shè)置的第二存儲(chǔ)庫(kù)；對(duì)應(yīng)于所述第 一存儲(chǔ)庫(kù)和所述第二存儲(chǔ)庫(kù)的全局?jǐn)?shù)據(jù)線；第 一感測(cè)放大單元，被配置成感測(cè)并放大對(duì)應(yīng)于所述第 一存儲(chǔ)庫(kù)的第 一局部數(shù)據(jù)總線上的數(shù)據(jù)；第二感測(cè)放大單元，被配置成感測(cè)并放大對(duì)應(yīng)于所述第二存儲(chǔ)庫(kù)的第 二局部數(shù)據(jù)總線上的數(shù)據(jù)；以及公共全局?jǐn)?shù)據(jù)線驅(qū)動(dòng)單元，被配置成復(fù)用從所述第 一感測(cè)放大單元和 所述第二感測(cè)放大單元輸出的數(shù)據(jù)并將其復(fù)用結(jié)果傳輸?shù)剿鋈謹(jǐn)?shù)據(jù)線。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述公共全局?jǐn)?shù) 據(jù)線驅(qū)動(dòng)單元包括復(fù)用單元，被配置成復(fù)用所述第一感測(cè)放大單元的正/負(fù)輸出信號(hào)和 所述第二感測(cè)放大單元的正/負(fù)輸出信號(hào)，然后輸出復(fù)用結(jié)果作為所述復(fù) 用單元的輸出信號(hào)；緩沖單元，被配置成緩沖所述復(fù)用單元的所述輸出信號(hào)；以及輸出驅(qū)動(dòng)單元，被配置成響應(yīng)于所述緩沖單元的輸出信號(hào)上拉/下拉 驅(qū)動(dòng)所述全局?jǐn)?shù)據(jù)線。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述復(fù)用單元包括第一與非門，被配置成接收所述第一感測(cè)放大單元的正輸出信號(hào)和接 收所述第二感測(cè)放大輸出信號(hào)的正信號(hào)；以及第二與非門，被配置成接收 所述第一感測(cè)放大單元的負(fù)輸出信號(hào)和接收所述第二感測(cè)放大單元的負(fù) 輸出信號(hào)。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器單元，其中所述緩沖單元包括第一反相器，被配置成接收所述第一與非門的輸出信號(hào)； 第二反相器，被配置成接收所述第二與非門的輸出信號(hào)；以及 第三反相器，被配置成接收所述第二反相器的輸出信號(hào)。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述輸出驅(qū)動(dòng)單 元包括上拉PMOS晶體管，其具有分別連接到電源電壓端子和所述全 局?jǐn)?shù)據(jù)線的源極和漏極，并被配置成接收所述第一反相器的輸出作為其柵 極輸入；以及下拉NMOS晶體管，其具有分別連接到地電壓端子和所述 全局?jǐn)?shù)據(jù)線的源極和漏極，并被配置成接收所述第三反相器的輸出信號(hào)作 為其柵極輸入。
8. 根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器裝置，其中所述第一局部數(shù) 據(jù)線和所述第二局部數(shù)據(jù)線包括正數(shù)據(jù)線和負(fù)數(shù)據(jù)線，在不傳輸數(shù)據(jù)的時(shí) 間段中這兩個(gè)數(shù)據(jù)線中的每一個(gè)以電源電壓電平被預(yù)充電。
全文摘要
一種半導(dǎo)體存儲(chǔ)器裝置，包括在列方向上堆疊的多個(gè)存儲(chǔ)庫(kù)、對(duì)應(yīng)于該多個(gè)存儲(chǔ)庫(kù)的全局?jǐn)?shù)據(jù)線以及用于復(fù)用對(duì)應(yīng)于每個(gè)所述存儲(chǔ)庫(kù)的多個(gè)局部數(shù)據(jù)線上的數(shù)據(jù)以將復(fù)用結(jié)果傳輸?shù)饺謹(jǐn)?shù)據(jù)線的公共全局?jǐn)?shù)據(jù)線驅(qū)動(dòng)單元。
文檔編號(hào)G11C5/02GK101399073SQ200810211449
公開(kāi)日2009年4月1日 申請(qǐng)日期2008年9月22日 優(yōu)先權(quán)日2007年9月28日
發(fā)明者郭承煜 申請(qǐng)人:海力士半導(dǎo)體有限公司