專利名稱：熔絲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種熔絲電路，特別地，涉及一種通過電流鏡電路的 工作而確定熔絲切斷狀態(tài)的熔絲電路。
背景技術(shù)：
在一個(gè)半導(dǎo)體芯片上形成器件的數(shù)量不斷地增加。這使得難以將 全部器件制造得沒有任何缺陷，這導(dǎo)致了制造產(chǎn)量的下降。鑒于此， 提出了一種將有缺陷的器件替換為多余的器件的半導(dǎo)體芯片，該多余 的器件在同一芯片上形成以補(bǔ)救有缺陷的芯片。進(jìn)行這種替換的電路 使用例如熔絲的狀態(tài)存儲(chǔ)裝置，并且根據(jù)所述裝置的切斷/未切斷狀態(tài) 來選擇是使用現(xiàn)有裝置還是使用多余裝置。此外，這種電路使用熔絲 電路，該熔絲電路確定熔絲的切斷/未切斷狀態(tài)。在日本未經(jīng)審查的專
利申請(qǐng)公開號(hào)為2005-332964的專利申請(qǐng)(下文稱為現(xiàn)有技術(shù))中公開 了熔絲電路的示例。
圖18示出了在現(xiàn)有技術(shù)中描述的熔絲電路100的電路圖。參考圖 18，熔絲電路100產(chǎn)生電流I12和電流I14，所述電流I12和電流I14通過電 流鏡電路提供到輸出端DET。熔絲電路100基于熔絲F10和電阻器R10之 間的阻抗比而設(shè)置電流I12和電流I14之間的大小關(guān)系。當(dāng)熔絲F10未被 切斷時(shí)，熔絲F10的阻抗充分低于電阻器R10的阻抗，并且當(dāng)熔絲FIO 被切斷時(shí)，熔絲F10的阻抗充分高于電阻器R10的阻抗。因此，當(dāng)熔絲 F10未被切斷時(shí)，電流I14大于電流I12，并且當(dāng)熔絲F10被切斷時(shí)，電流 112大于電流I14。以此方式，電流I12和電流I14之間的大小關(guān)系根據(jù)熔 絲F10的切斷/未切斷狀態(tài)而相反，從而反轉(zhuǎn)輸出端DET的電勢(shì)。在隨后 狀態(tài)中的電路可以由此從輸出端DET的電勢(shì)確定熔絲的切斷/未切斷狀 態(tài)。
然而，當(dāng)在一些情況下被切斷后，該熔絲F10可以被再次連接。如
果在熔絲F10中發(fā)生了再次連接，則熔絲F10的阻抗變?yōu)榈陀谠撊劢zF10 被切斷時(shí)的阻抗。因此，在再次連接后的熔絲F10的阻抗和電阻器R10 的阻抗處于某種關(guān)系時(shí)，電流I12和電流I14可能在一些情況下不具有期 望的大小關(guān)系。此外，電阻器R10的阻抗在制造過程中變化。如果所述 阻抗變化顯著，則熔絲F10的阻抗和電阻器R10的阻抗之間的關(guān)系不具 有期望的比。由于這個(gè)問題，可能錯(cuò)誤地確定在熔絲電路100中的熔絲 F10的切斷/未切斷狀態(tài)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的實(shí)施例，提供一種熔絲電路，該熔絲電路包括第一 電源線、第二電源線、連接在第一電源線和輸出端之間的第一電流源、 連接在第二電源線和輸出端之間的第二電流源，所述第二電流源具有 比第一電流源高的電流提供能力或電流抽取(draw-out)能力，并且熔 絲與在第二電源線和輸出端之間的第二電流源串聯(lián)連接。
根據(jù)本發(fā)明的實(shí)施例的熔絲電路在熔絲未被切斷時(shí)通過第一電流 源的提供電流或抽取電流而設(shè)置輸出端的電壓值，并且該熔絲電路在 熔絲被切斷時(shí)通過第二電流源的提供電流或抽取電流而設(shè)置輸出端的 電壓值。由此即使在熔絲切斷后發(fā)生熔絲的再次連接時(shí)，也可以可靠 地設(shè)置輸出端的電壓值。
根據(jù)本發(fā)明的實(shí)施例的熔絲電路可以可靠地確定熔絲的切斷/未 切斷狀態(tài)。


本發(fā)明的以上和其他目的、優(yōu)點(diǎn)以及特征將從以下結(jié)合附圖的一 些優(yōu)選實(shí)施例的描述中變得更加明顯，其中
圖l是根據(jù)本發(fā)明的第一實(shí)施例的熔絲電路的電路圖2是示出了根據(jù)第一實(shí)施例的存儲(chǔ)電路的輸出邏輯的表格； 圖3是示出了在根據(jù)第一實(shí)施例的熔絲電路中的切斷熔絲操作和
檢測(cè)被切斷的熔絲操作的時(shí)序圖4是示出了在根據(jù)第一實(shí)施例的熔絲電路中的檢測(cè)未被切斷的
熔絲操作的時(shí)序圖5是示出了根據(jù)第一實(shí)施例的連接有熔絲的晶體管和晶體管尺
寸比之間的關(guān)系的表格；
圖6是根據(jù)第一實(shí)施例的存儲(chǔ)電路的另一個(gè)示例的電路圖； 圖7是示出了根據(jù)第一實(shí)施例的存儲(chǔ)電路的另一個(gè)示例的輸出邏
輯的表格；
圖8是示出了切斷熔絲操作和檢測(cè)熔絲電路中被切斷的熔絲的操 作的時(shí)序圖，在所述熔絲電路中使用了根據(jù)第一實(shí)施例的存儲(chǔ)電路的 另一個(gè)示例；
圖9是示出了檢測(cè)熔絲電路中未被切斷的熔絲的操作的時(shí)序圖，在 所述熔絲電路中使用了根據(jù)第一實(shí)施例的存儲(chǔ)電路的另一個(gè)示例； 圖10是根據(jù)本發(fā)明的第二實(shí)施例的熔絲電路的電路圖； 圖ll是示出了根據(jù)第二實(shí)施例連接有熔絲的晶體管和連接有電阻 器的晶體管之間的關(guān)系的表格；
圖12是根據(jù)本發(fā)明的第三實(shí)施例的熔絲電路的電路圖； 圖13是根據(jù)本發(fā)明的第四實(shí)施例的熔絲電路的電路圖； 圖14是根據(jù)本發(fā)明的第五實(shí)施例的熔絲電路的電路圖； 圖15是根據(jù)本發(fā)明的第六實(shí)施例的熔絲電路的電路圖； 圖16是根據(jù)本發(fā)明的第七實(shí)施例的熔絲電路的電路圖17是示出了根據(jù)本發(fā)明的實(shí)施例的熔絲電路的另一個(gè)示例的電 路圖；以及
圖18是根據(jù)現(xiàn)有技術(shù)的熔絲電路的電路圖。
具體實(shí)施例方式
本發(fā)明現(xiàn)在將在此參考示例性的實(shí)施例加以描述。本領(lǐng)域技術(shù)人 員將意識(shí)到使用本發(fā)明的啟示可以實(shí)現(xiàn)許多可替換的實(shí)施例并且本發(fā)
明不限于以示例性目的說明的實(shí)施例。 第一實(shí)施例
下文參考附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行描述。圖l示出了根據(jù)本發(fā)明 的第一實(shí)施例的熔絲電路l的電路圖。參考圖l，熔絲電路l包括基準(zhǔn)電 流源IO、第一電流源(例如第一電流鏡)11、第二電流源(例如第二
電流鏡)12、存儲(chǔ)電路13、輸出端DET、熔絲F1、電流鏡控制晶體管 20和熔絲切斷晶體管21。
基準(zhǔn)電流源10包括PMOS (P溝道金屬氧化物半導(dǎo)體)晶體管Tr6、 NMOS (N溝道金屬氧化物半導(dǎo)體)晶體管Tr7和反相器INV。 PMOS晶 體管Tr6和NMOS晶體管Tr7形成傳輸門。該傳輸門連接在第二電源線 (下文稱為電源線VDD)和第一電流鏡ll之間。將來自控制端CNT1的 電流控制信號(hào)通過反相器INV輸入至ljPMOS晶體管Tr6的控制端(下文稱 為柵極)，并且將來自控制端CNT1的電流控制信號(hào)直接輸入到NM0S 晶體管Tr7的柵極?；鶞?zhǔn)電流源10基于當(dāng)傳輸門導(dǎo)通時(shí)的晶體管的阻抗 而產(chǎn)生基準(zhǔn)電流Il。
第一電流鏡ll包括第一至第三晶體管。在本實(shí)施例中，將NMOS 晶體管Trl用作第一晶體管，將NMOS晶體管Tr2用作第二晶體管，并且 將NMOS晶體管Tr3用作第三晶體管。在NMOS晶體管Trl中，將從基準(zhǔn) 電流源10輸出的基準(zhǔn)電流I1輸入到第二端(下文稱為漏極)。在NMOS 晶體管Trl中，將漏極和柵極公共連接，并且將第一端(下文稱為源極) 通過例如金屬線的線連接到第一電源線(下文稱為地線GND)。將 NMOS晶體管Tr2和Tr3的柵極公共連接到NMOS晶體管Trl的柵極。 NMOS晶體管Tr2從漏極輸出中間電流I2，并且將源極通過例如金屬線 的線連接到地線GND。 NMOS晶體管Tr3從漏極輸出第一輸出電流l01， 并且將源極通過例如金屬線的線連接到地線GND。將電流鏡控制晶體 管(在本實(shí)施例中使用NMOS晶體管)20連接在NMOS晶體管Trl的漏 極和地線GND之間。將電流鏡控制信號(hào)從控制端CNT2輸入到電流鏡控
制晶體管20的柵極。
第二電流鏡12包括第四和第五晶體管。在本實(shí)施例中，將PMOS 晶體管Tr4用作第四晶體管，并且將PM0S晶體管Tr5用作第五晶體管。 PMOS晶體管Tr5具有這樣的尺寸使得關(guān)于PMOS晶體管Tr4的晶體管尺 寸比為N。如果是MOS (金屬氧化物半導(dǎo)體)晶體管，則晶體管尺寸比 表示晶體管的柵極長(zhǎng)度L和晶體管的柵極寬度W (W/L)的比。因此， 表示PMOS晶體管Tr5的(W/L)比是PMOS晶體管Tr4的比的N倍。圖l 中的標(biāo)記W1到W5表示每個(gè)晶體管的尺寸比。
將PMOS晶體管Tr4的漏極連接到NMOS晶體管Tr2的漏極并且接 收中間電流I2。將PMOS晶體管Tr4的漏極和柵極公共連接，并且將 PMOS晶體管Tr4的源極通過例如金屬線的線連接到電源線VDD。將 PMOS晶體管Tr5的柵極公共連接到PMOS晶體管Tr4的柵極。將PMOS 晶體管Tr5的源極經(jīng)由熔絲Fl連接到電源線VDD。PMOS晶體管Tr5從漏 極輸出第二輸出電流l02。將PMOS晶體管Tr5的漏極連接到NMOS晶體 管Tr3的漏極，并且將輸出端DET連接到漏極間的節(jié)點(diǎn)。將熔絲切斷晶 體管(在本實(shí)施例中使用NMOS晶體管)21連接在PMOS晶體管Tr5的 源極和熔絲F1的節(jié)點(diǎn)和地線GND之間。將熔絲切斷控制信號(hào)從控制端 CNT3輸入到熔絲切斷晶體管21的柵極。
將存儲(chǔ)電路13連接到輸出端DET。存儲(chǔ)電路13包括與非門14和鎖 存電路15。在與非門14中，將第一輸入端連接到輸出端DET，并且將 ENABLE信號(hào)輸入到第二輸入端。當(dāng)ENABLE信號(hào)處于使能狀態(tài)(例如 高電平)時(shí)，與非門14輸出與輸入到第一輸入端的信號(hào)電平相反的邏 輯電平，并且當(dāng)ENABLE信號(hào)處于阻斷狀態(tài)(例如低電平)時(shí)，與非門 14將輸出確定在高電平。在以下描述中，將來自與非門14的輸出信號(hào) 稱為門輸出信號(hào)Gat^0。在鎖存電路15中，將第一輸入端連接到與非門 14，并且將RESET信號(hào)輸入到第二輸入端。如果當(dāng)RESET信號(hào)處于復(fù) 位釋放狀態(tài)(例如低電平)時(shí)，將從高電平到低電平的下降沿輸入到
鎖存電路15的第一輸入端，則例如鎖存電路15將輸出為設(shè)置低電平。 即使第一輸入端的信號(hào)電平變?yōu)楦唠娖?，鎖存電路15仍維持低電平輸 出。此外，如果第一輸入端在RESET信號(hào)處于復(fù)位釋放狀態(tài)時(shí)不從高 電平改變，則鎖存電路15維持高電平輸出。另一方面，當(dāng)RESET信號(hào) 變?yōu)閺?fù)位狀態(tài)(例如高電平)時(shí)，鎖存電路15將輸出復(fù)位為高電平。 圖2是示出了存儲(chǔ)電路13的輸出邏輯的表格。參考圖2，當(dāng)熔絲被切斷 時(shí)，存儲(chǔ)電路13輸出高電平，并且在本實(shí)施例中該存儲(chǔ)電路13在熔絲 未被切斷時(shí)輸出低電平。
以下描述熔絲電路1的工作。圖3和4是示出了熔絲電路1的工 作的時(shí)序圖。圖3中的時(shí)序圖示出了在熔絲電路1中切斷熔絲F1以及 檢測(cè)切斷的熔絲F1的狀態(tài)的情況。圖4中的時(shí)序圖示出了在熔絲電路 1中未切斷熔絲Fl以及檢測(cè)未切斷的熔絲Fl的情況。
首先參考圖3中的時(shí)序圖，以下描述切斷熔絲Fl的工作和檢測(cè)該 切斷的熔絲Fl的操作。如圖3中所示，切斷熔絲Fl的操作在熔絲設(shè) 置周期中執(zhí)行，該熔絲設(shè)置周期設(shè)置在檢測(cè)熔絲F1的狀態(tài)之前。當(dāng)切 斷熔絲F1時(shí)，將熔絲切斷控制信號(hào)在預(yù)定的時(shí)間長(zhǎng)度中設(shè)置為高電平。 當(dāng)熔絲切斷控制信號(hào)處于高電平時(shí)，熔絲切斷晶體管21導(dǎo)通。電流由 此流入熔絲F1以切斷熔絲F1。另一方面，因?yàn)榈谝浑娏麋Rll和第二 電流鏡12不需要工作，因此將電流控制信號(hào)設(shè)置為低電平，從而基準(zhǔn) 電流源IO的傳輸門為不導(dǎo)通。此外，為了防止電流鏡的故障，將電流 鏡控制信號(hào)設(shè)置為高電平，從而使電流鏡控制晶體管20導(dǎo)通。NMOS 晶體管Trl的柵極端、源極端和漏極端的電壓由此變?yōu)榈仉妷?，并?第一電流鏡11變?yōu)榉枪ぷ鳡顟B(tài)。在切斷熔絲Fl后，熔絲切斷控制信 號(hào)變?yōu)榈碗娖健Ｔ谇袛酄顟B(tài)下的熔絲F1的阻抗明顯高于在未切斷狀態(tài) 下的熔絲F1的阻抗。
其次，激勵(lì)第一電流鏡11和第二電流鏡12。直至第一電流鏡11 和第二電流鏡12的工作穩(wěn)定的周期被稱為電流鏡工作穩(wěn)定周期。在電
流鏡工作穩(wěn)定周期中，將電流控制信號(hào)從低電平轉(zhuǎn)換到高電平，并且 將電流鏡控制信號(hào)被高電平轉(zhuǎn)換為低電平。由此基準(zhǔn)電流源IO開始工
作并且產(chǎn)生基準(zhǔn)電流II。此外，因?yàn)殡娏麋R控制晶體管20變?yōu)椴粚?dǎo)通， 因此第一電流鏡11和第二電流鏡12開始工作。另一方面，因?yàn)槿劢z 切斷控制信號(hào)為低電平，因此熔絲切斷晶體管21為不導(dǎo)通。
此時(shí)，第一電流鏡11基于基準(zhǔn)電流II以及NMOS晶體管Trl與 NMOS晶體管Tr3的尺寸比輸出中間電流12和第一輸出電流Iol。在 本實(shí)施例中，電流的關(guān)系為Il=I2=Iol。另一方面，第二電流鏡12基 于中間電流12以及PMOS晶體管Tr4與PMOS晶體管Tr5的尺寸比輸 出第二輸出電流l02。然而，因?yàn)槿劢zFl在本方式中被切斷，因此當(dāng) 將電流饋送到PMOS晶體管Tr5時(shí)，PMOS晶體管Tr5的源極的電勢(shì) 由于熔絲F1的阻抗而降低。因此，在PMOS晶體管Tr5的源極和柵極 之間不會(huì)產(chǎn)生用于晶體管充分工作的足夠大的電勢(shì)差。因此，第二輸 出電流Io2基本不會(huì)流動(dòng)。由于102 = 0并且101 = 11，因此提供到輸出 端DET的電流為Io2-Iol=-Il。由此輸出端DET的確定電壓為地電壓 (低電平)。
之后，通過存儲(chǔ)電路13獲取輸出端DET的確定電壓。將用于獲 取的周期稱為鎖存周期。在鎖存周期中，RESET信號(hào)從高電平轉(zhuǎn)換為 低電平以進(jìn)入復(fù)位釋放狀態(tài)。此后，ENABLE信號(hào)從低電平轉(zhuǎn)換為高 電平以進(jìn)入使能狀態(tài)。在圖3的示例中，因?yàn)榇_定電壓為低電平，因 此從與非門14輸出的門輸出信號(hào)0&化_0保持高電平。由此，盡管處于 復(fù)位釋放狀態(tài)，但鎖存電路15的第一輸入端的電壓電平不改變，并且 從鎖存電路15輸出的補(bǔ)救信號(hào)保持高電平。在鎖存周期的末端， ENABLE信號(hào)從高電平改變?yōu)榈碗娖揭赃M(jìn)入阻斷狀態(tài)。由此鎖存電路 15的輸出不受確定電壓中后續(xù)的改變的影響。此外，RESET信號(hào)的復(fù) 位釋放狀態(tài)同樣在鎖存周期后保持，由此維持了鎖存電路15的輸出。
將在存儲(chǔ)電路13獲取熔絲切斷狀態(tài)后的周期稱為邏輯固定周期。
在邏輯固定周期中，將電流控制信號(hào)設(shè)置為低電平，并且將電流鏡控 制信號(hào)設(shè)置為高電平。由此阻斷提供到第一電流鏡11和第二電流鏡12 的基準(zhǔn)電流Il，并且第一電流鏡ll和第二電流鏡12停止工作。因此， 當(dāng)在第一電流鏡11和第二電流鏡12中消耗的電流被阻斷時(shí)，存儲(chǔ)電
路13保持高電平并且存儲(chǔ)熔絲切斷狀態(tài)。
之后參考圖4中的時(shí)序圖，以下描述檢測(cè)熔絲Fl的未切斷狀態(tài)的 工作。如圖4所示，熔絲切斷控制信號(hào)在熔絲設(shè)置周期中保持低電平。 由此熔絲切斷晶體管21為不導(dǎo)通，從而使熔絲Fl保持未切斷。另一 方面，因?yàn)榈谝浑娏麋R11和第二電流鏡12不需要工作，因此將電流 控制信號(hào)設(shè)置為低電平，從而使基準(zhǔn)電流源10的傳輸門為不導(dǎo)通。此 外，為了防止電流鏡的故障，將電流鏡控制信號(hào)設(shè)置為高電平，從而 電流鏡控制晶體管20導(dǎo)通。NMOS晶體管Trl的柵極端、源極端和漏 極端的電壓由此變?yōu)榈仉妷?，并且第一電流鏡11變?yōu)榉枪ぷ鳡顟B(tài)。
接下來，在電流鏡工作穩(wěn)定周期中激勵(lì)第一電流鏡11和第二電流 鏡12。在電流鏡工作穩(wěn)定周期中，將電流控制信號(hào)從低電平轉(zhuǎn)換到高 電平，并且將電流鏡控制信號(hào)從高電平轉(zhuǎn)換為低電平。由此基準(zhǔn)電流 源IO開始工作并且產(chǎn)生基準(zhǔn)電流II。此外，因?yàn)殡娏麋R控制晶體管20 變?yōu)椴粚?dǎo)通，因此第一電流鏡11和第二電流鏡12開始工作。
此時(shí)，第一電流鏡11基于基準(zhǔn)電流II以及NMOS晶體管Trl與 NMOS晶體管Tr3的尺寸比輸出中間電流12和第一輸出電流Iol。在 本實(shí)施例中，電流的關(guān)系為Il=I2=Iol。另一方面，第二電流鏡12基 于中間電流12以及PMOS晶體管Tr4與PMOS晶體管Tr5的尺寸比輸 出第二輸出電流Io2。因?yàn)镻MOS晶體管Tr5的晶體管尺寸是PMOS 晶體管Tr4的尺寸的N倍(N〉1)，因此中間電流I2和第二輸出電流 Io2之間的關(guān)系為Io2 = NXI2。因此，Io2 = NXIl并且Iol=Il，并且 由此提供到輸出端DET的電流為Io2- Iol = (N-l)XIl。由此，輸出端 DET的確定電壓為電源電壓(高電平)。
之后，由存儲(chǔ)電路13獲取在鎖存周期中輸出端DET的確定電壓。 在鎖存周期中，RESET信號(hào)從高電平轉(zhuǎn)換為低電平以進(jìn)入復(fù)位釋放狀 態(tài)。此后，ENABLE信號(hào)從低電平轉(zhuǎn)換為高電平以進(jìn)入使能狀態(tài)。在 圖4的示例中，因?yàn)榇_定電壓為高電平，因此從與非門14輸出的門輸 出信號(hào)Gate—o從高電平變?yōu)榈碗娖?。由此，鎖存電路15的第一輸入端 的電壓電平改變，并且從鎖存電路15輸出的補(bǔ)救信號(hào)從高電平變?yōu)榈?電平。在鎖存周期的末端，ENABLE信號(hào)從高電平變?yōu)榈碗娖揭赃M(jìn)入 阻斷狀態(tài)。由此鎖存電路15的輸出不受確定電壓中后續(xù)的改變的影響。 此外，RESET信號(hào)的復(fù)位釋放狀態(tài)同樣在鎖存周期后保持，由此維持 了鎖存電路15的輸出。
同樣在圖4的示例中，在邏輯固定周期中，將電流控制信號(hào)設(shè)置 為低電平，并且將電流鏡控制信號(hào)設(shè)置為高電平。由此阻斷提供到第一電流鏡11和第二電流鏡12的基準(zhǔn)電流II，并且第一電流鏡11和第 二電流鏡12停止工作。因此，當(dāng)在第一電流鏡11和第二電流鏡12中 消耗的電流被阻斷時(shí)，存儲(chǔ)電路13保持高電平并且存儲(chǔ)熔絲未切斷狀 態(tài)。
雖然在以上實(shí)施例中描述了將熔絲Fl連接在PMOS晶體管Tr5 的源極和電源線VDD之間的情況，但是可以將熔絲Fl連接在NMOS 晶體管Tr2、Tr3的源極和地線GND之間或者連接在PMOS晶體管Tr4 的源極和電源線VDD之間。此外，也可以改變每個(gè)晶體管的尺寸比。 圖5示出了不同的連接有熔絲F1的晶體管的示例以及各種晶體管尺寸 比的設(shè)置。如圖5所示，在將熔絲Fl連接到任意晶體管的每種情況中， 設(shè)置晶體管尺寸比使得輸出電流的大小關(guān)系通過熔絲切斷而反轉(zhuǎn)。此 外，需要適當(dāng)根據(jù)熔絲F1的連接部分而改變?nèi)劢z切斷晶體管的連接。 在將熔絲Fl連接到PMOS晶體管Tr4的情況中，與其他情況相比，輸 出電流的大小關(guān)系被反轉(zhuǎn)。特別地，與其他情況相比，確定熔絲F1的未切斷狀態(tài)和切斷狀態(tài)的輸出端DET的邏輯被反轉(zhuǎn)。因此需要將存儲(chǔ)
電路13的與非門14替換為與門。
熔絲Fl在未切斷狀態(tài)中具有與金屬線基本相同的阻抗，并且該熔 絲F1的阻抗在切斷狀態(tài)中明顯高于金屬線的阻抗(例如比金屬線的阻 抗高兩位數(shù)或更大的阻抗)。為了確定熔絲F1的切斷狀態(tài)，熔絲電路 1連接晶體管的源極，該晶體管的柵極通過例如金屬線的線公共連接到 連接有熔絲Fl的晶體管，并且通過晶體管尺寸比設(shè)置第一輸出電流Iol 和第二輸出電流Io2之間的大小關(guān)系。此外，即使熔絲F1在切斷后被 再次連接，該熔絲F1的阻抗未變?yōu)榕c金屬線的阻抗完全相同。因此， 即使熔絲Fl被再次連接，熔絲電路1也可以在不需要反轉(zhuǎn)第一輸出電 流Iol和第二輸出電流Io2之間的大小關(guān)系的情況下可靠地確定熔絲 Fl的切斷狀態(tài)。當(dāng)熔絲未被切斷時(shí)，根據(jù)本實(shí)施例的熔絲電路1通過 第一電流源的源電流或抽取電流設(shè)置輸出端的電壓值，并且當(dāng)熔絲被 切斷時(shí)，該熔絲電路1通過第二電流源的源電流或抽取電流設(shè)置輸出 端的電壓值。因此，熔絲電路1取決于熔絲切斷與否而顛倒第一電流 源的電流提供能力或電流抽取能力與第二電流源的電流提供能力或電 流抽取能力之間的關(guān)系。由此即使在熔絲切斷后發(fā)生該熔絲的再次連 接時(shí)，也可以可靠地設(shè)置輸出端的電壓值。
此外，在熔絲電路l中，將存儲(chǔ)電路13連接到輸出端DET從而 保持確定結(jié)果并且將該確定結(jié)果輸出到后續(xù)的電路?；鶞?zhǔn)電流源10能 夠阻止基準(zhǔn)電流的輸出。由此熔絲電路1能夠在確定熔絲Fl的切斷/ 未切斷狀態(tài)后阻斷提供到電流鏡的電流，從而降低電流鏡中的電流消 耗。由此，熔絲電路1可以在確定熔絲Fl的切斷/未切斷狀態(tài)后降低功 耗。
可以反轉(zhuǎn)存儲(chǔ)電路13的輸出邏輯。圖6是存儲(chǔ)電路13a的電路圖， 該存儲(chǔ)電路13a用在反轉(zhuǎn)存儲(chǔ)電路13的輸出邏輯的情況中。參考圖6， 存儲(chǔ)電路13a包括或非門14a和由或非門構(gòu)成的鎖存電路15a。鎖存電 路15a用或非門代替鎖存電路15的與非門。圖7是示出了存儲(chǔ)電路13a
的輸出邏輯的表格。參考圖7，當(dāng)將熔絲Fl被切斷時(shí)，存儲(chǔ)電路13a 輸出低電平，并且當(dāng)瑢絲F1未被切斷時(shí)，存儲(chǔ)電路13a輸出高電平。
圖8和9是示出了使用存儲(chǔ)電路13a的情況下的熔絲電路1的工 作的時(shí)序圖。以下描述使用存儲(chǔ)電路13的情況與使用存儲(chǔ)電路13a的 情況之間的不同。圖8示出了切斷熔絲F1的操作和檢測(cè)該被切斷的熔 絲F1的操作。如圖8所示，在使用存儲(chǔ)電路13a的情況下，與使用存 儲(chǔ)電路13的情況相比較，ENABLE信號(hào)的邏輯被反轉(zhuǎn)。在鎖存周期中， 當(dāng)ENABLE信號(hào)變?yōu)槭鼓軤顟B(tài)(低電平)時(shí)，從或非門14a輸出的門 輸出信號(hào)Gate一o從低電平變?yōu)楦唠娖?。之后，在?fù)位釋放狀態(tài)下為高 電平的鎖存電路15a的輸出在門輸出信號(hào)Gate—o的上升沿變?yōu)榈碗娖健?因此，補(bǔ)救信號(hào)變?yōu)榈碗娖健?br> 圖9示出了檢測(cè)熔絲F1未切斷的狀態(tài)的情況。如圖9中所示，即 使在鎖存周期中ENABLE信號(hào)變?yōu)槭鼓軤顟B(tài)時(shí)，從或非門14a輸出的 門輸出信號(hào)Gate一o在此情況下保持為低電平。因此，鎖存電路15a的 輸出保持高電平。
第二實(shí)施例
圖10是根據(jù)本發(fā)明的第二實(shí)施例的熔絲電路2的電路圖。參考圖 10，在第二實(shí)施例的熔絲電路2中，電阻器R1-R3分別連接在NM0S 晶體管Tl到Tr3的源極和地線GND之間?？梢詫㈦娮杵鱎l到R3的 阻抗設(shè)置為相應(yīng)于NMOS晶體管Tl到Tr3的尺寸比的比。因?yàn)樵诒緦?shí) 施例中NMOS晶體管Tl到Tr3的尺寸比W1:W2:W3為1:1:1，因此也 將電阻器Rl到R3的阻抗設(shè)置為1:1:1。
在電流鏡電路中，輸入電流和返回電流之間的鏡像比中的誤差可 以通過將電阻器連接到晶體管的源極而降低，該晶體管組成了電流鏡。 因此，在根據(jù)第二實(shí)施例的熔絲電路2中，基準(zhǔn)電流Il和中間電流I2 之間的鏡像比的精確度以及基準(zhǔn)電流II和第一輸出電流Iol之間的鏡
像比的精確度高于熔絲電路1的。由此熔絲電路2可以比熔絲電路1 更可靠地檢測(cè)熔絲Fl的切斷/未切斷狀態(tài)。
同樣在根據(jù)第二實(shí)施例的熔絲電路2中，未將電阻器插入晶體管 的源極，該晶體管的柵極被公共連接到連接有熔絲F1的晶體管。如果 將電阻器插入所述晶體管的源極，則該晶體管不可能通過熔絲Fl在切 斷后的再次連接而精確地檢測(cè)熔絲1的切斷/未切斷狀態(tài)。
此外，電阻器連接的晶體管不限于圖IO中所示的晶體管，可以根 據(jù)連接有熔絲Fl的晶體管而適當(dāng)?shù)馗淖?。圖11示出了每種情況下， 連接有熔絲Fl的晶體管和可以連接電阻器的晶體管之間的關(guān)系的示 例。如圖ll所示，可以將電阻器插入屬于電流鏡但不包括連接有熔絲 Fl的晶體管的晶體管。
第三實(shí)施例
圖12是根據(jù)本發(fā)明的第三實(shí)施方式的熔絲電路3的電路圖。參考 圖12，熔絲電路3包括使用雙極晶體管形成的第一電流鏡lla和第二 電流鏡12a，該第一電流鏡lla和第二電流鏡12a等價(jià)于熔絲電路1中 的第一電流鏡11和第二電流鏡12。雙極晶體管具有作為控制端的基極， 該基極相應(yīng)于MOS晶體管的柵極，該雙極晶體管具有作為第一端的集 電極，該集電極相應(yīng)于漏極，并且該雙極晶體管具有作為第二端的發(fā) 射極，該發(fā)射極相應(yīng)于源極。
第一電流鏡Ha包括NPN晶體管Trll到Tr13。 NPN晶體管Trll相應(yīng) 于NMOS晶體管Trl, NPN晶體管Trl2相應(yīng)于NMOS晶體管Tr2,并且 NPN晶體管Trl3相應(yīng)于NMOS晶體管Tr3。在本實(shí)施例中，NPN晶體管 Trll到Trl3的晶體管尺寸El到E3相同。
第二電流鏡12a包括PNP晶體管Trl4和Trl5。 PNP晶體管Trl4 相應(yīng)于PMOS晶體管Tr4，并且PNP晶體管Trl5相應(yīng)于PMOS晶體管 Tr5。 PNP晶體管Trl5的晶體管尺寸E5是PNP晶體管Trl4的晶體管 尺寸E4的N倍。
雙極晶體管的晶體管尺寸由發(fā)射區(qū)的面積確定。因此，PNP晶體 管Trl5的發(fā)射區(qū)是PNP晶體管Trl4的N倍。
與由MOS晶體管組成的電流鏡相比，在由雙極晶體管組成的電流 鏡中，返回電流的鏡像比得到了改善。這是因?yàn)殡p極晶體管中的歐拉 電壓高于MOS晶體管中的歐拉電壓。因此，熔絲電路3與熔絲電路1 相比可以改善鏡像比，由此使得基于高精確度設(shè)置的電流值的熔絲切 斷/未切斷狀態(tài)的更可靠的檢測(cè)。同樣在熔絲電路3中，如圖5所示通 過晶體管比的改變以及如圖11所示的額外的電阻器可以進(jìn)行修改。
第四實(shí)施例
圖13是根據(jù)本發(fā)明的第四實(shí)施例的熔絲電路4的電路圖。參考圖 13，熔絲電路4包括第一電流鏡lla和第二電流鏡12。因此，在熔絲 電路4中，第一電流鏡和第二電流鏡由不同形式的晶體管組成。同樣 通過這種電流鏡結(jié)構(gòu)，在以上實(shí)施例中的相同優(yōu)點(diǎn)可以通過基于晶體 管的尺寸比設(shè)置第一輸出電流Iol和第二輸出電流Io2的大小關(guān)系而獲 得。組成一個(gè)電流鏡的晶體管優(yōu)選為具有相同的形式。同樣在熔絲電 路4中，可以通過如圖5所示的晶體管比的改變以及如圖ll所示的額 外的電阻器進(jìn)行修改。
第五實(shí)施例
圖14是根據(jù)本發(fā)明的第五實(shí)施例的熔絲電路5的電路圖。參考圖 14，熔絲電路5包括多個(gè)熔絲(圖14中的Fl到F3)。熔絲電路5還 包括作為第一電流源的第一電流鏡lib和作為第二電流源的第二電流 鏡12b。在圖14中，相應(yīng)于輸出端DET的端是輸出端DET1。
第一電流鏡11b具有將NMOS晶體管Tr21和Tr22加入到第一電
流鏡11的結(jié)構(gòu)。將NMOS晶體管Tr21和Tr22的柵極公共連接到NMOS 晶體管Trl的柵極，并且將NMOS晶體管Tr21和Tr22的源極連接到 地線GND 。將NMOS晶體管Tr21的漏極連接到輸出端DET2 。將NMOS 晶體管Tr22的漏極連接到輸出端DET3。
第二電流鏡12b具有將PMOS晶體管Tr23和Tr24加入到第二電 流鏡12的結(jié)構(gòu)。將PMOS晶體管Tr23和Tr24的柵極公共連接到PMOS 晶體管Tr4的柵極。PMOS晶體管Tr23的源極經(jīng)由熔絲F2連接到電源 線VDD，并且將PMOS晶體管Tr23的漏極連接到輸出端DET2。PMOS 晶體管Tr24的源極經(jīng)由熔絲F3連接到電源線VDD，并且將PMOS晶 體管Tr24的漏極連接到輸出端DET3。
由此，熔絲電路5具有將熔絲F2和F3加入到熔絲電路1的結(jié)構(gòu)， 并且也將第一電流源和第二電流源加入到相應(yīng)的熔絲。在本實(shí)施例中， 將NMOS晶體管Tr21和PMOS晶體管Tr23分別設(shè)置為相應(yīng)于熔絲F2 的第一電流源和第二電流源，并且將NMOS晶體管Tr22和PMOS晶 體管Tr24分別設(shè)置為相應(yīng)于熔絲F3的第一電流源和第二電流源。
在本實(shí)施例中，當(dāng)熔絲F2未被切斷時(shí)，從NMOS晶體管Tr21輸 出的第一輸出電流Io3和從PMOS晶體管Tr23輸出的第二輸出電流Io4 之間的關(guān)系為Io3< Io4，并且當(dāng)熔絲F2切斷時(shí)為lQ3〉 Io4。此外，當(dāng) 熔絲F3未被切斷時(shí)，從NMOS晶體管Tr22輸出的第一輸出電流Io5 和從PMOS晶體管Tr24輸出的第二輸出電流Io6之間的關(guān)系為Io5< Io6，并且當(dāng)熔絲F3被切斷時(shí)為l05〉106。輸出電流基于如第一實(shí)施例 中的每個(gè)晶體管的晶體管尺寸比而設(shè)置。在本實(shí)施例中，PMOS晶體 管Tr23和Tr24的晶體管尺寸是PMOS晶體管Tr5的N倍，并且其他 晶體管的晶體管尺寸與PMOS晶體管Tr5相同。
此外，在本實(shí)施例中，將開關(guān)SW連接在熔絲切斷晶體管21的漏 極和熔絲Fl到F3之間。開關(guān)SW選擇要切斷的熔絲并且將熔絲切斷
晶體管21連接到被選擇的熔絲。
如上所述，在熔絲電路5中，修改在熔絲電路1中的第一電流鏡 和第二電流鏡以使得相應(yīng)于多個(gè)熔絲。因此，熔絲電路5可以和熔絲
電路1 一樣可靠地檢測(cè)熔絲切斷狀態(tài)。此外，熔絲電路5可以使用一
個(gè)基準(zhǔn)電流源檢測(cè)多個(gè)熔絲的切斷狀態(tài)。因此可以在不需準(zhǔn)備與熔絲 的數(shù)量相同的基準(zhǔn)電流源的情況下檢測(cè)多個(gè)熔絲的切斷狀態(tài)。這抑制 了功耗的增加和關(guān)于熔絲數(shù)量增加的電路面積的增加。
第六實(shí)施例
圖15是根據(jù)本發(fā)明的第六實(shí)施例的熔絲電路6的電路圖。參考圖 15，熔絲電路6將熔絲Fl連接到圖5所示的表格中的NMOS晶體管 Tr3的情況的示例。在本實(shí)施例中，NMOS晶體管Tr3的晶體管尺寸比 為其他晶體管的晶體管尺寸比的N倍。第一電流源是第二電流鏡12， 并且第二電流源是本實(shí)施例中的第一電流鏡11。此外，第一電源線是 地線GND，并且第二電源線是電源線VDD。
此外，熔絲電路6包括熔絲切斷晶體管21a，該熔絲切斷晶體管 21a根據(jù)熔絲Fl的連接部分而連接。熔絲切斷晶體管21a由PMOS晶 體管組成。將熔絲切斷晶體管21a的柵極連接到控制端CNT3，將熔絲 切斷晶體管21a的源極連接到電源線VDD，并且將熔絲切斷晶體管21a 的漏極連接到熔絲Fl和NMOS晶體管Tr3的源極之間的節(jié)點(diǎn)。
因此，在連接熔絲電路1中的第一電流鏡11和地線GND之間的 熔絲的情況中，熔絲切斷晶體管的連接根據(jù)如熔絲電路6中的熔絲的 連接部分而改變。
第七實(shí)施例
圖16是根據(jù)本發(fā)明的第七實(shí)施例的熔絲電路7的電路圖。參考圖 16，熔絲電路7使用電阻器IR(由圖16中的標(biāo)記llc表示)作為第一
電流源并且使用電流鏡12C作為第二電流源。此外，將基準(zhǔn)電流源10
連接在本實(shí)施例中的電流鏡12c和地線GND之間。
將電阻器IR連接在輸出端DET和地線GND之間。電阻器IR根 據(jù)輸出端DET的電壓值輸出第一輸出電流Iol。換句話說，第一電流 源具有根據(jù)輸出端DET的電壓值的電流引入(draw-in)能力。電阻器 IR的阻抗值優(yōu)選為使輸出端DET的電壓值通過第二輸出電流Io2而增 大到電源電壓的值，這將在以下描述。
電流鏡12c是由PMOS晶體管Tr4和Tr5組成的電流鏡電路。將 PMOS晶體管Tr4的柵極和漏極公共連接，并且將PMOS晶體管Tr4 的源極通過線連接到電源線VDD。也將PMOS晶體管Tr4的漏極連接 到基準(zhǔn)電流源10。將PMOS晶體管Tr5的柵極連接到PMOS晶體管Tr4 的柵極，將PMOS晶體管Tr5的源極經(jīng)由熔絲Fl連接到電源線VDD， 并且將PMOS晶體管Tr5的漏極連接到輸出端DET。在本實(shí)施例中， PMOS晶體管Tr4和Tr5的晶體管尺寸比相同。由此，從PMOS晶體 管Tr5輸出的第二輸出電流Io2與從基準(zhǔn)電流源10輸出的電流II的數(shù) 量相同。可替換地，可以改變晶體管尺寸比，使得在電流I1和第二輸 出電流Io2之間電流的數(shù)量不同。
下文描述熔絲電路7的工作。因?yàn)榇鎯?chǔ)電路13的工作與在第一實(shí) 施例中描述的相同，因此以下不作描述。以下描述當(dāng)熔絲F1被切斷和 當(dāng)熔絲Fl未被切斷時(shí)的輸出端DET的電壓值。
當(dāng)熔絲Fl被切斷時(shí)，熔絲Fl的阻抗明顯高于連接PMOS晶體管 Tr4和電源線VDD的線的阻抗，從而第二輸出電流Io2基本變?yōu)榱恪?另一方面，第一輸出電流Iol通過電阻器IR而從輸出端DET抽取，該 電阻器IR被連接到輸出端DET，從而輸出端DET的電壓值變?yōu)榈仉?壓。因此，當(dāng)熔絲F1被切斷時(shí)，輸出端DET的電壓值為地電壓。
另一方面，當(dāng)熔絲F1未被切斷時(shí)，熔絲F1的阻抗基本等于連接
PMOS晶體管Tr4和電源線VDD的線的阻抗，從而第二輸出電流Io2 基本與電流I1相同。因此，第二輸出電流Io2流入電阻器IR，從而輸 出端DET的電壓值增大到電源電壓。因此，當(dāng)熔絲Fl未被切斷時(shí)， 輸出端DET的電壓值為電源電壓。
如上所述，其中的第一電流源由電阻器IR組成的熔絲電路7可以 通過根據(jù)熔絲的導(dǎo)通狀態(tài)，顛倒第一輸出電流Iol和第二輸出電流l02 的關(guān)系，來可靠地檢測(cè)熔絲的導(dǎo)通狀態(tài)。此外，在熔絲電路7中也是， 將熔絲Fl連接到第二電流鏡中的一個(gè)晶體管的源極，并且將其他晶體 管的源極通過線連接到電源線。在這種結(jié)構(gòu)中，即使熔絲F1在切斷后 被再次連接，在熔絲和所述線之間也產(chǎn)生較大的阻抗差異，并且由此 第二輸出電流Io2基本不因該再次連接而增大。由此，同樣提高了熔絲 電路7中的熔絲F1的檢測(cè)精確度。因此，熔絲電路7提高了作為檢測(cè) 熔絲的切斷狀態(tài)的電路的可靠性。
顯然本發(fā)明不限于以上實(shí)施例，但是可以在不背離本發(fā)明的范圍 和精神的情況下進(jìn)行修改和改變。
例如，如果當(dāng)切斷熔絲F1時(shí)需要高于正常電源電壓的電壓，除了 電源線VDD,可以額外設(shè)置電源線VDD2。圖17示出了包括電壓線 VDD2的熔絲電路8的電路圖。由此可以提供足以從電源線VDD2切 斷熔絲Fl的電壓，這提高了作為檢測(cè)熔絲Fl的切斷狀態(tài)的電路的可 靠性。
權(quán)利要求
1.一種熔絲電路，包括第一電源線；第二電源線；第一電流源，該第一電流源連接在所述第一電源線和輸出端之間；第二電流源，該第二電流源連接在所述第二電源線和所述輸出端之間，所述第二電流源具有比所述第一電流源高的電流提供能力或電流抽取能力；以及熔絲，該熔絲在所述第二電源線和所述輸出端之間與所述第二電流源串聯(lián)連接。
2. 根據(jù)權(quán)利要求l所述的熔絲電路，其中當(dāng)所述熔絲未被切斷時(shí)，所述第二電流源具有比所述第一電流源 高的電流提供能力或電流抽取能力，并且當(dāng)所述熔絲被切斷時(shí)，所述 第二電流源具有比所述第一電流低的電流提供能力或電流抽取能力。
3. 根據(jù)權(quán)利要求l所述的熔絲電路，其中所述第一電流源和所述第二電流源中的每一個(gè)都包括組成電流鏡 電路的多個(gè)晶體管，以及所述第一電流源的電流提供能力或電流抽取能力和所述第二電流 源的電流提供能力或電流抽取能力是根據(jù)所述晶體管的晶體管尺寸的 比來設(shè)置的。
4. 根據(jù)權(quán)利要求3所述的熔絲電路，其中所述第二電流源由源極或發(fā)射極經(jīng)由所述熔絲連接到所述第二電 源線的晶體管和源極或發(fā)射極通過線路連接到所述第二電源線的晶體 管組成。
5. 根據(jù)權(quán)利要求3所述的熔絲電路，其中 所述第一電流源包括組成所述電流鏡電路的雙極晶體管或MOS 晶體管形式的晶體管，以及所述第二電流源包括組成所述電流鏡電路 的與所述第一電流源的晶體管的形式不同的晶體管。
6. 根據(jù)權(quán)利要求4所述的熔絲電路，其中所述第一電流源包括組成所述電流鏡電路的雙極晶體管或MOS晶體管形式的晶體管，并且所述第二電流源包括組成所述電流鏡電路 的與所述第一電流源的晶體管的形式不同的晶體管。
7. 根據(jù)權(quán)利要求3所述的熔絲電路，其中電阻器連接在組成所述第一電流源的電流鏡電路的晶體管的源極 或發(fā)射極和所述第一電源線之間。
8. 根據(jù)權(quán)利要求4所述的熔絲電路，其中電阻器連接在組成所述第一電流源的電流鏡電路的晶體管的源極 或發(fā)射極和所述第一電源線之間。
9. 根據(jù)權(quán)利要求5所述的熔絲電路，其中電阻器連接在組成所述第一電流源的電流鏡電路的晶體管的源極 或發(fā)射極和所述第一電源線之間。
10. 根據(jù)權(quán)利要求3所述的熔絲電路，其中所述晶體管尺寸由晶體管的柵極長(zhǎng)度和柵極寬度的比來確定。
11. 根據(jù)權(quán)利要求3所述的熔絲電路，其中所述晶體管尺寸由晶體管的發(fā)射區(qū)的面積來確定。
12. 根據(jù)權(quán)利要求l所述的熔絲電路，其中所述第一電流源由電阻器組成，該電阻器連接在所述輸出端和所 述第一電源線之間，以及 所述第二電流源由組成電流鏡電路的多個(gè)晶體管組成。
13. 根據(jù)權(quán)利要求l所述的熔絲電路，其中所述輸出端與用于基于所述輸出端的電壓值來保持規(guī)定的邏輯值 的存儲(chǔ)電路連接。
14. 根據(jù)權(quán)利要求l所述的熔絲電路，其中切斷狀態(tài)下的所述熔絲的阻抗比未切斷狀態(tài)下的所述熔絲的阻抗 高兩位數(shù)或更大。
15. 根據(jù)權(quán)利要求l所述的熔絲電路，包括熔絲切斷晶體管，該熔絲切斷晶體管在所述第一電源線和所述第 二電源線之間與所述熔絲串聯(lián)連接，并且控制所述熔絲切斷晶體管以在切斷所述熔絲時(shí)導(dǎo)通。
16. 根據(jù)權(quán)利要求15所述的熔絲電路，包括 多個(gè)熔絲；以及開關(guān)，該開關(guān)用于從所述多個(gè)熔絲中選擇一個(gè)熔絲并且將該選擇 的熔絲連接到所述熔絲切斷晶體管。
17. 根據(jù)權(quán)利要求1所述的熔絲電路，包括-基準(zhǔn)電流源，該基準(zhǔn)電流源用于輸出基準(zhǔn)電流，并且 所述基準(zhǔn)電流源基于外部控制信號(hào)而在輸出所述基準(zhǔn)電流的狀態(tài)和阻斷所述基準(zhǔn)電流的狀態(tài)之間轉(zhuǎn)換。
全文摘要
一種熔絲電路，包括第一電源線；第二電源線；第一電流源，該第一電流源連接在所述第一電源線和輸出端之間；第二電流源，該第二電流源連接在所述第二電源線和所述輸出端之間，所述第二電流源具有比所述第一電流源高的電流提供能力或電流抽取能力；以及熔絲，該熔絲與所述第二電源線和所述輸出端之間的所述第二電流源串聯(lián)連接。
文檔編號(hào)G11C17/14GK101364590SQ20081014613
公開日2009年2月11日 申請(qǐng)日期2008年8月6日 優(yōu)先權(quán)日2007年8月6日
發(fā)明者森健次, 田古里真行 申請(qǐng)人:恩益禧電子股份有限公司