專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及與時(shí)鐘信號同步地輸入輸出存儲數(shù)據(jù)的半導(dǎo)體存儲裝置。
背景技術(shù)：
圖18是與時(shí)鐘同步地輸入輸出信號的時(shí)鐘同步型半導(dǎo)體存儲裝置以及 控制半導(dǎo)體存儲裝置的信息處理裝置的示意框圖。
半導(dǎo)體存儲裝置600和信息處理裝置601通過輸入信號609、時(shí)鐘610、 輸出數(shù)據(jù)信號612連接。半導(dǎo)體存儲裝置600由輸入信號鎖存電路602、存 儲》茲心603構(gòu)成，輸入信號鎖存電^各602和存儲,茲心603通過鎖存信號604 連接。存儲磁心603包括用于使存儲,茲心603工作的控制電路、電源電路、 解碼器電路以及讀出電i 各。
輸入信號鎖存電路602按照時(shí)鐘610的時(shí)序，鎖存輸入的輸入信號609, 并將鎖存的信號作為鎖存信號604輸出。
圖19(a)、 (b)、 (c)示出了圖18所示的電路結(jié)構(gòu)中的輸入信號獲 耳又時(shí)序圖。
圖19 (a)是在時(shí)鐘的上升沿之前輸入信號變化時(shí)的輸入信號獲取時(shí)序圖。
圖19 (b)是輸入信號的輸入時(shí)序因裝置的電壓條件、溫度條件、或者 信息處理裝置和半導(dǎo)體存儲裝置間的配線延遲的變化等而延遲于圖19 (a) 所示的輸入信號的輸入時(shí)序，并在時(shí)鐘的上升沿之后輸入信號變化時(shí)的輸入 信號獲取時(shí)序圖。
圖19 (c)是在輸入信號的獲取操作中輸入信號的輸入時(shí)序因裝置的電 壓條件、溫度條件、或者信息處理裝置和半導(dǎo)體存儲裝置間的配線延遲的變
化而變化時(shí)的輸入信號獲取時(shí)序圖。
而且，示出了輸入信號鎖存電路602在輸入的時(shí)鐘610的上升沿鎖存輸 入信號609的情況。
下面說明圖19 (a)的輸入信號獲取時(shí)序圖。
如果在時(shí)刻T01a輸入信號變?yōu)?H"(高電平)，則在之后的時(shí)鐘上 升沿時(shí)刻，輸入信號的"H"被鎖存到輸入信號鎖存電路602，鎖存信號變 為"H，，。
如果在時(shí)刻T02a輸入信號變?yōu)?L"(低電平)，則在之后的時(shí)鐘上 升沿時(shí)刻，輸入信號的"L"被鎖存到輸入信號鎖存電路602，鎖存信號變 為"L，，。
如果在時(shí)刻T03a輸入信號變?yōu)?H"，則在之后的時(shí)鐘上升沿時(shí)刻， 輸入信號的"H"被鎖存到輸入信號鎖存電路602,鎖存信號變?yōu)?H"。
如果在時(shí)刻T04a輸入信號變?yōu)?L"，則在之后的時(shí)鐘上升沿時(shí)刻， 輸入信號的"L"被鎖存到輸入信號鎖存電路602，鎖存信號變?yōu)?L"。
圖19 (a)所示的時(shí)序中，從鎖存信號輸出與輸入信號相同的波形。
下面說明圖19 (b)的輸入信號獲取時(shí)序圖。
在時(shí)刻T01b輸入信號變?yōu)?H",但由于時(shí)刻T01b在時(shí)鐘上升沿時(shí)刻 之后，所以輸入信號的"H"不被鎖存。輸入信號鎖存電路602在之前的時(shí) 鐘上升沿時(shí)刻，鎖存輸入信號變?yōu)?H"之前、即"L",鎖存信號為"L，，。
接下來在時(shí)刻T02b輸入信號變?yōu)?L",但由于時(shí)刻T02b在時(shí)鐘上升 沿時(shí)刻之后，所以輸入信號的"L"不被鎖存。輸入信號鎖存電路602在之 前的時(shí)鐘上升沿時(shí)刻，鎖存輸入信號變?yōu)?L"之前、即"H"，鎖存信號 變?yōu)?H"。
接下來在時(shí)刻T03b輸入信號變?yōu)?H",但由于時(shí)刻T03b在時(shí)鐘上升 沿時(shí)刻之后，所以輸入信號的"H"不被鎖存。輸入信號鎖存電路602，在 之前的時(shí)鐘上升沿時(shí)刻，鎖存輸入信號變?yōu)?H"之前、即"L"，鎖存信 號變?yōu)?L"。
接下來在時(shí)刻T04b輸入信號變?yōu)?L",但由于時(shí)刻T04b在時(shí)鐘上升 沿時(shí)刻之后，所以輸入信號的"L"不被鎖存。輸入信號鎖存電路602,在 之前的時(shí)鐘上升沿時(shí)刻，鎖存輸入信號變?yōu)?L"之前、即"H",鎖存信 號變?yōu)?H"。
圖19(b)所示的時(shí)序中，輸入信號延遲時(shí)鐘的一個周期的時(shí)間，并從 鎖存信號輸出。
下面說明圖19 (c)的輸入信號獲取時(shí)序圖。
如果在時(shí)刻T01c輸入信號變?yōu)?H"，則在之后的時(shí)鐘上升沿時(shí)刻， 輸入信號的"H"被鎖存到輸入信號鎖存電路602，鎖存信號變?yōu)?H"。
如果在時(shí)刻T02c輸入信號變?yōu)?L",則在之后的時(shí)鐘上升沿時(shí)刻， 輸入信號的"L"被鎖存到輸入信號鎖存電路602,鎖存信號變?yōu)?L"。
接著，輸入信號的延遲量增加，在時(shí)刻T03c輸入信號變?yōu)?H"時(shí)， 如果時(shí)刻T03c在時(shí)鐘上升沿時(shí)刻之后，則輸入信號的"H"不被鎖存。輸 入信號鎖存電路602在之前的時(shí)鐘上升沿時(shí)刻，鎖存輸入信號變?yōu)?H，，之 前、即"L，，，鎖存信號為"L"。
如果在時(shí)刻T04c輸入信號變?yōu)?L",則在之后的時(shí)鐘上升沿時(shí)刻， 輸入信號的"L"被鎖存到輸入信號鎖存電路602,鎖存信號變?yōu)?L"。
圖19 (c)所示的時(shí)序中，輸入信號的波形形狀和鎖存信號的波形形狀 不同，與輸入信號不同的信號傳輸?shù)酱鎯Υ判?03 。
如上所述，與時(shí)鐘同步地收發(fā)信號的存儲系統(tǒng)中，由于工作時(shí)的電壓條 件、溫度條件、或者將發(fā)送信號的裝置和接收信號的裝置相連接的配線的配 線延遲偏差等，在接收信號的裝置中，時(shí)鐘和信號輸入的時(shí)序產(chǎn)生偏移，當(dāng) 不滿足時(shí)鐘和信號的建立-保持時(shí)間時(shí)，會發(fā)生誤寫入，或者在接收信號的 裝置中發(fā)生輸入信號的誤判定。特別是，當(dāng)時(shí)鐘頻率為高速時(shí)，考慮上述輸 入時(shí)序，在接收信號的裝置中，難以設(shè)置不發(fā)生輸入信號的誤判定的建立-保持時(shí)間等。
因此，已知有如下技術(shù)，在時(shí)鐘同步式的信號傳輸中，具有使時(shí)鐘延遲
的電路，找出不會誤判定輸入信號的時(shí)鐘時(shí)延(例如，參考日本國特開平8 -102729號7/^才艮)。
另外，還已知有如下技術(shù)，在時(shí)鐘同步式的信號傳輸中，具有延遲時(shí)鐘 和信號的電路以及進(jìn)行自動時(shí)序調(diào)整的定時(shí)器電路，在定時(shí)器電路確定的各 個時(shí)間，進(jìn)行檢測不會誤判定信號的時(shí)鐘時(shí)延的測試(例如，參考日本國特 開2001 - 154907號公凈艮)。
但是，上述特開平8 - 102729號公報(bào)的技術(shù)中，需要人工進(jìn)行用于設(shè)置 延遲條件的時(shí)鐘測試。而且，因工作過程中的電壓、溫度條件的變化等而時(shí) 鐘和信號的輸入時(shí)序發(fā)生變化，在不能滿足預(yù)先設(shè)置的延遲設(shè)置時(shí)，沒有應(yīng) 對手段，存在運(yùn)行中的工作穩(wěn)定性不夠的問題。
另一方面，上述特開2001 - 154907號公報(bào)的技術(shù)中，針對用于設(shè)置延 遲條件的時(shí)鐘測試，需要預(yù)先儲存期望值的寄存器。而且，需要用于實(shí)現(xiàn)所 述時(shí)鐘測試的定序器和用于在規(guī)定的時(shí)間執(zhí)行時(shí)鐘測試的定時(shí)器電路。進(jìn) 而，由于在定時(shí)器電路規(guī)定的時(shí)間未到時(shí)不會執(zhí)行時(shí)鐘測試，所以在下次時(shí) 鐘測試開始之前的期間內(nèi)，如果因電壓、溫度條件的變化等而時(shí)鐘和信號的 輸入時(shí)序發(fā)生變化，則有可能無法正常接收信號。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于，不特別進(jìn)行測試專用的操作就能夠調(diào)整 時(shí)鐘信號和數(shù)據(jù)信號的時(shí)序。
為了解決上述課題，本發(fā)明第一例的半導(dǎo)體存儲裝置是，
與時(shí)鐘同步地輸入輸出數(shù)據(jù)信號的半導(dǎo)體存儲裝置，其特征在于，所述 半導(dǎo)體存儲裝置包括
輸入信號延遲電路，用于對輸入信號進(jìn)行延遲，輸出延遲的被延遲輸入
信號；
延遲時(shí)鐘生成電路，用于使輸入時(shí)鐘延遲互不相同的多種時(shí)延，生成多 個延遲時(shí)鐘；
多個被延遲輸入信號保持電路，用于根據(jù)所述多個延遲時(shí)鐘分別保持所
述被延遲輸入信號；
輸入信號獲取時(shí)序判定電路，用于根據(jù)所述被延遲輸入信號保持電路中 保持的多個保持信號，輸出判定信號，該判定信號表示應(yīng)獲取被延遲輸入信 號的時(shí)序；和
保持信號選擇器電路，用于將所述多個保持信號匯集成一個信號。
基于此，能夠自動判定出在延遲量互不相同的多個延遲時(shí)鐘之中、不會 誤判定輸入信號的時(shí)序的延遲時(shí)鐘。因此，可以不需要例如復(fù)雜的時(shí)鐘測試 序列、用于調(diào)整時(shí)鐘和輸入信號的相位差的序列以及實(shí)現(xiàn)時(shí)鐘測試的定序器 電路和定時(shí)器電路。
另外，第二例的半導(dǎo)體存儲裝置是，其特征在于，
在第一例的半導(dǎo)體存儲裝置中，進(jìn)一步包括判定信號保持電路，用于在 規(guī)定的時(shí)刻保持從輸入信號獲取時(shí)序判定電路輸出的判定信號，
根據(jù)所述判定信號保持電路中保持的判定信號，控制所述多個被延遲輸 入信號保持電路。
基于此，表示不會誤判定輸入信號的時(shí)序的延遲時(shí)鐘的判定信號在規(guī)定 的時(shí)刻被保持到判定信號保持電路中。
另外，第三例的半導(dǎo)體存儲裝置是，其特征在于，
在第二例的半導(dǎo)體存儲裝置中，進(jìn)一步包括判定-設(shè)置信號選擇器電 路，用于將所述判定信號和規(guī)定的設(shè)置信號選擇性地保持于所述判定信號保 持電路。
基于此，不根據(jù)自動選擇，也能夠在判定信號保持電路中設(shè)置任意的設(shè) 置信號，從而選擇任意的延遲時(shí)鐘。
另外，第四例的半導(dǎo)體存儲裝置是，其特征在于，
在第 一例的半導(dǎo)體存儲裝置中，輸入信號獲取時(shí)序判定電路在被延遲輸 入信號保持電路中保持的多個保持信號之中，對于每一對根據(jù)時(shí)延互為最接 近的延遲時(shí)鐘進(jìn)行保持的保持信號，比較所述保持信號。
基于此，通過輸入信號獲取時(shí)序判定電路，能夠比較被延遲輸入信號保 持電路中保持的多個保持信號之中、根據(jù)時(shí)延互為最接近的延遲時(shí)鐘進(jìn)行保 持的保持信號。
另外，第五例的半導(dǎo)體存儲裝置是，
與時(shí)鐘同步地輸入輸出數(shù)據(jù)信號的半導(dǎo)體存儲裝置，其特征在于，該半
導(dǎo)體存儲裝置包括
輸入信號延遲電路，用于對輸入信號進(jìn)行延遲，輸出延遲的被延遲輸入
信號；
延遲時(shí)鐘生成電路，用于使輸入時(shí)鐘延遲互不相同的多種時(shí)延，生成多
個延遲時(shí)鐘；
多個被延遲輸入信號保持電路，用于根據(jù)所述多個延遲時(shí)鐘分別保持所 述被延遲輸入信號；
輸入信號獲取時(shí)序判定電路，用于根據(jù)在規(guī)定的時(shí)刻保持于所述被延遲 輸入信號保持電路中的多個保持信號，輸出判定信號，該判定信號表示應(yīng)獲 取被延遲輸入信號的時(shí)序；和
保持信號選擇器電路，用于將所述多個保持信號匯集成一個信號，
根據(jù)所述判定信號，控制所述多個被延遲輸入信號保持電路。
基于此，根據(jù)在規(guī)定時(shí)刻保持于被延遲輸入信號保持電路中的多個保持 信號，能夠自動判定延遲量互不相同的多個延遲時(shí)鐘之中、不會誤判定輸入 信號的時(shí)序的延遲時(shí)鐘。
另外，第六例的半導(dǎo)體存儲裝置是，其特征在于，
在第五例的半導(dǎo)體存儲裝置中，
輸入信號獲取時(shí)序判定電路，
初始化后，在所有被延遲輸入信號保持電路中保持的保持信號的電平相 同的期間，輸出將所有被延遲輸入信號保持電路置于有效狀態(tài)的判定信號，
在任何一個被延遲輸入信號保持電路中保持的保持信號的電平與其他 保持信號不同時(shí)，輸出之后只將所述一個被延遲輸入信號保持電路置于有效
狀態(tài)的判定信號。
基于此，通過規(guī)定的復(fù)位操作或電源啟動等的初始化，能夠復(fù)位表示不 會誤判定輸入信號的時(shí)序的延遲時(shí)鐘的判定信號。 另外，第七例的半導(dǎo)體存儲裝置是，
與時(shí)鐘同步地輸入輸出數(shù)據(jù)信號的半導(dǎo)體存儲裝置，其特征在于，該半
導(dǎo)體存儲裝置包括
輸入信號延遲電路，用于對輸入信號進(jìn)行延遲，輸出延遲的被延遲輸入 信號；
延遲時(shí)鐘生成電路，用于使輸入時(shí)鐘延遲互不相同的多種時(shí)延，生成多
個延遲時(shí)鐘；
多個第 一保持電路，用于根據(jù)所述多個延遲時(shí)鐘分別保持所述被延遲輸
入信號；
多個第二保持電路，用于根據(jù)所述多個延遲時(shí)鐘之中時(shí)延最短的延遲時(shí) 鐘分別保持所述第 一保持電路的保持信號；
獲取時(shí)序判定電路，用于根據(jù)所述第一保持電路的多個保持信號，生成 分別對從各第二保持電路輸出的保持信號的傳輸進(jìn)行控制的時(shí)序判定信號， 并根據(jù)時(shí)延最短的延遲時(shí)鐘保持各生成的時(shí)序判定信號；和
號，對從第二保持電路輸出的多個保持信號的傳輸進(jìn)行控制，并且匯集成一 個信號。
另外，第八例的半導(dǎo)體存儲裝置是，其特征在于， 在第七例的半導(dǎo)體存儲裝置中，
所述第二保持電路根據(jù)時(shí)延最短的延遲時(shí)鐘保持第一保持電路的保持 信號；
所述輸入信號獲取時(shí)序判定電路，
在第一保持電路的所有保持信號相同時(shí)，選擇根據(jù)時(shí)延最短的延遲時(shí)鐘 對保持于第 一保持電路中的保持信號進(jìn)行保持的第二保持電路的保持信號，
并且基于對于每一對根據(jù)時(shí)延互為最接近的延遲時(shí)鐘保持于第一保持 電路中的保持信號進(jìn)行的所述保持信號的比較，選擇其他第二保持電路的保 持信號。
基于此，在半導(dǎo)體存儲裝置的工作過程中，能夠檢測輸入信號的變化， 自動判定出不會誤判定輸入信號的時(shí)序的延遲時(shí)鐘。因此，例如即使因電源 電壓、溫度條件的變化等而輸入信號和時(shí)鐘的相位差發(fā)生變化，也能夠容易 地選擇不會誤判定輸入信號的時(shí)序的延遲時(shí)鐘。
另外，第九例的半導(dǎo)體存儲裝置是，
與時(shí)鐘同步地輸入輸出數(shù)據(jù)信號的半導(dǎo)體存儲裝置，其特征在于，該半
導(dǎo)體存儲裝置包括
輸入信號延遲電路，用于對輸入信號進(jìn)行延遲，輸出延遲的被延遲輸入 信號；
倍周期時(shí)鐘生成電路，用于從輸入時(shí)鐘生成周期為二倍的倍周期時(shí)鐘； 倍周期延遲時(shí)鐘生成電路，用于使所述倍周期時(shí)鐘延遲互不相同的多種 時(shí)延，生成多個倍周期延遲時(shí)鐘；
多個第一保持電路，用于在所述多個倍周期延遲時(shí)鐘的上升沿，分別保
持所述被延遲輸入信號；
多個第二保持電路，用于在所述多個倍周期延遲時(shí)鐘的下降沿，分別保 持所述被延遲輸入信號；
多個第三保持電路，用于在所述多個倍周期延遲時(shí)鐘的上升沿，分別保 持所述第 一保持電路的保持信號；
多個第四保持電路，用于在所述多個倍周期延遲時(shí)鐘的下降沿，分別保 持所述第二保持電路的保持信號；
第一輸入信號獲取時(shí)序判定電路，用于根據(jù)所述第一保持電路中保持的 多個保持信號，生成第一時(shí)序判定信號，并在時(shí)延最短的倍周期延遲時(shí)鐘的 上升沿進(jìn)行保持；
第二輸入信號獲取時(shí)序判定電路，用于根據(jù)所述第二保持電路中保持的
多個保持信號，生成第二時(shí)序判定信號，并在時(shí)延最短的倍周期延遲時(shí)鐘的
下降沿進(jìn)行保持；
第一信號邏輯判定電路，用于根據(jù)所有所述第一輸入信號獲取時(shí)序判定 電路中保持的第 一 時(shí)序判定信號是否相同，輸出第 一邏輯判定信號；
第二信號邏輯判定電路，用于根據(jù)所有所述第二輸入信號獲取時(shí)序判定
電路中保持的第二時(shí)序判定信號是否相同，輸出第二邏輯判定信號；
多個第 一保持信號傳輸控制電路，用于根據(jù)所述第 一輸入信號獲取時(shí)序
判定電路中保持的第 一時(shí)序判定信號和第 一邏輯判定信號，對從所述第三保 持電路輸出的保持信號的傳輸進(jìn)行控制；
多個第二保持信號傳輸控制電路，用于根據(jù)所述第二輸入信號獲取時(shí)序
判定電路中保持的第二時(shí)序判定信號和第二邏輯判定信號，對從所述第四保 持電路輸出的保持信號的傳輸進(jìn)行控制；
多個第五保持電路，用于在所述時(shí)延最短的倍周期延遲時(shí)鐘的上升沿， 分別保持從所述第 一保持信號傳輸控制電路輸出的信號；
多個第六保持電路，用于在所述時(shí)延最短的倍周期延遲時(shí)鐘的下降沿， 分別保持從所述第二保持信號傳輸控制電路輸出的信號；
多個保持信號選擇器電路，用于根據(jù)所述多個倍周期延遲時(shí)鐘，選擇從 所述第五保持電路輸出的保持信號或者從所述第六保持電路輸出的保持信 號中的一方；和
選擇信號選擇器電路，用于將從所述多個選擇器電路輸出的多個信號匯 集成一個信號。
另外，第十例的半導(dǎo)體存儲裝置是，其特征在于， 在第九例的半導(dǎo)體存儲裝置中，
第 一輸入信號獲取時(shí)序判定電路，在第 一保持電路中保持的多個保持信 號之中，對于每一對根據(jù)時(shí)延互為最接近的倍周期延遲時(shí)鐘進(jìn)行保持的保持 信號，比較所述保持信號，并生成第一時(shí)序判定信號，
第二輸入信號獲取時(shí)序判定電路，在第二保持電路中保持的多個保持信
號之中，對于每一對根據(jù)時(shí)延互為最接近的倍周期延遲時(shí)鐘進(jìn)行保持的保持 信號，比較所述保持信號，并生成第二時(shí)序判定信號，同時(shí)，
所述多個第一保持信號傳輸控制電路之中，對根據(jù)時(shí)延最短的倍周期延 遲時(shí)鐘保持于第一保持電路，且保持于所述第三保持電路中的保持信號的傳 輸進(jìn)行控制的第一保持信號傳輸控制電路，受到基于所述第一邏輯判定信號 的控制，而其他第一保持信號傳輸控制電路，受到基于所述第一時(shí)序判定信 號的控制，
所述多個第二保持信號傳輸控制電路之中，對根據(jù)時(shí)延最短的倍周期延 遲時(shí)鐘保持于第二保持電路，且保持于所述第四保持電路中的保持信號的傳 輸進(jìn)行控制的第二保持信號傳輸控制電路，受到基于所述第二邏輯判定信號 的控制，而其他第二保持信號傳輸控制電路，受到基于所述第二時(shí)序判定信 號的控制。
基于此，同樣，在半導(dǎo)體存儲裝置的工作過程中，能夠檢測輸入信號的 變化，自動判定出不會誤扣j定輸入信號的時(shí)序的延遲時(shí)鐘。因此，例如即使 因電源電壓、溫度條件的變化等而輸入信號和時(shí)鐘的相位差發(fā)生變化，也能 夠容易地選擇不會誤判定輸入信號的時(shí)序的延遲時(shí)鐘。
另外，第十一-十三例的半導(dǎo)體存儲裝置是，其特征在于，
在第一例、第五例以及第七例中的任一例的半導(dǎo)體存儲裝置中，進(jìn)一步
包括
相位差檢測電路，用于根據(jù)從所述輸入信號獲取時(shí)序判定電路輸出的判
定信號，檢測輸入信號與時(shí)鐘的相位差；和
輸出信號時(shí)序調(diào)整電路，用于根據(jù)檢測出的相位差，調(diào)整輸出數(shù)據(jù)信號 的輸出時(shí)序。
另外，第十四例的半導(dǎo)體存儲裝置是，其特征在于，
在第九例的半導(dǎo)體存儲裝置中，進(jìn)一步包括
判定信號選擇器電路，用于根據(jù)倍周期延遲時(shí)鐘，選擇從第一輸入信號 獲取時(shí)序判定電路輸出的第一時(shí)序判定信號和第一邏輯判定信號，或者，從
第二輸入信號獲取時(shí)序判定電路輸出的第二時(shí)序判定信號和第二邏輯判定
信號中的一方；
相位差檢測電路，用于根據(jù)從所述判定信號選擇器電路輸出的信號，檢 測輸入信號與時(shí)鐘的相位差；和
輸出信號時(shí)序調(diào)整電路，用于根據(jù)檢測出的相位差，調(diào)整輸出數(shù)據(jù)信號 的輸出時(shí)序。
基于此，能夠檢測出輸入信號與時(shí)鐘的相位差，輸出時(shí)序被調(diào)整相當(dāng)于 輸入信號與時(shí)鐘的相位差這一部分量的輸出信號。
另外，本發(fā)明例子的存儲系統(tǒng)，其特征在于，該存儲系統(tǒng)包括 第十一 十四例中的任意一例的半導(dǎo)體存儲裝置，和
信息處理裝置，用于根據(jù)與所述半導(dǎo)體存儲裝置共用的時(shí)鐘工作，向所 述半導(dǎo)體存儲裝置輸入輸出存儲數(shù)據(jù)。
基于此，檢測出輸入信號與時(shí)鐘的相位差，輸出時(shí)序被調(diào)整相當(dāng)于輸入 信號與時(shí)鐘的相位差部分量的輸出信號，信息處理裝置能夠容易地在相對于
時(shí)鐘不會誤判定的時(shí)序接收來自半導(dǎo)體存儲裝置的信號。因此，例如，在信 息處理裝置中不需要用于調(diào)整信號獲取時(shí)序的電路，從而能夠縮小電路面 積。
根據(jù)本發(fā)明，不需要特別進(jìn)行測試專用的操作，就能夠調(diào)整時(shí)鐘信號與 數(shù)據(jù)信號的時(shí)序。


圖l是示意性地示出實(shí)施方式1中半導(dǎo)體存儲裝置100的重要部分的結(jié) 構(gòu)框圖2是示出實(shí)施方式1中時(shí)序調(diào)整接口 102結(jié)構(gòu)的電路圖； 圖3是示出在實(shí)施方式1中，寄存器輸入選擇信號REGEN為"L"和 "H"時(shí)的時(shí)序調(diào)整操作的時(shí)序圖4是示意性地示出實(shí)施方式2中半導(dǎo)體存儲裝置200的重要部分的結(jié)
構(gòu)框圖5是示出實(shí)施方式2中時(shí)序調(diào)整接口 202結(jié)構(gòu)的電路圖； 圖6是示出實(shí)施方式2中時(shí)序調(diào)整操作的時(shí)序圖； 圖7是示意性地示出實(shí)施方式3中半導(dǎo)體存儲裝置300的重要部分的結(jié) 構(gòu)框圖8是示出實(shí)施方式3中時(shí)序調(diào)整接口 302結(jié)構(gòu)的電路圖； 圖9是示出實(shí)施方式3中時(shí)序調(diào)整操作的時(shí)序圖； 圖10是示意性地示出實(shí)施方式4中半導(dǎo)體存儲裝置400的重要部分的 結(jié)構(gòu)框圖11是示出實(shí)施方式4中時(shí)序調(diào)整接口 402結(jié)構(gòu)的電路圖； 圖12是示出實(shí)施方式4中時(shí)序調(diào)整操作的時(shí)序圖； 圖13是示意性地示出實(shí)施方式5中半導(dǎo)體存儲裝置500的重要部分的 結(jié)構(gòu)框圖14是示出實(shí)施方式5中各部信號的時(shí)序圖； 圖15是示出實(shí)施方式5中輸出信號的時(shí)序調(diào)整操作的時(shí)序圖； 圖16是示出實(shí)施方式5中輸出信號時(shí)序調(diào)整電路結(jié)構(gòu)的電路圖； 圖17是示出實(shí)施方式5中輸出信號時(shí)序調(diào)整電路的輸出信號的時(shí)序調(diào) 整操作的時(shí)序圖18是示意性地示出現(xiàn)有半導(dǎo)體存儲裝置的重要部分的結(jié)構(gòu)框圖19是示出現(xiàn)有半導(dǎo)體存儲裝置的操作的時(shí)序圖。
符號說明
100半導(dǎo)體存儲裝置 101信息處理裝置 102時(shí)序調(diào)整接口 103存儲磁心 104輸入信號延遲電路 105延遲時(shí)鐘生成電路群 106被延遲輸入信號鎖存電路群 107輸入信號獲取時(shí)序判定電路 108鎖存信號選擇器電路 109輸入信號 110時(shí)鐘 111確定輸入信號 112輸出數(shù)據(jù)信號 113被延遲輸入信號 114延遲時(shí)鐘 115鎖存信號 116判定信號 117寄存器設(shè)置信號 118寄存器輸入信號 119寄存器信號
120寄存器變更控制信號 121寄存器輸入信號選擇器電路群
122寄存器 123寄存器輸入選擇信號 124寄存器復(fù)位信號
150延遲部 151鎖存電路 152EX-NOR電路 153 OR電路
154選擇器 155鎖存電路 200半導(dǎo)體存儲裝置
201信息處理裝置'202時(shí)序調(diào)整接口 203存儲磁心
207輸入信號獲取時(shí)序判定電路 216判定信號
218鎖存電路控制信號 219復(fù)位信號 220判定信號選擇器電路群
254帶有負(fù)載保持的D觸發(fā)器電路 255 EX-OR電路
256邏輯元件電路 257選擇器電路 300半導(dǎo)體存儲裝置
302時(shí)序調(diào)整接口 306第一鎖存電路群
307輸入信號獲取時(shí)序判定電路 308鎖存信號選擇器電路
315第一鎖存信號 316判定信號 317第二鎖存電路群
318第二鎖存信號 351鎖存電路 354第二鎖存電路
355邏輯元件 356比較信號鎖存電路 400半導(dǎo)體存儲裝置
402時(shí)序調(diào)整接口'405倍周期延遲時(shí)鐘生成電路群
408選擇信號選擇器電路 413倍周期時(shí)鐘生成電路群
414第一鎖存電路群 415第二鎖存電路群
416第三鎖存電路群 417第四鎖存電路群
418第一鎖存信號控制電路群 419第二鎖存信號控制電路群
420第五鎖存電路群 421第六鎖存電路群
422第一輸入信號獲取肘序判定電路
423第二輸入信號獲取時(shí)序判定電路
424第一信號邏輯判定電路 425第二信號邏輯判定電路 426鎖存信號選擇器電路群 427倍周期延遲時(shí)鐘 428第一鎖存信號'429第二鎖存信號 430第三鎖存電路 431第四鎖存電路 432第一被控制鎖存信號
433第二被控制鎖存電路 436第一判定信號 437第二判定信號
438第一邏輯判定信號 439第二邏輯判定電路
440第五鎖存信號 441第六鎖存信號 442選擇鎖存信號
443倍周期時(shí)鐘 451鎖存電路 453鎖存電路 454鎖存電路
455鎖存電路 456鎖存電路 457鎖存電路 458鎖存電路
459鎖存電路 460鎖存電路 461邏輯元件電路
462EX-OR電路 463選擇器 500半導(dǎo)體存儲裝置
501信息處理裝置 510系統(tǒng)時(shí)鐘 517輸出信號
519輸出信號時(shí)序調(diào)整電路 580延遲電3各 581第一鎖存電路
582延遲電路 583第三鎖存電路 584第二鎖存電路
585 OR電路 586 EX-NOR電路
具體實(shí)施例方式
下面，根據(jù)附圖對本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說明。其中，在以下各實(shí) 施方式中，對于與其他實(shí)施方式具有相同功能的構(gòu)成單元，適當(dāng)?shù)貥?biāo)上相同 符號，并省略說明。 . (本發(fā)明實(shí)施方式1)
圖l是示意性地示出本發(fā)明實(shí)施方式1的半導(dǎo)體存儲裝置100的重要部 分的結(jié)構(gòu)框圖。
半導(dǎo)體存儲裝置100和控制該半導(dǎo)體存儲裝置100的信息處理裝置101 通過輸入信號109、時(shí)鐘110和輸出數(shù)據(jù)信號112連接。半導(dǎo)體存儲裝置100 由時(shí)序調(diào)整接口 102和存儲》茲心103構(gòu)成。時(shí)序調(diào)整接口 102和存儲石茲心 103通過確定輸入信號111、寄存器變更控制信號120、寄存器復(fù)位信號124、 寄存器設(shè)置信號117以及寄存器輸入選擇信號123連接。寄存器變更控制信 號120、寄存器輸入選擇信號123以及寄存器復(fù)位信號124是從存儲磁心103 的控制電路輸出的信號，寄存器設(shè)置信號117可以是從存儲磁心103的控制 電路輸出的信號，也可以是從存儲磁心103讀出的存儲數(shù)據(jù)。
另外，寄存器復(fù)位信號124是在測試時(shí)按照測試器確定的時(shí)序能夠成為 有效的信號。
存儲i茲心103包括用于使存儲磁心103工作的控制電路、電源電路、解 碼器電路和讀出電路。
時(shí)序調(diào)整接口 102由輸入信號延遲電路104、延遲時(shí)鐘生成電路群105、 被延遲輸入信號鎖存電路拜106、輸入信號獲取時(shí)序判定電路107、鎖存信 號選擇器電路108、寄存器輸入信號選擇器電路群121和寄存器122構(gòu)成。
上述輸入信號延遲電路104對輸入信號109進(jìn)行延遲，輸出被延遲輸入 信號113，并傳輸給被延遲輸入信號鎖存電路群106。
延遲時(shí)鐘生成電路群105對輸入的時(shí)鐘IIO進(jìn)行延遲，輸出延遲量各不 相同的n (n為整數(shù))個延遲時(shí)鐘114,并傳輸給被延遲輸入信號鎖存電路 群106。延遲時(shí)鐘114的最大、最小延遲之差設(shè)置在輸入的時(shí)鐘110的周期 以下，通常，優(yōu)選地，設(shè)置為盡可能長(例如與上述周期相同)。
被延遲輸入信號鎖存電路群106按照n個延遲時(shí)鐘114鎖存被延遲輸入 信號113,并將n個鎖存信號115分別輸出給鎖存信號選擇器電路108和輸 入信號獲取時(shí)序判定電路.107。如后所述，根據(jù)上述延遲時(shí)鐘114鎖存被延 遲輸入信號113的操作，受到來自寄存器122的寄存器信號119的控制。
信號116。判定信號116輸入到寄存器輸入信號選擇器電路群121。
寄存器輸入信號選擇器電路群121根據(jù)寄存器輸入選擇信號123選擇判
定信號116或寄存器設(shè)置信號117中的一種，并輸出寄存器輸入信號118。
寄存器輸入信號118輸入到寄存器122。
寄存器復(fù)位信號124復(fù)位寄存器122的值。
寄存器122在寄存器變更控制信號120為有效時(shí)，將寄存器122的值改 寫為寄存器輸入信號118的值，并輸出寄存器信號119。
鎖存信號選擇器電路.108將從被延遲輸入信號鎖存電路群106輸入的鎖 存信號115匯集為一個信號，并輸出確定輸入信號111。
作為上述時(shí)序調(diào)整接口 102的具體結(jié)構(gòu)例，圖2是11=5時(shí)的示例電路圖。 其中，n并不特別限定于5。
輸入信號延遲電路104由兩個延遲部150構(gòu)成，對輸入信號109進(jìn)行延 遲，并輸出被延遲輸入信號SIG (被延遲輸入信號113)。
延遲時(shí)鐘生成電路群105采用串聯(lián)連接延遲部150的結(jié)構(gòu)，從輸入的時(shí) 鐘CLK輸出時(shí)延各不相同的延遲時(shí)鐘CLK0~CLK4 (延遲時(shí)鐘114)。這 里，上述輸入信號延遲電路104和延遲時(shí)鐘生成電路群105的延遲部150如 果是對信號進(jìn)行延遲，則不限其實(shí)現(xiàn)方法，例如可以串聯(lián)連接反相電路，以 得到期望的時(shí)延。
被延遲輸入信號鎖存電路群106由5個鎖存電路151構(gòu)成，如后所述， 當(dāng)從寄存器122輸出的寄存器信號GATE0 GATE4 (寄存器信號119)為 "L"時(shí)，分別按照延遲時(shí)鐘CLK0 CLK4鎖存被延遲輸入信號SIG,并分 別輸出鎖存信號DATA0 DATA4 (鎖存信號115)。各鎖存電路151在寄 存器信號GATE0 GATE4變?yōu)?H"時(shí)復(fù)位，鎖存信號DATAO ~ DATA4 變?yōu)?L"。
電路152中分別輸入鎖存信號DATA0 DATA4之中相鄰的信號，輸出判定 信號TRMO ~ TRM4 (判定信號116 )。
寄存器輸入信號選擇器電路群121由5個選擇器154構(gòu)成。選擇器154 在寄存器輸入選擇信號REGEN(寄存器輸入選擇信號123)為"H"時(shí)選擇 寄存器設(shè)置信號REG[4:0](寄存器設(shè)置信號117),在寄存器輸入選擇信號 REGEN為"L"時(shí)選擇判定信號TRM0-TRM4。
寄存器122由5個鎖存電路155構(gòu)成，在寄存器變更控制信號REGSET (寄存器變更控制信號120)的上升沿鎖存選擇器154的輸出，確定寄存器 信號GATEO ~ GATE4 (寄存器信號119 )。寄存器信號GATEO ~ GATE4分 別輸入到鎖存電路151的復(fù)位端，控制各鎖存信號DATA0-DATA4。即， 寄存器信號GATE0 GATE4變?yōu)?H"的鎖存電路151復(fù)位，復(fù)位的鎖存
電路151的輸出保持"L"。然后，只有寄存器信號GATE0 GATE4被設(shè) 為"L"的鎖存電路151的鎖存信號為有效，并根據(jù)被延遲輸入信號SIG而 變化。
上述鎖存信號DATAO ~ DATA4輸入到OR電路153 (鎖存信號選擇器 電路108),邏輯和作為確定輸入信號DATA (確定輸入信號111 )輸出。
圖3 (a)示出了在圖2所示的電路結(jié)構(gòu)中，當(dāng)寄存器輸入選擇信號 REGEN為"L"時(shí)、即將判定信號TRM0 TRM4設(shè)為有效時(shí)的時(shí)序調(diào)整操 作的波形。本波形中，寄存器設(shè)置信號REG[4:0]全部為"L"。
假設(shè)寄存器復(fù)位信號REGRESET在時(shí)刻Tlla之前變?yōu)?H"，則寄存 器122復(fù)位，之后如果寄存器變更控制信號REGSET沒有上升，則寄存器 信號GATE0 GATE4全部保持"L"。
時(shí)刻Tlla前后，因?yàn)楸谎舆t輸入信號SIG保持"L"不變，所以鎖存 信號DATAO ~ DATA4全部為"L"。因?yàn)殒i存信號DATAO ~ DATA4全部 為"L",所以判定信號TRM0 TRM4全部為"H"。
接下來，輸入信號從"L"變?yōu)?H"，如果在時(shí)刻T12a被延遲輸入信 號SIG變?yōu)?H",則因?yàn)檠舆t時(shí)鐘CLK3、 CLK4在時(shí)刻T12a之后的時(shí)刻 變?yōu)樯仙兀愿鶕?jù)延遲時(shí)鐘CLK3、 CLK4鎖存被延遲輸入信號SIG的 鎖存電^各151分別鎖存"H",鎖存信號DATA3 、 DATA4在圖示的時(shí)刻變 為"H"。另一方面，因?yàn)檠舆t時(shí)鐘CLK0 CLK2在時(shí)刻T12a之前的時(shí)刻 變?yōu)樯仙兀愿鶕?jù)延遲時(shí)鐘CLKO ~ CLK2鎖存被延遲輸入信號SIG的 鎖存電路151分別鎖存被延遲輸入信號SIG變?yōu)?H"之前、即"L",鎖 存信號DATAO ~ DATA2為"L"。
自時(shí)刻T12a，根據(jù)延遲時(shí)鐘CLK4鎖存被延遲輸入信號SIG的鎖存電 路151鎖存被延遲輸入信號SIG之后，在鎖存信號中，因?yàn)镈ATAO ~ DATA2 為相同邏輯，且DATA3和DATA4為相同邏輯，而DATA2和DATA3為相 互不同的邏輯，所以判定信號TRM0 TRM2、 TRM4為"H"，判定信號 TRM3為"L"。
在時(shí)刻T13a,如果寄存器變更控制信號REGSET變?yōu)?H"，則判定 信號TRM0 ~ TRM4被鎖存到鎖存電路155，寄存器信號GATE0 ~ GATE2、 GATE4變?yōu)?H"，寄存器信號GATE3變?yōu)?L"。因?yàn)榧拇嫫餍盘朑ATE0 ~ GATE4控制著鎖存電路151的復(fù)位端，所以鎖存信號DATA0 DATA2、 DATA4為"L，，，只有鎖并信號DATA3為有效。
接下來，輸入信號從"H"變?yōu)?L",如果在時(shí)刻T14a被延遲輸入信 號SIG變?yōu)?L",則在延遲時(shí)鐘CLK3的上升時(shí)刻鎖存信號DATA3變?yōu)?"L"。與鎖存信號DATA3同步地，確定輸入信號DATA變?yōu)?L"。
在時(shí)刻T15a，因?yàn)楸谎舆t輸入信號SIG仍為"L"，所以DATA3為"L"， 與DATA3同步地，DATA為"L"。
如上所述，檢測輸入信號的變化，如果一旦寄存器信號GATEO ~ GATE4 確定，則以后在寄存器信號GATE0 GATE4的值發(fā)生變化為止，鎖存信號 DATAO ~ DATA4中的任意一個信號為有效，確定輸入信號DATA與鎖存信 號DATAO DATA4中被選中的一個信號同步地發(fā)生變化。
本波形記載了鎖存信號DATA3被選中的例子，但根據(jù)輸入信號的時(shí)序， 被選中的信號發(fā)生變化，鎖存信號DATA1 DATA4中的任意一個一皮選中。 總之，無論輸入信號輸入的時(shí)序是什么樣的時(shí)序，都能夠根據(jù)延遲時(shí)鐘 CLK1 CLK4中的任意延遲時(shí)鐘鎖存輸入信號。另外，如果增加生成的延 遲時(shí)鐘的數(shù)目，則鎖存輸入信號的時(shí)間精度提高。
圖3(b)示出在圖2所示的電路結(jié)構(gòu)中，在寄存器輸入選擇信號REGEN 為"H"時(shí)、即將寄存器設(shè)置信號REG[4:0]設(shè)為有效時(shí)的時(shí)序調(diào)整操作的波 形。
假設(shè)寄存器復(fù)位信號REGRESET在時(shí)刻Tllb之前變?yōu)?H"，則寄存 器122復(fù)位，之后如果寄存器變更控制信號REGSET沒有上升，則寄存器 信號GATE0 GATE4全部保持"L"。
時(shí)刻Tllb前后，因?yàn)楸谎舆t輸入信號SIG保持"L，，不變，所以鎖存 信號DATAO ~ DATA4全部為"L"。因?yàn)殒i存信號DATAO - DATA4全部
為"L"，所以判定信號TRM0 TRM4全部為"H"。另一方面，因?yàn)榧拇?器設(shè)置信號REG[1:0]和REG[4:3]被設(shè)置為"H",寄存器設(shè)置信號REG[2] 被設(shè)置為"L"，而寄存器變更控制信號REGSET為"L",所以寄存器信 號GATE0-GATE4全部為"L"。
在時(shí)刻T12b,如果寄存器變更控制信號REGSET變?yōu)?H",則寄存 器設(shè)置信號REG[4:0]被鎖存到鎖存電路155，寄存器信號GATEO ~ GATE1、 GATE3 GATE4變?yōu)?H"，寄存器信號GATE2變?yōu)?L"。因?yàn)榧拇嫫?信號GATE0 GATE4控制著鎖存電路151的復(fù)位端，所以鎖存信號 DATA0 DATA1、 DATA3 ~ DATA4為"L，，，只有鎖存4言號DATA2為有 效。之后，確定輸入信號DATA與鎖存信號DATA2同步地變化。
接下來，輸入信號從"L，，變?yōu)?H，，，如果在時(shí)刻T13b被延遲輸入信 號SIG變?yōu)?H",則因?yàn)檠舆t時(shí)鐘CLK2在時(shí)刻T13b之前的時(shí)刻變?yōu)樯?升沿，所以根據(jù)延遲時(shí)鐘CLK2鎖存被延遲輸入信號SIG的鎖存電路151 鎖存被延遲輸入信號SIG變?yōu)?H"之前、即"L",鎖存信號DATA2為"L"。 確定輸入信號DATA為"L"。因?yàn)殒i存信號DATA0 DATA4全部為相同 邏輯，所以判定信號TRMO ~ TRM4全部為"H"。
接下來，輸入信號從"H"變?yōu)?L",如果在時(shí)刻T14b被延遲輸入信 號SIG變?yōu)?L",則在延遲時(shí)鐘CLK2的上升時(shí)刻鎖存信號DATA2變?yōu)?"H"。與鎖存信號DATA2同步地，確定輸入信號DATA變?yōu)?H，，。此 時(shí)，隨著鎖存信號DATA2發(fā)生變化而判定信號TRM2、 TRM3變?yōu)?L", 但因?yàn)榧拇嫫鬏斎脒x擇信號REGEN為"H，，，所以從選擇器154不輸出判 定信號TRM0 TRM4，而且，因?yàn)榧拇嫫髯兏刂菩盘朢EGSET為"H"， 所以鎖存電路155不鎖存判定信號TRMO ~ TRM4。
在時(shí)刻T15b被延遲輸入信號SIG為"L",在延遲時(shí)鐘CLK2的上升 時(shí)刻鎖存信號DATA2變?yōu)?L"。與鎖存信號DATA2同步地，確定輸入信 號DATA變?yōu)?L"。
如上所述，通過將寄存器輸入選擇信號REGEN設(shè)置為"H"，從而能
夠與輸入信號變化無關(guān)地根據(jù)寄存器設(shè)置信號REG[4:0]設(shè)置寄存器信號 GATE0~GATE4,并能夠任意選擇鎖存信號DATAO ~ DATA4中的任意一 個。
由于具有如上電路結(jié)構(gòu)的時(shí)序調(diào)整接口 102,所以不需要用于調(diào)整輸入 信號和時(shí)鐘相位的復(fù)雜的時(shí)鐘測試序列和實(shí)現(xiàn)時(shí)鐘測試的定序器電路等，而 根據(jù)時(shí)鐘變化輸入信號的簡單測試，從而能夠自動判別獲取輸入信號的時(shí) 序，能夠避免因輸入信號和時(shí)鐘相位差造成的輸入信號的誤判定。而且，能 夠任意設(shè)置獲取輸入信號的時(shí)刻。
特別是，能夠根據(jù)輸入信號的躍遷時(shí)刻可靠地確保獲取輸入信號的鎖存 電路(保持電路)的建立時(shí)間，并且通過在盡可能小(規(guī)定的范圍內(nèi))的裕 度的時(shí)序獲取輸入信號，從而也能夠容易地確保保持時(shí)間，所以能夠容易地 使用例如時(shí)鐘周期與建立時(shí)間和保持時(shí)間之和接近的高頻率的時(shí)鐘等。
還有，如上方式獲取的信號并不一定限定于最初發(fā)生變化的延遲時(shí)鐘， 為了能夠更可靠地確保建立時(shí)間，即使使用有富余的時(shí)序(延遲大于一個階 段以上或者規(guī)定量的時(shí)序等)，只要確保保持時(shí)間即可。另外，輸入信號的 躍遷時(shí)刻的檢測不局限于如上所述的根據(jù)多個鎖存電路的鎖存信號進(jìn)行，例 如也可以通過在輸入信號躍遷之前或者躍遷之后的時(shí)刻判別電平躍遷的延 遲時(shí)鐘來進(jìn)行。另外，輸入信號并不局限于僅保持在如上所述各不相同的延 遲時(shí)鐘輸入的鎖存電路之中被選中的鎖存電路，例如輸入信號可以保持在所 有鎖存電路，選擇從這些鎖存電路中任意一個鎖存電路輸出的鎖存信號，也 可以選擇延遲時(shí)鐘中的 一個延遲時(shí)鐘并輸入到 一個鎖存電路來獲取輸入信 號。還有，關(guān)于這些點(diǎn)，在以下的各實(shí)施方式中也同樣。 (本發(fā)明實(shí)施方式2)
圖4是示意性地示出本發(fā)明實(shí)施方式2的半導(dǎo)體存儲裝置200的重要部 分的結(jié)構(gòu)框圖。
半導(dǎo)體存儲裝置200和控制該半導(dǎo)體存儲裝置200的信息處理裝置201 通過輸入信號109、時(shí)鐘110和輸出數(shù)據(jù)信號112連接之外，還通過復(fù)位信
號219連接。半導(dǎo)體存儲裝置200由時(shí)序調(diào)整接口 202和存儲》茲心203構(gòu)成。 時(shí)序調(diào)整接口 202和存儲;磁心203通過確定輸入信號111連接。
存儲磁心203包括用于使存儲》茲心203工作的控制電路、電源電路、解 碼器電路和讀出電路。
時(shí)序調(diào)整接口 202由輸入信號延遲電路104、延遲時(shí)鐘生成電路群105、 被延遲輸入信號鎖存電路群106、輸入信號獲取時(shí)序判定電路'207、鎖存信 號選擇器電路108和判定信號選擇器電路群220構(gòu)成。
上述輸入信號延遲電路104對輸入信號109進(jìn)行延遲，輸出被延遲輸入 信號113，并傳輸給被延遲輸入信號鎖存電路群106。
延遲時(shí)鐘生成電路群105對輸入的時(shí)鐘IIO進(jìn)行延遲，輸出延遲量各不 相同的n (n為整數(shù))個延遲時(shí)鐘114,并傳輸給被延遲輸入信號鎖存電路 群106。
被延遲輸入信號鎖存電路群106根據(jù)n個延遲時(shí)鐘114鎖存被延遲輸入 信號113,并將n個鎖存信號115分別輸出給鎖存信號選擇器電路108和輸 入信號獲取時(shí)序判定電路207。如后所述，根據(jù)上述延遲時(shí)鐘114鎖存被延 遲輸入信號113的操作，受到來自判定信號選擇器電路群220的鎖存電路控 制信號218的控制。
信號216。該判定信號216根據(jù)從信息處理裝置201輸出的復(fù)位信號219復(fù) 位。判定信號216輸入到判定信號選擇器電路群220。其中，復(fù)位信號219 可以在電源啟動時(shí)變?yōu)橛行?，或者也可以在測試時(shí)的任意時(shí)刻變?yōu)橛行А?br> 判定信號選擇器電路群220根據(jù)判定信號216的邏輯，輸出控制被延遲 輸入信號鎖存電路群106的鎖存電路控制信號218。
鎖存信號選擇器電路108將從被延遲輸入信號鎖存電路群106輸入的鎖 存信號115匯集成一個信號，并輸出確定輸入信號111。
作為上述時(shí)序調(diào)整接口 202的具體結(jié)構(gòu)例，圖5是11=5時(shí)的示例電路圖。
輸入信號延遲電路104由兩個延遲部150構(gòu)成，對輸入信號109進(jìn)行延
遲，并輸出被延遲輸入信號SIG (被延遲輸入信號113)。
延遲時(shí)鐘生成電路群105采用串聯(lián)連接延遲部150的結(jié)構(gòu)，從輸入的時(shí) 鐘CLK輸出時(shí)延各不相同的延遲時(shí)鐘CLK0 CLK4 (延遲時(shí)鐘114)。這 里，如果上述輸入信號延遲電路104和延遲時(shí)鐘生成電路群105的延遲部 150是對信號進(jìn)行延遲，則不限其實(shí)現(xiàn)方法，例如可以串聯(lián)連接反相電路， 以得到期望的時(shí)延。
被延遲輸入信號鎖存電路群106由5個鎖存電路151構(gòu)成，如后所述， 從判定信號選擇器電路群220輸出的鎖存電路控制信號GATEO ~ GATE4(鎖 存電路控制信號218)為"L"時(shí)，分別根據(jù)延遲時(shí)鐘CLK0 CLK4鎖存被 延遲輸入信號SIG,并分別輸出鎖存信號DATA0-DATA4(鎖存信號115)。 而且，各鎖存電路151在鎖存電路控制信號GATE0 GATE4變?yōu)?H"時(shí) 復(fù)位，鎖存信號DATA0 DATA4變?yōu)?L，，。
輸入信號獲取時(shí)序判定電路207由5個帶有負(fù)載保持的D觸發(fā)器電路 254、 5個EX-NOR電路152、 1個EX-OR電路255和10個邏輯元件電路 256構(gòu)成。
輸入信號獲取時(shí)序判定電路207中的帶有負(fù)載保持的D觸發(fā)器電路254 中輸入鎖存信號DATAO ~ DATA4,通過從EX-OR電路255輸出的判定信 號TRMFIX進(jìn)行負(fù)載保持控制。即，在判定信號TRMFIX為"L"的期間， 輸入的鎖存信號DATA0 DATA4照原樣輸出，而當(dāng)判定信號TRMFIX變 為"H"時(shí)，保持在之前輸入的鎖存信號DATA0 DATA4的電平。而且， 根據(jù)復(fù)位信號RST，帶有負(fù)載保持的D觸發(fā)器電路254的輸出復(fù)位。
輸入信號獲取時(shí)序判定電路207中的EX-NOR電路152中輸入帶有負(fù) 載保持的D觸發(fā)器電路254輸出的各自相鄰的信號，EX-NOR電路152的 輸出通過邏輯元件電路256的組合電路作為判定信號TRM0 TRM4 (判定 信號216)輸出。
輸入信號獲取時(shí)序判定電路207中的邏輯元件電路256的組合電路，例 如在圖5中上數(shù)第二個EX-NOR電路152的輸出為"L，，時(shí)，抑制第三個以 后的EX-NOR電路152的輸出(與第三~五個EX-NOR電路152的輸出無 關(guān))，使判定信號TRM2 TRM4為"H"。
而且，輸入信號獲取時(shí)序判定電路207中的EX-OR電路255中輸入所 有帶有負(fù)載保持的D觸發(fā)器電路254的輸出，當(dāng)這些所有輸出為相同邏輯 時(shí)輸出"L"的判定信號TRMFIX，除此以外輸出"H"的判定信號TRMFIX。 判定信號TRMFIX輸入到帶有負(fù)載保持的D觸發(fā)器電路254的負(fù)載保持端 和選擇器電路257的選擇端。
選擇器電路257中分別輸入判定信號TRM0 TRM4，并輸出鎖存電路 控制信號GATE0 GATE4。該鎖存電路控制信號GATEO ~ GATE4在判定 信號TRMFIX為"L"時(shí)都為"L",在判定信號TRMFIX為"H"時(shí)，為 分別與判定信號TRM0 TRM4相同的電平。上述鎖存電路控制信號 GATE0 GATE4分別輸入到鎖存電路151的復(fù)位端，控制各鎖存電3各151。 即，鎖存電路控制信號GATE0 GATE4為"H"的鎖存電路151復(fù)位，復(fù) 位的鎖存電路151的輸出保存"L"。然后，只有鎖存電路控制信號GATEO-GATE4被設(shè)為"L"的鎖存電路151的鎖存信號為有效，根據(jù)被延遲輸入信 號SIG變化。
上述鎖存信號DATAt) ~ DATA4輸入到OR電路153 (鎖存信號選擇器 電路108 ),邏輯和作為確定輸入信號DATA (確定輸入信號111 )輸出。 圖6示出在圖5所示的電路結(jié)構(gòu)中時(shí)序調(diào)整操作的波形。 在時(shí)刻T21,復(fù)位信號RST變?yōu)?L"。此時(shí)，因?yàn)殒i存信號DATAO DATA4全部為"L",所以判定信號TRM0 TRM4全部為"H"，判定信 號TRMFIX為"L"。因?yàn)榕卸ㄐ盘朤RMFIX為"L",所以帶有負(fù)載保持 的D觸發(fā)器電路254處于負(fù)載狀態(tài)，鎖存信號DATA0 DATA4輸入到 EX-NOR電路152。而且，由于判定信號TRMFIX為"L",所以鎖存電路 控制信號GATE0 GATE4為"L"。直到時(shí)刻T22，因?yàn)楸谎舆t輸入信號 SIG沒有變化，所以鎖存信號DATA0-DATA4為"L",帶有負(fù)載保持的 D觸發(fā)器電路254保持負(fù)載狀態(tài)，鎖存電路控制信號GATE0-GATE4為
"L。接下來，輸入信號變?yōu)?H",如果在時(shí)刻T22被延遲輸入信號SIG變 為"H",則因?yàn)檠舆t時(shí)鐘CLK3在時(shí)刻T22之后的時(shí)刻變?yōu)樯仙?，所?根據(jù)延遲時(shí)鐘CLK3鎖存被延遲輸入信號SIG的鎖存電路151鎖存被延遲輸 入信號SIG的"H"，鎖存信號DATA3變?yōu)?H"。此時(shí)，因?yàn)檠舆t時(shí)鐘 CLK0-CLK2在時(shí)刻T22之前的時(shí)刻變?yōu)樯仙兀愿鶕?jù)延遲時(shí)鐘 CLK0 CLK2鎖存被延遲輸入信號SIG的鎖存電路151分別鎖存被延遲輸 入信號SIG變?yōu)?H，，之前、即"L，，，鎖存信號DATA0 DATA2為"L，，。
由于鎖存信號DATA3變?yōu)?H",所以判定信號TRMFIX變?yōu)?H"。 當(dāng)判定信號TRMFIX變?yōu)?H"時(shí)，帶有負(fù)載保持的D觸發(fā)器電路254變?yōu)?保持狀態(tài)，帶有負(fù)載保持的D觸發(fā)器電路254的輸出固定在保持之前的鎖 存4言號DATA0 DATA4。此時(shí)，因?yàn)殒i存4言號DATAO ~ DATA2為"L"， 鎖存信號DATA3為"H"，所以通過邏輯元件電路256的組合電路，判定 信號TRM0 TRM2、 TRM4為"H",判定信號TRM3變?yōu)?L"。進(jìn)而， 因?yàn)榕卸ㄐ盘朤RMFIX為"H"，所以選擇器電路257的輸出選擇判定信號 TRM0-TRM4,鎖存電路控制信號GATEO ~ GATE2、 GATE4變?yōu)?H"， 鎖存電路控制信號GATE3為"L"。根據(jù)鎖存電路控制信號GATEO ~ GATE4 從鎖存電路151輸出的鎖存信號DATA0 DATA4受到如下控制，即，鎖存 信號DATAO ~ DATA2、 DATA4固定為"L",而只有鎖存信號DATA3變 為有效。因?yàn)閹в胸?fù)載保持的D觸發(fā)器電路254處于保持狀態(tài)，所以，之 后，即使鎖存信號DATAO ~ DATA4發(fā)生變化，判定信號TRMO ~ TRM4， 還有鎖存電路控制信號GATE0 GATE4也不會發(fā)生變化。以后，與鎖存信 號DATA3同步地，確定輸入信號DATA發(fā)生變化。
接下來，輸入信號變?yōu)?L"，當(dāng)在時(shí)刻T23被延遲輸入信號SIG變?yōu)?"L"時(shí)，鎖存信號DATA3在圖示的時(shí)刻變?yōu)?L"。與鎖存信號DATA3 同步地，確定輸入信號DATA變?yōu)?L"。
在時(shí)刻T24復(fù)位信號RST變?yōu)?H"時(shí)，因?yàn)閹в胸?fù)載保持的D觸發(fā)器電路254的輸出都變?yōu)?L"，所以判定信號TRMFIX變?yōu)?L"。另夕卜， 因?yàn)榕卸ㄐ盘朤RMFIX變?yōu)?L",所以帶有負(fù)載保持的D觸發(fā)器電路254 變?yōu)樨?fù)載狀態(tài)，但選擇器電路257輸出的鎖存電路控制信號GATE0 ~ GATE4 全部變?yōu)?L"。即，在復(fù)位信號RST為"H"的期間，鎖存電路控制信號 GATE0 GATE4與鎖存信號DATA0-DATA4無關(guān)地全部為"L"。
在時(shí)刻T25復(fù)位信號RST變?yōu)?L"。此時(shí)，因?yàn)楸谎舆t輸入信號SIG 為"L"，所以鎖存信號DATA0-DATA4仍為"L",鎖存電路控制信號 GATEO ~ GATE4仍為"L"。
接下來，輸入信號變?yōu)?H"，并在時(shí)刻T26被延遲輸入信號SIG變?yōu)?"H"時(shí)，因?yàn)檠舆t時(shí)鐘CLK2在時(shí)刻T26之后的時(shí)刻變?yōu)樯仙?，所以?據(jù)延遲時(shí)鐘CLK2鎖存被延遲輸入信號SIG的鎖存電路151鎖存被延遲輸入 信號SIG的"H",鎖存信號DATA2變?yōu)?H"。此時(shí)，因?yàn)檠舆t時(shí)鐘CLKO ~ CLK1在時(shí)刻T26之前的時(shí)刻變?yōu)樯仙?，所以才艮?jù)延遲時(shí)鐘CLK0 CLK1 鎖存被延遲輸入信號SIG的鎖存電路151分別鎖存被延遲輸入信號SIG變 為"H"之前、即"L，，，鎖存信號DATA0-DATA1為"L"。
由于鎖存信號DATA2變?yōu)?H"，所以判定信號TRMFIX變?yōu)?H"。 如果判定信號TRMFIX變?yōu)?H"，則帶有負(fù)載保持的D觸發(fā)器電路254 變?yōu)楸３譅顟B(tài)，帶有負(fù)載保持的D觸發(fā)器電路254的輸出固定在保持之前 的鎖存信號DATAO ~ DATA4。此時(shí)，因?yàn)殒i存信號DATAO ~ DATA1為"L", 鎖存信號DATA2為"H"，所以通過邏輯元件電路256的組合電路，判定 信號TRM0 TRM1、 TRM3 TRM4為"H",判定信號TRM2為"L"。 進(jìn)而，因?yàn)榕卸ㄐ盘朤RMFIX為"H"，所以選擇器電路257的輸出選擇判 定信號TRM0 TRM4，鎖存電路控制信號GATE0 GATE1、 GATE3 ~ GATE4變?yōu)?H",鎖存電路控制信號GATE2為"L"。根據(jù)鎖存電路控 制信號GATEO ~ GATE4從鎖存電路151輸出的鎖存信號DATAO ~ DATA4 受到如下控制，即，鎖存信號DATAO ~ DATA 1 、 DATA3 ~ DATA4固定為 "L"，只有鎖存信號DATA2變?yōu)橛行АＲ驗(yàn)閹в胸?fù)載保持的D觸發(fā)器電
路254處于保持狀態(tài)，所以，之后，即使鎖存信號DATA0 DATA4發(fā)生變 化，判定信號TRM0 TRM4，還有鎖存電路控制信號GATEO ~ GATE4也 不會發(fā)生變化。以后，與鎖存信號DATA2同步地，確定輸入信號DATA發(fā) 生變化。
接下來，輸入信號變?yōu)?L",并在時(shí)刻T27被延遲輸入信號SIG變?yōu)?"L"時(shí)，鎖存信號DATA2在圖示的時(shí)刻變?yōu)?L"。與鎖存信號DATA2 同步地，確定輸入信號DATA變?yōu)?L"。
本波形描述了鎖存信號DATA3和鎖存信號DATA2被選中的例子，但 根據(jù)輸入信號的時(shí)序，被選中的鎖存信號發(fā)生變化，鎖存信號DATA1-DATA4之中的任意一個被選中。總之，無論輸入信號輸入的時(shí)序是什么樣 的時(shí)序，都能夠根據(jù)延遲時(shí)鐘CLK0-CLK4中的任意延遲時(shí)鐘鎖存輸入信 號。另外，如果增加生成的延遲時(shí)鐘的數(shù)目，則鎖存輸入信號的時(shí)間精度提
由于具有如上電路結(jié)構(gòu)的時(shí)序調(diào)整接口 202,所以不需要用于調(diào)整輸入 信號和時(shí)鐘相位的復(fù)雜的時(shí)鐘測試序列和實(shí)現(xiàn)時(shí)鐘測試的定序器電路，而 且，不需要執(zhí)行根據(jù)時(shí)鐘變化輸入信號的時(shí)鐘測試，而是通過檢測輸入信號 的最初變化來自動判別獲取輸入信號的時(shí)序，能夠避免因輸入信號和時(shí)鐘相 位差造成的輸入信號的誤判定。 (本發(fā)明實(shí)施方式3)
圖7是示意性地示出本發(fā)明實(shí)施方式3的半導(dǎo)體存儲裝置300的重要部 分的結(jié)構(gòu)框圖。
半導(dǎo)體存儲裝置300和控制該半導(dǎo)體存儲裝置300的信息處理裝置101 通過輸入信號109、時(shí)鐘IIO和輸出數(shù)據(jù)信號112連接。
半導(dǎo)體存儲裝置300由時(shí)序調(diào)整接口 302和存儲磁心203構(gòu)成。時(shí)序調(diào) 整接口 302和存儲/磁心203通過確定輸入信號111連才妄。
存儲磁心203包括用于使存儲磁心203工作的控制電路、電源電路、解 碼器電路和讀出電路。
時(shí)序調(diào)整接口 302由輸入信號延遲電路104、延遲時(shí)鐘生成電路群105、 第一鎖存電路群306、第二鎖存電路群317、輸入信號獲取時(shí)序判定電路307 和鎖存信號選擇器電路308構(gòu)成。
上述輸入信號延遲電路104對輸入信號109進(jìn)行延遲，輸出被延遲輸入 信號113，并傳輸給第一鎖存電路群306。
延遲時(shí)鐘生成電路群105對輸入的時(shí)鐘IIO進(jìn)行延遲，輸出延遲量各不 相同的n (n為整數(shù))個延遲時(shí)鐘114,并傳輸給第一鎖存電路群306、第二 鎖存電路群317和輸入信號獲取時(shí)序判定電路307。
第一鎖存電路群306才艮據(jù)n個延遲時(shí)鐘114鎖存被延遲輸入信號113, 并輸出第一鎖存信號315。.第一鎖存信號315輸入到第二鎖存電路群317和 輸入信號獲取時(shí)序判定電路307。
輸入信號獲取時(shí)序判定電路307分別比較第一鎖存信號315,根據(jù)時(shí)延 最短的延遲時(shí)鐘114鎖存比較結(jié)果，由此輸出判定信號316。判定信號316 輸入到鎖存信號選擇器電路308。
另一方面，第二鎖存電路群317根據(jù)時(shí)延最短的延遲時(shí)鐘114鎖存從第 一鎖存電路群306輸出的第一鎖存信號315,并將第二鎖存信號318輸出給 鎖存信號選擇器電路308。
鎖存信號選擇器電路308根據(jù)從輸入信號獲取時(shí)序判定電路307輸出的 判定信號316,對從第二鎖存電路群317輸入的第二鎖存信號318進(jìn)行控制 并匯集，輸出確定輸入信號lll。
作為上述時(shí)序調(diào)整接口 302的具體結(jié)構(gòu)例，圖8是n二5時(shí)的示例電路圖。
輸入信號延遲電路104由兩個延遲部150構(gòu)成，對輸入信號109進(jìn)4亍延 遲，并輸出被延遲輸入信號SIG (被延遲輸入信號113)。
延遲時(shí)鐘生成電路群105采用串聯(lián)連接延遲部150的結(jié)構(gòu)，從輸入的時(shí) 鐘CLK輸出時(shí)延各不相同的延遲時(shí)鐘CLK0 CLK4 (延遲時(shí)鐘114)。這 里，如果上述輸入信號延遲電路104和延遲時(shí)鐘生成電路群105的延遲部 150是對信號進(jìn)行延遲，則不限制其實(shí)現(xiàn)方法，例如可以串聯(lián)連接反相電路，
以得到期望的時(shí)延。
第一鎖存電路群306由5個鎖存電路351構(gòu)成，分別根據(jù)延遲時(shí)鐘 CLKO -CLK4鎖存被延遲輸入信號SIG,分別輸出第一鎖存信號DATAO ~ DATA4 (第一鎖存信號315 )。
輸入信號獲取時(shí)序判定電路307由4個EX-NOR電路152、 1個EX-OR 電路255和5個鎖存電路(比較信號鎖存電路356 )構(gòu)成。EX-NOR電路152 中輸入第一鎖存信號DATA0 DATA4中各自相鄰的信號，并輸出比較信號 TRM1-TRM4。 EX-OR電路255中輸入所有第一鎖存信號DATAO ~ DATA4,并輸出比較信號TRMFIX。上述比較信號TRMFIX在所有的第一 鎖存信號DATA0 DATA4為相同邏輯時(shí)為"L"，除此以外為"H"。比 較信號鎖存電路356根據(jù)延遲時(shí)鐘CLKO分別鎖存比較信號TRMFIX和比 較信號TRM1 TRM4，并輸出判定信號GATEFIX和判定信號GATE1 ~ GATE4。
第二鎖存電路群317由5個鎖存電路(第二鎖存電路354)構(gòu)成，根據(jù) 延遲時(shí)鐘CLKO分別鎖存第一鎖存信號DATAO ~ DATA4,以此輸出第二鎖 存信號LDATAO ~ LDATA4。
鎖存信號選擇器電路308由5個邏輯元件355和1個OR電路153構(gòu)成。 判定信號GATEFIX控制第二鎖存信號LDATAO,判定信號GATE1 ~ GATE4 分別控制第二鎖存信號LDATA1 ~ LDATA4,并在OR電路153匯集。即， 當(dāng)判定信號GATEFIX或者判定信號GATE1-GATE4為"H，，時(shí)，無論第 二鎖存信號LDATA0 LDATA4是"H"還是"L",各鎖存電路356的輸 出保持"L"。然后，只有與變?yōu)?L"的判定信號GATEFIX或者判定信號 GATE1 ~ GATE4對應(yīng)的第二鎖存信號LDATAO ~ LDATA4變?yōu)橛行В_定 輸入信號DATA根據(jù)該第二鎖存信號LDATA0-LDATA4發(fā)生變化。
圖9示出在圖8所示的電路結(jié)構(gòu)中時(shí)序調(diào)整操作的波形。
最初，輸入信號為"L，，，第一鎖存信號DATA0 DATA4以及第二鎖 存信號LDATAO-LD AT A4為"L",確定輸入信號DATA為"L，，。而且，
比較信號TRM1 ~TRM4為"H",比較信號TRMFIX為"L"。判定信號 GATEFIX為"L",判定信號GATE1 GATE4為"H"。
輸入信號變?yōu)?H"，在時(shí)刻T31被延遲輸入信號SIG變?yōu)?H"時(shí)， 因?yàn)檠舆t時(shí)鐘CLK3、 CLK4在時(shí)刻T31之后的時(shí)刻變?yōu)樯仙兀愿鶕?jù) 延遲時(shí)鐘CLK3、 CLK4鎖存被延遲輸入信號SIG的鎖存電路351分別鎖存 "H"，第一鎖存信號DATA3、 DATA4在圖示的時(shí)刻變?yōu)?H"。另 一方 面，因?yàn)檠舆t時(shí)鐘CLK0-CLK2在時(shí)刻T31之前的時(shí)刻變?yōu)樯仙?，所?根據(jù)延遲時(shí)鐘CLKO ~ CLK2鎖存被延遲輸入信號SIG的鎖存電路351分別 鎖存被延遲輸入信號SIG變?yōu)?H"之前、即"L",第一鎖存信號DATAO-DATA2為"L"。
在時(shí)刻T31以后，根據(jù)延遲時(shí)鐘CLK4鎖存被延遲輸入信號SIG的鎖 存電路351鎖存被延遲輸入信號SIG之后，因?yàn)樵诘谝绘i存信號中， DATAO ~ DATA2為相同邏輯，且DATA3和DATA4為相同邏輯，而DATA2 和DATA3為相互不同的邏輯，所以比4交信號TRM1 ~ TRM2、 TRM4為"H", 比較信號TRM3為"L",比較信號TRMFIX為"H"。
接下來，延遲時(shí)鐘CLKO的上升沿時(shí)刻到來時(shí)，第一鎖存信號DATAO ~ DATA4分別被鎖存到第二鎖存電路354,第二鎖存信號LDATAO ~ LDATA2 為"L",第二鎖存信號LDATA3-LDATA4變?yōu)?H"。而且，比較信號 TRMFIX和比較信號TRM1 ~ TRM4被鎖存到比較信號鎖存電路3 5 6 ，判定 信號GATEFIX和判定信號GATE1 GATE2、 GATE4變?yōu)?H",判定信 號GATE3變?yōu)?L"。此時(shí)，第二鎖存信號LDATA3變?yōu)橛行?，與第二鎖 存信號LDATA3同步地，確定輸入信號DATA變?yōu)?H"。
接下來，輸入信號變?yōu)?L"，在時(shí)刻T32被延遲輸入信號SIG變?yōu)?L" 時(shí)，因?yàn)檠舆t時(shí)鐘CLK3、 CLK4在時(shí)刻T32之后的時(shí)刻變?yōu)樯仙?，所?根據(jù)延遲時(shí)鐘CLK3、 CLK4鎖存被延遲輸入信號SIG的鎖存電路351分別 鎖存"L",第一鎖存信號DATA3、 DATA4在圖示的時(shí)刻變?yōu)?L"。另 一方面，因?yàn)檠舆t時(shí)鐘CLK0~CLK2在時(shí)刻T32之前的時(shí)刻變?yōu)樯仙兀?br> 所以根據(jù)延遲時(shí)鐘CLK0-CLK2鎖存被延遲輸入信號SIG的鎖存電路351 分別鎖存"H"，第一鎖存信號DATA0 DATA2變?yōu)?H"。
在時(shí)刻T32以后，根據(jù)延遲時(shí)鐘CLK4鎖存被延遲輸入信號SIG的鎖 存電路351鎖存被延遲輸入信號SIG之后，因?yàn)樵诘谝绘i存信號中， DATAO ~ DATA2為相同邏輯，且DATA3和DATA4為相同邏輯，而DATA2 和DATA3為相互不同的邏輯，所以比較信號TRM1 ~ TRM2、 TRM4為"H，，， 比較信號TRM3為"L",比4交信號TRMFIX為"H"。
接下來，延遲時(shí)鐘CLKO上升沿時(shí)刻到來時(shí)，第一鎖存信號DATAO DATA4分別被鎖存到第二鎖存電路354，第二鎖存信號LDATAO ~ LDATA2 變?yōu)?H",第二鎖存信號LDATA3 LDATA4變?yōu)?L"。而且，比較信 號TRMFIX和比較信號TRM1 ~ TRM4被鎖存到比較信號鎖存電路356,判 定信號GATEFIX和判定信號GATE1 ~ GATE2、 GATE4為"H",判定信 號GATE3為"L"。此時(shí)，第二鎖存信號LDATA3變?yōu)橛行?，與第二鎖存 信號LDATA3同步地，確定輸入信號DATA變?yōu)?L"。
接下來，輸入信號變?yōu)?H"，在時(shí)刻T33被延遲輸入信號SIG變?yōu)?H" 時(shí)，因?yàn)檠舆t時(shí)鐘CLK4在時(shí)刻T33之后的時(shí)刻變?yōu)樯仙?，所以根?jù)延遲 時(shí)鐘CLK4鎖存被延遲輸入信號SIG的鎖存電路351鎖存"H"，第一鎖存 信號DATA4在圖示的時(shí)刻變?yōu)?H"。另一方面，因?yàn)檠舆t時(shí)鐘CLKO CLK3在時(shí)刻T33之前的時(shí)刻變?yōu)樯仙兀愿鶕?jù)延遲時(shí)鐘CLKO ~ CLK3 鎖存被延遲輸入信號SIG的鎖存電路351分別鎖存"L",第一鎖存信號 DATAO ~ DATA3為"L，，。
在時(shí)刻T33以后，4艮據(jù)延遲時(shí)鐘CLK4鎖存^皮延遲輸入信號SIG的鎖 存電路351鎖存被延遲輸入信號SIG之后，因?yàn)樵诘谝绘i存信號中， DATAO ~ DATA3為相同邏輯，而DATA3和DATA4為相互不同的邏輯， 所以比較信號TRM1 ~ TRM3、 TRMFIX為"H"，比較信號TRM4為"L"。
接下來，延遲時(shí)鐘CLKO的上升沿時(shí)刻到來時(shí)，第一鎖存信號DATAO ~ DATA4分別被鎖存到第二鎖存電路354,第二鎖存信號LDATAO ~ LDATA3
變?yōu)?L"，第二鎖存信號LDATA4變?yōu)?H"。而且，比較信號TRMFIX 和比較信號TRM1~TRM4被鎖存到比較信號鎖存電路356,判定信號 GATEFIX和判定信號GATE1 ~ GATE3變?yōu)?H",判定信號GATE4變?yōu)?"L，，。此時(shí)，第二鎖存信號LDATA4變?yōu)橛行?，與第二鎖存信號LDATA4 同步地，確定輸入信號DATA變?yōu)?H"。
接下來，輸入信號維持"H"，在時(shí)刻T34被延遲輸入信號SIG為"H" 時(shí)，因?yàn)檠舆t時(shí)鐘CLK4在時(shí)刻T34之后的時(shí)刻變?yōu)樯仙?，所以根?jù)延遲 時(shí)鐘CLK4鎖存被延遲輸入信號SIG的鎖存電路351鎖存"H"，第一鎖存 信號DATA4維持"H"。另一方面，因?yàn)檠舆t時(shí)鐘CLK0 CLK3在時(shí)刻 T34之前的時(shí)刻變?yōu)樯仙?，所以根?jù)延遲時(shí)鐘CLK0-CLK3鎖存被延遲 輸入信號SIG的鎖存電路351分別鎖存"H",第一鎖存信號DATAO ~ DATA3 變?yōu)?H"。
在時(shí)刻T34以后，根據(jù)延遲時(shí)鐘CLK4鎖存被延遲輸入信號SIG的鎖 存電路351鎖存被延遲輸入信號SIG之后，因?yàn)榈谝绘i存信號DATAO DATA4為相同邏輯，所以比較信號TRM1 ~ TRM4為"H",比較信號TRMFIX 為"L，'。
接下來，延遲時(shí)鐘CLKO的上升沿時(shí)刻到來時(shí)，第一鎖存信號DATAO-DATA4分別被鎖存到第二鎖存電路354，第二鎖存信號LDATAO ~ LDATA4 變?yōu)?H"。而且，比較信號TRMFIX和比較信號TRM1 ~ TRM4被鎖存到 比較信號鎖存電路356,判定信號GATE1 GATE4變?yōu)?H",判定信號 GATEFIX變?yōu)?L"。此時(shí)，第二鎖存信號LDATAO變?yōu)橛行Вc第二鎖 存信號LDATAO同步地，確定輸入信號DATA變?yōu)?H"。
接下來，輸入信號變?yōu)?L",在時(shí)刻T35被延遲輸入信號SIG變?yōu)?L" 時(shí)，因?yàn)檠舆t時(shí)鐘CLK2 CLK4在時(shí)刻T35之后的時(shí)刻變?yōu)樯仙兀?根據(jù)延遲時(shí)鐘CLK2 ~ CLK4鎖存被延遲輸入信號SIG的鎖存電路351分別 鎖存"L",第一鎖存信號DATA2-DATA4在圖示的時(shí)刻變?yōu)?L"。另 一方面，因?yàn)檠舆t時(shí)鐘CLK0-CLK1在時(shí)刻T35之前的時(shí)刻變?yōu)樯仙兀?br> 所以根據(jù)延遲時(shí)鐘CLK0 CLK1鎖存被延遲輸入信號SIG的鎖存電路351 分別鎖存"H"，第一鎖存信號DATAO ~DATA1為"H"。
在時(shí)刻T35以后，根據(jù)延遲時(shí)鐘CLK4鎖存被延遲輸入信號SIG的鎖 存電路351鎖存被延遲輸入信號SIG之后，因?yàn)樵诘谝绘i存信號中， DATAO ~ DATA1為相同邏輯，且DATA2 ~ DATA4為相同邏輯，而DATA1 和DATA2為相互不同的邏輯，所以比較信號TRM1、 TRM3 ~ TRM4和 TRMFIX為"H"，比較信號TRM2為"L"。
接下來，延遲時(shí)鐘CLKO的上升沿時(shí)刻到來時(shí)，第一鎖存信號DATAO ~ DATA4分別被鎖存到第二鎖存電路354，第二鎖存信號LDATAO ~ LDATA1 為"H",第二鎖存信號LDATA2-LDATA4變?yōu)?L"。而且，比較信號 TRMFIX和比較信號TRM1 ~ TRM4被鎖存到比較信號鎖存電路356，判定 信號GATEFIX和判定信號GATE1、 GATE3 ~ GATE4變?yōu)?H",判定信 號GATE2變?yōu)?L"。此時(shí)，第二鎖存信號LDATA2變?yōu)橛行?，與第二鎖 存信號LDATA2同步地，確定輸入信號DATA變?yōu)?L"。
接下來，輸入信號維持"L"，在時(shí)刻T36被延遲輸入信號SIG為"L" 時(shí)，因?yàn)檠舆t時(shí)鐘CLK2 ~ CLK4在時(shí)刻T36之后的時(shí)刻變?yōu)樯仙?，所?根據(jù)延遲時(shí)鐘CLK2 ~ CLK4鎖存被延遲輸入信號SIG的鎖存電路351分別 鎖存"L",第一鎖存信號DATA2-DATA4維持"L"。另一方面，因?yàn)?延遲時(shí)鐘CLKO ~ CLK1在時(shí)刻T36之前的時(shí)刻變?yōu)樯仙?，所以才艮?jù)延遲 時(shí)鐘CLKO ~ CLK1鎖存被延遲輸入信號SIG的鎖存電路351分別鎖存"L", 第一鎖存信號DATAO DATA1變?yōu)?L"。
在時(shí)刻T36以后，根據(jù)延遲時(shí)鐘CLK4鎖存被延遲輸入信號SIG的鎖 存電路351鎖存被延遲輸入信號SIG之后，因?yàn)榈谝绘i存信號DATAO-DATA4變?yōu)橄嗤壿嫞员容^信號TRM1~TRM4為"H",比較信號 TRMFIX為"L"。
接下來，延遲時(shí)鐘CLKO的上升沿時(shí)刻到來時(shí)，第一鎖存信號DATAO-DATA4分別被鎖存到第二鎖存電路354,第二鎖存信號LDATAO ~ LDATA4
變?yōu)?L"。而且，比較信號TRMFIX和比較信號TRM1 TRM4被鎖存到比較信號鎖存電路356，判定信號GATE1-GATE4變?yōu)?H"，判定信號 GATEFIX變?yōu)?L"。此時(shí)，第二鎖存信號LDATA0變?yōu)橛行?，與第二鎖 存信號LDATA0同步地，確定輸入信號DATA變?yōu)?L"。
如上所述，即使半導(dǎo)體存儲裝置在工作中，也經(jīng)常檢測輸入信號的變化， 由此確定判定信號GATE'0-GATE4、 GATEFIX。根據(jù)判定信號GATEO ~ GATE4、 GATEFIX,第二鎖存信號LDATAO ~ LDATA4的任意信號變?yōu)橛?效，確定輸入信號DATA與第二鎖存信號LDATAO ~ LDATA4中變?yōu)橛行?的 一個信號同步地發(fā)生變化。
總之，無論輸入信號輸入的時(shí)序是什么樣的時(shí)序，都能夠根據(jù)延遲時(shí)鐘 CLKO ~ CLK4中的任意延遲時(shí)鐘鎖存輸入信號。
另外，如果增加生成的延遲時(shí)鐘的數(shù)目，則鎖存輸入信號的時(shí)間精度提高。
由于具有如上電路結(jié)構(gòu)的時(shí)序調(diào)整接口 302,所以不需要用于調(diào)整輸入 信號和時(shí)鐘相位的復(fù)雜的時(shí)鐘測試序列和實(shí)現(xiàn)時(shí)鐘測試的定序器電路，而 且，不需要執(zhí)行根據(jù)時(shí)鐘變化輸入信號的時(shí)鐘測試，即使半導(dǎo)體存儲裝置在 工作中，也經(jīng)常檢測輸入信號的變化，從而自動判別獲取輸入信號的時(shí)序， 能夠避免因輸入信號和時(shí)鐘相位差造成的輸入信號的誤判定。 (本發(fā)明實(shí)施方式4)
圖IO是示意性地示出本發(fā)明實(shí)施方式4的半導(dǎo)體存儲裝置400的重要 部分結(jié)構(gòu)框圖。
半導(dǎo)體存儲裝置400和控制該半導(dǎo)體存儲裝置400的信息處理裝置101 通過輸入信號109、時(shí)鐘110和輸出數(shù)據(jù)信號112連接。
半導(dǎo)體存儲裝置400由時(shí)序調(diào)整接口 402和存儲/磁心203構(gòu)成。時(shí)序調(diào) 整接口 402和存儲/F茲心203通過確定輸入信號111連接。
存儲磁心203包括用于使存儲磁心203工作的控制電路、電源電路、解碼器電路和讀出電路。
時(shí)序調(diào)整接口 402由輸入信號延遲電路104、倍周期時(shí)鐘生成電路群 413、倍周期延遲時(shí)鐘生成電路群405、第一鎖存電路群414、第二鎖存電路 群415、第三鎖存電路群416、第四鎖存電路群417、第一鎖存信號控制電 路群418、第二鎖存信號控制電路群419、第五鎖存電路群420、第六鎖存 電路群421、第一輸入信號獲取時(shí)序判定電路422、第二輸入信號獲取時(shí)序 判定電路423、第一信號邏輯判定電路424、第二信號邏輯判定電路425、 鎖存信號選擇器電路群426和選擇信號選擇器電路408構(gòu)成。
上述輸入信號延遲電路104對輸入信號109進(jìn)行延遲，輸出被延遲輸入 信號113，并傳輸給第一鎖存電路群414和第二鎖存電路群415。
倍周期時(shí)鐘生成電路群413根據(jù)輸入的時(shí)鐘110，輸出時(shí)鐘110的二倍 周期的倍周期時(shí)鐘443,并傳輸給倍周期延遲時(shí)鐘生成電路群405。
倍周期延遲時(shí)鐘生成電路群405對輸入的倍周期時(shí)鐘443進(jìn)行延遲，輸 出延遲量各不相同的n (n為整數(shù))個倍周期延遲時(shí)鐘427,并傳輸給第一 鎖存電路群414、第二鎖存電路群415、第三鎖存電路群416、第四鎖存電 路群417、第五鎖存電路群420、第六鎖存電路群421、第一輸入信號獲取 時(shí)序判定電路422、第二輸入信號獲取時(shí)序判定電路423和鎖存信號選擇器 電路群426。
第 一鎖存電路群414根據(jù)n個倍周期延遲時(shí)鐘427鎖存被延遲輸入信號 113,輸出第一鎖存信號428。第一鎖存信號428輸入到第三鎖存電路群416 和第 一 輸入信號獲取時(shí)序判定電路422 。
第三鎖存電路群416根據(jù)n個倍周期延遲時(shí)鐘427分別鎖存第 一鎖存信 號428,輸出n個第三鎖存信號430。第三鎖存信號430輸入到第一鎖存信 號控制電路群418。
第一輸入信號獲取時(shí)序判定電路422分別比較第一鎖存信號428,根據(jù) 倍周期延遲時(shí)鐘427鎖存比較結(jié)果，由此輸出第一判定信號436。第一判定 信號436傳輸?shù)降谝绘i存信號控制電路群418和第一信號邏輯判定電路424。
第一信號邏輯判定電路424判定第一判定信號436的邏輯，將判定結(jié)果
作為第一邏輯判定信號438輸出，并傳輸給第一鎖存信號控制電路群418。
第 一鎖存信號控制電路群418根據(jù)第 一判定信號436和第 一邏輯判定信 號438控制第三鎖存信號430,并作為第一被控制鎖存信號432輸出。第一 被控制鎖存信號432輸入到第五鎖存電路群420。
第五鎖存電路群420根據(jù)n個倍周期延遲時(shí)鐘427分別鎖存第 一被控制 鎖存信號432，輸出n個第五鎖存信號440。第五鎖存信號440輸入到鎖存 信號選擇器電路群426。
第二鎖存電路群415根據(jù)n個倍周期延遲時(shí)鐘427鎖存被延遲輸入信號 113,輸出第二鎖存信號429。第二鎖存信號429輸入到第四鎖存電路群417 和第二輸入信號獲取時(shí)序判定電路423 。
第四鎖存電路群417根據(jù)n個倍周期延遲時(shí)鐘427分別鎖存第二鎖存信 號429,輸出n個第四鎖存信號431。第四鎖存信號431輸入到第二鎖存信 號控制電路群419。
第二輸入信號獲取時(shí)序判定電路423分別比較第二鎖存信號429,根據(jù) 倍周期延遲時(shí)鐘427鎖存比較結(jié)果，由此輸出第二判定信號437。第二判定 信號437傳輸?shù)降诙i存信號控制電路群419和第二信號邏輯判定電路425。
第二信號邏輯判定電路425判定笫二判定信號437的邏輯，將判定結(jié)果 作為第二邏輯判定信號43.9輸出，并傳輸給第二鎖存信號控制電路群419。
第二鎖存信號控制電路群419根據(jù)第二判定信號437和第二邏輯判定信 號439控制第四鎖存信號431,作為第二被控制鎖存信號433輸出。第二被 控制鎖存信號433輸入到第六鎖存電路群421。
第六鎖存電路群421根據(jù)n個倍周期延遲時(shí)鐘427分別鎖存第二被控制 鎖存信號433,輸出n個第六鎖存信號441。第六鎖存信號441輸入到鎖存 信號選擇器電路群426。
鎖存信號選擇器電路群426根據(jù)倍周期延遲時(shí)鐘427選擇第五鎖存信號 440和第六鎖存信號441中的任意一種，作為選擇鎖存信號442輸出。選擇 鎖存信號442輸入到選擇信號選擇器電路408。
選擇信號選擇器電路408將輸入的選擇鎖存信號442匯集成一個信號， 輸出確定輸入信號111。
作為上述時(shí)序調(diào)整接口 402的具體結(jié)構(gòu)例，圖11是n-5時(shí)的示例電路圖。
輸入信號延遲電路104由兩個延遲部150構(gòu)成，對輸入信號109進(jìn)行延 遲，輸出被延遲輸入信號SIG (被延遲輸入信號113)。
倍周期時(shí)鐘生成電路群413由鎖存電路451構(gòu)成，鎖存電路451的輸出 NQ與輸入D連接。根據(jù)該結(jié)構(gòu)，因?yàn)檩敵鲈谳斎氲臅r(shí)鐘CLK的上升沿交 替，所以生成輸入時(shí)鐘CLK的倍周期的時(shí)鐘(倍周期時(shí)鐘443 )。
倍周期延遲時(shí)鐘生成電路群405采用串聯(lián)連接延遲部150的結(jié)構(gòu)，從輸 入的倍周期時(shí)鐘443輸出時(shí)延各不相同的倍周期延遲時(shí)鐘DCLK0 DCLK4 (倍周期延遲時(shí)鐘427)。這里，如果上述輸入信號延遲電路104和倍周期 延遲時(shí)鐘生成電路群405的延遲部150是對信號進(jìn)行延遲，則不限制其實(shí)現(xiàn) 方法，例如可以串聯(lián)連接反相電路，以得到期望的時(shí)延。
第一鎖存電路群414由5個鎖存電路453構(gòu)成，分別在倍周期延遲時(shí)鐘 DCLK0-DCLK4的上升沿鎖存被延遲輸入信號SIG，分別輸出第一鎖存信 號SIGO - 0 ~ SIGO — 4 (第 一鎖存信號428 )。
第三鎖存電路群416由5個鎖存電路455構(gòu)成，分別在倍周期延遲時(shí)鐘 DCLKO ~ DCLK4的上升沿鎖存第一鎖存信號SIGO — 0 ~ SIGO — 4，分別輸出 第三鎖存信號LSIGO —0-LSIGO —4 (第三鎖存信號430 )。
第一輸入信號獲取時(shí)序判定電路422由4個EX-NOR電路152和4個 鎖存電路457構(gòu)成。EX-NOR電路152中輸入第一鎖存信號SIGO — 0 ~ SIGO —4中各自相鄰的信號，輸出TRMO — 1 ~ TRMO - 4。 TRMO _ 1 ~ TRMO - 4 在倍周期延遲時(shí)鐘DCLKO的上升沿被鎖存到鎖存電路457,輸出第一判定 信號GATEO — 1 ~ GATEO 一 4 (第 一判定信號436 )。
第一信號邏輯判定電路424由EX-OR電路462構(gòu)成。EX-OR電路462 中輸入第一判定信號GATEO- 1 GATE0-4，輸出第一邏輯判定信號
GATE0FIX (第一邏輯判定信號438 )。該第一邏輯判定信號GATE0FIX在 第一判定信號GATEO-1 GATE0-4全部為相同邏輯時(shí)為"L，，，除此以 外為"H"。
第一鎖存信號控制電路群418由5個邏輯元件電路461構(gòu)成。邏輯元件 電路461中分別輸入第三鎖存信號LSIG0-0-LSIG0 —4、第一邏輯判定信 號GATEOFIX和第 一 判定信號GATEO - 1 ~ GATEO - 4,輸出第 一被控制鎖 存信號(第一被控制鎖存信號432)。
第五鎖存電路群420由5個鎖存電路459構(gòu)成，在倍周期延遲時(shí)鐘 DCLK0的上升沿分別鎖存從邏輯元件電路461輸出的第 一被控制鎖存信號， 分別輸出第五鎖存信號DATAO —0-DATA0 —4 (第五鎖存信號440)。
第二鎖存電路群415由5個鎖存電路454構(gòu)成，分別在倍周期延遲時(shí)鐘 DCLK0 DCLK4的下降沿鎖存被延遲輸入信號SIG，分別輸出第二鎖存信 號SIG1 _ 0 ~ SIG1 — 4 (第二鎖存信號429 )。
第四鎖存電路群417由5個鎖存電路456構(gòu)成，分別在倍周期延遲時(shí)鐘 DCLKO ~ DCLK4的下降沿鎖存第二鎖存信號SIG1 — 0 ~ SIG1 - 4，分別輸出 第四鎖存信號LSIG1 — 0 LSIG1—4 (第四鎖存信號431)。
第二輸入信號獲取時(shí)序判定電路423由4個EX-NOR電路152和4個 鎖存電路458構(gòu)成。EX-NOR電路152中輸入笫二鎖存信號SIG1 — 0~ SIG1 —4各自相鄰的信號，輸出TRM1 — 1 ~ TRM1 一 4。 TRM1 — 1 ~ TRM1 — 4在 倍周期延遲時(shí)鐘DCLKO的下降沿被鎖存到鎖存電路458,輸出第二判定信 號GATE1 一 1 ~ GATE1 _ 4 (第二判定信號437 )。
第二信號邏輯判定電路425由EX-OR電路462構(gòu)成。EX-OR電路462 中輸入第二判定信號GATE1 — 1 ~ GATE1 — 4，輸出第二邏輯判定信號 GATEIFIX (第二邏輯判定信號439)。該第二邏輯判定信號GATEIFIX在 第二判定信號GATE1 —1-GATE1 —4全部為相同邏輯時(shí)為"L",除此以 外為"H"。
第二鎖存信號控制電路群419由5個邏輯元件電路461構(gòu)成。邏輯元件
電路461中分別輸入第四鎖存信號LSIG1-0~LSIG1 —4、第二邏輯判定信 號GATE1FIX和第二判定信號GATE1 — 1 ~ GATE1 - 4,輸出第二被控制鎖 存信號(第二被控制鎖存信號433 )。
第六鎖存電路群421由5個鎖存電路460構(gòu)成，分別在倍周期延遲時(shí)鐘 DCLKO的下降沿鎖存從邏輯元件電路461輸出的第二被控制鎖存信號，分 別輸出第六鎖存信號DATA1 — 0 ~ DATA1 — 4 (第六鎖存信號441 )。
鎖存信號選擇器電路群426由5個選擇器463構(gòu)成，該鎖存信號選擇器 電路群426中分別輸入第一判定信號GATEO— 1 -GATEO —4和第二判定信 號GATE1 — 1 ~ GATE1 — 4。選擇器463根據(jù)倍周期延遲時(shí)鐘DCLKO選擇 第一判定信號GATEO — 1 ~ GATEO — 4和第二判定信號GATE1 — 1 ~ GATE1 —4中的任意一個判定信號，作為選擇鎖存信號(選擇鎖存信號442)輸出。
從鎖存信號選擇器電路群426輸出的選擇鎖存信號輸入到OR電路153, 作為確定輸入信號DATA (確定輸入信號111)輸出。
圖12示出在圖11所示的電路結(jié)構(gòu)中時(shí)序調(diào)整操作的波形。
最初，輸入信號為"L"，第一鎖存信號SIGO —0-SIG0 —4、第二鎖存 信號SIG1 —0-SIG1 —4、第三鎖存信號LSIG0_0~LSIG0 —4、第四鎖存信 號LSIG1-0-LSIG1 —4、第五鎖存信號DATA0-0-DATA0 —4、第六鎖 存信號DATA1 — 0 ~ DATA1 — 4以及DATA為"L"。而且，TRM0 — 1 ~ TRM0 —4、 TRM1 — 1 ~ TRM1 一 4、第 一判定信號GATE0 _ 1 ~ GATE0 — 4以及第 二判定信號GATE1 一 1 ~ GATE1 — 4為"H，，，第一邏輯判定信號GATE0FIX 和第二邏輯判定信號GATE1FIX為"L，，。因?yàn)榈谝慌卸ㄐ盘朑ATE0—1 ~ GATE0 — 4為"H"，第一邏輯判定信號GATEOFIX為"L",所以第三鎖 存信號LSIG0-1 LSIG0 —4輸入的邏輯元件電路461的輸出變?yōu)?L", 第三鎖存信號LSIG0 —0輸入的邏輯元件電路461的輸出變?yōu)橛行?。同樣?因?yàn)榈诙卸ㄐ盘朑ATE1 —1-GATE1 —4為"H"，第二邏輯判定信號 GATE1FIX為"L，，，所以第四鎖存信號LSIG1 —1-LSIG1 —4輸入的邏輯 元件電路461的輸出變?yōu)?L"，第四鎖存信號LSIG1-0輸入的邏輯元件
電路461的輸出變?yōu)橛行А?br> (時(shí)刻T41前后的操作)
在倍周期延遲時(shí)鐘DCLK0的上升沿時(shí)刻，第三鎖存信號LSIG0 —0~ LSIG0-4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路459,第五鎖 存信號DATAO — 0 ~ DATAO - 4為"L"。此時(shí)，由于倍周期延遲時(shí)鐘DCLKO 變?yōu)?H，，，所以第五鎖存信號DATA0-0~DATA0-4分別從對應(yīng)的選擇 器463輸出，結(jié)果是，確定輸入信號DATA仍為"L"。
另外，在倍周期延遲時(shí)鐘DCLK0 DCLK4的上升沿時(shí)刻，第一鎖存信 號SIGO - 0 ~ SIGO — 4被鎖存到鎖存電路455，第三鎖存信號LSIGO — 0 ~ LSIGO —4為"L，，。
另外，在倍周期延遲時(shí)鐘DCLKO的上升沿時(shí)刻，EX-NOR電路152的 輸出TRM0_ 1 TRM0 — 4被鎖存到鎖存電路457,第一判定信號GATEO 一 1 GATE0一4為"H，，。因?yàn)榈谝慌卸ㄐ盘朑ATE0一l GATE0 — 4全部為 相同邏輯，所以第一邏輯判定信號GATEOFIX為"L"。因?yàn)榈谝慌卸ㄐ盘?GATEO — 1 ~ GATEO — 4為"H，，，第 一邏輯判定信號GATEOFIX為"L，，， 所以第三鎖存信號LSIGO- 1 ~LSIGO —4輸入的邏輯元件電路461的輸出為 "L"，第三鎖存信號LSIG0 — 0輸入的邏輯元件電路461的輸出為有效。
另外，輸入信號變?yōu)?H"，在時(shí)刻T41被延遲輸入信號SIG變?yōu)?H" 時(shí)，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK3、 DCLK4在時(shí)刻T41之后的時(shí)刻變?yōu)樯仙?沿，所以根據(jù)倍周期延遲時(shí)鐘DCLK3 、 DCLK4的上升沿鎖存凈皮延遲輸入信 號SIG的鎖存電路453分別鎖存"H"，第一鎖存信號SIGO —3、 SIGO — 4 在圖示的時(shí)刻變?yōu)?H"。另一方面，因?yàn)楸吨芷谘舆t時(shí)鐘DCLKO DCLK2 在時(shí)刻T41之前的時(shí)刻變?yōu)樯仙?，所以根?jù)倍周期延遲時(shí)鐘DCLKO-DCLK2的上升沿鎖存被延遲輸入信號SIG的鎖存電路453分別鎖存被延遲 輸入信號SIG變?yōu)?H，，之前、即"L",第一鎖存信號SIGO —0 SIG0一2 在圖示的時(shí)刻為"L"。
在時(shí)刻T41以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的上升沿鎖存被延遲輸
入信號SIG的鎖存電路453鎖存被延遲輸入信號SIG之后，因?yàn)樵诘谝绘i 存信號中SIGO —0~ SIG0-2為相同邏輯，且SIGO —3和SIGO —4為相同邏 輯，而SIGO —2和SIG0-3為相互不同的邏輯，所以TRMO-1-TRMO —2 和TRMO 一 4為"H" ， TRMO - 3為"L"。 (時(shí)刻T42前后的操作)
在倍周期延遲時(shí)鐘DCLKO的下降沿時(shí)刻，第四鎖存信號LSIG1 —0~ LSIG1 — 4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路460，第六鎖 存信號DATA1 — O-DATAl — 4為"L"。此時(shí)，由于倍周期延遲時(shí)鐘DCLKO 變?yōu)?L",所以第六鎖存信號DATA1 —0 DATAl — 4分別從對應(yīng)的選擇 器463輸出，結(jié)果是，確定輸入信號DATA仍為"L"。
另外，在倍周期延遲時(shí)鐘DCLKO ~ DCLK4的下降沿時(shí)刻，第二鎖存信 號SIGl —0~ SIGl —4被鎖存到鎖存電路456,第四鎖存信號LSIG1 — 0 ~ LSIG1 — 4為"L"。
另外，在倍周期延遲時(shí)鐘DCLKO的下降沿時(shí)刻，EX-NOR電路152的 輸出TRM1 — 1 ~ TRM1 — 4被鎖存到鎖存電路458，第二判定信號GATE1 — 1~GATE1—4為"H"。因?yàn)榈诙卸ㄐ盘朑ATE1 — 1 GATE1 — 4全部為 相同邏輯，所以第二邏輯判定信號GATE1FIX為"L"。因?yàn)榈诙卸ㄐ盘?GATE1 _ 1 ~ GATE1 — 4為"H",第二邏輯判定信號GATE1FIX為"L"， 所以第四鎖存信號LSIG1 - 1 ~ LSIG1 — 4輸入的邏輯元件電路461的輸出為 "L",第四鎖存信號LSIGl — 0輸入的邏輯元件電路461的輸出為有效。
另外，輸入信號變?yōu)?L"，在時(shí)刻T42被延遲輸入信號SIG變?yōu)?L" 時(shí)，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK3 、 DCLK4在時(shí)刻T42之后的時(shí)刻變?yōu)橄陆?沿，所以根據(jù)倍周期延遲時(shí)鐘DCLK3、 DCLK4的下降沿鎖存被延遲輸入信 號SIG的鎖存電路454分別鎖存"L"，第二鎖存信號SIGl-3、 SIGl —4 在圖示的時(shí)刻為"L"。另一方面，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK0-DCLK2 在時(shí)刻T42之前的時(shí)刻變?yōu)橄陆笛?，所以根?jù)倍周期延遲時(shí)鐘DCLKO-DCLK2的下降沿鎖存被延遲輸入信號SIG的鎖存電路454分別鎖存"H"，
第二鎖存信號SIG1-0-SIG1 —2變?yōu)?H"。
在時(shí)刻T42以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的下降沿鎖存被延遲輸 入信號SIG的鎖存電路454鎖存被延遲輸入信號SIG之后，因?yàn)樵诘诙i 存信號中SIG1 — 0~ SIG1—2為相同邏輯，且SIG1 - 3和SIG1 -4為相同邏 輯，而SIG1-2和SIG1 — 3為相互不同的邏輯，所以TRMl-l~TRMl-2 和TRM1 — 4為"H" , TRM1 — 3為"L"。 (時(shí)刻T43前后的操作)
在倍周期延遲時(shí)鐘DCLKO的上升沿時(shí)刻，第三鎖存信號LSIG0 —0~ LSIG0 —4輸入的邏輯元件電路461的輸出4皮鎖存到鎖存電路459,第五鎖 存信號DATAO — 0 ~ DATAO — 4為"L"。此時(shí)，由于倍周期延遲時(shí)鐘DCLKO 變?yōu)?H",所以第五鎖存信號DATA0 — 0-DATA0 —4分別從對應(yīng)的選擇 器463輸出，結(jié)果是，確定輸入信號DATA仍為"L"。
另外，在倍周期延遲時(shí)鐘DCLK0 DCLK4的上升沿時(shí)刻，第一鎖存信 號SIGO — 0 ~ SIGO — 4被鎖存到鎖存電路455，第三鎖存信號LSIGO — 0 ~ LSIG0-2為"L" , LSIG0-3 LSIG0-4變?yōu)?H，，。
另外，在倍周期延遲時(shí)鐘DCLKO的上升沿時(shí)刻，EX-NOR電路152的 輸出TRMO — 1 ~ TRMO _ 4被鎖存到鎖存電路457,第一判定信號GATEO 一 1 ~ GATEO — 2和GATEO — 4為"H" , GATEO — 3變?yōu)?L"。因?yàn)榈?一判 定信號GATEO— 1 -GATEO —4并非全部是相同邏輯，所以第一邏輯判定信 號GATEOFIX變?yōu)?H"。因?yàn)榈谝慌卸ㄐ盘朑ATEO 一 1 ~ GATEO — 2和 GATEO —4為"H" ， GATEO —3為"L"，第一邏輯判定信號GATEOFIX 為"H"，所以第三鎖存信號LSIGO —0~ LSIGO —2和LSIGO _ 4輸入的邏 輯元件電路461的輸出為"L"，第三鎖存信號LSIGO —3輸入的邏輯元件 電路461的輸出為有效。'
另外，輸入信號變?yōu)?H"，在時(shí)刻T43被延遲輸入信號SIG變?yōu)?H" 時(shí)，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK3、 DCLK4在時(shí)刻T43之后的時(shí)刻變?yōu)樯仙?沿，所以根據(jù)倍周期延遲時(shí)鐘DCLK3、 DCLK4的上升沿鎖存被延遲輸入信
號SIG的鎖存電路453分別鎖存"H"，第一鎖存信號SIG0-3、 SIGO — 4 為"H"。另一方面，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK0 DCLK2在時(shí)刻T43之 前的時(shí)刻變?yōu)樯仙兀愿鶕?jù)倍周期延遲時(shí)鐘DCLKO ~ DCLK2的上升沿 鎖存被延塔輸入信號SIG的鎖存電路453分別鎖存"L"，第一鎖存信號SIG0 —0-SIG0 —2為"L"。
在時(shí)刻T43以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的上升沿鎖存被延遲輸 入信號sig的鎖存電路453鎖存被延遲輸入信號sig之后，因?yàn)樵诘谝绘i 存信號中sig0 — 0 ~ sig0 — 2為相同邏輯，且sig0 — 3和sig0 - 4為相同邏 輯，而sig0 —2和sig0 —3為相互不同的邏輯，所以trm0—1 - trm0-2 和trmo — 4為"h" , trmo 一 3為"l"。 (時(shí)刻t44前后的操作)
在倍周期延遲時(shí)鐘dclko的下降沿時(shí)刻，第四鎖存信號lsig1 — 0-lsig1-4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路460,第六鎖 存信號data1 — 0 ~ data1 _ 4為"l"。此時(shí)，由于倍周期延遲時(shí)鐘dclko 變?yōu)?l",所以第六鎖存信號data1 — 0 ~ data1 — 4分別從對應(yīng)的選擇 器463輸出，結(jié)果是，確定輸入信號data仍為"l"。
另外，在倍周期延遲時(shí)鐘dclk0 dclk4的下降沿時(shí)刻，第二鎖存信 號sig1 — 0~ sig1-4被鎖存到鎖存電路456,第四鎖存信號lsig1—0~ lsig1 —2變?yōu)?h" , lsig1 — 3 lsig1 _4為"l"。
另外，在倍周期延遲時(shí)鐘dclko的下降沿時(shí)刻，ex-nor電路152的 輸出trm1 — 1 ~ trm1 — 4被鎖存到鎖存電路458,第二判定信號gate1 — 1 — gate1 —2和gate1 —4為"h" , gate1 —3變?yōu)?l"。因?yàn)榈诙?定信號gate1 — 1 ~ gate1 — 4并非全部為相同邏輯，所以第二邏輯判定信 號gate1fix變?yōu)?h"。因?yàn)轶识卸ㄐ盘杇ate1 —1~gate1—2和 gate1 — 4為"h，， ， GAtE1 —3為"l，，，第二邏輯判定信號gate1fix 為"h，，，所以第四鎖存信號lsig1 — 1-lsig1 — 2和lsig1 —4輸入的邏 輯元件電路461的輸出為"l，，，第四鎖存信號lsig1 — 3輸入的邏輯元件
電路461的輸出為有效。
另外，輸入信號保持"H"，在時(shí)刻T44被延遲輸入信號SIG為"H" 時(shí)，根據(jù)倍周期延遲時(shí)鐘DCLK0~DCLK4的下降沿鎖存被延遲輸入信號 SIG的鎖存電路454分別鎖存"H",第二鎖存信號SIG1 —0~SIG1 —2保 持"H"，第二鎖存信號SIGl — 3 SIGl-4在圖示的時(shí)刻變?yōu)?H，，。
在時(shí)刻T44以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的下降沿鎖存被延遲輸 入信號SIG的鎖存電路454鎖存被延遲輸入信號SIG之后，因?yàn)榈诙i存 信號SIG1 —0~SIGl-4全部為相同邏輯，所以TRM1 —1-TRM1 —4為 "H，，。
(時(shí)刻T45前后的操作)
在倍周期延遲時(shí)鐘DCLK0的上升沿時(shí)刻，第三鎖存信號LSIG0 —0~ LSIG0-4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路459,第五鎖 存信號DATAO 一 0 ~ DATAO _ 2和DATAO — 4為"L" , DATAO — 3變?yōu)?H"。 此時(shí)，由于倍周期延遲時(shí)鐘DCLKO變?yōu)?H",所以第五鎖存信號DATAO —0 DATA0-4分別從對應(yīng)的選擇器463輸出。因此，在倍周期延遲時(shí)鐘 DCLKO變?yōu)?H"的時(shí)刻'，確定輸入信號DATA變?yōu)?H"。
另外，在倍周期延遲時(shí)鐘DCLK0-DCLK4的上升沿時(shí)刻，第一鎖存信 號SIGO — 0 ~ SIGO — 4被鎖存到鎖存電路455,第三鎖存信號LSIGO — 0 ~ LSIGO 一 2為"L" ， LSIGO — 3 ~ LSIGO 一 4為"H"。
另外，在倍周期延遲時(shí)鐘DCLKO上升沿時(shí)刻，EX-NOR電路152的輸 出TRMO_ 1 ~ TRMO —4被鎖存到鎖存電路457，第一判定信號GATEO 一 1 ~ GATEO — 2和GATEO — 4為"H" , GATEO — 3為"L"。因?yàn)榈谝慌卸ㄐ?號GATEO — 1 ~ GATEO — 4并非全部是相同邏輯，所以第一邏輯判定信號 GATEOFIX為"H"。因?yàn)榈?一判定信號GATEO — 1 ~ GATEO — 2和GATEO 一4為"H，， ， GATE0 —3為"L",第一邏輯判定信號GATEOFIX為"H"， 所以第三鎖存信號LSIGO — 0 ~ LSIGO — 2和LSIGO — 4輸入的邏輯元件電路 461的輸出為"L"，第三鎖存信號LSIGO —3輸入的邏輯元件電路461的輸
出為有效。
另外，輸入信號變?yōu)?L"，在時(shí)刻T45被延遲輸入信號SIG變?yōu)?L" 時(shí)，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK3、 DCLK4在時(shí)刻T45之后的時(shí)刻變?yōu)樯仙?沿，所以根據(jù)倍周期延遲時(shí)鐘DCLK3、 DCLK4的上升沿鎖存被延遲輸入信 號SIG的鎖存電路453分別鎖存"L"，第一鎖存信號SIG0 —3、 SIG0-4 變?yōu)?L"。另一方面，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK0~DCLK2在時(shí)刻T45 之前的時(shí)刻變?yōu)樯仙?，所以根?jù)倍周期延遲時(shí)鐘DCLK0 ~ DCLK2的上升 沿鎖存被延遲輸入信號SIG的鎖存電路453分別鎖存"H"，第一鎖存信號 SIG0_0~SIG0 —2變?yōu)?H"。
在時(shí)刻T45以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的上升沿鎖存被延遲輸 入信號SIG的鎖存電路453鎖存被延遲輸入信號SIG之后，因?yàn)樵诘谝绘i 存信號中SIG0 —0~ SIG0 —2為相同邏輯，且SIG0 —3和SIG0 —4為相同邏 輯，而SIG0-2和SIG0 —3為相互不同的邏輯，所以TRM0—1-TRM0 — 2 和TRM0 _ 4為"H" ， TRM0 — 3為"L"。 (時(shí)刻T46前后的"t栗作)
在倍周期延遲時(shí)鐘DCLK0的下降沿時(shí)刻，第四鎖存信號LSIG1_0~ LSIG1 — 4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路460,第六鎖 存信號DATA1 - 0 ~ DATA1 — 4為"L"。此時(shí)，由于倍周期延遲時(shí)鐘DCLK0 變?yōu)?L，，，所以第六鎖存信號DATA1—0-DATA1—4從選擇器463輸出， 確定輸入信號DATA為"L"。
另外，在倍周期延遲時(shí)鐘DCLK0 DCLK4的下降沿時(shí)刻，第二鎖存信 號SIG1 —0~SIG1_4被鎖存到鎖存電路456,第四鎖存信號LSIG1 —0~ LSIG1 — 4變?yōu)?H，，。
另外，在倍周期延遲時(shí)鐘DCLKO的下降沿時(shí)刻，EX-NOR電路152的 輸出TRM1 — 1 ~ TRM1 — 4被鎖存到鎖存電路458,第二判定信號GATE1 -1 — GATE1一4變?yōu)?H"。因?yàn)榈诙卸ㄐ盘朑ATE1 —1 GATEl-4全部 為相同邏輯，所以第二邏輯判定信號GATE1FIX變?yōu)?L"。因?yàn)榈诙卸ㄐ盘朑ATE1 — 1 ~ GATE1 — 4為"H，，，第二邏輯判定信號GATE1FIX為"L"， 所以第四鎖存信號LSIG1 - 1 -LSIG1 — 4輸入的邏輯元件電路461的輸出為 "L"，第四鎖存信號LSIG1— 0輸入的邏輯元件電路461的輸出為有效。 另外，輸入信號變?yōu)?H",在時(shí)刻T46被延遲輸入信號SIG變?yōu)?H" 時(shí)，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK2-DCLK4在時(shí)刻T46之后的時(shí)刻變?yōu)橄陆?沿，所以根據(jù)倍周期延遲時(shí)鐘DCLK2 DCLK4的下降沿鎖存被延遲輸入信 號SIG的鎖存電路454分別鎖存"H"，第二鎖存信號SIG1-2-SIG1 —4 在圖示的時(shí)刻為"H"。另一方面，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK0-DCLK1 在時(shí)刻T46之前的時(shí)刻變?yōu)橄陆笛兀圆鹏迵?jù)倍周期延遲時(shí)鐘DCLK0-DCLK1的下降沿鎖存被延遲輸入信號SIG的鎖存電路454分別鎖存"L"， 第二鎖存信號SIG1 — 0 ~ SIG1 — 1變?yōu)?L"。
在時(shí)刻T46以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的下降沿鎖存被延遲輸 入信號SIG的鎖存電路454鎖存被延遲輸入信號SIG之后，因?yàn)樵诘诙i 存信號中SIG1 — 0~ SIG1 — 1為相同邏輯，且SIG1 一2和SIG1 — 4為相同邏 輯，而SIG1 — 1和SIG1 _2為相互不同的邏輯，所以TRM1 — 1和TRM1— 3 ~ TRM1 — 4為"H" , TRM1 — 2為"L，，。 (時(shí)刻T47前后的操作)
在倍周期延遲時(shí)鐘D.CLKO的上升沿時(shí)刻，第三鎖存信號LSIG0-0-LSIG0 —4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路459,第五鎖 存信號DATAO - 0 ~ DATAO — 2和DATAO — 4為"L，， ， DATAO — 3為"H，，。 此時(shí)，由于倍周期延遲時(shí)鐘DCLKO變?yōu)?H"，所以第五鎖存信號DATAO —0 ~ DATAO — 4從選擇器463輸出，確定輸入信號DATA變?yōu)?H"。
另外，在倍周期延遲時(shí)鐘DCLK0 DCLK4的上升沿時(shí)刻，第一鎖存信 號SIGO — 0 ~ SIGO — 4被鎖存到鎖存電路455，第三鎖存信號LSIGO - 0 ~ LSIG0 —2變?yōu)?H" ， LSIG0-3~LSIG0 —4變?yōu)?L"。
另外，在倍周期延遲時(shí)鐘DCLKO的上升沿時(shí)刻，EX-NOR電路152的 輸出TRM0 — 1 ~ TRM0 - 4被鎖存到鎖存電路457,第一判定信號GATE0 —
1 GATE0-2和GATE0 —4為"H" , GATEO — 3為"L"。因?yàn)榈谝慌卸?信號GATEO — 1 ~GATEO —4并非全部是相同邏輯，所以第一邏輯判定信號 GATEOFIX為"H"。因?yàn)榈?一判定信號GATEO - 1 ~ GATEO — 2和GATEO —4為"H" , GATEO —3為"L"，第一邏輯判定信號GATEOFIX為"H", 所以第三鎖存信號LSIGO — 0 ~ LSIGO — 2和LSIGO - 4輸入的邏輯元件電路 461的輸出為"L",第三鎖存信號LSIGO —3輸入的邏輯元件電路461的輸 出為有效。
另外，輸入信號變?yōu)?L，，，在時(shí)刻T47被延遲輸入信號SIG變?yōu)?L" 時(shí)，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK2-DCLK4在時(shí)刻T47之后的時(shí)刻變?yōu)樯仙?沿，所以根據(jù)倍周期延遲時(shí)鐘DCLK2 ~ DCLK4的上升沿鎖存被延遲輸入信 號SIG的鎖存電路453分別鎖存"L",第一鎖存信號SIGO — 2 ~ SIGO — 4 變?yōu)?L"。另一方面，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK0 DCLK1在時(shí)刻T47 之前的時(shí)刻變?yōu)樯仙?，所以根?jù)倍周期延遲時(shí)鐘DCLK0 DCLK1的上升 沿鎖存被延遲輸入信號SIG的鎖存電路453分別鎖存"H",第一鎖存信號 SIGO — 0 ~ SIGO — 1為"H，，。
在時(shí)刻T47以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的上升沿鎖存被延遲輸 入信號SIG的鎖存電路453鎖存被延遲輸入信號SIG之后，因?yàn)樵诘谝绘i 存信號中SIGO — 0~ SIGO — 1為相同邏輯，且SIGO —2和SIG0_4為相同邏 輯，而SIGO—1和SIGO —2為相互不同的邏輯，所以TRMO—1和TRMO-S-TRMO—U "H" ， T固0 — 2為"L"。 (時(shí)刻T48前后的操作)
在倍周期延遲時(shí)鐘DCLKO的下降沿時(shí)刻，第四鎖存信號LSIGl — O-LSIG1 -4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路460,第六鎖 存信號DATA1 —O變?yōu)?H" ， DATA1 —l-DATAl —4為"L"。此時(shí)， 由于倍周期延遲時(shí)鐘DCLKO變?yōu)?L"，所以第六鎖存信號DATAl-O-DATAl-4從選擇器463輸出，確定輸入信號DATA為"H"。
另外，在倍周期延遲時(shí)鐘DCLKO DCLK4的下降沿時(shí)刻，第二鎖存信
號SIG1—0-SIG1—4被鎖存到鎖存電路456,第四鎖存信號LSIG1 — 0 ~ LSIG1-1變?yōu)?L" , LSIG1— 2 — LSIG1 一4為"H"。
另外，在倍周期延遲時(shí)鐘DCLKO的下降沿時(shí)刻，EX-NOR電路152的 輸出TRM1 - 1 ~ TRM1 — 4被鎖存到鎖存電路458,第二判定信號GATE1 — 1和GATE1 —3 GATEl-4為"H" , GATEl-2變?yōu)?L"。因?yàn)榈诙?定信號GATE1 - 1 ~ GATE1 — 4并非全部是相同邏輯，所以第二邏輯判定信 號GATE1FIX變?yōu)?H"。因?yàn)榈诙卸ㄐ盘朑ATE1 —1和GATEl — 3~ GATE1 —4為"H" ， GATE1-2為"L"，第二邏輯判定信號GATE1FIX 為"H",所以第四鎖存信號LSIG1 — 0-LSIG1 — 1和LSIG1 — 3 ~LSIG1— 4輸入的邏輯元件電路461的輸出為"L，，，第四鎖存信號LSIG1—2輸入的 邏輯元件電路461的輸出為有效。
另外，輸入信號變?yōu)?H"，在時(shí)刻T48被延遲輸入信號SIG變?yōu)?H" 時(shí)，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK4在時(shí)刻T48之后的時(shí)刻變?yōu)橄陆笛?，所?根據(jù)倍周期延遲時(shí)鐘DCLK4的下降沿鎖存被延遲輸入信號SIG的鎖存電路 454鎖存"H"，第二鎖存信號SIG1 —4在圖示的時(shí)刻為"H"。另一方面， 因?yàn)楸吨芷谘舆t時(shí)鐘DCLKO DCLK3在時(shí)刻T48之前的時(shí)刻變?yōu)橄陆笛兀?所以才艮據(jù)倍周期延遲時(shí)鐘DCLKO DCLK3的下降沿鎖存被延遲輸入信號 SIG的鎖存電路454分別鎖存"L",第二鎖存信號SIG1-0~SIG1 —3變?yōu)?。
在時(shí)刻T48以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的下降沿鎖存被延遲輸 入信號SIG的鎖存電路454鎖存被延遲輸入信號SIG之后，因?yàn)樵诘诙i 存信號中SIG1 — 0~ SIG1 — 3為相同邏輯，而SIG1 — 3和SIG1 — 4為相互不 同的邏輯，所以TRM1 — 1 ~ TRM1 - 3為"H" ， TRM1 _ 4為"L"。 (時(shí)刻T49前后的操作)
在倍周期延遲時(shí)鐘DCLKO的上升沿時(shí)刻，第三鎖存信號LSIG0 — 0-LSIG0 —4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路459，第五鎖 存信號DATAO — 0 ~ DATAO — 4變?yōu)?L，，。此時(shí)，由于倍周期延遲時(shí)鐘DCLKO
變?yōu)?H"，所以第五鎖存信號DATAO —C~DATA0 —4從選擇器463輸出， 確定輸入信號DATA變?yōu)?L"。
另外，在倍周期延遲時(shí)鐘DCLK0 DCLK4的上升沿時(shí)刻，第一鎖存信 號SIGO — 0 ~ SIGO - 4被鎖存到鎖存電路455,第三鎖存信號LSIGO - 0 ~ LSIGO—l為"H，， ， LSIG0 — 2~LSIG0 —4變?yōu)?L"。
另外，在倍周期延遲時(shí)鐘DCLKO的上升沿時(shí)刻，EX-NOR電路152的 輸出TRMO — 1 ~ TRMO — 4被鎖存到鎖存電路457，第一判定信號GATEO — 1和GATEO —3 — GATE0 —4變?yōu)?H" , GATEO —2變?yōu)?L"。因?yàn)榈谝?判定信號GATEO _ 1 ~ GATEO — 4并非全部是相同邏輯，所以第 一邏輯判定 信號GATEOFIX為"H"。因?yàn)榈谝慌卸ㄐ盘朑ATEO _ 1和GATEO — 3 ~ GATEO —4為"H" , GATEO —2為"L",第一邏輯判定信號GATEOFIX 為"H"，，所以第三鎖存信號LSIGO — 0 ~ LSIGO _ 1和LSIGO — 3 ~ LSIGO 一 4輸入的邏輯元件電路461的輸出為"L",第三鎖存信號LSIGO —2輸入的 邏輯元件電路461的輸出為有效。
另外，輸入信號變?yōu)?L"，在時(shí)刻T49被延遲輸入信號SIG變?yōu)?L" 時(shí)，因?yàn)楸吨芷谘舆t時(shí)鐘DCLK4在時(shí)刻T49之后的時(shí)刻變?yōu)樯仙?，所?根據(jù)倍周期延遲時(shí)鐘DCLK4的上升沿鎖存被延遲輸入信號SIG的鎖存電路 453鎖存"L",第一鎖存信號SIG0-4為"L"。另一方面，因?yàn)楸吨芷谘?遲時(shí)鐘DCLKO ~ DCLK3在時(shí)刻T49之前的時(shí)刻變?yōu)樯仙?，所以才艮?jù)倍周 期延遲時(shí)鐘DCLKO ~ DCLK3的上升沿鎖存被延遲輸入信號SIG的鎖存電路 453分別鎖存"H",第一鎖存信號SIGO —0~ SIGO —3變?yōu)?H"。
在時(shí)刻T49以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的上升沿鎖存被延遲輸 入信號SIG的鎖存電路453鎖存被延遲輸入信號SIG之后，因?yàn)樵诘谝绘i 存信號中SIGO — 0 ~ SIGO — 3為相同邏輯，而SIGO —3和SIGO —4為相互不 同的邏輯，所以TRMO—1 ~TRM0 —3為"H" , TRMO — 4為"L"。
(時(shí)刻T410前后的操作)
在倍周期延遲時(shí)鐘DCLKO的下降沿時(shí)刻，第四鎖存信號LSIG1-0-
LSIG1 — 4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路460,第六鎖 存信號DATA1 — 0 ~ DATA1 - 1和DATA1 - 3 ~ DATA1 - 4變?yōu)?L，，， DATAl — 2變?yōu)?H"。此時(shí)，由于倍周期延遲時(shí)鐘DCLK0變?yōu)?L",所 以第六鎖存信號DATA1 - 0 ~ DATA1 — 4從選擇器463輸出，確定輸入信號 DATA變?yōu)?H"。
另外，在倍周期延遲時(shí)鐘DCLK0 DCLK4的下降沿時(shí)刻，第二鎖存信 號SIG1-0 SIG1 —4被鎖存到鎖存電路456,第四鎖存信號LSIG1 — 0 ~ LSIGl — 3變?yōu)?L" , LSIG1 —4為"H"。
另外，在倍周期延遲時(shí)鐘DCLKO的下降沿時(shí)刻，EX-NOR電路152的 輸出TRM1 — 1 ~ TRM1 — 4被鎖存到鎖存電路458，第二判定信號GATE1 -1 ~ GATE1 — 3變?yōu)?H" , GATE1 — 4變?yōu)?L"。因?yàn)榈诙卸ㄐ盘朑ATE1 -1-GATE1—4并非全部是相同邏輯，所以第二邏輯判定信號GATE1FIX 為"H"。因?yàn)榈诙卸?號GATE1 — 1 GATE1 一3為"H" ， GATE1一4 為"L，，，第二邏輯判定信號GATE1FIX為"H，，，所以第四鎖存信號LSIG1 一 0 ~ LSIG1 — 3輸入的邏輯元件電路461的輸出為"L",第四鎖存信號LSIG1 —4輸入的邏輯元件電路461的輸出為有效。
另外，輸入信號保持"L",在時(shí)刻T410附近被延遲輸入信號SIG為 "L"時(shí)，根據(jù)倍周期延遲時(shí)鐘DCLK0-DCLK4的下降沿鎖存被延遲輸入 信號SIG的鎖存電路454分別鎖存"L",第二鎖存信號SIG1 - 0 ~ SIG1 一4 在圖示的時(shí)刻變?yōu)?L"。
在時(shí)刻T410以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的下降沿鎖存被延遲 輸入信號SIG的鎖存電路454鎖存被延遲輸入信號SIG之后，因?yàn)樵诘诙?鎖存信號中SIG1 — 0~ SIG1 — 4為相同邏輯，所以TRM1 — 1 ~ TRM1 — 4為 "H，，。
(時(shí)刻T411前后的操作) 在倍周期延遲時(shí)鐘DCLKO的上升沿時(shí)刻，第三鎖存信號LSIG0-0-LSIG0-4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路459,第五鎖
存信號DATAO — 0 ~ DATAO - 4為"L"。此時(shí)，由于倍周期延遲時(shí)鐘DCLKO 變?yōu)?H"，所以第五鎖存信號DATAO —0 DATA0-4從選擇器463輸出， 確定輸入信號DATA變?yōu)?L"。
另外，在倍周期延遲時(shí)鐘DCLK0-DCLK4的上升沿時(shí)刻，第一鎖存信 號SIGO — 0 ~ SIGO — 4被鎖存到鎖存電路455，第三鎖存信號LSIGO - 0 ~ LSIGO —3變?yōu)?H" , LSIG0 — 4為"L"。
另外，在倍周期延遲時(shí)鐘DCLKO的上升沿時(shí)刻，EX-NOR電路152的 輸出TRMO — 1 ~ TRMO — 4被鎖存到鎖存電路457，第 一判定信號GATEO _ 1 -GATE0-3變?yōu)?H" , GATEO —4變?yōu)?L"。因?yàn)榈谝慌卸ㄐ盘朑ATEO —1-GATE0 — 4并非全部是相同邏輯，所以第一邏輯判定信號GATEOFIX 為"H"。因?yàn)榈谝慌卸ㄐ盘朑ATEO—1— GATEO —3為"H" , GATEO 一 4 為"L",第一邏輯判定信號GATEOFIX為"H",所以第三鎖存信號LSIGO —0 ~ LSIGO — 3輸入的邏輯元件電路461的輸出為"L",第三鎖存信號LSIGO -4輸入的邏輯元件電路461的輸出為有效。
另外，輸入信號保持"L"，在時(shí)刻T411附近被延遲輸入信號SIG為 "L"時(shí)，根據(jù)倍周期延遲時(shí)鐘DCLKO DCLK4的上升沿鎖存被延遲輸入 信號SIG的鎖存電路453分別鎖存"L",第一鎖存信號SIGO一O-SIGO —4 變?yōu)?L"。
在時(shí)刻T411以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的上升沿鎖存被延遲 輸入信號SIG的鎖存電路453鎖存被延遲輸入信號SIG之后，因?yàn)樵诘谝?鎖存信號中SIGO 一 0 ~ SIGO _ 4為相同邏輯，TRMO _ 1 ~ TRMO — 4為"H"。 (時(shí)刻T412前后的操作)
在倍周期延遲時(shí)鐘DCLKO的下降沿時(shí)刻，第四鎖存信號LSIGI —0~ LSIGi-4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路460，第六鎖 存信號DATA1 —0-DATA1 — 3變?yōu)?L" ， DATAl—4變?yōu)?H"。此時(shí)， 由于倍周期延遲時(shí)鐘DCLKO變?yōu)?L"，所以第六鎖存信號DATA1 —0~ DATAl-4從選擇器463輸出，確定輸入信號DATA變?yōu)?H"。
另外，在倍周期延遲時(shí)鐘DCLK0 DCLK4的下降沿時(shí)刻，第二鎖存信 號SIG1-0-SIG1-4被鎖存到鎖存電路456,第四鎖存信號LSIG1 — 0 ~ LSIG1 _4變?yōu)?L"。
另外，在倍周期延遲時(shí)鐘DCLKO的下降沿時(shí)刻，EX-NOR電路152的 輸出TRM1 — 1 TRM1 — 4被鎖存到鎖存電路458,第二判定信號GATE1 — 1 GATEl-4變?yōu)?H"。因?yàn)榈诙卸ㄐ盘朑ATE1 —1 — GATE1 —4全部 是相同邏輯，所以第二邏輯判定信號GATE1FIX變?yōu)?L"。因?yàn)榈诙卸?信號GATE1 — 1 ~ GATE1 — 4為"H"，第二邏輯判定信號GATE1FIX為"L，，， 所以第四鎖存信號LSIG1 — 1 LSIG1 — 4輸入的邏輯元件電路461的輸出為 "L，，，第四鎖存信號LSIG1 —0輸入的邏輯元件電路461的輸出為有效。
另外，輸入信號保持"L"，在時(shí)刻T412附近被延遲輸入信號SIG為 "L"時(shí)，根據(jù)倍周期延遲時(shí)鐘DCLK0 DCLK4的下降沿鎖存被延遲輸入 信號SIG的鎖存電路454分別鎖存"L",第二鎖存信號SIG1 —0-SIG1—4 為"L"。
在時(shí)刻T412以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的下降沿鎖存被延遲 輸入信號SIG的鎖存電路454鎖存被延遲輸入信號SIG之后，因?yàn)樵诘诙?鎖存信號中SIG1 _0~ SIG1 — 4為相同邏輯，所以TRM1 — 1 ~ TRM1 — 4為 "H，， 。
(時(shí)刻T413前后的4喿作)
在倍周期延遲時(shí)鐘DCLKO的上升沿時(shí)刻，第三鎖存信號LSIG0-0-LSIG0-4輸入的邏輯元件電路461的輸出^皮鎖存到鎖存電路459，第五鎖 存信號DATAO — 0 ~ DATAO — 4為"L"。此時(shí)，由于倍周期延遲時(shí)鐘DCLKO 變?yōu)?H",所以第五鎖存信號DATAO —0-DATA0 —4從選擇器463輸出， 確定輸入信號DATA變?yōu)?L"。
另外，在倍周期延遲時(shí)鐘DCLK0 DCLK4的上升沿時(shí)刻，第一鎖存信 號SIGO — 0 ~ SIGO — 4被鎖存到鎖存電路455，第三鎖存信號LSIGO 一 0 ~ LSIG0 — 4為"L"。
另外，在倍周期延遲時(shí)鐘DCLKO的上升沿時(shí)刻，EX-NOR電路152的 輸出TRM0—1 TRM0-4被鎖存到鎖存電路457,第一判定信號GATEO-1 GATE0 — 4變?yōu)?H"。因?yàn)榈谝慌卸ㄐ盘朑ATEO-1 GATE0 — 4全部 是相同邏輯，所以第一邏輯判定信號GATEOFIX變?yōu)?L，，。因?yàn)榈谝慌卸?信號GATEO 一 1 ~ GATEO - 4為"H"，第 一邏輯判定信號GATEOFIX為"L"， 所以第三鎖存信號LSIGO- 1 LSIG0-4輸入的邏輯元件電路461的輸出為
"L"，第三鎖存信號LSIG0 — 0輸入的邏輯元件電路461的輸出為有效。 另外，輸入信號保持"L"，在時(shí)刻T413附近被延遲輸入信號SIG為
"L"時(shí)，根據(jù)倍周期延遲時(shí)鐘DCLK0 DCLK4的上升沿鎖存被延遲輸入 信號SIG的鎖存電路453分別鎖存"L",第一鎖存信號SIGO — 0 ~ SIGO — 4 為"L，，。
在時(shí)刻T413以后，根據(jù)倍周期延遲時(shí)鐘DCLK4的上升沿鎖存被延遲 輸入信號SIG的鎖存電路453鎖存被延遲輸入信號SIG之后，因?yàn)榈谝绘i 存信號SIGO _ 0 ~ SIGO _ 4為相同邏輯，所以TRMO 一 1 ~ TRMO — 4為"H，，。 (時(shí)刻T414前后的操作)
在倍周期延遲時(shí)鐘DCLKO的下降沿時(shí)刻，第四鎖存信號LSIG1-0-LSIG1 -4輸入的邏輯元件電路461的輸出被鎖存到鎖存電路460,第六鎖 存信號DATA1 — 0 ~ DATA1 — 4為"L"。此時(shí)，由于倍周期延遲時(shí)鐘DCLKO 變?yōu)?L，，，所以第六鎖存信號DATA1 — 0-DATA1 — 4從選擇器463輸出， 確定輸入信號DATA為"L"。
另外，在倍周期延遲時(shí)鐘DCLK0 DCLK4的下降沿時(shí)刻，第二鎖存信 號SIG1 —0-SIG1-4被鎖存到鎖存電路456,第四鎖存信號LSIG1 — 0 ~ LSIG1 — 4為"L"。
另外，在倍周期延遲時(shí)鐘DCLKO的下降沿時(shí)刻，EX-NOR電路152的 輸出TRM1 —1 TRMl-4被鎖存到鎖存電路458,第二判定信號GATEl-1 GATE1一4為"H"。因?yàn)榈诙卸ㄐ盘朑ATE1一1—GATE1一 4全部是 相同邏輯，所以第二邏輯判定信號GATE1FIX為"L"。因?yàn)榈诙卸ㄐ盘朑ATEl-l GATEl-4為"H"，第二邏輯判定信號GATE1FIX為"L", 所以第四鎖存信號LSIG1 — 1 LSIG1 -4輸入的邏輯元件電路461的輸出為
"L",第四鎖存信號LSIG1 —0輸入的邏輯元件電路461的輸出為有效。 另外，輸入信號保持"L"，在時(shí)刻T414附近被延遲輸入信號SIG為
"L"時(shí)，根據(jù)倍周期延遲時(shí)鐘DCLK0-DCLK4的下降沿鎖存被延遲輸入 信號SIG的鎖存電路454分別鎖存"L",第二鎖存信號SIG1 —0-SIG1 —4 為"L，，。
在時(shí)刻T414以后，才艮據(jù)倍周期延遲時(shí)鐘DCLK4的下降沿鎖存被延遲 輸入信號SIG的鎖存電路454鎖存被延遲輸入信號SIG之后，因?yàn)樵诘诙?鎖存信號中SIG1 —0-SIG1 —4為相同邏輯，所以EX-NOR電路152的輸出 T腿l - 1 ~ TRM1 - 4為"H，，。
如上所述，即使半導(dǎo)體存儲裝置在高速時(shí)鐘頻率下工作，也經(jīng)常檢測輸 入信號的變化，從而確定EX-NOR電路152的輸出TRMO _ 1 ~ TRMO _ 4、 TRM1 — 1 -TRM1 — 4以及第一邏輯判定信號GATEOFIX和第二邏輯判定信 號GATE1FIX。
根據(jù)EX-NOR電路152的輸出TRMO — 1 ~ TRMO — 4和第 一邏輯判定信 號GATEOFIX，第三鎖存信號LSIGO — 0 ~ LSIGO _ 4中的任意一個信號變?yōu)?有效，而且根據(jù)EX-NOR電路152的輸出TRM1 — 1 ~ TRM1 — 4和第二邏輯 判定信號GATE1FIX,第四鎖存信號LSIG1 —0-LSIG1 —4中任意一個信號 變?yōu)橛行?，確定第五鎖存信號DATAO — 0 ~ DATAO - 4和第六鎖存信號 DATA1 — 0-DATA1 — 4。
由于根據(jù)倍周期延遲時(shí)鐘DCLK0 DCLK4選擇第五鎖存信號DATAO 一0 DATAO —4和第六鎖存信號DATA1 — 0~DATA1 -4中的一個，所以 確定輸入信號DATA與第五鎖存信號DATAO — 0 ~ DATAO - 4和第六鎖存 信號DATA1 — 0 ~ DATA1 — 4中變?yōu)橛行У囊粋€信號同步地發(fā)生變化。
總之，無論輸入信號輸入的時(shí)序是什么樣的時(shí)序，都能夠根據(jù)倍周期延 遲時(shí)鐘DCLK0-DCLK4中任意一個延遲時(shí)鐘鎖存輸入信號。
另夕卜，如果增加生成的倍周期延遲時(shí)鐘的數(shù)目，則鎖存輸入信號的時(shí)間 精度提高。
通過如上電路結(jié)構(gòu)和時(shí)序調(diào)整方式，不需要用于調(diào)整輸入信號和時(shí)鐘相 位的復(fù)雜的時(shí)鐘測試序列和實(shí)現(xiàn)時(shí)鐘測試的定序器電路，而且，不需要執(zhí)行 根據(jù)時(shí)鐘變化輸入信號的時(shí)鐘測試，時(shí)鐘的一個周期接近于輸入信號的建立 時(shí)間與保持時(shí)間的和，即使半導(dǎo)體存儲裝置在工作中，也經(jīng)常檢測輸入信號
的變化來自動判別獲取輸入信號的時(shí)序，能夠避免因輸入信號和時(shí)鐘相位差 造成的輸入信號的誤判定。
(本發(fā)明實(shí)施方式5)
圖13是示意性地示出本發(fā)明實(shí)施方式5的半導(dǎo)體存儲裝置500的重要 部分結(jié)構(gòu)的框圖。
半導(dǎo)體存儲裝置500和控制該半導(dǎo)體存儲裝置500的信息處理裝置501 通過輸入信號109和輸出信號517連接。另外，半導(dǎo)體存儲裝置500 (具體 為，半導(dǎo)體存儲裝置500中的后述時(shí)序調(diào)整接口 102和輸出信號時(shí)序調(diào)整電 路519)和信息處理裝置501中輸入共用的系統(tǒng)時(shí)鐘510。
半導(dǎo)體存儲裝置500包括例如在實(shí)施方式1中說明的一樣的時(shí)序調(diào)整接 口 102和存儲磁心103 (圖1),進(jìn)一步包括輸出信號時(shí)序調(diào)整電路519。 時(shí)序調(diào)整接口 102和存儲磁心103通過確定輸入信號111連接，輸出信號時(shí) 序調(diào)整電路519和存儲磁心103通過輸出數(shù)據(jù)信號112連接。在圖13中， 省略了時(shí)序調(diào)整接口 102和存儲磁心103之間的寄存器變更控制信號120等 信號。
從時(shí)序調(diào)整接口 102輸出寄存器信號119 (相位差判定信號)，并輸入 到輸出信號時(shí)序調(diào)整電路519。
輸出信號時(shí)序調(diào)整電路519根據(jù)輸入的系統(tǒng)時(shí)鐘510和寄存器信號119 (相位差判定信號)，檢測系統(tǒng)時(shí)鐘510和輸入信號109的輸入時(shí)序之差， 并在調(diào)整所述相位差的時(shí)刻輸出輸出信號517。
下面對如上結(jié)構(gòu)的半導(dǎo)體存儲裝置500的操作進(jìn)行說明。
圖14示出了系統(tǒng)時(shí)鐘510、與上述系統(tǒng)時(shí)鐘510同步地從信息處理裝 置501發(fā)送的發(fā)送信號、輸入到半導(dǎo)體存儲裝置500的輸入信號109、在時(shí) 序調(diào)整接口 102中對輸入信號109進(jìn)行延遲后的被延遲輸入信號113以及由 輸入的系統(tǒng)時(shí)鐘510生成的例如5個延遲時(shí)鐘114 ( CLKO ~ CLK4 )的時(shí)序。
圖14中的時(shí)間AT是從信息處理裝置501發(fā)送發(fā)送信號，并傳輸?shù)桨雽?dǎo) 體存儲裝置500為止所需要的信號傳輸時(shí)間。另外，時(shí)間Td是通過時(shí)序調(diào) 整接口 102中的延遲部150給輸入信號109或者系統(tǒng)時(shí)鐘510的時(shí)延。延遲 時(shí)鐘CLKO ~ CLK4的時(shí)序分別偏移時(shí)延Td。另外， 一皮延遲輸入信號113是 對輸入信號延遲Td x 2時(shí)間后生成的例子。
在時(shí)刻T51，與系統(tǒng)時(shí)鐘同步地在信息處理裝置501中發(fā)送信號變?yōu)?"H"時(shí)，半導(dǎo)體存儲裝置500中，經(jīng)過時(shí)間AT的信號傳輸時(shí)間后，輸入在 時(shí)刻T52變?yōu)?H"的輸入信號109。
被延遲輸入信號113從輸入信號變?yōu)?H"的時(shí)刻T52開始延遲Tdx2 時(shí)間后，在時(shí)刻T53變?yōu)?H"。根據(jù)之前描述的從時(shí)序調(diào)整接口 102輸出 的寄存器信號119 (相位差判定信號)，能夠容易知道被延遲輸入信號113 在時(shí)刻T53的時(shí)刻變?yōu)?H"。
而且，時(shí)刻T51為系統(tǒng)時(shí)鐘510的上升沿，通過4企測/人系統(tǒng)時(shí)鐘510 的上升沿到被延遲輸入信號113變?yōu)?H"為止的時(shí)間，可以知道時(shí)間(T53 一T51)。因?yàn)槿誸間(T53-T51)等于(信號傳lt時(shí)間AT+時(shí)延Td x 2 ), 所以從時(shí)間(T53 - T51 )減去時(shí)延Td x 2的時(shí)間為信號傳輸時(shí)間AT。
進(jìn)而，輸出信號時(shí)序調(diào)整電路519根據(jù)系統(tǒng)時(shí)鐘510在具有時(shí)延(系統(tǒng) 時(shí)鐘510的周期-信號傳輸時(shí)間AT)的時(shí)刻輸出輸出信號517。
圖15示出在實(shí)施方式5中對輸出信號進(jìn)行時(shí)序調(diào)整時(shí)的信號時(shí)序。
信息處理裝置501和半導(dǎo)體存儲裝置500根據(jù)共用的系統(tǒng)時(shí)鐘510工 作。另外，從信息處理裝置501發(fā)送發(fā)送信息，并作為輸入信號109輸入到 半導(dǎo)體存儲裝置500。從半導(dǎo)體存儲裝置500輸出輸出信號517，信息處理 裝置501作為接收信號接收。
如果信息處理裝置501在時(shí)刻T55 (系統(tǒng)時(shí)鐘510的上升沿)將發(fā)送信 號設(shè)為"H"，則在向半導(dǎo)體存儲裝置500傳輸時(shí)，延遲信號傳輸時(shí)間AT, 在時(shí)刻T56變?yōu)?H"的輸入信號109輸入到半導(dǎo)體存儲裝置500。如上所 述，信號傳輸時(shí)間AT可以通過半導(dǎo)體存儲裝置中的時(shí)序調(diào)整接口 102檢測。
接下來，半導(dǎo)體存儲裝置500在輸出輸出信號時(shí)，如果在比時(shí)刻T58(系 統(tǒng)時(shí)鐘的上升沿)提前信號傳輸時(shí)間AT的時(shí)刻T57的時(shí)刻，將變?yōu)?H" 的輸出信號517輸出，則信息處理裝置501可以在時(shí)刻T58接收變?yōu)?H" 的接收信號。
圖16為示出輸出信號時(shí)序調(diào)整電路519的具體構(gòu)成例的電路圖。輸出 信號時(shí)序調(diào)整電路519由延遲電路580、 582、 4個第一鎖存電路581、 4個 第二鎖存電路584、 4個第三鎖存電路583、對第三鎖存電路583的鎖存信 號進(jìn)行匯集的OR電^各585和EX-NOR電3各586構(gòu)成。
延遲電路582輸出對系統(tǒng)時(shí)鐘CLK延遲接近一個周期的信號0CLK1 。 另外，通過延遲電路580輸出時(shí)延各不相同的OCLK2 OCLK4。這里，優(yōu) 選地，基于延遲電路580的時(shí)延比基于延遲電路582的時(shí)延短。
EX-NOR電路586中輸入輸入進(jìn)來的寄存器信號GATE4 ~ GATE7,當(dāng) 寄存器信號GATE4-GATE7全部為相同邏輯時(shí)，輸出"H",當(dāng)寄存器信 號GATE4 GATE7中任意一個為不同邏輯時(shí)，輸出"L"。還有，在實(shí)施 方式1 ~4中為了使說明筒單，將延遲時(shí)鐘的數(shù)目設(shè)為n=5,并以GATE0 GATE4或者GATEFIX和GATE1 ~ GATE4說明了寄存器信號，但延遲時(shí)鐘 的數(shù)目可以是n》5,例如可以是11=7。這里的GATE4 GATE7是在實(shí)施方 式1 ~ 4中n=7時(shí)為例進(jìn)行說明。
第一鎖存電路581分別根據(jù)延遲時(shí)鐘0CLK1 ~ OCLK4鎖存輸出數(shù)據(jù)信 號MDATA,輸出第 一鎖存信號LMDATA1 ~ LMDATA4。
第二鎖存電路584根據(jù)系統(tǒng)時(shí)鐘CLK分別鎖存輸入的寄存器信號 GATE4 ~ GATE7,輸出第二鎖存信號LGATE4 ~ LGATE7 。而且，根據(jù) EX-NOR電路586的輸出控制第二鎖存電路584，當(dāng)寄存器信號GATE4 ~
GATE7全部為相同邏輯時(shí)，GATE4 ~ GATE7不被鎖存到第二鎖存電路584, 保持第二鎖存電路584的輸出。
第三鎖存電路583分別根據(jù)延遲時(shí)鐘0CLK1 ~ OCLK4鎖存第一鎖存信 號LMDATA1 ~ LMDATA4,輸出第三鎖存信號ODATA1 ~ ODATA4。另夕卜， 第三鎖存電路583分別受到第二鎖存信號LGATE4 ~ LGATE7的控制，在第 二鎖存信號LGATE4-LGATE7之中受到變?yōu)?H"的第二鎖存信號的控制 的鎖存電路復(fù)位，在第二鎖存信號LGATE4 ~ LGATE7之中只有受到變?yōu)?"L "的第二鎖存信號的控制的鎖存電路的輸出變?yōu)橛行А?br> 第三鎖存信號ODATAl - ODATA4輸入到OR電路585，輸出輸出信號 ODATA 。
在此，第一-第三鎖存電路群分別由4個鎖存電路構(gòu)成，但鎖存電路并 不特別局限于4個，如果增加鎖存電路的個數(shù)，則輸出時(shí)序調(diào)整的精度提高。
圖17示出了在圖16所示的電路結(jié)構(gòu)中的時(shí)序調(diào)整操作的波形。延遲時(shí) 鐘OCLK1-OCLK4通過延遲電路582、 580具有圖示時(shí)序的延遲，在延遲 時(shí)鐘OCLK4的上升沿的Td時(shí)間之后，系統(tǒng)時(shí)鐘CLK的上升沿到來。
在時(shí)刻T510系統(tǒng)時(shí)鐘CLK變?yōu)?H"時(shí)，寄存器信號GATE4 GATE7 被鎖存到第二鎖存電路584,第二鎖存信號LGATE5-LGATE7變?yōu)?H", 第二鎖存信號LGATE4變?yōu)?L"。
另外，在時(shí)刻T510輸出數(shù)據(jù)信號MDATA變?yōu)?H"時(shí)，在時(shí)刻T510 以后的延遲時(shí)鐘OCLK1 ~ OCLK4的上升沿，輸出數(shù)據(jù)信號MDATA分別被 鎖存到第一鎖存電路581,第一鎖存信號LMDATA1 LMDATA4分別變?yōu)?"H，，。進(jìn)而此時(shí)，第三鎖存電路583受到第二鎖存信號LGATE4 LGATE7 的控制，第三鎖存信號ODATAl ~ ODATA3為"L",第三鎖存信號ODATA4 與第 一鎖存信號LMDATA4同步地為"L"。此時(shí)，輸出信號ODATA為"L"。
在時(shí)刻T511系統(tǒng)時(shí)鐘CLK變?yōu)?H"時(shí)，寄存器信號GATE4 ~ GATE7 被鎖存到第二鎖存電路584,第二鎖存信號LGATE5-LGATE7保持"H", 第二鎖存信號LGATE4保持"L"。
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另外，在時(shí)刻T511輸出數(shù)據(jù)信號MDATA變?yōu)?L"時(shí)，在時(shí)刻T511 以后的延遲時(shí)鐘0CLK1 ~ OCLK4的上升沿，輸出數(shù)據(jù)信號MDATA分別被 鎖存到第 一鎖存電路581 ，'第 一鎖存信號LMDATA1 ~ LMDATA4分別變?yōu)?"L"。進(jìn)而此時(shí)，第三鎖存電路583受到第二鎖存信號LGATE4-LGATE7 的控制，第三鎖存信號ODATA1 ~ ODATA3為"L",第三鎖存信號ODATA4 與第一鎖存信號LMDATA4同步地變?yōu)?H"。
此時(shí)，輸出信號ODATA變?yōu)?H"。而且，輸出信號ODATA變?yōu)?H" 的時(shí)刻是延遲時(shí)鐘OCLK4的上升沿時(shí)刻，即，是比系統(tǒng)時(shí)鐘CLK早Td時(shí) 間的時(shí)刻。
在時(shí)刻T512系統(tǒng)時(shí)鐘CLK變?yōu)?H"時(shí)，寄存器信號GATE4~ GATE7 被鎖存到第二鎖存電路584，第二鎖存信號LGATE5-LGATE7保持"H，，， 第二鎖存信號LGATE4保持"L"。
另外，在時(shí)刻T512輸出數(shù)據(jù)信號MDATA保持"L"，在時(shí)刻T512以 后的延遲時(shí)鐘OCLK1 ~ OCLK4的上升沿，輸出數(shù)據(jù)信號MDATA分別被鎖 存到第一鎖存電路581,第一鎖存信號LMDATA1 ~ LMDATA4分別變?yōu)?"L"。進(jìn)而此時(shí)，第三鎖存電路583受到第二鎖存信號LGATE4-LGATE7 的控制，第三鎖存信號ODATA1 ~ ODATA3為"L，，，第三鎖存信號ODATA4 與第一鎖存信號LMDATA4同步地變?yōu)?L，，。
才艮據(jù)如上電i^結(jié)構(gòu)，可以在比系統(tǒng)時(shí)鐘CLK早Td時(shí)間的時(shí)刻，將輸出 數(shù)據(jù)信號MDATA作為輸出信號ODATA輸出。
如上所述，根據(jù)從時(shí)序調(diào)整接口輸出的判定信號檢測信號傳輸時(shí)間A T, 根據(jù)系統(tǒng)時(shí)鐘可以生成延遲(系統(tǒng)時(shí)鐘的周期-信號傳輸時(shí)間AT)時(shí)間的 輸出信號時(shí)鐘。因此，根據(jù)輸入到半導(dǎo)體存儲裝置的輸入信號，計(jì)算出信息 處置裝置和半導(dǎo)體存儲裝置之間的信號傳輸時(shí)間，并根據(jù)利用所述信號傳輸 時(shí)間調(diào)整的時(shí)序輸出信號，由此在信息處理裝置中不增加信號獲取時(shí)序調(diào)整 用電路的情況下，信息處理裝置可以根據(jù)與系統(tǒng)時(shí)鐘一致且不會產(chǎn)生誤讀出 的時(shí)序，接收來自半導(dǎo)體存儲裝置的信號。這里，如果增加延遲時(shí)鐘的數(shù)目，
則輸出信號時(shí)序調(diào)整的精度提高。
還有，上述例子中示出了使用在實(shí)施方式1中說明的一樣的時(shí)序調(diào)整接
口 102和存儲f茲心103的例子，但并不局限于此，也可以使用實(shí)施方式2、 實(shí)施方式3、實(shí)施方式4(圖4、 7、 10)的時(shí)序調(diào)整接口 202、 302、 402和 存儲磁心203,而且代替寄存器信號119 (相位差判定信號)，鎖存電路控 制信號218、判定信號316或者判定信號436 ~ 439輸入到輸出信號時(shí)序調(diào) 整電if各519。
進(jìn)而，不限于從上述時(shí)序調(diào)整接口 102等輸出的寄存器信號119,根據(jù) 與時(shí)鐘信號和數(shù)據(jù)信號的時(shí)延對應(yīng)的信號，控制輸出數(shù)據(jù)信號的輸出時(shí)序以 抵消該時(shí)延的影響，從而能夠由信息處理裝置501可靠地接收數(shù)據(jù)。
如上所述，根據(jù)本發(fā)明的實(shí)施方式，能夠可靠地確保建立時(shí)間，并且根 據(jù)盡可能小(規(guī)定范圍內(nèi))的裕度的時(shí)序獲取輸入信號，由此也能夠容易地 確保保持時(shí)間，所以，能夠容易地使用例如時(shí)鐘周期接近于建立時(shí)間與保持 時(shí)間之和的高頻時(shí)鐘等。
產(chǎn)業(yè)上的可利用性
本發(fā)明的半導(dǎo)體存儲裝置不需要特別進(jìn)行測試專用的操作就能夠調(diào)整 時(shí)鐘信號和數(shù)據(jù)信號的時(shí)序，作為存儲數(shù)據(jù)與時(shí)鐘信號同步地輸入輸出的半 導(dǎo)體存儲裝置等而有用。
權(quán)利要求
1、一種半導(dǎo)體存儲裝置，與時(shí)鐘同步地輸入輸出數(shù)據(jù)信號，其特征在于，該半導(dǎo)體存儲裝置包括輸入信號延遲電路，用于對輸入信號進(jìn)行延遲，輸出延遲的被延遲輸入信號；延遲時(shí)鐘生成電路，用于使輸入時(shí)鐘延遲互不相同的多種時(shí)延，生成多個延遲時(shí)鐘；多個被延遲輸入信號保持電路，用于根據(jù)所述多個延遲時(shí)鐘分別保持所述被延遲輸入信號；輸入信號獲取時(shí)序判定電路，用于根據(jù)所述被延遲輸入信號保持電路中保持的多個保持信號，輸出判定信號，該判定信號表示應(yīng)獲取被延遲輸入信號的時(shí)序；和保持信號選擇器電路，用于將所述多個保持信號匯集成一個信號。
2、 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述半導(dǎo)體 存儲裝置進(jìn)一步包括判定信號保持電路，用于在規(guī)定的時(shí)刻保持從輸入信號 獲取時(shí)序判定電路輸出的判定信號，根據(jù)所述判定信號保持電路中保持的判定信號，控制所述多個被延遲輸 入信號保持電路。
3、 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲裝置，其特征在于，所述半導(dǎo)體 存儲裝置進(jìn)一步包括判定-設(shè)置信號選擇器電路，用于將所述判定信號和規(guī) 定的設(shè)置信號選擇性地保持于所述判定信號保持電路。
4、 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，輸入信號獲 取時(shí)序判定電路在被延遲輸入信號保持電路中保持的多個保持信號之中，對 于每一對根據(jù)時(shí)延互為最接近的延遲時(shí)鐘進(jìn)行保持的保持信號，比較所述保持信號。
5、 一種半導(dǎo)體存儲裝置，與時(shí)鐘同步地輸入輸出數(shù)據(jù)信號，其特征在于，該半導(dǎo)體存儲裝置包括輸入信號延遲電路，用于對輸入信號進(jìn)行延遲，輸出延遲的被延遲輸入信號；延遲時(shí)鐘生成電路，用于使輸入時(shí)鐘延遲互不相同的多種時(shí)延，生成多個延遲時(shí)鐘；多個被延遲輸入信號保持電路，用于根據(jù)所述多個延遲時(shí)鐘分別保持所 述被延遲輸入信號；輸入信號獲取時(shí)序判定電路，用于根據(jù)在規(guī)定的時(shí)刻保持于所述被延遲 輸入信號保持電路中的多個保持信號，輸出判定信號，該判定信號表示應(yīng)獲 取被延遲輸入信號的時(shí)序；和保持信號選擇器電路，用于將所述多個保持信號匯集成一個信號，根據(jù)所述判定信號，控制所述多個被延遲輸入信號保持電路。
6、 根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲裝置，其特征在于， 輸入信號獲取時(shí)序判定電路，初始化后，在所有被延遲輸入信號保持電路中保持的保持信號的電平相 同的期間，輸出將所有被延遲輸入信號保持電路置于有效狀態(tài)的判定信號，保持信號不同時(shí)，輸出之后只將所述一個被延遲輸入信號保持電路置于有效 狀態(tài)的判定信號。
7、 一種半導(dǎo)體存儲裝置，與時(shí)鐘同步地輸入輸出數(shù)據(jù)信號，其特征在 于，該半導(dǎo)體存儲裝置包括輸入信號延遲電路，用于對輸入信號進(jìn)行延遲，輸出延遲的被延遲輸入 信號；延遲時(shí)鐘生成電路，用于使輸入時(shí)鐘延遲互不相同的多種時(shí)延，生成多 個延遲時(shí)鐘；多個第 一保持電路，用于根據(jù)所述多個延遲時(shí)鐘分別保持所述被延遲輸 入信號； 多個第二保持電路，用于根據(jù)所述多個延遲時(shí)鐘之中時(shí)延最短的延遲時(shí)鐘分別保持所述第 一保持電路的保持信號；獲取時(shí)序判定電路，用于根據(jù)所述第一保持電路的多個保持信號，生成 分別對從各第二保持電路輸出的保持信號的傳輸進(jìn)行控制的時(shí)序判定信號， 并根據(jù)時(shí)延最短的延遲時(shí)鐘保持各生成的時(shí)序判定信號；和保持信號選擇器電路，用于根據(jù)所述時(shí)序判定電路中保持的時(shí)序判定信 號，對從第二保持電路輸出的多個保持信號的傳輸進(jìn)行控制，并且匯集成一個信號。
8、 根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征在于，所述第二保持電路根據(jù)時(shí)延最短的延遲時(shí)鐘保持第 一保持電路的保持信號； ，所述輸入信號獲取時(shí)序判定電路，在第 一保持電路的所有保持信號相同時(shí)，選擇根據(jù)時(shí)延最短的延遲時(shí)鐘 對保持于第 一保持電路中的保持信號進(jìn)行保持的第二保持電路的保持信號，并且基于對于每一對根據(jù)時(shí)延互為最接近的延遲時(shí)鐘保持于第一保持 電路中的保持信號進(jìn)行的所述保持信號的比較，選擇其他第二保持電路的保 持信號。
9、 一種半導(dǎo)體存儲裝置，與時(shí)鐘同步地輸入輸出數(shù)據(jù)信號，其特征在 于，該半導(dǎo)體存儲裝置包括輸入信號延遲電路，用于對輸入信號進(jìn)行延遲，輸出延遲的被延遲輸入信號；倍周期時(shí)鐘生成電路，用于從輸入時(shí)鐘生成周期為二倍的倍周期時(shí)鐘；倍周期延遲時(shí)鐘生成電路，用于使所述倍周期時(shí)鐘延遲互不相同的多種 時(shí)延，生成多個倍周期延遲時(shí)鐘；多個第一保持電路，用于在所述多個倍周期延遲時(shí)鐘的上升沿，分別保 持所述被延遲輸入信號；多個第二保持電路，用于在所述多個倍周期延遲時(shí)鐘的下降沿，分別保持所述被延遲輸入信號；多個第三保持電路，用于在所述多個倍周期延遲時(shí)鐘的上升沿，分別保 持所述第 一保持電路的保持信號；多個第四保持電路，用于在所述多個倍周期延遲時(shí)鐘的下降沿，分別保 持所述第二保持電路的保持信號；第 一輸入信號獲取時(shí)序判定電路，用于根據(jù)所述第 一保持電路中保持的 多個保持信號，生成第一時(shí)序判定信號，并在時(shí)延最短的倍周期延遲時(shí)鐘的 上升沿進(jìn)行保持；第二輸入信號獲取時(shí)序判定電路，用于根據(jù)所述第二保持電路中保持的 多個保持信號，生成第二時(shí)序判定信號，并在時(shí)延最短的倍周期延遲時(shí)鐘的 下降沿進(jìn)行保持；第一信號邏輯判定電路，用于根據(jù)所有所述第一輸入信號獲取時(shí)序判定 電路中保持的第 一時(shí)序判定信號是否相同，輸出第 一邏輯判定信號；第二信號邏輯判定電路，用于根據(jù)所有所述第二輸入信號獲取時(shí)序判定 電路中保持的第二時(shí)序判定信號是否相同，輸出第二邏輯判定信號；多個第一保持信號傳輸控制電路，用于根據(jù)所述第一輸入信號獲取時(shí)序 判定電路中保持的第一時(shí)序判定信號和第一邏輯判定信號，對從所述第三保 持電路輸出的保持信號的傳輸進(jìn)行控制；多個第二保持信號傳輸控制電路，用于根據(jù)所述第二輸入信號獲取時(shí)序 判定電路中保持的第二時(shí)序判定信號和第二邏輯判定信號，對從所述第四保 持電路輸出的保持信號的傳輸進(jìn)行控制；多個第五保持電路，用于在所述時(shí)延最短的倍周期延遲時(shí)鐘的上升沿， 分別保持從所述第一保持佶號傳輸控制電路輸出的信號；多個第六保持電路，用于在所述時(shí)延最短的倍周期延遲時(shí)鐘的下降沿， 分別保持從所述第二保持信號傳輸控制電路輸出的信號；多個保持信號選擇器電路，用于根據(jù)所述多個倍周期延遲時(shí)鐘，選擇從 所述第五保持電路輸出的保持信號或者從所述第六保持電路輸出的保持信 號中的一方；和選擇信號選擇器電路，用于將從所述多個選擇器電路輸出的多個信號匯 集成一個信號。
10、 根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲裝置，其特征在于，第 一輸入信號獲取時(shí)序判定電路，在第 一保持電路中保持的多個保持信 號之中，對于每一對根據(jù)時(shí)延互為最接近的倍周期延遲時(shí)鐘進(jìn)行保持的保持 信號，比較所述保持信號，并生成第一時(shí)序判定信號，第二輸入信號獲取時(shí)序判定電路，在第二保持電路中保持的多個保持信號之中，對于每一對根據(jù)時(shí)延互為最接近的倍周期延遲時(shí)鐘進(jìn)行保持的保持 信號，比較所述保持信號，并生成第二時(shí)序判定信號，同時(shí)，所述多個第一保持信號傳輸控制電路之中，對根據(jù)時(shí)延最短的倍周期延 遲時(shí)鐘保持于第 一保持電路，且保持于所述第三保持電路中的保持信號的傳 輸進(jìn)行控制的第一保持信號傳輸控制電路，受到基于所述第一邏輯判定信號 的控制，而其他第一保持信號傳輸控制電路，受到基于所述第一時(shí)序判定信 號的控制，所述多個第二保持信號傳輸控制電路之中，對根據(jù)時(shí)延最短的倍周期延 遲時(shí)鐘保持于第二保持電路，且保持于所述第四保持電路中的保持信號的傳 輸進(jìn)行控制的第二保持信號傳輸控制電路，受到基于所述第二邏輯判定信號 的控制，而其他第二保持信號傳輸控制電路，受到基于所述第二時(shí)序判定信 號的控制。
11、 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述半導(dǎo)體 存儲裝置進(jìn)一步包括相位差檢測電路，用于根據(jù)從所述輸入信號獲取時(shí)序判定電路輸出的判 定信號，檢測輸入信號與時(shí)鐘的相位差；和輸出信號時(shí)序調(diào)整電路，用于根據(jù)檢測出的相位差，調(diào)整輸出數(shù)據(jù)信號 的輸出時(shí)序。
12、 根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲裝置，其特征在于，所述半導(dǎo)體 存儲裝置進(jìn)一步包括相位差檢測電路，用于根據(jù)從所述輸入信號獲取時(shí)序判定電路輸出的判 定信號，檢測輸入信號與時(shí)鐘的相位差；和輸出信號時(shí)序調(diào)整電路，用于根據(jù)檢測出的相位差，調(diào)整輸出數(shù)據(jù)信號 的輸出時(shí)序。
13、 根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征在于，所述半導(dǎo)體 存儲裝置進(jìn)一步包括相位差檢測電路，用于根據(jù)從所述輸入信號獲取時(shí)序判定電路輸出的判 定信號，檢測輸入信號與時(shí)鐘的相位差；和輸出信號時(shí)序調(diào)整電路，用于根據(jù)檢測出的相位差，調(diào)整輸出數(shù)據(jù)信號 的輸出時(shí)序。
14、 根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲裝置，其特征在于，所述半導(dǎo)體 存儲裝置進(jìn)一步包括判定信號選擇器電路，用于根據(jù)倍周期延遲時(shí)鐘，選擇從第一輸入信號 獲取時(shí)序判定電路輸出的第一時(shí)序判定信號和第一邏輯判定信號，或者，從 第二輸入信號獲取時(shí)序判定電路輸出的第二時(shí)序判定信號和第二邏輯判定信號中的一方；相位差檢測電路，用于根據(jù)從所述判定信號選擇器電路輸出的信號，檢 測輸入信號與時(shí)鐘的相位差；和輸出信號時(shí)序調(diào)整電路，用于根據(jù)檢測出的相位差，調(diào)整輸出數(shù)據(jù)信號 的輸出時(shí)序。
15、 一種存儲系統(tǒng)，其特征在于，該存儲系統(tǒng)包括 權(quán)利要求11所述的半導(dǎo)體存儲裝置，和信息處理裝置，用于根據(jù)與所述半導(dǎo)體存儲裝置共用的時(shí)鐘工作，向所 述半導(dǎo)體存儲裝置輸入輸出存儲數(shù)據(jù)。
16、 一種存儲系統(tǒng)，其特征在于，該存儲系統(tǒng)包括 權(quán)利要求12所述的半導(dǎo)體存儲裝置，和信息處理裝置，用于根據(jù)與所述半導(dǎo)體存儲裝置共用的時(shí)鐘工作，向所 述半導(dǎo)體存儲裝置輸入輸出存儲數(shù)據(jù)。
17、 一種存儲系統(tǒng)，其特征在于，該存儲系統(tǒng)包括 權(quán)利要求13所述的半導(dǎo)體存儲裝置，和信息處理裝置，用于根據(jù)與所述半導(dǎo)體存儲裝置共用的時(shí)鐘工作，向所 述半導(dǎo)體存儲裝置輸入輸出存儲數(shù)據(jù)。
18、 一種存儲系統(tǒng)，其特征在于，該存儲系統(tǒng)包括 權(quán)利要求14所述的半導(dǎo)體存儲裝置，和信息處理裝置，用于根據(jù)與所述半導(dǎo)體存儲裝置共用的時(shí)鐘工作，向所 述半導(dǎo)體存儲裝置輸入輸出存儲數(shù)據(jù)。
19、 一種半導(dǎo)體存儲裝置，根據(jù)與時(shí)鐘同步的輸入信號存儲數(shù)據(jù)，其特 征在于，該半導(dǎo)體存儲裝置包括保持部，用于獲取并保持輸入信號； 檢測部，用于檢測輸入信號的躍遷時(shí)刻；和控制部，用于根據(jù)所述檢測部的檢測結(jié)果，控制所述保持部獲取后續(xù)輸 入的輸入信號的獲取時(shí)刻；使得建立時(shí)間確保在規(guī)定范圍內(nèi)的裕度。
20、 根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲裝置，其特征在于，所述半導(dǎo) 體存儲裝置包括多個所述保持部，用于在分別不同的時(shí)刻獲取輸入信號； 檢測部被構(gòu)成為，檢測任意保持部的保持信號是與在之前最近的時(shí)刻保 持輸入信號的其他保持部的保持信號不同的保持信號的保持部。
21、 根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲裝置，其特征在于，所述半導(dǎo) 體存儲裝置包括多個所述保持部，用于在分別不同的時(shí)刻獲取輸入信號； 控制部被構(gòu)成為，根據(jù)檢測部的檢測結(jié)果，選擇保持于所述多個保持部 中的任意 一個保持部的保持信號。
全文摘要
本發(fā)明公開了一種半導(dǎo)體存儲裝置，能夠自動調(diào)整時(shí)鐘信號和數(shù)據(jù)信號的時(shí)序。時(shí)序調(diào)整接口(102)的被延遲輸入信號鎖存電路群(106)根據(jù)從輸入時(shí)鐘生成的時(shí)延各不相同的5個延遲時(shí)鐘(CLK0～4)，鎖存對輸入信號進(jìn)行延遲的被延遲輸入信號(SIG)并輸出鎖存信號(DATA0～4)，由此根據(jù)從寄存器(122)輸出的寄存器信號(GATE0～4)，上述被延遲輸入信號鎖存電路群(106)得到控制。上述鎖存信號(DATA0～4)輸入到OR電路(153)，邏輯和作為確定輸入信號(DATA)輸出。
文檔編號G11C7/10GK101364427SQ200810145808
公開日2009年2月11日 申請日期2008年8月6日 優(yōu)先權(quán)日2007年8月9日
發(fā)明者新田忠司 申請人:松下電器產(chǎn)業(yè)株式會社