專利名稱：使用邏輯芯片的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，諸如系統(tǒng)級封裝型的半導(dǎo)體器件。
背景技術(shù)：
伴隨著信息處理技術(shù)的進步要求半導(dǎo)體器件具有多功能和高性
能。作為滿足這種需求的技術(shù)，已知系統(tǒng)級封裝("SiP")型的半導(dǎo) 體器件，其中多個大規(guī)模集成電路(LSI)被封裝在單個封裝中。在系 統(tǒng)級封裝型的半導(dǎo)體器件中，要求封裝尺寸的微小化和管腳數(shù)的減少。 由于這些因素，系統(tǒng)級封裝型半導(dǎo)體器件已占主導(dǎo)，其中在不包括用 于直接從存儲芯片輸出數(shù)據(jù)的任何外部端子(下面稱為外部存儲端子) 的情況下安裝了邏輯芯片和存儲芯片。
在不具有外部存儲端子的封裝中，在系統(tǒng)被組裝在封裝中后可能 難以執(zhí)行存儲測試。在不具有外部存儲端子的封裝中，已知一種通過 外部端子以及邏輯芯片測試電路用于在存儲芯片上執(zhí)行測試的技術(shù)， 所述外部端子用于將數(shù)據(jù)輸入到封裝中的邏輯芯片/或從邏輯芯片中輸 出，如日本專利申請公開(JP-P2004-158098A)中所示。
圖1是示出傳統(tǒng)系統(tǒng)級封裝型半導(dǎo)體器件101的構(gòu)造的電路圖。 半導(dǎo)體器件101包括邏輯芯片102和存儲芯片103。半導(dǎo)體器件101還 包括總線控制端子105、數(shù)據(jù)輸入/輸出端子106、時鐘供應(yīng)端子107和 地址/控制信號供應(yīng)端子108。所述端子可連接到測試儀104。半導(dǎo)體器 件101不具有專用于存儲芯片103的作為外部端子的端子。因而，當(dāng) 在存儲芯片103上執(zhí)行測試時，邏輯芯片102被設(shè)置為測試模式以便 數(shù)據(jù)和信號通過測試電路傳輸?shù)酱鎯π酒?03以及實現(xiàn)通過邏輯端子 到存儲芯片103的訪問。
總線釋放控制信號I/O—en通過總線控制端子105提供以控制存儲 芯片數(shù)據(jù)寫入中測試電路的總線釋放。寄存器設(shè)置數(shù)據(jù)DATA通過數(shù) 據(jù)輸入/輸出端子106提供。另外，存儲芯片數(shù)據(jù)讀取的結(jié)果通過數(shù)據(jù) 輸入/輸出端子106輸出。時鐘信號CLK通過時鐘供應(yīng)端子107提供， 以控制存儲芯片103。地址信號Add和控制信號Ctrl通過地址/控制信 號供應(yīng)端子108提供。地址信號Add指定存儲芯片103的地址，而控 制信號Ctrl用于控制存儲芯片103。
如圖1所示，邏輯芯片測試電路提供有第一觸發(fā)器111到第四觸 發(fā)器114，以允許高速操作。觸發(fā)器111到114形成在高頻的信號線上， 以減少信號傳播中的變化。
提供給數(shù)據(jù)輸入/輸出端子106的數(shù)據(jù)信號通過觸發(fā)器傳輸?shù)酱鎯?芯片103。因此，數(shù)據(jù)信號以幾個時鐘脈沖的延遲提供給存儲芯片103。 圖2是示出設(shè)置有2級觸發(fā)器的系統(tǒng)級封裝型半導(dǎo)體器件101的操作 的時序圖，其中第一觸發(fā)器111和第二觸發(fā)器112串聯(lián)設(shè)置，而第三 觸發(fā)器113和第四觸發(fā)器114串聯(lián)設(shè)置。參照圖2，在數(shù)據(jù)寫入存儲芯 片103的情形下，通過數(shù)據(jù)輸入/輸出端子106提供的數(shù)據(jù)信號以2個 時鐘脈沖的延時提供給存儲芯片103。相反，在數(shù)據(jù)從存儲芯片103讀 取的情形下，數(shù)據(jù)信號通過數(shù)據(jù)輸入/輸出端子106以2個時鐘脈沖的 延遲從存儲芯片103輸出。這就是說，當(dāng)數(shù)據(jù)信號寫入存儲芯片103 和從其讀取時，總共造成4個時鐘脈沖的延遲。
圖3是示出當(dāng)對存儲芯片103連續(xù)執(zhí)行數(shù)據(jù)讀取和數(shù)據(jù)寫入時， 系統(tǒng)級封裝型半導(dǎo)體器件101的操作的時序圖。通常，除非數(shù)據(jù)寫入 在數(shù)據(jù)讀取后立即執(zhí)行，不能執(zhí)行對存儲芯片103的連續(xù)操作。因而， 在圖3所示的操作的情形下，假設(shè)在第一寫入命令WRT后4個時鐘脈 沖提供讀取命令RED，以及然后，在讀取命令后5個時鐘脈沖再次提 供寫入命令WRT。在這種情形下，數(shù)據(jù)輸入/輸出端子106在第二寫入
命令提供的情況下，同時用于數(shù)據(jù)輸入和數(shù)據(jù)輸出。這就是說，不能 同時執(zhí)行數(shù)據(jù)讀取和數(shù)據(jù)寫入的操作。因而，在使用觸發(fā)器的傳統(tǒng)電 路構(gòu)造中，不可能執(zhí)行其中數(shù)據(jù)讀取和數(shù)據(jù)寫入連續(xù)執(zhí)行的操作測試。
換句話說，在傳統(tǒng)系統(tǒng)級封裝型半導(dǎo)體器件101中，當(dāng)存儲芯片 103通過邏輯芯片測試電路以高速操作進行測試時，測試數(shù)據(jù)信號與邏 輯芯片102中的時鐘信號同步。因此，當(dāng)數(shù)據(jù)信號被提供給存儲芯片
103或從存儲芯片103輸出時由于觸發(fā)器造成時鐘延遲。因此，由于時 鐘延遲，難以對存儲芯片數(shù)據(jù)讀取以及所述數(shù)據(jù)讀取隨后的存儲芯片 數(shù)據(jù)寫入的連續(xù)操作進行測試。

發(fā)明內(nèi)容
因此，本發(fā)明的主題是提供一種半導(dǎo)體器件，其中能夠執(zhí)行對存 儲芯片數(shù)據(jù)讀取和在所述數(shù)據(jù)讀取后進行數(shù)據(jù)寫入的連續(xù)操作。
在本發(fā)明的第一方面中，系統(tǒng)級封裝型半導(dǎo)體器件包括邏輯芯 片*，以及存儲芯片，該存儲芯片通過所述邏輯芯片與外部端子連接。 所述邏輯芯片包括數(shù)據(jù)保持電路，其配置為在測試模式中保持測試數(shù) 據(jù)，以及響應(yīng)于測試數(shù)據(jù)設(shè)置命令在數(shù)據(jù)保持電路中存儲通過數(shù)據(jù)輸 入/輸出端子提供的測試數(shù)據(jù)，以及響應(yīng)于測試數(shù)據(jù)寫入命令將已經(jīng)存 儲在數(shù)據(jù)保持電路中的測試數(shù)據(jù)寫入存儲芯片中。
本發(fā)明的第二方面中，邏輯芯片包括數(shù)據(jù)保持電路，所述數(shù)據(jù) 保持電路配置為在測試模式中保持測試數(shù)據(jù)；數(shù)據(jù)設(shè)置電路，所述數(shù) 據(jù)設(shè)置電路配置為向數(shù)據(jù)保持電路提供測試數(shù)據(jù)；數(shù)據(jù)寫入電路，所 述數(shù)據(jù)寫入電路配置為向存儲芯片提供存儲在數(shù)據(jù)保持電路中的測試 數(shù)據(jù)。數(shù)據(jù)設(shè)置電路響應(yīng)于測試數(shù)據(jù)設(shè)置命令，將通過數(shù)據(jù)輸入/輸出 端子提供測試數(shù)據(jù)存儲在數(shù)據(jù)保持電路中，以及數(shù)據(jù)寫入電路響應(yīng)于 測試數(shù)據(jù)寫入命令，將存儲在數(shù)據(jù)保持電路中的測試數(shù)據(jù)寫入存儲芯 片中。
根據(jù)本發(fā)明，通過將用于存儲芯片測試的數(shù)據(jù)模式保持在數(shù)據(jù)寄 存器中，在數(shù)據(jù)寫入時沒有數(shù)據(jù)需要從邏輯端子輸入。數(shù)據(jù)實際上通 過使用邏輯輸入/輸出端子輸入數(shù)據(jù)而被設(shè)置在數(shù)據(jù)寄存器中。在數(shù)據(jù) 被設(shè)置在寄存器中后，邏輯輸入/輸出端子被用作數(shù)據(jù)輸出。因此，在 根據(jù)本發(fā)明的半導(dǎo)體集成電路中能夠測試在存儲芯片中的數(shù)據(jù)讀取和 數(shù)據(jù)寫入的連續(xù)操作。
而且，寄存器的構(gòu)造在測試向量的數(shù)量上能夠處理多個測試向量。 另外，數(shù)據(jù)從單個數(shù)據(jù)管腳串行輸入；而從存儲器讀取的數(shù)據(jù)與在輸 出時的期望值比較，并然后，該比較結(jié)果輸出到數(shù)據(jù)管腳。


本發(fā)明的上述和其它目的、優(yōu)點以及特征，通過結(jié)合附圖對以下 某些實施例的描述，將變得更加明顯，其中
圖1是示出傳統(tǒng)系統(tǒng)級封裝型半導(dǎo)體器件的構(gòu)造的電路圖2是示出當(dāng)對存儲芯片連續(xù)執(zhí)行第一數(shù)據(jù)寫入和第一數(shù)據(jù)讀取 時，傳統(tǒng)系統(tǒng)級封裝型半導(dǎo)體器件的操作的時序圖3是示出當(dāng)對存儲芯片連續(xù)執(zhí)行第一數(shù)據(jù)寫入、第一數(shù)據(jù)讀取 和第二數(shù)據(jù)寫入時，傳統(tǒng)系統(tǒng)級封裝型半導(dǎo)體器件的操作的時序圖4是示出根據(jù)本發(fā)明的第一實施例的系統(tǒng)級封裝型半導(dǎo)體器件 的構(gòu)造的電路圖5是示出第一實施例中的系統(tǒng)級封裝型半導(dǎo)體器件的寄存器數(shù) 據(jù)設(shè)置操作的數(shù)據(jù)通路的電路圖6A到圖6C是示出第一實施例中的系統(tǒng)級封裝型半導(dǎo)體器件的 寄存器數(shù)據(jù)設(shè)置操作的時序圖7是第一實施例中的系統(tǒng)級封裝型半導(dǎo)體器件的測試數(shù)據(jù)寫入 操作和測試數(shù)據(jù)讀取操作的數(shù)據(jù)通路的電路圖8是示出第一實施例中的系統(tǒng)級封裝型半導(dǎo)體器件的數(shù)據(jù)寫入 操作和數(shù)據(jù)讀取操作的時序圖9是示出根據(jù)本發(fā)明的第二實施例的系統(tǒng)級封裝型半導(dǎo)體器件 的構(gòu)造的電路圖IO是示出第二實施例中的系統(tǒng)級封裝型半導(dǎo)體器件的測試操作 的數(shù)據(jù)輸入/輸出通路的電路圖ll是第二實施例中的系統(tǒng)級封裝型半導(dǎo)體器件的測試數(shù)據(jù)寫入 操作和測試數(shù)據(jù)讀取操作的時序圖；以及
圖12是設(shè)置在邏輯芯片中的測試數(shù)據(jù)保持電路的構(gòu)造的電路圖。
具體實施例方式
下面，將利用系統(tǒng)級封裝型半導(dǎo)體器件作為實例，參照附圖來詳 細描述本發(fā)明的半導(dǎo)體器件。
第一實施例
圖4示出根據(jù)本發(fā)明的第一實施例的系統(tǒng)級封裝型半導(dǎo)體器件1 的構(gòu)造的電路圖。參照圖4，系統(tǒng)級封裝型半導(dǎo)體器件1包括邏輯芯片 2和存儲芯片3。如從圖4可見，第一實施例中的半導(dǎo)體器件1不具有 專用于存儲芯片3的外部端子。因此，當(dāng)在存儲芯片3上執(zhí)行測試時， 邏輯芯片2被設(shè)置為測試模式，以及通過用于使邏輯芯片2連接到外 部功能塊的端子來執(zhí)行對存儲芯片3的存取。
半導(dǎo)體器件1包括總線控制端子5、數(shù)據(jù)輸入/輸出端子6、時鐘 供應(yīng)端子7、地址/控制信號供應(yīng)端子8、數(shù)據(jù)/模式選擇信號供應(yīng)端子9 和寄存器設(shè)置供應(yīng)端子10。這些端子配置為可自由地連接到測試儀4。 測試儀4提供有輸出總線釋放控制信號l/0_en、寄存器設(shè)置數(shù)據(jù) DATA、時鐘信號CLK、地址信號Add、控制信號Ctrl、數(shù)據(jù)模式選擇 信號REG—mux以及寄存器設(shè)置控制信號DATA—set的功能。這里，雖 然在圖4中寄存器設(shè)置供應(yīng)端子IO是一個，但第一實施例中的半導(dǎo)體 器件1可以具有多個寄存器設(shè)置供應(yīng)端子10。例如，可以提供在數(shù)量 上對應(yīng)于存儲芯片數(shù)據(jù)總線的位寬度的寄存器設(shè)置供應(yīng)端子10。
如圖4所示，端子5、 9和10分別連接到緩沖器34、 35和36上。 端子6連接到數(shù)據(jù)輸入/輸出電路51 。端子7和8分別連接到緩沖器37 和38。緩沖器34的輸出直接連接到電路51和經(jīng)過反相器34a連接到 電路51。緩沖器35和36的輸出連接到以測試模式激活的激活電路21， 以及激活電路21連接到數(shù)據(jù)輸入/輸出電路51。數(shù)據(jù)輸入/輸出電路51 連接到存儲芯片3。緩沖器37的輸出連接到緩沖器CTS以及緩沖器 CTS的輸出連接到激活電路21、連接到觸發(fā)器(F/F)和經(jīng)過緩沖器 39連接到存儲芯片3。緩沖器38的輸出經(jīng)過串聯(lián)連接的觸發(fā)器38a和 38b以及緩沖器40連接到存儲芯片3。
如圖4所示，總線釋放控制信號l/0_en通過總線控制端子5連接 到邏輯芯片2。寄存器設(shè)置數(shù)據(jù)DATA通過數(shù)據(jù)輸入/輸出端子6提供 給邏輯芯片2。時鐘信號CLK通過時鐘供應(yīng)端子7提供給邏輯芯片2。 地址信號Add或控制信號Ctrl通過地址/控制信號供應(yīng)端子8提供給邏 輯芯片2。數(shù)據(jù)/模式選擇信號REG—mux通過數(shù)據(jù)/模式選擇信號供應(yīng) 端子9提供給邏輯芯片2。寄存器設(shè)置控制信號DATA—set提供給寄存 器供應(yīng)端子10而提供給邏輯芯片2。
激活電路51包括由緩沖器51a、開關(guān)32、觸發(fā)器ll、觸發(fā)器12、 開關(guān)33和可控緩沖器51b構(gòu)成的串聯(lián)連接電路作為數(shù)據(jù)輸入通路，用 以將數(shù)據(jù)信號從端子6傳輸?shù)酱鎯π酒?，以及由緩沖器51c、觸發(fā)器 13、觸發(fā)器14和受控緩沖器51d構(gòu)成的另一串聯(lián)連接電路作為數(shù)據(jù)輸 出通路，用以將數(shù)據(jù)信號從存儲芯片3傳輸?shù)蕉俗?。緩沖器34的輸 出被直接提供給緩沖器51b以及通過反相器34a提供給緩沖器51d。換 句話說，數(shù)據(jù)輸入/輸出電路51中的每條高頻信號線由從2級觸發(fā)器形 成。開關(guān)32和開關(guān)33響應(yīng)于測試信號T1來切換。
激活電路21包括作為寄存器的串聯(lián)連接的觸發(fā)器27和28、 AND (與)電路29、開關(guān)25和26、反相器31和測試數(shù)據(jù)保持電路22。測 試數(shù)據(jù)保持電路22包括由觸發(fā)器23-1和23-2組成的寄存器組23，和
選擇器24。保持在寄存器組23的觸發(fā)器23-1和23-2中的測試數(shù)據(jù)模 式用作對存儲芯片3的寫入數(shù)據(jù)和用于數(shù)據(jù)讀取的期望值。優(yōu)選提供 數(shù)量上對應(yīng)存儲芯片3的總線寬度，或者數(shù)量為用總線寬度乘以m(m 是任意自然數(shù))得到的值的寄存器組成的寄存器組23。這里，隨著數(shù) "m"增加，測試數(shù)據(jù)模式的數(shù)量也增加與m相同的數(shù)。為便于理解 本發(fā)明，假設(shè)下面寄存器組23提供有寄存器23-1和寄存器23-2，并且 總線寬度是"8"。
觸發(fā)器27的輸入連接到緩沖器35的輸出，以及觸發(fā)器28的輸出 連接到選擇器24的選擇控制端子。AND電路29的一個輸入連接到緩 沖器36的輸出以及其另一個輸入連接到緩沖器CTS的輸出。AND電 路29的輸出連接到觸發(fā)器23-1和23-2的時鐘端子。緩沖器51a的輸 出通過開關(guān)25連接到觸發(fā)器23-2的數(shù)據(jù)端子，以及通過開關(guān)25和反 相器31連接到觸發(fā)器23-1的數(shù)據(jù)端子。選擇器24響應(yīng)于觸發(fā)器28 的輸出來選擇觸發(fā)器23-1的輸出和觸發(fā)器23-2的輸出中的一個。選擇 器24的輸出通過開關(guān)26連接到緩沖器51b的輸入。因此，當(dāng)?shù)谝婚_ 關(guān)25和第二開關(guān)26響應(yīng)于測試信號Tl關(guān)閉時，處于測試模式的激活 電路21執(zhí)行測試操作。
在本實施例中，這種構(gòu)造不限制總線釋放控制信號1/CLen提供的 目標(biāo)。例如，總線釋放控制信號I/O—en可以提供給如圖4所示的數(shù)據(jù) 輸入/輸出電路51中的四個緩沖器中的每個。總線釋放控制信號I/CLen 用于在數(shù)據(jù)寫入存儲芯片3中控制總線釋放。寄存器設(shè)置數(shù)據(jù)DATA 是將要提供給寄存器組23的測試數(shù)據(jù)。時鐘信號CLK被提供給邏輯 芯片2和存儲芯片3。地址信號Add用于指定存儲芯片3的地址?？?制信號Ctrl用于控制存儲芯片3。而且，在第一實施例中，數(shù)據(jù)/模式 選擇信號REG—mux用于選擇將要提供給存儲芯片3的測試數(shù)據(jù)的數(shù)據(jù) 模式。寄存器設(shè)置控制信號DATA—set用于控制邏輯數(shù)據(jù)輸出的總線釋 放。
下面，將描述以下在第一實施例中的系統(tǒng)級封裝型半導(dǎo)體器件1 的操作。第一實施例中的半導(dǎo)體器件1執(zhí)行寄存器數(shù)據(jù)設(shè)置操作、測 試數(shù)據(jù)寫入操作和測試數(shù)據(jù)讀取操作。在寄存器數(shù)據(jù)設(shè)置操作中，測 試數(shù)據(jù)被設(shè)置在寄存器組23中。在測試數(shù)據(jù)寫入操作中，測試數(shù)據(jù)在 寄存器數(shù)據(jù)設(shè)置操作后寫入存儲芯片3中。在測試數(shù)據(jù)讀取操作中，
寫入在存儲芯片3中的測試數(shù)據(jù)在寄存器數(shù)據(jù)設(shè)置操作后讀取。
圖5是示出在寄存器數(shù)據(jù)設(shè)置操作期間數(shù)據(jù)輸入通路的電路圖。 如圖5所示，系統(tǒng)級封裝型半導(dǎo)體器件1響應(yīng)于寄存器設(shè)置控制信號 DATA—set、寄存器設(shè)置數(shù)據(jù)DATA和時鐘信號CLK來執(zhí)行寄存器數(shù) 據(jù)設(shè)置操作。圖6A到圖6C是示出用于在寄存器組23中設(shè)置總線寬度 8的數(shù)據(jù)"F0 (十六進制數(shù))"的操作的時序圖。如圖6A到6C所示， 與總線寬度(或者總線寬度乘以m)相同數(shù)量的數(shù)據(jù)從寄存器設(shè)置供 應(yīng)端子IO提供。
AND電路29響應(yīng)于通過數(shù)據(jù)/模式選擇信號供應(yīng)端子9提供的寄 存器設(shè)置控制信號DATA_set和通過時鐘供應(yīng)端子7提供的時鐘信號 CLK來操作。AND電路29響應(yīng)于寄存器設(shè)置控制信號DATA—set被 激活，以輸出與時鐘信號CLK同步的合成信號。合成信號被提供給寄 存器組23 (即，第一寄存器23-1和第二寄存器23-2)。從而，寄存器 設(shè)置數(shù)據(jù)DATA被順序設(shè)置給第一寄存器23-1和第二寄存器23-2。
處于測試模式的邏輯芯片2的激活電路21執(zhí)行寄存器數(shù)據(jù)設(shè)置操 作，然后執(zhí)行測試數(shù)據(jù)寫入操作。圖7是示出在測試數(shù)據(jù)寫入操作和 測試數(shù)據(jù)讀取操作期間數(shù)據(jù)輸入通路的電路圖。邏輯芯片2響應(yīng)于通 過地址/控制信號供應(yīng)端子8提供的測試數(shù)據(jù)寫入命令來執(zhí)行測試數(shù)據(jù) 寫入操作。同樣，邏輯芯片2響應(yīng)于通過地址/控制信號供應(yīng)端子8提 供的測試數(shù)據(jù)讀取命令來執(zhí)行測試數(shù)據(jù)讀取操作。
圖8是示出數(shù)據(jù)寫入操作和數(shù)據(jù)讀取操作的時序圖。邏輯芯片2
通過地址/控制信號供應(yīng)端子8在時間t02時接收測試數(shù)據(jù)寫入命令。
與此同時，邏輯芯片2以2個時鐘脈沖的延遲(即，在時間t04時)接 收從測試儀4寫入存儲芯片3的測試數(shù)據(jù)寫入命令。
在時間t04時，將要寫入存儲芯片3中的寫入數(shù)據(jù)準(zhǔn)備在寄存器 組23中。因此，第二開關(guān)26響應(yīng)于測試信號T1而關(guān)閉，以形成數(shù)據(jù) 寫入通路。從邏輯芯片2到存儲芯片3的數(shù)據(jù)寫入通路應(yīng)當(dāng)優(yōu)選保持 到數(shù)據(jù)寫入操作完成為止。在多個模式的測試數(shù)據(jù)保持在寄存器組23 中的情況下，數(shù)據(jù)模式基于數(shù)據(jù)模式選擇信號REG—mux進行選擇。因 此，所選的數(shù)據(jù)模式的測試數(shù)據(jù)能夠被寫入存儲芯片3中。
在時間t07，邏輯芯片2接收通過地址/控制信號供應(yīng)端子8提供 的測試數(shù)據(jù)讀取命令。測試數(shù)據(jù)讀取命令以2個時鐘脈沖的延遲(即， 在時間t09時)提供給存儲芯片3。如圖8所示，從存儲芯片3讀取的 數(shù)據(jù)在其從存儲芯片3讀取后以2個時鐘脈沖的延遲提供給數(shù)據(jù)輸入/ 輸出端子6。處于測試模式的邏輯芯片2的激活電路21保持用于測試 寄存器組23中的存儲芯片3的數(shù)據(jù)模式的測試數(shù)據(jù)。因此，在數(shù)據(jù)寫 入操作期間，沒有數(shù)據(jù)需要通過數(shù)據(jù)輸入/輸出端子6提供。從而，系 統(tǒng)級封裝型半導(dǎo)體器件1能夠利用數(shù)據(jù)輸入/輸出端子6在寄存器數(shù)據(jù) 設(shè)置操作后作為專用于數(shù)據(jù)輸出的端子。以這種方式，即使邏輯芯片2 通過地址/控制信號供應(yīng)端子8接收測試數(shù)據(jù)寫入命令，例如，在時間 tll時，能夠?qū)Υ鎯π酒?連續(xù)執(zhí)行數(shù)據(jù)讀取操作和數(shù)據(jù)寫入操作。
如上所述，在第一實施例中的系統(tǒng)級封裝型半導(dǎo)體器件1中，由 于對于寫入存儲芯片3需要2個時鐘脈沖的延遲，以及對于從存儲芯 片3讀取需要2個時鐘脈沖的延遲，因此在從存儲芯片3讀取數(shù)據(jù)中 造成總共4個時鐘脈沖的延遲。用于存儲芯片3的數(shù)據(jù)模式的測試數(shù) 據(jù)被設(shè)置在寄存器組23中。當(dāng)對于存儲芯片3的數(shù)據(jù)讀取操作和數(shù)據(jù) 寫入操作連續(xù)執(zhí)行時，沒有寫入數(shù)據(jù)需要從邏輯端子提供給存儲芯片 3。因而，在第一實施例中的系統(tǒng)級封裝型半導(dǎo)體器件1中，對于存儲
芯片3的數(shù)據(jù)讀取操作和數(shù)據(jù)寫入操作即使在使用多個觸發(fā)器的電路 構(gòu)造的情況下，也能夠連續(xù)執(zhí)行。
第二實施例
將參照附圖描述根據(jù)本發(fā)明的第二實施例的系統(tǒng)級封裝型半導(dǎo)體 器件l。圖9是示出第二實施例中的系統(tǒng)級封裝1的構(gòu)造的電路圖。第 二實施例中的半導(dǎo)體器件1包括除第一實施例中的半導(dǎo)體器件1的構(gòu) 造外以串聯(lián)模式激活的激活電路41。第二實施例中的半導(dǎo)體器件1使
用保持在寄存器組23中的數(shù)據(jù)作為讀取期望值，以及基于從寄存器組 23讀取的數(shù)據(jù)和從存儲芯片3讀取的數(shù)據(jù)執(zhí)行異或(EXOR)計算。
參照圖9，第二實施例中的半導(dǎo)體器件l中的數(shù)據(jù)輸入/輸出電路 51包括第七開關(guān)48和第八開關(guān)49。開關(guān)48設(shè)置在觸發(fā)器14的輸出 和可控緩沖器51d的輸入之間，以及開關(guān)49設(shè)置在可控緩沖器51c的 輸出和觸發(fā)器13的數(shù)據(jù)輸入端子之間。
另外，以串聯(lián)模式激活的激活電路41包括第五開關(guān)42、第六開關(guān) 43、第一觸發(fā)器44、第二觸發(fā)器45、異或電路46和第三觸發(fā)器47。 觸發(fā)器45的數(shù)據(jù)輸入端子通過開關(guān)43連接到緩沖器51c的輸出和開關(guān) 49之間的節(jié)點。觸發(fā)器44和45的輸出連接到EXOR電路46， EXOR 電路46的輸出連接到觸發(fā)器47的數(shù)據(jù)輸入端子。觸發(fā)器47的輸出通 過42連接到開關(guān)48和緩沖器51d之間的節(jié)點。以串聯(lián)模式激活的激 活電路41通過關(guān)閉第五開關(guān)42和第六開關(guān)43形成數(shù)據(jù)輸出通路。
圖IO是示出第二實施例中的數(shù)據(jù)輸出通路的電路圖。如圖10所 示，第二實施例中的邏輯芯片2響應(yīng)于通過地址/控制信號供應(yīng)端子8 的測試數(shù)據(jù)讀取命令，來通過激活電路41輸出測試數(shù)據(jù)。系統(tǒng)級封裝 型半導(dǎo)體器件1通過地址/控制信號供應(yīng)端子8以2個時鐘脈沖的延遲 向存儲芯片3提供測試數(shù)據(jù)讀取命令。從存儲芯片3讀取的測試數(shù)據(jù) 通過串聯(lián)模式的觸發(fā)器45提供給EXOR電路46。這時，保持在寄存器組23中的寄存器數(shù)據(jù)也提供給EXOR電路46。 EXOR電路46基于從 觸發(fā)器44提供的數(shù)據(jù)和從第二觸發(fā)器45提供的數(shù)據(jù)執(zhí)行異或 (exclusive-OR)操作。激活電路41通過數(shù)據(jù)輸入/輸出端子6輸出操 作結(jié)果。
圖11示出第二實施例中的操作的時序圖。圖11示出數(shù)據(jù)寫入操 作和數(shù)據(jù)讀取操作。邏輯芯片2在時間t02時通過地址/控制信號供應(yīng) 端子8接收測試數(shù)據(jù)寫入命令。與此同時，邏輯芯片2以2個時鐘脈 沖的延遲(即，在時間t04時)從測試儀4接收寫入存儲芯片3的測試 數(shù)據(jù)寫入命令。在時間t07時，邏輯芯片2接收通過地址/控制信號供 應(yīng)端子8提供的測試數(shù)據(jù)讀取命令。測試數(shù)據(jù)讀取命令以2個時鐘脈 沖的延遲(即，在時間t09時)提供給存儲芯片3。這時，存儲在寄存 器組23中的數(shù)據(jù)模式的測試數(shù)據(jù)用作讀取期望值，該期望值與從存儲 芯片3讀取的數(shù)據(jù)比較。第二實施例中的半導(dǎo)體器件1通過數(shù)據(jù)輸入/ 輸出端子6輸出比較結(jié)果。
第二實施例中的半導(dǎo)體器件1通過數(shù)據(jù)輸入/輸出端子6在數(shù)據(jù)從 存儲芯片3讀取后，以2個時鐘脈沖的延遲輸出與來自寄存器組23的 數(shù)據(jù)的比較結(jié)果。因此，在接收測試數(shù)據(jù)讀取命令后造成總共4個時 鐘脈沖的延遲。這里，當(dāng)數(shù)據(jù)模式的測試數(shù)據(jù)保持在第二實施例中的 半導(dǎo)體器件l中后，在基于數(shù)據(jù)模式選擇信號REG一miix的控制下，可 以在數(shù)據(jù)模式中選擇任意數(shù)據(jù)模式。
第二實施例中的半導(dǎo)體器件1通過數(shù)據(jù)輸入/輸出端子6在寄存器 組23中串行存儲數(shù)據(jù)。然后，半導(dǎo)體器件1使用所存儲的數(shù)據(jù)作為期 望值，并用于與從存儲芯片3讀取的數(shù)據(jù)比較。第二實施例中的半導(dǎo) 體器件1通過數(shù)據(jù)輸入/輸出端子6輸出比較結(jié)果。以這種方式，可以 適當(dāng)輸出通過/不通過(PASS/FALL)的數(shù)據(jù)。而且，在第二實施例中， OR電路(未示出)可以包括在EXOR電路46后。在這種情況下，為 了檢測錯誤位，執(zhí)行OR操作，以及操作結(jié)果通過數(shù)據(jù)輸入/輸出端子6輸出。
另外，在以上描述中，寄存器組23包括第一寄存器23-1和第二 寄存器23-2。在這種情況下，能夠處理兩個測試模式。本發(fā)明中的寄 存器組23可以提供有更多寄存器。圖12是示出提供有第一寄存器23-1 到第m寄存器23-m的測試數(shù)據(jù)保持電路22的構(gòu)造的電路圖。當(dāng)測試 模式的數(shù)量是m (m是任意自然數(shù))時，通過提供總線寬度乘以m的 寄存器可以處理所述測試模式。在這種情況下，數(shù)據(jù)模式的數(shù)量和所 選信號線的數(shù)量p之間的關(guān)系以下面等式表達
2p=m。
雖然對本發(fā)明結(jié)合其幾個實施例進行了上述描述，但對于本領(lǐng)域 的技術(shù)人員來說，顯然這些實施例僅為示出本發(fā)明而提供，并且不應(yīng) 當(dāng)依賴于此以限制的意義來解釋權(quán)利要求。
權(quán)利要求
1.一種系統(tǒng)級封裝型半導(dǎo)體器件，包括邏輯芯片；以及存儲芯片，所述存儲芯片通過所述邏輯芯片與外部端子連接，其中，所述邏輯芯片包括數(shù)據(jù)保持電路，所述數(shù)據(jù)保持電路配置為在測試模式中保持測試數(shù)據(jù)，以及響應(yīng)于測試數(shù)據(jù)設(shè)置命令在所述數(shù)據(jù)保持電路中存儲通過數(shù)據(jù)輸入/輸出端子提供的所述測試數(shù)據(jù)，以及響應(yīng)于測試數(shù)據(jù)寫入命令將已經(jīng)存儲在所述數(shù)據(jù)保持電路中的測試數(shù)據(jù)寫入所述存儲芯片中。
2. 根據(jù)權(quán)利要求l所述的系統(tǒng)級封裝型半導(dǎo)體器件，其中，所述 邏輯芯片響應(yīng)于測試數(shù)據(jù)讀取命令來讀取存儲在所述存儲芯片中的所 述測試數(shù)據(jù)作為讀取的測試數(shù)據(jù)，并通過所述數(shù)據(jù)輸入/輸出端子輸出 所述讀取的測試數(shù)據(jù)。
3. 根據(jù)權(quán)利要求1或2所述的系統(tǒng)級封裝型半導(dǎo)體器件，其中， 所述數(shù)據(jù)保持電路包括多個寄存器，所述多個寄存器保持對應(yīng)不同測 試模式的多個測試數(shù)據(jù)。
4. 根據(jù)權(quán)利要求3所述的系統(tǒng)級封裝型半導(dǎo)體器件，其中，所述 數(shù)據(jù)保持電路包括選擇器，所述選擇器響應(yīng)于從所述邏輯芯片外部提 供的寄存器選擇指令來選擇所述多個寄存器中的一個。
5. 根據(jù)權(quán)利要求4所述的系統(tǒng)級封裝型半導(dǎo)體器件，其中，所述 邏輯芯片包括數(shù)據(jù)設(shè)置電路，所述數(shù)據(jù)設(shè)置電路配置為向所述數(shù)據(jù)保持電路提 供所述測試數(shù)據(jù)；數(shù)據(jù)寫入電路，所述數(shù)據(jù)寫入電路配置為向所述存儲芯片提供存 儲在所述數(shù)據(jù)保持電路中的所述測試數(shù)據(jù)；以及數(shù)據(jù)讀取電路，所述數(shù)據(jù)讀取電路配置為讀取已經(jīng)存儲在所述存 儲芯片中的所述測試數(shù)據(jù)；所述數(shù)據(jù)設(shè)置電路包括邏輯OR電路，所述邏輯OR電路配置為響應(yīng)于所述測試數(shù)據(jù)設(shè)置 命令來輸出時鐘信號；以及第一開關(guān)，所述第一開關(guān)配置為連接所述數(shù)據(jù)輸入/輸出端子和所 述數(shù)據(jù)保持電路。
6. 根據(jù)權(quán)利要求5所述的系統(tǒng)級封裝型半導(dǎo)體器件，其中，所述 數(shù)據(jù)寫入電路包括第二開關(guān)，所述第二開關(guān)配置為連接所述數(shù)據(jù)保持電路和所述存 儲芯片。
7. 根據(jù)權(quán)利要求6所述的系統(tǒng)級封裝型半導(dǎo)體器件，其中，所述 數(shù)據(jù)讀取電路包括數(shù)據(jù)比較電路，所述數(shù)據(jù)比較電路配置為比較所述讀取的測試數(shù) 據(jù)和存儲在所述數(shù)據(jù)保持電路中的所述測試數(shù)據(jù)， 所述數(shù)據(jù)比較電路包括異或電路，所述異或電路配置為響應(yīng)于所述測試數(shù)據(jù)讀取命令來 執(zhí)行所述讀取的測試數(shù)據(jù)和從所述數(shù)據(jù)保持電路讀取的期望數(shù)據(jù)的EXOR計算，以及所述EXOR計算的執(zhí)行結(jié)果通過所述數(shù)據(jù)輸入/輸出端子輸出。
8. —種邏輯芯片，包括數(shù)據(jù)保持電路，所述數(shù)據(jù)保持電路配置為在測試模式中保持?jǐn)?shù)據(jù)； 數(shù)據(jù)設(shè)置電路，所述數(shù)據(jù)設(shè)置電路配置為向所述數(shù)據(jù)保持電路提供所述測試數(shù)據(jù)；數(shù)據(jù)寫入電路，所述數(shù)據(jù)寫入電路配置為向存儲芯片提供存儲在所述數(shù)據(jù)保持電路中的所述測試數(shù)據(jù)， 其中，所述數(shù)據(jù)設(shè)置電路響應(yīng)于測試數(shù)據(jù)設(shè)置命令，將通過數(shù)據(jù) 輸入/輸出端子提供的所述測試數(shù)據(jù)存儲在所述數(shù)據(jù)保持電路中，以及所述數(shù)據(jù)寫入電路響應(yīng)于測試數(shù)據(jù)寫入命令，將存儲在所述數(shù)據(jù) 保持電路中的所述測試數(shù)據(jù)寫入所述存儲芯片中。
9.根據(jù)權(quán)利要求8所述的邏輯芯片，還包括數(shù)據(jù)讀取電路，所述數(shù)據(jù)讀取電路配置為讀取存儲在所述存儲芯 片中的所述測試數(shù)據(jù)，其中，所述數(shù)據(jù)讀取電路響應(yīng)于測試數(shù)據(jù)讀取命令來讀取存儲在 所述存儲芯片中的所述測試數(shù)據(jù)作為讀取的測試數(shù)據(jù)，并比較所述讀 取的測試數(shù)據(jù)和存儲在所述數(shù)據(jù)保持電路中的所述測試數(shù)據(jù)。
全文摘要
系統(tǒng)級封裝型半導(dǎo)體器件包括邏輯芯片；以及存儲芯片，所述存儲芯片通過所述邏輯芯片與外部端子連接。所述邏輯芯片包括數(shù)據(jù)保持電路，所述數(shù)據(jù)保持電路配置為在測試模式中保持測試數(shù)據(jù)，以及響應(yīng)于測試數(shù)據(jù)設(shè)置命令在所述數(shù)據(jù)保持電路中存儲通過數(shù)據(jù)輸入/輸出端子提供的測試數(shù)據(jù)，以及響應(yīng)于測試數(shù)據(jù)寫入命令將已經(jīng)存儲在所述數(shù)據(jù)保持電路中的測試數(shù)據(jù)寫入所述存儲芯片中。
文檔編號G11C29/48GK101369465SQ20081014594
公開日2009年2月18日 申請日期2008年8月14日 優(yōu)先權(quán)日2007年8月14日
發(fā)明者小松憲明, 山根一倫, 常定信利, 高杉浩二 申請人:恩益禧電子股份有限公司