專利名稱：包括多個級電路單元的移位寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移位寄存器領(lǐng)域，特別涉及移位寄存器及使用該移位寄存器 的驅(qū)動器，還涉及用于液晶顯示裝置的移位寄存器及驅(qū)動器。
背景技術(shù)：
移位寄存器是一種常見的半導(dǎo)體器件，經(jīng)常使用在各種電子產(chǎn)品中，如
液晶顯示裝置(Liquid Crystal Display,以下簡稱為LCD)等。液晶顯示裝置 中的移位寄存器是n級(n-stage )移位寄存器，如果該n級移位寄存器用于柵 線驅(qū)動器時，n大于或等于液晶顯示裝置的柵線的數(shù)量；如果該n級移位寄存 器用于數(shù)據(jù)線驅(qū)動器時，n大于或等于液晶顯示裝置的數(shù)據(jù)線的數(shù)量。n級移 位寄存器中的每一級都是一個能夠存儲二進制代碼的電路，并且將該電路稱 為纟及電3各單元(stage circuit unit)。
在液晶顯示裝置的柵線驅(qū)動器中，每一個柵線與移位寄存器的一個級電 路單元對應(yīng)連接。液晶顯示裝置在工作時，移位寄存器向面板(panel)輸出 掃描信號，具體為在時鐘信號的控制下，與每一個柵線對應(yīng)連接的級電路 單元依次向面板輸出掃描信號。
液晶顯示裝置工作時，級電路單元分為兩個狀態(tài)，具體為當(dāng)前級電路 單元接收STV信號到接收復(fù)位信號的狀態(tài)稱為有效(enable)狀態(tài)，其余的 時序，即當(dāng)前級電路單元接收復(fù)位信號之后到接收STV信號之前的狀態(tài)稱為 無效(disable)狀態(tài)。在每一幀的掃描信號中，對于一個級電路單元來講，除 狀態(tài)為有效之外，所有時間內(nèi)若浮動(floating)輸出(output)端，則在面板 上相鄰的兩個柵線之間的連接處會產(chǎn)生噪音(noise)電壓，有可能導(dǎo)致不能 維持無效狀態(tài)，即有可能導(dǎo)致電路錯誤。為了防止上述缺陷，在級電路單元內(nèi)設(shè)置下拉模塊，當(dāng)狀態(tài)為無效時通
過啟動下拉模塊，向面板的柵線輸入Voff電壓?，F(xiàn)有的下拉模塊由兩個薄膜 晶體管(Thin Film Transistor,簡稱為TFT)構(gòu)成。對具有下拉模塊的移位寄 存器進行觀察，結(jié)果如下
當(dāng)級電路單元的狀態(tài)為無效時，所述下拉模塊的柵極施加有設(shè)定的直流 電壓(Direct Current Voltage,簡稱DC電壓)，接著經(jīng)過所述下拉模塊的Voff 電壓施加到面板的柵線上。所以，位于下拉模塊的兩個TFT的柵極分別持續(xù) 地施加有Von電壓，源極持續(xù)地施加有Voff電壓，最終惡化了柵極偏壓(gate bias stress )，使得TFT的柵極門限電壓(gate threshold voltage )上升，并有 可能引起電路錯誤的缺陷。
圖1為現(xiàn)有的具有下拉模塊的級電路單元結(jié)構(gòu)示意圖。如圖1所示，其 結(jié)構(gòu)具體如下
UN為上4立節(jié)點(pull-up node) ; DN為下4立節(jié)點(pull-down node); Ml為利用自舉效應(yīng)(bootstrap effect)向面板的柵線施加增幅過的Von電壓 的TFT; M4和M2為當(dāng)級電路單元的狀態(tài)為無效時，向面板的柵線施加Voff 電壓的TFT，并且M4和M2構(gòu)成了下拉模塊；M3為當(dāng)STV信號或前端級電 路單元的輸出信號為高電平時，將Von電壓施加到上拉節(jié)點的TFT; M5為當(dāng) 復(fù)位信號為高電平時，將Voff電壓施加到上拉節(jié)點；M6為當(dāng)級電路單元的 狀態(tài)為無效時，經(jīng)過下拉節(jié)點，將Von電壓施加到下拉模塊的TFT; M7為當(dāng) STV信號或前端級電路單元的輸出信號為高電平時，經(jīng)過下拉節(jié)點，將Voff 電壓施加到下拉模塊的TFT。
圖1所示的級電路單元的工作流程如下
當(dāng)級電3各單元為無效狀態(tài)時，Von信號通過M6傳輸?shù)较吕?jié)點DN，然 后通過下拉節(jié)點DN開啟M2和M4，使得Voff信號通過M2和M4分別傳輸 到GOUT (N)和上拉節(jié)點UN。此時，上拉節(jié)點UN處于低電平狀態(tài)，因此 Ml處于關(guān)閉狀態(tài)，并且時鐘信號也不能通過，即級電路單元輸出Voff信號。當(dāng)級電路單元為有效狀態(tài)時，具體為當(dāng)STV信號或者前端級電路單元 的輸出信號為高電平、時鐘信號為低電平時，STV信號或者前端級電路單元 的輸出信號開啟M3, —方面，使得Von信號傳輸?shù)組7的柵極，并開啟M7, 使得下拉節(jié)點DN放電，從而關(guān)閉M2和M4;另一方面，使得Von信號傳輸 到上拉節(jié)點UN，并開啟M1和充電自舉電容C。緊接著，當(dāng)STV信號或者前 端級電路單元的輸出信號為低電平、時鐘信號為高電平時，已被充電的自舉 電容C開始放電，使得上拉節(jié)點UN依然能維持高電平，即M1和M7依然處 于開啟狀態(tài)。此時，處于開啟狀態(tài)的M7將Voff信號傳輸?shù)较吕?jié)點DN， 使得M4和M2維持關(guān)閉狀態(tài)，進而防止Voff信號通過M4和M2;此時，時 鐘信號的高電平信號通過處于開啟狀態(tài)的Ml,最終使得級電路單元輸出掃描 信號GOUT (n)。
當(dāng)級電路單元為有效狀態(tài)時，具體為當(dāng)復(fù)位信號為高電平、時鐘信號 為低電平時，M5^皮開啟；此時， 一方面Voff信號通過M5傳輸?shù)缴侠?jié)點 UN，使得M1被關(guān)閉；另一方面Voff信號通過M5傳輸?shù)組7的柵極，使得 M7被關(guān)閉，使得經(jīng)過M6的Von信號傳輸?shù)较吕?jié)點DN，使得級電路單元 輸出Voff信號。
現(xiàn)有的級電路單元，為了輸出Voff直流電壓，需要長時間地開啟M2和 M4，具體為刷新頻率不變的前提下，如果依次連接的級電路單元的數(shù)量越 多，則在每一幀內(nèi)開啟M2和M4的時間越長；級電路單元的數(shù)量不變的前提 下，如果依次連接的級電路單元的刷新頻率越低，則在每一幀內(nèi)開啟M2和 M4的時間越長。M2和M4的柵極長時間施加有Von電壓，同時M2和M4 的源極施加有Voff電壓，這樣容易導(dǎo)致TFT的柵極門限電壓(gate threshold voltage)上升，使得級電路單元不能在Von電壓下被開啟，進而級電路單元 容易出現(xiàn)電路錯誤
發(fā)明內(nèi)容
本發(fā)明的目的是為了提供一種包括多個級電路單元的移位寄存器，克服 現(xiàn)有技術(shù)中下拉模塊的性能不穩(wěn)定而導(dǎo)致電路錯誤的缺陷，實現(xiàn)了性能穩(wěn)定 的級電路單元及驅(qū)動器。
為實現(xiàn)上述目的，本發(fā)明提供了一種包括多個級電路單元的移位寄存器， 其中，所述各個級電路單元包括脈沖輸出模塊、復(fù)位模塊、第一下拉模塊與 第二下拉模塊，所述各個級電路單元接收頻率相同電平相反的第一時鐘信號 和第二時鐘信號，當(dāng)所述級電路單元的輸入信號為低電平時，所述第一下拉 模塊根據(jù)第 一 時鐘信號的高電平信號用于向脈沖輸出模塊的狀態(tài)輸入端和信
號輸出端輸出低電平信號；當(dāng)所述級電路單元的輸入信號為低電平時，所述 第二下拉模塊根據(jù)第二時鐘信號的高電平信號用于向脈沖輸出模塊的狀態(tài)輸
入端和信號輸出端輸出低電平信號。
其中，所述第一下拉模塊包括第一薄膜晶體管，當(dāng)所述第一時鐘信號 為高電平時，用于輸出高電平；第二薄膜晶體管，當(dāng)所述第一薄膜晶體管輸 出高電平時，用于向所述脈沖輸出模塊的狀態(tài)輸入端輸出低電平；以及第三 薄膜晶體管，當(dāng)所述第一薄膜晶體管輸出高電平時，用于向所述脈沖輸出模
塊的信號輸出端輸出低電平。
其中，所述第一下拉模塊還包括第四薄膜晶體管，當(dāng)所述第一時鐘信 號為高電平時，用于向所述第一薄膜晶體管的柵極輸出高電平；以及第五薄 膜晶體管，當(dāng)所述第二時鐘信號為高電平時，用于向所述第一薄膜晶體管的 柵極輸出低電平。
其中，所述第二下拉模塊包括第六薄膜晶體管，當(dāng)所述第二時鐘信號 為高電平時，用于向所述脈沖輸出模塊的狀態(tài)輸入端輸出低電平；以及第七 薄膜晶體管，當(dāng)所述第二時鐘信號為高電平時，用于向所述脈沖輸出模塊的 信號輸出端輸出低電平。
其中，所述級電路單元的輸入信號具體為前端級電路單元的輸出信號 或者STV信號。其中，所述脈沖輸出模塊包括第八薄膜晶體管，當(dāng)所述脈沖輸出模塊 的狀態(tài)輸入端為高電平時，用于向輸出所述第一時鐘信號；以及電容，用于 根據(jù)所述脈沖輸出模塊的狀態(tài)輸入端和信號輸出端之間的電位差充電或放 電。
其中，所述復(fù)位模塊包括第九薄膜晶體管，當(dāng)復(fù)位信號為高電平時， 用于向所述脈沖輸出模塊的信號輸出端輸出低電平；以及第十薄膜晶體管， 當(dāng)所述復(fù)位信號為高電平時，用于向所述脈沖輸出模塊的狀態(tài)輸入端輸出低 電平。
其中，還包括觸發(fā)模塊，當(dāng)所述級電路單元的輸入信號為高電平時，用 于向所述脈沖輸出模塊的狀態(tài)輸入端輸出高電平。 其中，所述觸發(fā)模塊具體為第十一薄膜晶體管。
其中，所述觸發(fā)模塊還包括第十二薄膜晶體管，用于根據(jù)所述第十一薄 膜晶體管的高電平信號向所述第 一下拉模塊輸出低電平。
其中，還包括第十三薄膜晶體管，當(dāng)?shù)诙r鐘信號為高電平時，用于所 述第 一下拉模塊輸出低電平。
為實現(xiàn)上述目的，本發(fā)明還提供了一種包括多個級電路單元的移位寄存 器，其中，各個級電路單元包括第一薄膜晶體管，其柵極和源極分別與第 二時鐘信號連接，其漏極與下拉節(jié)點連接；第二薄膜晶體管，其柵極與所述 下拉節(jié)點連接，其源極與低電平信號連接，其漏極與上拉節(jié)點連接；第三薄 膜晶體管，其柵極與所述下拉節(jié)點連接，其源極與所述低電平信號連接，其 漏極與所述級電路單元的輸出端連接；第六薄膜晶體管，其柵極與所述第二 時鐘信號連接，其源極與所述級電路單元的輸入信號連接，其漏極與所述下 拉節(jié)點連接；第七薄膜晶體管，其柵極與第一時鐘信號連接，其源極與所述 低電平信號連接，其漏極與所述級電路單元的輸出端連接；第八薄膜晶體管， 其柵極與所述上拉節(jié)點連接，其源極與所述第一時鐘信號連接，其漏極與所 述級電路單元的輸出端連接；第九薄膜晶體管，其柵極與復(fù)位信號連接，其源極與所述低電平信號連接，其漏極與所述級電路單元的輸出端連接；第十 薄膜晶體管，其柵極與所述復(fù)位信號連接，其源極與所述低電平信號連接， 其漏極與所述上拉節(jié)點連接；第十一薄膜晶體管，其柵極和源極分別與所述 級電路單元的輸入信號連接，其漏極與所述上拉節(jié)點連接；第十二薄膜晶體 管，其柵極與所述上拉節(jié)點連接，其源極與所述低電平信號連接，其漏極與 下拉節(jié)點連接；以及電容，其一端與所述上拉節(jié)點連接，其另一端與所述級 電路單元的輸出端連接。
其中，還包括第四薄膜晶體管，其柵極和源極分別與所述第一時鐘信 號連接，其漏極與所述第一薄膜晶體管的柵極連接；以及第五薄膜晶體管， 其柵極與所述第二時鐘信號連接，其源極與所述低電平信號連接，其漏極與 所述第一薄膜晶體管的柵極連接。
其中，還包括第十三薄膜晶體管，其柵極與所述第二時鐘信號連接，其 源極與所述低電平信號連接，其漏極與所述下拉節(jié)點連接。
本發(fā)明移位寄存器，在級電路單元為無效狀態(tài)時，通過使第一下拉模塊 和第二下拉模塊交替地向脈沖輸出模塊的狀態(tài)輸入端和信號輸出端輸出低電
平，從而克服了現(xiàn)有的級電路單元中位于下拉模塊的TFT的出現(xiàn)柵極門限電 壓上升的現(xiàn)象而導(dǎo)致的電路錯誤。另外，通過交替地使用第一下拉模塊和第 二下拉模塊，從而有效地降低了每個部件的工作時間，并且最大限度地防止 了 TFT的柵極門限電壓的上升，因此不僅延長了部件的使用壽命，而且也提 高了部件的穩(wěn)定性，從而有效地保障了移位寄存器的穩(wěn)定性。
下面通過附圖和實施例，對本發(fā)明的技術(shù)方案做進一步的詳細描述。


圖1為現(xiàn)有的具有下拉TFT的級電路單元結(jié)構(gòu)示意圖2a為本發(fā)明實施例一的結(jié)構(gòu)示意圖2 b為本發(fā)明實施例 一 中第 一 下拉模塊的 一 種結(jié)構(gòu)示意圖；圖2c為本發(fā)明實施例一中第二下拉模塊的結(jié)構(gòu)示意圖； 圖2d為本發(fā)明實施例一中第一下拉模塊的另一種結(jié)構(gòu)示意圖； 圖2e為本發(fā)明實施例一中脈沖輸出模塊的結(jié)構(gòu)示意圖； 圖2f為本發(fā)明實施例一中觸發(fā)模塊的一種結(jié)構(gòu)示意圖； 圖2g為本發(fā)明實施例一中觸發(fā)模塊的另一種結(jié)構(gòu)示意圖； 圖2h為本發(fā)明實施例一中復(fù)位模塊的結(jié)構(gòu)示意圖； 圖2i為本發(fā)明實施例 一 中第 一 下拉模塊的另 一種連接關(guān)系示意圖； 圖2j為本發(fā)明實施例一的一種具體結(jié)構(gòu)示意圖； 圖2k為圖2i中上拉節(jié)點，輸出端和下拉節(jié)點的仿真試驗時序圖； 圖21為本發(fā)明實施例一中輸入信號，第一時鐘信號，第二時鐘信號，輸 出端和復(fù)位信號的理想狀態(tài)下的時序圖； 圖3為本發(fā)明實施例二的結(jié)構(gòu)示意圖； 圖4為本發(fā)明實施例三的結(jié)構(gòu)示意圖。
具體實施例方式
實施例一
圖2a為本發(fā)明實施例一的結(jié)構(gòu)示意圖，如圖2a所示，本發(fā)明的移位寄存 器包括了多個級電路單元，其中每個級電路單元至少包括脈沖輸出模塊、 復(fù)位模塊、第一下拉模塊和第二下拉模塊，其中，當(dāng)所述級電路單元的輸入 信號為低電平時，即當(dāng)所述級電路單元處于無效狀態(tài)時，所述第一下拉模塊 根據(jù)第一時鐘信號的高電平信號向脈沖輸出模塊的狀態(tài)輸入端和信號輸出端 輸出低電平信號；當(dāng)所述級電路單元的輸入信號為低電平時，即當(dāng)所述級電 路單元處于無效狀態(tài)時，所述第二下拉模塊根據(jù)第二時鐘信號的高電平信號 向脈沖輸出模塊的狀態(tài)輸入端和信號輸出端輸出低電平信號。在這里第一時 鐘信號和第二時鐘信號是高電平和低電平相反的時鐘信號。
本實施例的移位寄存器，在級電路單元為無效狀態(tài)時，通過使第一下拉模塊和第二下拉模塊交替地向脈沖輸出模塊的狀態(tài)輸入端和信號輸出端輸出
低電平，從而克服了現(xiàn)有的級電路單元中位于下拉模塊的TFT的出現(xiàn)柵極門 限電壓上升的現(xiàn)象而導(dǎo)致的電路錯誤。另外，通過交替地使用第一下拉模塊 和第二下拉模塊，從而有效地降低了每個部件的工作時間，并且最大限度地 防止了 TFT的柵極門限電壓的上升，因此不僅延長了部件的使用壽命，而且 也提高了部件的穩(wěn)定性，從而有效地保障了移位寄存器的穩(wěn)定性。
圖2b為本發(fā)明實施例一中第一下拉模塊的一種結(jié)構(gòu)示意圖，如圖2b所 示，第一下拉模塊包括第一薄膜晶體管Tl、第二薄膜晶體管T2和第三薄 膜晶體管T3，具體為
第一薄膜晶體管T1的柵極和源極分別與第一時鐘信號連接、其漏極同時 與所述第二薄膜晶體管T2的柵極和第三薄膜晶體管T3的柵極連接；
第二薄膜晶體管T2的源極與低電平信號連接(在實際產(chǎn)品中該低電平信 號可以是接地信號或者負電壓信號)、漏極與所述脈沖輸出模塊的狀態(tài)輸入 端(相當(dāng)于圖2b中的上拉節(jié)點UN)連接；
第三薄膜晶體管T3的源極與低電平信號連接、漏極與脈沖輸出模塊的信 號輸出端GOUT (n)連接。
圖2c為本發(fā)明實施例一中第二下拉模塊的結(jié)構(gòu)示意圖，如圖2c所示，第 二下拉模塊包括第六薄膜晶體管T6和第七薄膜晶體管T7,具體為第六 薄膜晶體管T6的柵極與第二時鐘信號連接、源極與所述級電路單元的輸入信 號連接、漏極與所述脈沖輸出模塊的狀態(tài)輸入端(相當(dāng)于圖2c中的上拉節(jié)點 UN)連接；第七薄膜晶體管T7的柵極與所述第二時鐘信號連接、源極與低 電平信號連接、漏極與所述脈沖輸出模塊的信號輸出端GOUT (n)連接。在 這里，級電路單元的輸入信號是前端級電路單元的輸出信號或者STV信號。
在本實施例中，級電路單元為無效狀態(tài)時，具體為輸入到級電路單元 里的STV信號或者GOUT (n-l )信號為低電平、復(fù)位信號為低電平時，即后 端級電路單元輸出的信號為低電平，第一下拉模塊和第二下拉模塊的具體工作流程如下
首先，當(dāng)?shù)谝粫r鐘信號為高電平、第二時鐘信號為低電平時，高電平信 號經(jīng)過第一薄膜晶體管Tl之后，開啟第二薄膜晶體管T2和第三薄膜晶體管 T3。此時，與第二薄膜晶體管T2的源極連接的低電平信號和第三薄膜晶體管 T3的源極連接的低電平信號分別被傳輸?shù)缴侠?jié)點UN和脈沖輸出模塊的信 號輸出端GOUT(n)，使得級電路單元輸出低電平。與此同時，由于第二時 鐘信號為低電平，所以第二下拉模塊處于閑置狀態(tài)。
其次，當(dāng)?shù)谝粫r鐘信號為低電平、第二時鐘信號為高電平時，第二時鐘 信號直接開啟第六薄膜晶體管T6和第七薄膜晶體管T7。此時與第六薄膜晶 體管T6的源極連接的STV信號或者GOUT(n-l )信號被傳輸?shù)缴侠?jié)點UN， 與第七薄膜晶體管T7的源極連接的低電平信號被傳輸?shù)矫}沖輸出模塊的信號 輸出端GOUT(n)，使得級電路單元輸出低電平。與此同時，由于第一時鐘 信號為低電平，所以第一下拉模塊處于閑置狀態(tài)。
本發(fā)明實施例通過使第一下拉模塊和第二下拉模塊交替地維持級電路單 元的輸出電壓的方法，有效地降低了每個部件的工作時間，從而不僅能夠有 效地延長每個部件的使用壽命，而且也能夠提高每個部件穩(wěn)定性。
圖2d為本發(fā)明實施例一中第一下拉模塊的另一種結(jié)構(gòu)示意圖，如圖2d 所示，第一下拉模塊包括第四薄膜晶體管T4、第五薄膜晶體管T5、第一薄 膜晶體管T1、第二薄膜晶體管T2和第三薄膜晶體管T3，具體為第四薄膜 晶體管T4的柵極和源極分別與第一時鐘信號連接，其漏極與第一薄膜晶體管 Tl的柵極連接；第五薄膜晶體管T5的柵極與第二時鐘信號連接，其源極與 低電平信號連接，其漏極與第一薄膜晶體管T1的柵極連接；第一薄膜晶體管 Tl的柵極與第一時鐘信號連接，其源極分別與第四薄膜晶體管T4的漏極和 第五薄膜晶體管T5的漏極連接，其漏極同時與所述第二薄膜晶體管T2的柵 極和第一薄膜晶體管Tl的柵極連接；第二薄膜晶體管T2的源極與低電平信 號連接(在實際產(chǎn)品中該低電平信號可以是接地信號或者負電壓信號)，其漏極與所述脈沖輸出模塊的狀態(tài)輸入端(相當(dāng)于圖2d中的上拉節(jié)點UN)連 接；第三薄膜晶體管T3的源極與低電平信號連接，其漏極與脈沖輸出模塊的 信號輸出端GOUT ( n )連接。
本實施例提供的第一下拉模塊，通過增加第四薄膜晶體管T4和第五薄膜 晶體管T5，進一步提高了該模塊的穩(wěn)定性。具體為當(dāng)?shù)谝粫r鐘信號為高電 平、第二時鐘信號為低電平時，第一時鐘信號經(jīng)過第六T4之后傳輸?shù)降谝槐?膜晶體管T1的柵極，并開啟第一薄膜晶體管T1。當(dāng)?shù)谝粫r鐘信號為低電平、 第二時鐘信號為高電平時，第二時鐘信號開啟第五薄膜晶體管T5,使得第一 薄膜晶體管ti的柵極通過第五薄膜晶體管T5進行放電，使得第五薄膜晶體 管T5被關(guān)閉，從而提高了第一薄膜晶體管Tl的穩(wěn)定性，并提高了級電路單 元的穩(wěn)定性。
圖2e為本發(fā)明實施例一中脈沖輸出模塊的結(jié)構(gòu)示意圖，如圖2e所示，脈 沖輸出模塊包括第八薄膜晶體管T8和電容C,具體為
第八薄膜晶體管T8的柵極與狀態(tài)輸入端連接(相當(dāng)于圖2e中上拉節(jié)點 UN)、源極與第一時鐘信號連接、漏極與信號輸出端GOUT (n)連接；
電容C的一端與狀態(tài)輸入端連接(相當(dāng)于圖2e中上拉節(jié)點UN)、另一 端與信號輸出端GOUT (n)連接。
圖2f為本發(fā)明實施例一中觸發(fā)模塊的一種結(jié)構(gòu)示意圖，如圖2f所示，觸 發(fā)模塊，用于根據(jù)所述級電路單元的輸入信號向所述脈沖輸出模塊的狀態(tài)輸 入端輸出啟動信號。觸發(fā)模塊包括第十一薄膜晶體管Tll，具體為第十一薄 膜晶體管Tll的柵極和源極分別與級電路單元的輸入信號連接，即與前端級 電路單元的輸出信號GOUT (n-l)或者STV信號連接，其漏極與脈沖輸出模 塊的狀態(tài)輸入端(相當(dāng)于圖2f中上拉節(jié)點UN)連接。
在這里，級電路單元的輸入信號為高電平時，第十一薄膜晶體管Tll被 開啟，使得高電平信號經(jīng)過第十一薄膜晶體管Tll之后，被傳輸?shù)缴侠?jié)點 UN。然后上拉節(jié)點UN的高電平信號傳輸?shù)矫}沖輸出模塊，并且開啟第八薄膜晶體管T8，同時向電容C充電，4吏得在下一個時隙里電容C維持第八薄膜 晶體管T8的開啟狀態(tài)，并輸出第一時鐘信號的高電平。
圖2g為本發(fā)明實施例一中觸發(fā)模塊的另一種結(jié)構(gòu)示意圖，如圖2g所示， 觸發(fā)模塊包括第十一薄膜晶體管Tll和第十二薄膜晶體管T12,具體為
第十一薄膜晶體管Tll的柵極和源極分別與級電路單元的輸入信號連接， 即與前端級電路單元的輸出信號GOUT (n-l )或者STV信號連接，其漏極與 脈沖輸出模塊的狀態(tài)輸入端(相當(dāng)于圖2g中上拉節(jié)點UN)連接，同時其漏 極還與第十二薄膜晶體管T12的柵極連接；第十二薄膜晶體管T12的柵極與 第十一薄膜晶體管Tll的漏極連接，其源極與低電平信號連接，其漏極與第 一下拉模塊連接。進一步的，第十二薄膜晶體管T12的漏極與第一下拉模塊 中第二薄膜晶體管T2的柵極和第三薄膜晶體管T3的柵極連接。
本實施例提供的觸發(fā)模塊，通過第十二薄膜晶體管T12,進一步提高了級 電路單元的穩(wěn)定性。具體為當(dāng)級電路單元的輸入信號為高電平時，通過第 十一薄膜晶體管Tll開啟第十二薄膜晶體管T12，使得低電平信號傳輸?shù)降?二薄膜晶體管T2的柵極和第三薄膜晶體管T3的柵極，使得第二薄膜晶體管 T2和第三薄膜晶體管T3迅速地被關(guān)閉，防止低電平信號通過第二薄膜晶體 管T2和第三薄膜晶體管T3傳輸?shù)接|發(fā)模塊，從而降低了級電路單元出錯的 可能性，并提高了移位寄存器的穩(wěn)定性。
圖2h為本發(fā)明實施例一中復(fù)位模塊的結(jié)構(gòu)示意圖，如圖2h所示，復(fù)位 模塊包括第九薄膜晶體管T9和第十薄膜晶體管T10,具體為
第九薄膜晶體管T9的柵極與復(fù)位信號GOUT (n+l )連接，即與后端級 電路單元的輸出信號連接，其源極與低電平信號連接，其漏極與脈沖輸出模 塊的信號輸出端GOUT (n)連接；
第十薄膜晶體管T10的柵極與復(fù)位信號GOUT (n+l )連接，其源極與所 述低電平信號連接，其漏極與脈沖輸出模塊的狀態(tài)輸入端(相當(dāng)于圖2h中上 拉節(jié)點UN)連接。本實施例提供的復(fù)位模塊，在級電路單元從有效狀態(tài)進入無效狀態(tài)時，
根據(jù)后端的級電路單元的輸出信號開啟第九薄膜晶體管T9和第十薄膜晶體管 T10,使得低電平信號通過第九薄膜晶體管T9傳輸?shù)矫}沖輸出模塊的信號輸 出端GOUT(n)，同時通過第十薄膜晶體管T10傳輸?shù)矫}沖輸出模塊的狀態(tài) 輸入端，從而使得級電路單元從有效狀態(tài)迅速地進入無效狀態(tài)，并輸出低電 平信號。
圖2i為本發(fā)明實施例一中第一下拉模塊的另一種連接關(guān)系示意圖，如圖 2i所示，具體為第十三薄膜晶體管T13的柵極與第二時鐘信號連接，其源 極與低電平信號連接，其漏極與第一下拉模塊連接，具體為第十三薄膜晶 體管T13的漏極分別與第二薄膜晶體管T2的柵極和第三薄膜晶體管T3的柵 極連接。
當(dāng)級電路單元的輸入信號傳輸?shù)缴侠?jié)點時，若第二薄膜晶體管T2不能 根據(jù)第一時鐘信號及時地被關(guān)閉，則有可能導(dǎo)致級電路單元的輸入信號不能 準(zhǔn)確地傳輸?shù)缴侠?jié)點，并有可能引發(fā)電路錯誤。本實施例提供的第一下拉 模塊的另一種連接方式，可以通過第十三薄膜晶體管T13，將低電平信號傳輸 到第二薄膜晶體管T2的柵極和第三薄膜晶體管T3的柵極，使得第二薄膜晶 體管T2的柵極和第三薄膜晶體管T3的柵極迅速地放電，并進入關(guān)閉狀態(tài)， 從而可以提高第一下拉模塊的穩(wěn)定性，進而可能提高級電路單元的穩(wěn)定性。
圖2j為本發(fā)明實施例一的一種具體結(jié)構(gòu)示意圖，如圖2j所示，級電路單 元具體為第十一薄膜晶體管Tll,其柵極和源極分別與級電路單元的輸入信 號(可以是STV信號，也可以是前端級電路單元的輸出信號)連接，其漏極 與上拉節(jié)點UN連接；第十二薄膜晶體管T12，其柵極與上拉節(jié)點UN連接， 其源極與低電平信號連接，其漏極與下拉節(jié)點DN連接；第六薄膜晶體管T6， 其柵極與第二時鐘信號連接，其源極與級電路單元的輸入信號連接，其漏極 與下拉節(jié)點連接DN;第二薄膜晶體管T2,其柵極與下拉節(jié)點DN連接，其 源極與低電平信號連接，其漏極與上拉節(jié)點UN連接；第七薄膜晶體管T7，其柵極與第一時鐘信號連接，其源極與低電平信號連接，其漏極與級電路單
元的輸出端GOUT (n)連接；第四薄膜晶體管T4，其柵極和源極分別與第一 時鐘信號連接，其漏極與第一薄膜晶體管Tl的柵極連接；第五薄膜晶體管 T5，其柵極與第二時鐘信號連接，其源極與低電平信號連接，其漏極與第一 薄膜晶體管Tl的柵極連接；第一薄膜晶體管T1，其柵極與第四薄膜晶體管 T4的漏極連接，其源極與第二時鐘信號連接，其漏極與下拉節(jié)點DN連接； 第十三薄膜晶體管T13,其柵極與第二時鐘信號連接，其源極與低電平信號連 接，其漏極與下拉節(jié)點DN連接；第三薄膜晶體管T3，其柵極與下拉節(jié)點DN 連接，其源極與低電平信號連接，其漏極與級電路單元的輸出端GOUT (n) 連接；第九薄膜晶體管T9，其柵極與復(fù)位信號GOUT (n-l)連接，其源極與 低電平信號連接，其漏極與級電路單元的輸出端GOUT (n)連接；第十薄膜 晶體管T10,其柵極與復(fù)位信號GOUT (n-l)連接，其源極與低電平信號連 接，其漏極與上拉節(jié)點UN連接；第八薄膜晶體管T8，其柵極與上拉節(jié)點UN 連接，其源極與第一時鐘信號連接，其漏極與級電路單元的輸出端GOUT(n) 連接；電容C,其一端與上拉節(jié)點UN連接，其另一端與級電路單元的輸出端 GOUT (n)連接。
圖2k為圖2i中上拉節(jié)點，輸出端和下拉節(jié)點的仿真試驗時序圖。圖21 為本發(fā)明實施例一中輸入信號，第一時鐘信號，第二時鐘信號，輸出端和復(fù) 位信號的理想狀態(tài)下的時序圖。如圖2k和圖21所示，當(dāng)級電路單元進入無效 狀態(tài)之后，第一時鐘信號為高電平、第二時鐘信號為低電平時，第一時鐘信 號開啟第四薄膜晶體管T4和第一薄膜晶體管Tl,將高電平信號傳輸?shù)较吕?節(jié)點DN。此時下拉節(jié)點DN將第二薄膜晶體管T2和第三薄膜晶體管T3開啟， 將低電平信號分別傳輸?shù)缴侠?jié)點UN和級電路單元的輸出端，最終將低電 平信號輸出。
如圖2k和圖21所示，級電路單元為無效狀態(tài)，第一時鐘信號為低電平、 第二時鐘信號為高電平時，第二時鐘信號開啟第六薄膜晶體管T6和第七薄膜晶體管T7。此時，由于級電路單元為無效狀態(tài)，因此級電路單元的輸入信號 也是低電平信號。第六薄膜晶體管T6將低電平信號傳輸?shù)缴侠?jié)點UN,使 得上拉節(jié)點UN維持低電平；同時第七薄膜晶體管T7將低電平信號傳輸?shù)郊?電路單元的輸出端，從而最終將低電平信號輸出。
本實施例公開的級電路單元，通過四個薄膜晶體管(第二薄膜晶體管T2， 第三薄膜晶體管T3，第六薄膜晶體管T6和第七薄膜晶體管T7)交替地將低 電平信號傳輸?shù)缴侠?jié)點和級電路單元的輸出端，并維持級電路單元的低電 平信號，從而防止了現(xiàn)有技術(shù)中設(shè)定的薄膜晶體管長時間處于開啟狀態(tài)而導(dǎo) 致的柵極門限電壓上升。因此保證了移位寄存器能夠正常地工作，即提高了 移位寄存器的穩(wěn)定性。
實施例二
圖3為本發(fā)明實施例二的結(jié)構(gòu)示意圖，如圖3所示，本發(fā)明的移位寄存 器包括了多個級電路單元，其中該級電路單元具體包括第十一薄膜晶體管 Tll,其柵極和源極分別與級電路單元的輸入信號(可以是STV信號，也可 以是前端級電路單元的輸出信號)連接，其漏極與上拉節(jié)點UN連接；第十 二薄膜晶體管T12，其柵極與上拉節(jié)點UN連接，其源極與低電平信號連接， 其漏極與下拉節(jié)點DN連接；第六薄膜晶體管T6，其柵極與第二時鐘信號連 接，其源極與級電路單元的輸入信號連接，其漏極與下拉節(jié)點連接DN;第二 薄膜晶體管T2，其柵極與下拉節(jié)點DN連接，其源極與低電平信號連接，其 漏極與上拉節(jié)點UN連接；第七薄膜晶體管T7，其柵極與第一時鐘信號連接， 其源極與低電平信號連接，其漏極與級電路單元的輸出端GOUT (n)連接； 第一薄膜晶體管Tl,其柵極和源極與第二時鐘信號連接，其漏極與下拉節(jié)點 DN連接；第十三薄膜晶體管T13，其柵極與第二時鐘信號連接，其源極與低 電平信號連接，其漏極與下拉節(jié)點DN連接；第三薄膜晶體管T3，其柵極與 下拉節(jié)點DN連接，其源極與低電平信號連接，其漏極與級電路單元的輸出 端GOUT (n)連接；第九薄膜晶體管T9，其柵極與復(fù)位信號GOUT (n-l )連接，其源極與低電平信號連接，其漏極與級電路單元的輸出端GOUT (n) 連接；第十薄膜晶體管T10,其柵極與復(fù)位信號GOUT (n-l )連接，其源極 與低電平信號連接，其漏極與上拉節(jié)點UN連接；第八薄膜晶體管T8，其柵 極與上拉節(jié)點UN連接，其源極與第一時鐘信號連接，其漏極與級電路單元 的輸出端GOUT (n)連接；電容C,其一端與上拉節(jié)點UN連接，其另一端 與級電路單元的輸出端GOUT (n)連接。
本實施例的級電路單元，在第一時鐘信號為高電平、第二時鐘信號為低 電平時，通過第一薄膜晶體管T1將高電平信號傳輸?shù)较吕?jié)點DN，使得級 電路單元輸出低電平信號；在第一時鐘信號為低電平、第二時鐘信號為高電 平時，通過第六薄膜晶體管T6和第三薄膜晶體管T3，使得級電路單元輸出 低電平信號。從而實現(xiàn)了用4個薄膜晶體管交替地維持級電路單元的低電平 信號，從而克服了現(xiàn)有技術(shù)中下拉薄膜晶體管性能不穩(wěn)定而引起的缺陷，并 提高了級電路單元的穩(wěn)定性，進而提高了移位寄存器的穩(wěn)定性。
圖4為本發(fā)明實施例三的結(jié)構(gòu)示意圖，如圖4所示，本實施例的驅(qū)動器 利用了多個在實施例一和實施例二公開的級電路單元，其具體結(jié)構(gòu)如下
每個級電路單元具有第一時鐘信號輸入接口 A和第二時鐘信號輸入接口 B，每兩個相鄰的級電路單元中位于前端的級電路單元的輸出信號當(dāng)作輸入信 號與位于后端的級電路單元的輸入端連接；位于后端的級電路單元的輸出信 號當(dāng)作復(fù)位信號與位于前端的級電路單元的復(fù)位信號輸入端連接；與奇數(shù)行 對應(yīng)的級電路單元的第一時鐘信號輸入接口 A與第一計時器連接、第二時鐘 信號輸入接口 B與第二計時器連接；與偶數(shù)行對應(yīng)的級電路單元的第一時鐘 信號輸入接口 A與第二計時器連接、第二時鐘信號輸入接口 B與第一計時器 連接。
本實施例中每個級電路單元的工作原理與實施例 一和實施例二中級電路 單元的工作原理相同，因此在這里不再——贅述。
本實施例由于使用了性能穩(wěn)定的級電路單元，從而保證了該驅(qū)動器具有穩(wěn)定的性能。并且本實施例公開的驅(qū)動器應(yīng)用于在液晶顯示裝置時，能夠提 高液晶顯示裝置的質(zhì)量。在本實施例中，雖然以液晶顯示裝置為例說明了驅(qū)
器的應(yīng)用環(huán)境的限制。因此在這里對驅(qū)動器的具體應(yīng)用環(huán)境不再——舉例說 明。
最后應(yīng)說明的是以上實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其 限制；盡管參照前述實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù) 人員應(yīng)當(dāng)理解其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或 者對其中部分技術(shù)特征進行等同替換；而這些修改或者替換，并不使相應(yīng)技
術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的精神和范圍。
權(quán)利要求
1、一種包括多個級電路單元的移位寄存器，其特征在于所述各個級電路單元包括脈沖輸出模塊、復(fù)位模塊、第一下拉模塊與第二下拉模塊，所述各個級電路單元接收頻率相同電平相反的第一時鐘信號和第二時鐘信號，當(dāng)所述級電路單元的輸入信號為低電平時，所述第一下拉模塊根據(jù)第一時鐘信號的高電平信號用于向脈沖輸出模塊的狀態(tài)輸入端和信號輸出端輸出低電平信號；當(dāng)所述級電路單元的輸入信號為低電平時，所述第二下拉模塊根據(jù)第二時鐘信號的高電平信號用于向脈沖輸出模塊的狀態(tài)輸入端和信號輸出端輸出低電平信號。
2、 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于所述第一下拉模塊包括第一薄膜晶體管，當(dāng)所述第一時鐘信號為高電平時，用于輸出高電平； 第二薄膜晶體管，當(dāng)所述第一薄膜晶體管輸出高電平時，用于向所述脈沖輸出模塊的狀態(tài)輸入端輸出低電平；以及第三薄膜晶體管，當(dāng)所述第一薄膜晶體管輸出高電平時，用于向所述脈 沖輸出模塊的信號輸出端輸出低電平。
3、 根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于所述第一下拉模塊還 包括第四薄膜晶體管，當(dāng)所述第一時鐘信號為高電平時，用于向所述第一薄 膜晶體管的柵極輸出高電平；以及第五薄膜晶體管，當(dāng)所述第二時鐘信號為高電平時，用于向所述第一薄 膜晶體管的柵極輸出低電平。
4、 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于所述第二下拉模塊包括第六薄膜晶體管，當(dāng)所述第二時鐘信號為高電平時，用于向所述脈沖輸出模塊的狀態(tài)輸入端輸出低電平；以及第七薄膜晶體管，當(dāng)所述第二時鐘信號為高電平時，用于向所述脈沖輸 出模塊的信號輸出端輸出低電平。
5、 根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于所述級電路單元的輸 入信號具體為前端級電路單元的輸出信號或者STV信號。
6、 根據(jù)權(quán)利要求1~5所述的任一移位寄存器，其特征在于所述脈沖輸 出模塊包括第八薄膜晶體管，當(dāng)所述脈沖輸出模塊的狀態(tài)輸入端為高電平時，用于 向輸出所述第一時鐘信號；以及電容，用于根據(jù)所述脈沖輸出模塊的狀態(tài)輸入端和信號輸出端之間的電 4立差充電或》文電。
7、 根據(jù)權(quán)利要求1~5所述的任一移位寄存器，其特征在于所述復(fù)位模 塊包括第九薄膜晶體管，當(dāng)復(fù)位信號為高電平時，用于向所述脈沖輸出模塊的 信號輸出端輸出低電平；以及第十薄膜晶體管，當(dāng)所述復(fù)位信號為高電平時，用于向所述脈沖輸出模 塊的狀態(tài)輸入端輸出低電平。
8、 根據(jù)權(quán)利要求1~5所述的任一移位寄存器，其特征在于還包括觸發(fā) 模塊，當(dāng)所述級電路單元的輸入信號為高電平時，用于向所述脈沖輸出模塊 的狀態(tài)輸入端^T出高電平。
9、 根據(jù)權(quán)利要求8所述的移位寄存器，其特征在于所述觸發(fā)模塊具體為 第十一薄膜晶體管。
10、 根據(jù)權(quán)利要求9所述的移位寄存器，其特征在于所述觸發(fā)模塊還包 括第十二薄膜晶體管，用于根據(jù)所述第十一薄膜晶體管的高電平信號向所述第一下拉模塊輸出低電平。
11、 根據(jù)權(quán)利要求1~5所述的任一移位寄存器，其特征在于還包括第十 三薄膜晶體管，當(dāng)?shù)诙r鐘信號為高電平時，用于所述第一下拉模塊輸出低電平。
12、 一種包括多個級電路單元的移位寄存器，其特征在于 各個級電路單元包括第一薄膜晶體管，其柵極和源極分別與第二時鐘信號連接，其漏極與下 拉節(jié)點連接；第二薄膜晶體管，其柵極與所述下拉節(jié)點連接，其源極與低電平信號連 接，其漏極與上拉節(jié)點連接；第三薄膜晶體管，其柵極與所述下拉節(jié)點連接，其源極與所述低電平信 號連接，其漏極與所述級電路單元的輸出端連接；第六薄膜晶體管，其柵極與所述第二時鐘信號連接，其源極與所述級電路單元的輸入信號連接，其漏極與所述下拉節(jié)點連接；第七薄膜晶體管，其柵極與第一時鐘信號連接，其源極與所述低電平信 號連接，其漏極與所述級電路單元的輸出端連接；第八薄膜晶體管，其柵極與所述上拉節(jié)點連接，其源極與所述第一時鐘信號連接，其漏極與所述級電路單元的輸出端連接；第九薄膜晶體管，其柵極與復(fù)位信號連接，其源極與所述低電平信號連 接，其漏極與所述級電路單元的輸出端連接；第十薄膜晶體管，其柵極與所述復(fù)位信號連接，其源極與所述低電平信號連接，其漏極與所述上拉節(jié)點連接；第十 一 薄膜晶體管，其柵極和源極分別與所述級電路單元的輸入信號連 接，其漏極與所述上拉節(jié)點連接；第十二薄膜晶體管，其柵極與所述上拉節(jié)點連接，其源極與所述低電平信號連接，其漏極與下拉節(jié)點連接；以及電容，其一端與所述上拉節(jié)點連接，其另一端與所述級電路單元的輸出端連接。
13、 根據(jù)權(quán)利要求12所述的移位寄存器，其特征在于還包括 第四薄膜晶體管，其柵極和源極分別與所述第一時鐘信號連接，其漏極與所述第一薄膜晶體管的柵極連接；以及第五薄膜晶體管，其柵極與所述第二時鐘信號連接，其源極與所述低電 平信號連接，其漏極與所述第一薄膜晶體管的柵極連接。
14、 根據(jù)權(quán)利要求12或13所述的移位寄存器，其特征在于還包括第十 三薄膜晶體管，其柵極與所述第二時鐘信號連接，其源極與所述低電平信號 連接，其漏極與所述下拉節(jié)點連接。
全文摘要
本發(fā)明涉及一種包括多個級電路單元的移位寄存器，其中各個級電路單元包括脈沖輸出模塊、復(fù)位模塊、第一下拉模塊與第二下拉模塊，各個級電路單元接收頻率相同電平相反的第一時鐘信號和第二時鐘信號，當(dāng)級電路單元的輸入信號為低電平時，第一下拉模塊根據(jù)第一時鐘信號的高電平信號用于向脈沖輸出模塊的狀態(tài)輸入端和信號輸出端輸出低電平信號；當(dāng)級電路單元的輸入信號為低電平時，第二下拉模塊根據(jù)第二時鐘信號的高電平信號用于向脈沖輸出模塊的狀態(tài)輸入端和信號輸出端輸出低電平信號。本發(fā)明移位寄存器通過使第一下拉模塊和第二下拉模塊，交替地向脈沖輸出模塊的狀態(tài)輸入端和信號輸出端輸出低電平，從而克服了現(xiàn)有技術(shù)的缺陷。
文檔編號G11C19/00GK101645308SQ200810118058
公開日2010年2月10日 申請日期2008年8月7日 優(yōu)先權(quán)日2008年8月7日
發(fā)明者韓承佑 申請人:北京京東方光電科技有限公司