專利名稱：半導(dǎo)體存儲(chǔ)器器件和用于操作半導(dǎo)體存儲(chǔ)器器件的方法
半導(dǎo)體存儲(chǔ)器器件和用于操作半導(dǎo)體存儲(chǔ)器器件的方法 相關(guān)申請的交叉引用本申請包含涉及于2007年6月21日向日本專利局提交的日本專利申請 JP 2007-164195的主題，通過引用將其全部內(nèi)容合并在此。技術(shù)領(lǐng)域 背景技術(shù)結(jié)合本發(fā)明，引用日本專利公開No.2006-65533以及2004-318500。芯片。這些存儲(chǔ)器器件根據(jù)電路結(jié)構(gòu)、操作和功能而不同。從結(jié)構(gòu)和操作方 面來說，存在兩種主要的RAM類別DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)和SRAM (靜態(tài)隨機(jī)存取存儲(chǔ)器)。作為DRAM的變型，存在與外部提供的時(shí)鐘信號 同步地輸出數(shù)據(jù)的SDRAM (同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)。SDRAM還具有諸 如SDR-SDRAM (單數(shù)據(jù)率SDRAM )、 DDR-SDRAM (雙數(shù)據(jù)率SDRAM )、DDR2-SDRAM、 DDR2-SDRAM.......DDR (n) -SDRAM之類的子類型。從結(jié)構(gòu)方面來看，存在具有多個(gè)存取端口的、被稱為DPRAM(雙端口 RAM)的變型。在功能性術(shù)語中，存在不需要尋址的、被稱為FIFO(先進(jìn)先 出)型的變型。根據(jù)主機(jī)電子設(shè)備需要什么來選擇性使用上述存儲(chǔ)器類型。為了描述的 目的，在下面的描述中，SDR-SDRAM將被稱為SDR、 DDR-SDRAM被稱為 DDR、 DDR2-SDRAM被稱為DDR2、 DDR3到DDR (n) -SDRAM被稱為 DDR3到DDR ( n ),并且FIFO型被稱為FIFO。發(fā)明內(nèi)容考慮必要的功能、性能和成本因素確定在每個(gè)電子設(shè)備中集成的半導(dǎo)體 存儲(chǔ)器器件(半導(dǎo)體存儲(chǔ)器IC芯片)的類型。顯然設(shè)計(jì)或選擇用于向給定類4存儲(chǔ)器類型兼容地方式執(zhí)行存儲(chǔ)器存取操作。然而，根據(jù)情況，不會(huì)不變地穩(wěn)定地供應(yīng)所有類型的半導(dǎo)體存儲(chǔ)器器件。 近些年來，半導(dǎo)體存儲(chǔ)器器件的類型已經(jīng)迅速多樣化，并且持續(xù)投入大量精 力開發(fā)新型存儲(chǔ)器。同時(shí)，需求降低的半導(dǎo)體存儲(chǔ)器器件類型的生產(chǎn)經(jīng)常被 它們的制造商中斷。因此，電子設(shè)備制造商可能面臨如果它們的產(chǎn)品是否集 成已經(jīng)停止生產(chǎn)的半導(dǎo)體存儲(chǔ)器器件類型的嚴(yán)重問題。假設(shè)電子設(shè)備制造商制造集成SDR的產(chǎn)品并且供應(yīng)變得不穩(wěn)定。在這種情況下，設(shè)備制造商應(yīng)該考慮采用代替SDR的另一種半導(dǎo)體存儲(chǔ)器器件。如 果確定采用DDR代替SDR,則用DDR替換SDR本身不發(fā)生；其需要修改 用于存取新半導(dǎo)體存儲(chǔ)器器件的存儲(chǔ)器控制器的規(guī)范。在一些情況下，存儲(chǔ) 器控制器和外圍電路需要一起被重新設(shè)計(jì)。在生產(chǎn)階段效率的損失和成本的 增加是明顯的。在設(shè)計(jì)新電子設(shè)備時(shí)，設(shè)備制造商需要通過預(yù)測在將來哪些類型的半導(dǎo) 體存儲(chǔ)器器件將繼續(xù)可用來確保必要的半導(dǎo)體存儲(chǔ)器器件的供應(yīng)。存儲(chǔ)器器 件的可用性的預(yù)測可能強(qiáng)迫電子設(shè)備制造商采用其性能不必要地高的半導(dǎo)體 存儲(chǔ)器器件或進(jìn)行將考慮存儲(chǔ)器控制器的規(guī)范中將來可能的修改的電路設(shè) 計(jì)。在這些條件下，可能會(huì)嚴(yán)重阻礙了提供合適和有效的電路設(shè)計(jì)的靈活程 度。已經(jīng)根據(jù)以上情況做出本發(fā)明，并且提供可以被用作各種類型的存儲(chǔ)器 的半導(dǎo)體存儲(chǔ)器器件。在實(shí)現(xiàn)本發(fā)明時(shí)，以及根據(jù)其一個(gè)實(shí)施例，提供半導(dǎo)體存儲(chǔ)器器件，包 括存儲(chǔ)器陣列部件，配置來用作信息存儲(chǔ)區(qū)域；以及接口部件，配置來連接 在外部存儲(chǔ)器控制器和存儲(chǔ)器陣列部件之間，存儲(chǔ)器陣列部件和接口部件被 密封在封裝中。接口部件具有基于一對一關(guān)系與多個(gè)存儲(chǔ)器類型對應(yīng)的多個(gè) 接口模塊。最好，當(dāng)密封在封裝中時(shí)，可以將存儲(chǔ)器陣列部件和接口部件形成在單 硅芯片上。最好，當(dāng)密封在封裝中時(shí)，可以將存儲(chǔ)器陣列部件和接口部件形成在分 離的硅芯片上并相互連接。最好，多個(gè)接口才莫塊之一可以對應(yīng)于包括SDR、 DDR、 DDR2到DDR(n)、 SRAM、 DPRAM和FIFO的多個(gè)存^諸器類型之一。最好，接口部件可以包括輸入/輸出緩沖器部件，配置來向外部存儲(chǔ)器控 制器輸出信號和從外部存儲(chǔ)器控制器輸入信號。輸入/輸出緩沖器部件可以允 許外部存儲(chǔ)器控制器和多個(gè)接口模塊在它們之間交換信號。最好，根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器器件還可以包括選擇器，配置來選擇連接到輸入/輸出緩沖器部件的多個(gè)接口模塊之一。輸入/輸出緩沖器部 件可以允許外部存儲(chǔ)器控制器和選擇器選擇的多個(gè)接口模塊之一在它們之間 交換信號。最好根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器器件包括以一一對應(yīng)關(guān)系與多個(gè)接口模塊對應(yīng)的方式的輸入/輸出緩沖器部件的多個(gè)單元。當(dāng)連接到輸入/輸出 緩沖器部件的單元之一時(shí)，外部存儲(chǔ)器控制器可以與對應(yīng)于所連接的輸入/輸 出緩沖器部件的單元的接口模塊交換信號。最好，接口部件可以包括時(shí)鐘產(chǎn)生部件，配置來產(chǎn)生由用于處理的多個(gè) 接口模塊的每一個(gè)使用的時(shí)鐘信號。最好，接口部件可以包括模式解釋部件，配置來解釋輸入模式指定信號 作為與多個(gè)存儲(chǔ)器類型之一對應(yīng)的模式的指示。根據(jù)由模式解釋部件解釋的存儲(chǔ)器類型特定模式，多個(gè)接口模塊之一可以針對寫入或讀取操作存取存儲(chǔ) 器陣列部件。根據(jù)本發(fā)明的另一實(shí)施例，提供用于操作半導(dǎo)體存儲(chǔ)器器件的方法，該半導(dǎo)體存儲(chǔ)器器件包括存儲(chǔ)器陣列部件，配置來用作信息存儲(chǔ)區(qū)域；以及接 口部件，配置來在外部存儲(chǔ)器控制器和存儲(chǔ)器陣列部件之間交互，存儲(chǔ)器陣 列部件和接口部件被密封在封裝中，接口部件具有基于一對一關(guān)系與多個(gè)存 儲(chǔ)器類型對應(yīng)的多個(gè)接口模塊，所述方法包括步驟根據(jù)遵循正在連接的外 部存儲(chǔ)器控制器的規(guī)范存儲(chǔ)器類型選擇多個(gè)接口模塊之一；和響應(yīng)于由外部 存儲(chǔ)器控制器發(fā)出的寫入或讀取請求，使所選擇的接口模塊存取存儲(chǔ)器陣列 部分，以進(jìn)行寫入或讀取操作。如上所述，根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器器件是包括存儲(chǔ)器陣列部DDR、 DDR2、 ......DDR(n)、 SRAM、 DPRAM和FIFO之類的各種存儲(chǔ)器類型對應(yīng)的多個(gè)接口模塊。 、 接口模塊的每一個(gè)保持與對應(yīng)的存儲(chǔ)器類型的定時(shí) 一致地，響應(yīng)于來自外部存儲(chǔ)器控制電路的存取請求，向存儲(chǔ)器陣列部件寫入數(shù)據(jù)并從存儲(chǔ)器陣列部件讀取數(shù)據(jù)。例如，SDR接口模塊以如果從外部看來存儲(chǔ)器陣列部件好 像用作SDR存儲(chǔ)器陣列的方式，向存儲(chǔ)器陣列部件輸入數(shù)據(jù)和從其輸出數(shù)據(jù)。 同樣地，DDR接口模塊以如果從外部看來存儲(chǔ)器陣列部件好像用作DDR存 儲(chǔ)器陣列的方式向存儲(chǔ)器陣列部件輸出數(shù)據(jù)和從外部存儲(chǔ)器陣列輸入數(shù)據(jù)。例如，DRAM和SRAM根據(jù)電路結(jié)構(gòu)相互不同，但是如果合適的調(diào)節(jié) 存取定時(shí)，則它們之一可以被布置來像其它存儲(chǔ)器類型那樣操作。這對于 FIFO和DPRAM也是這樣。當(dāng)合適地操作每一個(gè)所配置的接口模塊時(shí)，則存 儲(chǔ)器陣列部件可以被布置來作為SRAM或作為諸如SDR或DDR之類的 DRAM的變型操作，而實(shí)際上存儲(chǔ)器陣列部件具有DRAM結(jié)構(gòu)。據(jù)激活的接口模塊來改變的方式操作。由此，本發(fā)明的半導(dǎo)體存儲(chǔ)器器件可 以被布置來用作其類型根據(jù)外部連接的存儲(chǔ)器控制電路的規(guī)范而變化的存儲(chǔ)器。通過使用根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器器件，可以有效地制造或設(shè) 計(jì)電子設(shè)備，并且穩(wěn)定這種設(shè)備的生產(chǎn)。例如，如果集成特定存儲(chǔ)器類型的 存儲(chǔ)器的電子設(shè)備的制造商面對當(dāng)前使用的存儲(chǔ)器類型的不穩(wěn)定供應(yīng)時(shí)，該 制造商可以用根據(jù)本發(fā)明實(shí)施例的、可以被布置來以與之前完全相同的方式 操作的半導(dǎo)體存儲(chǔ)器器件代替當(dāng)前采用的存儲(chǔ)器。這使得制造商可以持續(xù)生 產(chǎn)電子設(shè)備而不改變存儲(chǔ)器控制電路以及所包含的外圍電路的設(shè)計(jì)。在要設(shè)計(jì)新的電子設(shè)備的情況下，使用本發(fā)明的半導(dǎo)體存儲(chǔ)器器件作為 要在新設(shè)備中集成的存儲(chǔ)器芯片承諾在設(shè)計(jì)階段比之前更高的靈活程度和效 率。此外，可以容易地解決存儲(chǔ)器的規(guī)范中的將來可能的修改。


結(jié)合附圖，通過參照描述，本發(fā)明的這些和其它目標(biāo)將變得顯而易見， 在附圖中圖1A、1B和1C是說明根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器器件的示意圖； 圖2是被實(shí)現(xiàn)為本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器器件的方框圖； 圖3是說明實(shí)施例的半導(dǎo)體存儲(chǔ)器器件如何操作的示意圖； " 圖4A和4B是說明SDR的讀取/寫入周期定時(shí)的定時(shí)圖；圖5A和5B是說明DDR的讀取/寫入周期定時(shí)的定時(shí)圖；圖6A到6G是說明當(dāng)實(shí)施例的SDR接口模塊激活時(shí)有效的定時(shí)的示意圖；圖7A到71是說明當(dāng)實(shí)施例的DDR接口模塊激活時(shí)有效的定時(shí)的示意圖；圖8是說明當(dāng)實(shí)施例的PLL部件激活時(shí)有效的模式操作的示意圖；圖9是說明當(dāng)實(shí)施例的選擇器激活時(shí)有效的模式操作的示意圖；圖10是說明當(dāng)實(shí)施例的輸入/輸出緩沖器激活時(shí)有效的模式操作的示意圖；圖11是說明當(dāng)實(shí)施例的輸入/輸出緩沖器激活時(shí)有效的模式操作的另一 示意圖；圖12是說明當(dāng)實(shí)施例的輸入/輸出緩沖器激活時(shí)有效的模式操作的進(jìn)一 步示意圖；圖13是說明當(dāng)實(shí)施例的輸入/輸出緩沖器激活時(shí)有效的模式操作的再進(jìn) 一步示意圖；圖14是說明當(dāng)實(shí)施例的輸入/輸出緩沖器激活時(shí)有效的模式操作的再進(jìn) 一步示意圖；圖15是被實(shí)現(xiàn)為本發(fā)明的第二實(shí)施例的半導(dǎo)體存儲(chǔ)器器件的方框圖； 圖16是說明第二實(shí)施例的半導(dǎo)體存儲(chǔ)器器件如何操作的示意圖； 圖17是被實(shí)現(xiàn)為本發(fā)明的第三實(shí)施例的半導(dǎo)體存儲(chǔ)器器件的方框圖；具體實(shí)施方式
將在下面的標(biāo)題下提供如何典型地實(shí)施本發(fā)明的描述1. 半導(dǎo)體存儲(chǔ)器器件的概要2. 半導(dǎo)體存儲(chǔ)器器件的內(nèi)部結(jié)構(gòu)和操作3. PLL部件的模式操作4. 選擇器的模式操作5. 輸入/輸出緩沖器的模式操作6. 半導(dǎo)體存儲(chǔ)器器件的其它實(shí)施例1.半導(dǎo)體存儲(chǔ)器器件的概要圖1A顯示被實(shí)現(xiàn)為本發(fā)明一個(gè)實(shí)施例的存儲(chǔ)器控制器100和半導(dǎo)體存儲(chǔ)器器件1的概要。半導(dǎo)體存儲(chǔ)器器件1通常被用作電子設(shè)備中的存儲(chǔ)器IC。 集成在電子設(shè)備中的存儲(chǔ)器控制器100存取半導(dǎo)體存儲(chǔ)器器件1來進(jìn)行讀取 和寫入操作。根據(jù)其設(shè)計(jì)規(guī)范，存儲(chǔ)器控制器100將半導(dǎo)體存儲(chǔ)器器件1處理為特定 類型的存儲(chǔ)器。例如，如果存儲(chǔ)器控制器100被設(shè)計(jì)來存取DDR，則當(dāng)由存 儲(chǔ)器控制器100存取以進(jìn)行數(shù)據(jù)輸入和輸出時(shí)，本發(fā)明的半導(dǎo)體存儲(chǔ)器器件 1用作DDR。也就是說， 一旦半導(dǎo)體存儲(chǔ)器器件1被安裝在主機(jī)電子設(shè)備的 電路配置上，并且電連接到存儲(chǔ)器控制器100，則之后半導(dǎo)體存儲(chǔ)器器件1 用作DDR?？梢园l(fā)生存儲(chǔ)器控制器100被設(shè)計(jì)來在另一電子設(shè)備中存取SDR的情 況。在這種情況下，當(dāng)由存儲(chǔ)器控制器100存取以進(jìn)行數(shù)據(jù)輸入和輸出時(shí)， 半導(dǎo)體存儲(chǔ)器器件1用作SDR。也就是說， 一旦半導(dǎo)體存儲(chǔ)器器件1被安裝 在主機(jī)電子設(shè)備的電路配置上，并且電連接到存儲(chǔ)器控制器100,則之后半 導(dǎo)體存儲(chǔ)器器件1用作SDR。即使SDR的供應(yīng)商已經(jīng)停止生產(chǎn)該產(chǎn)品，在其上安裝SDR的電子設(shè)備 的制造商也將有用根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器器件1代替當(dāng)前SDR的 選擇。然后，新安裝的半導(dǎo)體存儲(chǔ)器器件1將被布置來用作SDR。電子設(shè)備 制造商可以繼續(xù)制造該設(shè)備，而不修改存儲(chǔ)器控制器100或其它部件。在新電子設(shè)備的開發(fā)階段，在設(shè)計(jì)存儲(chǔ)器控制器100和外圍電路時(shí)，本 發(fā)明的半導(dǎo)體存儲(chǔ)器器件1的使用向設(shè)備制造商提供比之前高得多的靈活程 度。根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器器件1還允許設(shè)備制造商容易地處理 用于在將來改變存儲(chǔ)器類型的可能的需求。半導(dǎo)體存儲(chǔ)器器件1被形成為單一封裝中的單片存儲(chǔ)器IC。器件l在內(nèi) 部包括接口部件2和RAM陣列部件3?？梢砸訢RAM或以SRAM結(jié)構(gòu)實(shí)現(xiàn) RAM陣列部件3。接口部件2具有連接到存儲(chǔ)器控制器100的輸入/輸出緩沖 器以及與各種存儲(chǔ)器類型對應(yīng)的多個(gè)接口模塊。也就是說，本實(shí)施例的半導(dǎo) 體存儲(chǔ)器器件1由具有與各個(gè)存儲(chǔ)器類型對應(yīng)的多個(gè)接口模塊的接口部件2 和被形成為信息存儲(chǔ)區(qū)域的RAM陣列部件3構(gòu)成，兩個(gè)部件2和3被密封 在封裝中。圖1B和1C顯示在封裝內(nèi)的可能的半導(dǎo)體存儲(chǔ)器器件結(jié)構(gòu)。圖1B指示其中RAM陣列3和接口部件2形成在單一的硅芯片4上的示例。圖1C描述 其中當(dāng)密封在封裝中時(shí)，RAM陣列3和接口部件2形成在分離的硅芯片4a 和4b上的示例，該部件2和3相互連接。2.半導(dǎo)體存儲(chǔ)器器件的內(nèi)部結(jié)構(gòu)和操作圖2顯示半導(dǎo)體存儲(chǔ)器1內(nèi)的典型電路結(jié)構(gòu)。如上所述，半導(dǎo)體存儲(chǔ)器 器件1包含接口部件2和存儲(chǔ)器陣列部件3。存儲(chǔ)器陣列部件3包括RAM陣 列30和封套(wrapper )31。接口部件2包括多個(gè)接口模塊21 ( 21a到2lh )、 1/0緩沖器22、選擇器23、 PLL部件24和模式解釋部件25。以DRAM或SRAM結(jié)構(gòu)將RAM陣列30示例性形成為信息存儲(chǔ)區(qū)域。 封套31允許在RAM陣列30和接口模塊21(21a到21h )之間轉(zhuǎn)換控制信號。 按需要，RAM陣列30可以令其單元結(jié)構(gòu)被設(shè)置得更靈活。封套31被希望來 提供信號轉(zhuǎn)換以與RAM陣列30的規(guī)范一致，由此示例性實(shí)現(xiàn)與DRAM或 SRAM對應(yīng)的通用接口 。在接口部件2中，1/0緩沖器22在半導(dǎo)體存儲(chǔ)器器件1和外部裝置(如， 存儲(chǔ)器控制器100)之間電對接。例如，1/0緩沖器22交換命令CMD、輸入 /輸出數(shù)據(jù)DQ和數(shù)據(jù)選通信號(data strobe signal) DQS。 I/O緩沖器22還輸 入通常來自存儲(chǔ)器控制器100的系統(tǒng)時(shí)鐘信號CLK,并且將輸入的時(shí)鐘信號 轉(zhuǎn)發(fā)到PLL部件24。此外，I/O緩沖器22輸入模式指定信號Md并且將輸入信號提供給模式 解釋部件25。模式指定信號Md是指定半導(dǎo)體存儲(chǔ)器器件1的操作模式(即， 要操作的存儲(chǔ)器的類型)的信號。典型地，模式指定信號Md可以是要由半 導(dǎo)體存儲(chǔ)器器件1的封裝上形成的小型DIP開關(guān)設(shè)置的邏輯值信號。替代地， 可以在該封裝上形成用于模式設(shè)置的預(yù)定數(shù)量的針，并且可以以產(chǎn)生用作模 式指定信號Md的邏輯值(如H/L/高阻抗的邏輯值)的方式連接針。作為另 一選擇，存儲(chǔ)器控制器100可以將其模式指定信號Md提供給半導(dǎo)體存儲(chǔ)器 期間1選擇器23選擇接口模塊21 (21a到21h之一)之一，并且允許所選擇的 模塊與I/O緩沖器22連接。選擇基于由模式解釋部件25發(fā)出的模式信號。提供接口模塊21 (21a到21h)來基于——對應(yīng)關(guān)系對應(yīng)于不同的存儲(chǔ) 器類型。顯示圖2中的示例被提供了 SDR-IF模塊21a、 DDR-IF模塊2tb、 DDR2-IF模塊21c、 DDR3-IF模塊21d、 .......DDR( n )IF模塊21e、 SRAM-IF模塊21 f、 DPRAM-IF模塊21g和FIFO-IF模塊21h。按照存儲(chǔ)器控制器100的請求，接口模塊21a到12f的每一個(gè)允許半導(dǎo) 體存儲(chǔ)器器件1以合適定時(shí)的方式用作用于數(shù)據(jù)輸入和輸出的對應(yīng)類型的存 儲(chǔ)器。例如，當(dāng)從外部連接的存儲(chǔ)器控制器100看來時(shí)，SDR-IF模塊21a在 讀取和寫入操作中使RAM陣列30用作SDR。當(dāng)從外部存儲(chǔ)器控制器100看 來時(shí)，DDR-IF模塊21b在讀取和寫入操作中使RAM陣列30用作DDR。與存儲(chǔ)器控制器100提供的系統(tǒng)時(shí)鐘信號CLK 一致，PLL部件24產(chǎn)生 要由處理中的接口模塊21 (21a到21h)使用的各種時(shí)鐘信號。模式解釋部件25解釋輸入模式指定信號Md的邏輯值來確定其中半導(dǎo)體 存儲(chǔ)器器件1被請求工作的模式。模式解釋部件25處理來向相關(guān)部件提供指 示模式的模式信號Smd。在半導(dǎo)體存儲(chǔ)器器件l中，I/O緩沖器22、選擇器23、 PLL部件24和 接口模塊21根據(jù)由模式解釋部件25輸出的模式信號操作。當(dāng)示例性地從外 部存儲(chǔ)器控制器100看來時(shí)，這些部件組合來使半導(dǎo)體存儲(chǔ)器器件1用作特 定類型的存儲(chǔ)器。假設(shè)如圖1A所示，該實(shí)施例的存儲(chǔ)器控制器100和半導(dǎo)體存儲(chǔ)器器件1 被安裝在電子設(shè)備的電路板上。在這種情況下，存儲(chǔ)器控制器100執(zhí)行適于 DDR2的存儲(chǔ)器控制處理。在該設(shè)置中，模式解釋部件25被提供有指示存儲(chǔ) 器類型DDR2的模式指定信號Md?；诤线m的DIP開關(guān)設(shè)置產(chǎn)生模式指定 信號Md，或者由存儲(chǔ)器控制器100提供。在圖3中顯示如何提供模式指定信號Md。模式解釋部件25輸出指示 DDR2模式的模式信號Smd。如下所述，I/O緩沖器22根據(jù)模式信號Smd將 諸如電源電壓和延遲特性之類的內(nèi)部電特性改變?yōu)榕cDDR2兼容的特性。給定模式信號Smd，選擇器23選擇與DDR2對應(yīng)的DDR2-IF模塊21c。 在接收模式信號Smd時(shí)，PLL部件24產(chǎn)生要提供到DDR2-IF模塊21c的時(shí) 鐘信號組，停止向其它接口模塊(21a、 21b、 21d到21h)的時(shí)鐘信號的提供。在該狀態(tài)下，當(dāng)從存儲(chǔ)器控制器100看來時(shí)，半導(dǎo)體存儲(chǔ)器裝置1好像 用作DDR2。為了控制DDR2，存儲(chǔ)器控制器100以適于DDR2的定時(shí)的方 式輸出命令CMD并且處理輸入/輸出數(shù)據(jù)DQ以及數(shù)據(jù)選通信號DQS。在這 種情況下，DDR2-IF模塊21c響應(yīng)于來自存儲(chǔ)器控制器100的命令CMD向 RAM陣列30寫入或從其讀取數(shù)據(jù)。從存儲(chǔ)器控制器100看來，以適于DDR定時(shí)的方式執(zhí)行讀取和寫入操作。這表示存儲(chǔ)器控制器100存取半導(dǎo)體存儲(chǔ) 器器件l是沒有問題的。每個(gè)接口模塊21a到21h被設(shè)計(jì)來使存儲(chǔ)器控制器100以遵循對應(yīng)的存 儲(chǔ)器類型的定時(shí)向半導(dǎo)體存儲(chǔ)器器件1輸入和從其輸出數(shù)據(jù)。下面是分別對 應(yīng)于SDR和DDR的SDR-IF模塊21a和DDR-IF模塊21b的工作的描述。將 參照圖4A到5B描述SDR和DDR的讀取和寫入定時(shí)。圖4A和4B顯示SDR-SDRAM的典型讀取/寫入周期定時(shí)。特別地，這 些解當(dāng)CAS等待時(shí)間(CAS latency, CL)是2，而脈沖長度(burst length, BL)是4時(shí)，有效的系統(tǒng)時(shí)鐘信號CLK、命令和數(shù)據(jù)輸入/輸出DQ的定時(shí)。使用SDRAM，每個(gè)控制信號被鎖止在輸入時(shí)鐘信號CLK的前沿。與時(shí) 鐘CLK同步地輸入和輸出數(shù)據(jù)。由時(shí)間段Tl、 T2等表示時(shí)鐘信號CLK的 在前沿的定時(shí)。在圖4A的讀取周期定時(shí)中，示例性地在時(shí)間Tl鎖止由主機(jī)(如諸如存 儲(chǔ)器控制器100之類的存儲(chǔ)器控制裝置)提供的讀取命令。當(dāng)CAS等待時(shí)間 CL是2時(shí)，在讀取命令被鎖止兩個(gè)時(shí)鐘周期之后讀取數(shù)據(jù)條目Q0、 Ql、 Q2 和Q3，并且將其輸出到主機(jī)。在圖4B的寫周期定時(shí)中，示例性地在時(shí)間Tl鎖止由主機(jī)提供的寫入命 令。針對寫入操作從時(shí)間Tl鎖止由主機(jī)提供的數(shù)據(jù)條目Q0、 Ql、 Q2和Q3。圖5A和5B顯示DDR-SDRAM的典型讀取和寫入周期定時(shí)。這些 解當(dāng)CAS等待時(shí)間CL還是2，并且脈沖長度是4時(shí)有效的系統(tǒng)時(shí)鐘信號 CLK1和CLK2、命令、數(shù)據(jù)輸入/輸出DQ和數(shù)據(jù)選通信號DQS的定時(shí)。時(shí) 鐘信號CLK2與時(shí)鐘信號CLK1成倒相關(guān)系。像SDR-SDRAM那樣，DDR-SDRAM使其命令在輸入時(shí)鐘信號CLK的 前沿輸入。DDR-SDRAM的數(shù)據(jù)輸入/輸出定時(shí)與SDR-SDRAM的數(shù)據(jù)輸入/ 輸出定時(shí)不同。為了執(zhí)行高速數(shù)據(jù)傳送，DDR-SDRAM使用相互倒相的兩個(gè)時(shí)鐘信號 CLK1和CLK2,以及數(shù)據(jù)選通信號DQS。數(shù)據(jù)選通信號DQS與時(shí)鐘信號 CLK1同步，同時(shí)數(shù)據(jù)輸入/輸出DQ與數(shù)據(jù)選通信號DQS的前和后沿同步。在圖5A的讀取周期定時(shí)中，示例性地在時(shí)間Tl,與時(shí)鐘信號CLK1的 前沿同步地處理命令。當(dāng)CAS等待時(shí)間CL是2時(shí)，在時(shí)間T3兩個(gè)時(shí)鐘周 期之后輸出數(shù)據(jù)。在這種情況下，與數(shù)據(jù)選通信號DQS的前和后沿同步'地輸出數(shù)據(jù)條目QO、 Ql、 Q2和Q3。在圖5B的寫入周期定時(shí)中，在時(shí)間Tl示例性地鎖止由主機(jī)提供的寫命 令。與數(shù)據(jù)選通信號DQS的前和后沿同步地寫入數(shù)據(jù)條目QO、 Ql、 Q2和 Q3。DDR2、 DDR3等基本上以與DDR相同的方式操作。它們之間的差異可 以包括可選擇的CAS等待時(shí)間和操作頻率設(shè)置。樣的差異。該實(shí)施例的半導(dǎo)體存儲(chǔ)器器件1使用接口模塊21說明這些差異， 以便用作這些存儲(chǔ)器類型中的任意一個(gè)。圖6A到6G和圖7A到71顯示當(dāng) SDR-IF模塊21 a或DDR-IF模塊2 lb在操作時(shí)有效的典型輸入/輸出操作定時(shí)。圖6A到71圖解當(dāng)RAM陣列30具有在地址輸入和數(shù)據(jù)讀出之間的3nsec 的存取時(shí)間tAC,并且經(jīng)歷為2的CAS等待時(shí)間CL時(shí)有效的定時(shí)的示例。圖6A到6G顯示當(dāng)存儲(chǔ)器控制器100將半導(dǎo)體存儲(chǔ)器器件1當(dāng)作SDR 并且向存儲(chǔ)器發(fā)出讀取請求時(shí)的定時(shí)示例。也就是，當(dāng)半導(dǎo)體存儲(chǔ)器器件1 處于SDR模式，且SDR-IF模塊21a操作時(shí)應(yīng)用的這些定時(shí)。圖6A示例性地指示在100MHz頻率上發(fā)生的基本時(shí)鐘信號BF。該基本 時(shí)鐘信號BF與由存儲(chǔ)器控制器100提供給半導(dǎo)體存儲(chǔ)器裝置1的系統(tǒng)時(shí)鐘 信號CLK同步、同相并且具有相同的頻率。圖6B中顯示的時(shí)鐘信號2BF具有基本時(shí)鐘信號BF的頻率2倍的頻率。 在圖6C中的時(shí)鐘信號2BF +兀與時(shí)鐘信號2BF成倒相關(guān)系，并且關(guān)于后者被 相移180度。基于輸入的系統(tǒng)時(shí)鐘信號CLK由PLL部件24產(chǎn)生以上時(shí)鐘信號BF、 2BF和2BF +兀。將這些信號作為一組時(shí)鐘信號提供到SDR-IF模塊21a以進(jìn)行處理。圖6D顯示由SDR-IF模塊21a通過I/O緩沖器22向存儲(chǔ)器控制器100 輸入和從其輸出數(shù)據(jù)。圖6E描述其中SDR-IF模塊21a向RAM陣列30 (封 套31)發(fā)送地址的典型定時(shí)。圖6F指示其中從RAM陣列30讀取的數(shù)據(jù)被 傳送到SDR-IF模塊21a的典型定時(shí)。圖6G圖解其中SDR-IF模塊21a擴(kuò)展 讀出數(shù)據(jù)，并將其移交到I/0緩沖器22的定時(shí)。假設(shè)在時(shí)間Tl鎖止來自存儲(chǔ)器控制器100的讀取命令。這種情況下， SDR-IF模塊21a解釋命令并且識(shí)別所讀出的地址。 一旦5nsec過去，在時(shí)間13T2, SDR-IF模塊21a向RAM陣列30發(fā)送地址。由于RAM陣列具有3nsec的存取時(shí)間tAC,所以3nsec后向SDR-IF 模塊21a傳送讀出數(shù)據(jù)。然后，SDR-IF模塊21a擴(kuò)展并輸出讀出數(shù)據(jù)Q0、 Ql、 Q2和Q3。 一旦過去4.5nsec，并且從T3開始，在基本時(shí)鐘信號BF的 前沿開始擴(kuò)展讀出數(shù)據(jù)條目Q0、 Ql、 Q2和Q3。所擴(kuò)展的數(shù)據(jù)條目經(jīng)由1/0 緩沖器22被輸出到存儲(chǔ)器控制器100。以上述方式，由半導(dǎo)體存儲(chǔ)器器件1執(zhí)行可與具有CAS等待時(shí)間CL為 2的SDR-SDRAM的操作相比的讀出操作。換句話說，存儲(chǔ)器控制器100正 好通過將半導(dǎo)體存儲(chǔ)器裝置1當(dāng)作SDR發(fā)出命令。通過SDR-IF模塊21a的 處理，半導(dǎo)體存儲(chǔ)器器件i作為經(jīng)歷SDR的所要求的CAS等待時(shí)間的SDR 來響應(yīng)命令。圖6A到6G顯示當(dāng)RAM陣列30具有3nsec的存取時(shí)間tAC時(shí)有效的 定時(shí)示例。如果存取時(shí)間tAC更長，則相應(yīng)地加速SDR-IF模塊21a的處理。 例如，如果存取時(shí)間tAC是5nsec,并且如果所要求的CAS等待時(shí)間CL是2, 則SDR-IF模塊21a開始擴(kuò)展并在2.5nsec之后輸出讀出數(shù)據(jù)。這使得可以從 時(shí)間T3開始輸出讀出數(shù)據(jù)條目Q0、 Ql、 Q2和Q3。作為另 一示例，如果存取時(shí)間tAC是8nsec，并且所要求的CAS等待時(shí) 間是2，則SDR-IF模塊21a在讀取命令在時(shí)間Tl被鎖止2.5nsec之后向RAM 陣列30發(fā)送地址。在8nsec后傳送的讀出數(shù)據(jù)被擴(kuò)展并且2nsec之后從T3 開始輸出。圖7A到71顯示當(dāng)存儲(chǔ)器控制器100將半導(dǎo)體存儲(chǔ)器器件1當(dāng)作DDR 并且向存儲(chǔ)器發(fā)出讀取請求時(shí)的定時(shí)示例。也就是，當(dāng)半導(dǎo)體存儲(chǔ)器器件1 處于DDR模式，且DDR-IF模塊21 b操作時(shí)應(yīng)用的這些定時(shí)。圖7A指示的基本時(shí)鐘信號BF示例性地在133MHz頻率上發(fā)生，并且與 由存儲(chǔ)器控制器100提供給半導(dǎo)體存儲(chǔ)器裝置1的系統(tǒng)時(shí)鐘信號CLK同步、 同相并且具有相同的頻率。圖7B中顯示的時(shí)鐘信號2BF具有基本時(shí)鐘信號 BF的頻率2倍的頻率。在圖7C中的時(shí)鐘信號2BF +兀與時(shí)鐘信號2BF成倒 相關(guān)系，并且關(guān)于后者被相移180度?；谳斎氲南到y(tǒng)時(shí)鐘信號CLK由PLL部件24產(chǎn)生以上時(shí)鐘信號BF、 2BF和2BF +兀。將這些信號作為一組時(shí)鐘信號提供到DDR-IF模塊21b以進(jìn) 行處理。圖7D顯示由DDR-IF模塊21b通過I/O緩沖器22向存儲(chǔ)器控制器100 輸入和從其輸出數(shù)據(jù)。圖7E描述可以應(yīng)用到DDR-IF模塊21b的典型地址處 理定時(shí)。圖7F顯示其中DDR-IF模塊21b向RAM陣列30 (封套31 )發(fā)送地 址的典型定時(shí)。圖7G指示其中從RAM陣列30讀取的數(shù)據(jù)被傳送到DDR-IF 模塊21b的典型定時(shí)。圖7H圖解其中DDR-IF模塊21 b擴(kuò)展讀出數(shù)據(jù)的定時(shí)。 圖7I描述其中DDR-IF模塊21b將所擴(kuò)展的數(shù)據(jù)移交到I/0緩沖器22的定時(shí)。假設(shè)在時(shí)間Tl鎖止來自存儲(chǔ)器控制器100的讀取命令。這種情況下， DDR-IF模塊21b在3.76nsec的時(shí)間段期間執(zhí)行地址處理，并且向RAM陣列 30發(fā)出地址。由于RAM陣列具有3nsec的存取時(shí)間tAC，所以3nsec后向DDR-IF 模塊21b傳送讀出數(shù)據(jù)。然后，0.76nsec之后，DDR-IF模塊21b擴(kuò)展(expand ) 讀出數(shù)據(jù)QO、 Ql、 Q2和Q3。 一旦過去5.6nsec,并且從T3開始，在基本時(shí) 鐘信號BF的前沿和后沿將讀出數(shù)據(jù)條目Q0、 Ql、 Q2和Q3經(jīng)由1/0緩沖器 22輸出到存儲(chǔ)器控制器100。以上述方式，由半導(dǎo)體存儲(chǔ)器器件1執(zhí)行可與具有CAS等待時(shí)間CL為 2的DDR-SDRAM的操作相比的讀出操作。換句話說，存儲(chǔ)器控制器100正 好通過將半導(dǎo)體存儲(chǔ)器裝置1當(dāng)作DDR發(fā)出命令。通過DDR-IF模塊21b的 處理，半導(dǎo)體存儲(chǔ)器器件1作為經(jīng)歷DDR的所要求的CAS等待時(shí)間的DDR 來響應(yīng)命令。圖7A到71顯示當(dāng)RAM陣列30具有3nsec的存取時(shí)間tAC時(shí)有效的定 時(shí)示例。如果存取時(shí)間tAC更長，則還可以相應(yīng)地加速DDR-IF模塊21b的處理。如上所述是當(dāng)SDR-IF模塊21a或DDR-IF模塊21b操作時(shí)有效的典型讀 取操作定時(shí)。如果除上述模塊之外的任何其它接口模塊(如DDR2-IF模塊21c 等)操作，則半導(dǎo)體存儲(chǔ)器器件1正好被布置來用作對應(yīng)的存儲(chǔ)器類型。在使用圖2的結(jié)構(gòu)的情況下，半導(dǎo)體存儲(chǔ)器器件1根據(jù)有效的存儲(chǔ)器類 型特定模式使其接口 21之一處于操作狀態(tài)。在這種狀態(tài)下，當(dāng)從存儲(chǔ)器控制 器看來時(shí)，半導(dǎo)體存儲(chǔ)器器件1好像用作SDR、 DDR、 DDR2到DDR(n)、 SRAM、 DPRAM和FIFO之一。3. PLL部件的模式操作如上所述，當(dāng)作為不同的存儲(chǔ)器類型之一操作時(shí)，半導(dǎo)體存儲(chǔ)器器件1使其自身的相關(guān)部件執(zhí)行與來自模式解釋部件25的模式信號Smd —致的處 理。特別地，PLL部件、選擇器23和I/0緩沖器22根據(jù)模式信號Smd操作， 其可以被稱為模式操作。將在下面論述這些部件的模式操作。首先描述PLL部件24的模式操作。圖8描述PLL部件24的典型內(nèi)部結(jié) 構(gòu)。為了簡化和說明的目的，將關(guān)于三個(gè)接口模塊SDR-IF模塊21a、 DDR-IF 模塊21b和DDR2-IF模塊21c參照時(shí)鐘輸出塊來論述PLL部件24的模式操 作。通過緩沖器放大器31將來自存儲(chǔ)器控制器100的系統(tǒng)時(shí)鐘信號CLK提 供給時(shí)鐘產(chǎn)生PLL電路32。時(shí)鐘產(chǎn)生PLL電路32典型地被形成為包括相位 比較器、環(huán)路過濾器(loop filter )、 VCO(電壓控制振蕩器)和時(shí)鐘加倍器(clock doubler)的PLL (鎖相環(huán))電路。時(shí)鐘產(chǎn)生PLL電路32將系統(tǒng)時(shí)鐘信號CLK與半時(shí)鐘除法器(half clock divider) 33的輸出相比較，以便輸出與系統(tǒng)時(shí)鐘信號同步且具有系統(tǒng)時(shí)鐘信 號的2倍頻率的時(shí)鐘信號2BF。將時(shí)鐘信號2BF提供給轉(zhuǎn)換電路35。時(shí)鐘信號2BF被半時(shí)鐘除法器33除，以具有與系統(tǒng)時(shí)鐘信號CLK的頻 率相同的頻率。被半時(shí)鐘除法器33除的時(shí)鐘信號2BF被反饋到時(shí)鐘產(chǎn)生PLL 電路32來作為相位比較時(shí)鐘。所除的時(shí)鐘信號2BF被進(jìn)一步發(fā)送到轉(zhuǎn)換電 路37來作為與系統(tǒng)時(shí)鐘信號CLK同相且具有與之相同的頻率的基本時(shí)鐘信 號BF。此外，時(shí)鐘產(chǎn)生PLL電路32的時(shí)鐘信號2BF被相移器34相移來變?yōu)橄?移時(shí)鐘信號2BF +兀。該時(shí)鐘信號2BF +兀被轉(zhuǎn)發(fā)到轉(zhuǎn)換電路36。轉(zhuǎn)換電路35、 36和37均具有端子S、 D1和D2。端子S連接到SDR-IF 模塊21a、端子Dl連接到DDR-IF模塊21b,而端子D2連接到DDR2-IF模 塊21c。轉(zhuǎn)換電路35、 36和37均配有被饋送高電平電壓Hi的固定電壓端F。替 代地，可以向固定電壓端F饋送低電平電壓。作為另一替代，固定電壓端F 可以被放置在高阻抗?fàn)顟B(tài)。由于如上所述關(guān)于三個(gè)接口模塊(21a、 21b和21c)在圖8中顯示時(shí)鐘 輸出塊，所以轉(zhuǎn)換電路35、 36和37均配有三個(gè)輸出端。在實(shí)踐中，轉(zhuǎn)換電 路35、 36和37均配有與其它接口模塊(21d到21h)對應(yīng)的輸出端。這些端 子的每一個(gè)可以被配置為可選擇的。從模式解釋部分25饋送到PLL部件24的模式信號Smd被發(fā)送到轉(zhuǎn)換 電路35、 36和37。響應(yīng)于模式信號Smd,轉(zhuǎn)換電路35、 36和37相應(yīng)地改 變它們的連接設(shè)置。例如，如果模式信號Smd指定SDR模式，則轉(zhuǎn)換電路35、 36和37均 選擇端子S作為輸出端。未針對感興趣的模式選擇的輸出端(即，端子D1、 D2和其它輸出端，未示出)連接到固定電壓端F。在以上狀態(tài)下，如圖8所示，從每個(gè)端子S向SDR-IF模塊21a發(fā)送時(shí) 鐘信號2BF、 2BF + Ti、和BF作為用于處理的一組時(shí)鐘信號。例如，如果具 有100MHz頻率的系統(tǒng)時(shí)鐘信號CLK來自存儲(chǔ)器控制器100，則SDR-IF模 塊21a祐:饋送如圖6A到6C所示的100MHz的基本時(shí)鐘信號BF、雙倍頻率 時(shí)鐘信號2BF和倒相雙倍頻率時(shí)鐘信號2BF +兀。給定用于處理的 一組時(shí)鐘信號，SDR-IF模塊21 a開始工作。同時(shí)，DDR-IF 模塊21b和DDR2-IF模塊21c (以及其它接口模塊21d到21h,未示出)被 剝奪用于進(jìn)行處理的其時(shí)鐘信號，因此被切斷。如果模式信號Smd指定DDR模式，則轉(zhuǎn)換電路35、 36和37均選擇端 子D1作為輸出端，并且使其它輸出端(即，端子S、 D2和其它輸出端，未 示出)連接到固定電壓端F。這些連接設(shè)置允許每個(gè)端子Dl向DDR-IF模塊 21b提供時(shí)鐘信號2BF、 2BF + tu、和BF作為用于處理的一組時(shí)鐘信號。例如， 如果具有133MHz頻率的系統(tǒng)時(shí)鐘信號CLK來自存儲(chǔ)器控制器100，則 DDR-IF模塊21b被饋送如圖7A到7C所示的133MHz的基本時(shí)鐘信號BF、 雙倍頻率時(shí)鐘信號2BF和倒相雙倍頻率時(shí)鐘信號2BF +兀。一旦接收到用于處理的一組時(shí)鐘信號，DDR-IF模塊21b開始工作。同 時(shí)，SDR-IF模塊21a和DDR2-IF模塊21c (以及其它接口模塊21d到21h, 未示出)被剝奪用于進(jìn)行處理的其時(shí)鐘信號，因此被關(guān)斷。如上所迷，PLL部件24向接口模塊21a到21h提供與模式信號Smd對 應(yīng)的時(shí)鐘信號。模式信號Smd使一個(gè)可應(yīng)用的接口模塊開始工作，并且關(guān)斷 其它接口模塊。4.選擇器的模式操作將參照圖9描述選擇器23的模式操作。在圖9中，與圖8中相同，指示 三個(gè)接口模塊SDR-IF模塊21a、 DDR-IF模塊21b和DDR2-IF模塊21c以及它們相關(guān)的電路。如上所述，在存儲(chǔ)器控制器100和I/O緩沖器22之間交換命令CMD、 輸入/輸出數(shù)據(jù)DQ和數(shù)據(jù)選通信號DQS。通過選擇器23,以命令CMD、數(shù) 據(jù)輸入DQin、數(shù)據(jù)輸出DQout、選通信號輸入DQSin和選通信號DQSout 形式傳送這些信號。更具體地，選擇器23向接口模塊21傳送由存儲(chǔ)器控制器100輸入到I/O 緩沖器22的命令CMD。如果命令CMD是寫入命令，則存儲(chǔ)器控制器100 將寫入數(shù)據(jù)輸入到I/O緩沖器22。從I/O緩沖器22，選擇器23將寫入數(shù)據(jù)作 為數(shù)據(jù)輸入DQin傳送到接口模塊21 。如果命令CMD是讀取命令，則存儲(chǔ)器控制器100從RAM陣列30讀取 數(shù)據(jù)，選擇器23將讀出數(shù)據(jù)作為數(shù)據(jù)輸出DQout傳送到1/0緩沖器22。如果模式是DDR到DDR (n)之一，則使用數(shù)據(jù)選通信號DQS。選擇 器23以兩個(gè)信號的形式選通信號輸入DQSin和選通信號輸出DQSout輸入 和輸出數(shù)據(jù)選通信號DQS。選擇器23具有選擇開關(guān)電路23a到23e,所述開關(guān)電路被提供來以便與 上述信號對應(yīng)。選擇開關(guān)電路23a與命令CMD對應(yīng)，并且具有與接口模塊 21對應(yīng)的輸出端S、 D1和D2。選擇開關(guān)電路23b對應(yīng)于數(shù)據(jù)輸入DQin，并 且具有與接口模塊21對應(yīng)的輸出端S、 D1和D2。選擇開關(guān)電路23c對應(yīng)于數(shù)據(jù)輸出DQout,并且具有與接口模塊21對應(yīng) 的輸入端S、 D1和D2。選擇開關(guān)電路23d對應(yīng)于選通信號輸入DQSin,并 且具有與接口模塊21對應(yīng)的輸入端Dl和D2。選擇開關(guān)電路23e對應(yīng)于選通 信號輸出DQSout,并且具有與接口模塊21對應(yīng)的輸入端D1和D2。圖9描述關(guān)于三個(gè)接口模塊(21a、 21b和21c)的輸入/輸出塊，使得未 顯示選擇開關(guān)電路23a到23e具有與其它接口模塊(21d到21h)對應(yīng)的輸入 或輸入端。然而，在實(shí)踐中，選擇開關(guān)電路23a到23e均被進(jìn)一步提供了關(guān) 于其它接口模塊(21d到21h)的這樣的輸入或輸入端。將這些端子中的每一 個(gè)布置為可選的。在選擇器23中的選擇開關(guān)電路23a到23e均選擇與來自模式解釋部件 25的模式信號Smd對應(yīng)的輸入或輸入端。例如，如果模式信號Smd指示SDR 模塊，則選擇開關(guān)部件23a、 23b和23c均選擇端子S。由于SDR不使用數(shù)據(jù) 選通信號DQS，因此選擇開關(guān)電路23d和23e可以保持?jǐn)嚅_。這些連接設(shè)置 允許在I/O緩沖器22和SDR-IF模塊21a之間傳送命令CMD、數(shù)據(jù)輸入DQin和數(shù)據(jù)輸出DQout。如果模式信號Smd指示DDR模塊，則選擇開關(guān)部件23a到23e均選擇 端子D1。在這種情況下，如圖9所示，在I/0緩沖器22和DDR-IF模塊21b 之間傳送命令CMD、數(shù)據(jù)輸入DQin、數(shù)據(jù)輸出DQout、選通信號輸入DQSin 和選通信號輸出DQSout。如上所述，選擇器23使其選擇開關(guān)電路23a到23e設(shè)置反映有效的模式 信號Smd的選擇性連接。該連接允許在單一激活的接口模塊和I/O緩沖器22 之間傳送信號，并且使能當(dāng)前工作的接口模塊和存儲(chǔ)器控制器100之間的信 號輸入和輸出。5.輸入/輸出緩沖器的模式操作I/O緩沖器22的模式操作包括將諸如緩沖器電源電壓和延遲特性之類的 內(nèi)部電特性改變到與感興趣的模式(即，要被實(shí)現(xiàn)的存儲(chǔ)器類型)兼容的特 性。緩沖器電源電壓根據(jù)存儲(chǔ)器類型變化；其對于SDR通常為3.3V或2.5V， 對于DDR為2.5V、對于DDR2為1.8V,并且對于DDR3為1.5V。因此，本 發(fā)明的半導(dǎo)體存儲(chǔ)器器件1的1/0緩沖器22要求根據(jù)有效的模式改變電源電 壓。圖10到14顯示用于改變電源電壓和延遲特性的I/0緩沖器22的典型結(jié) 構(gòu)。在這些附圖的每一個(gè)中，根據(jù)電源電壓，顯示在緩沖器的兩種類型(類 型A和類型B)之間進(jìn)行轉(zhuǎn)換。例如，在每一附圖中由附圖標(biāo)記A指示的緩 沖器放大器是類型A緩沖器，其電源電壓是3.3V并且具有Tl的延遲特性； 由附圖標(biāo)記B指示的緩沖器放大器是類型B緩沖器，其電源電壓是2.5V并 且具有t2的延遲特性。下面是改變類型A和類型B緩沖器的電特性的解釋。在實(shí)踐中，顯然可 以將緩沖器構(gòu)造為解決要由半導(dǎo)體存儲(chǔ)器器件1涉及的大量存儲(chǔ)器類型。在圖10到14的每一個(gè)中，顯示以三個(gè)流輸入流、輸出流和雙向流實(shí) 現(xiàn)信號路徑。在實(shí)踐中，考慮這三個(gè)流之一來覆蓋實(shí)際的信號路徑。例如在 每一附圖中由輸入流來覆蓋用于命令CMD和數(shù)據(jù)輸入DQin的信號路徑。應(yīng)該注意的是，在圖10到14的每一個(gè)中，內(nèi)部邏輯30表示包括選擇器 23、 PLL部件24和接口模塊21 (21a到21h)的塊。將在下面描述圖10的示例。I/O緩沖器22的輸入流包括類型A緩沖器 44、類型B緩沖器48和開關(guān)41和53。 I/O緩沖器22的輸出流包括類型A緩沖器45、類型B緩沖器49和開關(guān)42和54。 I/O緩沖器22的雙向流包括 類型A緩沖器46、類型A三態(tài)緩沖器47、類型B緩沖器50、類型B三態(tài)緩 沖器51和開關(guān)43、 55和56。模式指定信號Md經(jīng)由緩沖器放大器52被發(fā)送 到模式解釋部件25。從外部導(dǎo)入半導(dǎo)體存儲(chǔ)器器件1的電源線由類型A緩沖器電源線70、類 型B緩沖器電源線71 、內(nèi)部邏輯電源線72和模式緩沖器電源線73組成。類型A緩沖器電源線70是示例性地向類型A緩沖器44、 45、 46、類型 A三態(tài)緩沖器47和開關(guān)41、 42和43供電的3.3V電源線。類型B緩沖器電 源線71是典型地向類型B緩沖器48、 49、 50、類型B三態(tài)緩沖器51供電的 2.5V電源線。內(nèi)部邏輯電源線72為了操作目的，將電源電壓提供給內(nèi)部邏輯30中的 電路(即，接口模塊21和PLL電路24)以及模式解釋部件25。電源線72 還將電源電壓提供到用于切換操作的開關(guān)53、 54、 55和56。同時(shí)，模式緩沖器電源線73將電源電壓饋送到緩沖器放大器52用于操 作目的。在以上示例中，顯示開關(guān)41、 42和43被提供來自類型A緩沖器電源線 70的電源電壓。然而，本發(fā)明不限于此。開關(guān)41、 42和43僅被提供了使它 們執(zhí)行它們的切換操作的電源電壓。也就是，可以替代地向開關(guān)41、 42和 4 3提供來自某些其它電源線的電源電壓。開關(guān)41、 42、 43、 53、 54、 55和56均被構(gòu)造來在一方面與類型A對應(yīng) 的端子"a"和另一方面與類型B對應(yīng)的端子"b"之間切換。給定來自模式 解釋部件25的模式切換Smd,開關(guān)41、 42、 43、 53、 54、 55和56均在端子 "a"和"b"之間切換。例如，如果模式信號Smd指定對應(yīng)于類型A的存儲(chǔ)器類型，則開關(guān)41、42、 43、 53、 54、 55和56均選擇端子"a"。所選擇的開關(guān)設(shè)置使能類型A 緩沖器44、 45和46以及類型A三態(tài)緩沖器47來在I/0緩沖器22中工作， 以輸入和輸出各種信號。換句話說，執(zhí)行表示與類型A對應(yīng)的存儲(chǔ)器類型的 1/0緩沖器操作。如果模式信號Smd指定對應(yīng)于類型B的存儲(chǔ)器類型，則開關(guān)41、 42、43、 53、 54、 55和56均選擇端子"b"。所選擇的開關(guān)設(shè)置使能類型BJ壤沖 器48、 49和50以及類型B三態(tài)緩沖器51來在I/O緩沖器22中工作，以輸入和輸出各種信號。也就是，執(zhí)行表示與類型B對應(yīng)的存儲(chǔ)器類型的1/0緩 沖器操作。在上面的示例中，兩種電特性被論述為類型A和類型B。在實(shí)踐中，根 據(jù)要配置的接口模塊21的數(shù)量和類型，可以根據(jù)電特性在更多種緩沖器類型 之間執(zhí)行切換。例如可能需要根據(jù)電源電壓和延遲特定的多種類型的緩沖器(類型C、 類型D等)。在這種情況下，可以通過合適地設(shè)置開關(guān)41、 42、 43、 53、 54、 55和56,并且還集成與類型A和類型B相同的緩沖器放大器，來適應(yīng)這些 緩沖器。參照圖11到14的、1/0緩沖器的其它結(jié)構(gòu)的后續(xù)描述中，每個(gè)緩沖器結(jié) 構(gòu)應(yīng)該被解釋為還表示適應(yīng)更多類型的電特性的擴(kuò)展版本。將通過參照圖11描述I/0緩沖器22的另一典型結(jié)構(gòu)。在圖11中所示的 附圖標(biāo)記中，在圖10中已經(jīng)使用的那些指代相同的對應(yīng)部分，并且省略其描 述以避免冗余。圖11的結(jié)構(gòu)具有從外部導(dǎo)入半導(dǎo)體存儲(chǔ)器器件1的三條電源線。這些線 是緩沖器電源線74、模式緩沖器電源線73和內(nèi)部邏輯電源線72。緩沖器電源線74給開關(guān)41、 42和43供電。電源線開關(guān)57改變類型A 和類型B之間的連接。將模式信號Smd饋送到開關(guān)41、 42、 43、 53、 54、 55和56以及電源線開關(guān)57。構(gòu)成的存儲(chǔ)器類型，將預(yù)定的電源電壓饋送到緩沖器電源線74。例如，如果 電子設(shè)備使用半導(dǎo)體存儲(chǔ)器器件1作為SDR時(shí)，則通過電路板布線將緩沖器 電源線74固定地連接到的3.3V電源線。如果電子設(shè)備采用半導(dǎo)體存儲(chǔ)器器 件1作為DDR時(shí)，則通過電路板布線將緩沖器電源線74固定地連接到的2.5V 電源線。如果模式信號Smd指定存儲(chǔ)器類型對應(yīng)于類型A,則開關(guān)41、 42、 43、 53、 54、 55和56均選擇端子"a",并且電源電壓開關(guān)57也選擇端子"a"。 在這種情況下，緩沖器電源線74用作3.3V電源線，向類型A緩沖器44、 45 和46以及類型A三態(tài)緩沖器47提供3.3V電壓。在I/0緩沖器22中，類型 A緩沖器44、45和46以及類型A三態(tài)緩沖器47操作來輸入和輸出各種信號， 由此實(shí)現(xiàn)與類型A對應(yīng)的存儲(chǔ)器類型兼容的輸入/輸出緩沖器操作。如果模式信號Smd指定存儲(chǔ)器類型對應(yīng)于類型B，則開關(guān)41、 42、 43、53、 54、 55和56均選擇端子"b"，并且電源電壓開關(guān)57也選擇端子"b"。 在這種情況下，緩沖器電源線74用作2.5V電源線，向類型B緩沖器48、 49 和50以及類型B三態(tài)緩沖器51提供2.5V電壓。在I/0緩沖器22中，類型 B緩沖器48、49和50以及類型B三態(tài)緩沖器51操作來輸入和輸出各種信號， 由此實(shí)現(xiàn)與類型B對應(yīng)的存儲(chǔ)器類型兼容的輸入/輸出緩沖器操作。現(xiàn)在將參照圖12描述I/0緩沖器22的進(jìn)一步典型結(jié)構(gòu)。圖12的結(jié)構(gòu)具 有作為從外部導(dǎo)入半導(dǎo)體存儲(chǔ)器器件1的單獨(dú)電源線的公共電源線76。在I/0 緩沖器22中包括DC/DC轉(zhuǎn)換器58。給各個(gè)內(nèi)部電源線所需的電壓電平。具體地，DC/DC轉(zhuǎn)換器58使用開關(guān)電 源線75向開關(guān)41、 42和43供電。DC/DC轉(zhuǎn)換器58然后通過使用類型A緩沖器電源線70將3.3V的電壓 提供給類型A緩沖器44、 45和46以及類型A三態(tài)緩沖器47。DC/DC轉(zhuǎn)換器58還通過使用類型B緩沖器電源線71將2.5V的電壓提 供給類型B緩沖器48、 49和50以及類型B三態(tài)緩沖器51。此外，DC/DC轉(zhuǎn)換器58使用模式緩沖器電源線73來供電緩沖器放大器 52。 DC/DC轉(zhuǎn)換器58還通過使用內(nèi)部邏輯電源線72將預(yù)定的電壓提供給內(nèi) 部邏輯30、開關(guān)53、 54、 55和56以及;f莫式解釋部件25。來自模式解釋部件25的模式信號Smd被發(fā)送到開關(guān)41、 42、 43、 53、54、 55、 56以及DC/DC轉(zhuǎn)換器58。與模式信號Smd —致，DC/DC轉(zhuǎn)換器 58選擇性地輸出合適的電壓到類型A緩沖器電源線70或到類型B緩沖器電 源線71。例如，如果模式信號Smd指定存儲(chǔ)器類型對應(yīng)于類型A，則開關(guān)41、 42、 43、 53、 54、 55和56均選擇端子"a"。給定模式信號Smd, DC/DC轉(zhuǎn)換器 58向類型A緩沖器電源線70提供3.3V的電壓，同時(shí)供電開關(guān)電源線75、模 式緩沖器電源線73和內(nèi)部邏輯電源線72以進(jìn)行操作。在I/O緩沖器22中，類型A緩沖器44、 45和46以及類型A三態(tài)緩沖 器47然后操作來輸入和輸出各種信號。這使得可以實(shí)現(xiàn)與類型A對應(yīng)的存 儲(chǔ)器類型兼容的輸入/輸出緩沖器操作。 《如果模式信號Smd指定存儲(chǔ)器類型對應(yīng)于類型B,則開關(guān)41、 42、 43、53、 54、 55和56均選擇端子"b"。給定模式信號Smd, DC/DC轉(zhuǎn)換器58 向類型B緩沖器電源線71提供2.5V的電壓，同時(shí)供電開關(guān)電源線75、模式 緩沖器電源線73和內(nèi)部邏輯電源線72以進(jìn)行操作。然后，在I/O緩沖器22中，類型B緩沖器48、 49和50以及類型B三 態(tài)緩沖器51操作來輸入和輸出各種信號。這使得可以實(shí)現(xiàn)與類型B對應(yīng)的存 儲(chǔ)器類型兼容的輸入/輸出緩沖器操作?，F(xiàn)在將通過參照圖13描述I/0緩沖器22的進(jìn)一步典型的結(jié)構(gòu)。在圖13 的結(jié)構(gòu)中，1/0緩沖器22不基于模式信號Smd經(jīng)歷任何內(nèi)部轉(zhuǎn)換。1/0緩沖器22包括作為輸入流的一部分的公共緩沖器81、作為輸出流的 一部分的公共緩沖器82和公共緩沖器83以及作為雙向流的一部分的公共三 態(tài)緩沖器84。公共緩沖器81、 82和83以及公共三態(tài)緩沖器84均為適應(yīng)所 應(yīng)用的電壓的電壓范圍和延遲的緩沖器放大器。存在從外部導(dǎo)入半導(dǎo)體存儲(chǔ)器器件1的三條電源線，即，緩沖器電源線 74、模式緩沖器電源線73、以及內(nèi)部邏輯電源線72。緩沖器電源線74供電 公共緩沖器81、 82和83以及公共三態(tài)緩沖器84。內(nèi)部邏輯電源線72供電 內(nèi)部邏輯30和模式解釋部件25中的相關(guān)部件。模式緩沖器電源線73供電緩 沖器放大器52。根據(jù)當(dāng)安裝在主機(jī)電子設(shè)備的電路板上時(shí)半導(dǎo)體存儲(chǔ)器器件1被布置來 構(gòu)成的存儲(chǔ)器類型，將預(yù)定的電源電壓饋送到緩沖器電源線74。例如，如果 電子設(shè)備使用半導(dǎo)體存儲(chǔ)器器件l作為SDR時(shí)，則通過電路板布線將緩沖器 電源線74固定地連接到的3.3V電源線。如果電子設(shè)備采用半導(dǎo)體存儲(chǔ)器器 件1作為DDR時(shí)，則通過電路板布線將緩沖器電源線74固定地連接到的2.5V 電源線。在該設(shè)置中，I/O緩沖器22不需要基于來自模式解釋部件25的模式信 號Smd執(zhí)行任何轉(zhuǎn)換。由內(nèi)部邏輯30中的選擇器23和PLL部件24執(zhí)行根 據(jù)模式信號Smd的轉(zhuǎn)換。例如，如果半導(dǎo)體存儲(chǔ)器器件1被處理為SDR,則緩沖器電源線74用 于提供允許公共緩沖器81、 82和83以及公共三種狀態(tài)緩沖器84來操作的 3.3V電壓。如果半導(dǎo)體存儲(chǔ)器器件1被利用為DDR，則緩沖器電源線74用 于提供使能公共緩沖器81、 82和83以及公共三種狀態(tài)緩沖器84來操作的 2.5V電壓?，F(xiàn)在將參照圖14描述I/0緩沖器22的再進(jìn)一步的典型結(jié)構(gòu)。像圖13中 的結(jié)構(gòu)那樣，該結(jié)構(gòu)包括公共緩沖器81、 82和83以及公共三態(tài)緩沖器84。 公共電源線76被提供為從外部導(dǎo)入公共存儲(chǔ)器器件1的電源線。DC/DC轉(zhuǎn) 換器85包含在I/O緩沖器22中。給各個(gè)內(nèi)部電源線所需的電壓電平。具體地，DC/DC轉(zhuǎn)換器85使用緩沖器 電源線74向公共緩沖器81、 82和83以及公共三態(tài)緩沖器84供電。DC/DC轉(zhuǎn)換器85還通過使用模式緩沖器電源線73供電緩沖器放大器 52。 DC/DC轉(zhuǎn)換器85還通過使用內(nèi)部邏輯電源線72向內(nèi)部邏輯30和模式 解釋部件25供電。在I/O緩沖器22中，來自模式解釋部件25的模式信號Smd被發(fā)送到 DC/DC轉(zhuǎn)換器85。根據(jù)模式信號Smd， DC/DC轉(zhuǎn)換器85改變提供給緩沖器 電源線74的電壓。例如，如果模式信號Smd指定SDR模式，則DC/DC轉(zhuǎn)換器85將3.3V 電壓提供給緩沖器電源線74,同時(shí)供電模式緩沖器電源線73和內(nèi)部邏輯電 源線72以進(jìn)行操作。在I/O緩沖器22中，公共緩沖器81、 82和83以及公 共三態(tài)緩沖器84然后操作來執(zhí)行與SDR兼容的輸入/輸出緩沖器操作。如果模式信號Smd指定DDR模式，則DC/DC轉(zhuǎn)換器85將2.5V電壓提 供給緩沖器電源線74，同時(shí)供電模式緩沖器電源線73和內(nèi)部邏輯電源線72 以進(jìn)行操作。在I/0緩沖器22中，公共緩沖器81、 82和83以及公共三態(tài)緩 沖器84然后操作來執(zhí)行與DDR兼容的輸入/輸出緩沖器操作。當(dāng)使用參照圖10到14描述的結(jié)構(gòu)實(shí)現(xiàn)I/0緩沖器22時(shí)，可以執(zhí)行與可 以采用的各種模式(即，存儲(chǔ)器類型)兼容的輸入/輸出緩沖器操作。6.半導(dǎo)體存儲(chǔ)器器件的其它實(shí)施例在圖2中結(jié)構(gòu)性地顯示了被實(shí)踐為本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器器 件。然而，本發(fā)明不限于此，并且可以想到許多其它實(shí)施例。圖15提供被實(shí) 現(xiàn)為本發(fā)明的第二實(shí)施例的半導(dǎo)體存儲(chǔ)器器件的方框圖。在圖15的附圖標(biāo)記 中，在圖2中已經(jīng)使用的附圖標(biāo)記指代相同的對應(yīng)部分，并且這里省略它們 的描述以避免冗余。圖15中所示的結(jié)構(gòu)是其中接口模塊21a到21h均被提供專用1/0緩沖器 的示例。具體地，SDR-IF模塊21a配有I/0緩沖器22a; DDR-IF模塊21b配24有I/O緩沖器22b; DDR2-IF模塊21c配有I/O緩沖器22c; DDR3-IF模塊21d 配有I/O緩沖器22d; DDR ( n) -IF模塊21e配有I/O緩沖器22e; SRAM-IF 模塊21f配有I/0緩沖器22f; DPRAM-IF模塊21g配有I/0緩沖器22g;而 FIFO-IF模塊21h配有I/O緩沖器22h。提供輸入緩沖器22i來處理系統(tǒng)時(shí)鐘信號CLK。系統(tǒng)時(shí)鐘信號CLK通過 輸入緩沖器22i被饋送到PLL部件24。提供輸入緩沖器22j來處理模式指定信號Md。模式指定信號Md通過輸 入緩沖器22j被發(fā)送到模式解釋部件25。在第二實(shí)施例的上述結(jié)構(gòu)中，布置I/O緩沖器22a到22h來具有可應(yīng)用 到對應(yīng)的接口模塊21a到21h的其自身的輸入/輸出信號流、緩沖器放大器和 連接端。例如，對應(yīng)于SDR-IF模塊21a的I/O緩沖器22a包括用于命令CMD的 輸入端和輸入緩沖器、用于數(shù)據(jù)輸入DQin的輸入端和輸入緩沖器和用于數(shù) 據(jù)輸出DQout的輸出端和輸出緩沖器。顯然，在l/0緩沖器22a中的這些緩 沖器具有與SDR兼容的電特性。對應(yīng)于DDR-IF模塊21b的I/O緩沖器22b包括用于命令CMD的輸入端 和輸入緩沖器、用于數(shù)據(jù)輸入DQin的輸入端和輸入緩沖器、用于數(shù)據(jù)輸出 DQout的輸出端和輸出緩沖器、用于數(shù)據(jù)選通信號DQS的輸入/輸出端和輸 入/輸出緩沖器。顯然，在I/O緩沖器22b中的這些緩沖器具有與DDR兼容 的電特性。在第二實(shí)施例的以上結(jié)構(gòu)中，根據(jù)當(dāng)安裝在主機(jī)電子設(shè)備的電路板上時(shí) 半導(dǎo)體存儲(chǔ)器器件i被布置來構(gòu)成的存儲(chǔ)器類型，從I/O緩沖器22a到22h 中選擇要與存儲(chǔ)器控制器100連接的1/0緩沖器。例如，如果電子設(shè)備利用 半導(dǎo)體存儲(chǔ)器器件1作為DDR,則設(shè)計(jì)電路板布線來使I/O緩沖器22b的端 子連接到存儲(chǔ)器控制器。在該設(shè)置中，如圖16所示，通過I/0緩沖器22b在 存儲(chǔ)器控制器100和DDR-IF模塊21b之間交換各種信號。在這種情況下， 不使用其它I/O緩沖器22a和22c到22h。顯然，根據(jù)設(shè)置來指定DDR模式的模式指定信號，模式解釋部件25向 PLL部件24提供表示DDR模式的模式信號Smd。反過來，PLL部件24將 一組時(shí)鐘信號提供給DDR-IF模塊21b以進(jìn)行處理，由此啟動(dòng)模塊。同時(shí)， PLL部件24停止向其它接口模塊21a和21c到21h發(fā)送時(shí)鐘信號來保持其不激活。根據(jù)上述設(shè)置，布置半導(dǎo)體存儲(chǔ)器器件1來用作DDR。在該設(shè)置中，圖2所示的選擇器23變得不必要。根據(jù)I/O緩沖器22a到22h的電壓布置，通過使用模式信號Smd,示例 性地向I/O緩沖器22饋送2.5V電壓以進(jìn)行緩沖器操作。替代地，如果公共 電源線連接到1/0緩沖器22a到22h,則可以通過電路板設(shè)計(jì)布置電源線來連 接2.5V電源線。在圖17中結(jié)構(gòu)性概述本發(fā)明的第三實(shí)施例。在圖17的附圖標(biāo)記中，已 經(jīng)在圖15中使用的附圖標(biāo)記指代相同或?qū)?yīng)的部分。圖17中的結(jié)構(gòu)是不具 有模式指定信號Md的輸入流，且沒有模式解釋部件25的示例，因此消除了 基于模式信號Smd進(jìn)行轉(zhuǎn)換控制的需要。像上述圖15的結(jié)構(gòu)那樣，在圖17的結(jié)構(gòu)中，以分別與接口模塊21a到 21h對應(yīng)的方式提供I/O緩沖器22a到22h。因此，根據(jù)半導(dǎo)體存儲(chǔ)器器件1 被布置來構(gòu)成的存儲(chǔ)器類型，選擇合適的1/0緩沖器來連接端存儲(chǔ)器控制器。PLL部件24不基于模式信號Smd切換時(shí)鐘供應(yīng)。所有的接口模塊21a 到21h僅被連續(xù)提供必要的時(shí)鐘信號。已經(jīng)使用半導(dǎo)體存儲(chǔ)器器件1的特定實(shí)施例描述了本發(fā)明。已經(jīng)顯示本 發(fā)明的半導(dǎo)體存儲(chǔ)器器件來改善設(shè)計(jì)和制造集成了存儲(chǔ)器器件的電子設(shè)備的 效率，并且穩(wěn)定這樣的設(shè)備的制造。例如，如果集成了特定存儲(chǔ)器類型的電 子設(shè)備的制造商面臨當(dāng)前使用的存儲(chǔ)器類型的不穩(wěn)定供應(yīng)，則制造商可以用 可被布置來與之前完全相同的方式操作的半導(dǎo)體存儲(chǔ)器器件1來替換當(dāng)前采 用的存儲(chǔ)器。這使得制造商可以保持電子設(shè)備的生產(chǎn)，而不改變所涉及的存 儲(chǔ)器控制電路和外圍電路。在要設(shè)計(jì)新電子設(shè)備的情況下，使用半導(dǎo)體存儲(chǔ)器器件1作為要集成在 新設(shè)備允許在設(shè)計(jì)階段比之前更高的靈活程度和效率。此外，可以由半導(dǎo)體 存儲(chǔ)器器件1容易地解決在存儲(chǔ)器的規(guī)范中的可能的進(jìn)一步修改的問題。雖然上述描述包含多個(gè)特征，但是不應(yīng)將這些理解為限制本發(fā)明的范圍， 應(yīng)該將其理解為提供本發(fā)明的一些優(yōu)選實(shí)施例的說明?？梢赃M(jìn)行修改和變型， 而不背離所附權(quán)利要求的宗旨和范圍。例如，可以安裝最少兩個(gè)接口。這允 許半導(dǎo)體存儲(chǔ)器用作指示兩個(gè)存儲(chǔ)器類型之一。本領(lǐng)域技術(shù)人員應(yīng)該理解，可以根據(jù)設(shè)計(jì)需求和其它因素進(jìn)行各種修改、組合、子組合和改變，其落入所附權(quán)利要求或其等效物的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器器件，包括存儲(chǔ)器陣列部件，配置來用作信息存儲(chǔ)區(qū)域；和接口部件，配置來連接在外部存儲(chǔ)器控制器和所述存儲(chǔ)器陣列部件之間，所述存儲(chǔ)器陣列部件和所述接口部件被密封在封裝中；其中所述接口部件具有基于一對一關(guān)系與多個(gè)存儲(chǔ)器類型對應(yīng)的多個(gè)接口模塊。
2. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器器件，其中 當(dāng)密封在所述封裝中時(shí)，所述器陣列部件和所述部件形成在單硅芯片上。
3. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器器件，其中 當(dāng)密封在所述封裝中時(shí)，將所述器陣列部件和所述部件形成在分離的硅芯片上并相互連接。
4. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器器件，其中 所述多個(gè)接口模塊之一對應(yīng)于包括SDR、 DDR、 DDR2到DDR (n)、SRAM、 DPRAM和FIFO的所述多個(gè)存儲(chǔ)器類型之一。
5. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器器件，其中所述接口部件包括輸入/輸出緩沖器部件，配置來向所述存儲(chǔ)器控制器輸 出和從所述外部存儲(chǔ)器控制器輸入信號；和所述輸入/輸出緩沖器部件允許所述外部存儲(chǔ)器控制器和所述多個(gè)接口 模塊在它們之間交換信號。
6. 如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器器件，還包括選擇器，配置來選擇連接到所述輸入/輸出緩沖器部件的所述多個(gè)接口模 塊之一，其中所述輸入/輸出緩沖器部件允許所述外部存儲(chǔ)器控制器和所述選擇 器選擇的所述多個(gè)接口模塊之一在它們之間交換信號。
7. 如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器器件，還包括以基于——對應(yīng)關(guān)系與所述多個(gè)接口模塊對應(yīng)的方式的所述輸入/輸出 緩沖器部件的多個(gè)單元， .其中當(dāng)連接到所述輸入/輸出緩沖器部件的所述單元之一時(shí)，所述外部存 儲(chǔ)器控制器與對應(yīng)于所述輸入/輸出緩沖器部件的所連接的單元的接口模塊交換信號。
8. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器器件，其中所述接口部件包括時(shí)鐘產(chǎn)生部件，配置來產(chǎn)生由用于處理的所述多個(gè)接 口模塊的每一個(gè)使用的時(shí)鐘信號。
9. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器器件，其中所述接口部件包括模式解釋部件，配置來解釋輸入模式指定信號作為與所述多個(gè)存儲(chǔ)器類型之一對應(yīng)的模式的指示；和根據(jù)由所述模式解釋部件解釋的存儲(chǔ)器類型特定模式，所述多個(gè)接口模 塊之一針對寫入或讀取操作存取所述存儲(chǔ)器陣列部件。
10. —種用于操作半導(dǎo)體存儲(chǔ)器器件的方法，該半導(dǎo)體存儲(chǔ)器器件包括 存儲(chǔ)器陣列部件，配置來用作信息存儲(chǔ)區(qū)域；以及接口部件，配置來連接在 外部存儲(chǔ)器控制器和所述存儲(chǔ)器陣列部件之間，所述存儲(chǔ)器陣列部件和所述 接口部件被密封在封裝中，所述接口部件具有基于一對一關(guān)系與所述多個(gè)存 儲(chǔ)器類型對應(yīng)的多個(gè)接口模塊，所述方法包括步驟根據(jù)遵循正在連接的所述外部存儲(chǔ)器控制器的規(guī)范的存儲(chǔ)器類型選擇所 述多個(gè)接口模塊之一；和
全文摘要
半導(dǎo)體存儲(chǔ)器器件，包括存儲(chǔ)器陣列部件，配置來用作信息存儲(chǔ)區(qū)域；和接口部件，配置來在外部存儲(chǔ)器控制器和存儲(chǔ)器陣列部件之間交互。存儲(chǔ)器陣列部件和所述接口部件被密封在封裝中。接口部件具有基于一對一關(guān)系與多個(gè)存儲(chǔ)器類型對應(yīng)的多個(gè)接口模塊。該方法包括步驟根據(jù)遵循正在連接的外部存儲(chǔ)器控制器的規(guī)范的存儲(chǔ)器類型選擇多個(gè)接口模塊之一；和響應(yīng)于由外部存儲(chǔ)器控制器發(fā)出的寫入或讀取請求，使所選擇的接口模塊存取存儲(chǔ)器陣列部分，以進(jìn)行寫入或讀取操作。
文檔編號G11C11/4093GK101329902SQ200810110250
公開日2008年12月24日 申請日期2008年6月23日 優(yōu)先權(quán)日2007年6月21日
發(fā)明者柏浩太郎 申請人:索尼株式會(huì)社