專利名稱：時鐘控制電路及包括該時鐘控制電路的數(shù)據(jù)對齊電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于控制時鐘(諸如數(shù)據(jù)選通信號)的時鐘控制電路 及包括該時鐘控制電路的數(shù)據(jù)對齊電路；且更具體而言，涉及一種能夠防 止在上升選通信號與下降選通信號之間的重迭的時鐘控制電路，及包括該 時鐘控制電路的數(shù)據(jù)對齊電路。
背景技術(shù)：
已持續(xù)開發(fā)半導(dǎo)體存儲器裝置，以提高集成度并增加其操作速度。為 增加^Mt速度，已涌現(xiàn)同步半導(dǎo)體存儲器裝置，其可與外部時鐘同步操作。
已提出且開發(fā)一種單數(shù)據(jù)速率(SDR)同步半導(dǎo)體存儲器裝置，其在一 個時鐘循環(huán)期間經(jīng)由 一個數(shù)據(jù)管腳與外部時鐘的上升沿同步地輸入或輸 出一個數(shù)據(jù)。然而，SDR同步半導(dǎo)^儲器裝置不足以滿足高速系統(tǒng)的速 度要求。因此，提出一種雙數(shù)據(jù)速率(DDR)同步半導(dǎo)體存儲器裝置，其在 一個時鐘循環(huán)期間處理兩個數(shù)據(jù)。
在DDR同步半導(dǎo)體存儲器裝置中，兩個數(shù)據(jù)經(jīng)由數(shù)據(jù)輸入/輸出管腳 與外部時鐘的上升沿及下降沿同步地連續(xù)輸入或輸出。DDR同步半導(dǎo)M 儲器裝置可實(shí)現(xiàn)SDR同步半導(dǎo)體存儲器裝置的帶寬的至少兩倍而不增加 時鐘的頻率，因此獲得高速^Mt。
因?yàn)镈DR同步半導(dǎo)體存儲器裝置在一個時鐘循環(huán)內(nèi)必須輸出或接收 兩個數(shù)據(jù)，所以無法再使用在常規(guī)同步半導(dǎo)體存儲器裝置中使用的數(shù)據(jù)存 取方法，
若時鐘周期為約10 ns，則除了例如約2 ns (=0. 5x4)的上升時間及下降時間及滿足其它規(guī)格所要求的時間之外，必須大體上在約6 ns內(nèi)處理 兩個連續(xù)數(shù)據(jù)。然而，半導(dǎo)體存儲器裝置難以在該時間內(nèi)處理兩個數(shù)據(jù)。 因此，僅當(dāng)自外部電5^收數(shù)據(jù)/將數(shù)據(jù)輸出至外部電路時，半導(dǎo)體存儲 器裝置與時鐘的上升沿及下降沿同步操作?；旧?，在半導(dǎo)體存儲器裝置 內(nèi)部，兩個數(shù)據(jù)與時鐘的一個沿同步地并行處理。
因此， 一種新數(shù)據(jù)存取方法是必要的，以使半導(dǎo)體存儲器裝置將所接 收數(shù)據(jù)傳送至內(nèi)部核心區(qū)或從核心區(qū)將數(shù)據(jù)輸出至外部電路。
因此，DDR同步半導(dǎo)體存儲器裝置的數(shù)據(jù)輸入緩沖器與時鐘的上升沿 及下降沿同步地預(yù)取2位數(shù)據(jù)，且接著將所預(yù)取數(shù)據(jù)作為偶數(shù)位數(shù)據(jù)或奇 數(shù)位數(shù)據(jù)與主時鐘的上升沿同步傳送至內(nèi)部核心區(qū)。
因?yàn)橹T如中央處理單元(CPU)的半導(dǎo)體裝置以較高速度操作，所以要 求半導(dǎo)體存儲器裝置亦以較高速度^M乍。為滿足此要求，使用數(shù)據(jù)對齊電 路。數(shù)據(jù)對齊電路在DDR2同步半導(dǎo)體存儲器裝置的情況下預(yù)取4位數(shù)據(jù) 或在DDR3同步半導(dǎo)體存儲器裝置的情況下預(yù)取8位數(shù)據(jù)，且將數(shù)據(jù)傳送 至半導(dǎo)*儲器裝置的內(nèi)部區(qū)。
同時，為了在數(shù)據(jù)輸入/輸出中實(shí)施準(zhǔn)確時序，用于通知數(shù)據(jù)傳送的 數(shù)據(jù)選通信號DQS連同來自諸如CPU或存儲器控制器的外部裝置的相應(yīng)數(shù) 據(jù)被輸入至半導(dǎo)體存儲器裝置。
圖l為常規(guī)半導(dǎo)體存儲器裝置中使用的數(shù)據(jù)對齊電路的方塊圖。
參看圖1，數(shù)據(jù)對齊電路110執(zhí)行8位預(yù)取。數(shù)據(jù)對齊電路110經(jīng)由 緩沖器IOI、 102及103接收數(shù)據(jù)DIN及數(shù)據(jù)選通信號DQS與DQSB。串行 地輸入數(shù)據(jù)DIN，且數(shù)據(jù)對齊電路110通過使用數(shù)據(jù)選通信號DQS及DQSB 將數(shù)據(jù)DIN并行地對齊為W0至W7。如所示，數(shù)據(jù)對齊電路IIO包括D觸 發(fā)器lll、 113、 118、 119、 120及121,以及D鎖存器112、 114、 115、 116及117。
數(shù)據(jù)輸入緩沖器101緩沖數(shù)據(jù)DIN，且比較數(shù)據(jù)DIN的電壓電平與參 考電壓(VREF)的電壓電平以判定數(shù)據(jù)DIN為邏輯高數(shù)據(jù)還是邏輯低數(shù)據(jù)。
選通緩沖器102及103接收數(shù)據(jù)選通信號DQS及數(shù)據(jù)選通禁止信號 DQSB，但經(jīng)由彼此相對的輸入端子來接收。接著，選通緩沖器102輸出上 升選通信號DQSR,其在數(shù)據(jù)選通信號DQS的高電平持續(xù)時間期間被啟動。 選通緩沖器103輸出下降選通信號DQSF，其在數(shù)據(jù)選通信號DQS的低電 平持續(xù)時間期間被啟動。在數(shù)據(jù)對齊電路110中的D觸發(fā)器111及113以及D鎖存器112、114、 115、 116及117通過使用上升選通信號DQSR及下降選通信號DQSF將串 行l(wèi)t據(jù)并行地對齊為W0至W7。由I/O感測放大器131至138將并行對齊 的數(shù)據(jù)WO至W7寫入至全局輸入/輸出(I/O)線GIO-00至GIO-07。
圖2為說明數(shù)據(jù)對齊電路110的操作的時序圖。現(xiàn)參考圖1及圖2 來描述數(shù)據(jù)對齊電路的操作。
在8位預(yù)取的寫入操作中，八個串行數(shù)據(jù)DO至D7并行地對齊，由此 在緊隨最后數(shù)據(jù)位D7的輸入的時鐘同時寫八個數(shù)據(jù)DO至D7。
使用上升選通信號DQSR對齊以數(shù)據(jù)選通信號DQS的上升沿為中心的 數(shù)據(jù)DO、 D2、 D4及D6。在下文中，數(shù)據(jù)DO、 D2、 D4及D6稱為上升數(shù)據(jù)。 使用下降選通信號DQSF對齊以數(shù)據(jù)選通信號DQS的下降沿為中心的數(shù)據(jù) Dl、 D3、 D5及D7。在下文中，數(shù)據(jù)D1、 D3、 D5及D7稱為下降數(shù)據(jù)。以
同一基^作方式獨(dú)立執(zhí)行對齊在上升沿處輸入的上升數(shù)據(jù)D0、 D2、 D4 及D6的處理及對齊在下降沿處輸入的下降數(shù)據(jù)D1、 D3、 D5及D7的處理。 因此，為解釋數(shù)據(jù)對齊電路的操作，將描述對齊上升數(shù)據(jù)DO、 D2、 D4及 D6的處理。
首先，經(jīng)由數(shù)據(jù)輸入緩沖器101將數(shù)據(jù)DIN串行地輸入至D觸發(fā)器 111。在上升選通信號DQSR的上升沿處，將lt據(jù)DIN的上升數(shù)據(jù)DO施加 在R0線。當(dāng)下I^通信號DQSF為"高'，時，由D鎖存器112將在R0線的 數(shù)據(jù)DO施加在W6線。接著，由D鎖存器114將在W6線的數(shù)據(jù)DO移位半 個時鐘循環(huán)以施加在Rl線，且由D鎖存器116再次移位半個時鐘循環(huán)以 施加在W4線。其間，在自數(shù)據(jù)輸入點(diǎn)的兩個時鐘之后，啟動包括突發(fā)長 度信息的信號DCLK-BL8。 D觸發(fā)器119通過使用DCLK-BL8信號將在W4 線的數(shù)據(jù)DO施加在WO線。在上升選通信號DQSR的上升沿處，將上升數(shù) 據(jù)D2施加在R0線。當(dāng)下I^通信號DQSF為"高"時，由D鎖存器112將 在R0線的數(shù)據(jù)D2鎖存且施加在W6線。其后，D觸發(fā)器118通過使用 DCLK-BL8信號將在W6線的數(shù)據(jù)D2鎖存且施加在W2線。在上升選通信號 DQSR的上升沿處，將上升數(shù)據(jù)D4施加在R0線。當(dāng)下I^通信號DQSF為 "高"時，由D鎖存器112將在R0線的數(shù)據(jù)D4鎖存且施加在W6線。接著， 由D鎖存器114將在W6線的數(shù)據(jù)D4移位半個時鐘循環(huán)以施加在Rl線， 且由D鎖存器116再次移位半個時鐘循環(huán)以施加在W4線。在上升選通信 號DQSR的上升沿處，將上升lt據(jù)D6施加在R0線。當(dāng)下降選通信號DQSF 為"高"時，由D鎖存器112將在R0線的數(shù)據(jù)D6鎖存且施加在W6線。以此方式，分別將DO、 D2、 D4及D6施加在W0、 W2、 W4及W6線。其后，由 在自數(shù)據(jù)輸入點(diǎn)的四個時鐘之后啟動的信號DINSTBP分別將在WO、 W2、 W4及W6上的數(shù)據(jù)D0、D2、D4及D6同時寫入至全局I/O線GIO-00、GIO-02、 GIO陽04及GIO一06。
以與對齊以上升沿為中心的數(shù)據(jù)DO、 D2、 D4及D6的方式相同的方式 對齊以數(shù)據(jù)選通信號DQS的各下降沿為中心而輸入的數(shù)據(jù)D1、 D3、 D5及 D7。這已經(jīng)在圖2中進(jìn)行了詳細(xì)說明，且此處將省略對其的詳細(xì)描述。
圖3為在圖1中說明的D鎖存器的電路圖。參看圖3， D鎖存器包括 通過門;SJl相器鎖存器。自圖3可見，當(dāng)輸入至?xí)r鐘端子CLK的信號為" 高"時，D鎖存器將數(shù)據(jù)輸入鎖存至輸入端子IN。輸入至?xí)r鐘端子CLK的 信號根據(jù)D鎖存器而為上升選通信號DQSR或下降選通信號DQSF。
上升選通信號DQSR及下降選通信號DQSF各具有對應(yīng)于半個時鐘循環(huán) (即，1/2xtCK)的脈沖寬度。然而，上升選通信號DQSR及下降選通信號 DQSF的脈沖寬度可隨著信號經(jīng)過門或由于多種電路因素而增加。在此情 況下，包括通過門;5L^相器鎖存器的D鎖存器無法正確移位數(shù)據(jù)。
圖4為解釋由上升選通信號DQSR及下降選通信號DQSF的脈沖寬度增 加而引起的限制的時序圖。
參看圖4，上升選通信號DQSR的脈沖與下l^通信號DQSF的脈沖重 迭，從而使得D鎖存器無法正確移位數(shù)據(jù)。最終，數(shù)據(jù)相對于端子W1至 W7不對齊。
數(shù)據(jù)必須如下地對齊DO=WO、 D1-W1、 D2=W2、 D3=W3、 D4=W4、 D5-W5、 D6-W6及D7-W7。然而，如圖4中所示，數(shù)據(jù)誤對齊為D6=W4、 D2=W0及 D3=W1。因此，無法將數(shù)據(jù)正確寫入至半導(dǎo)體存儲器裝置，從而使得半導(dǎo) 體存儲器裝置的寫入操作失敗。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例涉及提供一種時鐘控制電路，其可防止在上升選通信 號及下I^ii通信號的脈沖寬度改變且因此彼此重迭時出現(xiàn)的故障。
根據(jù)本發(fā)明的一方面，提供一種時鐘控制電路，其包括第一時鐘控 制單元，該第 一時鐘控制單元被配置成接收上升選通信號及下!^通信號 且輸出經(jīng)調(diào)整的上升選通信號，該經(jīng)調(diào)整的上升選通信號的啟動脈沖寬度不與下I^通信號的啟動脈沖寬度重迭。
根據(jù)本發(fā)明的另一方面，提供一種時鐘控制電路，其包括時鐘控制 單元，該時鐘控制單元被配置成接收上升選通信號及下!^通信號且輸出 經(jīng)調(diào)整的下I^逸通信號，該經(jīng)調(diào)整的下,通信號的啟動脈沖寬度不與上 升選通信號的啟動脈沖寬度重迭。
根據(jù)本發(fā)明的第三方面，提供一種數(shù)據(jù)對齊電路，其包括時鐘控制 電路，該時鐘控制電膝故配置成接收上升選通信號及下降選通信號，且通 過控制輸出經(jīng)調(diào)整的上升選通信號及經(jīng)調(diào)整的下g通信號，使得經(jīng)調(diào)整 的上升選通信號及經(jīng)調(diào)整的下降選通信號的啟動脈沖寬度不彼此重迭，而 使得該經(jīng)調(diào)整的上升選通信號及該經(jīng)調(diào)整的下降選通信號分別具有與該 上升選通信號及該下^it通信號相同的邏輯值；及數(shù)據(jù)對齊單元，其被配 置成串行地接收數(shù)據(jù)，且與該經(jīng)調(diào)整的上升選通信號及該經(jīng)調(diào)整的下降選 通信號同步地且并行J4^齊數(shù)據(jù)。
根據(jù)本發(fā)明的第四方面，提供一種時鐘控制電路，其包括第一時鐘 控制單元，該第 一時鐘控制單元被配置成接收用作用于預(yù)定操作的參考時 鐘的第一時鐘及第二時鐘，且輸出經(jīng)調(diào)整的第一時鐘，第一時鐘的啟動脈 沖寬度不與第二時鐘的啟動脈沖寬度重迭。


圖1為在常規(guī)半導(dǎo)體存儲器裝置中使用的數(shù)據(jù)對齊電路的方塊圖。 圖2為i兌明翁:據(jù)對齊電路的^作的時序圖。 圖3為在圖1中說明的D鎖存器的電路圖。
圖4為用于解釋由上升選通信號及下降選通信號的脈沖寬度的增加 而引起的限制的時序圖。
圖5為才艮據(jù)本發(fā)明的實(shí)施例的時鐘控制電路的電路圖。
圖6為在圖5中說明的時鐘控制電路的節(jié)點(diǎn)信號的時序圖。
圖7為數(shù)據(jù)對齊電路的方塊圖，其包括圖5所示的根據(jù)本發(fā)明的實(shí)施 例的時鐘控制電路。
具體實(shí)施方式
在下文中，將參照附圖詳細(xì)描述根據(jù)本發(fā)明的時鐘控制電路及包括該 時鐘控制電路的數(shù)據(jù)對齊電路。
圖5為根據(jù)本發(fā)明的實(shí)施例的時鐘控制電路的電路圖。
參看圖5，根據(jù)本發(fā)明的實(shí)施例的時鐘控制電路包括第一時鐘控制單 元510及第二時鐘控制單元520。第一時鐘控制單元510接收上升選通信 號DQSR及下降選通信號DQSF。所接收的下降選通信號DQSF為下降選通 禁止信號DQSFB。第 一時鐘控制單元510進(jìn)行控制，使得上升選通信號DQSR 的啟動脈沖寬度不與下降選通信號DQSF的啟動脈沖寬度重迭，且因此輸 出經(jīng)調(diào)整的上升選通信號DQSR-PW。第二時鐘控制單元520接收上升選通 信號DQSR及下,通信號DQSF。所接收的上升選通信號DQSR為上升選 通禁止信號DQSRB。第二時鐘控制單元520進(jìn)行控制，使得下I^通信號 DQSF的啟動脈沖寬度不與上升選通信號DQSR的啟動脈沖寬度重迭，且因 此輸出經(jīng)調(diào)整的下降選通信號DQSF-PW。
更具體而言，根據(jù)本發(fā)明的實(shí)施例的時鐘控制電路包括第一時鐘控 制單元510,其控制上升選通信號DQSR的脈沖寬度；及第二時鐘控制單 元520,其控制下降選通信號DQSF的脈沖寬度。第一時鐘控制單元510 及第二時鐘控制單元520用于防止上升選通信號DQSR及下降選通信號 DQSF的各脈沖寬度彼此重迭.即使僅使用第一時鐘控制單元510及第二 時鐘控制單元520中的一個，上升選通信號DQSR及下1^通信號DQSF 的啟動脈沖寬度仍不會彼此重迭。為確保在上升選通信號DQSR與下g 通信號DQSF之間的足夠余量，可使用第一時鐘控制單元510及第二時鐘 控制單元520兩者。若余量并不重要，則可僅使用第一時鐘控制單元510 及第二時鐘控制單元520中的一個。
當(dāng)啟動上升選通信號DQSR且禁止下降選通信號DQSF時，第一時鐘控 制單元510啟動經(jīng)調(diào)整的上升選通信號DQSR-PW。第一時鐘控制單元510 包括第一反相器511、第二反相器512、第一 NAND門513及第三^jt目器 514。第一反相器511反轉(zhuǎn)上升選通信號DQSR。第二反相器512反轉(zhuǎn)第一 反相器511的輸出DQSRB。第一 NAND門513對下降選通禁止信號DQSFB 及第二反相器512的輸出DQSRD執(zhí)行NAND運(yùn)算。第三^^目器514反轉(zhuǎn)第 一 NAND門513的輸出信號，以輸出經(jīng)調(diào)整的上升選通信號DQSR-PW。
第一 NAND門513經(jīng)由兩個反相器511及512接收經(jīng)延遲的上升選通 信號DQSRD而不直揍接收上升選通信號DQSR。因此，可確保防止脈沖寬 度彼此重迭的稍多余量?？梢曉O(shè)計而自由地確定信號是否經(jīng)過反相器511及512。
當(dāng)啟動下降選通信號DQSF且禁止上升選通信號DQSR時，第二時鐘控 制單元520啟動經(jīng)調(diào)整的下降選通信號DQSF-PW。第二時鐘控制單元520 包括第四反相器521、第五反相器522、第二 NAND門523及第六反相器 524。第四反相器521反轉(zhuǎn)下降選通信號DQSF。第五反相器522反轉(zhuǎn)第四 反相器521的輸出DQSFB。第二NAND門523對第一反相器511的輸出DQSRB 及第五反相器522的輸出DQSFD執(zhí)行NAND運(yùn)算。第六反相器524反轉(zhuǎn)第 二 NAND門523的輸出信號，且輸出經(jīng)調(diào)整的下降選通信號DQSF-PW。
第二 NAND門523經(jīng)由兩個反相器521及522接收經(jīng)延遲的下降選通 信號DQSFD而不直楱接收下降選通信號DQSF。因此，可確保防止脈沖寬 度彼此重迭的稍多余量?？梢曉O(shè)計而自由地確定信號是否經(jīng)過反相器521 及522。
圖6為在圖5中說明的時鐘控制電路的節(jié)點(diǎn)信號的時序圖?，F(xiàn)參照圖 6描述時鐘控制電路的操作。
參看圖6，輸入上升選通信號DQSR及下降選通信號DQSF，且它們的 啟動脈沖寬度彼此重迭。
然而，第一時鐘控制單元510及第二時鐘控制單元520控制脈沖寬度， 使得經(jīng)由時鐘控制電路輸出的經(jīng)調(diào)整的上升選通信號DQSR一PW及經(jīng)調(diào)整 的下降選通信號DQSF-PW不同時被啟動。
在圖5中，時鐘控制電路控制為數(shù)據(jù)選通信號DQS的上升選通信號 DQSR及下降選通信號DQSF的各脈沖寬度。然而，使用根據(jù)本發(fā)明的實(shí)施
之間的重迭。
上升選通信號DQSR及下降選通信號DQSF作為 一種用作數(shù)據(jù)對齊的參 考的時鐘。因此，根據(jù)本發(fā)明的實(shí)施例的時鐘控制電路可用于使用用作預(yù) 定操作的參考的第一時鐘及第二時鐘的電路。在此情況下，根據(jù)本發(fā)明的 實(shí)施例的時鐘控制電路用作用于防止第 一時鐘及第二時鐘的啟動脈沖寬 度彼此重迭的電路。
例如，半導(dǎo)體存儲器裝置將外部時鐘CLK及禁止時鐘CLKB用作在其 中執(zhí)，定操作的參考。然而，若特定內(nèi)部因素在應(yīng)在不同時序啟動的時 鐘CLK與CLKB的啟動脈沖寬度之間引起重迭，則可能在特定操作中出現(xiàn) 缺陷。在此情況下，根據(jù)本發(fā)明的實(shí)施例的時鐘控制電路可用于防止在兩個時鐘CLK與CLKB的啟動脈沖寬度之間的重迭。
即使當(dāng)根據(jù)本發(fā)明的實(shí)施例的時鐘控制電路用于防止在用作預(yù)定操 作的參考的第一時鐘(例如，CLK)與第二時鐘(例如，CLKB)的啟動脈沖寬 度之間的重迭時，除了輸入第一時鐘及第二時鐘而非上升選通信號DQSR 及下降選通信號DQSF以輸出經(jīng)調(diào)整的第一時鐘及第二時鐘以外，時鐘控 制電路具有與圖5中所示相同的配置。省略對其進(jìn)一步的描述。
圖7為數(shù)據(jù)對齊電路的視圖，其包括圖5所示的根據(jù)本發(fā)明的實(shí)施例 的時鐘控制電路。
參看圖7，數(shù)據(jù)對齊電路包括時鐘控制電路740及數(shù)據(jù)對齊單元710。 時鐘控制電路740接收上升選通信號DQSR及下I^4通信號DQSF，且輸出 經(jīng)調(diào)整的上升選通信號DQSR-PW及經(jīng)調(diào)整的下降選通信號DQSF-PW。經(jīng)調(diào) 整的上升選通信號DQSR一PW及經(jīng)調(diào)整的下降選通信號DQSF—PW分別具有與 上升選通信號DQSR及下I^通信號DQSF相同的邏輯值，且通過控制上升
迭而獲得經(jīng)調(diào)整的上升選通信號DQSR-PW及經(jīng)調(diào)整的下降選通信號 DQSF-PW。數(shù)據(jù)對齊單元710串行地接收數(shù)據(jù)DIN，且并行地且與經(jīng)調(diào)整 的上升選通信號DQSR一PW及經(jīng)調(diào)整的下1^通信號DQSF-PW同步地對齊數(shù) 據(jù)DIN。
分別通過I/O傳感器放大器(IOSA)731至738將經(jīng)由數(shù)據(jù)對齊單元 710對齊的數(shù)據(jù)寫入至全局輸入/輸出(I/O)線GIO—00至GIO一07。
時鐘控制電路740等同于在圖5中說明的時鐘控制電路。因此，時鐘 控制電路740可包括圖5的第一時鐘控制單元510及圖5的第二時鐘控制 單元520?？蛇x的，時鐘控制電路740可僅包括圖5的第一時鐘控制單元 510及圖5的第二時鐘控制單元520中的一個。
在圖1中說明的常規(guī)數(shù)據(jù)對齊電路可用作數(shù)據(jù)對齊單元710。數(shù)據(jù)對 齊單元710可包括D觸發(fā)器711、 713、 718、 719、 720及721，以及D鎖 存器712、 714、 715、 716及717，以便與經(jīng)調(diào)整的上升選通信號DQSR—PW 及經(jīng)調(diào)整的下降選通信號DQSF-PW同步地對齊數(shù)據(jù)。因?yàn)樯衔囊衙枋鰯?shù)據(jù) 對齊單元710的操作，所以將省略對其進(jìn)行進(jìn)一步的描述。
如圖4中所示，常規(guī)數(shù)據(jù)對齊電路具有以下限制因?yàn)樵谏仙x通信 號DQSR及下降選通信號DQSF的脈沖寬度改變時未在D鎖存器中準(zhǔn)確移位 數(shù)據(jù)，所以出現(xiàn)缺陷性數(shù)據(jù)對齊，從而使得它們的啟動脈沖寬度彼此重迭。然而，根據(jù)本發(fā)明的實(shí)施例的數(shù)據(jù)對齊電路包括時鐘控制電路740，
脈沖寬度彼此重迭。由于該原因，根據(jù)本發(fā)明的實(shí)施例的數(shù)據(jù)對齊電路可 正確對齊數(shù)據(jù)而沒有缺陷性操作。
根據(jù)本發(fā)明的實(shí)施例，時鐘控制電路進(jìn)行控制，使得第一時鐘或上升 選通信號的啟動脈沖寬度及第二時鐘或下降選通信號的啟動脈沖寬度不 會彼此重迭。因此，其可以防止在根據(jù)上升選通信號及下I^通信號來操 作的電路的操作時序變得不同時發(fā)生的缺陷性操作。
具體而言，若時鐘控制電路用于數(shù)據(jù)對齊電路，則數(shù)據(jù)對齊電路的操 作被正確執(zhí)行而沒有例如缺陷性數(shù)據(jù)鎖存或缺陷性數(shù)據(jù)移位。
已參照所附附圖全面描述本發(fā)明，在附圖中示出本發(fā)明的例示性實(shí)施 例。然而，本發(fā)明可以許多不同形式實(shí)施且不應(yīng)解釋為限于本文中闡述的 實(shí)施例；相反，提供這些實(shí)施例以使本公開是詳盡且完整的，且將本發(fā)明 的構(gòu)思完全傳ii^本領(lǐng)域技術(shù)人員。同樣，本領(lǐng)域技術(shù)人員將了解，本發(fā) 明的時鐘控制電路可用于控制在多種半導(dǎo)體裝置中使用的多種時鐘的脈 沖寬度。
雖然已關(guān)于具體實(shí)施例描述了本發(fā)明，但對于本領(lǐng)域技術(shù)人員而言將 會明顯的是，可在不脫離以下權(quán)利要求中所限定的本發(fā)明的精神及范圍的 情況下進(jìn)行多種改變及修改。
權(quán)利要求
1. 一種時鐘控制電路，包括第一時鐘控制單元，其被配置成接收上升選通信號及下降選通信號且輸出經(jīng)調(diào)整的上升選通信號，所述經(jīng)調(diào)整的上升選通信號的啟動脈沖寬度不與所述下降選通信號的啟動脈沖寬度重迭。
2. 如權(quán)利要求1的時鐘控制電路，進(jìn)一步包括第二時鐘控制單元，其被配置成接收所述上升選通信號及所述下l^ 通信號且輸出經(jīng)調(diào)整的下1^通信號，所述經(jīng)調(diào)整的下降選通信號的啟動 脈沖寬度不與所述上升選通信號的啟動脈沖寬度重迭。
3. 如權(quán)利要求1的時鐘控制電路，其中當(dāng)所述上升選通信號被啟動且 所述下降選通信號被禁止時，所述第 一時鐘控制單元啟動所述經(jīng)調(diào)整的上 升選通信號。
4. 如權(quán)利要求2的時鐘控制電路，其中當(dāng)所述下1^通信號被啟動且 所述上升選通信號被禁止時，所述第二時鐘控制單元啟動所述經(jīng)調(diào)整的下 降選通信號。
5. 如權(quán)利要求1的時鐘控制電路，其中所述第一時鐘控制單元包括第一 NAND門，所述第一 NAND門被配置成對所述上升選通信號及下降選通禁 止信號執(zhí)行NAND運(yùn)算以輸出所述經(jīng)調(diào)整的上升選通信號。
6. 如權(quán)利要求2的時鐘控制電路，其中所述第二時鐘控制單元包括第二 NAND門，所述第二 NAND門被配置成對所述下降選通信號及上升選通禁 止信號執(zhí)行NAND運(yùn)算以輸出所述經(jīng)調(diào)整的下降選通信號。
7. 如權(quán)利要求2的時鐘控制電路，其中所述第一時鐘控制單元包括 第一反相器，其被配置成反轉(zhuǎn)所述上升選通信號；第二反相器，其被配置成反轉(zhuǎn)所述第一反相器的輸出信號；第一NAND門，其被配置成對下降選通禁止信號及所述第二反相器的 輸出信號執(zhí)行NAND運(yùn)算；及第三反相器，其被配置成反轉(zhuǎn)所述第一NAND門的輸出信號，以輸出 所述經(jīng)調(diào)整的上升選通信號。
8. 如權(quán)利要求2的時鐘控制電路，其中所述第二時鐘控制單元包括第一反相器，其被配置成反轉(zhuǎn)所述下降選通信號；第二反相器，其被配置成反轉(zhuǎn)所述第一及j目器的輸出信號；第一NAND門，其被配置成對反轉(zhuǎn)的上升選通信號及所述第二反相器 的輸出信號執(zhí)行NAND運(yùn)算；及第三反相器，其被配置成反轉(zhuǎn)所述第一NAND門的輸出信號，以輸出 所述經(jīng)調(diào)整的下降選通信號。
9. 一種時鐘控制電路，包括時鐘控制單元，其被配置成接收上升選通信號及下降選通信號且輸出 經(jīng)調(diào)整的下^H逸通信號，所述經(jīng)調(diào)整的下降選通信號的啟動脈沖寬度不與 所述上升選通信號的啟動脈沖寬度重迭。
10. 如權(quán)利要求9的時鐘控制電路，其中當(dāng)所述下降選通信號被啟動 且所述上升選通信號被禁止時，所述時鐘控制單元啟動所述經(jīng)調(diào)整的下降 選通信號。
11. 如權(quán)利要求9的時鐘控制電路，其中所述時鐘控制單元包括NAND 門，所述NAND門被配置成對所述下降選通信號及上升選通禁止信號執(zhí)行 NAND運(yùn)算以輸出所述經(jīng)調(diào)整的下降選通信號。
12. —種數(shù)據(jù)對齊電路，包括時鐘控制電路，其被配置成接收上升選通信號及下降選通信號，且通輯值的經(jīng)調(diào)整的上升選通信號及經(jīng)調(diào)整的下降選通信號，使得所述經(jīng)調(diào)整 的上升選通信號及所述經(jīng)調(diào)整的下降選通信號的啟動脈沖寬度不會彼此 重迭；及數(shù)據(jù)對齊單元，其被配置成串行地接收數(shù)據(jù)，且與所述經(jīng)調(diào)整的上升 選通信號及所述經(jīng)調(diào)整的下降選通信號同步地且并行地對齊所述數(shù)據(jù)。
13. 如權(quán)利要求12的數(shù)據(jù)對齊電路，其中所述時鐘控制電路包括第一時鐘控制單元，其被配置成在所述上升選通信號被啟動且所述下 降選通信號被禁止時啟動所述經(jīng)調(diào)整的上升選通信號；及第二時鐘控制單元，其被配置成在所述下降選通信號被啟動且所述上 升選通信號被禁止時啟動所述經(jīng)調(diào)整的下降選通信號.
14. 如權(quán)利要求13的數(shù)據(jù)對齊電路，其中所述第一時鐘控制單元包括第一 NAND門，所述第一 NAND門被配置成對所述上升選通信號及下降選通 禁止信號執(zhí)行NAND運(yùn)算以輸出所述經(jīng)調(diào)整的上升選通信號，且所述第二時鐘控制單元包括第二 NAND門，所述第二 NAND門被配置成整的下降選通信號。
15. 如權(quán)利要求13的數(shù)據(jù)對齊電路，其中所述第一時鐘控制單元包括第一反相器，其被配置成反轉(zhuǎn)所述上升選通信號；第二反相器，其被配置成反轉(zhuǎn)所述第一反相器的輸出信號；第一NAND門，其被配置成對下降選通禁止信號及所述第二>^相器的 輸出信號執(zhí)行NAND運(yùn)算；及第三反相器，其被配置成反轉(zhuǎn)所述第一NAND門的輸出信號，以輸出 所述經(jīng)調(diào)整的上升選通信號，且所述第二時鐘控制單元包括第四反相器，其被配置成反轉(zhuǎn)所述下降選通信號；第五反相器，其被配置成反轉(zhuǎn)所述第四>^相器的輸出信號；第二NAND門，其被配置成對所述第一反相器的所述輸出信號及所述 第五反相器的輸出信號執(zhí)行NAND運(yùn)算；及第六反相器，其被配置成反轉(zhuǎn)所述第二NAND門的輸出信號，以輸出 所述經(jīng)調(diào)整的下降選通信號。
16. 如權(quán)利要求12的數(shù)據(jù)對齊電路，其中所述數(shù)據(jù)對齊單元包括D 觸發(fā)器及D鎖存器，用于與所述經(jīng)調(diào)整的上升選通信號或所述經(jīng)調(diào)整的下 降選通信號同步地對齊數(shù)據(jù)。
17. —種時鐘控制電路，包括第一時鐘控制單元，其被配置成接收用作用于預(yù)定操作的參考時鐘的 第一時鐘及第二時鐘，且輸出經(jīng)調(diào)整的第一時鐘，所述經(jīng)調(diào)整的第一時鐘 的啟動脈沖寬度不與所述第二時鐘的啟動脈沖寬度重迭。
18. 如權(quán)利要求17的時鐘控制電路，進(jìn)一步包括第二時鐘控制單元，其被配置成接收所述第一時鐘及所述第二時鐘， 且輸出經(jīng)調(diào)整的第二時鐘，所述經(jīng)調(diào)整的第二時鐘的啟動脈沖寬度不與所述第 一 時鐘的啟動脈沖寬度重迭。
19. 如權(quán)利要求17的時鐘控制電路，其中當(dāng)所述第一時鐘被啟動且所 述第二時鐘被禁止時，所述第一時鐘控制單元啟動所述經(jīng)調(diào)整的第一時鐘。
20. 如權(quán)利要求18的時鐘控制電路，其中當(dāng)所述第二時鐘被啟動且所 述第 一時鐘被禁止時，所述第二時鐘控制單元啟動所述經(jīng)調(diào)整的第二時 鐘。
21. 如權(quán)利要求18的時鐘控制電路，其中所述第一時鐘控制單元包括第一反相器，其被配置成反轉(zhuǎn)所述第一時鐘；第二>^相器，其被配置成反轉(zhuǎn)所述第一反相器的輸出信號；第一NAND門，其被配置成對第二禁止時鐘及所述第二反相器的輸出 信號執(zhí)行MND運(yùn)算；及第三反相器，其被配置成反轉(zhuǎn)所述第一NAND門的輸出信號，以輸出 所述經(jīng)調(diào)整的第一時鐘，且所述第二時鐘控制單元包括第四反相器，其被配置成反轉(zhuǎn)所述第二時鐘；第五反相器，其被配置成反轉(zhuǎn)所述第四反相器的輸出信號；第二NAND門，其被配置成對所述第一反相器的輸出信號及所述第五 反相器的輸出信號執(zhí)行NAND運(yùn)算；及第六反相器，其被配置成反轉(zhuǎn)所述第二NAND門的輸出信號，以輸出 所述經(jīng)調(diào)整的第二時鐘。
全文摘要
本發(fā)明提供一種時鐘控制電路及包括該時鐘控制電路的數(shù)據(jù)對齊電路。時鐘控制電路可防止在上升選通信號及下降選通信號的脈沖寬度改變且因此彼此重迭時出現(xiàn)的故障。該時鐘控制電路包括第一時鐘控制單元，第一時鐘控制單元被配置成接收上升選通信號及下降選通信號且輸出經(jīng)調(diào)整的上升選通信號，經(jīng)調(diào)整的上升選通信號的啟動脈沖寬度不與下降選通信號的啟動脈沖寬度重迭。
文檔編號G11C7/10GK101425331SQ200810087508
公開日2009年5月6日 申請日期2008年3月19日 優(yōu)先權(quán)日2007年11月2日
發(fā)明者尹錫徹, 張支銀 申請人:海力士半導(dǎo)體有限公司