專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲裝置，特別是涉及字線的驅(qū)動電路。
背景技術(shù)：
近年來，移動電話終端的電池保持時間要求長時間化，搭載在移 動電話終端等上的動態(tài)存儲器(單元數(shù)據(jù)的保持需要刷新)也要求低 耗電力化。另外，作為搭載在移動電話終端等上的動態(tài)存儲器，存在
DRAM (動態(tài)隨機(jī)存取存儲器)、模擬SRAM (靜態(tài)隨機(jī)存取存儲器)， 模擬SRAM由DRAM單元構(gòu)成存儲器芯，并且符合SRAM接口規(guī)格。
特別是，延長占據(jù)移動電話終端的使用狀態(tài)的大部分的等待狀態(tài) 的電池保持時間，在此基礎(chǔ)上降低動態(tài)存儲器待機(jī)時的消耗電流(待 機(jī)電流)，是很重要的。
另一方面，在動態(tài)存儲器(DRAM或模擬SRAM)中，為了提高 存儲在存儲單元上的HIGH電平的保持?jǐn)?shù)據(jù)的讀出容限，利用高于外 部電源電壓的升壓電壓對字線的選擇(HIGH電平)進(jìn)行控制。
此外，為了降低單元晶體管的亞閾值泄漏，將非選擇時期的字線 的電平(LOW電平)設(shè)定為低于接地電位的電平。
圖8是表示現(xiàn)有的字線驅(qū)動電路的結(jié)構(gòu)的一個典型例的圖。參照 圖8，字線驅(qū)動電路10〃包括源極與RAI線(子字解碼線)連接的 PMOSFET 12、和源極與電源VKK連接的NMOSFET 18， PMOSFET 12 和NMOSFET 18的柵極共同連接，并與主字信號MWLB連接， PMOSFET 12和NMOSFET 18的漏極共同連接，并與字線WL (也稱
為"子字線")連接，進(jìn)而，具有NMOSFET20，其源極與VKK連接， 漏極與字線WL連接，柵極與RAIB (RAI的互補(bǔ)信號)連接。另外， MWLB是主字線MWL(未圖示)的互補(bǔ)信號(用反相器將MWL反轉(zhuǎn) 的反轉(zhuǎn)信號)，該主字線MWL與由字線驅(qū)動電路(子字驅(qū)動器)分別 驅(qū)動的多個子陣列共同地設(shè)置，上述MWLB在主字線MWL的選擇時 期設(shè)定為LOW電平，在主字線MWL的非選擇時期設(shè)定為HIGH電平 (升壓電壓)。與各子陣列對應(yīng)設(shè)置的字線驅(qū)動電路(子字驅(qū)動電路) 的驅(qū)動電源，在選擇時期從設(shè)定為HIGH電平的RAI信號(子字解碼 信號)供給。RAI信號，從未圖示的RAI驅(qū)動電路供給。另外，在圖8 中，PMOSFET 12的背柵極與升壓電壓VPP連接。
在圖8中，在字線WL的選擇時期(字線選擇期間)，MWLB設(shè) 為LOW電平，RAI設(shè)為HIGH電平，RAIB設(shè)為LOW電平，PMOSFET 12導(dǎo)通，NMOSFET18截止，將字線WL充電驅(qū)動為RAI電位(升壓 電位)。另外，此時，RAIB為LOW電平，因此NMOSFET20也是截 止?fàn)顟B(tài)。
在字線WL的非選擇時期，RAI設(shè)為LOW電平，RAIB設(shè)為HIGH 電平。此時，NMOSFET20導(dǎo)通，在選擇時期充電為RAI電位的字線 WL放電為VKK電位。另外，在RAI信號設(shè)為LOW電平、字線WL 的非選擇時期，在MWLB為HIGH電平時，NMOSFET 18也導(dǎo)通，與 NMOSFET 20 —起對字線WL進(jìn)行放電，但在MWLB為LOW電平時 (與同一主字線連接的其他子陣列的字線驅(qū)動電路激活時等)，由 NMOSFET 20進(jìn)行放電。
在現(xiàn)有的字線驅(qū)動電路10"中，在字線的非選擇時期，由于 PMOSFET 12的柵極與漏極間的電壓差變大，因此產(chǎn)生GIDL (Gate Induced Drain Leakage)。在后述圖9的例子中，在字線非選擇時期， MWLB = 3.5V (PMOSFET 12的柵極電壓)，WL =-0.5V (PMOSFET 12 的漏極電壓)，PMOSFET 12的柵極與漏極間的電壓差變成4.0V。由
于GIDL根據(jù)柵極-漏極間的電壓差、極柵極-源極間的電壓差流向晶體
管的漏極-基板間、及源極-基板間(圖8的(1)及(2)')，因此上 述電壓差越大，GIDL越大。
在動態(tài)存儲器的待機(jī)時，除了每隔數(shù)十us進(jìn)行刷新之外，字線處 于非選擇狀態(tài)，基本恒定地產(chǎn)生GIDL。
作為一例，在如圖9所示設(shè)定電壓時，若存儲單元的規(guī)模為 256Mbit (兆位)，則GIDL為80uA (高溫時)，增大到不能忽略的程 度。
為了降低待機(jī)電流，重要的是降低GIDL。
為了降低GIDL，例如在專利文獻(xiàn)1中，公開了進(jìn)行以下切換控制 的結(jié)構(gòu)在內(nèi)部電路生成與字線的選擇電平(HIGH電平)相同電位的 升壓電壓、和低于字線的選擇電平(HIGH電平)的電壓這兩種電壓， 在向存儲單元進(jìn)行讀寫動作的激活期間的字線的非選擇狀態(tài)時期，在 字線驅(qū)動電路的PMOSFET的柵極上，連接上述升壓電壓線，另一方 面，在不向存儲單元進(jìn)行讀出/寫入動作的待機(jī)期間的字線非選擇狀態(tài) 時期，在字線驅(qū)動電路的PMOSFET的柵極上，連接低于上述升壓電 壓的電壓線。這樣，在字線非選擇狀態(tài)下，改變在激活時和待機(jī)時向 PMOSFET輸入的電平，從而減小待機(jī)時的PMOSFET的柵極-漏極間 的電壓差，降低GIDL。另外，激活時的GIDL仍然較大，但與讀出/ 寫入動作所需的電流相比，GIDL較小，因此激活時的GIDL不構(gòu)成問 題。
此外，在專利文獻(xiàn)2中，在包括字線驅(qū)動電路的存儲電路、及邏 輯電路中，在激活時，將MOS晶體管(NMOSFET)的源極電極線保 持為接地電位，在待機(jī)時，將源極電極線切換為高于接地電壓的電平， 從而減小待機(jī)時的柵極-漏極間的電壓差(在字線驅(qū)動電路中，在字線
非選擇時期，由于NMOSFET導(dǎo)通，因此NMOSFET的源極電極線的 電位-PMOSFET的漏極的電位)，降低了GIDL。
另外，在專利文獻(xiàn)3中，公開了如下結(jié)構(gòu)作為(輸入電壓跟蹤 型偏壓產(chǎn)生電路)輸入電路，包括源極與電源VDDQ連接的PMOSFET (Q9);源極與VSS連接的NMOSFET (Q8);以及PMOSFET (Q 11)和NMOSFET (Q10)，在PMOSFET (Q9)的漏極和NMOSFET (Q 8)的漏極之間并聯(lián)連接，柵極分別與VSS和VDDQ連接， PMOSFET (Q 9)禾n NMOSFET (Q 8)的柵極與輸入VIN連接，從 PMOSFET (Q9)和NMOSFET (Q 8)的漏極將偏壓輸出到差動放大 電路。這樣，在專利文獻(xiàn)3中，公開了 PMOSFET的縱向?qū)盈B(縦積
結(jié)構(gòu)，但其為輸入電路，與本發(fā)明的驅(qū)動器相比，在課題、結(jié)構(gòu) 上完全不同。
專利文獻(xiàn)1:日本專利特開2005-158223號公報 專利文獻(xiàn)2:日本專利特開2005-192234號公報 專利文獻(xiàn)3:日本專利特開2000-306382號公報
如上所述，在專利文獻(xiàn)1中，在待機(jī)時將柵極電壓從激活時(普 通動作模式)的電平進(jìn)行切換，從而進(jìn)行待機(jī)時的GIDL的降低。
此外在專利文獻(xiàn)2中，在待機(jī)時將NMOSFET的源極電壓線切換 為高于激活時(普通動作模式時)的接地電位的電平，從而進(jìn)行待機(jī) 時的GIDL的降低。
然而，上述專利文獻(xiàn)l、 2所述的方法存在如下問題。另外，以下 是本發(fā)明人的分析結(jié)果。
在上述專利文獻(xiàn)l、 2中，在激活時和待機(jī)時，在不同電位之間切 換連接，從而在切換連接時，因連接節(jié)點上的充電/放電而產(chǎn)生電流消
耗。
因此，在頻繁產(chǎn)生激活-待機(jī)之間的動作切換時，雖然降低了待機(jī) 時的GIDL，但連接節(jié)點的充電/放電電流產(chǎn)生影響，待機(jī)電流反而增加。

發(fā)明內(nèi)容
本發(fā)明是基于發(fā)明人的上述分析結(jié)果和知識而完全獨立地提出 的，其結(jié)構(gòu)大致如下。
本發(fā)明的1個方式(側(cè)面)的驅(qū)動電路，具備根據(jù)輸入信號對 輸出進(jìn)行驅(qū)動的多個MOS晶體管；以及相對于上述多個MOS晶體管
的其它第一導(dǎo)電型MOS晶體管，以縱向?qū)盈B的方式插入的一個第一導(dǎo) 電型MOS晶體管。在以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶 體管截止時，在其柵極上接受與對上述多個MOS晶體管的上述其他第 一導(dǎo)電型MOS晶體管施加的截止時的柵極電位不同的電位。
在本發(fā)明中，以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體 管，其源極與上述多個MOS晶體管的上述其他第一導(dǎo)電型MOS晶體 管的漏極連接，其漏極與上述多個MOS晶體管的再另外的第一導(dǎo)電型 MOS晶體管的源極、或上述多個MOS晶體管的第二導(dǎo)電型MOS晶體 管的漏極連接。
在本發(fā)明中，以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體管 導(dǎo)通時的柵極電位，與對上述其他第一導(dǎo)電型MOS晶體管施加的導(dǎo)通 時的柵極電位相同。
在本發(fā)明中，向以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體 管的柵極輸入的信號是其振幅設(shè)定得小于施加到其他MOS晶體管的 柵極上的信號的振幅的2值信號。 在本發(fā)明中，向以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體 管的柵極輸入的信號，也可以為固定電位。
在本發(fā)明中，以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體 管，由P溝道MOS晶體管構(gòu)成，上述P溝道MOS晶體管截止時的柵 極電位，低于對構(gòu)成上述驅(qū)動器的其他P溝道MOS晶體管施加的截止 時的柵極電位。
在本發(fā)明涉及的半導(dǎo)體存儲裝置中，具有上述驅(qū)動電路，將其作 為對字線進(jìn)行驅(qū)動的字線驅(qū)動電路。
在本發(fā)明涉及的半導(dǎo)體存儲裝置中，上述多個MOS晶體管，包括 柵極共同地與上述輸入信號連接、源極分別與第一、第二電源連接的 第一 P溝道MOS晶體管和第一 N溝道MOS晶體管，作為以縱向?qū)盈B 方式插入的上述第一導(dǎo)電型MOS晶體管，具有連接在上述第一 P溝道 MOS晶體管的漏極與上述第一 N溝道MOS晶體管的漏極之間的第二 P溝道MOS晶體管，上述第二P溝道MOS晶體管和上述第一N溝道 MOS的漏極之間的連接點與字線連接。
在本發(fā)明中，在上述輸入信號為高電位(HIGH電平)時，上述 第一電源電位為低電位(LOW電平)，并且上述第二 P溝道MOS晶 體管的柵極電位為比上述輸入信號的高電位低的預(yù)定電位。此外，在 上述輸入信號為低電位(LOW電平)時，上述第一電源電位為高電位 (HIGH電平)，并且上述第二P溝道MOS晶體管的柵極電位為與上 述輸入信號相同的電位，上述第二電源的電位，為與上述第一電源電 位的低電位相同的固定電位。
在本發(fā)明中，上述輸入信號在主字線的選擇、非選擇時期分別為 低電位、高電位，供給上述第一電源的電源線由解碼信號線構(gòu)成，該 解碼信號線在上述字線的選擇時期為高電位，在非選擇時期為低電位，
在上述字線和第二電源之間具有第二 N溝道MOS晶體管，其在上述解
碼信號為低電位時導(dǎo)通。
在本發(fā)明中，上述第一電源的高電位及上述輸入信號的高電位， 使用與選擇字線的高電位對應(yīng)的電位。
根據(jù)本發(fā)明，通過形成上述結(jié)構(gòu)，在字線的非選擇時期，可以減
小P溝道MOS晶體管的柵極-漏極間的電壓差，減少漏極側(cè)的GIDL。
此外，根據(jù)本發(fā)明，由于不進(jìn)行不同電位之間的連接切換，因此 可以降低待機(jī)電流，而不會產(chǎn)生由充放電引起的電流消耗。


圖1是表示本發(fā)明的一個實施例的字線驅(qū)動電路的結(jié)構(gòu)的圖。 圖2是表示本發(fā)明的一個實施例的存儲器電路的結(jié)構(gòu)的框圖。 圖3是用于說明本發(fā)明的一個實施例中的區(qū)間選擇信號SEC的動 作的圖。
圖4是用于說明本發(fā)明的一個實施例的電路動作的圖。
圖5是表示本發(fā)明的一個實施例的字線驅(qū)動電路的GIDL特性的圖。
圖6是表示本發(fā)明的一個實施例的字線驅(qū)動電路的電壓設(shè)定的一 例的圖。
圖7是表示本發(fā)明的其他實施例的字線驅(qū)動電路的結(jié)構(gòu)的圖。
圖8是表示現(xiàn)有的字線驅(qū)動電路的結(jié)構(gòu)的圖。
圖9是表示現(xiàn)有的字線驅(qū)動電路的電壓設(shè)定的一例的圖。
具體實施例方式
參照附圖進(jìn)一步對上述本發(fā)明進(jìn)行詳細(xì)的說明。以下說明本發(fā)明 的原理，本發(fā)明是在字線驅(qū)動電路中，對于柵極共同地與輸入信號連 接、源極分別與RAI和VKK連接的P溝道MOS晶體管(PMOSFET)
(12)和N溝道MOS晶體管(NMOSFET) (18)，以與PMOSFET (12)縱向?qū)盈B的方式插入PMOSFET (16)(參照圖1)，將與該 PMOSFET (16)的柵極連接的信號(SEC)的HIGH電位設(shè)為低于輸 入到PMOSFET (12)和NMOSFET (18)的柵極的輸入信號(MWLB) 的HIGH電位。在MWLB為HIGH電平，RAI為LOW電平，字線WL 的非選擇時期，可以減小PMOSFET(12)的柵極-漏極間的電壓差(SEC 的HIGH電位與VKK電位的差電壓)，減少PMOSFET (12)的漏極 側(cè)的GIDL。以下根據(jù)實施例進(jìn)行說明。
實施例
圖1是表示本發(fā)明的一個實施例的字線驅(qū)動電路的結(jié)構(gòu)的圖。如 圖1所示，在本實施例的字線驅(qū)動電路10中，輸入如下信號主字信 號MWLB (主字線MWL的反轉(zhuǎn)信號)，選擇時期為LOW電平，非 選擇時期為HIGH電平，供給升壓電壓；子字解碼信號RAI，在該字線 驅(qū)動電路10的選擇時期，為HIGH電平(升壓電壓)，非選擇時期為 LOW電平；作為RAI的反相信號的RAIB;以及區(qū)間信號(section signal) SEC信號，振幅小于主字信號MWLB。字驅(qū)動器(也稱為"子字驅(qū)動 器")14包括源極與RAI連接的PMOSFET 12;源極與VKK連接 的NMOSFET 18;以及PMOSFET 16，其源極與PMOSFET 12的漏極 連接，其漏極與NMOSFET 18的漏極連接，其柵極與信號SEC連接。 PMOSFET 12和NMOSFET 18的柵極共同連接，與主字信號MWLB(對 應(yīng)的主字線MWL的選擇時期為LOW電平)連接。PMOSFET 16的漏 極和NMOSFET 18的漏極的連接點與字線WL連接。進(jìn)而，具有 NMOSFET 20，其源極與VKK連接，漏極與字線WL連接，柵極與 RAIB (RAI的反轉(zhuǎn)信號)連接。
在字線WL的選擇時期，信號MWLB變成LOW電平，對字驅(qū)動 器14進(jìn)行驅(qū)動的RAI信號變成HIGH電平，RAIB信號變成LOW電 平、SEC信號變成LOW電平，PMOSFET 12、 PMOSFET 16均導(dǎo)通， NMOSFET 18、 NMOSFET 20均截止，字線WL變成升壓電壓電平
(HIGH電平)。
另一方面，在字線的非選擇時期，輸入信號MWLB變成HIGH電 平，RAI信號變成LOW電平，RAIB信號變成HIGH電平，SEC信號 變成HIGH電平，PMOSFET 12、 PMOSFET 16均截止，NMOSFET 18、 NMOSFET 20均導(dǎo)通，字線WL變成電源VKK的負(fù)電壓電平(LOW 電平)。此時，PMOSFET 16的柵極電位(二SEC信號的HIGH電位) 低于PMOSFET 12的柵極電位(=MWLB的HIGH電位)，因此可以 減小其柵極-漏極間的電壓差，可以減少漏極側(cè)的GIDL。
圖2是表示本發(fā)明的一個實施例中的存儲器電路的結(jié)構(gòu)的圖。如 圖2所示，1個區(qū)間選擇信號SEC共同輸入到多個字線驅(qū)動電路10中。 通過將SEC的輸入單位設(shè)為區(qū)間單位，從而將用于產(chǎn)生區(qū)間選擇電路 11中的SEC信號的邏輯結(jié)構(gòu)簡化。在將單元陣列的多根字線設(shè)為l個 區(qū)間、并將l個單元陣列區(qū)分為多個區(qū)間的結(jié)構(gòu)中，在對ROW地址信 號進(jìn)行解碼的ROW地址解碼器(X解碼器)內(nèi)生成區(qū)間選擇信號SEC。 例如在將8K (=8192根)字線的單元陣列區(qū)分為32個區(qū)間時，1區(qū) 間含有256根字線，1個區(qū)間選擇信號SEC，對l個區(qū)間內(nèi)的字線驅(qū)動 電路(256個字線驅(qū)動電路)進(jìn)行控制。
如圖3 (A)所示，在單元陣列具有SEC 0至SEC 31這32個區(qū)間 時，如圖3 (B)所示，只對選擇字線的區(qū)間，將區(qū)間選擇信號SEC激 活(設(shè)為LOW電平)，從而可以抑制動作電流。如圖3 (B)所示， 選擇字線的區(qū)間(SECO)，只在該字線的選擇期間為LOW電平，其 他區(qū)間選擇信號SEC 1 SEC 31為HIGH電平。另外，供給到圖1的 PMOSFET 16的柵極的控制信號，并不限于區(qū)間選擇信號，只要是 HIGH電位比MWLB的HIGH電位低的2值控制信號，可以使用其他 任意信號。
圖4是在圖1所示本實施例的結(jié)構(gòu)中表示普通動作模式(激活)
時、待機(jī)模式時的動作的時序圖。在激活時，在讀/寫動作、及刷新動 作時，與輸入地址對應(yīng)的字線變成選擇狀態(tài)。另外，刷新動作的刷新 地址，也可以在半導(dǎo)體存儲器內(nèi)部生成，以代替從外部輸入。
在初始狀態(tài)下，SEC信號變成HIGH電平，MWLB信號變成HIGH 電平，RAI信號變成LOW電平、RAIB信號變成HIGH電平。
在進(jìn)行讀出命令、寫入命令、以及刷新命令(也可以有來自內(nèi)部 的請求)的輸入的任何一個時，與輸入地址對應(yīng)的區(qū)間的SEC信號首 先轉(zhuǎn)變?yōu)長OW電平。輸入地址可以是刷新時內(nèi)部生成的刷新地址。
接下來，同樣地，與輸入的地址對應(yīng)的MWLB信號變成LOW電 平，用于對選擇的字驅(qū)動器14進(jìn)行驅(qū)動的RAI信號變成HIGH電平， RAIB變成LOW電平，PMOSFET 12、 16導(dǎo)通，字線WL變成選擇狀 態(tài)(RAI線的HIGH電位)。讀出動作、寫入動作、刷新動作完成時， MWLB信號變成HIGH電平，RAI信號變成LOW電平，RAIB變成 HIGH電平。接下來，SEC信號變成HIGH電平，NMOSFET 18、 20 導(dǎo)通，字線WL放電，變成非選擇狀態(tài)(VKK電位的LOW電平)。 如上對SEC信號進(jìn)行控制，從而降低GIDL而不會有損存取速度。
在待機(jī)時，只在刷新動作時，與輸入地址(刷新地址)對應(yīng)的字 線變成選擇狀態(tài)。字線驅(qū)動電路的動作自身，與激活時相同。
沒有對單元的存取請求時(激活時、待機(jī)時)，所有的SEC信號 變成HIGH電平，MWLB變成HIGH電平，RAI變成LOW電平，RAIB 變成HIGH電平的狀態(tài)，所有的字線WL變成非選擇狀態(tài)(LOW電平)。
特別是，在待機(jī)時，除了每隔數(shù)十us進(jìn)行刷新之外，字線變成非 選擇狀態(tài)，因此GIDL的降低帶來的待機(jī)電流降低的效果大。
這樣，在字線驅(qū)動電路中，即使使用升壓電壓、負(fù)電壓VKK，如
本發(fā)明所述，通過以縱向?qū)盈B設(shè)有PMOSFET，并使對該PMOSFET進(jìn) 行控制的柵極電壓的HIGH電平低于對字線驅(qū)動電路的驅(qū)動進(jìn)行控制 的控制信號的HIGH電平，可以減小PMOSFET的柵極-漏極間的電壓 差，減少漏極側(cè)的GIDL。
圖5 (A)表示在本實施例中待機(jī)模式時的MWLB、 SEC、 RAIB、 RAI、 WL/VKK的電壓設(shè)定例。設(shè)定MWLB = 3.5V、 SEC = 2.5V、 RAIB =3.5V、 RAI = 0V、 WL/VKK=-0.5V。在圖8的情況下，MWLB = 3.5B 與VKK=-0.5V的電位差為4.0V。根據(jù)本發(fā)明，SEC的HIGH電位2.5V 與VKK=-0.5V的電位差為3.0V。在圖8的沒有GIDL對策的結(jié)構(gòu)中， 在待機(jī)模式時，PMOSFET 12的柵極-漏極間電壓為4.5V，與此相對， 在本實施例中，變成2.5V- (VKK=-0.5V) =3.0V，緩和了柵極-漏極 間電壓。
圖5 (B)對比示出沒有GIDL對策時的PMOSFET 12的柵極-漏 極間電壓Vgd(2)'(參照圖8)、與本實施例中的PMOSFET 16的 柵極-漏極間電壓Vgd (2)(參照圖l)的GIDL。在圖5 (B)中，橫 軸為柵極-漏極電壓Vgd，縱軸為將GIDL用對數(shù)(Log)換算示出的值。 另外，圖5 (B)的(1)是PMOSFET 12 (參照圖1及圖8)的柵極-源極電壓Vgs。
在本實施例中，也可以進(jìn)行圖6所示的電壓設(shè)定。各信號的振幅 如下SEC為-0.5和2.5， MWLB為-0.5和3.5， RAI、 RAIB為0和3.5， WL為-0.5和3.5。待機(jī)時的SEC的控制，如上所述，對于選擇的字線 的區(qū)間，在字線激活期間將對應(yīng)的信號SEC接通。存儲單元的規(guī)模為 256Mbit的GIDL變成8uA (高溫時)，與圖8等所示的沒有對策時相 比，GIDL降低至1/10左右。
另外，在圖6所示的電源設(shè)定的例子中，電位2.5V為動態(tài)存儲器
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裝置的內(nèi)部電源電壓的1個，與3.5V、 GND電位、-O.SV—起，使用 從動態(tài)存儲器裝置的電源電路(未圖示)供給的已設(shè)的電源電位。在 本實施例中，對于SEC信號的HIGH電平?jīng)]有使用專用電源，但SEC 的HIGH電平(VOH)并不限于2.5V，此外，并不排除對于SEC的 HIGH電平設(shè)置專用電源。
此外，根據(jù)本實施例，如專利文獻(xiàn)l、 2等，沒有使用在激活時和 待機(jī)時在不同電位之間切換連接的結(jié)構(gòu)，因此不會產(chǎn)生由節(jié)點的充放 電引起的電流消耗。其結(jié)果，根據(jù)本實施例，即使頻繁產(chǎn)生激活-待機(jī) 之間的動作切換，也不會產(chǎn)生待機(jī)電流因充放電反而增加的問題。
圖7是表示本發(fā)明的其他實施例的圖。參照圖7，本實施例將圖1 所示的上述實施例中的區(qū)間選擇信號SEC的電平固定為GND電平。 另外，也可以設(shè)為VKK電平，以代替GND電平。即，將圖l的區(qū)間 選擇信號SEC變更為GND或VKK。
在字線非選擇時期，根據(jù)PMOSFET 16的閾值電壓，PMOSFET 12 的漏極的電平上浮，柵極-漏極間的電壓差減小，因此可以降低GIDL。 將PMOSFET的尺寸設(shè)為最佳值，以使得可以同時滿足存取速度、GIDL 降低。根據(jù)本實施例，不需要SEC信號的控制，因此可以將邏輯簡化。
上述各實施例能實現(xiàn)以下作用效果。
在字線的控制上即使使用升壓電壓乃至負(fù)電壓，也可以抑制由 GIDL引起的待機(jī)電流。
此外，即使頻繁產(chǎn)生激活-待機(jī)之間的動作切換，待機(jī)電流也不會 因充放電反而增加。
另外，在上述實施例中，以相對于串聯(lián)連接在不同電位的電源間
的PMOSFET和NMOSFET字，與PMOSFET以2層縱向?qū)盈B方式配 置的PMOSFET的結(jié)構(gòu)為例進(jìn)行了說明，但本發(fā)明并不僅限于這種結(jié) 構(gòu)，可以適用于由在不同電位的電源之間串聯(lián)的多個MOSFET構(gòu)成的 驅(qū)動器。例如，也可以是如下結(jié)構(gòu)在高電位電源側(cè)連接多個 PMOSFET、在低電位側(cè)具有l(wèi)個或多個NMOSFET的結(jié)構(gòu)中，將以縱 向?qū)盈B方式插入的PMOSFET插入到多個PMOSFET之間。
此外，在上述實施例中，以主字、子字的階層字線結(jié)構(gòu)的半導(dǎo)體 存儲裝置為例進(jìn)行了說明，但本發(fā)明的用途，并不限于階層字線結(jié)構(gòu) 的半導(dǎo)體存儲裝置的字線驅(qū)動電路(子字驅(qū)動器)，可以適用于在非 選擇時期等需要對由MOSFET的柵極-漏極間的電壓差引起的GIDL采
取對策的任意驅(qū)動電路。
以上，根據(jù)上述實施例對本發(fā)明進(jìn)行了說明，但本發(fā)明并不限于 上述實施例的結(jié)構(gòu)，還包括在本發(fā)明的范圍內(nèi)本領(lǐng)域技術(shù)人員可以得 到的各種變形、修正。
權(quán)利要求
1.一種驅(qū)動電路，其特征在于，具備根據(jù)輸入信號對輸出進(jìn)行驅(qū)動的多個MOS晶體管；以及相對于上述多個MOS晶體管的其它第一導(dǎo)電型MOS晶體管，以縱向?qū)盈B的方式插入的一個第一導(dǎo)電型MOS晶體管，在以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體管截止時，在其柵極上接受與對上述多個MOS晶體管的上述其他第一導(dǎo)電型MOS晶體管施加的截止時的柵極電位不同的電位。
2. 根據(jù)權(quán)利要求l所述的驅(qū)動電路，其特征在于， 以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體管，其源極與上述多個MOS晶體管的上述其他第一導(dǎo)電型MOS晶體管的漏極連接， 其漏極與上述多個MOS晶體管的再另外的第一導(dǎo)電型MOS晶體管的 源極、或上述多個MOS晶體管的第二導(dǎo)電型MOS晶體管的漏極連接。
3. 根據(jù)權(quán)利要求l所述的驅(qū)動電路，其特征在于， 以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體管導(dǎo)通時的柵極電位，與對上述其他第一導(dǎo)電型MOS晶體管施加的導(dǎo)通時的柵極電 位相同。
4. 根據(jù)權(quán)利要求l所述的驅(qū)動電路，其特征在于， 向以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體管的柵極輸入的信號是其振幅設(shè)定得小于施加到上述其他上述第一導(dǎo)電型MOS 晶體管的柵極上的信號的振幅的2值信號。
5. 根據(jù)權(quán)利要求l所述的驅(qū)動電路，其特征在于， 向以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體管的柵極輸入的信號，為固定電位。
6. 根據(jù)權(quán)利要求l所述的驅(qū)動電路，其特征在于，以縱向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體管，由P溝道 MOS晶體管構(gòu)成，上述P溝道MOS晶體管截止時的柵極電位，低于 對上述多個MOS晶體管的其他P溝道MOS晶體管施加的截止時的柵 極電位。
7. 一種半導(dǎo)體存儲裝置，其特征在于，具有權(quán)利要求1所述的驅(qū)動電路，將其作為對字線進(jìn)行驅(qū)動的字 線驅(qū)動電路。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征在于， 上述多個MOS晶體管，包括柵極共同地與上述輸入信號連接、源極分別與第一、第二電源連接的第一 P溝道MOS晶體管和第一 N溝道 MOS晶體管，具有連接在上述第一 P溝道MOS晶體管的漏極與上述第一 N溝 道MOS晶體管的漏極之間的第二 P溝道MOS晶體管，將其作為以縱 向?qū)盈B方式插入的上述第一導(dǎo)電型MOS晶體管，上述第二 P溝道MOS晶體管和上述第一 N溝道MOS的漏極之間 的連接點與上述字線連接。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲裝置，其特征在于， 在上述輸入信號為高電位時，將上述第一電源電位設(shè)為低電位，并且將上述第二P溝道MOS晶體管的柵極電位設(shè)為比上述輸入信號的 高電位低的預(yù)定電位，在上述輸入信號為低電位時，將上述第一電源電位設(shè)為高電位， 并且將上述第二P溝道MOS晶體管的柵極電位設(shè)為與上述輸入信號相 同的電位，將上述第二電源的電位，固定為與上述輸入信號的低電位相同的 電位。
10. 根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲裝置，其特征在于， 上述輸入信號在主字線的選擇、非選擇時期分別為低電位、高電位， 上述第一電源由解碼信號線供給，該解碼信號線在上述字線的選擇時期為高電位，在非選擇時期為低電位，在上述字線和上述第二電源之間具有第二 N溝道MOS晶體管， 該第二N溝道MOS晶體管在上述解碼信號為低電位時導(dǎo)通。
11. 根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲裝置，其特征在于， 上述第一電源的高電位及上述輸入信號的高電位，使用與選擇字線的高電位對應(yīng)的電位。
12. —種字線驅(qū)動電路，其特征在于，包括導(dǎo)電型相互不同的第一及第二 MOS晶體管，其柵極共同地與 輸入信號連接，源極分別與第一、第二電源連接，具有與上述第一MOS晶體管相同導(dǎo)電型的第三MOS晶體管，其 連接在上述第一及第二MOS晶體管的漏極之間，上述第二及第三MOS晶體管的漏極之間的連接點與字線連接，對上述第三MOS晶體管的柵極，在上述輸入信號的電位是使上述第一MOS晶體管截止、使上述第 二 MOS晶體管導(dǎo)通的電位時，供給與上述輸入信號的電位不同的電位，在上述輸入信號的電位是使上述第一MOS晶體管導(dǎo)通、使上述第 二MOS晶體管截止的電位時，供給與上述輸入信號相同的電位。
13. 根據(jù)權(quán)利要求12所述的字線驅(qū)動電路，其特征在于， 上述第三MOS晶體管的柵極與區(qū)間選擇信號連接，將上述區(qū)間選擇信號的高電位設(shè)為低于上述輸入信號的高電位的電位，上述區(qū)間選 擇信號，對于包括所選擇的字線的區(qū)間，在字線激活期間為低電位， 除此之外為高電位。
14. 根據(jù)權(quán)利要求12所述的字線驅(qū)動電路，其特征在于， 上述第一及第三MOS晶體管由P溝道MOS晶體管構(gòu)成， 上述第二 MOS晶體管由N溝道MOS晶體管構(gòu)成， 上述輸入信號，在主字線的選擇、非選擇時期分別為低電位、高 電位，上述第一電源由解碼信號線供給，該解碼信號在上述字線被選擇 時期為高電位，在非選擇時期為低電位，上述第二電源的電位被固定為上述輸入信號的低電位，在上述字線的非選擇時期，將上述輸入信號設(shè)為高電位，將上述 第一電源電位設(shè)為低電位，并且，將上述第三MOS晶體管的柵極電位 設(shè)為比上述輸入信號的高電位低的預(yù)定電位，在上述字線的選擇時期，將上述輸入信號設(shè)為低電位，將上述第 一電源電位設(shè)為高電位，并且，將上述第三MOS晶體管的柵極電位設(shè) 為與上述輸入信號相同的電位。
15. 根據(jù)權(quán)利要求12所述的字線驅(qū)動電路，其特征在于， 在上述第三MOS晶體管的柵極上供給其振幅設(shè)定為小于上述輸入信號的振幅的2值信號。
16. 根據(jù)權(quán)利要求12所述的字線驅(qū)動電路，其特征在于， 在上述第三MOS晶體管的柵極上供給使上述第三MOS晶體管導(dǎo)通的固定電位。
17. 根據(jù)權(quán)利要求16所述的字線驅(qū)動電路，其特征在于， 上述固定電位為接地電位或與上述輸入信號的低電位相同的電位。
18. 根據(jù)權(quán)利要求14所述的字線驅(qū)動電路，其特征在于， 在上述字線與上述第二電源之間，具有在上述解碼信號為低電位時導(dǎo)通的放電用的第二導(dǎo)電型MOS晶體管。
19. 一種半導(dǎo)體存儲裝置，其特征在于， 具有權(quán)利要求12所述的字線驅(qū)動電路。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲裝置，特別是字線驅(qū)動電路，可以抑制由GIDL引起的待機(jī)電流。具有導(dǎo)電型相互不同的第一及第二MOS晶體管(12、18)，其柵極共同地與輸入信號(MWLB)連接，源極分別與第一、第二電源(RAI、VKK)連接；和與第一MOS晶體管相同導(dǎo)電型的第三MOS晶體管(16)，連接在第一及第二MOS晶體管的漏極之間，第二及第三MOS晶體管的漏極之間的連接點與字線(WL)連接，在MWLB為HIGH電位、第二晶體管(18)導(dǎo)通時，在第三MOS晶體管(16)的柵極上供給低于MWLB的HIGH電位的電位。在第三MOS晶體管(16)的柵極上，供給HIGH電位低于MWLB的HIGH電位的信號(SEC)、或供給固定的GND電位。
文檔編號G11C8/08GK101110263SQ20071012873
公開日2008年1月23日 申請日期2007年7月12日 優(yōu)先權(quán)日2006年7月13日
發(fā)明者宮田昌樹 申請人:恩益禧電子股份有限公司