專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲裝置。
背景技術(shù)：
一些半導(dǎo)體存儲裝置使用鐵電存儲器。該鐵電存儲器是使用鐵電膜的殘余極化作為數(shù)據(jù)存儲裝置的非易失性存儲器(見USP 4,873,664)。公知的是鐵電存儲器的壽命與數(shù)據(jù)讀出次數(shù)密切相關(guān)。作為用于延長使用鐵電存儲器的半導(dǎo)體存儲裝置的壽命的技術(shù)，已經(jīng)提出了一種使用高速緩存存儲器和鐵電存儲器的半導(dǎo)體存儲裝置(例如，日本專利申請公開物No.6-215589)。在該半導(dǎo)體存儲裝置中，存儲在鐵電存儲器中的數(shù)據(jù)部分復(fù)制到高速緩存存儲器中。且主要從該高速緩存存儲器讀出數(shù)據(jù)，以及只有當(dāng)所需的數(shù)據(jù)段沒有存儲在高速緩存存儲器中時(shí)(只有發(fā)生高速緩存誤擊(mishit)時(shí))，所需的數(shù)據(jù)段才從鐵電存儲器讀出。利用該結(jié)構(gòu)，降低了從鐵電存儲器讀出數(shù)據(jù)的次數(shù)，導(dǎo)致半導(dǎo)體存儲裝置的壽命的延長。
同時(shí)，當(dāng)將高速緩存存儲器結(jié)合到半導(dǎo)體存儲裝置中時(shí)存在一個(gè)待確定的設(shè)計(jì)項(xiàng)。其為置換算法。該置換算法用于確定當(dāng)高速緩存存儲器不具有足夠的空間存儲新的數(shù)據(jù)塊時(shí)用新的數(shù)據(jù)塊代替哪一個(gè)現(xiàn)存的數(shù)據(jù)塊。前述的日本專利申請公開物No.6-215589公開了一種高速緩存存儲器的結(jié)合，但不是置換算法。通常使用的置換算法包括LRU(最近最少使用)和NRU(非最近使用)。該LRU選擇最近最少使用的數(shù)據(jù)塊作為將用新的數(shù)據(jù)塊代替的數(shù)據(jù)塊。NRU選擇最近沒有使用的數(shù)據(jù)塊作為將被新的數(shù)據(jù)塊代替的數(shù)據(jù)塊。
然而，在獲得這種置換算法中存在的問題是必須管理存儲在高速緩存存儲器中的數(shù)據(jù)的使用狀態(tài)，其使得硬件結(jié)構(gòu)復(fù)雜。例如，在LRU的情況下，需要提供以存取順序排列數(shù)據(jù)塊、并再排列每次存取數(shù)據(jù)的數(shù)據(jù)塊的硬件部件。而且，在NRU的情況下，要求具有管理每個(gè)數(shù)據(jù)塊的存取、并更新每次存取數(shù)據(jù)的管理信息的硬件部件。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種半導(dǎo)體存儲裝置，其比常規(guī)技術(shù)具有更簡單的硬件結(jié)構(gòu)。
上述目的通過半導(dǎo)體存儲裝置來實(shí)現(xiàn)，其包括鐵電存儲器，其包括在其中存儲數(shù)據(jù)的多個(gè)單元存儲區(qū)域；高速緩存存儲器，其包括多個(gè)單元存儲區(qū)域，該多個(gè)單元存儲區(qū)域中的每一個(gè)存儲了存儲在鐵電存儲器的單元存儲區(qū)域中的數(shù)據(jù)的副本，且該多個(gè)單元存儲區(qū)域數(shù)量上少于包括在鐵電存儲器中的該多個(gè)單元存儲區(qū)域；計(jì)數(shù)器，其可操作用于表示對應(yīng)于在高速緩存存儲器中的該多個(gè)單元存儲區(qū)域中的一個(gè)的計(jì)數(shù)值；判斷單元，其可操作用于判斷需要從鐵電存儲器的單元存儲區(qū)域讀出的數(shù)據(jù)塊是否存儲在高速緩存存儲器的單元存儲區(qū)域中，作為該數(shù)據(jù)塊的副本；存儲控制單元，其可操作用于，如果判斷單元的判斷結(jié)果是否定的，則執(zhí)行控制從鐵電存儲器讀出所需的數(shù)據(jù)塊并將該讀出的數(shù)據(jù)塊的副本存儲到對應(yīng)于由計(jì)數(shù)器表示的計(jì)數(shù)值的高速緩存存儲器中的單元存儲區(qū)域中；以及計(jì)數(shù)器控制單元，其可操作用于使導(dǎo)在每次判斷單元的判斷結(jié)果為否定時(shí)計(jì)數(shù)器更新計(jì)數(shù)值。
利用上述結(jié)構(gòu)，如果發(fā)生高速緩存誤擊，則將讀出的數(shù)據(jù)作為副本存儲到由計(jì)數(shù)器表示的高速緩存存儲器的單元存儲區(qū)域中。也就是說，確定將用新的數(shù)據(jù)塊代替的高速緩存存儲器中的數(shù)據(jù)塊，而不管在高速緩存存儲器中存儲的數(shù)據(jù)的使用狀態(tài)。與常規(guī)技術(shù)如LRU或NRU相比，該技術(shù)簡化了硬件結(jié)構(gòu)。
在上述的半導(dǎo)體存儲裝置中，在根據(jù)從存儲器讀出數(shù)據(jù)的次數(shù)來確定存儲器的壽命的前提下，高速緩存存儲器具有比鐵電存儲器長的壽命。
利用上述結(jié)構(gòu)，可以延長半導(dǎo)體存儲裝置的壽命。在上述的半導(dǎo)體存儲裝置中，計(jì)數(shù)器可以是異步計(jì)數(shù)器。
在硬件結(jié)構(gòu)中，異步計(jì)數(shù)器比同步計(jì)數(shù)器簡單。結(jié)果，利用上述結(jié)構(gòu)，可以進(jìn)一步簡化半導(dǎo)體存儲裝置的硬件結(jié)構(gòu)。
上述半導(dǎo)體存儲裝置可進(jìn)一步包括鐵電存儲器，其包括在其中存儲數(shù)據(jù)的多個(gè)單元存儲區(qū)域；高速緩存存儲器，其包括多個(gè)單元存儲區(qū)域，該多個(gè)單元存儲區(qū)域中的每一個(gè)存儲了存儲在鐵電存儲器的單元存儲區(qū)域中的數(shù)據(jù)的副本，且該多個(gè)單元存儲區(qū)域在數(shù)量上比包括在鐵電存儲器中的該多個(gè)單元存儲區(qū)域少；以及存儲控制單元，其可操作用于執(zhí)行控制將要被寫入到鐵電存儲器的改寫請求所請求的數(shù)據(jù)塊存儲到鐵電存儲器的單元存儲區(qū)中，并執(zhí)行控制將所需數(shù)據(jù)塊的副本存儲到高速緩存存儲器的單元存儲區(qū)域中。
利用上述結(jié)構(gòu)，改寫請求所請求的將被寫入到存儲器的數(shù)據(jù)塊總是按照要求被寫入到鐵電存儲器，且所請求的數(shù)據(jù)塊的副本總是寫入到高速緩存存儲器，而不管將被所請求的數(shù)據(jù)塊代替的數(shù)據(jù)塊的副本是否已經(jīng)存儲在高速緩存存儲器中。這消除了對判斷將被所請求的數(shù)據(jù)塊代替的數(shù)據(jù)塊的副本是否已經(jīng)存儲在高速緩存存儲器中的需要，簡化了硬件結(jié)構(gòu)。通常，最新寫入到存儲器的數(shù)據(jù)塊易于在改寫后不久被讀出。因此，其中所請求的數(shù)據(jù)塊的副本總是寫入到高速緩存存儲器中的上述結(jié)構(gòu)降低了稍后發(fā)生誤擊的可能性。這導(dǎo)致半導(dǎo)體存儲裝置的壽命的延長。上述結(jié)構(gòu)進(jìn)一步將所請求的數(shù)據(jù)塊存儲到作為非易失性存儲器的鐵電存儲器以及高速緩存存儲器中。這防止了數(shù)據(jù)因不希望有的中斷等而被刪除。
上述半導(dǎo)體存儲裝置可進(jìn)一步包括判斷單元，其可操作用于判斷將被所請求的數(shù)據(jù)塊代替的數(shù)據(jù)塊是否存儲在高速緩存存儲器的單元存儲區(qū)域中作為其副本，其中如果判斷單元的判斷結(jié)果是否定的，則存儲控制單元不執(zhí)行對將所請求的數(shù)據(jù)塊的副本存儲到高速緩存存儲器的單元存儲區(qū)域中的控制。
利用上述結(jié)構(gòu)，如果應(yīng)該用所請求的數(shù)據(jù)塊來代替的數(shù)據(jù)塊副本已經(jīng)存儲在高速緩存存儲器中，則可以停止將數(shù)據(jù)存儲到高速緩存存儲器中。這降低了在半導(dǎo)體存儲裝置中的功耗。
上述半導(dǎo)體存儲裝置可進(jìn)一進(jìn)包括接收單元，其可操作用于接收節(jié)省功率模式或非節(jié)省功率模式的指定；判斷單元，其可操作用于判斷將用所請求的數(shù)據(jù)塊代替的數(shù)據(jù)塊是否存儲在高速緩存存儲器的單元存儲區(qū)域中作為其副本，其中如果判斷單元的判斷結(jié)果是否定的，且接收單元接收節(jié)省功率模式的指定，那么存儲控制單元不執(zhí)行對將所請求的數(shù)據(jù)塊的副本存儲到高速緩存存儲器的單元存儲區(qū)域中的控制。
利用上述結(jié)構(gòu)，當(dāng)在執(zhí)行改寫請求中檢測到高速緩存誤擊時(shí)可以將所請求的數(shù)據(jù)塊復(fù)制到高速緩存存儲器中。這降低了稍后發(fā)生誤擊的可能性。這導(dǎo)致半導(dǎo)體存儲裝置的壽命的延長。另一方面，利用上述結(jié)構(gòu)，當(dāng)在執(zhí)行改寫請求中檢測到高速緩存誤擊時(shí)，也可以不將所請求的數(shù)據(jù)塊復(fù)制到高速緩存存儲器中。這使得可以停止將數(shù)據(jù)存儲到高速緩存存儲器中并降低了在半導(dǎo)體存儲裝置中的功耗。也就是說，上述結(jié)構(gòu)根據(jù)需要提供能夠在節(jié)省功率模式和非節(jié)省功率模式之間切換的半導(dǎo)體存儲裝置，其中可選擇非節(jié)省功率模式以將重心放在延長壽命上，并且可選擇節(jié)省功率模式以將重心放在降低功耗上。例如當(dāng)將半導(dǎo)體存儲裝置用在移動終端中時(shí)，當(dāng)剩余的電池水平大于預(yù)定水平時(shí)，該半導(dǎo)體存儲裝置可以以將重心放在延長壽命上的非節(jié)省功率模式操作，以及當(dāng)剩余的電池水平小于預(yù)定水平時(shí)，可以以將重心放在降低功耗上的節(jié)省功率模式操作。
上述半導(dǎo)體存儲裝置可進(jìn)一步包括計(jì)數(shù)器，其可操作用于表示對應(yīng)于在高速緩存存儲器中的該多個(gè)單元存儲區(qū)域中的一個(gè)的計(jì)數(shù)值；判斷單元，其可操作用于判斷將用所請求的數(shù)據(jù)塊來代替的數(shù)據(jù)塊是否存儲在高速緩存存儲器的單元存儲區(qū)域中作為其副本；以及計(jì)數(shù)器控制單元，其可操作用于使得每次判斷單元的判斷結(jié)果為否定的時(shí)計(jì)數(shù)器更新計(jì)數(shù)值，其中如果通過判斷單元的判斷結(jié)果是肯定的，則在高速緩存存儲器中，存儲控制單元執(zhí)行控制用所請求的數(shù)據(jù)塊的副本代替將被代替的數(shù)據(jù)塊的副本，并執(zhí)行控制用所請求的數(shù)據(jù)塊代替存儲在鐵電存儲器的單元存儲區(qū)域中的數(shù)據(jù)塊，且如果判斷單元的判斷結(jié)果為否定的時(shí)，存儲控制單元執(zhí)行控制將所請求的數(shù)據(jù)塊的副本存儲到對應(yīng)于由計(jì)數(shù)器表示的計(jì)數(shù)值的高速緩存存儲器的單元存儲區(qū)域中，并執(zhí)行控制用所請求的數(shù)據(jù)塊代替存儲在鐵電存儲器的單元存儲區(qū)域中的數(shù)據(jù)塊。
利用上述結(jié)構(gòu)，如果發(fā)生高速緩存誤擊，則將被請求以通過改寫請求重寫到存儲器的數(shù)據(jù)作為副本存儲到由計(jì)數(shù)器表示的高速緩存存儲器的單元存儲區(qū)域中。也就是說，確定將用新的數(shù)據(jù)塊代替的高速緩存存儲器中的數(shù)據(jù)塊，不管存儲在高速緩存存儲器中的數(shù)據(jù)的使用狀態(tài)。與常規(guī)技術(shù)如LRU或NRU相比，該技術(shù)簡化了硬件結(jié)構(gòu)。
可通過半導(dǎo)體存儲裝置來實(shí)現(xiàn)上述目的，其包括快閃存儲器；鐵電存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中存儲相互對應(yīng)的快閃存儲器的物理地址和邏輯地址；高速緩存存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中用其間的相應(yīng)性表示來存儲快閃存儲器的物理地址的副本和邏輯地址的副本，該高速緩存存儲器包括在數(shù)量上比鐵電存儲器少的單元存儲區(qū)域；計(jì)數(shù)器，其可操作用于表示對應(yīng)于在高速緩存存儲器中的該多個(gè)單元存儲區(qū)域中的一個(gè)的計(jì)數(shù)值；判斷單元，其可操作用于判斷由請求從快閃存儲器讀出數(shù)據(jù)的讀出請求指定的邏輯地址的副本是否存儲在高速緩存存儲器的單元存儲區(qū)域中；存儲控制單元，其可操作用于在判斷單元的判斷結(jié)果為否定的時(shí)，執(zhí)行控制讀出與由來自鐵電存儲器的讀出請求指定的邏輯地址對應(yīng)的物理地址，使用讀出的物理地址從快閃存儲器讀出所請求的數(shù)據(jù)，并利用由讀出請求指定的邏輯地址的副本和讀出的物理地址的副本之間的對應(yīng)性表示，將由讀出請求所指定的邏輯地址的副本和讀出的物理地址的副本存儲到在與由計(jì)數(shù)器表示的計(jì)數(shù)值相對應(yīng)的高速緩存存儲器中的單元存儲區(qū)域中；以及計(jì)數(shù)器控制單元，其可操作用于使得計(jì)數(shù)器在每次判斷單元的判斷結(jié)果為否定的時(shí)更新計(jì)數(shù)值。
具有上述結(jié)構(gòu)的半導(dǎo)體存儲裝置使用快閃存儲器作為存儲介質(zhì)，并將該快閃存儲器的地址轉(zhuǎn)換表存儲在鐵電存儲器中。與需要管理數(shù)據(jù)的使用狀態(tài)的常規(guī)技術(shù)如LRU或NRU相比，該技術(shù)簡化了硬件結(jié)構(gòu)。
也可通過下述半導(dǎo)體存儲裝置來實(shí)現(xiàn)上述目的，該半導(dǎo)體存儲裝置包括第一存儲器，其在其中存儲第一類型數(shù)據(jù)；第二存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中存儲用于從第一存儲器讀出第一類型數(shù)據(jù)塊的第二類型數(shù)據(jù)段；第三存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中存儲第二類型數(shù)據(jù)段的副本，該第三存儲器包括在數(shù)量上比第二存儲器少的單元存儲區(qū)域；判斷單元，其可操作用于判斷由請求從第一存儲器讀出數(shù)據(jù)的讀出請求指定的第二類型數(shù)據(jù)段的副本是否存儲在第三存儲器的單元存儲區(qū)域中；以及存儲控制單元，其可操作用于當(dāng)判斷單元的判斷結(jié)果為否定的時(shí)，執(zhí)行控制從第二存儲器讀出用于讀出所請求的第一類型數(shù)據(jù)塊的第二類型數(shù)據(jù)段，使用讀出的第二類型數(shù)據(jù)段從第一存儲器讀出所請求的第一類型數(shù)據(jù)塊，并將讀出的第二類型數(shù)據(jù)段的副本存儲到在第三存儲器中的單元存儲區(qū)域中。
也可通過下述半導(dǎo)體存儲裝置來實(shí)現(xiàn)上述目的，該半導(dǎo)體存儲裝置包括第一存儲器，其在其中存儲第一類型數(shù)據(jù)；第二存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中存儲用于改寫存儲在第一存儲器中的第一類型數(shù)據(jù)塊的第二類型數(shù)據(jù)段；第三存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中存儲第二類型數(shù)據(jù)段的副本，第三存儲器包括在數(shù)量上比第二存儲器少的單元存儲區(qū)域；計(jì)數(shù)器，其可操作用于表示與在第三存儲器中的該多個(gè)單元存儲區(qū)域中的一個(gè)相對應(yīng)的計(jì)數(shù)值；判斷單元，其可操作用于判斷按照改寫請求所請求的將用第二類型數(shù)據(jù)塊代替的第二類型數(shù)據(jù)塊的副本是否存儲在第三存儲器的單元存儲區(qū)域中；以及存儲控制單元，其可操作用于當(dāng)判斷單元的判斷結(jié)果為肯定的時(shí)，執(zhí)行控制用所請求的第二類型數(shù)據(jù)塊的副本代替存儲在第三存儲器的單元存儲區(qū)域中的第二類型數(shù)據(jù)塊的副本，并執(zhí)行控制用所請求的第二類型數(shù)據(jù)塊代替存儲在第二存儲器的單元存儲區(qū)域中的第二類型數(shù)據(jù)塊，以及如果判斷單元的判斷結(jié)果為否定的時(shí)執(zhí)行控制將所請求的第二類型數(shù)據(jù)塊的副本存儲到與由計(jì)數(shù)器表示的計(jì)數(shù)值相對應(yīng)的第三存儲器的單元存儲區(qū)域中，并執(zhí)行控制用所請求的第二類型數(shù)據(jù)塊代替存儲在第二存儲器的單元存儲區(qū)域中的第二類型數(shù)據(jù)塊；以及計(jì)數(shù)器控制單元，其可操作用于使得計(jì)數(shù)器在每次判斷單元的判斷結(jié)果為否定的時(shí)更新計(jì)數(shù)值。
與需要管理數(shù)據(jù)的使用狀態(tài)的常規(guī)技術(shù)如LRU或NRU相比，上述結(jié)構(gòu)簡化了硬件結(jié)構(gòu)。


結(jié)合示出了本發(fā)明具體實(shí)施例的附圖、根據(jù)本發(fā)明的以下描述，本發(fā)明的這些以及其它目的、優(yōu)點(diǎn)和特征將變得顯而易見。在圖中
圖1示出了實(shí)施例1中的半導(dǎo)體存儲裝置的概略結(jié)構(gòu)；圖2示出了實(shí)施例1中的高速緩存系統(tǒng)103的結(jié)構(gòu)；圖3示出了選擇單元40的詳細(xì)結(jié)構(gòu)的實(shí)例；圖4是示出實(shí)施例1中的半導(dǎo)體存儲裝置的操作程序的流程圖；圖5是在實(shí)施例1中的高速緩存系統(tǒng)接收了讀出請求之后進(jìn)行的操作的時(shí)序圖；圖6是在實(shí)施例1中的高速緩存系統(tǒng)接收了改寫請求之后進(jìn)行的操作的時(shí)序圖；圖7示出了實(shí)施例2中的半導(dǎo)體存儲裝置的概略結(jié)構(gòu)；圖8示出了實(shí)施例2中的高速緩存系統(tǒng)203的結(jié)構(gòu)；圖9是示出實(shí)施例2中的半導(dǎo)體存儲裝置的操作程序的流程圖；圖10是在實(shí)施例2中的高速緩存系統(tǒng)接收了讀出請求之后進(jìn)行的操作的時(shí)序圖；圖11是在實(shí)施例2中的高速緩存系統(tǒng)接收了改寫請求之后進(jìn)行的操作的時(shí)序圖；圖12示出了實(shí)施例2中的地址轉(zhuǎn)換操作；圖13示出了實(shí)施例3中的高速緩存系統(tǒng)203的結(jié)構(gòu)；圖14是在實(shí)施例3中的半導(dǎo)體存儲裝置接收了改寫請求之后進(jìn)行的操作的時(shí)序圖；圖15示出了在實(shí)施例3中的地址轉(zhuǎn)換操作；以及圖16是在本修改中的半導(dǎo)體存儲裝置接收了讀出請求之后進(jìn)行的操作的時(shí)序圖。
具體實(shí)施例方式
以下參考附圖描述了本發(fā)明的優(yōu)選實(shí)施例。
實(shí)施例1<結(jié)構(gòu)>
圖1示出了實(shí)施例1中的半導(dǎo)體存儲裝置的概略結(jié)構(gòu)。
半導(dǎo)體存儲裝置101包括鐵電存儲器102、高速緩存系統(tǒng)103、控制器104、地址總線105、數(shù)據(jù)總線106和控制總線107。鐵電存儲器102、高速緩存系統(tǒng)103和控制器104通過地址總線105、數(shù)據(jù)總線106和控制總線107互相連接。
鐵電存儲器102包括其中存儲了數(shù)據(jù)的多個(gè)單元存儲區(qū)域。剛一通過控制總線107接收表示讀出請求的控制信號時(shí)，鐵電存儲器102就經(jīng)由數(shù)據(jù)總線106輸出存儲在通過地址總線105指定的單元存儲區(qū)域中的數(shù)據(jù)。而且，剛一通過控制總線107接收表示改寫請求的控制信號時(shí)，鐵電存儲器102就用經(jīng)由數(shù)據(jù)總線106接收的數(shù)據(jù)代替存儲在通過地址總線105指定的單元存儲區(qū)域中的數(shù)據(jù)。
高速緩存系統(tǒng)103包括其中存儲了存儲在鐵電存儲器102中的數(shù)據(jù)的副本的多個(gè)單元存儲區(qū)域。通常，高速緩存系統(tǒng)103包括少于鐵電存儲器102的單元存儲區(qū)域。
控制器104使鐵電存儲器102和高速緩存系統(tǒng)103進(jìn)行數(shù)據(jù)的讀出和改寫。
稍后將描述高速緩存系統(tǒng)103和控制器104的操作。
圖2示出了實(shí)施例1中的高速緩存系統(tǒng)103的結(jié)構(gòu)。
高速緩存系統(tǒng)103包括CAM(內(nèi)容可尋址存儲器)40、地址解碼器20、SRAM(靜態(tài)隨機(jī)存取存儲器)30、選擇單元40、和控制單元50。
CAM 10包括寄存器11、塊(B1、B2、…Bn)、和邏輯加法電路15。
寄存器11存儲通過地址總線105接收的地址數(shù)據(jù)。該地址數(shù)據(jù)指定了包括在鐵電存儲器102中的單元存儲區(qū)域。
塊(B1、B2、…Bn)中的每一個(gè)包括寄存器12、比較電路13和邏輯乘法電路14，并具有將存儲在寄存器11中的地址數(shù)據(jù)存儲到寄存器12中的功能，以及將存儲在寄存器11中的地址數(shù)據(jù)與存儲在寄存器12中的地址數(shù)據(jù)相比較以判斷兩個(gè)地址數(shù)據(jù)段是否相互匹配的功能。圖2示出了塊B1的細(xì)節(jié)并省略了其它塊的細(xì)節(jié)，因?yàn)檫@些塊具有相同的結(jié)構(gòu)。每個(gè)塊輸出比較結(jié)果信號(Sc1、Sc2、…Scn)，其均表示存儲在寄存器11中的地址數(shù)據(jù)是否與存儲在寄存器12中的地址數(shù)據(jù)相匹配。比較結(jié)果信號從每個(gè)塊的比較電路13輸出。表示為“1”的比較結(jié)果信號表示比較結(jié)果是匹配的，以及表示為“0”的比較結(jié)果信號表示比較結(jié)果是不匹配的。
邏輯加法電路15對比較結(jié)果信號(Sc1、Sc2、…Scn)進(jìn)行邏輯加法，并輸出邏輯加法的結(jié)果作為表示高速緩存擊中或高速緩存誤擊的擊中信號HS。表示為“1”的擊中信號HS表示高速緩存擊中，以及表示為“0”的擊中信號HS表示高速緩存誤擊。
地址解碼器20把在CAM 10中的塊(B1、B2、…Bn)和在SRAM 30中的單元存儲區(qū)域D1、D2、…Dn)一對一地聯(lián)系起來。
SRAM 30包括單元存儲區(qū)域(D1、D2、…Dn)。每一個(gè)單元存儲區(qū)域(D1、D2、…Dn)存儲了存儲在鐵電存儲器102的單元存儲區(qū)域中的數(shù)據(jù)的副本。
選擇單元40包括計(jì)數(shù)器41和解碼器42。計(jì)數(shù)器41是m位計(jì)數(shù)器，并將計(jì)數(shù)值輸出到解碼器42，其中“m”滿足表示為“n＝2m”的關(guān)系。解碼器42將選擇信號(Ss1、Ss2、…Ssn)分別提供給在CAM 10中的塊(B1、B2、…Bn)。表示為“1”的選擇信號表示“被選擇的”，以及表示為“0”的選擇信號表示“未被選擇的”。
控制單元50包括存儲控制單元51和計(jì)數(shù)器控制單元52。存儲控制單元51輸出允許寫入信號WE1和WE2、鎖存信號AL、誤擊發(fā)生信號MS和總線控制信號BS。計(jì)數(shù)器控制單元52輸出向上計(jì)數(shù)信號CU。
允許寫入信號WE1表示對于每個(gè)塊是否允許改寫。表示為“1”的允許寫入信號WE1表示允許改寫，以及表示為“0”的允許寫入信號WE1表示不允許改寫。
允許寫入信號WE2表示是否允許將數(shù)據(jù)改寫到SRAM 30。表示為“1”的允許寫入信號WE2表示允許改寫，以及表示為“0”的允許寫入信號WE2表示不允許改寫。
鎖存信號AL表示CAM 10的寄存器11從地址總線105獲得地址的時(shí)序。在此，假設(shè)當(dāng)鎖存信號AL上升時(shí)寄存器11從地址總線105獲得地址。
誤擊發(fā)生信號MS用于通知鐵電存儲器102和控制器104已經(jīng)發(fā)生高速緩存誤擊。
總線控制信號BS用于控制數(shù)據(jù)總線106、鐵電存儲器102和SRAM 30之間的連接狀態(tài)。
向上計(jì)數(shù)信號CU用于增加計(jì)數(shù)器41的計(jì)數(shù)值。
圖3示出了選擇單元40的詳細(xì)結(jié)構(gòu)的實(shí)例。
計(jì)數(shù)器41是包括m個(gè)觸發(fā)器(FF1、FF2、…FFm)的異步計(jì)數(shù)器。解碼器42包括n個(gè)邏輯乘法電路(A1、A2、…An)。利用這種結(jié)構(gòu)，選擇單元40將選信號(Ss1、Ss2、…Ssn)中的一個(gè)設(shè)置為“1”，且將剩余的選擇信號設(shè)置為“0”。也可以根據(jù)所接收的向上計(jì)數(shù)信號CU將設(shè)置為“1”的選擇信號從一個(gè)切換到另一個(gè)。
<操作>
圖4是示出了實(shí)施例1中的半導(dǎo)體存儲裝置的操作程序的流程圖。
當(dāng)將半導(dǎo)體存儲裝置101通上電時(shí)，其將存儲在鐵電存儲器102中的數(shù)據(jù)的預(yù)定部分復(fù)制到高速緩存系統(tǒng)103中。為了實(shí)現(xiàn)這個(gè)，半導(dǎo)體存儲裝置101將指定了在鐵電存儲器102中的預(yù)定單元存儲區(qū)域的地址數(shù)據(jù)段復(fù)制到在CAM 10中的塊中，且半導(dǎo)體存儲裝置101將存儲在鐵電存儲器102的預(yù)定單元存儲區(qū)域中的數(shù)據(jù)復(fù)制到SRAM 30的單元存儲區(qū)域中(步驟S101)。
剛一接收到讀出請求，半導(dǎo)體存儲裝置101就判斷由讀出請求指定的地址數(shù)據(jù)是否與存儲在CAM 10的塊中的地址數(shù)據(jù)中的任一個(gè)相匹配(步驟S102)。
如果判斷為肯定(步驟S102中的‘是’)，則半導(dǎo)體存儲裝置101從SRAM30的單元存儲區(qū)域讀出數(shù)據(jù)，其對應(yīng)于存儲了與由讀出請求所指定的地址數(shù)據(jù)相匹配的地址數(shù)據(jù)的塊(步驟S103)。
如果判斷為否定(步驟S102中的‘否’)，則半導(dǎo)體存儲裝置101從鐵電存儲器102的單元存儲區(qū)域讀出數(shù)據(jù)，其由讀出請求所指定的地址表示(步驟S104)。
當(dāng)在步驟S102中判斷出由讀出請求所指定的地址數(shù)據(jù)與存儲在CAM 10的塊中的地址數(shù)據(jù)中的任一個(gè)都不相匹配時(shí)，半導(dǎo)體存儲裝置101將由讀出請求指定的地址數(shù)據(jù)進(jìn)一步復(fù)制到所選的塊中，其選擇由選擇信號表示(步驟S105)，并將在步驟S104中讀出的數(shù)據(jù)復(fù)制到與所選塊相對應(yīng)的SRAM 30的單元存儲區(qū)域中(步驟S106)。
然后半導(dǎo)體存儲裝置101增加計(jì)數(shù)器41的計(jì)數(shù)值(步驟S107)。利用該操作，選擇與目前為止已經(jīng)被選擇的塊不同的塊。當(dāng)半導(dǎo)體存儲裝置101重復(fù)上述操作時(shí)，逐個(gè)選擇存儲在CAM 10中的n個(gè)塊。
應(yīng)當(dāng)注意到，在此，步驟S104、S105和S106可以按順序執(zhí)行，或者可以同時(shí)全部執(zhí)行。
以下參考時(shí)序圖詳細(xì)描述圖4中示出的半導(dǎo)體存儲裝置101的操作。
圖5是在實(shí)施例1中的高速緩存系統(tǒng)接收讀出請求之后進(jìn)行的操作的時(shí)序圖。
剛一接收讀出請求，控制器104就將表示讀出請求的控制信號輸出到控制總線107。高速緩存系統(tǒng)103和鐵電存儲器102接收控制信號并開始讀出操作。控制器104將由讀出請求指定的地址數(shù)據(jù)進(jìn)一步輸出到地址總線105。圖5示出了其中按照由讀出請求指定的地址數(shù)據(jù)順序地接收Addr1、Addr2和Addr3的示例情況。在此，假定分別對應(yīng)于地址數(shù)據(jù)Addr1和Addr3的”數(shù)據(jù)1”和”數(shù)據(jù)3”已經(jīng)預(yù)先復(fù)制到高速緩存系統(tǒng)103中，并且對應(yīng)于地址數(shù)據(jù)Addr2的數(shù)據(jù)”數(shù)據(jù)2”沒有被復(fù)制高速緩存系統(tǒng)103中。
<時(shí)間t1>
在時(shí)間t1處，鎖存信號AL上升，且寄存器11從地址總線105獲得地址數(shù)據(jù)Addr1，并將所獲得的地址數(shù)據(jù)存儲于其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的地址數(shù)據(jù)和存儲在寄存器11中的地址數(shù)據(jù)Addr1，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，僅有從存儲了地址數(shù)據(jù)Addr1的塊輸出的對比結(jié)果信號表示為“1”，并且從剩余塊輸出的比較結(jié)果信號表示為“0”。
在該階段，擊中信號HS變?yōu)椤?”，因?yàn)橹辽僖粋€(gè)比較結(jié)果信號表示為“1”。
<時(shí)間t2>
在時(shí)間t2處，地址解碼器20確定從其中輸出表示為“1”的比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM 30中的單元存儲區(qū)域。確認(rèn)允許寫入信號WE2表示為“0”的SRAM 30將存儲在指定的單元存儲區(qū)域中的數(shù)據(jù)”數(shù)據(jù)1”輸出到數(shù)據(jù)總線106?？刂破?04從數(shù)據(jù)總線106獲得數(shù)據(jù)”數(shù)據(jù)1”并將其輸出至外部。
如上所述，數(shù)據(jù)”數(shù)據(jù)1”不從鐵電存儲器102讀出，而是從高速緩存系統(tǒng)103讀出，然后輸出至外部。
<時(shí)間t3>
在時(shí)間t3處，鎖存信號AL上升，且CAM 10的寄存器11從地址總線105獲得地址數(shù)據(jù)Addr2并將獲得的地址數(shù)據(jù)存儲于其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的地址數(shù)據(jù)和存儲在寄存器11中的地址數(shù)據(jù)Addr2，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，不存在存儲地址數(shù)據(jù)Addr2的塊。結(jié)果，所有輸出比較結(jié)果信號都表示“0”。
在該階段，由于所有比較結(jié)果信號都已表示為“0”，因此擊中信號HS也變?yōu)椤?”。
確認(rèn)擊中信號HS已經(jīng)變?yōu)椤?”，存儲控制單元51就將誤擊發(fā)生信號MS設(shè)置為“1”。剛一接收已變成“1”的誤擊發(fā)生信號MS，鐵電存儲器102就被通知發(fā)生了高速緩存誤擊。
<時(shí)間t4>
在時(shí)間t4處，存儲控制單元51將允許寫入信號WE1設(shè)置為“1”。這導(dǎo)致其選擇由選擇信號表示的所選塊的寄存器12獲得存儲在寄存器11中的地址數(shù)據(jù)Addr2，并將獲得的地址數(shù)據(jù)Addr2存儲于其中。未由選擇信號表示的未被選擇的塊的寄存器12沒有獲得存儲在寄存器11中的地址數(shù)據(jù)Addr2，即使允許寫入信號WE1變?yōu)椤?”。
當(dāng)?shù)刂窋?shù)據(jù)Addr2存儲在任一塊的寄存器12中時(shí)，從該塊輸出的比較結(jié)果信號表示為“1”，因?yàn)榇鎯υ诩拇嫫?1中的地址信號Addr2與存儲在寄存器12中的地址數(shù)據(jù)Addr2相匹配。
地址解碼器20確定從其輸出表示為“1”的比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM 30的單元存儲區(qū)域。
在此，由于比較結(jié)果信號已表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t5>
在時(shí)間t5處，鐵電存儲器102響應(yīng)于在時(shí)間t3處誤擊發(fā)生信號MS變成“1”，將存儲在由地址數(shù)據(jù)Addr2指定的單元存儲區(qū)域中的地址數(shù)據(jù)Addr2輸出到數(shù)據(jù)總線106?？刂破?04從數(shù)據(jù)總線106獲得數(shù)據(jù)“數(shù)據(jù)2”，并將獲得的數(shù)據(jù)“數(shù)據(jù)2”輸出到外部。
<時(shí)間t6>
在時(shí)間t6處，存儲控制單元51將允許寫入信號WE2設(shè)置為“1”。響應(yīng)于此，SRAM 30從數(shù)據(jù)總線106獲取數(shù)據(jù)“數(shù)據(jù)2”，并將所獲得的數(shù)據(jù)“數(shù)據(jù)2”存儲在所選的單元存儲區(qū)域中。
這能使當(dāng)在接收到讀出請求之后發(fā)生高速緩存誤擊時(shí)將數(shù)據(jù)“數(shù)據(jù)2”復(fù)制到高速緩存系統(tǒng)103中。
<時(shí)間t7>
在時(shí)間t7處，計(jì)數(shù)器控制單元52產(chǎn)生向上計(jì)數(shù)信號CU。響應(yīng)于此，計(jì)數(shù)器41將計(jì)數(shù)值增加了“1”。由該操作確定接下來將被選擇的塊。
<時(shí)間t8>
在時(shí)間t8處，鎖存信號AL上升，且寄存器11從地址總線105獲得地址數(shù)據(jù)Addr3，并將獲得的地址數(shù)據(jù)存儲于其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的地址數(shù)據(jù)和存儲在寄存器11中的地址數(shù)據(jù)Addr3，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，僅有從存儲地址數(shù)據(jù)Addr3的塊輸出的比較結(jié)果信號表示為“1”，且從剩余塊輸出的比較結(jié)果信號表示為“0”。
在此，由于比較結(jié)果信號已表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t9>
在時(shí)間t9處，地址解碼器20確定從其輸出表示為“1”的比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM 30中的單元存儲區(qū)域。確認(rèn)允許寫入信號WE2表示為“0”，SRAM 30就將存儲在所指定的單元存儲區(qū)域中的數(shù)據(jù)“數(shù)據(jù)3”輸出至數(shù)據(jù)總線106?？刂破?04從數(shù)據(jù)總線106獲得數(shù)據(jù)“數(shù)據(jù)3”，并將其輸出到外部。
如上所述，數(shù)據(jù)“數(shù)據(jù)3”不是從鐵電存儲器102讀出的，而是從高速緩存系統(tǒng)103讀出的，并然后輸出到外部。
圖6是在實(shí)施例1中的高速緩存系統(tǒng)接收改寫請求之后進(jìn)行的操作的時(shí)序圖。
剛一接收改寫請求，控制器104就將表示改寫請求的控制信號輸出到控制總線107。高速緩存系統(tǒng)103和鐵電存儲器102接收該控制信號，并開始改寫操作?？刂破?04進(jìn)一步將由改寫請求所指定的地址數(shù)據(jù)輸出到地址總線105。圖6示出了其中按照由改寫請求指定的地址數(shù)據(jù)順序地接收Addr1、Addr2和Addr3的示例情況。在此假定分別對應(yīng)于地址數(shù)據(jù)Addr1和Addr3的數(shù)據(jù)“數(shù)據(jù)1”和“數(shù)據(jù)3”已經(jīng)預(yù)先復(fù)制到高速緩存系統(tǒng)103中，并且對應(yīng)于地址數(shù)據(jù)Addr2的數(shù)據(jù)“數(shù)據(jù)2”沒有被復(fù)制到高速緩存系統(tǒng)103中。
<時(shí)間t1>
在時(shí)間t1處，鎖存信號AL上升，并且寄存器11從地址總線105獲得地址數(shù)據(jù)Addr1并將所獲得的地址數(shù)據(jù)存儲于其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的地址數(shù)據(jù)和存儲在寄存器11中的地址數(shù)據(jù)Addr1，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，僅從存儲了地址數(shù)據(jù)Addr1的塊輸出的比較結(jié)果信號表示為“1”，且從剩余塊輸出的比較結(jié)果信號表示為“0”。
在該階段，由于比較結(jié)果信號已表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t2>
在時(shí)間t2處，存儲控制單元51將允許寫入信號WE2設(shè)置為“1”。地址解碼器20確定從其輸出表示為“1”的比較器果信號的塊，并指定對應(yīng)于所確定的塊的SRAM30中的單元存儲區(qū)域。SRAM 30從數(shù)據(jù)總線106獲得數(shù)據(jù)“數(shù)據(jù)1”，并將其存儲在所指定的單元存儲區(qū)域中。
在此假定，在該階段，鐵電存儲器102也將由改寫請求指定的數(shù)據(jù)“數(shù)據(jù)1”存儲到對應(yīng)于地址數(shù)據(jù)Addr1的單元存儲區(qū)域中。
<時(shí)間t3>
在時(shí)間t3處，鎖存信號AL上升，且CAM 10的寄存器11從地址總線105獲得地址數(shù)據(jù)Addr2，并將所獲得的地址數(shù)據(jù)存儲于其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的地址數(shù)據(jù)和存儲在寄存器11中的地址數(shù)據(jù)Addr2，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，不存在存儲了地址數(shù)據(jù)Addr2的塊。結(jié)果，所有輸出比較結(jié)果信號都表示為“0”。
在該階段，由于所有比較結(jié)果信號已表示為“0”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t4>
在時(shí)間t4處，存儲控制單元51將允許寫入信號WE1設(shè)置成“1”。這使得其選擇由選擇信號表示的所選塊的寄存器12獲得存儲在寄存器11中的地址數(shù)據(jù)Addr2，并將所獲得的地址數(shù)據(jù)Addr2存儲于其中。未被選擇信號表示的未選擇的塊的寄存器12沒有獲得存儲在寄存器11中的地址數(shù)據(jù)Addr2，即使允許寫入信號WE1變?yōu)椤?”。
當(dāng)?shù)刂窋?shù)據(jù)Addr2存儲在任一塊的寄存器12中時(shí)，由于存儲在寄存器11中的地址數(shù)據(jù)Addr2與存儲在寄存器12中的地址數(shù)據(jù)Addr2相匹配，因此從該塊輸出的比較結(jié)果信號表為“1”。
地址解碼器20確定從其輸出表示為“1”比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM 30中的單元存儲區(qū)域。
在此，由于比較結(jié)果果信號已表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t5>
在時(shí)間t5處，存儲控制單元51將允許寫入信號WE2設(shè)置為“1”。響應(yīng)于此，SRAM 30從數(shù)據(jù)總線106獲得數(shù)據(jù)“數(shù)據(jù)2”，并將獲得的數(shù)據(jù)“數(shù)據(jù)2”存儲到所選的單元存儲區(qū)域中。
在此假定，在該階段，鐵電存儲器102也將數(shù)據(jù)“數(shù)據(jù)2”存儲到對應(yīng)于地址數(shù)據(jù)Addr2的單元存儲區(qū)域中。
<時(shí)間t6>
在時(shí)間t6處，計(jì)數(shù)器控制單元52產(chǎn)生向上計(jì)數(shù)信號CU。響應(yīng)于此，計(jì)數(shù)器41將計(jì)數(shù)值加“1”。通過該操作確定接下來將選擇的塊。
<時(shí)間t7>
在時(shí)間t7處，鎖存信號AL上升，且寄存器11從地址總線105獲得地址數(shù)據(jù)Addr3并將獲得的地址數(shù)據(jù)存儲于其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的地址數(shù)據(jù)和存儲在寄存器11中的地址數(shù)據(jù)Addr3，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，僅從存儲了地址數(shù)據(jù)Addr3的塊輸出的比較結(jié)果信號表示為“1”，以及從剩余塊輸出的比較結(jié)果信號表示為“0”。
在該階段，由于比較結(jié)果信號已表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t8>
在時(shí)間t8處，存儲控制單元51將允許寫入信號WE2設(shè)置為“1”。地址解碼器20確定從其輸出表示為“1”的比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM30中的單元存儲區(qū)域。SRAM 30從數(shù)據(jù)總線106獲得數(shù)據(jù)“數(shù)據(jù)3”，并將其存儲在所指定的單元存儲區(qū)域中。
在此假定，在該階段，鐵電存儲器102也將由改寫請求指定的數(shù)據(jù)“數(shù)據(jù)3”存儲到對應(yīng)于地址數(shù)據(jù)Addr3的單元存儲區(qū)域中。
實(shí)施例2<結(jié)構(gòu)>
圖7示出了在實(shí)施例2中的半導(dǎo)體存儲裝置的概略結(jié)構(gòu)。
半導(dǎo)體存儲裝置201包括鐵電存儲器202、高速緩存系統(tǒng)203、快閃控制器(flashcontroller)204、地址總線205a和205b、數(shù)據(jù)總線206、控制總線207和快閃存儲器208。
在實(shí)施例2中的半導(dǎo)體存儲裝置使用快閃存儲器208作為存儲數(shù)據(jù)的存儲介質(zhì)，并使用鐵電存儲器202作為存儲地址轉(zhuǎn)換表的存儲介質(zhì)。地址轉(zhuǎn)換表示出快閃存儲器208的物理地址和邏輯地址之間的對應(yīng)。
通常，在快閃存儲器中，將數(shù)據(jù)改寫到數(shù)據(jù)塊的單元中。當(dāng)改寫數(shù)據(jù)塊中的所有數(shù)據(jù)時(shí)，其僅要求重寫該數(shù)據(jù)塊。然而，當(dāng)在數(shù)據(jù)塊中的數(shù)據(jù)部分地被改寫時(shí)，將該數(shù)據(jù)從該塊轉(zhuǎn)移到另一個(gè)塊，且將該數(shù)據(jù)部分地改寫。因此，在快閃存儲器中，以相對高的頻率進(jìn)行數(shù)據(jù)轉(zhuǎn)移。且每當(dāng)發(fā)生這種數(shù)據(jù)轉(zhuǎn)移時(shí)，需要更新地址轉(zhuǎn)換表。在實(shí)施例2中，地址轉(zhuǎn)換表存儲在鐵電存儲器202中。這使得可以大大地降低更新地址轉(zhuǎn)換表所需的時(shí)間，因?yàn)殍F電存儲器202的改寫速度比快閃存儲器208的改寫速度快一千倍到十萬倍。
鐵電存儲器202包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中存儲了相互對應(yīng)的物理地址和邏輯地址。剛一通過控制總線207接收到表示讀出請求的控制信號，鐵電存儲器202就通過地址總線205b輸出對應(yīng)于經(jīng)由邏輯地址總線205a接收的邏輯地址的物理地址。
高速緩存系統(tǒng)203包括多個(gè)單元存儲區(qū)域，其中存儲了存儲在鐵電存儲器202中的數(shù)據(jù)的副本。通常，包括在高速緩存系統(tǒng)203中的單元存儲區(qū)域的數(shù)量小于包括在鐵電存儲器202中的單元存儲區(qū)域的數(shù)量。
快閃控制器204引起鐵電存儲器202和高速緩存系統(tǒng)203進(jìn)行數(shù)據(jù)的讀出和改寫。
稍后將描述高速緩存系統(tǒng)203和快閃控制器204的操作。
圖8示出了在實(shí)施例2中的高速緩存系統(tǒng)203的結(jié)構(gòu)。
在實(shí)施例2中，在CAM 10中的每個(gè)塊存儲了邏輯地址LBA，且在SRAM30中的每個(gè)單元存儲區(qū)域存儲了快閃存儲器的物理地址PBA。高速緩存系統(tǒng)203的其它結(jié)構(gòu)與在實(shí)施例1中的高速緩存系統(tǒng)103的那些相同，且省略了其描述。
<操作>
圖9是示出了實(shí)施例2中的半導(dǎo)體存儲裝置的操作程序的流程圖。
當(dāng)將半導(dǎo)體存儲裝置201通上電時(shí)，其就將存儲在鐵電存儲器202中的邏輯和物理地址的預(yù)定部分復(fù)制到高速緩存系統(tǒng)203中。為了實(shí)現(xiàn)該操作，半導(dǎo)體存儲裝置201將鐵電存儲器202的預(yù)定的一個(gè)或多個(gè)邏輯地址復(fù)制到在CAM 10中的一個(gè)或多個(gè)塊中，并將預(yù)定的一個(gè)或多個(gè)物理地址復(fù)制到在SRAM 30中的一個(gè)或多個(gè)單元存儲區(qū)域中(步驟S201)。
剛一接收到存取快閃存儲器208的請求，半導(dǎo)體存儲裝置201就判斷由存取請求指定的邏輯地址是否與存儲在CAM 10中的塊中的任一邏輯地址相匹配(步驟S202)。
如果判斷為肯定(在步驟S202中的‘是’)，則半導(dǎo)體存儲裝置201從對應(yīng)于存儲了與由存取請求指定的地址匹配的地址的塊的SRAM 30中的單元存儲區(qū)域讀出物理地址(步驟S203)。半導(dǎo)體存儲裝置201通過物理地址總線205b將在步驟S203中讀出的物理地址轉(zhuǎn)移到快閃存儲器208(步驟S204)，并從在該物理地址處在快閃存儲器208中的單元存儲區(qū)域讀出數(shù)據(jù)(步驟S205)。
如果判斷為否定(步驟S202中的‘否’)，則半導(dǎo)體存儲裝置201從鐵電存儲器202讀出與邏輯地址相對應(yīng)的物理地址(步驟S206)。該半導(dǎo)體存儲裝置201將在步驟S206讀出的物理地址通過物理地址總線205b轉(zhuǎn)移到快閃存儲器208(步驟S207)，并從在該物理地址處在快閃存儲器208中的單元存儲區(qū)域讀出數(shù)據(jù)(步驟S208)。
當(dāng)在步驟S202中判斷出由存取請求指定的邏輯地址不與存儲在CAM 10中的塊中的邏輯地址中的任一個(gè)相匹配時(shí)，半導(dǎo)體存儲裝置201進(jìn)一步將由存取請求指定的邏輯地址復(fù)制到其選擇由選擇信號表示的所選塊中(步驟S209)，且將在步驟S206中讀出的物理地址復(fù)制到與所選塊相對應(yīng)的SRAM 30中的單元存儲區(qū)域中(步驟S210)。
然后半導(dǎo)體存儲裝置201增加計(jì)數(shù)器41的計(jì)數(shù)值(步驟S211)。利用該操作，選擇與目前為止已經(jīng)選擇的塊不同的塊。當(dāng)半導(dǎo)體存儲裝置201重復(fù)上述操作時(shí)，一個(gè)接一個(gè)地選擇存儲在CAM 10中的n個(gè)塊。
在此，應(yīng)當(dāng)注意，步驟S206、S209、和S210可按順序執(zhí)行，或者可以同時(shí)全部執(zhí)行。
以下將參考時(shí)序圖詳細(xì)描述圖9中示出的半導(dǎo)體存儲裝置201的操作。
圖10是在實(shí)施例2中的高速緩存系統(tǒng)接收到讀出請求之后進(jìn)行的操作的時(shí)序圖。
快閃控制器204將表示讀出請求的控制信號輸出到控制總線207。高速緩存系統(tǒng)203和鐵電存儲器202接收該控制信號，并開始讀出操作?？扉W控制器204進(jìn)一步將由讀出請求指定的邏輯地址輸出到邏輯地址總線205a。圖10示出了其中按照由讀出請求指定的邏輯地址順序地接收L1、L2和L3的示例情況。在此假定分別對應(yīng)于邏輯地址L1和L3的物理地址P1和P3已經(jīng)預(yù)先復(fù)制到高速緩存系統(tǒng)203中，并且對應(yīng)于邏輯地址L2的物理地址P2沒有復(fù)制到高速緩存系統(tǒng)203中。
<時(shí)間t1>
在時(shí)間t1處，鎖存信號AL上升，且寄存器11從邏輯地址總線205a獲得邏輯地址L1，并將獲得的邏輯地址存儲于其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的邏輯地址和存儲在寄存器11中的邏輯地址L1，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，僅有從存儲了邏輯地址L1的塊輸出的比較結(jié)果信號表示為“1”，且從剩余的塊輸出的比較結(jié)果信號表示為“0”。
在該階段，由于比較結(jié)果信號已表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t2>
在時(shí)間t2處，地址解碼器20確定從其輸出表示為“1”的比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM 30中的單元存儲區(qū)域。確認(rèn)允許寫入信號WE2表示為“0”，SRAM 30將存儲在所指定的單元存儲區(qū)域中的物理地址P1輸出到物理地址總線205b?？扉W存儲器208將存儲在由物理地址P1指定的單元存儲區(qū)域中的數(shù)據(jù)輸出到數(shù)據(jù)總線206。快閃控制器204從數(shù)據(jù)總線206獲得數(shù)據(jù)，并將獲得的數(shù)據(jù)輸出到外部。
如上所述，物理地址P1不是從鐵電存儲器202讀出，而是從高速緩存系統(tǒng)203讀出。
<時(shí)間t3>
在時(shí)間t3處，鎖存信號AL上升，且CAM 10的寄存器11從邏輯地址總線205a獲得邏輯地址L2，并將獲得的邏輯地址存儲于其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的邏輯地址和存儲在寄存器11中的邏輯地址L2，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，不存在存儲邏輯地址L2的塊。結(jié)果，所有輸出比較結(jié)果信號都表示為“0”。
在該階段，由于所有比較結(jié)果信號都表示為“0”，因此擊中信號HS變?yōu)椤?”。
確認(rèn)擊中信號HS變?yōu)椤?”，存儲控制單元51就將誤擊發(fā)生信號MS設(shè)置為“1”。剛一接收到變?yōu)椤?”的誤擊發(fā)生信號MS，鐵電存儲器202就被通知發(fā)生了高速緩存誤擊。
<時(shí)間t4>
在時(shí)間t4處，存儲控制單元51將允許寫入信號WE1設(shè)置為“1”。這導(dǎo)致其選擇由選擇信號表示的所選塊的寄存器12獲得存儲在寄存器11中的邏輯地址L2，并將獲得的邏輯地址L2存儲于其中。未被選擇信號表示的未被選擇的塊的寄存器12沒有獲得存儲在寄存器11中的邏輯地址L2，即使允許寫入信號WE1變?yōu)椤?”。
當(dāng)邏輯地址L2存儲在任一個(gè)塊的寄存器12中時(shí)，由于存儲在寄存器11中的邏輯地址L2與存儲在寄存器12中的邏輯地址L2相匹配，因此從該塊輸出的比較結(jié)果信號表示為“1”。
地址解碼器20確定從其輸出表示為“1”的比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM 30中的單元存儲區(qū)域。
在此，由于比較結(jié)果信號表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t5>
在時(shí)間t5處，鐵電存儲器202響應(yīng)于在時(shí)間t3處誤擊發(fā)生信號MS變成“1”，將存儲在由邏輯地址L2指定的單元存儲區(qū)域中的物理地址P2輸出到物理地址總線205b?？扉W存儲器208將存儲在由物理地址P2指定的單元存儲區(qū)域中的數(shù)據(jù)輸出到數(shù)據(jù)總線206?？扉W控制器204從數(shù)據(jù)總線206獲得數(shù)據(jù)，并將獲得的數(shù)據(jù)輸出到外部。
<時(shí)間t6>
在時(shí)間t6處，存儲控制單元51將允許寫入信號WE2設(shè)置為“1”。響應(yīng)于此，SRAM 30從物理地址總線205b獲得物理地址P2，并將獲得的物理地址P2存儲到所選的單元存儲區(qū)域中。
當(dāng)在接收到讀出請求之后發(fā)生高速緩存誤擊時(shí)，這能使物理地址P2復(fù)制到高速緩存系統(tǒng)203中。
<時(shí)間t7>
在時(shí)間t7處，計(jì)數(shù)器控制單元52接收向上計(jì)數(shù)信號CU。響應(yīng)于此，計(jì)數(shù)器41將計(jì)數(shù)值增加“1”。通過該操作來確定接下來將選擇的塊。
<時(shí)間t8>
在時(shí)間t8處，鎖存信號AL上升，且寄存器11從地址總線105獲得邏輯地址L3，并將獲得的邏輯地址L3存儲于其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的邏輯地址與存儲在寄存器11中的邏輯地址L3，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，僅有從存儲了邏輯地址L3的塊輸出的比較結(jié)果信號表示為“1”，且從剩余塊輸出的比較結(jié)果信號表示為“0”。
在此，由于比較結(jié)果信號表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t9>
在時(shí)間t9處，地址解碼器20確定從其輸出表示為“1”的比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM 30中的單元存儲區(qū)域。確認(rèn)允許寫入信號WE2表示為“0”，SRAM 30將存儲在所指定的單元存儲區(qū)域中的物理地址P3輸出到物理地址總線205b?？扉W存儲器208將存儲在由物理地址P3指定的單元存儲區(qū)域中的數(shù)據(jù)輸出到數(shù)據(jù)總線206。快閃控制器204從數(shù)據(jù)總線206獲得數(shù)據(jù)，并將獲得的數(shù)據(jù)輸出到外部。
如上所述，物理地址P3不是從鐵電存儲器202讀出，而是從高速緩存系統(tǒng)203讀出。
圖11是在實(shí)施例2中的高速緩存系統(tǒng)接收到改寫請求之后進(jìn)行的操作的時(shí)序圖。
剛一接收到改寫請求，快閃控制器204就將表示改寫請求的控制信號輸出到控制總線207。高速緩存系統(tǒng)203和鐵電存儲器202接收該控制信號，并開始改寫操作?？扉W控制器204進(jìn)一步將由改寫請求指定的邏輯地址輸出到邏輯地址總線205a。圖11示出了其中按照由改寫請求指定的邏輯地址順序地接收L1、L2和L3的示例情況。在此假定，分別對應(yīng)于邏輯地址L1和L3的物理地址P1和P3已經(jīng)預(yù)先復(fù)制到高速緩存系統(tǒng)203中，并且對應(yīng)于邏輯地址L2的物理地址P2沒有復(fù)制到高速緩存系統(tǒng)203中。
<時(shí)間t1>
在時(shí)間t1處，鎖存信號AL上升，且寄存器11從邏輯地址總線205a獲得邏輯地址L1，并將獲得邏輯地址L1存儲于其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的邏輯地址和存儲在寄存器11中的邏輯地址L1，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，僅有從存儲了邏輯地址L1的塊輸出的比較結(jié)果信號表示為“1”，且從剩余塊輸出的比較結(jié)果信號表示為“0”。
在該階段，由于比較結(jié)果信號表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t2>
在時(shí)間t2處，存儲控制單元51將允許寫入信號WE2設(shè)置為“1”。地址解碼器20確定從其輸出表示為“1”的比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM30中的單元存儲區(qū)域。SRAM 30從物理地址總線205b獲得物理地址P1，并將獲得的物理地址P1存儲在所指定的單元存儲區(qū)域中。
在此假定，在該階段，鐵電存儲器202也將由改寫請求指定的物理地址P1存儲到對應(yīng)于邏輯地址L1的單元存儲區(qū)域中。
<時(shí)間t3>
在時(shí)間t3處，鎖存信號AL上升，且CAM10的寄存器11從邏輯地址總線205a獲得邏輯地址L2。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的邏輯地址和存儲在寄存器11中的邏輯地址L2，并且輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，不存在存儲了邏輯地址L2的塊。結(jié)果，所有的輸出比較結(jié)果信號都表示為“0”。
在該階段，由于所有的比較結(jié)果信號都表示為“0”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t4>
在時(shí)間t4處，存儲控制單元51將允許寫入信號WE1設(shè)置為“1”。這導(dǎo)致其選擇由選擇信號表示的所選塊的寄存器12獲得存儲在寄存器11中的邏輯地址L2，并將獲得的邏輯地址L2存儲于其中。未被選擇信號表示的未被選擇的塊的寄存器12沒有獲得存儲在寄存器11中的邏輯地址L2，即使允許寫入信號WE1變?yōu)椤?”。
當(dāng)邏輯地址L2存儲在任一個(gè)塊的寄存器12中時(shí)，由于存儲在寄存器11中的邏輯地址L2與存儲在寄存器12中的邏輯地址L2相匹配，因此從該塊輸出的比較結(jié)果信號表示為“1”。
地址解碼器20確定從其輸出表示為“1”的比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM 30中的單元存儲區(qū)域。
在此，由于比較結(jié)果信寫表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t5>
在時(shí)間t5處，存儲控制單元51將允許寫入信號WE2設(shè)置為“1”。響應(yīng)于此，SRAM 30從物理地址總線205b獲得物理地址P2，并將獲得的物理地址P2存儲在所選的單元存儲區(qū)域中。
在此假定，在該階段，鐵電存儲器202也將物理地址P2存儲到對應(yīng)于邏輯地址L2的單元存儲區(qū)域中。
<時(shí)間t6>
在時(shí)間t6處，計(jì)數(shù)器控制單元52產(chǎn)生向上計(jì)數(shù)信號CU。響應(yīng)于此，計(jì)數(shù)器41將計(jì)數(shù)值增加“1”。通過該操作確定接下來將選擇的塊。
<時(shí)間t7>
在時(shí)間t7處，鎖存信號AL上升，且寄存器11從邏輯地址總線205a獲得邏輯地址L3，并將獲得的邏輯地址L3存儲在其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的邏輯地址和存儲在寄存器11中的邏輯地址L3，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，僅有從存儲了邏輯地址L3的塊輸出的比較結(jié)果信號表示為“1”，且從剩余塊輸出的比較結(jié)果信號表示為“0”。
在該階段，由于比較結(jié)果信號表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t8>
在時(shí)間t8處，存儲控制單元51將允許寫入信號WE2設(shè)置為“1”。地址解碼器20確定從其輸出表示為“1”的比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM30中的單元存儲區(qū)域。該SRAM 30從物理地址總線205b獲得物理地址P3，并將獲得的物理地址P3存儲在指定的單元存儲區(qū)域中。
在此假定，在該階段，鐵電存儲器202也將物理地址P3存儲到對應(yīng)于邏輯地址L3的單元存儲區(qū)域中。
圖12示出了在實(shí)施例2中的地址轉(zhuǎn)換操作。
當(dāng)接收到讀出請求以讀出物理地址PBA且檢測到高速緩存擊中時(shí)，從高速緩存系統(tǒng)203輸出物理地址PBA。
當(dāng)接收到讀出請求以讀出物理地址PBA且檢測到高速緩存誤擊時(shí)，從鐵電存儲器202輸出物理地址PBA。并且，將從鐵電存儲器202輸出的物理地址PBA存儲到高速緩存系統(tǒng)203中。
當(dāng)接收到改寫請求以改寫物理地址PBA并檢測到高速緩存擊中時(shí)，將物理地址PBA存儲到高速緩存系統(tǒng)203以及鐵電存儲器202中。
當(dāng)接收到改寫請求以改寫物理地址PBA并檢測到高速緩存誤擊時(shí)，將物理地址PBA存儲在高速緩存系統(tǒng)203和鐵電存儲器202中。
實(shí)施例3<結(jié)構(gòu)>
圖13示出了實(shí)施例3中的高速緩存系統(tǒng)203的結(jié)構(gòu)。
在實(shí)施例3中，快閃存儲器208用作在半導(dǎo)體存儲裝置中的存儲介質(zhì)，如同在實(shí)施例2中。實(shí)施例3與實(shí)施例2的區(qū)別僅在于控制單元60。其它結(jié)構(gòu)與實(shí)施例2的那些相同，且省略了其描述。
控制單元60從快閃控制器204接收模式切換信號MSS。模式切換信號MSS用于表示普通模式(非節(jié)省功率模式)，或者處于節(jié)省功率模式，其中當(dāng)接收到改寫物理地址PBA的請求且檢測到高速緩存誤擊時(shí)執(zhí)行操作。在普通模式中，高速緩存系統(tǒng)203和鐵電存儲器202存儲物理地址PBA，其是與實(shí)施例2中的相同的操作。另一方面，在節(jié)省功率模式中，高速緩存系統(tǒng)203不存儲物理地址PBA，且僅有鐵電存儲器202存儲物理地址PBA。在節(jié)省功率模式中，不操作高速緩存系統(tǒng)203。因此，功耗在節(jié)省功率模式中比在普通模式中小?？刂茊卧?0的其它結(jié)構(gòu)與實(shí)施例2中的那些相同。
<操作>
圖14是在實(shí)施例3中的半導(dǎo)體存儲裝置接收到改寫請求之后進(jìn)行的操作的時(shí)序圖。
當(dāng)接收到讀出請求時(shí)進(jìn)行的操作與實(shí)施例2中的操作相同，且由此省略了其描述。而且，當(dāng)接收到改寫請求時(shí)在普通模式中進(jìn)行的操作與實(shí)施例2中的操作相同。因此，在此僅描述當(dāng)接收到改寫請求以改寫物理地址PBA時(shí)在節(jié)省功率模式中進(jìn)行的操作。
剛一接收到改寫請求，快閃控制器204就將表示改寫請求的控制信號輸出到控制總線207。高速緩存系統(tǒng)203和鐵電存儲器202接收該控制信號，并開始改寫操作?？扉W控制器204進(jìn)一步將由改寫請求指定的邏輯地址輸出到邏輯地址總線205a。圖14示出了其中按照由改寫請求指定的邏輯地址順序地接收L1、L2、和L3的示例情況。在此假定，分別對應(yīng)于邏輯地址L1和L3的物理地址P1和P3已經(jīng)預(yù)先復(fù)制到高速緩存系統(tǒng)203中，并且對應(yīng)于邏輯地址L2的物理地址P2沒有復(fù)制到高速緩存系統(tǒng)203中。
<時(shí)間t1>
在時(shí)間t1處，鎖存信號AL上升，且寄存器11從邏輯地址總線205a獲得邏輯地址L1，并將獲得的邏輯地址L1存儲于其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的邏輯地址和存儲在寄存器11中的邏輯地址L1，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，僅有從存儲了邏輯地址L1的塊輸出的比較結(jié)果信號表示為“1”，且從剩余塊輸出的比較結(jié)果信號表示為“0”。
在該階段，由于比較結(jié)果信號表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t2>
在時(shí)間t2處，存儲控制單元61將允許寫入信號WE2設(shè)置為“1”。地址解碼器20確定從其輸出表示為“1”的比較結(jié)果信號的塊，并指定對應(yīng)于所確定的塊的SRAM30中的單元存儲區(qū)域。SRAM 30從物理地址總線205b獲得物理地址P1，并將獲得的物理地址P1存儲在所指定的單元存儲區(qū)域中。
在此假定，在該階段，鐵電存儲器202也將由改寫請求指定的物理地址P1存儲在對應(yīng)于邏輯地址L1的單元存儲區(qū)域中。
<時(shí)間t3>
在時(shí)間t3處，鎖存信號AL上升，且CAM 10的寄存器11從邏輯地址總線205a獲得邏輯地址L2。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的邏輯地址和存儲在寄存器11中的邏輯地址L2，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，不存在存儲了邏輯地址L2的塊。結(jié)果，所有輸出比較結(jié)果信號都表示為“0”。
在該階段，由于所有比較結(jié)果信號表示為“0”，因此擊中信號HS變?yōu)椤?”。
在節(jié)省功率模式中，即使擊中信號HS變?yōu)椤?”，存儲控制單元61也不將誤擊發(fā)生信號MS或允許寫入信號WE1或WE2改變?yōu)椤?”。
而且，在節(jié)省功率模式中，即使擊中信號HS變?yōu)椤?”，計(jì)數(shù)器控制單元62也不將向上計(jì)數(shù)信號CU改變?yōu)椤?”。
這導(dǎo)致高速緩存系統(tǒng)203停止操作。
在此假定，在該階段，鐵電存儲器202將物理地址P1存儲到對應(yīng)于邏輯地址L1的單元存儲區(qū)域中。
<時(shí)間t4>
在時(shí)間t4處，鎖存信號AL上升，且寄存器11從邏輯地址總線205a獲得邏輯地址L3，并將獲得的邏輯地址L3存儲到其中。
在該時(shí)間點(diǎn)處，在CAM 10中的每個(gè)塊比較存儲在寄存器12中的邏輯地址和存儲在寄存器11中的邏輯地址L3，并輸出比較結(jié)果信號(Sc1、Sc2、…Scn)。在該階段，僅從存儲了邏輯地址L3的塊輸出的比較結(jié)果信號表示為“1”，且從剩余的塊輸出的比較結(jié)果信號表示為“0”。
在該階段，由于比較結(jié)果信號表示為“1”，因此擊中信號HS變?yōu)椤?”。
<時(shí)間t5>
在時(shí)間t2處，存儲控制單元61將允許寫入信號WE2設(shè)置為“1”。地址解碼器20確定從其輸出表示為“1”的比較結(jié)果信號的塊，并指定了對應(yīng)于所確定的塊的SRAM 30中的單元存儲區(qū)域。SRAM 30從物理地址總線205b獲得物理地址P3，并將獲得的物理地址P3存儲在指定的單元存儲區(qū)域中。
在此假定，在該階段，鐵電存儲器202也將物理地址P3存儲到對應(yīng)于邏輯地址L3的單元存儲區(qū)域中。
圖15示出了在實(shí)施例3中的地址轉(zhuǎn)換操作。
當(dāng)接收到讀出請求以讀出物理地址PBA且檢測到高速緩存擊中時(shí)，物理地址PBA從高速緩存系統(tǒng)203輸出。
當(dāng)接收到讀出請求以讀出物理地址PBA并檢測到高速緩存誤擊時(shí)，從鐵電存儲器202輸出物理地址PBA。且將從鐵電存儲器202輸出的物理地址PBA存儲在高速緩存系統(tǒng)203中。
當(dāng)接收到改寫請求以改寫物理地址PBA并檢測到高速緩存擊中時(shí)，將物理地址PBA存儲在高速緩存系統(tǒng)203和鐵電存儲器202中。
當(dāng)接收到改寫請求以改寫物理地址PBA并檢測到高速緩存誤擊時(shí)；在普通模式中，將物理地址PBA存儲在高速緩存系統(tǒng)203和鐵電存儲器202中；以及在節(jié)省功率模式中，僅將物理地址PBA存儲在鐵電存儲器202中。
到現(xiàn)在為止，已經(jīng)通過其實(shí)施例描述了本發(fā)明的半導(dǎo)體存儲裝置。然而，本發(fā)明不限于這些實(shí)施例，而是可以以多種方式修改。以下描述了一些修改。
(1)在上述實(shí)施例中，計(jì)數(shù)器增加該值。然而，計(jì)數(shù)器可以減小該值。
(2)在上述實(shí)施例中，當(dāng)發(fā)生高速緩存誤擊時(shí)，將數(shù)據(jù)存儲在根據(jù)計(jì)數(shù)器值選擇的塊中，并然后計(jì)數(shù)器增加該值。然而，不限于此，計(jì)數(shù)器可首先增加該值，并然后可將數(shù)據(jù)存儲在根據(jù)該計(jì)數(shù)器值所選擇的塊中。
圖16是在本修改中的半導(dǎo)體存儲裝置接收了讀出請求之后進(jìn)行的操作的時(shí)序圖。
在本修改中的計(jì)數(shù)器控制單元在擊中信號HS變?yōu)椤?”之后立即將向上計(jì)數(shù)信號CU改變?yōu)椤?”。響應(yīng)于此，在時(shí)間t3處，向上計(jì)數(shù)信號CU上升。這導(dǎo)致計(jì)數(shù)器將計(jì)數(shù)值增加“1”。
然后，在時(shí)間t4處，存儲控制單元將允許寫入信號WE1設(shè)置為“1”。這樣的結(jié)果是，在塊(B1、B2、…Bn)當(dāng)中表示為“1”的選擇信號表示的塊存儲了存儲在寄存器11中的地址Addr2。
(3)在上述實(shí)施例中，SRAM用作高速緩存存儲器。然而，不限于此，可以使用任何存儲器，例如DRAM(動態(tài)隨機(jī)存取存儲器)、MRAM(磁隨機(jī)存取存儲器)、RRAM(電阻隨機(jī)存取存儲器)或PRAM(相位變化隨機(jī)存取存儲器)，只要其基于讀出次數(shù)具有比鐵電存儲器長的壽命。
(4)在上述實(shí)施例中，根據(jù)來自外部的指令來選擇非節(jié)省功率模式或節(jié)省功率模式。然而，不限于此，半導(dǎo)體存儲裝置201可根據(jù)其自己的判斷來選擇模式。例如，當(dāng)半導(dǎo)體存儲裝置201的電源是電池時(shí)，電源電壓隨著剩余的電池水平的降低而降低。為了解決這個(gè)問題，半導(dǎo)體存儲裝置201可被提供有電源電壓監(jiān)控電路，以便當(dāng)電源電壓比預(yù)定值高時(shí)，選擇非節(jié)省功率模式，并當(dāng)電源電壓不高于預(yù)定值時(shí)，選擇節(jié)省功率模式。
(5)在實(shí)施例2中，當(dāng)接收到改寫請求并檢測到高速緩存擊中時(shí)，將與改寫請求相關(guān)的數(shù)據(jù)存儲到高速緩存存儲器和鐵電存儲器中。然而，不限于此，例如，當(dāng)接收到改寫請求且檢測到高速緩存擊中時(shí)，與改寫請求相關(guān)的數(shù)據(jù)可僅存儲在鐵電存儲器中。利用該結(jié)構(gòu)，由于不操作高速緩存存儲器，因此降低了功耗。當(dāng)在進(jìn)行了數(shù)據(jù)寫入之后立即進(jìn)行數(shù)據(jù)讀出可能性很小時(shí)，該結(jié)構(gòu)尤其有效。
(6)將實(shí)施例3解釋為對實(shí)施例2的修改。然而，不限于此，實(shí)施例3可以與實(shí)施例1相結(jié)合來應(yīng)用。
盡管已經(jīng)借助于實(shí)例參考附圖全面描述了本發(fā)明，但是應(yīng)當(dāng)注意，對于本領(lǐng)域技術(shù)人員來講多種改變和修改將是顯而易見的。因此，除非這些改變和修改脫離了本發(fā)明的范圍，否則它們都應(yīng)被解釋為包括于其中。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，包括鐵電存儲器，其包括在其中存儲數(shù)據(jù)的多個(gè)單元存儲區(qū)域；高速緩存存儲器，其包括多個(gè)單元存儲區(qū)域，其每一個(gè)存儲了存儲在鐵電存儲器的單元存儲區(qū)域中的數(shù)據(jù)的副本，且其在數(shù)量上比包括在鐵電存儲器中的該多個(gè)單元存儲區(qū)域少；計(jì)數(shù)器，其可操作用于表示與在高速緩存存儲器中的該多個(gè)單元存儲區(qū)域中的一個(gè)相對應(yīng)的計(jì)數(shù)值；判斷單元，其可操作用于判斷被請求從鐵電存儲器的單元存儲區(qū)域讀出的數(shù)據(jù)塊是否存儲在高速緩存存儲器的單元存儲區(qū)域中，作為該數(shù)據(jù)塊的副本；存儲控制單元，其可操作用于，如果判斷單元的判斷結(jié)果為否定時(shí)，執(zhí)行控制以從鐵電存儲器讀出所請求的數(shù)據(jù)塊，并將讀出的數(shù)據(jù)塊的副本存儲在與由計(jì)數(shù)器表示的計(jì)數(shù)值相對應(yīng)的高速緩存存儲器中的單元存儲區(qū)域中；以及計(jì)數(shù)器控制單元，其可操作用于導(dǎo)致每當(dāng)判斷單元的判斷結(jié)果為否定時(shí)計(jì)數(shù)器更新計(jì)數(shù)值。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲裝置，其中在存儲器的壽命根據(jù)從該存儲器讀出數(shù)據(jù)的次數(shù)來確定的前提下，高速緩存存儲器具有比鐵電存儲器長的壽命。
3.根據(jù)權(quán)利要求1的半導(dǎo)體存儲裝置，其中該計(jì)數(shù)器是異步計(jì)數(shù)器。
4.一種半導(dǎo)體存儲裝置，包括鐵電存儲器，其包括在其中存儲數(shù)據(jù)的多個(gè)單元存儲區(qū)域；高速緩存存儲器，其包括多個(gè)單元存儲區(qū)域，其每一個(gè)存儲了存儲在鐵電存儲器的單元存儲區(qū)域中的數(shù)據(jù)的副本，且其在數(shù)量上比包括在鐵電存儲器中的該多個(gè)單元存儲區(qū)域少；以及存儲控制單元，其可操作用于執(zhí)行控制以將被改寫請求請求寫入到鐵電存儲器的數(shù)據(jù)塊存儲到鐵電存儲器的單元存儲區(qū)域中，以及執(zhí)行控制以將所請求的數(shù)據(jù)塊的副本存儲到高速緩存存儲器的單元存儲區(qū)域中。
5.根據(jù)權(quán)利要求4的半導(dǎo)體存儲裝置，還包括判斷單元，其可操作用于判斷將用所請求的數(shù)據(jù)塊代替的數(shù)據(jù)塊是否存儲在高速緩存存儲器的單元存儲區(qū)域中作為其副本，其中如果判斷單元的判斷結(jié)果為否定，則存儲控制單元不執(zhí)行將所請求的數(shù)據(jù)塊的副本存儲到高速緩存存儲器的單元存儲區(qū)域中的控制。
6.根據(jù)權(quán)利要求4的半導(dǎo)體存儲裝置，還包括接收單元，其可操作用于接收節(jié)省功率模式或非節(jié)省功率模式的指定；以及判斷單元，其可操作用于判斷將用所請求的數(shù)據(jù)塊代替的數(shù)據(jù)塊是否存儲在高速緩存存儲器的單元存儲區(qū)域中作為其副本，其中如果判斷單元的判斷結(jié)果為否定且接收單元接收節(jié)省功率模式的指定，則存儲控制單元不執(zhí)行將所請求的數(shù)據(jù)塊的副本存儲到高速緩存存儲器的單元存儲區(qū)域中的控制。
7.根據(jù)權(quán)利要求4的半導(dǎo)體存儲裝置，還包括計(jì)數(shù)器，其可操作用于表示與在高速緩存存儲器中的該多個(gè)單元存儲區(qū)域中的一個(gè)相對應(yīng)的計(jì)數(shù)值；判斷單元，其可操作用于判斷將用所請求的數(shù)據(jù)塊代替的數(shù)據(jù)塊是否存儲在高速緩存存儲器的單元存儲區(qū)域中作為其副本；以及計(jì)數(shù)器控制單元，其可操作用于導(dǎo)致每當(dāng)判斷單元的判斷結(jié)果為否定時(shí)計(jì)數(shù)器更新計(jì)數(shù)值，其中如果判斷單元的判斷結(jié)果是肯定的，則存儲控制單元執(zhí)行控制以在高速緩存存儲器中用所請求的數(shù)據(jù)塊的副本代替將被代替的數(shù)據(jù)塊的副本，并執(zhí)行控制以用所請求的數(shù)據(jù)塊代替存儲在鐵電存儲器的單元存儲區(qū)域中的數(shù)據(jù)塊，以及如果判斷單元的判斷結(jié)果是否定的，則存儲控制單元執(zhí)行控制以將所請求的數(shù)據(jù)塊的副本存儲到與由計(jì)數(shù)器表示的計(jì)數(shù)值相對應(yīng)的高速緩存存儲器的單元存儲區(qū)域中，并執(zhí)行用所請求的數(shù)據(jù)塊代替存儲在鐵電存儲器的單元存儲區(qū)域中的數(shù)據(jù)塊的控制。
8.一種半導(dǎo)體存儲裝置，包括快閃存儲器；鐵電存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中存儲相互對應(yīng)的快閃存儲器的物理地址和邏輯地址；高速緩存存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中利用其間的對應(yīng)的表示存儲快閃存儲器的物理地址的副本和邏輯地址的副本，該高速緩存存儲器包括在數(shù)量上比鐵電存儲器少的單元存儲區(qū)域；計(jì)數(shù)器，其可操作用于表示與在高速緩存存儲器中的該多個(gè)單元存儲區(qū)域中的一個(gè)相對應(yīng)的計(jì)數(shù)值；判斷單元，其可操作用于判斷由請求從快閃存儲器讀出數(shù)據(jù)的讀出請求指定的邏輯地址的副本是否存儲在高速緩存存儲器的單元存儲區(qū)域中；存儲控制單元，其可操作用于，如果判斷單元的判斷結(jié)果為否定時(shí)，執(zhí)行控制以從鐵電存儲器讀出與由讀出請求指定的邏輯地址對應(yīng)的物理地址，使用讀出的物理地址從快閃存儲器讀出請求的數(shù)據(jù)，并利用在由讀出請求指定的邏輯地址的副本和讀出的物理地址的副本之間的對應(yīng)的表示，將由讀出請求所指定的邏輯地址的副本和讀出的物理地址的副本存儲到對應(yīng)于由計(jì)數(shù)器表示的計(jì)數(shù)值的高速緩存存儲器中的單元存儲區(qū)域中；以及計(jì)數(shù)器控制單元，其可操作用于導(dǎo)致每當(dāng)判斷單元的判斷結(jié)果為否定時(shí)計(jì)數(shù)器更新計(jì)數(shù)值。
9.一種半導(dǎo)體存儲裝置，包括第一存儲器，其在其中存儲第一類型數(shù)據(jù)；第二存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中存儲用于從第一存儲器讀出第一類型數(shù)據(jù)塊的第二類型數(shù)據(jù)段；第三存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中存儲第二類型數(shù)據(jù)段的副本，該第三存儲器包括在數(shù)量上比第二存儲器少的單元存儲區(qū)域；判斷單元，其可操作用于判斷由請求從第一存儲器讀出數(shù)據(jù)的讀出請求所指定的第二類型數(shù)據(jù)段的副本是否存儲在第三存儲器的單元存儲區(qū)域中；以及存儲控制單元，其可操作用于，如果判斷單元的判斷結(jié)果為否定的，則執(zhí)行控制以從第二存儲器讀出用于讀出所請求的第一類型數(shù)據(jù)塊的第二類型數(shù)據(jù)段，使用讀出的第二類型數(shù)據(jù)段從第一存儲器讀出所請求的第一類型數(shù)據(jù)塊，并將讀出的第二類型數(shù)據(jù)段的副本存儲到在第三存儲器中的單元存儲區(qū)域中。
10.根據(jù)權(quán)利要求9的半導(dǎo)體存儲裝置，還包括計(jì)數(shù)器，其可操作用于表示與第三存儲器中的該多個(gè)單元存儲區(qū)域中的一個(gè)相對應(yīng)的計(jì)數(shù)值，其中存儲控制單元可操作用于執(zhí)行控制以將讀出的第二類型數(shù)據(jù)段的副本存儲在與由計(jì)數(shù)器表示的計(jì)數(shù)值相對應(yīng)的第三存儲器中的單元存儲區(qū)域中。
11.根據(jù)權(quán)利要求10的半導(dǎo)體存儲裝置，其中第二類型數(shù)據(jù)是用于管理第一存儲器的管理數(shù)據(jù)。
12.根據(jù)權(quán)利要求11的半導(dǎo)體存儲裝置，其中管理數(shù)據(jù)是第一存儲器的地址數(shù)據(jù)。
13.根據(jù)權(quán)利要求12的半導(dǎo)體存儲裝置，其中每一個(gè)管理數(shù)據(jù)段包括相互對應(yīng)的第一存儲器的物理地址和邏輯地址。
14.根據(jù)權(quán)利要求9的半導(dǎo)體存儲裝置，其中第一存儲器是快閃存儲器，第二存儲器是鐵電存儲器，以及第三存儲器是靜態(tài)隨機(jī)存取存儲器。
15.一種半導(dǎo)體存儲裝置，包括第一存儲器，其在其中存儲第一類型數(shù)據(jù)；第二存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中存儲用于改寫存儲在第一存儲器中的第一類型數(shù)據(jù)塊的第二類型數(shù)據(jù)段；第三存儲器，其包括多個(gè)單元存儲區(qū)域，在其每一個(gè)中存儲第二類型數(shù)據(jù)段的副本，該第三存儲器包括在數(shù)量上比第二存儲器少的單元存儲區(qū)域；計(jì)數(shù)器，其可操作用于表示與在第三存儲器中的該多個(gè)單元存儲區(qū)域中的一個(gè)相對應(yīng)的計(jì)數(shù)值；判斷單元，其可操作用于判斷將用如由改寫請求所請求的第二類型數(shù)據(jù)塊所代替的第二類型數(shù)據(jù)塊的副本是否存儲在第三存儲器的單元存儲區(qū)域中；以及存儲控制單元，其可操作用于，如果判斷單元的判斷結(jié)果為肯定的，則執(zhí)行控制以用所請求的第二類型數(shù)據(jù)塊的副本代替存儲在第三存儲器的單元存儲區(qū)域中的第二類型數(shù)據(jù)塊的副本，并執(zhí)行控制以用所請求的第二類型數(shù)據(jù)塊代替存儲在第二存儲器的單元存儲區(qū)域中的第二類型數(shù)據(jù)塊，以及如果判斷單元的判斷結(jié)果為否定的，則執(zhí)行控制以將所請求的第二類型數(shù)據(jù)塊的副本存儲到與由計(jì)數(shù)器所表示的計(jì)數(shù)值相對應(yīng)的第三存儲器的單元存儲區(qū)域中，并執(zhí)行控制以用所請求的第二類型數(shù)據(jù)塊代替存儲在第二存儲器的單元存儲區(qū)域中的第二類型數(shù)據(jù)塊；以及計(jì)數(shù)器控制單元，其可操作用于導(dǎo)致每當(dāng)判斷單元的判斷結(jié)果為否定時(shí)計(jì)數(shù)器更新計(jì)數(shù)值。
16.根據(jù)權(quán)利要求15的半導(dǎo)體存儲裝置，其中第二類型數(shù)據(jù)是用于管理第一存儲器的管理數(shù)據(jù)。
17.根據(jù)權(quán)利要求16的半導(dǎo)體存儲裝置，其中該管理數(shù)據(jù)是第一存儲器的地址數(shù)據(jù)。
18.根據(jù)權(quán)利要求17的半導(dǎo)體存儲裝置，其中每一個(gè)管理數(shù)據(jù)段包括第一存儲器的相互對應(yīng)的物理地址和邏輯地址。
19.根據(jù)權(quán)利要求15的半導(dǎo)體存儲裝置，其中第一存儲器是快閃存儲器，第二存儲器是鐵電存儲器，以及第三存儲器是靜態(tài)隨機(jī)存取存儲器。
全文摘要
一種半導(dǎo)體存儲裝置，包括鐵電存儲器；SRAM 30；計(jì)數(shù)器41；CAM 10，其判斷被請求從鐵電存儲器讀出的數(shù)據(jù)塊是否存儲在SRAM 30中；存儲控制單元51，如果判斷結(jié)果為否定，則其執(zhí)行控制以從鐵電存儲器讀出所請求的數(shù)據(jù)塊，并將讀出的數(shù)據(jù)塊的副本存儲到與由計(jì)數(shù)器41所表示的計(jì)數(shù)值相對應(yīng)的SRAM 30中的單元存儲區(qū)域中；以及計(jì)數(shù)器控制單元52，其導(dǎo)致計(jì)數(shù)器41在每次判斷結(jié)果為否定時(shí)更新計(jì)數(shù)值。
文檔編號G11C7/10GK1991798SQ200610172858
公開日2007年7月4日 申請日期2006年9月12日 優(yōu)先權(quán)日2005年9月12日
發(fā)明者巖成俊一, 五寶靖, 加藤剛久 申請人:松下電器產(chǎn)業(yè)株式會社