專利名稱：半導(dǎo)體存儲器、存儲器系統(tǒng)和存儲器系統(tǒng)的操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有多個存儲體(bank)的半導(dǎo)體存儲器，并且涉及具有該半導(dǎo)體存儲器和控制器的存儲器系統(tǒng)。
背景技術(shù)：
近年來，由諸如移動電話之類系統(tǒng)裝置處理的數(shù)據(jù)量顯著增長。因此，安裝在系統(tǒng)裝置上的半導(dǎo)體存儲器的容量也在增大，這導(dǎo)致對具有高數(shù)據(jù)傳輸速率的半導(dǎo)體存儲器的需求。具有多個存儲體的半導(dǎo)體存儲器(例如DRAM)通過同時操作存儲體以從存儲體順序讀取數(shù)據(jù)來提高其數(shù)據(jù)傳輸速率。半導(dǎo)體存儲器用于執(zhí)行讀操作或?qū)懖僮鞯脑L問周期曾經(jīng)依賴于存儲器核心的操作時間。因此，當(dāng)順序訪問持續(xù)時，數(shù)據(jù)傳輸速率增大，但是當(dāng)由于數(shù)據(jù)輸出中斷而頻繁發(fā)生隨機(jī)訪問時，數(shù)據(jù)傳輸速率減小。為了防止數(shù)據(jù)傳輸速率降低，需要在系統(tǒng)開發(fā)階段確定將保存在各個存儲體中的數(shù)據(jù)，從而使順序訪問持續(xù)。就是說，在現(xiàn)有技術(shù)中，為了防止數(shù)據(jù)傳輸速率降低，系統(tǒng)側(cè)不得不被設(shè)計為避免連續(xù)訪問同一存儲體。
例如，日本未審查專利申請公布No.平11-283364描述了這樣一種技術(shù)，該技術(shù)將當(dāng)前訪問的行地址與從外部提供的新行地址相比較，并且在這些行地址相同時確定處于命中狀態(tài)，并在這些行地址不同時確定處于錯誤狀態(tài)。這允許控制器訪問半導(dǎo)體存儲器，以使得DRAM像緩存一樣被使用。
但是，在日本未審查專利申請公布No.平11-283364中描述的技術(shù)中，數(shù)據(jù)傳輸速率由于隨機(jī)訪問持續(xù)時頻繁發(fā)生錯誤狀態(tài)而降低。為了提高數(shù)據(jù)傳輸速率，需要系統(tǒng)側(cè)靈活地確定半導(dǎo)體存儲器的訪問順序等等。
如上所述，半導(dǎo)體存儲器的訪問周期取決于存儲器核心的操作時間。因此，即使提高時鐘頻率，也無法提高隨機(jī)訪問時的數(shù)據(jù)傳輸速率。因此，尚未提出無需給系統(tǒng)側(cè)帶來任何負(fù)擔(dān)就能夠提高隨機(jī)訪問時的數(shù)據(jù)傳輸速率的方法。

發(fā)明內(nèi)容
本發(fā)明的目的在于要在具有多個存儲體的半導(dǎo)體存儲器中并在具有該半導(dǎo)體存儲器和控制器的存儲器系統(tǒng)中容易地執(zhí)行隨機(jī)訪問，而不會給系統(tǒng)側(cè)帶來任何負(fù)擔(dān)。本發(fā)明的另一目的在于要提高在隨機(jī)訪問時的數(shù)據(jù)傳輸速率，而不會給系統(tǒng)側(cè)帶來任何負(fù)擔(dān)。
一種存儲器系統(tǒng)包括具有多個可彼此獨(dú)立操作的存儲體的半導(dǎo)體存儲器和訪問該半導(dǎo)體存儲器的控制器。該半導(dǎo)體存儲器包括存儲體控制單元，其控制對存儲體的訪問操作；地址保存單元，其保存指示當(dāng)前處在訪問操作中的存儲體的存儲體地址；地址比較單元；以及比較結(jié)果輸出單元。存儲器的數(shù)目大于存儲體控制單元可同時訪問的存儲體的數(shù)目。地址比較單元將由地址保存單元保存的存儲體地址與包括在與來自外部的訪問請求一起提供的外部地址中的存儲體地址相比較。比較結(jié)果輸出單元在地址比較單元的比較結(jié)果指示相符時使忙信號保持激活。因此，當(dāng)接收到針對當(dāng)前處于訪問操作中的存儲體的訪問命令時，半導(dǎo)體存儲器激活忙信號并保持激活該忙信號，直到當(dāng)前執(zhí)行的訪問操作完成為止。
控制器具有訪問控制單元和比較結(jié)果接收單元。訪問控制單元輸出用于訪問半導(dǎo)體存儲器的訪問命令、外部地址和寫數(shù)據(jù)，并且從半導(dǎo)體存儲器接收讀數(shù)據(jù)。在比較結(jié)果接收單元正在接收被激活的忙信號時，訪問控制單元停止輸出下一訪問命令、下一外部地址和下一寫數(shù)據(jù)，并停止接收讀數(shù)據(jù)。就是說，當(dāng)接收到激活的忙信號時，控制器停止向半導(dǎo)體存儲器輸出下一訪問命令。通過忙信號的通知，控制器可以判斷是否應(yīng)該向半導(dǎo)體存儲器輸出下一訪問命令。這消除了對將存儲在半導(dǎo)體存儲器中的數(shù)據(jù)分配到多個存儲體的工作的需求。因此，可以容易地執(zhí)行隨機(jī)訪問，而不會給系統(tǒng)帶來任何負(fù)擔(dān)。此時，存儲體的數(shù)目被設(shè)置為大于同時訪問的存儲體的數(shù)目，這可以增大不工作的存儲體的數(shù)目。這使得可以減小忙信號在隨機(jī)訪問時被激活的概率。因此，在隨機(jī)訪問時的數(shù)據(jù)傳輸速率可以提高。
在本發(fā)明中，可以容易地執(zhí)行隨機(jī)訪問，而不會給系統(tǒng)側(cè)帶來任何負(fù)擔(dān)。此外，可以提高隨機(jī)訪問時的數(shù)據(jù)傳輸速率，而不會給系統(tǒng)側(cè)帶來任何負(fù)擔(dān)。


本發(fā)明的本質(zhì)、原理和實(shí)用性將從以下結(jié)合附圖的詳細(xì)描述中變得更加明顯，在附圖中，類似部件用相同標(biāo)號指定，其中圖1是示出本發(fā)明第一實(shí)施例的半導(dǎo)體存儲器的框圖；圖2是示出圖1所示存儲體控制單元的細(xì)節(jié)的框圖；圖3是示出圖1所示地址保存單元和地址比較單元的細(xì)節(jié)的框圖；圖4是示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的概況的框圖；圖5是示出圖4所示半導(dǎo)體存儲器和控制器的概況的時序圖；圖6是示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的一個示例的時序圖；圖7是示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例的時序圖；圖8是示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例的時序圖；圖9是示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例的時序圖；圖10是示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例的時序圖；圖11是示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例的時序圖；圖12是示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例的時序圖；圖13是示出本發(fā)明第二實(shí)施例的半導(dǎo)體存儲器的框圖；圖14是示出圖13所示存儲體控制單元的細(xì)節(jié)的框圖；
圖15是示出圖13所示地址保存單元和地址比較單元的細(xì)節(jié)的框圖；圖16是示出根據(jù)第二實(shí)施例的存儲器系統(tǒng)的操作的一個示例的時序圖；圖17是示出根據(jù)第二實(shí)施例的存儲器系統(tǒng)的操作的另一示例的時序圖；圖18是示出本發(fā)明第三實(shí)施例的存儲器系統(tǒng)的框圖；圖19是示出本發(fā)明第四實(shí)施例的存儲器系統(tǒng)的框圖；以及圖20是示出本發(fā)明第五實(shí)施例的存儲器系統(tǒng)的框圖。
具體實(shí)施例方式
現(xiàn)在將參考附圖來描述本發(fā)明的優(yōu)選實(shí)施例。在附圖中，粗信號線代表多個信號線。連接到粗線的方框部分由多個電路構(gòu)成。信號通過其傳輸?shù)男盘柧€用與信號名稱相同的符號表示。附圖中的雙圓圈代表外部端子。
圖1示出本發(fā)明第一實(shí)施例的半導(dǎo)體存儲器。半導(dǎo)體存儲器MEM例如是時鐘同步型DRAM(例如SDRAM)。存儲器MEM包括時鐘控制單元10、數(shù)據(jù)輸出單元12、數(shù)據(jù)輸入單元14、數(shù)據(jù)保存單元16、命令輸入單元18、地址輸入單元20、存儲體控制單元22、地址保存單元24、地址比較單元26、比較結(jié)果輸出單元28和包括128個存儲體BK(BK0-BK127)的單元組(cell unit)30。注意，存儲器MEM和隨后將描述的控制器CNTL構(gòu)成一個存儲器系統(tǒng)。
時鐘控制單元10在符合信號COIN1不活動(inactive)時，與外部時鐘CLK同步地生成內(nèi)部時鐘MCLK，并在符合信號COIN1活動(active)時，停止生成內(nèi)部時鐘MCLK。內(nèi)部時鐘MCLK被提供給數(shù)據(jù)輸出單元12、數(shù)據(jù)輸入單元14、命令輸入單元18和地址輸入單元20，以用于操作這些電路。外部時鐘CLK被提供給存儲體控制單元22、地址保存單元24、地址比較單元26、比較結(jié)果輸出單元28和單元組30，以用于操作這些電路。外部時鐘CLK是用于控制隨后將描述的圖4所示系統(tǒng)LSI的操作的系統(tǒng)時鐘。
數(shù)據(jù)輸出單元12與內(nèi)部時鐘MCLK同步地將從數(shù)據(jù)保存單元16輸出的讀數(shù)據(jù)RDT輸出到數(shù)據(jù)端子DT。數(shù)據(jù)輸入單元14與內(nèi)部時鐘MCLK同步地接收被提供到數(shù)據(jù)端子DT的寫數(shù)據(jù)WDT，以將接收到的數(shù)據(jù)輸出到數(shù)據(jù)保存單元16。數(shù)據(jù)端子DT是讀數(shù)據(jù)RDT和寫數(shù)據(jù)WDT共用的端子，并且例如由8位構(gòu)成。數(shù)據(jù)保存單元16保存多組經(jīng)由數(shù)據(jù)總線DB從單元組30順序讀取的讀數(shù)據(jù)RDT，并保存多組經(jīng)由數(shù)據(jù)總線DB順序?qū)懭氲絾卧M30的寫數(shù)據(jù)WDT。
命令輸入單元18與內(nèi)部時鐘MCLK同步地接收被提供到命令端子CMD的訪問命令CMD，以將接收到的訪問命令CMD輸出到存儲體控制單元22。在該實(shí)施例中，讀命令、寫命令和刷新命令作為訪問命令CMD被提供到命令輸入單元18。地址輸入單元20與內(nèi)部時鐘MCLK同步地接收被提供到地址端子AD的外部地址AD，以將接收到的外部地址AD輸出到存儲體控制單元22和地址保存單元24。外部地址AD由用于選擇存儲體BK的7位存儲體地址BA(高階地址)和用于選擇存儲體BK中的存儲單元的地址(低階地址)構(gòu)成。用于選擇每個存儲體BK中的字線WL的行地址和用于選擇其中位線BL的列地址作為低階地址被同時提供到存儲器MEM。
存儲體控制單元22具有同時且獨(dú)立地訪問單元組30的存儲體BK0-127中的任意四個存儲體BK的功能。因此，存儲體控制單元22輸出四個彼此獨(dú)立的訪問控制信號ACNT1-4。訪問控制信號ACNT1-4中的每一個由以下信號構(gòu)成用于到存儲體BK的訪問操作的定時信號，例如字線控制信號、感應(yīng)放大器(sense amplifier)控制信號、列控制信號和預(yù)充電控制信號；以及用于選擇每個存儲體BK中的存儲單元的地址信號。訪問控制信號ACNT1-4的數(shù)目等于訪問周期數(shù)，該訪問周期數(shù)是代表從存儲器MEM接收到訪問請求到完成一個訪問操作之間的時間段的時鐘周期數(shù)(＝4)。將由存儲體控制單元22輸出的訪問控制信號ACNT1-4的數(shù)目設(shè)置為等于訪問周期數(shù)使得可以將存儲體控制單元22的電路規(guī)模減小到最小，從而減小存儲器MEM的芯片大小。注意，在本發(fā)明中，訪問控制信號ACNT1-4的數(shù)目可以是任意值，只要其等于或大于訪問周期數(shù)并且小于存儲體BK的數(shù)目即可。
存儲體控制單元22接收命令CMD、包括存儲體地址BA的地址AD以及符合信號COIN，并輸出符號信號COIN1、指示接下來將在其中執(zhí)行訪問操作的存儲體BK的下一存儲體地址NBA，以及用于控制地址保存單元24的操作的控制信號CNT。符合信號COIN1是與符合信號COIN同步輸出的。存儲體控制單元22不僅控制存儲體BK的操作，還控制數(shù)據(jù)輸出單元12、數(shù)據(jù)輸入單元14、數(shù)據(jù)保存單元16和命令輸入單元18的操作。存儲體控制單元22將在隨后將描述的圖2中詳細(xì)描述。
地址保存單元24保存指示當(dāng)前正在執(zhí)行訪問操作(讀操作、寫操作或伴隨外部刷新請求的刷新操作)的存儲體BK的四個存儲體地址BA的最大值?？杀４娴臄?shù)目被設(shè)置為等于訪問周期數(shù)(＝4)，如隨后將在圖3中描述的。該數(shù)目等于能夠同時執(zhí)行訪問操作的存儲體BK的數(shù)目。因此，地址保存單元24可以保存當(dāng)前執(zhí)行訪問操作的所有存儲體地址BA。地址保存單元24輸出其保存的存儲體地址BA，作為已保存的存儲體地址HBA1-4。通過將地址保存單元24可保存的存儲體地址BA的數(shù)目設(shè)置為等于訪問周期數(shù)，可以將地址保存單元24的電路規(guī)模減小到最小，從而減小存儲器MEM的芯片大小。注意，數(shù)目上超過訪問周期數(shù)的存儲體地址BA可被保存在地址保存單元24中。
地址比較單元26在與訪問命令CMD一起提供的存儲體地址BA(＝HBA)與已保存的存儲體地址HBA1-4中的任意一個相符時激活符合信號COIN。比較結(jié)果輸出單元28與符合信號COIN的激活同步地激活忙信號BSY。例如，符合信號COIN和忙信號BSY的激活電平是低邏輯電平(接地電壓)，而符合信號COIN和忙信號BSY的去激活電平是高邏輯電平(電源電壓)。
如上所述，單元組30具有128個存儲體BK0-127。存儲體BK0-127中的每一個具有動態(tài)存儲單元MC以及連接到存儲單元MC的字線WL和位線BL。存儲體BK0-127中的每一個具有字驅(qū)動器、感應(yīng)放大器、預(yù)充電電路等等，以彼此獨(dú)立地進(jìn)行操作。存儲體BK0-127經(jīng)由開關(guān)部件SW連接到控制信號總線CNTB1-4，通過控制信號總線CNTB1-4來傳輸訪問控制信號ACNT1-4。
控制信號總線CNTB1-4的數(shù)目等于訪問周期數(shù)。通過將控制信號總線CNTB14的數(shù)目設(shè)置為等于訪問周期數(shù)，可以將控制信號總線CNTB1-4的布線面積減小到最小，從而減小了存儲器MEM的芯片大小。注意，在本發(fā)明中，控制信號總線CNTB的數(shù)目可以是任意值，只要其等于或大于訪問周期數(shù)并小于存儲體BK的數(shù)目即可。開關(guān)部件SW的操作受控于存儲體控制單元22。在每個控制信號總線CNTB1-4中的開關(guān)部件SW之一接通，從而可同時訪問四個存儲體BK。例如，存儲體BK0、BK127的讀操作、存儲體BK1的寫操作和存儲體BK126的刷新操作可同時執(zhí)行。
在每次接收到讀命令RD(訪問請求)時，存儲器MEM從根據(jù)地址AD選擇的存儲體BK中讀取數(shù)據(jù)(8位)以將讀取的數(shù)據(jù)向數(shù)據(jù)端子DT輸出一次，如隨后將描述的圖6所示。此外，在每次接收到寫命令WR(訪問請求)時，存儲器MEM在數(shù)據(jù)端子DT處接收一次寫數(shù)據(jù)(8位)，以將接收到的寫數(shù)據(jù)DT寫入根據(jù)地址AD選擇的存儲體BK，如隨后將描述的圖9所示。因此，存儲器MEM被設(shè)計為具有這樣的操作規(guī)范，即數(shù)據(jù)響應(yīng)于每個訪問請求被輸入/輸出一次，因此，存儲器MEM以類似于SRAM的接口規(guī)范被訪問。這允許控制器容易地隨機(jī)訪問存儲器MEM。
如上所述，每個存儲體BK0-127執(zhí)行訪問操作的時間段(訪問周期)是4個時鐘周期。因此，同時執(zhí)行訪問操作的存儲體BK的最大數(shù)目為“4”。此外，在該實(shí)施例中，存儲體BK的數(shù)目為128。在此情況下，當(dāng)沒有存儲體BK正在執(zhí)行訪問操作時，任意一個存儲體BK可被訪問的概率(允許隨機(jī)訪問的概率)為100％(128/128)，當(dāng)其中一個存儲體BK正在執(zhí)行訪問操作時，上述概率為99.2％(127/128)，當(dāng)其中兩個存儲體BK正在執(zhí)行訪問操作時，上述概率為98.4％(126/128)，并且當(dāng)其中三個存儲體BK正在執(zhí)行訪問操作時，上述概率為97.6％(125/128)。因此，在該實(shí)施例中，四個連續(xù)訪問操作可以是隨機(jī)訪問的概率是等于這些百分比的乘積的值(95.4％)。
隨機(jī)訪問概率隨存儲體BK數(shù)目增大而增大，并且隨存儲體BK數(shù)目減小而減小。此外，隨機(jī)訪問概率隨訪問周期數(shù)減小而增大，并隨訪問周期數(shù)增大而減小。當(dāng)時鐘CLK的頻率更低時，訪問周期數(shù)更小。一般而言，具有多個存儲體BK的半導(dǎo)體存儲器被隨機(jī)訪問的概率可以由代表排列的等式(1)獲得。在該等式中，“a”是訪問周期數(shù)，而“n”是存儲體BK的數(shù)目(2或更多)。
nPa/na……(1)圖2示出圖1所示存儲體控制單元22的細(xì)節(jié)。存儲體控制單元22具有一個存儲體控制電路BACNT和四個訪問控制電路ASC1-4。存儲體控制單元22除了具有圖中所示電路之外，還具有用于控制數(shù)據(jù)輸出單元12、數(shù)據(jù)輸入單元14、數(shù)據(jù)保存單元16和命令輸入單元18的操作的控制電路。
存儲體控制電路BACNT的存儲體地址保存電路HNBA輸出接下來將執(zhí)行其相應(yīng)訪問操作的存儲體地址BA，作為下一存儲體地址NBA。當(dāng)接收到訪問請求(CMD、AD)時，存儲體控制電路BACNT選擇控制信號總線CNTB1-4中的哪一個將被使用，并將訪問開始信號STRT(STRT1-4之一)與訪問請求(CMD、AD)一起輸出到與選出的控制信號總線CNTB相對應(yīng)的訪問控制電路ACS(ACS1-4之一)。在對應(yīng)于訪問請求的存儲體BK正在進(jìn)行訪問操作的情況下(在符合信號COIN被激活的情況下)，存儲體控制電路BACNT將新接收的訪問請求和地址AD臨時保存在保存電路HREQ中，并在控制該存儲體BK的訪問的訪問控制電路ACS的操作結(jié)束之后，輸出訪問開始信號STRT。因此，在訪問操作的執(zhí)行被預(yù)留的情況下，訪問請求和地址AD可被安全地保存。訪問控制電路ACS的操作結(jié)束通過訪問結(jié)束信號END1-4被告知存儲體控制電路BACNT。
保存電路HREQ按訪問請求被接收的順序臨時保存這些訪問請求。因此，當(dāng)連續(xù)接收到針對同一存儲體BK的多個訪問請求并且隨后接收到針對另一存儲體BK的訪問請求時，可以防止對另一存儲體BK的訪問操作被首先執(zhí)行。就是說，可以防止存儲器MEM的誤操作。
訪問控制電路ACS1-4分別響應(yīng)于訪問開始信號STRT1-4輸出訪問控制信號ACNT1-4，并且分別響應(yīng)于訪問操作的結(jié)束而輸出訪問結(jié)束信號END1-4。訪問控制電路ACS1-4彼此獨(dú)立地操作并且可同時操作。訪問控制電路ACS1-4的數(shù)目等于訪問周期數(shù)。將訪問控制電路ACS1-4的數(shù)目設(shè)置為等于訪問周期數(shù)使得可以將訪問控制電路ACS1-4的電路規(guī)模減小到最小，從而減小了存儲器MEM的芯片大小。注意，在本發(fā)明中，訪問控制電路ACS的數(shù)目可以是任意值，只要其等于或大于訪問周期數(shù)并小于存儲體BK的數(shù)目即可。
圖3示出圖1所示地址保存單元24和地址比較單元26的細(xì)節(jié)。地址保存單元24具有一個保存控制電路HCNT和四個保存電路HOLD(HOLD1-4)。保存控制電路HCNT根據(jù)從存儲體控制單元22輸出的控制信號CNT選擇將保存存儲體地址NBA的保存電路HOLD(HOLD1-4之一)，然后將存儲體地址(BA1-4之一)和一個設(shè)置信號SET(SET1-4之一)輸出到選出的保存電路HOLD。
其中每個保存電路HOLD具有一個8位寄存器，其中的低階7位保存存儲體地址NBA。設(shè)置(set)狀態(tài)中的最高位指示已保存的存儲體地址NBA是有效的，而在重置(reset)狀態(tài)中的最高位指示已保存的存儲體地址NBA是無效的。其中每個保存電路HOLD與設(shè)置信號SET的激活同步地保存存儲體地址NBA以設(shè)置最高位，以使得已保存的存儲體地址NBA有效。此外，其中每個保存電路HOLD重置最高位，以使得已保存的存儲體地址NBA無效。保存電路HOLD將已保存的存儲體地址NBA作為已保存存儲體地址HBA(HBA1-4之一)與最高位一起輸出。
地址比較單元26具有四個比較器CMP1-4和一個OR電路。其中每個比較器CMP1-4接收存儲體地址NBA和相應(yīng)的已保存存儲體地址HBA(HBA1-4之一)。當(dāng)已保存存儲體地址HBA的最高位處于設(shè)置狀態(tài)時，比較器CMP1-4中的每一個將已保存存儲體地址HBA與存儲體地址NBA相比較。當(dāng)比較結(jié)果指示相符時，就是說，當(dāng)與訪問請求相對應(yīng)的存儲體BK與正處于訪問操作中的存儲體BK相同時，比較器CMP1-4中的每一個將符合信號COIN(COIN01-COIN04之一)激活到高邏輯電平。當(dāng)已保存存儲體地址HBA的最高位處于重置狀態(tài)時，比較器CMP1-4分別將符合信號COIN01-COIN04去激活到低邏輯電平。OR電路對符合信號COIN01-COIN04執(zhí)行OR運(yùn)算，以輸出運(yùn)算結(jié)果作為符合信號COIN。
保存電路HOLD的數(shù)目和比較器CMP的數(shù)目都等于訪問周期數(shù)。將保存電路HOLD的數(shù)目和比較器CMP的數(shù)目設(shè)置為等于訪問周期數(shù)使得可以將保存電路HOLD和比較器CMP的電路規(guī)模減小到最小，從而減小了存儲器MEM的芯片大小。注意，在本發(fā)明中，保存電路HOLD的數(shù)目和比較器CMP的數(shù)目可以是任意值，只要其等于或大于訪問周期數(shù)并小于存儲體BK的數(shù)目即可。
圖4示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的概況。在該實(shí)施例中，存儲器系統(tǒng)被形成為集成在硅基板上的系統(tǒng)LSI(SOC；片上系統(tǒng))。該SOC具有圖1所示的半導(dǎo)體存儲器和訪問該半導(dǎo)體存儲器MEM的控制器CNTL?？刂破鰿NTL具有CPU、時鐘控制單元CCNT(比較結(jié)果接收單元)和存儲器控制單元MCNT(訪問控制單元)。CPU控制整個系統(tǒng)的操作。時鐘控制單元CCNT接收忙信號BSY，并在忙信號BSY不活動(高邏輯電平)時輸出外部時鐘CLK作為內(nèi)部時鐘CCLK。此外，時鐘控制單元CCNT在忙信號BSY活動(低邏輯電平)時停止生成內(nèi)部時鐘CCLK。
存儲器控制單元MCNT與內(nèi)部時鐘CCLK同步地操作，并且為了根據(jù)來自CPU的命令訪問存儲器MEM，存儲器控制單元MCNT輸出訪問命令CMD、外部地址AD和寫數(shù)據(jù)DT并從存儲體MEM接收讀數(shù)據(jù)DT。在時鐘控制單元CCNT正在接收被激活的忙信號BSY時，內(nèi)部時鐘CCLK不被生成。在該時段期間，存儲器控制單元MCNT不工作，并且其狀態(tài)從內(nèi)部時鐘CCLK的生成停止時的時刻起保持不變。就是說，存儲器控制單元MCNT停止輸出下一訪問命令CMD、下一外部地址AD和下一寫數(shù)據(jù)DT并且停止接收讀數(shù)據(jù)DT。
圖5示出圖4所示存儲器MEM和控制器CNTL的操作的概況。當(dāng)訪問存儲器MEM時，控制器CNTL與第0時鐘信號CLK的上升沿(第三定時)同步地輸出地址AD。在此時，訪問命令CMD也被輸出。存儲器MEM與第一時鐘CLK的上升沿同步地接收地址AD和訪問命令CMD。存儲器MEM的地址比較單元26(圖3)與一個時鐘周期(第一時間)以后的第二時鐘CLK的上升沿(第一定時)同步地將已保存的存儲體地址HBA與存儲體地址BA相比較。
在比較結(jié)果指示相符的情況下，比較結(jié)果輸出單元28與第三時鐘CLK的上升沿(第二定時)同步地輸出忙信號BSY。換言之，忙信號BSY的輸出比地址AD的接收晚2個時鐘?？刂破鰿NTL與第四時鐘CLK的上升沿(第四定時)同步地接收忙信號BSY。圖5所示操作與時鐘CLK同步執(zhí)行，從而有助于存儲器MEM和控制器CNTL的定時設(shè)計。這確保了存儲器系統(tǒng)的操作，從而可提高存儲器系統(tǒng)的可靠性。
圖6示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作示例。在該示例中，控制器CNTL連續(xù)6次向存儲器MEM提供讀命令RD。前五個讀命令RD是針對存儲體BK0的請求，而最后一個讀命令RD是針對存儲體BK1的請求。地址AD的波形中的數(shù)字代表存儲體BK的號，而字母代表字線WL的位置。存儲體BK0-1的方形幀代表存儲體BK0-1的工作周期。注意，刷新命令可被提供以取代任意讀命令RD。除了在對應(yīng)于刷新命令的刷新操作(訪問操作)期間不輸出讀數(shù)據(jù)DT之外，在此情況下的操作與讀訪問操作相同。刷新請求還可在隨后將描述的圖7、圖8和圖12中提供。如上所述，在每次接收到讀命令RD時，存儲器MEM訪問存儲體BK之一(訪問請求)，以將從存儲體BK讀取的數(shù)據(jù)DT(8位)向控制器CNTL輸出一次。
在該實(shí)施例中，控制器CNTL與時鐘CLK(CCLK)的上升沿同步地同時輸出每個訪問命令CMD(＝RD)和相應(yīng)的地址AD。存儲器MEM與下一時鐘CLK(MCLK)的上升沿同步地接收訪問命令CMD(＝RD)和相應(yīng)的地址AD。
首先，控制器CNTL輸出第一訪問請求(讀命令RD和地址AD(0a))(圖6的(a))。存儲器MEM與第一時鐘CLK(MCLK)同步地接收第一讀命令RD和地址AD(0a)(圖6的(b))。圖2所示的存儲體控制電路BACNT在識別出存儲體BK0處于空閑狀態(tài)之后例如輸出訪問開始信號STRT1，以開始存儲體BK0的讀訪問操作(圖6的(c))?？臻e狀態(tài)在其從訪問控制電路ACS接收到對應(yīng)于訪問開始信號STRT的訪問結(jié)束信號END時被識別出。圖3所示地址保存單元24根據(jù)從存儲體控制單元22輸出的控制信號CNT將存儲體地址(BK0)例如保存在保存電路HOLD1中。
存儲體BK0與第四時鐘周期的下降沿同步地開始輸出讀數(shù)據(jù)DT(0a)(圖6的(d))。就是說，在該存儲器MEM中，從接收到讀命令RD到輸出讀數(shù)據(jù)DT之間的時鐘周期數(shù)(讀等待時間)為“4”。然后，存儲體BK0在第五時鐘MCLK上升之前完成讀訪問操作。因此，存儲器MEM需要四個時鐘周期來執(zhí)行一次讀操作。就是說，存儲器MEM的讀訪問周期為4個時鐘周期。
控制CNTL順序輸出第二到第四訪問請求(RD、AD(0b、0c、0d))(圖6的(e))。存儲器MEM與第二到第四時鐘MCLK同步地順序接收訪問請求(RD、AD(0b、0c、0d))(圖6的(f))。訪問請求被臨時保存在存儲體控制電路BACNT的保存電路HREQ中。保存電路HREQ保存訪問請求，直到存儲體控制電路BACNT輸出與各個訪問請求相對應(yīng)的訪問開始信號STRT1為止。圖3所示地址比較單元26檢測到從保存電路HOLD1輸出的已保存存儲體地址HBA1(BK0)與新提供的存儲體地址BA(BK0)彼此相符，并激活符合信號COIN。
響應(yīng)于符合信號COIN的激活，圖1所示比較結(jié)果輸出單元28與第三時鐘MCLK的上升沿同步地將忙信號BSY激活到低電平(圖6的(g))。響應(yīng)于符合信號COIN的激活，存儲體控制電路BACNT判定接收到的訪問請求針對的是當(dāng)前正在執(zhí)行訪問操作的存儲體BK0。存儲體控制電路BACNT響應(yīng)于符合信號COIN輸出符合信號COIN1。
當(dāng)不保存針對當(dāng)前正在執(zhí)行訪問操作的存儲體BK的下一訪問請求時，存儲體控制電路BACNT使保存在地址保存單元24中的存儲體BK的地址無效。例如，無效定時是作為訪問操作的執(zhí)行周期的4個時鐘周期中的第三時鐘CLK的上升沿。另一方面，當(dāng)保存針對當(dāng)前正在執(zhí)行訪問操作的存儲體BK的新訪問請求時，存儲體控制電路BACNT保持保存在地址保存單元24中的存儲體BK的地址有效。在該示例中，由于針對存儲體BK0的四個讀命令RD被連續(xù)提供，因此保存在地址保存單元24中的存儲體BK0的地址在第15時鐘CLK的上升沿之前都不會被無效。
控制器CNTL與第四時鐘CCLK的上升沿同步地接收忙信號BSY的激活(圖6的(h))。圖4所示控制器CNTL的時鐘控制單元CCNT響應(yīng)于忙信號BSY的激活而停止生成內(nèi)部時鐘CCLK(圖6的(i))。當(dāng)內(nèi)部時鐘CLK被停止時，控制器CNTL的存儲器控制單元MCNT的操作被抑制。因此，新命令CMD和新地址AD的輸出被停止，并且第五讀命令RD和地址AD(0e)被保持輸出(圖6的(j))。
同時，在存儲器MEM中，圖1所示的時鐘控制單元10響應(yīng)于符合信號COIN1的激活而停止生成內(nèi)部時鐘MCLK(圖6的(k))。當(dāng)內(nèi)部時鐘MCLK被停止時，存儲器MEM的數(shù)據(jù)輸出單元12、數(shù)據(jù)輸入單元14、命令輸入單元18和地址輸入單元20的操作被抑制。具體而言，數(shù)據(jù)輸出單元12保持輸出讀數(shù)據(jù)DT(0a)(圖6的(l))。這有助于在控制器CNTL一側(cè)的控制，隨后將描述。命令輸入單元18和地址輸入單元20停止接收新命令CMD和新地址AD并保持保存已接收到的讀命令RD和地址AD(0d)(圖6的(m))。停止接收新命令CMD和新地址AD使得可以防止未被證實(shí)的命令CMD和地址AD被提供到存儲器MEM，這可以防止存儲器MEM的誤操作。
存儲體控制單元22和存儲體BK與時鐘CLK同步工作，從而使它們即使在內(nèi)部時鐘MCLK停止時也可以繼續(xù)它們的操作。地址比較單元26使符合信號COIN保持活動，直到對應(yīng)于地址AD(0b、0c)的針對存儲體BK0的讀訪問操作完成，并且對應(yīng)于地址AD(0d)的針對存儲體BK0的讀訪問操作被執(zhí)行為止。因此，比較結(jié)果輸出單元28使忙信號BSY保持活動(圖6的(n))。
在對應(yīng)于第四讀命令RD的讀訪問操作(BK0的d)開始之后，存儲體控制單元22判定不再有尚未執(zhí)行的針對存儲體BK0的訪問操作?；诖伺卸?，圖3所示地址保存單元24的保存控制電路HCNT使指示存儲體BK0的存儲體地址BA無效。由于不再有待比較的已保存存儲體地址HBA，因此地址比較單元26使符合信號COIN去激活。響應(yīng)于符合信號COIN的去激活，符合信號COIN1與忙信號BSY與第15時鐘CLK同步地被去激活到高電平(圖6的(o))。
控制器CNTL與第16時鐘CLK同步地接收忙信號BSY的去激活(圖6的(p))。圖4所示的時鐘控制單元CCNT響應(yīng)于忙信號BSY的去激活重新開始生成第17時鐘CCLK以及后續(xù)時鐘CCLK(圖6的(q))。因此，控制器CNTL的存儲器控制單元MCNT重新開始數(shù)據(jù)DT的接收操作并且重新開始命令CMD和地址AD的輸出操作。具體而言，存儲器控制單元MCNT接收讀數(shù)據(jù)DT(0a)并輸出對應(yīng)于第6讀命令RD的地址AD(1f)(圖6的(r))。
同時，在存儲器MEM中，時鐘控制單元10響應(yīng)于符合信號COIN1的去激活重新開始生成內(nèi)部時鐘MCLK(圖6的(s))。因此，存儲器MEM重新開始命令CMD和地址AD的接收操作并且重新開始數(shù)據(jù)DT的輸出操作。具體而言，存儲器MEM的命令輸入單元18和地址輸入單元20與時鐘MCLK同步地順序接收兩個連續(xù)的讀命令RD和地址AD(0e、1f)(圖6的(t))。
當(dāng)?shù)刂稟D(0e、1f)被提供時，不存在執(zhí)行訪問操作的存儲體BK，因此，地址HBA、BA的比較結(jié)果指示不相符。就是說，符合信號COIN不被激活。因此，存儲體控制單元22順序開始對存儲體BK0、BK1的讀操作。由于讀操作是在比較結(jié)果指示不相符時立即開始的，因此可以將讀訪問周期減小到最小。存儲器MEM的數(shù)據(jù)輸出單元12與第18到22時鐘MCLK同步地順序輸出讀數(shù)據(jù)DT(0b、0c、0d、0e、1f)(圖6的(u))。
地址保存單元24根據(jù)響應(yīng)于讀命令RD(0e)從存儲體控制單元22提供的控制信號CNT將存儲體地址(BK0)例如保存在保存電路HOLD1中。此外，地址保存單元24根據(jù)響應(yīng)于讀命令RD(0f)從存儲體控制單元22提供的控制信號CNT將存儲體地址(BK1)例如保存在保存電路HOLD2中。由于這兩個存儲體地址彼此不同，因此忙信號BSY沒有被激活。
在圖6的波形中，由于時鐘MCLK被半路停止，因此讀操作表現(xiàn)出被延遲。但是，所有讀數(shù)據(jù)DT都是在從提供讀命令RD起經(jīng)過時鐘MCLK的四個時鐘(讀等待時間＝“4”)之后被輸出的。
控制器CNTL與第17到22時鐘同步地接收來自存儲器MEM的讀數(shù)據(jù)DT(圖6的(v))。即使在時鐘MCLK被停止時，存儲器MEM也繼續(xù)輸出讀數(shù)據(jù)DT(0a)。因此，控制器CNTL可以與其輸出被重新開始的時鐘CCLK的第一上升沿同步地接收讀數(shù)據(jù)DT(0a)。就是說，控制器CNTL可以在任意定時接收讀數(shù)據(jù)DT，而不依賴于存儲器MEM一側(cè)的控制定時。因此，可以有助于控制器CNTL的定時設(shè)計。
同樣的控制器CNTL中，所有讀數(shù)據(jù)DT都是在從提供讀命令RD起經(jīng)過時鐘CCLK的5個時鐘之后被接收的。就是說，時鐘MCLK、CCLK與忙信號BSY和符合信號COIN相關(guān)聯(lián)地被停止和重新開始，從而使讀等待時間可以保持恒定。
圖7示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例。同樣在該示例中，控制器CNTL連續(xù)6次向存儲器MEM提供讀命令RD。但是，前兩個讀命令RD和最后一個讀命令RD是針對存儲體BK0的請求，而其他三個讀命令RD是針對存儲體BK1-3的請求。波形中的數(shù)字和字母與圖6的意義相同。除了地址AD的值不同之外，第6時鐘周期之前的波形與圖6相同。此外，除了將操作的存儲體BK的值和數(shù)目不同之外，第7時鐘周期和第7時鐘周期之后的波形與圖6中第15時鐘周期和第15時鐘周期之后的波形相同。同樣在該示例中，當(dāng)忙信號BSY活動時，時鐘MCLK、CCLK停止。從存儲器MEM輸出的所有讀數(shù)據(jù)DT的讀等待時間都等于“4”。
在對應(yīng)于第二讀命令RD(BK0的b)的讀訪問操作開始之后，存儲體控制單元22判定不再有尚未執(zhí)行的針對存儲體BK0的訪問操作?；谠撆卸?，圖3所示的保存控制電路HCNT使指示BK0的存儲體地址BA無效。然后，與圖6一樣，符合信號COIN、COIN1和忙信號BSY與第7時鐘CLK同步地被去激活(圖7的(a))。
對應(yīng)于第三到第六讀命令RD的存儲體地址BA(1、2、3、0)都不同(圖7的(b))。換言之，在此后操作中，沒有發(fā)生針對正在執(zhí)行讀操作的存儲體BK的讀訪問請求。因此，忙信號BSY被保持去激活(圖7的(c))。
即使存儲體BK1-2沒有在執(zhí)行訪問操作，存儲體控制電路BACNT也不會立即開始對應(yīng)于保存在保存電路HREQ中的第三和第四訪問請求(1c、2d)的訪問操作，而是在針對存儲體BK0的訪問操作(d)開始之后才開始這些訪問操作。換言之，即使地址HBA、BA彼此不相符，存儲體控制電路BACNT也會在保存電路HREQ已經(jīng)保存了針對另一存儲體BK的訪問請求和地址AD時將訪問請求和地址AD保存在保存電路HREQ中，并且按相應(yīng)已保存的訪問請求的保存順序來執(zhí)行訪問操作。這使得可以按相應(yīng)讀命令RD被提供的順序輸出讀數(shù)據(jù)DT，這可以防止存儲器MEM的誤操作。
此外，存儲體控制電路BACNT不是同時開始對應(yīng)于第三和第四訪問請求(1c、2d)的訪問操作，而是以每隔一個時鐘周期的方式順序開始這些訪問操作。這可以防止用于開始字線WL的激活的定時、用于開始位線預(yù)充電的定時等等在多個存儲體BK中相一致。由于其操作同時開始的電路數(shù)目減少，因此在訪問操作時的峰值電流可被減少，這可以將電源布線的布線寬度等減小到最小。因此，可以防止存儲器MEM的芯片大小增大。
圖8示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例。同樣在該示例中，控制器CNTL連續(xù)6次向存儲器MEM提供讀命令RD。但是，在該示例中，針對存儲體BK0、BK1、BK0、BK2、BK3、BK1的訪問請求被順序提供。在波形中的數(shù)字和字母的意義與圖6相同。
在該示例中，存儲器MEM在執(zhí)行存儲體BK0的讀訪問操作(a)期間接收針對BK0的讀命令RD(0c)。具體而言，對其執(zhí)行訪問操作的已保存存儲體地址HBA1(BK0)與新提供的存儲體地址BA(BK0)相符。因此，忙信號BSY被激活(圖8的(a))。
當(dāng)對應(yīng)于第三讀命令RD(BK0的c)的讀訪問操作開始時，不再有其相應(yīng)訪問操作尚未開始的針對存儲體BK0的讀命令RD。因此，與圖6和圖7一樣，忙信號BSY被去激活(圖8的(b))。注意，與圖7一樣，在存儲體BK0的訪問操作(c)開始之后，在存儲體控制電路BACNT的控制下順序開始存儲體BK2-3的訪問操作(圖8的(c))。在忙信號BSY活動時，時鐘MCLK、CCLK被停止，而所有讀數(shù)據(jù)DT的輸出都帶有讀等待時間＝“4”。
圖9示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例。在該示例中，控制器CNTL連續(xù)6次向存儲器MEM提供寫命令WR。前5個寫命令WR是針對存儲體BK0的請求，而最后一個寫命令WR是針對存儲體BK1的請求。波形中的數(shù)字和字母的意義與圖6相同。注意，可以提供刷新命令來取代任意寫命令WR。這也適用于隨后將描述的圖10到圖12。在此情況下，除了在對應(yīng)于刷新命令的刷新操作(訪問操作)期間不輸入寫數(shù)據(jù)DT之外，存儲器MEM的操作與寫訪問操作相同。如上所述，存儲器MEM在每次接收到寫命令WR(訪問請求)時接收一次從控制器CNTL提供的寫數(shù)據(jù)(8位)，以將接收到的寫數(shù)據(jù)DT寫入根據(jù)地址AD選擇的存儲體BK中。
除了是提供寫命令WR而不是提供圖6中的讀命令RD，并且寫數(shù)據(jù)DT與寫命令WR和寫地址AD同步地被提供到存儲器MEM之外，圖9的操作與圖6的操作相同。就是說，所有寫訪問操作都是在4個時鐘周期中執(zhí)行的(寫等待時間＝“4”)。因此，除了數(shù)據(jù)DT的輸入/輸出操作之外，存儲體控制電路BACNT和訪問控制電路ACS在與讀訪問操作的定時相同的定時上執(zhí)行寫訪問操作。因此，時鐘MCLK、CCLK在第5到第16時鐘周期期間被停止。
忙信號BSY與第三時鐘CLK同步地被激活，并與第15時鐘CLK同步地被去激活。由于時鐘MCLK被停止，因此存儲器MEM的數(shù)據(jù)輸入單元14停止新數(shù)據(jù)DT的輸入操作并繼續(xù)保持已接收到的寫數(shù)據(jù)DT(0d)(圖9的(a))。停止接收新數(shù)據(jù)DT可以防止未經(jīng)證實(shí)的數(shù)據(jù)DT被提供到存儲器MEM，這可以防止存儲器MEM的誤操作。命令輸入單元18和地址輸入單元20的操作與圖6中的操作相同?？刂破鰿NTL的存儲器控制單元MCNT停止新命令CMD、新地址AD和新寫數(shù)據(jù)DT的輸出操作。就是說，第四寫命令WR、地址AD(0e)和寫數(shù)據(jù)DT(0d)被保持輸出(圖9的(b))。
當(dāng)時鐘MCLK重新開始時，存儲器MEM的命令輸入單元18、地址輸入單元20和數(shù)據(jù)輸入單元14重新開始寫命令WR、地址AD和寫數(shù)據(jù)DT的接收操作(圖9的(c))?？刂破鰿NTL的存儲器控制單元MCNT重新開始新命令CMD、地址AD和寫數(shù)據(jù)DT的輸出操作(圖9的(d))。
圖10示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例。同樣在該示例中，控制器CNTL連續(xù)6次向存儲器MEM提供寫命令WR。但是，前兩個寫命令WR和最后一個寫命令WR是針對存儲體BK0的請求，而其他三個寫命令WR是針對存儲體BK1-3的請求。波形中的數(shù)字和字母的意義與圖6相同。
除了是提供寫命令WR而不是提供圖7中的讀命令RD，并且寫數(shù)據(jù)DT與寫命令WR和寫地址AD同步地被提供到存儲器MEM之外，圖10的操作與圖7的操作相同。就是說，所有寫訪問操作都是在4個時鐘周期中執(zhí)行的(寫等待時間＝“4”)。時鐘MCLK、CCLK在第5到第8時鐘周期期間被停止。在寫訪問操作時存儲器MEM和控制器CNTL的操作與圖9相同。
圖11示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例。同樣在該示例中，控制器CNTL連續(xù)6次向存儲器MEM提供寫命令WR。但是，在該示例中，針對存儲體BK0、BK1、BK0、BK2、BK3、BK1的訪問請求被順序提供。波形中的數(shù)字和字母的意義與圖6相同。
除了是提供寫命令WR而不是提供圖8中的讀命令RD，并且寫數(shù)據(jù)DT與寫命令WR和寫地址AD同步地被提供到存儲器MEM之外，圖11的操作與圖8的操作相同。就是說，所有寫訪問操作都是在4個時鐘周期中執(zhí)行的(寫等待時間＝“4”)。時鐘MCLK、CCLK在第5到第8時鐘周期期間被停止。在寫訪問操作時存儲器MEM和控制器CNTL的操作與圖9相同。
圖12示出根據(jù)第一實(shí)施例的存儲器系統(tǒng)的操作的另一示例。在該示例中，讀訪問請求RD和寫訪問請求WR都被提供到存儲器MEM。由于數(shù)據(jù)端子DT既用于輸入也用于輸出，因此控制器CNTL有必要在與讀數(shù)據(jù)DT的接收定時不一致的定時上輸出寫數(shù)據(jù)DT。因此，用于操作存儲器MEM的信號的定時規(guī)范被設(shè)置為使得寫數(shù)據(jù)DT的定時和讀數(shù)據(jù)DT的定時彼此不相符。波形中的數(shù)字和字母的意義與圖6相同。
在該示例中，存儲器MEM在存儲體BK3的讀訪問操作期間與第9時鐘MCLK同步地接收針對存儲體BK3的讀命令RD(圖12的(a))。因此，忙信號BSY與第10時鐘MCLK同步地被激活，并與第14時鐘MCLK同步地被去激活(圖12的(b))。時鐘MCLK、CCLK在忙信號BSY活動時停止。所有讀訪問周期都是在4個時鐘周期中完成的(讀等待時間＝“4”)。所有寫訪問周期都是在4個時鐘周期中完成的(寫等待時間＝“4”)。
在上述第一實(shí)施例中，存儲器MEM具有同時訪問128個存儲體BK中的4個存儲體BK的功能，并且當(dāng)接收到針對正在執(zhí)行訪問操作的存儲體BK的訪問請求時，輸出忙信號BSY。相對增加不工作的存儲體BK的數(shù)目可以減小忙信號BSY在隨機(jī)訪問時被激活的概率。因此，在隨機(jī)訪問時的數(shù)據(jù)傳輸速率可以被提高。此外，由于通過忙信號BSY被告知了存儲器MEM的狀態(tài)，因此訪問存儲器MEM的控制器CNTL無需判斷是否可連續(xù)執(zhí)行訪問操作，就可以訪問存儲器MEM。這消除了對將存儲在存儲器MEM中的數(shù)據(jù)分配到多個存儲體的高級工作的需求。因此，可以容易地執(zhí)行隨機(jī)訪問，并且不會給系統(tǒng)側(cè)帶來任何負(fù)擔(dān)。
訪問控制電路ACS1-4、控制信號總線CNTB1-4、保存電路HOLD1-4和比較器CMP1-4在數(shù)目上等于訪問周期數(shù)(＝4)，這可以將在存儲器MEM中形成的電路的規(guī)模和布局面積減小到最小，從而可以減小存儲器MEM的芯片大小。
圖13示出本發(fā)明的第二實(shí)施例。相同標(biāo)號被用于指定與第一實(shí)施例所述元件相同的元件，并且其詳細(xì)描述將被省略。該實(shí)施例的半導(dǎo)體存儲器MEM例如是時鐘同步型偽SRAM。偽SRAM具有DRAM的存儲單元以及與SRAM相同的輸入/輸出接口。偽SRAM在內(nèi)部自動執(zhí)行對存儲單元的刷新操作。訪問偽SRAM的控制器能夠在不知道刷新操作的情況下訪問偽SRAM。提供到命令端子CMD的訪問命令是讀命令和寫命令，不存在刷新命令。
存儲器MEM具有存儲體控制單元22A、地址保存單元24A和地址比較單元26A，用以取代第一實(shí)施例的存儲器MEM中的存儲體控制單元22、地址保存單元24和地址比較單元26。該半導(dǎo)體存儲器MEM還新添加了刷新計時器32(內(nèi)部訪問請求生成單元)、刷新地址計數(shù)器34、地址選擇器36、控制信號總線CNTB5和連接到控制信號總線CNTB5的開關(guān)部件SW。其他配置與第一實(shí)施例相同。
刷新計時器32以預(yù)定周期生成刷新請求RREQ(內(nèi)部訪問請求)。刷新地址計數(shù)器34是與刷新請求RREQ同步地更新刷新地址RAD的計數(shù)器。刷新地址RAD是指示連接到將對其執(zhí)行刷新操作的存儲單元MC的字線WL的地址。在存儲體控制單元22A的控制下，地址選擇器36將經(jīng)由地址端子AD提供的地址AD和刷新地址RAD之一輸出到存儲體控制單元22A和地址保存單元24A。
圖14示出圖13所示存儲體控制單元22A的細(xì)節(jié)。存儲體控制單元22A除了具有圖2所示結(jié)構(gòu)之外，還具有用于生成將被輸出到控制信號總線CNTB5的訪問控制信號ACNT5的訪問控制電路ACS5。存儲體控制單元22A的存儲體控制電路BACNT具有仲裁器ARB，用于在訪問命令RD、WR和刷新請求RREQ(刷新命令)彼此競爭時判定優(yōu)先級順序。保存單元HREQ除了第一實(shí)施例的功能之外，還具有臨時保存刷新請求RREQ的功能。
存儲體控制電路BACNT將用于操作訪問控制電路ACS5的訪問開始信號STRT5輸出到訪問控制電路ACS5，并從訪問控制電路ACS5接收訪問結(jié)束信號END5。此外，存儲體控制電路BACNT接收訪問命令CMD(RD、WR)和作為訪問命令的刷新命令RREQ，以經(jīng)由訪問控制電路ACS1-5對存儲體BK0-127執(zhí)行讀訪問操作、寫訪問操作和刷新操作。存儲體控制單元22A中的其他配置與第一實(shí)施例的存儲體控制單元22相同。
圖15示出圖13所示地址保存單元24A和地址比較單元26A的細(xì)節(jié)。地址保存單元24A除了具有圖3所示結(jié)構(gòu)之外，還具有用于輸出已保存的存儲體地址HBA5的保存電路HOLD5。地址保存單元24A的保存控制電路HCNT將設(shè)置信號SET5和存儲體地址BA5輸出到保存電路HOLD5。地址保存單元24A中的其他配置與第一實(shí)施例的地址保存單元24相同。
地址比較單元26A除了具有圖3所示結(jié)構(gòu)之外，還具有比較器CMP5，用于將存儲體地址NBA與已保存的存儲體地址HBA5相比較。比較器CMP1-5的輸出被進(jìn)行OR運(yùn)算，并且結(jié)果作為符合信號COIN輸出。地址比較單元26A的其他配置與第一實(shí)施例的地址比較單元26相同。
在該實(shí)施例中，與第一實(shí)施例相同，單元組30具有128個存儲體BK0-127。存儲體BK的訪問周期為4個時鐘周期。這里，訪問周期是用于執(zhí)行一次讀訪問操作、一次寫訪問操作或一次刷新操作所需的時鐘周期數(shù)。刷新操作是響應(yīng)于一個刷新請求RREQ在存儲體BK之一中執(zhí)行的。
在該實(shí)施例中，控制信號總線CNTB的數(shù)目、存儲體控制單元22A的訪問控制電路ACS的數(shù)目、地址保存單元24A的保存電路HOLD的數(shù)目和地址比較單元26A的比較器CMP的數(shù)目都等于訪問周期數(shù)和“1”的和(＝5)。就是說，可同時操作的存儲體BK的數(shù)目為“5”。因此，即使在存儲體BK之一中正在執(zhí)行刷新操作，也可以與時鐘CLK同步地連續(xù)接收讀命令RD和寫命令WR，并且與命令RD、WR相對應(yīng)的每個訪問操作都可以在4個時鐘周期中執(zhí)行(訪問周期數(shù)＝4)。這可以將存儲器MEM的電路規(guī)模減小到最小，從而減小存儲器MEM的芯片大小。
在本發(fā)明中，訪問控制信號ACNT的數(shù)目可以是等于或大于訪問周期數(shù)+1并小于存儲體BK數(shù)目的任意數(shù)目。此外，在響應(yīng)于一個刷新請求RREQ在“n”個存儲體BK中開始刷新操作的情況下，需要這樣的設(shè)計，即可同時操作的存儲體BK的數(shù)目為“4+n”。在此情況下，控制信號總線CNTB的數(shù)目、訪問控制電路ACS的數(shù)目、保存電路HOLD的數(shù)目和比較器CMP的數(shù)目需要是“4+n”。
圖16示出根據(jù)第二實(shí)施例的存儲器系統(tǒng)的操作示例。在該示例中，控制器CNTL連續(xù)5次向存儲器MEM提供讀命令RD。前四個讀命令RD是針對存儲體BK0的請求，最后一個讀命令RD是針對存儲體BK1的請求。此外，針對存儲體BK0的刷新請求RREQ在提供第一讀命令RD之前生成，并且存儲體BK0在第一讀訪問操作之前執(zhí)行刷新操作REF(圖16的(a))。波形中的數(shù)字和字母的意義與圖6相同。
正在其中執(zhí)行刷新操作REF的存儲體BK0的存儲體地址BA被保存在地址保存單元24A中。因此，響應(yīng)于第一讀命令RD的提供輸出忙信號BSY(圖16的(b))。除了第一讀數(shù)據(jù)DT(0b)與第17時鐘MCLK同步地被輸出之外，存儲器MEM此后的操作與圖6相同。除了第一讀命令RD(0b)與第一時鐘CCLK同步地被輸出并且第一讀數(shù)據(jù)DT(0b)與第18時鐘CCLK同步地被接收之外，控制器CNTL的操作與圖6相同。因此，在該實(shí)施例中，即使在內(nèi)部自動執(zhí)行刷新操作REF，所有讀數(shù)據(jù)DT也都可以在讀等待時間＝“4”的情況下被輸出。換言之，控制器CNTL可以在不知道刷新操作的情況下訪問存儲器MEM。
圖17示出根據(jù)第二實(shí)施例的存儲器系統(tǒng)的操作的另一示例。在該示例中，控制器CNTL連續(xù)5次向存儲器MEM提供寫命令WR。前四個寫命令WR是針對存儲體BK0的請求，最后一個寫命令WR是針對存儲體BK1的請求。此外，針對存儲體BK0的刷新請求RREQ在提供第一寫命令WR之前生成，并且存儲體BK0在第一寫訪問操作之前執(zhí)行刷新操作REF(圖17的(a))。波形中的數(shù)字和字母的意義與圖6相同。
除了沒有提供第一寫數(shù)據(jù)DT(0a)之外，存儲器MEM在刷新操作之后的操作與圖9相同。因此，在該實(shí)施例中，與圖16一樣，即使在內(nèi)部自動執(zhí)行刷新操作REF，所有寫訪問操作也都可以在寫等待時間＝“4”的情況下被執(zhí)行。換言之，控制器CNTL可以在不知道刷新操作的情況下訪問存儲器MEM。
上述第二實(shí)施例也可以提供與上述第一實(shí)施例相同的效果。另外，在該實(shí)施例中，當(dāng)存儲器MEM具有在內(nèi)部自動執(zhí)行刷新操作的功能時，控制器CNTL也可以在無需判斷是否可連續(xù)執(zhí)行訪問操作的情況下基于忙信號BSY來訪問存儲器MEM。因此，可以容易地執(zhí)行隨機(jī)訪問，而不給系統(tǒng)側(cè)帶來任何負(fù)擔(dān)。
圖18示出本發(fā)明的第三實(shí)施例。相同的標(biāo)號被用于指定與第一和第二實(shí)施例相同的元件，并且省略其詳細(xì)描述。在該實(shí)施例中，存儲器系統(tǒng)被形成為系統(tǒng)級封裝SIP。該SIP具有第一實(shí)施例的半導(dǎo)體存儲器和訪問該半導(dǎo)體存儲器MEM的控制器CNTL?？刂破鰿NTL與圖4相同。注意，第二實(shí)施例的存儲器MEM也可用于構(gòu)成SIP。SIP的操作與上述圖6到圖12或圖16到圖17中的操作相同。上述第三實(shí)施例也可以提供與上述第一和第二實(shí)施例相同的效果。
圖19示出本發(fā)明的第四實(shí)施例。相同的標(biāo)號被用于指定與第一和第二實(shí)施例相同的元件，并且省略其詳細(xì)描述。在該實(shí)施例中，半導(dǎo)體存儲器MEM和控制器CNTL被安裝在印制電路板PCB上以構(gòu)成存儲器系統(tǒng)。該半導(dǎo)體存儲器MEM和控制器CNTL與第一實(shí)施例(圖4)相同。注意，第二實(shí)施例的存儲器MEM也可用于構(gòu)成該P(yáng)CB。該P(yáng)CB的操作與上述圖6到圖12或圖16到圖17中的操作相同。上述第四實(shí)施例也可以提供與上述第一和第二實(shí)施例相同的效果。
圖20示出本發(fā)明的第五實(shí)施例。相同的標(biāo)號被用于指定與第一和第二實(shí)施例相同的元件，并且省略其詳細(xì)描述。在該實(shí)施例中，存儲器系統(tǒng)被形成為集成在硅基板上的系統(tǒng)LSI(SOC)。該SOC具有三個半導(dǎo)體存儲器MEM和一個訪問這些半導(dǎo)體存儲器MEM的控制器CNTL。
這些存儲器MEM被分配到不同的地址空間并被連接到它們共用的命令線CMD、地址線AD和數(shù)據(jù)線DT?？刂破鰿NTL輸出命令CMD、地址AD和寫數(shù)據(jù)ST并接收讀數(shù)據(jù)DT。命令CMD包括用于激活存儲器MEM的片選信號?？刂破鰿NTL通過使用片選信號來訪問存儲器MEM之一。
對于其中每個存儲器MEM，可以使用第一或第二實(shí)施例的存儲器MEM。但是，當(dāng)激活忙信號BSY時，比較結(jié)果輸出單元29將忙信號BSY設(shè)置到低邏輯電平(第一邏輯電平)，并且在去激活忙信號BSY時，不是將忙信號BSY設(shè)置到高邏輯電平，而是將其設(shè)置到高阻狀態(tài)(開路狀態(tài))。因此，比較結(jié)果輸出單元29具有三態(tài)輸出緩沖器(未示出)，其輸出被連接到忙端子BSY。
從存儲器MEM分別輸出的忙信號BSY被輸出到公共的忙信號線BSY。公共的忙信號線BSY經(jīng)由電阻器R1被連接到電源線VDD。就是說，公共的忙信號線BSY被拉高。因此，當(dāng)忙信號BSY不活動時，公共的忙信號線BSY被設(shè)置到高邏輯電平(第二邏輯電平)。電阻器R1和電源線VDD充當(dāng)電平固定部件。
當(dāng)公共的忙信號線BSY具有低邏輯電平時，控制器CNTL的時鐘控制單元CCNT識別出忙信號BSY活動，以停止生成時鐘CCLK。當(dāng)公共的忙信號線BSY具有高邏輯電平時，時鐘控制單元CCNT識別出忙信號BSY不活動，以重新開始生成時鐘CCLK。以這種方式，在該實(shí)施例中，控制器CNTL可以從單個公共的忙信號線BSY中識別出從存儲器分別輸出的忙信號BSY。
上述第五實(shí)施例也可以提供與上述第一和第二實(shí)施例相同的效果。另外，由于該存儲器系統(tǒng)包括多個存儲器MEM，因此可以減小忙信號BSY在控制器CNTL隨機(jī)訪問存儲器MEM時被激活的概率。因此，可以提高在隨機(jī)訪問時的數(shù)據(jù)傳輸速率。
以上實(shí)施例已經(jīng)描述了將本發(fā)明應(yīng)用到SDRAM和時鐘同步型偽SRAM的示例。本發(fā)明并不局限于這樣的實(shí)施例。例如，本發(fā)明可被應(yīng)用到時鐘同步型SRAM或NOR型閃存。
以上第二實(shí)施例已經(jīng)描述了以預(yù)定周期生成刷新請求RREQ以作為內(nèi)部訪問請求的示例。本發(fā)明并不局限于這樣的實(shí)施例。例如，在存儲器MEM具有用于在加電時自動救濟(jì)錯誤存儲單元MC的救濟(jì)電路的情況下，可以以預(yù)定周期生成救濟(jì)操作周期，作為內(nèi)部訪問請求。該救濟(jì)電路具有周期性地順序選擇字線WL并生成用于救濟(jì)錯誤存儲單元MC的糾錯碼(ECC)的電路；以及保存糾錯碼的存儲單元MC。
前述實(shí)施例已經(jīng)描述了地址比較單元26、26a比較存儲體地址BA的所有位(7位)的示例。本發(fā)明并不局限于這樣的實(shí)施例。例如，地址比較單元26、26a可以比較存儲體地址BA的部分位(例如低階6位)。在此情況下，同樣在相鄰存儲體BK正在執(zhí)行訪問操作時使忙信號BSY保持活動。在此時，存儲器MEM的隨機(jī)訪問的概率為90.1％。該概率等于在提供64個存儲體BK情況下的概率。但是，即使具有這種概率，如果可以滿足存儲器系統(tǒng)的數(shù)據(jù)傳輸速率的規(guī)范，也可以減小地址保存單元24、24A、地址比較單元26、26a和存儲體控制單元22、22a的電路規(guī)模，并且可以減小這些電路中提供的信號線的數(shù)目。因此，可以減小存儲器MEM的大小，這可以縮減存儲器系統(tǒng)的成本。
以上第五實(shí)施例已經(jīng)描述了存儲器系統(tǒng)被形成為SOC的示例。本發(fā)明并不局限于這樣的實(shí)施例。例如，存儲器系統(tǒng)可以被形成為如第三實(shí)施例所示的SIP和如第四實(shí)施例所示的PCB。
以上第一實(shí)施例已經(jīng)描述了與時鐘CLK同步地順序執(zhí)行從控制器CNTL輸出訪問地址AD、由存儲器MEM接收訪問地址AD、地址HBA、BA的比較操作、輸出比較結(jié)果，以及由控制器CNTL接收比較結(jié)果的示例。本發(fā)明并不局限于這樣的實(shí)施例。例如，這些操作可以按預(yù)定延遲時間的間隔順序執(zhí)行。尤其當(dāng)本發(fā)明被應(yīng)用到時鐘異步型半導(dǎo)體存儲器時，上述操作需要以延遲時間來控制。
本發(fā)明可應(yīng)用于具有多個存儲體的半導(dǎo)體存儲器以及具有該半導(dǎo)體存儲器和控制器的存儲器系統(tǒng)。
權(quán)利要求
1.一種半導(dǎo)體存儲器，包括多個存儲體，其中每個存儲體具有存儲單元并可彼此獨(dú)立地操作；存儲體控制單元，其控制對所述存儲體的訪問操作；地址保存單元，其保存指示當(dāng)前處在訪問操作中的存儲體的存儲體地址；地址比較單元，其將由所述地址保存單元保存的存儲體地址與包括在與來自外部的訪問請求一起提供的外部地址中的存儲體地址相比較；以及比較結(jié)果輸出單元，其在所述地址比較單元的比較結(jié)果指示相符時使忙信號保持激活，其中所述存儲體的數(shù)目大于可由所述存儲體控制單元同時訪問的存儲體的數(shù)目。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器，其中在每個訪問請求之后，所述存儲體控制單元訪問所述存儲體之一，以便向所述半導(dǎo)體存儲器的外部輸出一次數(shù)據(jù)或從所述半導(dǎo)體存儲器的外部接收一次數(shù)據(jù)。
3.如權(quán)利要求1所述的半導(dǎo)體存儲器，其中所述地址保存單元在對應(yīng)于所述外部地址的存儲體正處于訪問操作中時保存所述外部地址中所包括的存儲體地址；并且所述存儲體控制單元在所述比較結(jié)果指示相符時臨時保存所述訪問請求和所述外部地址，而在所述比較結(jié)果指示不相符時開始到對應(yīng)于所述外部地址的存儲體的訪問操作。
4.如權(quán)利要求3所述的半導(dǎo)體存儲器，其中，在所述存儲體控制單元臨時保存所述訪問請求和所述外部地址的情況下，所述存儲體控制單元即使在所述比較結(jié)果指示不相符時也臨時保存新訪問請求和新外部地址，并且按其保存訪問請求的順序執(zhí)行訪問操作。
5.如權(quán)利要求1所述的半導(dǎo)體存儲器，其中所述半導(dǎo)體存儲器與時鐘同步地操作；所述訪問操作在對應(yīng)于作為預(yù)定時鐘周期數(shù)的訪問周期數(shù)的時間段中被執(zhí)行一次；并且由所述地址保存單元保存的存儲體地址的數(shù)目等于或大于所述訪問周期數(shù)并小于所述存儲體的數(shù)目。
6.如權(quán)利要求1所述的半導(dǎo)體存儲器，其中所述地址保存單元保存所述存儲體地址的至少一部分；并且所述地址比較單元將所述存儲體地址的至少一部分與包括在所述外部地址中的存儲體地址的至少一部分相比較。
7.如權(quán)利要求1所述的半導(dǎo)體存儲器，其中所述半導(dǎo)體存儲器與時鐘同步地操作；在對應(yīng)于作為預(yù)定時鐘周期數(shù)的訪問周期數(shù)的時間段中所述訪問操作被執(zhí)行一次；所述存儲體控制單元包括多個存儲體訪問電路，其中每個存儲體訪問電路獨(dú)立地訪問所述存儲體之一；并且所述存儲體訪問電路的數(shù)目等于或大于所述訪問周期數(shù)并小于所述存儲體的數(shù)目。
8.如權(quán)利要求1所述的半導(dǎo)體存儲器，還包括內(nèi)部訪問請求生成單元，其生成用于訪問所述存儲體的內(nèi)部訪問請求，其中所述半導(dǎo)體存儲器與時鐘同步地操作；在對應(yīng)于作為預(yù)定時鐘周期數(shù)的訪問周期數(shù)的時間段中所述訪問操作被執(zhí)行一次；所述存儲體控制單元包括多個存儲體訪問電路，其中每個存儲體訪問電路獨(dú)立地訪問所述存儲體之一；并且所述存儲體訪問電路的數(shù)目等于或大于所述訪問周期數(shù)加1并小于所述存儲體的數(shù)目。
9.如權(quán)利要求7或8所述的半導(dǎo)體存儲器，還包括分別與所述存儲體訪問電路相對應(yīng)地提供的多個控制信號總線，通過這些控制信號總線，從各個存儲體訪問電路輸出的訪問控制信號被提供到所述存儲體。
10.如權(quán)利要求1所述的半導(dǎo)體存儲器，其中所述地址比較單元與第一定時同步地執(zhí)行比較操作，所述第一定時是從提供所述外部地址起經(jīng)過第一時間的時間點(diǎn)；并且所述比較結(jié)果輸出單元與在所述第一定時之后到來的第二定時同步地輸出所述忙信號。
11.如權(quán)利要求1所述的半導(dǎo)體存儲器，還包括數(shù)據(jù)輸出單元，其將從所述存儲體讀取的數(shù)據(jù)輸出到外部，其中，當(dāng)在所述存儲體之一處于作為訪問操作的讀操作中的同時所述地址比較單元的比較結(jié)果指示相符時，所述數(shù)據(jù)輸出單元輸出從當(dāng)前處于讀操作中的存儲體讀取的數(shù)據(jù)，并且在所述比較結(jié)果指示相符時繼續(xù)輸出該讀數(shù)據(jù)。
12.如權(quán)利要求1所述的半導(dǎo)體存儲器，還包括數(shù)據(jù)輸入單元，其接收將從外部寫入所述存儲體的數(shù)據(jù)，其中所述數(shù)據(jù)輸入單元在所述地址比較單元的比較結(jié)果指示相符時停止接收新數(shù)據(jù)。
13.如權(quán)利要求1所述的半導(dǎo)體存儲器，還包括地址接收單元，其接收所述外部地址，其中所述地址輸入單元在所述地址比較單元的比較結(jié)果指示相符時停止接收新外部地址。
14.一種包括至少一個半導(dǎo)體存儲器和具有訪問控制單元的控制器的存儲器系統(tǒng)，所述訪問控制單元控制對所述半導(dǎo)體存儲器的訪問，其中所述至少一個半導(dǎo)體存儲器包括多個存儲體，其中每個存儲體具有存儲單元并可彼此獨(dú)立地操作；存儲體控制單元，其控制對所述存儲體的訪問操作；地址保存單元，其保存指示當(dāng)前處在訪問操作中的存儲體的存儲體地址；地址比較單元，其將由所述地址保存單元保存的存儲體地址與包括在與來自外部的訪問請求一起提供的外部地址中的存儲體地址相比較；以及比較結(jié)果輸出單元，其在所述地址比較單元的比較結(jié)果指示相符時使忙信號保持激活，所述控制器包括所述訪問控制單元，其輸出訪問命令、所述外部地址和用于訪問所述半導(dǎo)體存儲器的寫數(shù)據(jù)，并且從所述半導(dǎo)體存儲器接收讀數(shù)據(jù)；以及比較結(jié)果接收單元，其接收所述忙信號，并且所述訪問控制單元在所述比較結(jié)果接收單元接收被激活的忙信號時停止下一訪問命令、下一外部地址和下一寫數(shù)據(jù)的輸出，并停止讀數(shù)據(jù)的接收。
15.如權(quán)利要求14所述的存儲器系統(tǒng)，其中所述地址比較單元與第一定時同步地執(zhí)行比較操作，所述第一定時是從提供所述外部地址起經(jīng)過第一時間的時間點(diǎn)；所述比較結(jié)果輸出單元與在所述第一定時之后到來的第二定時同步地輸出所述忙信號；所述訪問控制單元與比所述第一定時更早到來的第三定時同步地輸出所述訪問命令和所述外部地址；并且所述比較結(jié)果接收單元與比所述第二定時更晚到來的第四定時同步地接收所述忙信號。
16.如權(quán)利要求14所述的存儲器系統(tǒng)，其中所述控制器在所述比較結(jié)果接收單元正在接收被激活的忙信號時停止用于操作所述訪問控制單元的內(nèi)部時鐘。
17.如權(quán)利要求14所述的存儲器系統(tǒng)，其中所述控制器訪問被分配在彼此不同的地址空間中的多個半導(dǎo)體存儲器；其中每個半導(dǎo)體存儲器包括輸出所述忙信號的忙端子；其中每個半導(dǎo)體存儲器的所述比較結(jié)果輸出單元在激活所述忙信號時將所述忙端子的電平設(shè)置為第一邏輯電平，而在去激活所述忙信號時將所述忙端子設(shè)置在開路狀態(tài)中；并且所述存儲體系統(tǒng)還包括將所述忙端子連接到所述控制器的比較結(jié)果接收單元的公共信號線；以及連接到所述公共信號線的電平固定部件，該電平固定部件在所有忙端子都處于開路狀態(tài)時將所述公共信號線的電平設(shè)置為第二邏輯電平，所述第二邏輯電平與所述第一邏輯電平相反。
18.一種包括半導(dǎo)體存儲器和控制器的存儲器系統(tǒng)的操作方法，所述半導(dǎo)體存儲器具有多個可同時操作的存儲體，所述控制器具有控制對所述半導(dǎo)體存儲器的訪問的訪問控制單元，該操作方法包括以下步驟當(dāng)接收到針對當(dāng)前處于訪問操作中的存儲體的訪問命令時，所述半導(dǎo)體存儲器激活忙信號，并且保持激活忙信號，直到當(dāng)前執(zhí)行的訪問操作完成為止；以及在接收到激活的忙信號時，所述控制器停止向所述半導(dǎo)體存儲器輸出下一訪問命令。
19.如權(quán)利要求18所述的存儲器系統(tǒng)的操作方法，還包括以下步驟與時鐘同步地操作所述半導(dǎo)體存儲器和所述控制器；以及所述控制器與從所述時鐘生成的內(nèi)部時鐘同步地訪問所述半導(dǎo)體存儲器，響應(yīng)于所述忙信號的激活停止所述內(nèi)部時鐘，以及響應(yīng)于所述忙信號的去激活重新開始所述內(nèi)部時鐘的生成。
20.如權(quán)利要求18所述的存儲器系統(tǒng)的操作方法，還包括以下步驟與時鐘同步地操作所述半導(dǎo)體存儲器和所述控制器；以及所述半導(dǎo)體存儲器與從所述時鐘生成的內(nèi)部時鐘同步地訪問所述存儲體，響應(yīng)于所述忙信號的激活停止所述內(nèi)部時鐘，以及響應(yīng)于所述忙信號的去激活重新開始所述內(nèi)部時鐘的生成。
全文摘要
本發(fā)明提供了一種存儲器系統(tǒng)，其包括具有多個存儲體的半導(dǎo)體存儲器和訪問該半導(dǎo)體存儲器的控制器。存儲體的數(shù)目大于被同時訪問的存儲體的數(shù)目。當(dāng)接收到針對當(dāng)前正在執(zhí)行訪問操作的存儲體的訪問命令時，半導(dǎo)體存儲器激活忙信號，并使忙信號保持活動，直到當(dāng)前執(zhí)行的訪問操作完成為止?？刂破髟诮邮盏郊せ畹拿π盘枙r停止輸出下一訪問命令?；诮邮盏降拿π盘?，控制器判斷下一訪問命令是否應(yīng)該被輸出到半導(dǎo)體存儲器。因此，可以容易地在具有多個存儲體的半導(dǎo)體存儲器中執(zhí)行隨機(jī)訪問，而不會給系統(tǒng)側(cè)帶來任何負(fù)擔(dān)，這可以提高在隨機(jī)訪問時的數(shù)據(jù)傳輸速率。
文檔編號G11C11/40GK101038783SQ20061009845
公開日2007年9月19日 申請日期2006年7月7日 優(yōu)先權(quán)日2006年3月17日
發(fā)明者內(nèi)田敏也 申請人:富士通株式會社