專利名稱：用于使信號(hào)與時(shí)鐘信號(hào)同步的集成半導(dǎo)體存儲(chǔ)設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于使諸如數(shù)據(jù)信號(hào)之類的信號(hào)與時(shí)鐘信號(hào)同步的集成半導(dǎo)體存儲(chǔ)設(shè)備。本發(fā)明還涉及一種用于使諸如數(shù)據(jù)信號(hào)之類的信號(hào)與時(shí)鐘信號(hào)同步的方法。
背景技術(shù)：
圖1表示了具有存儲(chǔ)單元陣列40的半導(dǎo)體存儲(chǔ)器100。該存儲(chǔ)單元陣列包括設(shè)計(jì)為諸如DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)單元的存儲(chǔ)單元。為了簡(jiǎn)單起見(jiàn)，在存儲(chǔ)單元陣列40中僅表示了一個(gè)存儲(chǔ)單元，其包括存儲(chǔ)電容器SC和選擇晶體管AT。選擇晶體管AT的控制端與字線WL相連。存儲(chǔ)電容器SC與用于施加基準(zhǔn)電勢(shì)的接線端相連，其通過(guò)選擇晶體管的可控路徑與位線BL相連。
與施加到時(shí)鐘端T100的外部時(shí)鐘信號(hào)CLKE同步地控制讀取或者寫入訪問(wèn)。時(shí)鐘接收器電路20接收該外部時(shí)鐘信號(hào)CLKE，并且生成內(nèi)部時(shí)鐘信號(hào)CLKI。與該內(nèi)部時(shí)鐘信號(hào)CLKI相同步地操縱內(nèi)部程序，例如通過(guò)接通和斷開選擇晶體管AT來(lái)激活存儲(chǔ)單元SZ。
為了對(duì)存儲(chǔ)單元進(jìn)行讀取訪問(wèn)，從外部向與控制電路10相連的控制端S100b施加讀取命令RD。因此，為了讀取訪問(wèn)激活存儲(chǔ)單元SZ，并且向用于緩存的輸出電路50提供存儲(chǔ)在存儲(chǔ)單元SZ中的數(shù)據(jù)項(xiàng)DQ。在已經(jīng)接收到讀取命令RD之后，控制電路10與內(nèi)部時(shí)鐘信號(hào)CLKI的上升和下降沿同步地生成內(nèi)部讀取命令信號(hào)PAR。將該內(nèi)部讀取命令信號(hào)PAR發(fā)送到等待時(shí)間計(jì)數(shù)電路30。在根據(jù)施加到控制端S100a的配置信號(hào)MR確定的延遲時(shí)間之后，等待時(shí)間計(jì)數(shù)電路30與內(nèi)部時(shí)鐘信號(hào)CLKI同步地生成時(shí)移內(nèi)部讀取命令信號(hào)OUT。該時(shí)移內(nèi)部讀取命令信號(hào)OUT激勵(lì)輸出電路50。因此，能夠使輸出電路50向數(shù)據(jù)端IO100輸出緩存數(shù)據(jù)項(xiàng)DQ。
由于輸出電路50的內(nèi)部延遲和處理時(shí)間，該數(shù)據(jù)項(xiàng)DQ不能在外部讀取命令RD施加到控制端S100b的時(shí)刻同時(shí)出現(xiàn)，輸出電路50的內(nèi)部延遲和處理時(shí)間主要受到該輸出電路的數(shù)據(jù)路徑延遲時(shí)間tDP和出芯片驅(qū)動(dòng)延遲時(shí)間tOCD的影響。為了避免在已經(jīng)將外部讀取命令RD施加到控制端S100b之后的任意時(shí)刻在數(shù)據(jù)端IO100處生成數(shù)據(jù)項(xiàng)，根據(jù)配置信號(hào)MR將施加外部讀取命令RD與在數(shù)據(jù)端IO100處出現(xiàn)適當(dāng)?shù)臄?shù)據(jù)項(xiàng)的時(shí)刻之間的等待時(shí)間設(shè)為預(yù)定的值。該等待時(shí)間通常由所謂的CAS等待時(shí)間表示。
取代使用單獨(dú)的內(nèi)部時(shí)鐘信號(hào)CLKI，新式SDRAM(同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)設(shè)備以不同的時(shí)鐘域工作。例如，向諸如圖1的時(shí)鐘接收器20的時(shí)鐘接收器施加外部時(shí)鐘信號(hào)，并且該接收器生成系統(tǒng)時(shí)鐘信號(hào)CLKD，該信號(hào)相對(duì)于外部時(shí)鐘信號(hào)CLKE具有延遲。DLL(延遲鎖定回路)電路與用于生成DLL時(shí)鐘信號(hào)DLLCLK的時(shí)鐘接收器電路相連，該DLL時(shí)鐘信號(hào)具有相對(duì)于系統(tǒng)時(shí)鐘信號(hào)CLKD恒定的超前時(shí)間。內(nèi)部讀取命令信號(hào)PAR例如由控制電路10與系統(tǒng)時(shí)鐘信號(hào)CLKD相同步地生成，而時(shí)移內(nèi)部讀取命令信號(hào)OUT由等待時(shí)間計(jì)數(shù)電路30與DLL時(shí)鐘信號(hào)DLLCLK相同步地生成。
圖2表示了時(shí)鐘信號(hào)CLKE、CLKD與DLLCLK之間的關(guān)系。系統(tǒng)時(shí)鐘信號(hào)CLKD相對(duì)于外部時(shí)鐘信號(hào)CLKE延遲了時(shí)鐘接收器延遲時(shí)間tRCV，該時(shí)鐘接收器延遲時(shí)間包括隨后的驅(qū)動(dòng)器延遲時(shí)間。DLL時(shí)鐘信號(hào)DLLCLK“超前”于系統(tǒng)時(shí)鐘信號(hào)CLKD。兩個(gè)時(shí)鐘信號(hào)CLKD與DLLCLK之間的時(shí)移tA等于延遲時(shí)間tRCV、tDP與tOCD之和。DLL電路設(shè)定并保持這種關(guān)系，并且這種關(guān)系在DLL電路鎖定并且時(shí)鐘未切換的任意時(shí)刻均是有效的，例如當(dāng)該集成存儲(chǔ)器按照造成時(shí)鐘信號(hào)非連續(xù)性的功率下降模式工作時(shí)。選擇DLL時(shí)鐘信號(hào)DLLCLK的時(shí)移tA，使得當(dāng)利用時(shí)移內(nèi)部讀取命令信號(hào)OUT在DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記沿激勵(lì)輸出電路50時(shí)，由DLL時(shí)鐘信號(hào)DLLCLK內(nèi)部觸發(fā)的數(shù)據(jù)項(xiàng)DQ表現(xiàn)為與外部時(shí)鐘信號(hào)CLKE的標(biāo)記沿外部對(duì)準(zhǔn)。
時(shí)移tA可以隨著溫度和電源電壓改變。然而，DLL電路將DLL時(shí)鐘信號(hào)DLLCLK反復(fù)調(diào)整為系統(tǒng)時(shí)鐘信號(hào)CLKD。如圖2所示，該DLL時(shí)鐘信號(hào)DLLCLK“超前”于外部時(shí)鐘信號(hào)CLKE和內(nèi)部時(shí)鐘信號(hào)CLKD。外部時(shí)鐘信號(hào)CLKE、系統(tǒng)時(shí)鐘信號(hào)CLKD和DLL時(shí)鐘信號(hào)DLLCLK被標(biāo)記的上升沿按照一定方式相互對(duì)應(yīng)，使得時(shí)鐘接收器電路20生成系統(tǒng)時(shí)鐘信號(hào)CLKD的標(biāo)記上升沿，其延遲相對(duì)于外部時(shí)鐘信號(hào)CLKE的相應(yīng)邊沿激勵(lì)時(shí)鐘接收器電路20的時(shí)刻具有延遲時(shí)間tRCV。此外，如果在DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記上升沿啟動(dòng)輸出電路50，則在外部時(shí)鐘信號(hào)CLKE的標(biāo)記上升沿時(shí)在數(shù)據(jù)端IO100處出現(xiàn)緩存在輸出電路50中的數(shù)據(jù)項(xiàng)。在圖2所示的實(shí)例中，DLL電路按照一定方式生成DLL時(shí)鐘信號(hào)，使得DLL時(shí)鐘信號(hào)DLLCLK的相應(yīng)沿“超前”于系統(tǒng)時(shí)鐘信號(hào)CLKD的相應(yīng)沿1.5個(gè)時(shí)鐘周期的時(shí)移tA。
圖3A表示了兩個(gè)時(shí)鐘信號(hào)CLKD和DLLCLK。DLL時(shí)鐘信號(hào)DLLCLK“超前”于系統(tǒng)時(shí)鐘信號(hào)CLKD。在系統(tǒng)時(shí)鐘域內(nèi)生成內(nèi)部讀取命令信號(hào)PAR，而在DLL時(shí)鐘域內(nèi)生成時(shí)移內(nèi)部讀取命令信號(hào)OUT。如果將要在系統(tǒng)時(shí)鐘信號(hào)CLKD的標(biāo)記上升沿EC0有效的時(shí)刻在數(shù)據(jù)端IO100處出現(xiàn)數(shù)據(jù)信號(hào)，則在DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記上升沿ED0時(shí)該時(shí)移內(nèi)部讀取命令信號(hào)OUT必須是有效的，該標(biāo)記上升沿ED0超前于系統(tǒng)時(shí)鐘信號(hào)CLKD的標(biāo)記上升沿EC0 1.5個(gè)時(shí)鐘周期。然而，在實(shí)際的實(shí)施方式中，這是不可能的，因?yàn)闀r(shí)移內(nèi)部讀取命令信號(hào)OUT是在等待時(shí)間計(jì)數(shù)電路30受到內(nèi)部讀取命令信號(hào)PAR激勵(lì)之后生成的。如果在系統(tǒng)時(shí)鐘信號(hào)CLKD的標(biāo)記上升沿EC0的時(shí)刻生成內(nèi)部讀取命令信號(hào)PAR，則時(shí)移時(shí)鐘信號(hào)DLLCLK的標(biāo)記上升沿ED0已經(jīng)提前經(jīng)過(guò)了1.5個(gè)時(shí)鐘周期。這意味著，利用圖3A所示的時(shí)鐘構(gòu)象(clockconstellation)，等待時(shí)間計(jì)數(shù)電路30能夠生成時(shí)移內(nèi)部讀取命令信號(hào)OUT，其相對(duì)于DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記沿ED0的時(shí)鐘周期僅具有至少兩個(gè)時(shí)鐘周期tCK的目標(biāo)延遲。
圖3B表示了比圖3A所示的時(shí)鐘信號(hào)具有更高頻率的系統(tǒng)時(shí)鐘信號(hào)CLKD和DLL時(shí)鐘信號(hào)DLLCLK。時(shí)移tA與圖3A所示的時(shí)移相同，這是因?yàn)闀r(shí)移僅取決于數(shù)據(jù)路徑延遲時(shí)間tDP、出芯片驅(qū)動(dòng)器延遲時(shí)間tOCD和時(shí)鐘接收器延遲時(shí)間tRCV的恒定參數(shù)。由于頻率更高，系統(tǒng)時(shí)鐘信號(hào)CLKD和DLL時(shí)鐘信號(hào)DLLCLK的相應(yīng)沿EC0和ED0相對(duì)于彼此時(shí)移了大約三個(gè)時(shí)鐘信號(hào)。如果內(nèi)部讀取命令信號(hào)PAR在系統(tǒng)時(shí)鐘信號(hào)CLKD的標(biāo)記沿EC0時(shí)是有效的，則僅在相對(duì)于DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記上升沿0延遲了3、4、......、m個(gè)時(shí)鐘周期的上升沿ED3、ED4、......、EDm時(shí)生成時(shí)移內(nèi)部讀取命令信號(hào)OUT。
如果時(shí)鐘頻率非常低，例如如圖3C所示，利用系統(tǒng)時(shí)鐘信號(hào)CLKD的標(biāo)記上升沿EC0生成并觸發(fā)內(nèi)部讀取命令信號(hào)PAR，該標(biāo)記上升沿EC0超前于DLL時(shí)鐘信號(hào)DLLCLK的上升沿較長(zhǎng)時(shí)間ED1，但是在DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記上升沿ED0之后。
DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記沿ED0與生成時(shí)移內(nèi)部讀取命令信號(hào)OUT的沿之間的時(shí)鐘周期tCK的數(shù)量取決于配置信號(hào)MR。CAS等待時(shí)間是表示在向控制端S100b施加外部讀取命令信號(hào)RD以開始對(duì)存儲(chǔ)單元進(jìn)行讀取訪問(wèn)的時(shí)刻與在數(shù)據(jù)端IO100處出現(xiàn)該存儲(chǔ)單元的數(shù)據(jù)項(xiàng)DQ的時(shí)刻之間的時(shí)鐘周期數(shù)量的值。排除(drive out)數(shù)據(jù)之前的一個(gè)時(shí)鐘周期，必須激活數(shù)據(jù)選通信號(hào)的前同步信號(hào)。為此，使時(shí)移內(nèi)部讀取命令信號(hào)OUT與DLL時(shí)鐘信號(hào)DLLCLK的上升沿同步，該上升沿比CAS等待時(shí)間表示的值提前一個(gè)時(shí)鐘周期tCK。
圖3A表示了時(shí)移內(nèi)部讀取命令信號(hào)OUT與DLL時(shí)鐘信號(hào)DLLCLK的上升沿ED2同步的構(gòu)象，上升沿ED2在DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記上升沿ED0之后兩個(gè)時(shí)鐘周期tCK。對(duì)于這種構(gòu)象的CAS等待時(shí)間等于3。
在圖3B中，最小的可能目標(biāo)延遲比DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記上升沿ED0遲三個(gè)時(shí)鐘周期tCK。對(duì)于這種構(gòu)象的CAS等待時(shí)間等于4。
在圖3C中，使時(shí)移內(nèi)部讀取命令信號(hào)OUT與DLL時(shí)鐘信號(hào)DLLCLK的位于上升沿ED0之后的第一個(gè)上升沿ED1同步。對(duì)于這種時(shí)鐘構(gòu)象的CAS等待時(shí)間等于2。
圖4表示了用于圖形DRAM中的實(shí)施方式，從而使由內(nèi)部讀取命令信號(hào)PAR獲得的時(shí)移內(nèi)部讀取命令信號(hào)OUT與DLL時(shí)鐘信號(hào)DLLCLK的上升沿之一同步。輸入到等待時(shí)間計(jì)數(shù)電路30’的配置信號(hào)MR給出了DLL時(shí)鐘信號(hào)DLLCLK的上升沿ED0與時(shí)移內(nèi)部讀取命令信號(hào)OUT與其同步的邊沿之間的時(shí)移。時(shí)鐘生成電路20’包括時(shí)鐘接收器21’、DLL電路22’和DLL反饋延遲電路23’。向時(shí)鐘接收器電路21’提供外部時(shí)鐘信號(hào)CLKE，并且該電路生成系統(tǒng)時(shí)鐘信號(hào)CLKD，DLL電路22’使該信號(hào)發(fā)生時(shí)移，并且在DLL時(shí)鐘域內(nèi)將其作為DLL時(shí)鐘信號(hào)DLLCLK輸出。將DLL時(shí)鐘信號(hào)DLLCLK驅(qū)動(dòng)到等待時(shí)間計(jì)數(shù)電路30’。該等待時(shí)間計(jì)數(shù)電路30’還受到時(shí)鐘信號(hào)PARCLK的驅(qū)動(dòng)，該時(shí)鐘信號(hào)是由DLL反饋延遲電路23’生成的。時(shí)鐘信號(hào)PARCLK是相對(duì)于DLL時(shí)鐘信號(hào)DLLCLK延遲了4...6ns并且余量(margin)為DLL時(shí)鐘信號(hào)DLLCLK的0.5個(gè)時(shí)鐘周期的時(shí)鐘信號(hào)。
等待時(shí)間計(jì)數(shù)電路30’包括輸入計(jì)數(shù)電路31’和輸出計(jì)數(shù)電路32’。輸出計(jì)數(shù)電路32a’通過(guò)移位寄存器32b’與包括FIFO(先入先出)鎖存單元的鎖存電路33’相連。該移位寄存器32b’受到由等待時(shí)間解碼器34’從配置信號(hào)MR獲得的控制信號(hào)的驅(qū)動(dòng)。與延遲時(shí)鐘信號(hào)PARCLK相同步地生成控制信號(hào)iPoint’。與DLL時(shí)鐘信號(hào)DLLCLK相同步地生成控制信號(hào)oPoint’。根據(jù)控制信號(hào)iPoint’的狀態(tài)，將內(nèi)部讀取命令信號(hào)PAR鎖存到鎖存電路33’的一個(gè)FIFO鎖存單元中。根據(jù)控制信號(hào)oPoint’的狀態(tài)從所述的一個(gè)FIFO鎖存單元中釋放內(nèi)部讀取命令信號(hào)PAR。在移位寄存器32b’中生成的移位確定了時(shí)移內(nèi)部讀取命令信號(hào)OUT相對(duì)于內(nèi)部讀取命令信號(hào)PAR延遲的時(shí)鐘周期數(shù)量。
在所述的圖形DRAM解決方案中，控制信號(hào)iPoint’與oPoint’僅在鎖定DLL電路22’之后對(duì)準(zhǔn)一次。利用在集成存儲(chǔ)器的初始化階段中的初始化程序完成該對(duì)準(zhǔn)。在初始化程序終止之后，將集成存儲(chǔ)器切換到讀取或?qū)懭朐L問(wèn)的正常操作模式。在正常操作模式下，必須按照一定方式執(zhí)行全部時(shí)鐘切換，使得控制信號(hào)iPoint’與oPoint’保持對(duì)準(zhǔn)。然而，未對(duì)準(zhǔn)控制信號(hào)保持穩(wěn)定，直到下一次復(fù)位DLL電路為止。中間復(fù)位是不可能的。這表示通常用于圖形DRAM的解決方案不允許控制信號(hào)iPoint’和oPoint’的自調(diào)整。
此外，在快速恢復(fù)功率下降退出(power down exit)之后的控制信號(hào)iPoint’和oPoint’的狀態(tài)過(guò)程中出現(xiàn)問(wèn)題。由DLL時(shí)鐘信號(hào)DLLCLK獲得時(shí)鐘信號(hào)PARCLK，并且相對(duì)于DLL時(shí)鐘信號(hào)DLLCLK延遲了幾個(gè)時(shí)鐘周期tCK，控制信號(hào)iPoint’與該時(shí)鐘信號(hào)PARCLK同步。由于功率下降退出之后的非常緊的定時(shí)預(yù)算，可能不存在可用于鎖存早先內(nèi)部讀取命令信號(hào)PAR的時(shí)鐘信號(hào)PARCLK。
用于使內(nèi)部讀取命令信號(hào)PAR與DLL時(shí)鐘信號(hào)DLLCLK同步的另一種方法用于商品DRAM中。在這種情況下，以不同的延遲時(shí)間生成由DLL時(shí)鐘信號(hào)DLLCLK獲得的幾個(gè)時(shí)鐘信號(hào)。在隨后步驟中，與不同延遲時(shí)鐘信號(hào)相同步地鎖存內(nèi)部讀取命令信號(hào)PAR，直到與DLL時(shí)鐘信號(hào)DLLCLK同步鎖存了該信號(hào)為止。然而，由于新式DRAM中的高工作頻率，確?？煽客剿璧拇罅坎煌舆t的時(shí)鐘信號(hào)不再有效。因此，使用這種同步解決方案的集成半導(dǎo)體存儲(chǔ)器僅能夠以低頻工作。

發(fā)明內(nèi)容
本發(fā)明的目的是限定一種用于以非常高的可靠性使信號(hào)與時(shí)鐘信號(hào)同步的集成半導(dǎo)體存儲(chǔ)設(shè)備。本發(fā)明的另一目的是限定一種可以以非常高的可靠性使信號(hào)與時(shí)鐘信號(hào)同步的方法。
利用用于使信號(hào)與時(shí)鐘信號(hào)同步的集成半導(dǎo)體存儲(chǔ)器實(shí)現(xiàn)了涉及集成半導(dǎo)體存儲(chǔ)設(shè)備的目的，該集成半導(dǎo)體存儲(chǔ)器包括用于施加配置信號(hào)的第一控制端；用于生成第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的時(shí)鐘生成電路，所述第二時(shí)鐘信號(hào)相對(duì)于所述第一時(shí)鐘信號(hào)發(fā)生時(shí)移；用于生成第一控制信號(hào)并生成內(nèi)部時(shí)鐘信號(hào)的第一控制電路，該內(nèi)部時(shí)鐘信號(hào)相對(duì)于所述第一時(shí)鐘信號(hào)發(fā)生延遲。第一控制電路設(shè)計(jì)為使其在取決于所述配置信號(hào)的時(shí)刻與所述內(nèi)部時(shí)鐘信號(hào)同步地生成所述第一控制信號(hào)。此外，集成半導(dǎo)體存儲(chǔ)設(shè)備包括用于與所述第二時(shí)鐘信號(hào)同步地生成第二控制信號(hào)的第二控制電路；用于鎖存第一命令信號(hào)并釋放第二命令信號(hào)的鎖存電路。該鎖存電路設(shè)計(jì)為當(dāng)所述第一控制信號(hào)激勵(lì)所述鎖存電路時(shí)，將所述第一命令信號(hào)與所述內(nèi)部時(shí)鐘信號(hào)同步地鎖存在所述鎖存電路中，并且當(dāng)所述第二控制信號(hào)激勵(lì)所述鎖存電路時(shí)，將所述第二命令信號(hào)與所述第二時(shí)鐘信號(hào)同步地從所述鎖存電路釋放。
通過(guò)根據(jù)由第一時(shí)鐘信號(hào)獲得的時(shí)鐘信號(hào)控制第一控制信號(hào)的生成，并且通過(guò)根據(jù)第二時(shí)鐘信號(hào)控制第二控制信號(hào)的生成，可以實(shí)現(xiàn)自調(diào)整對(duì)準(zhǔn)電路概念。因此避免了例如根據(jù)圖形DRAM的等待時(shí)間計(jì)數(shù)電路的實(shí)施例，如通常使用的觸發(fā)到第一控制信號(hào)的時(shí)鐘信號(hào)的非常大的延遲。如果在功率下降模式之后再次激勵(lì)該集成半導(dǎo)體存儲(chǔ)器，則非?？斓貓?zhí)行第一與第二控制信號(hào)的對(duì)準(zhǔn)，在該模式下該集成半導(dǎo)體存儲(chǔ)器以一種待機(jī)模式工作以節(jié)約能源，并且沒(méi)有進(jìn)行讀取或者寫入訪問(wèn)。此外，在功率下降退出之后，即使第二時(shí)鐘信號(hào)仍然無(wú)效，也能夠?qū)⒌谝幻钚盘?hào)鎖存在鎖存電路中，這是因?yàn)樵撴i存程序與第一時(shí)鐘信號(hào)同步運(yùn)行，該第一時(shí)鐘信號(hào)在功率下降退出之后立刻有效。因此，能夠鎖存最早可能的第一命令信號(hào)，例如內(nèi)部讀取命令信號(hào)。
在集成半導(dǎo)體存儲(chǔ)設(shè)備的另一種發(fā)展中，該集成半導(dǎo)體存儲(chǔ)設(shè)備包括用于施加外部時(shí)鐘信號(hào)的時(shí)鐘端，其中將所述外部時(shí)鐘信號(hào)提供給所述時(shí)鐘生成電路。提供了用于與所述外部時(shí)鐘信號(hào)同步地施加外部命令信號(hào)的第二控制端。該時(shí)鐘生成電路設(shè)計(jì)為，其以取決于所述外部時(shí)鐘信號(hào)頻率的頻率生成所述第一和第二時(shí)鐘信號(hào)，其中所述第一時(shí)鐘信號(hào)相對(duì)于所述外部時(shí)鐘信號(hào)延遲了第一延遲時(shí)間。提供了用于與所述第一時(shí)鐘信號(hào)同步地生成所述第一命令信號(hào)的第三控制電路，其中所述第三控制電路設(shè)計(jì)為，其在受到所述外部命令信號(hào)激勵(lì)之后生成所述第一命令信號(hào)。
在一種改進(jìn)中，該集成半導(dǎo)體存儲(chǔ)設(shè)備包括至少一個(gè)存儲(chǔ)單元以存儲(chǔ)數(shù)據(jù)項(xiàng)；用于輸出所述數(shù)據(jù)項(xiàng)的數(shù)據(jù)端，以及用于緩存所述數(shù)據(jù)項(xiàng)并在所述數(shù)據(jù)端處提供所述數(shù)據(jù)項(xiàng)的輸出電路。當(dāng)所述外部命令信號(hào)施加到所述第二控制端時(shí)，為所述讀取訪問(wèn)激活存儲(chǔ)單元，其中在所述讀取訪問(wèn)過(guò)程中，將所述數(shù)據(jù)項(xiàng)從所述存儲(chǔ)單元提供到所述輸出電路，以用于緩存所述數(shù)據(jù)項(xiàng)。該輸出電路設(shè)計(jì)為，在受到所述第二命令信號(hào)激勵(lì)之后，其在第二延遲時(shí)間之后在所述數(shù)據(jù)端處提供所述數(shù)據(jù)項(xiàng)。
根據(jù)集成半導(dǎo)體存儲(chǔ)設(shè)備的另一種設(shè)計(jì)，將所述第一時(shí)鐘信號(hào)提供給所述第一控制電路，并且將所述第二時(shí)鐘信號(hào)提供給所述第二控制電路。
在該集成半導(dǎo)體存儲(chǔ)設(shè)備的另一種變化實(shí)施例中，所述時(shí)鐘生成電路設(shè)計(jì)為，使得所述時(shí)鐘生成電路生成的所述第二時(shí)鐘信號(hào)的第一時(shí)鐘周期的沿相對(duì)于所述第一時(shí)鐘信號(hào)的第一時(shí)鐘周期的邊沿時(shí)移了第一時(shí)移，其中所述第一時(shí)移等于第一和第二延遲時(shí)間的和。第一控制電路設(shè)計(jì)為，使得所述第一控制電路生成的所述內(nèi)部時(shí)鐘信號(hào)的第一時(shí)鐘周期的邊沿相對(duì)于所述第一時(shí)鐘信號(hào)的所述第一時(shí)鐘周期的所述邊沿延遲了第二時(shí)移，其中所述第二時(shí)移的持續(xù)時(shí)間至少為所述第三控制電路的處理時(shí)間，所述處理時(shí)間等于所述第一時(shí)鐘信號(hào)的所述第一時(shí)鐘周期的所述邊沿與所述第三控制電路生成所述第一控制信號(hào)時(shí)的時(shí)刻之間的持續(xù)時(shí)間。此外，第一控制電路設(shè)計(jì)為，使得所述第一控制信號(hào)的狀態(tài)相對(duì)于所述內(nèi)部時(shí)鐘信號(hào)的所述第一時(shí)鐘周期移位了所述內(nèi)部時(shí)鐘信號(hào)的多個(gè)時(shí)鐘周期，其中所述時(shí)鐘周期的數(shù)量取決于所述配置信號(hào)。第二控制電路設(shè)計(jì)為，其在所述第二時(shí)鐘信號(hào)的所述第一時(shí)鐘周期時(shí)生成所述第二控制信號(hào)。
在該集成半導(dǎo)體存儲(chǔ)設(shè)備的另一種實(shí)現(xiàn)方案中，所述第一控制電路包括用于生成第一計(jì)數(shù)信號(hào)的計(jì)數(shù)電路；用于生成時(shí)移第一計(jì)數(shù)信號(hào)的移位寄存器；用于生成所述第一控制信號(hào)的鎖存器，以及延遲/時(shí)鐘電路。將第一時(shí)鐘信號(hào)提供給所述第一控制電路的所述時(shí)鐘/延遲電路。將該配置信號(hào)提供給所述第一控制電路的所述移位寄存器。所述第一控制電路的延遲/時(shí)鐘電路設(shè)計(jì)為，其生成根據(jù)所述第一時(shí)鐘信號(hào)獲得的所述內(nèi)部時(shí)鐘信號(hào)。將該內(nèi)部時(shí)鐘信號(hào)提供給所述第一控制電路的所述計(jì)數(shù)電路。所述第一控制電路的計(jì)數(shù)電路設(shè)計(jì)為，其與所述內(nèi)部時(shí)鐘信號(hào)相同步地生成所述第一計(jì)數(shù)信號(hào)。將該第一計(jì)數(shù)信號(hào)提供給所述第一控制電路的所述移位寄存器。所述第一控制電路的移位寄存器設(shè)計(jì)為，其與所述內(nèi)部時(shí)鐘信號(hào)同步地生成所述時(shí)移第一計(jì)數(shù)信號(hào)，其中所述時(shí)移第一計(jì)數(shù)信號(hào)的狀態(tài)相對(duì)于所述內(nèi)部時(shí)鐘信號(hào)的所述第一時(shí)鐘周期移位了所述內(nèi)部時(shí)鐘信號(hào)的多個(gè)時(shí)鐘周期。所述時(shí)移第一計(jì)數(shù)信號(hào)和所述內(nèi)部時(shí)鐘信號(hào)激勵(lì)所述第一控制電路的鎖存器。所述第一控制電路的鎖存器設(shè)計(jì)為，其與所述內(nèi)部時(shí)鐘信號(hào)同步地生成所述第一控制信號(hào)。
根據(jù)集成半導(dǎo)體存儲(chǔ)設(shè)備的另一種優(yōu)選設(shè)計(jì)方案，第二控制電路包括用于生成第二計(jì)數(shù)信號(hào)的計(jì)數(shù)電路，以及用于生成所述第二控制信號(hào)的移位寄存器。所述第二時(shí)鐘信號(hào)激勵(lì)所述第二控制電路的計(jì)數(shù)電路。所述第二控制電路的計(jì)數(shù)電路設(shè)計(jì)為，其與所述第二時(shí)鐘信號(hào)同步地生成所述第二計(jì)數(shù)信號(hào)。將該第二計(jì)數(shù)信號(hào)提供給所述第二控制電路的移位寄存器。所述第二控制電路的移位寄存器設(shè)計(jì)為，其與所述第二時(shí)鐘信號(hào)同步地生成所述第二控制信號(hào)，其中所述第二計(jì)數(shù)信號(hào)的狀態(tài)相對(duì)于所述第二時(shí)鐘信號(hào)的所述第一時(shí)鐘周期移位了所述第二時(shí)鐘信號(hào)的多個(gè)時(shí)鐘周期。
在集成半導(dǎo)體存儲(chǔ)設(shè)備的優(yōu)選實(shí)施例中，所述第二控制電路包括用于生成第一內(nèi)部控制信號(hào)的鎖存器。所述第一計(jì)數(shù)信號(hào)激勵(lì)所述第二控制電路的鎖存器。所述第二控制電路的鎖存器設(shè)計(jì)為，其在所述內(nèi)部時(shí)鐘信號(hào)的所述第一時(shí)鐘周期時(shí)生成表示所述第一計(jì)數(shù)信號(hào)狀態(tài)的所述第一內(nèi)部控制信號(hào)的狀態(tài)。將該第一內(nèi)部控制信號(hào)提供給所述第二控制電路的所述移位寄存器。
在集成半導(dǎo)體存儲(chǔ)設(shè)備的另一實(shí)施例中，第一控制電路包括用于生成第二內(nèi)部控制信號(hào)的所述延遲/時(shí)鐘電路。第二控制電路包括用于生成第三內(nèi)部控制信號(hào)的所述計(jì)數(shù)電路。將第三內(nèi)部控制信號(hào)提供給所述第一控制電路的所述延遲/時(shí)鐘電路。所述第二控制電路的計(jì)數(shù)電路設(shè)計(jì)為，當(dāng)所述第二控制電路的所述計(jì)數(shù)電路生成了所述第二計(jì)數(shù)信號(hào)狀態(tài)的改變時(shí)，其生成所述第三內(nèi)部控制信號(hào)。所述第一控制電路的延遲/時(shí)鐘電路設(shè)計(jì)為，其在所述內(nèi)部時(shí)鐘信號(hào)的所述第一時(shí)鐘周期時(shí)生成所述第二內(nèi)部控制信號(hào)的第一狀態(tài)。向所述第二控制電路的鎖存器提供所述第二內(nèi)部控制信號(hào)。所述第二控制電路的鎖存器設(shè)計(jì)為，當(dāng)所述第二內(nèi)部控制信號(hào)呈現(xiàn)所述第一狀態(tài)時(shí)，其生成具有所述第一內(nèi)部控制信號(hào)的所述狀態(tài)的所述第一內(nèi)部控制信號(hào)，其表示所述第一計(jì)數(shù)信號(hào)的所述狀態(tài)。
集成半導(dǎo)體存儲(chǔ)設(shè)備的另一實(shí)施例提供了所述第一控制電路的延遲/時(shí)鐘電路，其包括延遲電路、第一鎖存器和用于生成所述第二內(nèi)部控制信號(hào)的第二鎖存器。按照一定方式設(shè)計(jì)并設(shè)置該延遲電路和鎖存電路，使得它們使所述第三內(nèi)部控制信號(hào)延遲了所述第一時(shí)移，以便使其與所述第一時(shí)鐘信號(hào)同步，然后使其延遲第三時(shí)移，以生成所述第二內(nèi)部控制信號(hào)，其中所述第三時(shí)移短于所述第二時(shí)移。
在集成半導(dǎo)體存儲(chǔ)設(shè)備的另一種改進(jìn)形式中，鎖存電路包括鎖存器，其中所述鎖存電路的每個(gè)所述鎖存器具有輸入端和輸出端。輸入端彼此相連，以便根據(jù)所述第一控制信號(hào)的狀態(tài)將所述第一命令信號(hào)鎖存到所述鎖存器之一中。輸出端彼此相連，以便根據(jù)所述第二控制信號(hào)的狀態(tài)從所述鎖存器之一中釋放所述第二命令信號(hào)。
所述鎖存電路的每個(gè)所述鎖存器可以包括三狀態(tài)輸出。
在集成半導(dǎo)體存儲(chǔ)設(shè)備的優(yōu)選實(shí)施例中，該時(shí)鐘生成電路包括用于生成第二時(shí)鐘信號(hào)的延遲鎖定回路電路。
在集成半導(dǎo)體存儲(chǔ)設(shè)備的另一優(yōu)選實(shí)施例中，所述第一控制電路的計(jì)數(shù)電路和所述第二控制電路的所述計(jì)數(shù)電路均設(shè)計(jì)為環(huán)形計(jì)數(shù)器。
根據(jù)集成半導(dǎo)體存儲(chǔ)設(shè)備的另一實(shí)施例，所述第一控制電路的計(jì)數(shù)電路和所述第二控制電路的計(jì)數(shù)電路均設(shè)計(jì)為格雷碼計(jì)數(shù)電路。
根據(jù)集成半導(dǎo)體存儲(chǔ)設(shè)備的另一實(shí)施例，所述第一控制電路的計(jì)數(shù)電路和所述第二控制電路的計(jì)數(shù)電路均設(shè)計(jì)為二進(jìn)制碼計(jì)數(shù)電路。
依照集成半導(dǎo)體存儲(chǔ)設(shè)備的其它特征，所述第一控制電路的所述移位寄存器和所述第二控制電路的所述移位寄存器均設(shè)計(jì)為桶形移位器。
根據(jù)集成半導(dǎo)體存儲(chǔ)設(shè)備的另一優(yōu)選實(shí)施例，所述第一和第二控制電路的每個(gè)鎖存器包括觸發(fā)器。
以下限定了一種在集成半導(dǎo)體存儲(chǔ)設(shè)備中使信號(hào)與時(shí)鐘信號(hào)同步的方法。根據(jù)所述方法，提供了一種集成半導(dǎo)體存儲(chǔ)設(shè)備，其至少包括存儲(chǔ)單元；用于輸出數(shù)據(jù)項(xiàng)的數(shù)據(jù)端；用于施加外部時(shí)鐘信號(hào)的時(shí)鐘端；用于施加配置信號(hào)的第一控制端；用于與所述外部時(shí)鐘信號(hào)同步地施加外部命令信號(hào)第二控制端；用于生成第一和第二時(shí)鐘信號(hào)的時(shí)鐘生成電路；用于生成第一控制信號(hào)的第一控制電路；用于生成第二控制信號(hào)的第二控制電路；具有鎖存器的鎖存電路，每個(gè)鎖存器用于鎖存第一命令信號(hào)并釋放第二命令信號(hào)。將外部時(shí)鐘信號(hào)施加到所述時(shí)鐘端。然后，將所述配置信號(hào)施加到所述第一控制端。在所述第二控制端處，與所述外部時(shí)鐘信號(hào)同步地施加外部命令信號(hào)。第一時(shí)鐘信號(hào)是由時(shí)鐘生成電路生成并且根據(jù)所述外部時(shí)鐘信號(hào)獲得的，所述第一時(shí)鐘信號(hào)相對(duì)于所述外部時(shí)鐘信號(hào)發(fā)生延遲。此外，內(nèi)部時(shí)鐘信號(hào)是由所述第一控制電路生成并且根據(jù)所述第一時(shí)鐘信號(hào)獲得的。第一控制信號(hào)是在取決于所述配置信號(hào)的時(shí)刻與所述外部時(shí)鐘信號(hào)同步地根據(jù)所述第一控制電路生成的。第一命令信號(hào)是在所述第二控制端處由于施加所述外部命令信號(hào)生成的。通過(guò)由所述第一控制信號(hào)的狀態(tài)激勵(lì)所述鎖存器中的一個(gè)鎖存器，與所述內(nèi)部時(shí)鐘信號(hào)同步地將第一命令信號(hào)鎖存到所述鎖存電路的所述鎖存器中的所述一個(gè)鎖存器中。所述時(shí)鐘生成電路生成由所述外部時(shí)鐘信號(hào)獲得的第二時(shí)鐘信號(hào)，所述第二時(shí)鐘信號(hào)相對(duì)于所述第一時(shí)鐘信號(hào)發(fā)生了時(shí)移。第二控制信號(hào)是由所述第二控制電路在取決于所述配置信號(hào)的時(shí)刻，與所述第二時(shí)鐘信號(hào)同步地生成的。通過(guò)由所述第二控制信號(hào)的狀態(tài)激勵(lì)所述鎖存器中的一個(gè)鎖存器，與所述第二時(shí)鐘信號(hào)相同步地從所述鎖存電路的所述鎖存器中的所述一個(gè)鎖存器中釋放第二命令信號(hào)。由于施加所述外部命令信號(hào)而激活存儲(chǔ)單元，以便進(jìn)行讀取訪問(wèn)。最終，與所述外部時(shí)鐘信號(hào)相同步地在所述數(shù)據(jù)端處輸出存儲(chǔ)在所述激活存儲(chǔ)單元中的數(shù)據(jù)項(xiàng)，其中施加所述外部命令信號(hào)與輸出所述數(shù)據(jù)項(xiàng)之間的時(shí)間取決于配置信號(hào)。
在根據(jù)本發(fā)明的方法的改進(jìn)中，提供了一種用于在數(shù)據(jù)端處提供數(shù)據(jù)項(xiàng)的輸出電路，其中在第一延遲時(shí)間之后，在所述數(shù)據(jù)端處提供所述數(shù)據(jù)項(xiàng)。所述時(shí)鐘生成電路生成第一時(shí)鐘信號(hào)，其中所述第一時(shí)鐘信號(hào)相對(duì)于所述外部時(shí)鐘信號(hào)延遲了第二延遲時(shí)間。所述時(shí)鐘生成電路生成第二時(shí)鐘信號(hào)，其中所述時(shí)鐘生成電路生成的所述第二時(shí)鐘信號(hào)的第一時(shí)鐘周期的沿向所述第一時(shí)鐘信號(hào)的第一時(shí)鐘周期的沿時(shí)移了第一時(shí)移，其中所述第一時(shí)移的持續(xù)時(shí)間等于第一和第二延遲時(shí)間的和。所述第一控制電路生成由所述第一時(shí)鐘信號(hào)獲得的內(nèi)部時(shí)鐘信號(hào)，其中所述第一控制電路生成的所述內(nèi)部時(shí)鐘信號(hào)的第一時(shí)鐘周期的沿相對(duì)于所述第一時(shí)鐘信號(hào)的所述第一周期的所述沿延遲了第二時(shí)移。
另一種優(yōu)選方法為集成半導(dǎo)體存儲(chǔ)設(shè)備提供了用于與所述第一時(shí)鐘信號(hào)同步地生成所述第一命令信號(hào)的第三控制電路，其中所述第三控制電路生成相對(duì)于所述第一時(shí)鐘信號(hào)的所述第一時(shí)鐘周期的所述沿延遲了所述第二時(shí)移的所述第一命令信號(hào)。
根據(jù)另一種實(shí)現(xiàn)用于在集成半導(dǎo)體存儲(chǔ)設(shè)備中使信號(hào)與時(shí)鐘信號(hào)同步的方法的方式，所述第一控制電路在所述內(nèi)部時(shí)鐘信號(hào)的第二時(shí)鐘周期時(shí)生成第一控制信號(hào)，其相對(duì)于所述內(nèi)部時(shí)鐘信號(hào)的所述第一時(shí)鐘周期移位了所述內(nèi)部時(shí)鐘信號(hào)的多個(gè)時(shí)鐘周期，其中時(shí)鐘周期的數(shù)量取決于所述配置信號(hào)。所述第二控制電路在所述第二時(shí)鐘信號(hào)的所述第一時(shí)鐘周期時(shí)生成第二控制信號(hào)。


以下，參照說(shuō)明本發(fā)明示例性實(shí)施例的附圖，更詳細(xì)地解釋本發(fā)明。
在附圖中圖1表示了用于使數(shù)據(jù)項(xiàng)與外部施加的時(shí)鐘信號(hào)同步的集成半導(dǎo)體存儲(chǔ)設(shè)備的實(shí)施例的簡(jiǎn)化示意圖，圖2表示了根據(jù)本發(fā)明的集成半導(dǎo)體存儲(chǔ)設(shè)備的相對(duì)于彼此時(shí)移了不同延遲時(shí)間的三個(gè)時(shí)鐘信號(hào)，圖3A表示了具有第一CAS等待時(shí)間的兩個(gè)時(shí)鐘信號(hào)的第一時(shí)鐘圖，圖3B表示了具有第二CAS等待時(shí)間的兩個(gè)時(shí)鐘信號(hào)的第二時(shí)鐘圖，圖3C表示了具有第三CAS等待時(shí)間的兩個(gè)時(shí)鐘信號(hào)的第三時(shí)鐘圖，圖4表示了根據(jù)現(xiàn)有技術(shù)設(shè)計(jì)方案的用于使數(shù)據(jù)項(xiàng)與外部施加的時(shí)鐘信號(hào)同步的時(shí)鐘生成電路和等待時(shí)間計(jì)數(shù)電路的實(shí)施例，圖5表示了根據(jù)本發(fā)明的用于使數(shù)據(jù)項(xiàng)與外部施加的時(shí)鐘信號(hào)同步的集成半導(dǎo)體存儲(chǔ)設(shè)備的實(shí)施例，圖6表示了根據(jù)本發(fā)明的等待時(shí)間計(jì)數(shù)電路的簡(jiǎn)化示意圖，圖7表示了根據(jù)本發(fā)明的簡(jiǎn)化等待時(shí)間計(jì)數(shù)電路的時(shí)鐘和控制信號(hào)的時(shí)序圖，圖8表示了根據(jù)本發(fā)明的等待時(shí)間計(jì)數(shù)電路的實(shí)施例，圖9A表示了根據(jù)本發(fā)明的控制電路的實(shí)施例，圖9B表示了根據(jù)本發(fā)明的控制電路的延遲/時(shí)鐘電路的實(shí)施例，圖10表示了根據(jù)本發(fā)明的等待時(shí)間計(jì)數(shù)電路的時(shí)鐘和控制信號(hào)的時(shí)序圖，圖11A表示了根據(jù)本發(fā)明的等待時(shí)間計(jì)數(shù)電路的實(shí)施例，圖11B表示了根據(jù)本發(fā)明的等待時(shí)間計(jì)數(shù)電路的時(shí)鐘和控制信號(hào)的時(shí)序圖，圖12表示了根據(jù)本發(fā)明的等待時(shí)間計(jì)數(shù)電路的控制和命令信號(hào)的理想時(shí)序圖，圖13表示了根據(jù)本發(fā)明的等待時(shí)間計(jì)數(shù)電路在DLL OFF模式下時(shí)鐘和控制信號(hào)的第一時(shí)序圖，圖14表示了根據(jù)本發(fā)明的DLL ON模式下的時(shí)鐘和控制信號(hào)的時(shí)序圖，圖15表示了根據(jù)本發(fā)明的DLL OFF模式下時(shí)鐘和控制信號(hào)的第二時(shí)序圖，具體實(shí)施方式
圖5表示了根據(jù)本發(fā)明的集成半導(dǎo)體存儲(chǔ)設(shè)備，其用于使讀取訪問(wèn)之后在數(shù)據(jù)端IO100處出現(xiàn)的數(shù)據(jù)項(xiàng)DQ與外部時(shí)鐘信號(hào)CLKE的時(shí)鐘周期同步。將外部讀取命令信號(hào)RD施加到控制端S100b，以指示對(duì)存儲(chǔ)單元陣列40內(nèi)的存儲(chǔ)單元進(jìn)行讀取訪問(wèn)。激活存儲(chǔ)單元陣列內(nèi)的存儲(chǔ)單元，并且將存儲(chǔ)在該存儲(chǔ)單元內(nèi)的數(shù)據(jù)項(xiàng)傳送到輸出電路50，并且緩存到該輸出電路50中?？刂齐娐?0與控制端S100b相連，并且生成內(nèi)部讀取命令信號(hào)PAR。將內(nèi)部讀取命令信號(hào)PAR發(fā)送到等待時(shí)間計(jì)數(shù)電路30。根據(jù)施加到控制端S100a并且表示CAS等待時(shí)間的配置信號(hào)MR，其生成時(shí)移內(nèi)部讀取命令信號(hào)OUT。該時(shí)移內(nèi)部讀取命令信號(hào)OUT激勵(lì)輸出電路50。在受到時(shí)移內(nèi)部讀取命令信號(hào)OUT激勵(lì)之后，該輸出電路在數(shù)據(jù)端IO100處輸出緩存的數(shù)據(jù)項(xiàng)DQ。
將外部時(shí)鐘信號(hào)CLKE施加到時(shí)鐘端T100。時(shí)鐘生成電路20接收外部時(shí)鐘信號(hào)CLKE并且生成兩個(gè)內(nèi)部時(shí)鐘信號(hào)系統(tǒng)時(shí)鐘信號(hào)CLKD和DLL時(shí)鐘信號(hào)DLLCLK，該DLL時(shí)鐘信號(hào)“超前”于系統(tǒng)時(shí)鐘信號(hào)CLKD。時(shí)鐘生成電路20包括時(shí)鐘接收器電路21和DLL電路22。時(shí)鐘接收器電路21接收外部施加的時(shí)鐘信號(hào)CLKE，并且生成作為第一內(nèi)部時(shí)鐘信號(hào)的系統(tǒng)時(shí)鐘信號(hào)CLKD。如圖3A到3C所示，系統(tǒng)時(shí)鐘信號(hào)CLKD相對(duì)于外部時(shí)鐘信號(hào)CLKE延遲了時(shí)鐘接收器延遲時(shí)間tRCV。DLL電路22根據(jù)接收到的系統(tǒng)時(shí)鐘信號(hào)CLKD生成時(shí)移內(nèi)部DLL時(shí)鐘信號(hào)DLLCLK，該DLL時(shí)鐘信號(hào)“超前”于系統(tǒng)時(shí)鐘信號(hào)CLKD所述的時(shí)移tA。如以上參照?qǐng)D1所述的，“超前”此處表示，如果從等待時(shí)間計(jì)數(shù)電路30釋放的時(shí)移內(nèi)部讀取命令信號(hào)OUT在DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記沿激勵(lì)輸出電路50，則數(shù)據(jù)項(xiàng)DQ與外部時(shí)鐘信號(hào)CLKE的標(biāo)記沿或者系統(tǒng)時(shí)鐘信號(hào)CLKD的標(biāo)記沿同時(shí)出現(xiàn)在數(shù)據(jù)端IO100處。
控制電路10接收系統(tǒng)時(shí)鐘信號(hào)CLKD并且生成系統(tǒng)時(shí)鐘域內(nèi)的內(nèi)部讀取命令信號(hào)PAR。系統(tǒng)時(shí)鐘信號(hào)CLKD和DLL時(shí)鐘信號(hào)DLLCLK激勵(lì)等待時(shí)間計(jì)數(shù)電路30。與針對(duì)圖形或日用品的等待時(shí)間計(jì)數(shù)電路所述的現(xiàn)有技術(shù)解決方案不同，本發(fā)明的等待時(shí)間計(jì)數(shù)電路30在系統(tǒng)時(shí)鐘域內(nèi)鎖存內(nèi)部讀取命令信號(hào)PAR，并且在DLL時(shí)鐘域內(nèi)釋放時(shí)移內(nèi)部讀取命令信號(hào)OUT。
能夠以DLL ON模式或者DLL OFF模式操縱該集成半導(dǎo)體存儲(chǔ)設(shè)備100。由施加到控制端S100c的模式信號(hào)MD外部激勵(lì)這些模式，并且由激活信號(hào)ACT內(nèi)部切換這些模式。在DLL ON模式下，在數(shù)據(jù)端IO100處與外部施加時(shí)鐘信號(hào)CLKE的時(shí)鐘周期同步地生成數(shù)據(jù)項(xiàng)。在DLL OFF模式下，在與外部施加時(shí)鐘信號(hào)CLKE的時(shí)鐘周期同步的數(shù)據(jù)端IO100處未出現(xiàn)數(shù)據(jù)項(xiàng)。
圖6表示了根據(jù)本發(fā)明的等待時(shí)間計(jì)數(shù)電路的簡(jiǎn)化電路圖。等待時(shí)間計(jì)數(shù)電路30使系統(tǒng)時(shí)鐘信號(hào)CLKD域內(nèi)生成的內(nèi)部讀取命令信號(hào)PAR同步到DLL時(shí)鐘信號(hào)DLLCLK域內(nèi)，并且根據(jù)配置信號(hào)MR使該信號(hào)延遲了一定數(shù)量的時(shí)鐘周期tCK。
等待時(shí)間計(jì)數(shù)電路30包括FIFO鎖存單元F0、......、F5，從而緩存內(nèi)部讀取命令信號(hào)PAR?？刂齐娐?1生成的控制信號(hào)iPoint控制內(nèi)部讀取命令信號(hào)PAR的鎖存。根據(jù)系統(tǒng)時(shí)鐘信號(hào)CLKD獲得并且在控制電路31內(nèi)部生成的時(shí)鐘信號(hào)在系統(tǒng)時(shí)鐘域內(nèi)觸發(fā)該控制信號(hào)iPoint。從控制電路32生成的控制信號(hào)oPoint控制鎖存的內(nèi)部讀取命令信號(hào)PAR的釋放。直接在DLL時(shí)鐘域內(nèi)與DLL時(shí)鐘信號(hào)DLLCLK同步地觸發(fā)該控制信號(hào)oPoint。
每個(gè)FIFO鎖存單元設(shè)計(jì)為具有三狀態(tài)輸出的鎖存器。三狀態(tài)輸出能夠使FIFO鎖存單元的鎖存器只有在其受到控制信號(hào)oPoint的驅(qū)動(dòng)時(shí)才釋放鎖存的內(nèi)部讀取命令信號(hào)PAR，作為時(shí)移內(nèi)部讀取命令信號(hào)OUT。否則，該輸出具有高阻抗。在DLL時(shí)鐘信號(hào)DLLCLK的每個(gè)時(shí)鐘周期中，F(xiàn)IFO鎖存單元F0、......、F5中僅有一個(gè)釋放鎖存在其內(nèi)的時(shí)移內(nèi)部讀取命令信號(hào)OUT。
由于每個(gè)FIFO鎖存單元的鎖存操作和每個(gè)FIFO鎖存單元的釋放操作受到不同時(shí)鐘域內(nèi)的不同控制信號(hào)的控制，因此能夠存儲(chǔ)內(nèi)部讀取命令信號(hào)PAR而不論FIFO鎖存單元的輸出的狀態(tài)如何?？刂齐娐?1和32包括計(jì)數(shù)電路，該電路可以設(shè)計(jì)為根據(jù)FIFO鎖存單元的數(shù)量連續(xù)從0計(jì)數(shù)到5的環(huán)形計(jì)數(shù)器，使得對(duì)于鎖存或者釋放訪問(wèn)而言，每次僅尋址FIFO鎖存單元F0、......、F5中的一個(gè)。自由運(yùn)行的計(jì)數(shù)器必須生成具有特定對(duì)準(zhǔn)的控制信號(hào)iPoint和oPoint，這是因?yàn)槭┘油獠孔x取命令信號(hào)RD與在數(shù)據(jù)端IO100處生成相應(yīng)的數(shù)據(jù)項(xiàng)之間的希望的等待時(shí)間是由控制信號(hào)iPoint和oPoint的適當(dāng)對(duì)準(zhǔn)根據(jù)希望的CAS等待時(shí)間設(shè)定的。在優(yōu)選實(shí)施例中，格雷計(jì)數(shù)器取代了環(huán)形計(jì)數(shù)器。使用格雷計(jì)數(shù)器的優(yōu)點(diǎn)在于該計(jì)數(shù)器在任何條件下都不會(huì)中止。此外，不需要復(fù)位。格雷計(jì)數(shù)器可以容易地進(jìn)行無(wú)誤操作解碼。
控制信號(hào)iPoint與oPoint之間的差別確定了等待時(shí)間計(jì)數(shù)電路的等待時(shí)間。圖7表示了系統(tǒng)時(shí)鐘域內(nèi)的控制信號(hào)iPoint和DLL時(shí)鐘域內(nèi)的控制信號(hào)oPoint的狀態(tài)圖。控制電路31生成具有狀態(tài)iPoint0、......、iPoint5的控制信號(hào)iPoint，從而將內(nèi)部讀取命令信號(hào)PAR鎖存在FIFO鎖存單元F0、......、F5中的一個(gè)內(nèi)?？刂齐娐?2生成具有狀態(tài)oPoint0、......、oPoint5的控制信號(hào)oPoint，從而使緩沖的內(nèi)部讀取命令信號(hào)PAR從FIFO鎖存單元F0、......、F5中的一個(gè)釋放。為了簡(jiǎn)化，控制電路31與系統(tǒng)時(shí)鐘信號(hào)CLKD相同步地生成控制信號(hào)iPoint的狀態(tài)iPoint0、......iPoint5?？刂齐娐?2與DLL時(shí)鐘信號(hào)DLLCLK相同步地生成控制信號(hào)oPoint的狀態(tài)oPoint0、......、oPoint5。
標(biāo)記出系統(tǒng)時(shí)鐘信號(hào)CLKD與DLL時(shí)鐘信號(hào)DLLCLK的相對(duì)應(yīng)的沿。DLL時(shí)鐘信號(hào)DLLCLK“超前”系統(tǒng)時(shí)鐘信號(hào)CLKD時(shí)移tA。利用與有效或無(wú)效狀態(tài)無(wú)關(guān)的系統(tǒng)時(shí)鐘信號(hào)CLKD的每個(gè)上升沿來(lái)鎖存內(nèi)部讀取命令信號(hào)PAR。當(dāng)控制信號(hào)iPoint呈現(xiàn)具有高電平的狀態(tài)iPoint0、iPoint1和iPoint2時(shí)，內(nèi)部讀取命令信號(hào)PAR的狀態(tài)是有效的。與控制信號(hào)iPoint的下降沿或者下一系統(tǒng)時(shí)鐘信號(hào)CLKD的上升沿相同步地第一次進(jìn)行鎖存。因此，在FIFO鎖存單元F0和F1中以其有效狀態(tài)鎖存內(nèi)部讀取命令信號(hào)PAR，控制信號(hào)狀態(tài)iPoint0和iPoint1激活該FIFO鎖存單元F0和F1，以用于鎖存。與鎖存不同，與控制信號(hào)oPoint0的上升沿相同步地執(zhí)行從FIFO鎖存單元的時(shí)移內(nèi)部讀取命令信號(hào)OUT的釋放。當(dāng)相應(yīng)的控制信號(hào)狀態(tài)oPoint0、......、oPoint5達(dá)到高電平時(shí)，從FIFO鎖存單元F0、......、F5中的一個(gè)釋放時(shí)移內(nèi)部讀取命令信號(hào)OUT。
如前面的附圖所示，標(biāo)記出兩個(gè)時(shí)鐘域內(nèi)的相應(yīng)時(shí)鐘周期的沿。這表示如果時(shí)移內(nèi)部讀取命令信號(hào)OUT在DLL時(shí)鐘信號(hào)DLLCLK的時(shí)鐘周期D0時(shí)激勵(lì)輸出電路50，則在系統(tǒng)時(shí)鐘信號(hào)CLKD的時(shí)鐘周期C0時(shí)，在數(shù)據(jù)端IO100處生成數(shù)據(jù)項(xiàng)DQ。因此，如果在系統(tǒng)時(shí)鐘信號(hào)CLKD的時(shí)鐘周期C0時(shí)生成并鎖存內(nèi)部讀取命令信號(hào)PAR，并且如果時(shí)移內(nèi)部讀取命令信號(hào)OUT在DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記上升沿ED0時(shí)或者相應(yīng)時(shí)鐘周期D0內(nèi)已經(jīng)“超前”激勵(lì)了輸出電路50，則不會(huì)產(chǎn)生等待時(shí)間。然而，與系統(tǒng)時(shí)鐘信號(hào)CLKD的標(biāo)記上升沿EC0同時(shí)，控制信號(hào)狀態(tài)iPoint0從低電平變?yōu)楦唠娖?，從而將?nèi)部讀取命令信號(hào)PAR鎖存在FIFO鎖存單元F0中。因此，如果將要獲得時(shí)鐘周期的0等待時(shí)間，則控制信號(hào)狀態(tài)oPoint0必須在DLL時(shí)鐘信號(hào)DLLCLK的標(biāo)記沿時(shí)或者相應(yīng)時(shí)鐘周期D0內(nèi)從低電平變?yōu)楦唠娖剑员汜尫艜r(shí)移內(nèi)部讀取命令信號(hào)OUT，并且激勵(lì)輸出電路50。根據(jù)圖7中的控制和時(shí)鐘信號(hào)狀態(tài)，控制信號(hào)狀態(tài)oPoint0必須從其目前的位置向后移位四個(gè)時(shí)鐘周期，即從DLL時(shí)鐘信號(hào)DLLCLK的時(shí)鐘周期D4移位到時(shí)鐘周期D0，以便獲得0等待時(shí)間。因?yàn)榭刂菩盘?hào)狀態(tài)oPoint0的狀態(tài)改變實(shí)際發(fā)生在時(shí)鐘周期D4過(guò)程中，所以圖6所示的等待時(shí)間等于四個(gè)時(shí)鐘周期，或者CAS等待時(shí)間等于5，這是因?yàn)闉榱松汕巴?，附加了一個(gè)時(shí)鐘。
使用保持鎖存器，以便鎖存內(nèi)部讀取命令信號(hào)PAR，這樣改善了等待時(shí)間計(jì)數(shù)電路的操作，并且擴(kuò)展了工作范圍，只要不違反最低技術(shù)要求。為了使同步變?yōu)榭赡?，要求?yīng)當(dāng)進(jìn)行同步的信號(hào)必須在目的時(shí)鐘域的目標(biāo)上升時(shí)鐘沿之前對(duì)于例如圖3A所示的設(shè)定時(shí)間ts是有效的，該信號(hào)例如內(nèi)部讀取命令信號(hào)PAR，該目的時(shí)鐘域例如為DLL時(shí)鐘域。然而，根據(jù)本發(fā)明，控制信號(hào)iPoint和oPoint的有效階段可以重疊。利用這種改進(jìn)，能夠?qū)⒏〉难舆t/等待時(shí)間用于同步，或者以相同等待時(shí)間支持更大時(shí)移tA。因此，相應(yīng)的FIFO鎖存單元是透明的，并且仍未鎖存釋放輸出。這樣使得等待計(jì)數(shù)電路的工作范圍擴(kuò)展了小于一個(gè)時(shí)鐘周期。進(jìn)一步時(shí)移會(huì)造成輸出的誤操作，最終造成完全故障。
為了使時(shí)移內(nèi)部讀取命令信號(hào)OUT與DLL時(shí)鐘信號(hào)DLLCLK的上升沿以獲得希望的等待時(shí)間的方式進(jìn)行同步，控制信號(hào)iPoint與oPoint必須適當(dāng)?shù)叵嗷?duì)準(zhǔn)。這個(gè)目的是通過(guò)提供根據(jù)圖8所示實(shí)施例的等待時(shí)間計(jì)數(shù)電路30來(lái)實(shí)現(xiàn)的。鎖存鎖存電路33包括FIFO鎖存單元F0、......、F5。等待時(shí)間計(jì)數(shù)電路30包括用于生成控制信號(hào)iPoint的控制電路31和用于生成控制信號(hào)oPoint的控制電路32?？刂齐娐?1利用系統(tǒng)時(shí)鐘域內(nèi)的控制信號(hào)iPoint，與內(nèi)部生成的由系統(tǒng)時(shí)鐘信號(hào)CLKD獲得的內(nèi)部時(shí)鐘信號(hào)CLKIP相同步地驅(qū)動(dòng)該鎖存電路33。
控制電路31包括用于生成計(jì)數(shù)信號(hào)iCount的計(jì)數(shù)電路310、用于生成時(shí)移計(jì)數(shù)信號(hào)iCount’的移位寄存器311、用于生成控制信號(hào)iPoint的鎖存器312、延遲/時(shí)鐘電路313，以及解碼器電路314?？刂齐娐?2包括用于生成計(jì)數(shù)信號(hào)oCount的計(jì)數(shù)電路320、用于生成控制信號(hào)oPoint的移位寄存器321，以及用于生成內(nèi)部控制信號(hào)SHIFT的鎖存器322。
根據(jù)圖8、9和10描述了等待時(shí)間計(jì)數(shù)電路30的操作。圖10表示了時(shí)鐘信號(hào)DLLCLK、CLKD和CLKIP、內(nèi)部控制信號(hào)xSNAP、TRIGINT、TRIG_D1、SNAP和SHIFT，以及計(jì)數(shù)信號(hào)iCount和oCount的時(shí)序圖。DLL時(shí)鐘信號(hào)DLLCLK“超前”系統(tǒng)時(shí)鐘信號(hào)CLKD一個(gè)如前所述的時(shí)移tA。所有時(shí)鐘信號(hào)都具有時(shí)間為tCK的時(shí)鐘周期。突出了時(shí)鐘信號(hào)DLLCLK、CLKD和CLKIP的相應(yīng)沿，以及計(jì)數(shù)信號(hào)oCount和iCount的相應(yīng)沿。
DLL時(shí)鐘信號(hào)DLLCLK驅(qū)動(dòng)計(jì)數(shù)電路320。根據(jù)圖9A，計(jì)數(shù)電路320包括自由運(yùn)行計(jì)數(shù)器3200、鎖存器3210和控制電路3220，它們均由DLL時(shí)鐘信號(hào)DLLCLK觸發(fā)。自由運(yùn)行計(jì)數(shù)器3200優(yōu)選以格雷碼計(jì)數(shù)。使用格雷碼是因?yàn)闊o(wú)誤操作轉(zhuǎn)換。在根據(jù)圖10的實(shí)例中，自由運(yùn)行計(jì)數(shù)器3200連續(xù)并重復(fù)地以狀態(tài)0、......、5輸出計(jì)數(shù)信號(hào)oCount’。計(jì)數(shù)信號(hào)oCount’不具有精確的定時(shí)。為了獲得更好的定時(shí)，將計(jì)數(shù)信號(hào)oCount’與DLL時(shí)鐘信號(hào)DLLCLK同步地鎖存在鎖存器3210中。鎖存器3210與DLL時(shí)鐘信號(hào)DLLCLK同步地輸出計(jì)數(shù)信號(hào)oCount，其狀態(tài)連續(xù)并重復(fù)地為0、......、5，如圖10所示。控制電路3220在計(jì)數(shù)信號(hào)oCount的狀態(tài)從“0”變?yōu)椤?”時(shí)生成內(nèi)部控制信號(hào)xSNAP。因此，內(nèi)部控制信號(hào)xSNAP表示計(jì)數(shù)狀態(tài)“1”。
在下一步驟中，內(nèi)部控制信號(hào)xSNAP被延遲，以便將其從DLL時(shí)鐘域轉(zhuǎn)移到系統(tǒng)時(shí)鐘域。為此，將內(nèi)部控制信號(hào)xSNAP發(fā)送到延遲/時(shí)鐘電路313。圖9B表示了延遲/時(shí)鐘電路313的實(shí)施例。延遲/時(shí)鐘電路313包括延遲電路3130、鎖存器3131和鎖存器3132。鎖存電路3133包括延遲級(jí)3133a和延遲級(jí)3133b，該鎖存電路接收系統(tǒng)時(shí)鐘信號(hào)CLKD并且生成相對(duì)于系統(tǒng)時(shí)鐘信號(hào)CLKD延遲了時(shí)移tDip的內(nèi)部時(shí)鐘信號(hào)CLKIP。內(nèi)部控制信號(hào)xSNAP在延遲電路3130中延遲了預(yù)定時(shí)移tAneg。時(shí)移tAneg比時(shí)移tA短用于鎖存和設(shè)置的時(shí)間余量tsD。該時(shí)間余量的最佳值是最小時(shí)鐘周期tCKmin的一半。延遲電路3130輸出內(nèi)部控制信號(hào)TRIGINT。
為了滿足時(shí)鐘映射，控制信號(hào)TRIGINT緩存在鎖存器3131中，與系統(tǒng)時(shí)鐘信號(hào)CLKD同步地驅(qū)動(dòng)該鎖存器。鎖存器3131與系統(tǒng)時(shí)鐘信號(hào)CLKD相同步地輸出內(nèi)部控制信號(hào)TRIG_D1。這時(shí)，執(zhí)行時(shí)鐘域的映射。
然而，需要其它步驟來(lái)確定對(duì)應(yīng)于計(jì)數(shù)電路320的計(jì)數(shù)狀態(tài)“1”的計(jì)數(shù)電路310的計(jì)數(shù)狀態(tài)。如圖8所示，計(jì)數(shù)電路310未受系統(tǒng)時(shí)鐘信號(hào)CLKD的驅(qū)動(dòng)，但是與內(nèi)部時(shí)鐘信號(hào)CLKIP同步運(yùn)行。因?yàn)閮?nèi)部時(shí)鐘信號(hào)CLKIP相對(duì)于系統(tǒng)時(shí)鐘信號(hào)CLKD延遲了前述時(shí)移tDip，所以內(nèi)部控制信號(hào)TRIG_D1再次鎖存在鎖存器3132中，并且以相對(duì)于內(nèi)部控制信號(hào)SNAP的延遲時(shí)間tDtrig輸出。為了在內(nèi)部時(shí)鐘信號(hào)CLKIP的突出的上升沿之前的余量/保持時(shí)間tm2獲得內(nèi)部控制信號(hào)SNAP，由延遲級(jí)3133a生成的時(shí)鐘信號(hào)CLKIP’觸發(fā)鎖存器3132。因此，延遲時(shí)間tDtrig比時(shí)移tDip短了所述的余量/保持時(shí)間tm2。鎖存器3132也可以設(shè)計(jì)作為寄存器。
目前將內(nèi)部時(shí)鐘信號(hào)CLKIP的時(shí)鐘周期I0內(nèi)的計(jì)數(shù)信號(hào)iCount的狀態(tài)由內(nèi)部控制信號(hào)SNAP的上升沿鎖存在鎖存器322中，該狀態(tài)對(duì)應(yīng)于DLL時(shí)鐘信號(hào)DLLCLK的相應(yīng)時(shí)鐘周期D0內(nèi)的計(jì)數(shù)信號(hào)oCount的狀態(tài)“0”。
因?yàn)闀r(shí)移tDtrig短于時(shí)移tDip，所以確保了內(nèi)部時(shí)鐘信號(hào)CLKIP的時(shí)鐘周期I0的突出沿之間的計(jì)數(shù)信號(hào)iCount的狀態(tài)對(duì)應(yīng)于DLL時(shí)鐘信號(hào)DLLCLK的周期D0的突出沿之間的計(jì)數(shù)信號(hào)oCount的狀態(tài)。
利用內(nèi)部控制信號(hào)SNAP的上升沿，將計(jì)數(shù)信號(hào)iCount的當(dāng)前狀態(tài)鎖存在鎖存器322中。鎖存器322形成為觸發(fā)器的矢量。將它們用于保持內(nèi)部控制信號(hào)SNAP的單獨(dú)調(diào)整脈沖之間的控制信號(hào)相關(guān)信息。因此，鎖存器322的狀態(tài)表示了相應(yīng)計(jì)數(shù)信號(hào)iCount與oCount之間的差異。這種差異由內(nèi)部控制信號(hào)SHIFT表示。
將控制信號(hào)SHIFT從鎖存器322輸出并驅(qū)動(dòng)到移位寄存器321。移位寄存器321優(yōu)選設(shè)計(jì)為桶形移位器。桶形移位器能夠使計(jì)數(shù)信號(hào)oCount的狀態(tài)矢量異步地移位給定數(shù)量的時(shí)鐘周期tCK。在圖10所示的實(shí)例中，利用內(nèi)部控制信號(hào)SNAP的上升沿將計(jì)數(shù)信號(hào)iCount的計(jì)數(shù)狀態(tài)“3”鎖存在鎖存器322中。如根據(jù)圖7所述的，在系統(tǒng)時(shí)鐘域內(nèi)的時(shí)鐘信號(hào)的時(shí)鐘周期和在DLL時(shí)鐘域內(nèi)的相應(yīng)時(shí)鐘周期，當(dāng)控制信號(hào)或者根據(jù)圖10的計(jì)數(shù)信號(hào)具有相同的狀態(tài)時(shí)，獲得了0等待時(shí)間。因此，這兩個(gè)時(shí)鐘域的計(jì)數(shù)信號(hào)0等待時(shí)間適當(dāng)對(duì)準(zhǔn)。為了對(duì)準(zhǔn)計(jì)數(shù)信號(hào)iCount和oCount，在圖10的實(shí)例中，桶形移位器321因此根據(jù)內(nèi)部控制信號(hào)SHIFT使計(jì)數(shù)信號(hào)oCount移位了三個(gè)時(shí)鐘周期tCK，使得兩個(gè)計(jì)數(shù)信號(hào)在相應(yīng)的/突出的時(shí)鐘周期時(shí)呈現(xiàn)相同的狀態(tài)。移位計(jì)數(shù)信號(hào)oCount表示控制信號(hào)oPoint，從而從鎖存電路33中包含的FIFO鎖存單元F0、......、F5中釋放被緩存的內(nèi)部讀取命令信號(hào)PAR。
將大量時(shí)移和控制信號(hào)用于操作的安全性。以兩小段中生成的連續(xù)延遲比在DLL時(shí)鐘信號(hào)DLLCLK與內(nèi)部時(shí)鐘信號(hào)CLKIP之間實(shí)現(xiàn)作為一段的延遲更有利。出于定時(shí)變化的原因，必須在盡可能早的時(shí)刻執(zhí)行兩個(gè)時(shí)鐘域的映射。使時(shí)移tAneg保持盡可能的小，從而消除任何隨機(jī)或者系統(tǒng)失配，因此為DLL時(shí)鐘信號(hào)DLLCLK與系統(tǒng)時(shí)鐘信號(hào)CLKD的對(duì)準(zhǔn)提供了大的余量，這取決于DLL電路的對(duì)準(zhǔn)。
配置信號(hào)MR驅(qū)動(dòng)解碼器電路314，并且該電路生成內(nèi)部控制信號(hào)MR’。內(nèi)部控制信號(hào)MR’表示計(jì)數(shù)信號(hào)iCount必須移位以生成希望的CAS等待時(shí)間的時(shí)鐘周期tCK的數(shù)量。為此，提供了移位寄存器311。移位寄存器311優(yōu)選設(shè)計(jì)為桶形移位器，從而使計(jì)數(shù)信號(hào)iCount的整個(gè)狀態(tài)矢量異步地移位了給定數(shù)量的時(shí)鐘周期tCK移位電路311靜態(tài)工作。如果CAS等待時(shí)間增加，則其使計(jì)數(shù)信號(hào)iCount相對(duì)于計(jì)數(shù)信號(hào)iCount完全對(duì)準(zhǔn)時(shí)的狀態(tài)向后移位。在已經(jīng)移位了計(jì)數(shù)信號(hào)iCount的全部狀態(tài)矢量之后，移位電路311輸出移位計(jì)數(shù)信號(hào)iCount’。
移位控制信號(hào)iCount’驅(qū)動(dòng)鎖存器312。鎖存器312表示一個(gè)觸發(fā)器的矢量。它們用于提高鎖存器312生成的控制信號(hào)iPoint的定時(shí)精度。只有在實(shí)現(xiàn)了觸發(fā)器的附加級(jí)的情況下這才是可能的。這造成了一個(gè)時(shí)鐘周期的附加時(shí)移。需要該附加移位來(lái)以良好精度生成控制信號(hào)iPoint的狀態(tài)，以用于鎖存內(nèi)部讀取命令信號(hào)PAR。
將狀態(tài)為iPoint0、......、iPoint5的控制信號(hào)iPoint和狀態(tài)為oPoint0、......、oPoint5的控制信號(hào)oPoint發(fā)送到鎖存電路33。如圖6所示，鎖存電路33包括具有三狀態(tài)輸出AF的FIFO鎖存單元。FIFO鎖存單元的所有輸入EF相互連接，并且所有FIFO鎖存單元的輸出AF也相互連接。
兩個(gè)觸發(fā)器34和35與鎖存電路33的輸出端A33相連，并且與DLL時(shí)鐘信號(hào)DLLCLK同步工作。將時(shí)移內(nèi)部讀取命令信號(hào)OUT驅(qū)動(dòng)到觸發(fā)器34，該觸發(fā)器生成控制信號(hào)OUTENm1。控制信號(hào)OUTENm1表示前同步觸發(fā)信號(hào)。觸發(fā)器34向觸發(fā)器35提供控制信號(hào)OUTENm1。觸發(fā)器35也與DLL時(shí)鐘信號(hào)DLLCLK同步工作，其輸出控制信號(hào)OUTENm0。該控制信號(hào)OUTENm0表示數(shù)據(jù)觸發(fā)信號(hào)。
圖11A和11B表示了根據(jù)希望的CAS等待時(shí)間使控制信號(hào)iPoint的狀態(tài)iPoint0、......、iPoint5移位的所述方法。為了簡(jiǎn)化，圖11A表示了單獨(dú)的FIFO鎖存單元F0?？刂齐娐?1生成的控制信號(hào)狀態(tài)iPoint0控制鎖存操作?？刂齐娐?1在系統(tǒng)時(shí)鐘域內(nèi)工作。如果控制信號(hào)狀態(tài)oPoint0激勵(lì)FIFO鎖存單元F0，則緩存的內(nèi)部讀取命令PAR作為時(shí)移內(nèi)部讀取命令信號(hào)OUT而被釋放。
圖11B表示了計(jì)數(shù)信號(hào)iCount的狀態(tài)iCount0’和控制信號(hào)oPoint的狀態(tài)oPoint0的時(shí)序圖。與內(nèi)部時(shí)鐘信號(hào)CLKIP同步地生成狀態(tài)iPoint0，而與DLL時(shí)鐘信號(hào)DLLCLK同步地生成狀態(tài)oPoint0。狀態(tài)iPoint0和oPoint0的實(shí)線表示了對(duì)于兩個(gè)控制信號(hào)完全對(duì)準(zhǔn)的情況的構(gòu)像(constellation)。為此，移位寄存器321使計(jì)數(shù)信號(hào)oCount移位，從而在標(biāo)記沿及其適當(dāng)?shù)臅r(shí)鐘周期I0和D0時(shí)，控制信號(hào)iPoint和oPoint均表示從狀態(tài)iPoint0/oPoint0到狀態(tài)iPoint1/oPoint1的相同狀態(tài)改變。利用計(jì)數(shù)信號(hào)iCount的狀態(tài)移位獲得了希望的CAS等待時(shí)間。這是在移位寄存器311中執(zhí)行的。在根據(jù)圖11B的實(shí)例中，移位寄存器311使控制信號(hào)狀態(tài)iPoint0向后移位了2個(gè)時(shí)鐘周期，從而獲得的等待時(shí)間為2。
除了所述方法之外，還有許多實(shí)現(xiàn)控制信號(hào)計(jì)算移位的方法。然而，特別是使用兩個(gè)不同桶形移位器提供了主要的優(yōu)點(diǎn)。能夠在一個(gè)時(shí)鐘周期內(nèi)幾乎立刻施加CAS等待時(shí)間移位，并且沒(méi)有計(jì)數(shù)器對(duì)準(zhǔn)的變化。在系統(tǒng)時(shí)鐘域內(nèi)生成控制信號(hào)iPoint和大多數(shù)寄存器信號(hào)。
出于定時(shí)原因，在控制電路32中實(shí)現(xiàn)計(jì)數(shù)器對(duì)準(zhǔn)。在具有DLL電路的系統(tǒng)中，在時(shí)鐘切換之后，DLL時(shí)鐘信號(hào)DLLCLK對(duì)于系統(tǒng)時(shí)鐘信號(hào)CLKD之后特別長(zhǎng)的時(shí)間都是有效的。內(nèi)部讀取命令信號(hào)PAR在DLL時(shí)鐘信號(hào)DLLCLK為有效的之前必須鎖存。利用計(jì)數(shù)信號(hào)oCount的移位，可以在DLL時(shí)鐘信號(hào)DLLCLK是有效的并且調(diào)整控制信號(hào)iPoint和oPoint之前鎖存內(nèi)部讀取命令信號(hào)PAR。此外，在功率下降退出之后的非?？焖俚膶?duì)準(zhǔn)是可能的。即使在有效功率下降模式下也能夠關(guān)閉用于接收外部時(shí)鐘信號(hào)CLKE的時(shí)鐘接收器。
在圖12中，表示了CAS等待時(shí)間為6的理想時(shí)序圖。為內(nèi)部讀取命令信號(hào)PAR配置了足夠的設(shè)定時(shí)間，以用于鎖存。由于附加的觸發(fā)器鎖存級(jí)312，所以控制信號(hào)iPoint相對(duì)于移位計(jì)數(shù)信號(hào)iCount’延遲了一個(gè)時(shí)鐘周期。如箭頭所示，將內(nèi)部讀取命令信號(hào)PAR鎖存在具有有效狀態(tài)的FIFO鎖存單元4和5中，并且從FIFO鎖存單元4和5中作為時(shí)移內(nèi)部讀取命令信號(hào)OUT釋放該信號(hào)。在圖12中，控制信號(hào)的對(duì)準(zhǔn)等于無(wú)CAS等待時(shí)間的對(duì)準(zhǔn)。因此，計(jì)數(shù)信號(hào)iCount對(duì)應(yīng)于控制信號(hào)iCount’。所畫出的時(shí)移內(nèi)部讀取命令信號(hào)OUT相對(duì)于控制信號(hào)oPoint具有一定延遲，從而表示用于鎖存前同步觸發(fā)信號(hào)OUTENm1的某一保持時(shí)間。
如果沒(méi)有等待時(shí)間移位，設(shè)定控制信號(hào)使得得到的等待時(shí)間為6。這等于計(jì)數(shù)溢出。這表示，如果CAS等待時(shí)間為6，則未使用等待時(shí)間移位。
為了設(shè)定較小的等待時(shí)間，計(jì)數(shù)信號(hào)oCount必須移位到較大的數(shù)值(加速)，或者計(jì)數(shù)信號(hào)iCount必須移位到較小的數(shù)值(延遲)。
到目前為止，已經(jīng)描述了DLL ON模式下等待時(shí)間計(jì)數(shù)電路的工作。在DLL ON模式下，由控制信號(hào)ACT的第一狀態(tài)驅(qū)動(dòng)等待時(shí)間計(jì)數(shù)電路。在DLL ON模式下，等待時(shí)間計(jì)數(shù)電路確保了與外部時(shí)鐘信號(hào)CLKE同步地在數(shù)據(jù)端IO100處生成數(shù)據(jù)項(xiàng)DQ。為了激活DLL OFF模式，由控制信號(hào)ACT的第二狀態(tài)驅(qū)動(dòng)等待時(shí)間計(jì)數(shù)電路。在DLL OFF模式下，沒(méi)有與外部時(shí)鐘信號(hào)CLKE同步地輸出數(shù)據(jù)項(xiàng)DQ。
圖13表示了在集成半導(dǎo)體存儲(chǔ)器的DLL OFF模式下的信號(hào)時(shí)序圖。通過(guò)應(yīng)用配置信號(hào)MR的相同CAS等待時(shí)間值，在DLL OFF模式下，結(jié)果是比DLL ON模式下小一個(gè)時(shí)鐘周期tCK的延遲，但是具有附加的恒定延遲。相反，DLL ON模式下的定時(shí)不具有恒定延遲，但是具有恒定數(shù)量的時(shí)鐘周期。為了得到DLL OFF模式下的正確定時(shí)，僅改變了映射方案。按照相同方式在全部模式下執(zhí)行CAS等待時(shí)間解碼。當(dāng)DLL電路運(yùn)行時(shí)，內(nèi)部控制信號(hào)xSNAP按照一定方式延遲了時(shí)移tAneg，使得內(nèi)部控制信號(hào)TRIGINT在系統(tǒng)時(shí)鐘信號(hào)CLKD的上升沿之前變?yōu)橛行?。在DLL OFF模式下，內(nèi)部控制信號(hào)TRIGINT在系統(tǒng)時(shí)鐘信號(hào)CLKD的上升沿之后變?yōu)橛行У?。這樣減少了實(shí)現(xiàn)CAS等待時(shí)間的一個(gè)步驟。
在時(shí)鐘/延遲電路313中執(zhí)行負(fù)和正余量之間的切換。當(dāng)關(guān)閉延遲鎖定回路時(shí)，將大時(shí)移tA減小到0，或者該時(shí)移具有負(fù)值。在這種情況下，所使用的延遲也增大，但是其仍小于DLL ON模式下的延遲。這種差異造成內(nèi)部控制信號(hào)TRIGINT在系統(tǒng)時(shí)鐘信號(hào)CLKD的上升沿之后變?yōu)橛行У摹?br> 圖14表示了集成半導(dǎo)體存儲(chǔ)器的DLL ON模式下的信號(hào)時(shí)序圖。當(dāng)打開DLL電路時(shí)，DLL時(shí)鐘信號(hào)DLLCLK與系統(tǒng)時(shí)鐘信號(hào)CLKD之間的特定時(shí)移tA約為4ns。這個(gè)數(shù)值根據(jù)定義對(duì)于所有頻率都是恒定的。在當(dāng)前的設(shè)計(jì)方案中，內(nèi)部讀取命令信號(hào)PAR相對(duì)于系統(tǒng)時(shí)鐘信號(hào)CLKD延遲了大約2ns的延遲時(shí)間tp。為了使內(nèi)部讀取命令信號(hào)PAR的鎖存盡可能安全，設(shè)定具有最大可能余量的鎖存位置。在這種情況下，該余量為最小時(shí)鐘周期tCK的一半(tm1＝1.25ns)。因此，系統(tǒng)時(shí)鐘信號(hào)CLKD與內(nèi)部讀取命令信號(hào)PAR的鎖存點(diǎn)之間的時(shí)移大約為3.25ns。在數(shù)據(jù)觸發(fā)信號(hào)OUTENm0(選定的CAS等待時(shí)間)之前的一個(gè)時(shí)鐘周期激勵(lì)前同步觸發(fā)信號(hào)OUTENm1(DQS啟動(dòng)觸發(fā))。在圖14中，表示的CAS等待時(shí)間為4。
圖15表示了集成半導(dǎo)體存儲(chǔ)器DLL OFF模式下的信號(hào)時(shí)序圖。DLLOFF模式不是為非常高的頻率設(shè)計(jì)的。在這種模式下，芯片僅在一種時(shí)鐘域內(nèi)運(yùn)行，這是因?yàn)镈LL時(shí)鐘信號(hào)DLLCLK是由系統(tǒng)時(shí)鐘信號(hào)CLKD獲得的，并且不具有相對(duì)于系統(tǒng)時(shí)鐘信號(hào)CLKD的超前時(shí)間。由于這種情況，輸出信號(hào)定時(shí)與DLL ON模式相比是不同的。由于缺少超前時(shí)間，比DLL ON模式提前一個(gè)時(shí)鐘周期tCK激勵(lì)前同步觸發(fā)信號(hào)OUTENm1和數(shù)據(jù)觸發(fā)信號(hào)OUTENm0。將CAS等待時(shí)間設(shè)為4使得等待時(shí)間為3。數(shù)據(jù)項(xiàng)DQ未與外部時(shí)鐘信號(hào)對(duì)準(zhǔn)。在DLL OFF模式下，一部分定時(shí)與DLL ON模式下是相同的。在相同位置選擇內(nèi)部讀取命令信號(hào)PAR的鎖存點(diǎn)，該位置即內(nèi)部讀取命令信號(hào)PAR改變之后的0.5個(gè)時(shí)鐘周期。兩種模式之間非常重要的差別在于DLL時(shí)鐘信號(hào)DLLCLK未超前于系統(tǒng)時(shí)鐘信號(hào)CLKD運(yùn)行，但是相對(duì)于該信號(hào)具有延遲。在兩個(gè)方向上的定時(shí)相關(guān)性是恒定的。
附圖標(biāo)記10 控制電路20 時(shí)鐘生成電路21 時(shí)鐘接收器22 DLL電路23 DLL反饋電路30 等待時(shí)間計(jì)數(shù)電路
31 第一控制電路32 第二控制電路33 鎖存電路34、35 觸發(fā)器40 存儲(chǔ)單元陣列100 集成半導(dǎo)體存儲(chǔ)設(shè)備310 計(jì)數(shù)電路311 移位寄存器312 鎖存器313 延遲/時(shí)鐘電路314 解碼器320 計(jì)數(shù)電路321 移位寄存器322 鎖存器3130、......、3132 延遲部件3133 接收器電路3200 自由運(yùn)行計(jì)數(shù)器3210 鎖存電路3220 控制電路ACT 激活信號(hào)AT 選擇晶體管BL 位線CLKD 系統(tǒng)時(shí)鐘信號(hào)CLKE 外部時(shí)鐘信號(hào)CLKI 內(nèi)部時(shí)鐘信號(hào)DLLCLK 時(shí)移DLL時(shí)鐘信號(hào)DQ 數(shù)據(jù)項(xiàng)F FIFO 鎖存單元iCount 計(jì)數(shù)信號(hào)IO 數(shù)據(jù)端iPoint 第一控制信號(hào)MR 配置信號(hào)
oCount 計(jì)數(shù)信號(hào)oPoint 第二控制信號(hào)OUT 時(shí)移內(nèi)部讀取命令信號(hào)OUTENm0 數(shù)據(jù)觸發(fā)信號(hào)OUTENm1 前同步觸發(fā)信號(hào)PAR 內(nèi)部讀取命令信號(hào)RD 外部讀取命令信號(hào)SC 存儲(chǔ)單元SC 存儲(chǔ)電容器t 時(shí)移WL 字線。
權(quán)利要求
1.用于使信號(hào)與時(shí)鐘信號(hào)同步的集成半導(dǎo)體存儲(chǔ)器，其包括-用于施加配置信號(hào)(MR)的第一控制端(S100a)，-用于生成第一時(shí)鐘信號(hào)(CLKD)和第二時(shí)鐘信號(hào)(DLLCLK)的時(shí)鐘生成電路(20)，所述第二時(shí)鐘信號(hào)(DLLCLK)相對(duì)于所述第一時(shí)鐘信號(hào)(CLKD)發(fā)生時(shí)移，-用于生成第一控制信號(hào)(iPoint)并生成內(nèi)部時(shí)鐘信號(hào)(CLKIP)的第一控制電路(31)，該內(nèi)部時(shí)鐘信號(hào)相對(duì)于所述第一時(shí)鐘信號(hào)(CLKD)發(fā)生延遲，-其中所述第一控制電路(31)設(shè)計(jì)為使其在取決于所述配置信號(hào)(MR)的時(shí)刻與所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)同步地生成所述第一控制信號(hào)(iPoint)，-用于與所述第二時(shí)鐘信號(hào)(DLLCLK)同步地生成第二控制信號(hào)(oPoint)的第二控制電路(32)，-用于鎖存第一命令信號(hào)(PAR)并釋放第二命令信號(hào)(OUT)的鎖存電路(33)，-所述鎖存電路(33)設(shè)計(jì)為當(dāng)所述第一控制信號(hào)(iPoint)激勵(lì)所述鎖存電路(33)時(shí)，將所述第一命令信號(hào)(PAR)與所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)同步地鎖存在所述鎖存電路(33)中，并且當(dāng)所述第二控制信號(hào)(oPoint)激勵(lì)所述鎖存電路(33)時(shí)，將所述第二命令信號(hào)(OUT)與所述第二時(shí)鐘信號(hào)(DLLCLK)同步地從所述鎖存電路(33)釋放。
2.根據(jù)權(quán)利要求1所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，包括-用于施加外部時(shí)鐘信號(hào)(CLKE)的時(shí)鐘端(T100)，-所述外部時(shí)鐘信號(hào)(CLKE)被提供給所述時(shí)鐘生成電路(20)，-用于與所述外部時(shí)鐘信號(hào)(CLKE)同步地施加外部命令信號(hào)(RD)的第二控制端(S100b)，-所述時(shí)鐘生成電路(20)設(shè)計(jì)為，其生成所述第一和第二時(shí)鐘信號(hào)(CLKD，DLLCLK)，這兩個(gè)時(shí)鐘信號(hào)分別具有一個(gè)取決于所述外部時(shí)鐘信號(hào)(CLKE)頻率的頻率，其中所述第一時(shí)鐘信號(hào)(CLKD)相對(duì)于所述外部時(shí)鐘信號(hào)(CLKE)延遲了第一延遲時(shí)間(tRCV)，-用于與所述第一時(shí)鐘信號(hào)(CLKD)同步地生成所述第一命令信號(hào)(PAR)的第三控制電路(10)，-其中所述第三控制電路(10)設(shè)計(jì)為，其在受到所述外部命令信號(hào)(RD)激勵(lì)之后生成所述第一命令信號(hào)(PAR)。
3.根據(jù)權(quán)利要求1或2所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，包括-至少一個(gè)存儲(chǔ)單元(SZ)以存儲(chǔ)數(shù)據(jù)項(xiàng)(DQ)；-用于輸出所述數(shù)據(jù)項(xiàng)(DQ)的數(shù)據(jù)端(IO100)，-用于緩存所述數(shù)據(jù)項(xiàng)并在所述數(shù)據(jù)端(IO100)處提供所述數(shù)據(jù)項(xiàng)(DQ)的輸出電路(50)，-其中當(dāng)所述外部命令信號(hào)(RD)施加到所述第二控制端(S100b)時(shí)，為所述讀取訪問(wèn)激活所述存儲(chǔ)單元(SZ)，-其中在所述讀取訪問(wèn)過(guò)程中，將所述數(shù)據(jù)項(xiàng)(DQ)從所述存儲(chǔ)單元(SZ)提供到所述輸出電路(50)，以用于緩存所述數(shù)據(jù)項(xiàng)，-其中所述輸出電路(50)設(shè)計(jì)為，在受到所述第二命令信號(hào)(OUT)激勵(lì)之后，其在第二延遲時(shí)間(tDP、tOCD)之后在所述數(shù)據(jù)端(IO100)處提供所述數(shù)據(jù)項(xiàng)(DQ)。
4.根據(jù)權(quán)利要求1-3中任一項(xiàng)所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中-將所述第一時(shí)鐘信號(hào)(CLKD)提供給所述第一控制電路(31)，-將所述第二時(shí)鐘信號(hào)(DLLCLK)提供給所述第二控制電路(32)。
5.根據(jù)權(quán)利要求3或4所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中-所述時(shí)鐘生成電路(20)設(shè)計(jì)為，使得所述時(shí)鐘生成電路(20)生成的所述第二時(shí)鐘信號(hào)(DLLCLK)的第一時(shí)鐘周期(D0)的一個(gè)邊沿(ED0)相對(duì)于所述第一時(shí)鐘信號(hào)(CLKD)的第一時(shí)鐘周期(C0)的一個(gè)邊沿(EC0)時(shí)移了第一時(shí)移(tA)，所述第一時(shí)移(tA)等于第一和第二延遲時(shí)間(tRCV、tDP、tOCD)的和，-所述第一控制電路(31)設(shè)計(jì)為，使得所述第一控制電路(31)生成的所述內(nèi)部時(shí)鐘信號(hào)的第一時(shí)鐘周期(I0)的一個(gè)邊沿(EI0)相對(duì)于所述第一時(shí)鐘信號(hào)(CLKD)的所述第一時(shí)鐘周期(C0)的所述邊沿(EC0)延遲了第二時(shí)移(tDip)，所述第二時(shí)移(tDip)的持續(xù)時(shí)間至少為所述第三控制電路(10)的處理時(shí)間(tP)，所述處理時(shí)間(tP)等于所述第一時(shí)鐘信號(hào)(CLKD)的所述第一時(shí)鐘周期(C0)的所述邊沿(EC0)與所述第三控制電路(10)生成所述第一控制信號(hào)(PAR)時(shí)的時(shí)刻之間的持續(xù)時(shí)間，-所述第一控制電路(31)設(shè)計(jì)為，使得所述第一控制信號(hào)(iPoint)的狀態(tài)(iPoint0、……、iPoint5)相對(duì)于所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)的所述第一時(shí)鐘周期(I0)移位了所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)的多個(gè)(n-1)時(shí)鐘周期，其中所述時(shí)鐘周期的數(shù)量(n-1)取決于所述配置信號(hào)(MR)，-所述第二控制電路(32)設(shè)計(jì)為，其在所述第二時(shí)鐘信號(hào)(DLLCLK)的所述第一時(shí)鐘周期(D0)時(shí)生成所述第二控制信號(hào)(oPoint)。
6.根據(jù)權(quán)利要求4或5所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中-所述第一控制電路(31)包括用于生成第一計(jì)數(shù)信號(hào)(iCount)的計(jì)數(shù)電路(310)；用于生成時(shí)移第一計(jì)數(shù)信號(hào)(iCount’)的移位寄存器(311)；用于生成所述第一控制信號(hào)(iPoint)的鎖存器(312)，以及延遲/時(shí)鐘電路(313)，-將所述第一時(shí)鐘信號(hào)(CLKD)提供給所述第一控制電路(31)的所述時(shí)鐘/延遲電路(313)，-將所述配置信號(hào)(MR)提供給所述第一控制電路(31)的所述移位寄存器(311)，-所述第一控制電路(31)的所述延遲/時(shí)鐘電路(313)設(shè)計(jì)為，其生成根據(jù)所述第一時(shí)鐘信號(hào)(CLKD)獲得的所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)，-將所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)提供給所述第一控制電路(31)的所述計(jì)數(shù)電路(310)，-所述第一控制電路(31)的所述計(jì)數(shù)電路(310)設(shè)計(jì)為，其與所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)同步地生成所述第一計(jì)數(shù)信號(hào)(iCount)，-將所述第一計(jì)數(shù)信號(hào)(iCount)提供給所述第一控制電路(31)的所述移位寄存器(311)，-所述第一控制電路(31)的移位寄存器(311)設(shè)計(jì)為，其與所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)同步地生成所述時(shí)移第一計(jì)數(shù)信號(hào)(iCount’)，其中所述時(shí)移第一計(jì)數(shù)信號(hào)的狀態(tài)相對(duì)于所述內(nèi)部時(shí)鐘信號(hào)的所述第一時(shí)鐘周期(I0)移位了所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)的多個(gè)(n)時(shí)鐘周期，-所述時(shí)移第一計(jì)數(shù)信號(hào)(iCount’)和所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)激勵(lì)所述第一控制電路(31)的所述鎖存器(312)，-所述第一控制電路(31)的所述鎖存器(312)設(shè)計(jì)為，其與所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)同步地生成所述第一控制信號(hào)(iPoint)。
7.根據(jù)權(quán)利要求1-6中任一項(xiàng)所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中-所述第二控制電路(32)包括用于生成第二計(jì)數(shù)信號(hào)(oCount)的計(jì)數(shù)電路(320)，以及用于生成所述第二控制信號(hào)(oPoint)的移位寄存器(321)，-所述第二時(shí)鐘信號(hào)(DLLCLK)激勵(lì)所述第二控制電路(32)的所述計(jì)數(shù)電路(320)，-所述第二控制電路(32)的所述計(jì)數(shù)電路(320)設(shè)計(jì)為，其與所述第二時(shí)鐘信號(hào)(DLLCLK)同步地生成所述第二計(jì)數(shù)信號(hào)(oCount)，-將所述第二計(jì)數(shù)信號(hào)(oCount)提供給所述第二控制電路(32)的所述移位寄存器(321)，-所述第二控制電路(32)的所述移位寄存器(321)設(shè)計(jì)為，其與所述第二時(shí)鐘信號(hào)(DLLCLK)同步地生成所述第二控制信號(hào)(oPoint)，其中所述第二計(jì)數(shù)信號(hào)的狀態(tài)(oPoint0)相對(duì)于所述第二時(shí)鐘信號(hào)(DLLCLK)的所述第一時(shí)鐘周期(D0)移位了所述第二時(shí)鐘信號(hào)的多個(gè)時(shí)鐘周期。
8.根據(jù)權(quán)利要求7所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中-所述第二控制電路(32)包括用于生成第一內(nèi)部控制信號(hào)(SHIFT)的鎖存器(322)，-所述第一計(jì)數(shù)信號(hào)(iCount)激勵(lì)所述第二控制電路(32)的所述鎖存器(322)，-所述第二控制電路(32)的所述鎖存器(322)設(shè)計(jì)為，其在所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)的所述第一時(shí)鐘周期(I0)時(shí)生成表示所述第一計(jì)數(shù)信號(hào)(iCount)狀態(tài)(iCount3)的所述第一內(nèi)部控制信號(hào)(SHIFT)的狀態(tài)(SHIFT3)，-將所述第一內(nèi)部控制信號(hào)(SHIFT)提供給所述第二控制電路(32)的所述移位寄存器(321)。
9.根據(jù)權(quán)利要求8所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中-所述第一控制電路(31)包括用于生成第二內(nèi)部控制信號(hào)(SNAP)的所述延遲/時(shí)鐘電路(313)，-所述第二控制電路(32)包括用于生成第三內(nèi)部控制信號(hào)(xSNAP)的所述計(jì)數(shù)電路(320)，-將所述第三內(nèi)部控制信號(hào)(xSNAP)提供給所述第一控制電路(31)的所述延遲/時(shí)鐘電路(313)，-所述第二控制電路(32)的所述計(jì)數(shù)電路(320)設(shè)計(jì)為，當(dāng)所述第二控制電路(32)的所述計(jì)數(shù)電路(320)生成了所述第二計(jì)數(shù)信號(hào)(oCount)狀態(tài)(oCount0、oCount1)的改變時(shí)，其生成所述第三內(nèi)部控制信號(hào)(xSNAP)，-所述第一控制電路(31)的所述延遲/時(shí)鐘電路(313)設(shè)計(jì)為，其在所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)的所述第一時(shí)鐘周期(I0)時(shí)生成所述第二內(nèi)部控制信號(hào)(SNAP)的第一狀態(tài)，-向所述第二控制電路(32)的所述鎖存器(322)提供所述第二內(nèi)部控制信號(hào)(SNAP)，-所述第二控制電路(32)的所述鎖存器(322)設(shè)計(jì)為，當(dāng)所述第二內(nèi)部控制信號(hào)(SNAP)呈現(xiàn)所述第一狀態(tài)時(shí)，其生成具有所述第一內(nèi)部控制信號(hào)的所述狀態(tài)(SHIFT3)的所述第一內(nèi)部控制信號(hào)(SHIFT)，其表示所述第一計(jì)數(shù)信號(hào)(iCount)的所述狀態(tài)(iCount3)。
10.根據(jù)權(quán)利要求9所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中-所述第一控制電路(31)的所述延遲/時(shí)鐘電路(313)包括延遲電路(3130)、第一鎖存器(3131)和用于生成所述第二內(nèi)部控制信號(hào)(SNAP)的第二鎖存器(3132)，-設(shè)計(jì)并設(shè)置所述延遲電路(3130)和所述鎖存電路(3131、3132)，使得它們使所述第三內(nèi)部控制信號(hào)(xSNAP)延遲了所述第一時(shí)移(tA)，以便使其與所述第一時(shí)鐘信號(hào)(CLKD)同步，然后使其延遲第三時(shí)移(tDtrig)，以生成所述第二內(nèi)部控制信號(hào)(SNAP)，其中所述第三時(shí)移(tDtrig)短于所述第二時(shí)移(tDip)。
11.根據(jù)權(quán)利要求1-10中任一項(xiàng)所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中-所述鎖存電路(33)包括鎖存器(F0、……、F5)，-所述鎖存電路(33)的每個(gè)所述鎖存器(F0、……、F5)具有一個(gè)輸入端(EF)和一個(gè)輸出端(AF)，-所述輸入端彼此相連，以便根據(jù)所述第一控制信號(hào)(iPoint)的狀態(tài)(iPoint0、……、iPoint5)將所述第一命令信號(hào)(PAR)鎖存到所述鎖存器(F0、……、F5)之一中，-所述輸出端彼此相連，以便根據(jù)所述第二控制信號(hào)(oPoint)的狀態(tài)(oPoint0、……、oPoint5)從所述鎖存器(F0、……、F5)之一中釋放所述第二命令信號(hào)(OUT)。
12.根據(jù)權(quán)利要求11所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中-所述鎖存電路(33)的每個(gè)所述鎖存器(F0、……、F5)具有一個(gè)三狀態(tài)輸出(AF)。
13.根據(jù)權(quán)利要求7-12中任一項(xiàng)所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中所述時(shí)鐘生成電路(20)包括用于生成第二時(shí)鐘信號(hào)(DLLCLK)的延遲鎖定回路電路(22)。
14.根據(jù)權(quán)利要求7-13中任一項(xiàng)所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中所述第一控制電路(31)的所述計(jì)數(shù)電路(310)和所述第二控制電路(32)的所述計(jì)數(shù)電路(320)均設(shè)計(jì)為環(huán)形計(jì)數(shù)器。
15.根據(jù)權(quán)利要求7-14中任一項(xiàng)所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中所述第一控制電路(31)的所述計(jì)數(shù)電路(310)和所述第二控制電路(32)的所述計(jì)數(shù)電路(320)均設(shè)計(jì)為執(zhí)行格雷碼計(jì)數(shù)。
16.根據(jù)權(quán)利要求7-14中任一項(xiàng)所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中所述第一控制電路(31)的所述計(jì)數(shù)電路(310)和所述第二控制電路(32)的所述計(jì)數(shù)電路(320)均設(shè)計(jì)為執(zhí)行二進(jìn)制碼計(jì)數(shù)。
17.根據(jù)權(quán)利要求7-16中任一項(xiàng)所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中所述第一控制電路(31)的所述移位寄存器(311)和所述第二控制電路(32)的所述移位寄存器(321)均設(shè)計(jì)為桶形移位器。
18.根據(jù)權(quán)利要求6-17中任一項(xiàng)所述的集成半導(dǎo)體存儲(chǔ)設(shè)備，其中所述第一和第二控制電路(31、32)的每個(gè)所述鎖存器(312、313)包括觸發(fā)器。
19.一種在集成半導(dǎo)體存儲(chǔ)設(shè)備中使信號(hào)與時(shí)鐘信號(hào)同步的方法，包括以下步驟-提供一種集成半導(dǎo)體存儲(chǔ)設(shè)備，其至少包括存儲(chǔ)單元(SZ)；用于輸出數(shù)據(jù)項(xiàng)(DQ)的數(shù)據(jù)端(IO100)；用于施加外部時(shí)鐘信號(hào)(CLKE)的時(shí)鐘端(T100)；用于施加配置信號(hào)(MR)的第一控制端(S100a)；用于與所述外部時(shí)鐘信號(hào)(CLKE)同步地施加外部命令信號(hào)(RD)的第二控制端(S100b)；用于生成第一和第二時(shí)鐘信號(hào)(CLKD、DLLCLK)的時(shí)鐘生成電路(20)；用于生成第一控制信號(hào)(iPoint)的第一控制電路(31)；用于生成第二控制信號(hào)(oPoint)的第二控制電路(32)；具有鎖存器(F0、……、F5)的鎖存電路(33)，每個(gè)鎖存器用于鎖存第一命令信號(hào)(PAR)并釋放第二命令信號(hào)(OUT)，-將所述外部時(shí)鐘信號(hào)(CLKE)施加到所述時(shí)鐘端(T100)，-將所述配置信號(hào)(MR)施加到所述第一控制端(S100a)，-在所述第二控制端處(S100b)，與所述外部時(shí)鐘信號(hào)(CLKE)相同步地施加所述外部命令信號(hào)(RD)，-所述時(shí)鐘生成電路(20)生成根據(jù)所述外部時(shí)鐘信號(hào)(CLKE)獲得的所述第一時(shí)鐘信號(hào)(CLKD)，所述第一時(shí)鐘信號(hào)(CLKD)相對(duì)于所述外部時(shí)鐘信號(hào)(CLKE)發(fā)生延遲，-所述第一控制電路(31)生成根據(jù)所述第一時(shí)鐘信號(hào)(CLKD)獲得的內(nèi)部時(shí)鐘信號(hào)(CLKIP)，-所述第一控制電路(31)在取決于所述配置信號(hào)(MR)的時(shí)刻與所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)同步地生成第一控制信號(hào)(iPoint)，-在所述第二控制端(S100b)處由于施加所述外部命令信號(hào)(RD)生成所述第一命令信號(hào)(PAR)，-通過(guò)由所述第一控制信號(hào)(iPoint)的狀態(tài)(iPoint0、……、iPoint5)激勵(lì)所述鎖存器中的所述一個(gè)鎖存器，與所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)同步地將所述第一命令信號(hào)(PAR)鎖存到所述鎖存電路(33)的所述鎖存器(F0、……、F5)中的所述一個(gè)鎖存器中，-所述時(shí)鐘生成電路(20)生成由所述外部時(shí)鐘信號(hào)(CLKE)獲得的第二時(shí)鐘信號(hào)(DLLCLK)，所述第二時(shí)鐘信號(hào)(DLLCLK)相對(duì)于所述第一時(shí)鐘信號(hào)(CLKD)發(fā)生了時(shí)移，-所述第二控制電路(32)在取決于所述配置信號(hào)(MR)的時(shí)刻，與所述第二時(shí)鐘信號(hào)(DLLCLK)相同步地生成所述第二控制信號(hào)(oPoint)，-通過(guò)由所述第二控制信號(hào)(oPoint)的狀態(tài)(oPoint0、……、oPoint5)激勵(lì)所述鎖存器中的所述一個(gè)鎖存器，與所述第二時(shí)鐘信號(hào)(DLLCLK)同步地從所述鎖存電路(33)的所述鎖存器(F0、……、F5)中的所述一個(gè)鎖存器中釋放所述第二命令信號(hào)(OUT)，-由于施加所述外部命令信號(hào)(RD)而激活所述存儲(chǔ)單元(SZ)，以便進(jìn)行讀取訪問(wèn)，-與所述外部時(shí)鐘信號(hào)(CLKE)相同步地在所述數(shù)據(jù)端(IO100)處輸出存儲(chǔ)在所述被激活的存儲(chǔ)單元(SZ)中的數(shù)據(jù)項(xiàng)(DQ)，其中施加所述外部命令信號(hào)(RD)與輸出所述數(shù)據(jù)項(xiàng)(DQ)之間的時(shí)間取決于所述配置信號(hào)(MR)。
20.根據(jù)權(quán)利要求19所述的方法，包括以下步驟-為所述集成半導(dǎo)體存儲(chǔ)器提供用于在數(shù)據(jù)端(IO100)處提供數(shù)據(jù)項(xiàng)(DQ)的輸出電路(50)，其中在第一延遲時(shí)間(tDP、tOCD)之后，在所述數(shù)據(jù)端(IO100)處提供所述數(shù)據(jù)項(xiàng)(DQ)，-所述時(shí)鐘生成電路(20)生成所述第一時(shí)鐘信號(hào)(CLKD)，其中所述第一時(shí)鐘信號(hào)(CLKD)相對(duì)于所述外部時(shí)鐘信號(hào)(CLKE)延遲了第二延遲時(shí)間(tRCV)，-所述時(shí)鐘生成電路(20)生成所述第二時(shí)鐘信號(hào)(DLLCLK)，其中所述時(shí)鐘生成電路(20)生成的所述第二時(shí)鐘信號(hào)(DLLCLK)的第一時(shí)鐘周期(D0)的一個(gè)邊沿(ED0)向所述第一時(shí)鐘信號(hào)(CLKD)的第一時(shí)鐘周期(C0)的一個(gè)邊沿(EC0)時(shí)移了第一時(shí)移(tA)，其中所述第一時(shí)移(tA)的持續(xù)時(shí)間等于第一和第二延遲時(shí)間(tRCV、tDP、tOCD)的和，-所述第一控制電路(31)生成由所述第一時(shí)鐘信號(hào)(CLKD)獲得的所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)，其中所述第一控制電路(31)生成的所述內(nèi)部時(shí)鐘信號(hào)的第一時(shí)鐘周期(I0)的一個(gè)邊沿(EI0)相對(duì)于所述第一時(shí)鐘信號(hào)(CLKD)的所述第一周期(C0)的所述邊沿(EC0)延遲了第二時(shí)移(tDip)。
21.根據(jù)權(quán)利要求20所述的方法，包括以下步驟-為所述集成半導(dǎo)體存儲(chǔ)設(shè)備提供第三控制電路(10)，用于與所述第一時(shí)鐘信號(hào)(CLKD)同步地生成所述第一命令信號(hào)(PAR)，其中所述第三控制電路(10)生成相對(duì)于所述第一時(shí)鐘信號(hào)(CLKD)的所述第一時(shí)鐘周期(C0)的所述邊沿(EC0)延遲了所述第二時(shí)移(tDip)的所述第一命令信號(hào)(PAR)。
22.根據(jù)權(quán)利要求21所述的方法，包括以下步驟-所述第一控制電路(31)在所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)的第二時(shí)鐘周期(I1-)時(shí)生成所述第一控制信號(hào)(iPoint)，其相對(duì)于所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)的所述第一時(shí)鐘周期(I0)移位了所述內(nèi)部時(shí)鐘信號(hào)(CLKIP)的多個(gè)時(shí)鐘周期，其中時(shí)鐘周期的數(shù)量取決于所述配置信號(hào)(MR)，-所述第二控制電路(32)在所述第二時(shí)鐘信號(hào)(DLLCLK)的所述第一時(shí)鐘周期(D0)時(shí)生成所述第二控制信號(hào)(oPoint)。
全文摘要
一半導(dǎo)體存儲(chǔ)器包括根據(jù)外部施加的讀取命令信號(hào)生成內(nèi)部讀取命令信號(hào)的控制電路。時(shí)鐘生成電路生成系統(tǒng)時(shí)鐘信號(hào)而DLL電路生成時(shí)移時(shí)鐘信號(hào)。等待時(shí)間計(jì)數(shù)電路包括用于生成第一控制信號(hào)的第一控制電路和用于生成第二控制信號(hào)的第二控制電路。第一控制信號(hào)將內(nèi)部讀取命令信號(hào)緩存到FIFO鎖存單元之一中。在系統(tǒng)時(shí)鐘域內(nèi)執(zhí)行鎖存。第二控制信號(hào)在DLL時(shí)鐘域內(nèi)從FIFO鎖存單元的所述一個(gè)釋放時(shí)移內(nèi)部讀取命令信號(hào)。第一與第二控制信號(hào)之間的關(guān)系與外部施加的時(shí)鐘信號(hào)同步地確定在數(shù)據(jù)端處出現(xiàn)的數(shù)據(jù)項(xiàng)的CAS等待時(shí)間。
文檔編號(hào)G11C11/4063GK1862701SQ200610077839
公開日2006年11月15日 申請(qǐng)日期2006年5月8日 優(yōu)先權(quán)日2005年5月4日
發(fā)明者K·什平斯基 申請(qǐng)人:英飛凌科技股份公司