專(zhuān)利名稱(chēng)：移位寄存器與液晶顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及 一 種移位寄存器與采用該移位寄存器的液晶顯 示裝置。
背景技術(shù)：
目前薄膜晶體管(Thin Film Transistor, TFT)液晶顯示裝置 已逐漸成為各種數(shù)字產(chǎn)品的標(biāo)準(zhǔn)輸出設(shè)備，然而，其需要設(shè)計(jì) 適當(dāng)?shù)尿?qū)動(dòng)電路以保證其穩(wěn)定工作。通常，液晶顯示裝置驅(qū)動(dòng)電路包括 一 數(shù)據(jù)驅(qū)動(dòng)電路與 一 掃 描驅(qū)動(dòng)電路。數(shù)據(jù)驅(qū)動(dòng)電路用來(lái)控制每一像素單元的顯示亮度， 掃描驅(qū)動(dòng)電路則用來(lái)控制薄膜晶體管的導(dǎo)通與截止。兩驅(qū)動(dòng)電路均采用移位寄存器作為核心電路單元。通常，移位寄存器是 由多個(gè)移位寄存單元串聯(lián)而成，且前一移位寄存單元的輸出信 號(hào)為后一移位寄存單元的輸入信號(hào)。請(qǐng)參閱圖1,是 一 種現(xiàn)有技術(shù)移位寄存器的移位寄存單元的 電路圖。該移位寄存單元100包括一第一時(shí)鐘反相電路110、 一 換流電路120及一第二時(shí)鐘反相電路130。該移位寄存單元100 的各電路均由PMOS(P-channel Metal Oxide Semiconductor, P溝 道金屬氧化物半導(dǎo)體)型晶體管組成，每一 PMOS型晶體管均包 括 一 柵極、 一 源極與 一 漏極。該第 一 時(shí)鐘反相電路110包括一 第 一型晶體管Ml 、 一第二 晶體管M2、 一第三晶體管M3、 一第四晶體管M4、 一第一輸出 端VOl及一 第二輸出端V02。該第 一 晶體管Ml的柵極接收該 移位寄存單元100的前一移位寄存單元(圖未示)的輸出信號(hào)VS， 其源極接收來(lái)自外部電路的高電平信號(hào)VDD，其漏極連接至該 第二晶體管M2的源極。該第二晶體管M2的柵極與其漏極接收 來(lái)自外部電路的低電平信號(hào)VSS。該第三晶體管M3與該第四晶 體管M4的柵極均接收來(lái)自外部電路的反相時(shí)鐘信號(hào)TS , 二者 的漏極分別作為該第 一 時(shí)鐘反相電路110的第 一輸出端VOl與 第二輸出端V02 ，且該第三晶體管M3的源極連接至該第 一 晶體 管Ml的漏極，該第四晶體管M4的源極連接至該第 一 晶體管 Ml的柵極。該換流電路120包括一第五晶體管M5、 一第六晶體管M6 及一信號(hào)輸出端VO。該第五晶體管M5的柵極連接至該第 一輸 出端VOl,其源極接收來(lái)自外部電路的高電平信號(hào)VDD,其漏 極連接至該第六晶體管M6的源極。該第六晶體管M6的柵極連 接至該第二輸出端V02，其漏極接收來(lái)自外部電路的低電平信 號(hào)VSS ,其源極為該移位寄存單元100的信號(hào)輸出端VO。該第二時(shí)鐘反相電路130包括一 第七晶體管M7、 一第八晶 體管M8、 一第九晶體管M9及一 第十晶體管MIO。該第七晶體 管M7的柵極連接至該信號(hào)輸出端VO,其源極接收來(lái)自外部電 路的高電平信號(hào)VDD ，其漏極連接至該第八晶體管M8的源極。 該第八晶體管M8的柵極與其漏極均接收來(lái)自外部電路的低電 平信號(hào)VSS。該第九晶體管M9的源極連接至該第 一輸出端VOl , 其柵極接收來(lái)自外部電路的時(shí)鐘信號(hào)TS，其漏極連接至該第七 晶體管M7的漏極。該第十晶體管M10的柵-才及4妄收外部電路的 時(shí)鐘信號(hào)TS,其源極連接至該第二輸出端V02,其漏極連接至 該信號(hào)輸出端VO。請(qǐng)一并參閱圖2,是該移位寄存單元100的工作時(shí)序圖。在 tl時(shí)段內(nèi)，該前 一 位移寄存單元之輸出信號(hào)VS由高電平跳變?yōu)榈碗娖剑聪鄷r(shí)鐘信號(hào)5由低電平跳變?yōu)楦唠娖?，則使該第三 晶體管M3與該第四晶體管M4截止，從而使該第 一 時(shí)鐘反相電 路110斷開(kāi)。而該時(shí)鐘信號(hào)TS由高電平跳變?yōu)榈碗娖剑乖摰?九晶體管M9與該第十晶體管M1 0導(dǎo)通，從而使該第二時(shí)鐘反 相電路1 30導(dǎo)通，而該信號(hào)輸出端VO初始狀態(tài)的高電平經(jīng)該第 十晶體管MIO，使該第六晶體管M6截止，而該第八晶體管M8 輸出的低電平經(jīng)由該第九晶體管M9 ,使該第五晶體管M5導(dǎo)通， 從而使其源極的高電平信號(hào)VDD輸出至該信號(hào)輸出端VO，故
該信號(hào)輸出端VO保持高電平輸出。在t2時(shí)段內(nèi)，該反相時(shí)鐘信號(hào)5由高電平跳變?yōu)榈碗娖剑?則使該第三晶體管M3與該第四晶體管M4導(dǎo)通，從而使該第一時(shí)鐘反相電路11 0導(dǎo)通。而該時(shí)鐘信號(hào)TS由4氐電平跳變?yōu)楦唠?平，則使該第九晶體管M9與該第十晶體管M10截止，從而使 該第二時(shí)鐘反相電路130斷開(kāi)。該輸入信號(hào)VS由高電平跳變?yōu)?低電平，則使該第 一 晶體管Ml導(dǎo)通，其源極的高電平VDD經(jīng) 該第三晶體管M3截止該第五晶體管M5 ，且該輸入信號(hào)VS的 低電平經(jīng)該第四晶體管M4導(dǎo)通該第六晶體管M6 ，使該信號(hào)輸 出端VO輸出低電平。在t3時(shí)段內(nèi)，該反相時(shí)鐘信號(hào)巧由低電平跳變?yōu)楦唠娖剑?則使該第三晶體管M3與該第四晶體管M4截止，從而使該第一 時(shí)鐘反相電路110斷開(kāi)。而該時(shí)鐘信號(hào)TS由高電平跳變?yōu)榈碗?平，使該第九晶體管M9與該第十晶體管M10導(dǎo)通，從而使該 第二時(shí)鐘反相電路130導(dǎo)通。該信號(hào)輸出端VO的低電平導(dǎo)通該 第七晶體管M7 ，其源極的高電平經(jīng)該第九晶體管M9截止該第 五晶體管M5 。同時(shí)，該信號(hào)輸出端VO的低電平也經(jīng)該第十晶 體管M1 0 , 導(dǎo)通該第六晶體管M6 ，該第六晶體管M6的漏極低 電平使該信號(hào)輸出端VO保持低電平輸出。在t4時(shí)段內(nèi)，該反相時(shí)鐘信號(hào)巧由高電平跳變?yōu)榈碗娖剑?則使該第三晶體管M3與該第四晶體管M4導(dǎo)通，從而使該第一 時(shí)鐘反相電路11 0導(dǎo)通。而該時(shí)鐘信號(hào)TS由低電平跳變?yōu)楦唠?平，使該第九晶體管M9與該第十晶體管M10截止，從而使該 第二時(shí)鐘反相電路120斷開(kāi)。輸入信號(hào)VS的高電平經(jīng)該第四晶 體管M4截止該第六晶體管M6 ,而該第二晶體管M2的漏極低 電平經(jīng)該第三晶體管M3導(dǎo)通該第五晶體管M5 ，使其源極的高 電平輸出至該信號(hào)輸出端VO,使該信號(hào)輸出端VO的輸出由低 電平跳變?yōu)楦唠娖健墓ぷ鲿r(shí)序可見(jiàn)，該移位寄存單元100的前一移位寄存單 元在tl時(shí)段與t2時(shí)段內(nèi)輸出信號(hào)，而該移位寄存單元100在t2 時(shí)段與t3時(shí)段內(nèi)輸出信號(hào)，兩輸出信號(hào)在t2時(shí)段存在信號(hào)重疊 情況，/人而導(dǎo)致采用該移位寄存器作為數(shù)據(jù)驅(qū)動(dòng)電路與掃描驅(qū) 動(dòng)電路的液晶顯示裝置，在進(jìn)行行掃描或列掃描時(shí)，存在相鄰兩行(Row)或兩列(Column)同時(shí)進(jìn)行掃描的現(xiàn)象，導(dǎo)致加載信號(hào) 產(chǎn)生相互干擾，使畫(huà)面產(chǎn)生色差。發(fā)明內(nèi)容為了解決現(xiàn)有技術(shù)移位寄存器輸出信號(hào)存在重疊的問(wèn)題， 有必要提供 一 種輸出信號(hào)無(wú)重疊的移位寄存器。為了解決現(xiàn)有技術(shù)液晶顯示裝置因其移位寄存器輸出信號(hào) 存在重疊而導(dǎo)致顯示畫(huà)面存在色差的問(wèn)題，也有必要提供一種 無(wú)色差的液晶顯示裝置。一種移位寄存器，其包括多個(gè)移位寄存單元。每 一 移位寄 存單元均接來(lái)自收外部電路的時(shí)鐘信號(hào)。兩相鄰的移位寄存單 元所接收的時(shí)鐘信號(hào)相反，后 一 移位寄存單元接收前 一 移位寄 存單元輸出的兩信號(hào)。每 一 移位寄存單元均包括 一 信號(hào)輸出電 路、 一 信號(hào)輸入電路、 一 邏輯轉(zhuǎn)換電路與 一 邏輯穩(wěn)定電路。該信號(hào)輸出電路接收來(lái)自外部電路的第 一 時(shí)鐘信號(hào)，其包括 一 第 一晶體管與 一 第二晶體管，該第 一 晶體管輸出該第 一 時(shí)鐘信號(hào)， 該第二晶體管輸出 一 截止信號(hào)。該信號(hào)輸入電路接收前 一 移位寄存單元的信號(hào)輸出電路的輸出信號(hào)以及一與該第一時(shí)鐘信號(hào) 反相的第二時(shí)鐘信號(hào)，并控制該信號(hào)輸出電路的第 一 晶體管的 導(dǎo)通。該邏輯轉(zhuǎn)換電路接收該信號(hào)輸入電路的輸出信號(hào)，并控 制該第二晶體管的導(dǎo)通與截止，且向其后一 移位寄存單元輸出信號(hào)。該邏輯穩(wěn)定電路接收前 一 移位寄存單元邏輯轉(zhuǎn)換電路的 輸出信號(hào)及其所在移位寄存單元邏輯轉(zhuǎn)換電路的輸出信號(hào)，且控制該第 一 晶體管的截止。當(dāng)該信號(hào)輸入電路輸入導(dǎo)通信號(hào)時(shí)，該導(dǎo)通信號(hào)導(dǎo)通該第 一 晶體管與該邏輯轉(zhuǎn)換電路，使該第 一 時(shí)鐘信號(hào)經(jīng)由該第 一 晶體管輸出，同時(shí)該邏輯轉(zhuǎn)換電路輸出 一 截 止信號(hào)，使該第二晶體管與該邏輯穩(wěn)定電路截止；反之，當(dāng)該 信號(hào)輸入電路輸入截止信號(hào)時(shí)，該邏輯轉(zhuǎn)換電路自動(dòng)輸出 一 導(dǎo) 通信號(hào)，使該第二晶體管導(dǎo)通，從而輸出 一 截止信號(hào)，同時(shí)使
該邏輯穩(wěn)、定電路導(dǎo)通，該邏輯穩(wěn)定電路 <吏該第 一 晶體管截止。一種液晶顯示裝置，其包括一液晶面板， 一數(shù)據(jù)驅(qū)動(dòng)電路 與 一 掃描驅(qū)動(dòng)電路。該數(shù)據(jù)驅(qū)動(dòng)電路與該掃描驅(qū)動(dòng)電路均包括一移位寄存器。該移位寄存器包括多個(gè)移位寄存單元，每 一 移 位寄存單元均接來(lái)自收外部電路的時(shí)鐘信號(hào)，兩相鄰的移位寄 存單元所接收的兩個(gè)時(shí)鐘信號(hào)相反，后 一 移位寄存單元接收前 一移位寄存單元輸出的兩個(gè)信號(hào)。每 一 移位寄存單元均包括一信號(hào)輸出電路、 一 信號(hào)輸入電路、 一 邏輯轉(zhuǎn)換電路與 一 邏輯穩(wěn) 定電路。該信號(hào)輸出電路接收來(lái)自外部電路的第 一 時(shí)鐘信號(hào)，其包括 一 第 一 晶體管與 一 第二晶體管，該第 一 晶體管輸出該第一時(shí)鐘信號(hào)，該第二晶體管輸出 一 截止信號(hào)。該信號(hào)輸入電路 接收前 一 移位寄存單元的信號(hào)輸出電路的輸出信號(hào)以及 一 與該 第 一 時(shí)鐘信號(hào)反相的第二時(shí)鐘信號(hào)，并控制該信號(hào)輸出電路的 第 一 晶體管的導(dǎo)通。該邏輯轉(zhuǎn)換電路接收該信號(hào)輸入電路的輸 出信號(hào)，并控制該第二晶體管的導(dǎo)通與截止，且向其后 一 移位寄存單元輸出信號(hào)。該邏輯穩(wěn)定電路接收前 一 移位寄存單元邏 輯轉(zhuǎn)換電路的輸出信號(hào)及其所在移位寄存單元邏輯轉(zhuǎn)換電路的輸出信號(hào)，且控制該第 一 晶體管的截止。當(dāng)該信號(hào)輸入電路輸 入導(dǎo)通信號(hào)時(shí)，該導(dǎo)通信號(hào)導(dǎo)通該第 一 晶體管與該邏輯轉(zhuǎn)換電路，使該第 一 時(shí)鐘信號(hào)經(jīng)由該第 一 晶體管輸出，同時(shí)該邏輯轉(zhuǎn) 換電路輸出 一 截止信號(hào)，使該第二晶體管與該邏輯穩(wěn)定電路截止；反之，當(dāng)該信號(hào)輸入電路輸入截止信號(hào)時(shí)，該邏輯轉(zhuǎn)換電 路自動(dòng)輸出 一 導(dǎo)通信號(hào)，使該第二晶體管導(dǎo)通，從而輸出 一 截 止信號(hào)，同時(shí)使該邏輯穩(wěn)定電路導(dǎo)通，該邏輯穩(wěn)定電路使該第 一晶體管截止。前 一 移位寄存單元的輸入信號(hào)為導(dǎo)通信號(hào)時(shí)，該移位寄存 單元的邏輯穩(wěn)定電路使該信號(hào)輸入電路保持 一 時(shí)鐘周期的導(dǎo)通 信號(hào)輸出，并使該信號(hào)輸出電路輸出導(dǎo)通信號(hào)。該導(dǎo)通信號(hào)作 為后 一 移位寄存單元的輸入信號(hào)，該后 一 移位寄存單元保持一 時(shí)鐘周期的導(dǎo)通信號(hào)輸出，使信號(hào)輸出電路輸出與該第二時(shí)鐘 信號(hào)同步的導(dǎo)通信號(hào)。因該第 一 時(shí)鐘信號(hào)與該第二時(shí)鐘信號(hào)波 形反相，故兩相鄰的移位寄存單元#T出的波形無(wú)重疊。采用該 移位寄存器的液晶顯示裝置不會(huì)出現(xiàn)相鄰行或列同時(shí)進(jìn)行掃描 的現(xiàn)象，從而避免加載信號(hào)產(chǎn)生相互干擾，畫(huà)面不會(huì)產(chǎn)生色差。


圖l是一種現(xiàn)有技術(shù)移位寄存器的移位寄存單元的電路圖。 圖2是圖1所示移位寄存單元的工作時(shí)序圖。圖3是本發(fā)明移位寄存器一較佳實(shí)施方式的電路結(jié)構(gòu)框圖。 圖4是圖3所示該第 一 移位寄存單元與該第二移位寄存單元 的電路圖。圖5是圖4所示該第 一 移位寄存單元與該第二移位寄存單元 的工作時(shí)序圖。圖6是應(yīng)用圖3所示移位寄存器的液晶顯示裝置的結(jié)構(gòu)示意圖。
具體實(shí)施方式
請(qǐng)參閱圖3，是本發(fā)明移位寄存器一較佳實(shí)施方式的電路結(jié) 構(gòu)框圖。該移位寄存器20包括多個(gè)具有相同電路結(jié)構(gòu)的移位寄 存單元，該多個(gè)移位寄存單元依次串聯(lián)，每一移位寄存單元均接收外部電路提供的時(shí)鐘信號(hào)CLK、反相時(shí)鐘信號(hào)^IZ、高電 平VGH、低電平VGL及測(cè)試信號(hào)VCT,其均由多個(gè)PMOS型晶 體管組成，每一 PMOS型晶體管均包括一柵極、 一源極與一漏 極。以第一移位寄存單元21及與其相鄰的第二移位寄存單元22 為例說(shuō)明該移位寄存器20的連接關(guān)系，該第 一 移位寄存單元21 接收 一 輸入信號(hào)VIN1,其包括一第一輸出端V0UT1、 一第二輸 出端VOUT2與 一 第三輸出端VOUT3。該第 一輸出端V0UT1的 輸出信號(hào)作為該第二移位寄存單元22的輸入信號(hào)VIN2，該第 二輸出端VOUT2為外部電路(圖未示)提供信號(hào)，該第三輸出端 VOUT3的輸出信號(hào)作為該第二移位寄存單元22的控制信號(hào)(未 標(biāo)示)。請(qǐng)一并參閱圖4，是該第一移位寄存單元21與該第二移位 寄存單元22的電路圖。該第 一 移位寄存單元2 1包4舌 一 信號(hào)輸入電路211、 一信號(hào)輸出電路212、 一邏輯轉(zhuǎn)換電路213、 一邏 輯穩(wěn)定電路214與 一 測(cè)試電路215。該信號(hào)輸入電路2 11包括 一 第 一 晶體管Tl 、 一第二晶體管 T2與 一輸出端VOUT。該第 一 晶體管Tl的柵極接收該輸入信號(hào) VIN1 ，其漏極接收來(lái)自外部電路的低電平VGL ，其源極連接至 該第二晶體管T2的漏極。該第二晶體管T2的柵極接收來(lái)自外 部電路的低電平VGL，其源極是該信號(hào)輸入電路211的輸出端 VOUT。該信號(hào)輸出電路212包括一第三晶體管T3、 一第四晶體管 T4、 一第五晶體管T5、 一第六晶體管T6、 一第一輸出端V0UT1 與 一 第二輸出端VOUT2。該第三晶體管T3與該第四晶體管T4 的漏極接收來(lái)自外部電路的時(shí)鐘信號(hào)CLK， 二者的柵極均連接 至該信號(hào)輸入電路211的輸出端VOUT ，該第三晶體管T3的源 極是該第一移位寄存單元21的第一輸出端V0UT1，該第四晶體 管T4的源極為該第 一 移位寄存單元21的第二輸出端VOUT2 。 該第五晶體管T5與該第六晶體管T6的漏極分別連接至該第一 輸出端V0UT1與該第二輸出端VOUT2，該第五晶體管T5與該 第六晶體管T6的源極均接收來(lái)自外部電路的高電平VGH。該邏輯轉(zhuǎn)換電路2 13包括 一 第七晶體管T7 、 一第八晶體管 T8與 一 第三輸出端VOUT3 。該第七晶體管T7的源極接收來(lái)自 外部電路的高電平VGH，其柵極連接至該第 一移位寄存單元21 的第 一輸出端V0UT1 ，其漏極為該第 一移位寄存單元21的第三 輸出端VOUT3 ，其與該第五晶體管T5與該第六晶體管T6的柵 極相連。該第八晶體管T8的柵極接收來(lái)自外部電路的反相時(shí)鐘信號(hào)^fZ,其源極連接至該第七晶體管T7的漏極，其漏極接收 來(lái)自外部電路的低電平VGL。該邏輯穩(wěn)定電路214包括一第九晶體管T9與 一第十晶體管 TIO。該第九晶體管T9的源極接收來(lái)自外部電路的高電平VGH, 其柵極連接至前一移位寄存單元的第三輸出端(圖未示)，其漏極 連接至該第十晶體管T10的源極。該第十晶體管T10的柵極連 4妻該第七晶體管T7的漏才及，其漏才及連4妾至該第 一 晶體管T 1的 源極。該測(cè)試電路215包括一第十一晶體管Tll。該第十一晶體管 Tll的柵極與源極均接收來(lái)自外部電路的測(cè)試信號(hào)VCT，其漏極 連接至該信號(hào)輸入電路211的輸出端VOUT。該第二移位寄存單元22的電路結(jié)構(gòu)與該第 一 移位寄存單元 21的電路結(jié)構(gòu)相同，其也包括十一個(gè)晶體管P1 P11、 一第一輸 出端VOl、 一第二輸出端V02與 一第三輸出端V03。該第二移 位寄存單元22與該第 一 移位寄存單元21的區(qū)別在于該第二 移位寄存單元22接收該第一移位寄存單元21的第一輸出端 VOUT1的輸出信號(hào)作為輸入信號(hào)VIN2，其第三晶體管P3與其 第四晶體管P4的漏極均接收來(lái)自外部電路的反相時(shí)鐘信號(hào)^H，其第八晶體管P8的柵極接收來(lái)自外部電路的時(shí)鐘信號(hào) CLK，其第九晶體管P9的柵極接收該第 一移位寄存單元21第三 輸出端VOUT3的輸出信號(hào)。請(qǐng)參閱圖5 ,是該第 一 移位寄存單元21與該第二移位寄存 單元22的工作時(shí)序圖。在tl時(shí)段內(nèi)，該第一移位寄存單元21 接收的時(shí)鐘信號(hào)CLK由高電平VGH跳變至低電平VGL,反相 時(shí)鐘信號(hào)^ZZ則由低電平VGL跳變?yōu)楦唠娖絍GH，由于該輸入 信號(hào)VIN1為低電平VGL，則該第一晶體管T1導(dǎo)通，而該第二 晶體管T2始終處于導(dǎo)通狀態(tài)，其功能類(lèi)似 一 電容器，則該信號(hào) 輸入電路211的輸出端VOUT輸出該第 一 晶體管T1源極的低電 平VGL。該低電平VGL使該第三晶體管T3與該第四晶體管T4 導(dǎo)通，則自該信號(hào)輸出電路212的第 一輸出端VOUT1與第二輸 出端VOUT2分別輸出該時(shí)鐘信號(hào)CLK的低電平VGL。同時(shí)， 該第 一 輸出端VOUT1輸出的低電平VGL使該第七晶體管T7導(dǎo) 通，而反相時(shí)鐘信號(hào)的高電平VGH使該第八晶體管T8截 止，從而自該第三輸出端VOUT3輸出該第七晶體管T7源極的 高電平VGH。該高電平VGH使該信號(hào)輸出電路212的第五晶體 管T5與該第六晶體管T6截止，以保證該第 一輸出端VOUT1與該第二輸出端VOUT2輸出的低電平VGL不受該第五晶體管T5與該第六晶體管 T6 源才及的高電平 VGH影響而產(chǎn)生雜訊 (Ripple)。此時(shí)，該第一移位寄存單元21的前一移位寄存單元 的第三輸出端輸出低電平VGL ,使該第九晶體管T9導(dǎo)通，而該 第三輸出端VOUT3的高電平VGH則使該第十晶體管T10截止， 故該邏輯穩(wěn)定電路214處于斷開(kāi)狀態(tài)，其可防止該第二晶體管 T2漏電，從而使該輸出端VOUT維持穩(wěn)定的低電平。在tl時(shí)段內(nèi)，當(dāng)該第一移位寄存單元21的第一輸出端 VOUT1輸出^氐電平VGL至該第二移位寄存單元22,即該第二 移位寄存單元22的輸入信號(hào)VIN2由高電平VGH跳變?yōu)?<氐電平 VGL，使該第一晶體管Pl導(dǎo)通，其漏極的低電平VGL經(jīng)該第二 晶體管P2輸出，并為該第二晶體管P2充電。同時(shí)，該第二晶 體管P2輸出的低電平開(kāi)啟該第三晶體管P3與該第四晶體管P4 ， 使該第二移位寄存單元22的第一輸出端VOl與該第二輸出端V02輸出該反相時(shí)鐘信號(hào)^CE的高電平VGH。該高電平VGH使 該第七晶體管P7截止，而該時(shí)鐘信號(hào)CLK的低電平VGL使該 第八晶體管P8導(dǎo)通，故自該第二移位寄存單元22的第三輸出 端V03輸出該第八晶體管P8漏極的低電平VGL。該低電平VGL 使該第五晶體管P5與該第六晶體管P6導(dǎo)通，該第五晶體管P5 與該第六晶體管P6漏極的高電平VGH使該第 一 輸出端VO 1與 該第二輸出端V02保持高電平VGH輸出。同時(shí)，該第三輸出端 V03輸出低電平VGL還使該第十晶體管P1 0導(dǎo)通，而該第 一 移 位寄存單元21的第三輸出端VOUT3輸出高電平VGH至該第二 移位寄存單元22的第九晶體管P9的柵極，使該第九晶體管P9 截止，故該第二移位寄存單元21的邏輯穩(wěn)定電路處于斷開(kāi)狀態(tài)， 其可防止該第二晶體管P2漏電，從而使該第三晶體管P3與該 第四晶體管P4的柵極維持穩(wěn)定的低電平。在t2時(shí)段內(nèi)，該反相時(shí)鐘信號(hào)^!Z由高電平VGH跳變?yōu)榈?電平VGL,該第八晶體管T8導(dǎo)通，其漏極的低電平VGL經(jīng)由 該第三輸出端VOUT3輸出。該第三輸出端VOUT3輸出的低電 平VGL使該第五晶體管T5與該第六晶體管T6導(dǎo)通，從而使該 第一輸出端 VOUT1與該第二輸出端 VOUT2的輸出由低電平VGL刃L變?yōu)楦唠娖絍GH。 該第 一 移位寄存單元21的前 一 移位 寄存單元的第三輸出端(圖未示)輸出 一 穩(wěn)定低電平VGL與該第 三輸出端VOUT3輸出的低電平VGL ，分別使該第九晶體管T9 與該第十晶體管T10導(dǎo)通，同時(shí)，而該輸入信號(hào)VIN1由低電平 VGL跳變?yōu)楦唠娖絍GH,使該第 一 晶體管Tl截止，故該第九 晶體管T9源極的高電平VGH傳輸至該第二晶體管T2的漏極， 使該第二晶體管T2放電，從而使該輸出端VOUT所保持的低電 平VGL被強(qiáng)制性拉至高電平VGH,導(dǎo)致該第三晶體管T3與該 第四晶體管T4截止，以保證該第 一 輸出端VOUT1與該第二輸 出端VOUT2輸出穩(wěn)定的高電平VGH。在t2時(shí)段內(nèi)，該第 一移位寄存單元21的第 一輸出端VOUT1 輸出高電平VGH至該第二移位寄存單元22 ，即該第二移位寄存 單元22的輸入信號(hào)VIN2由低電平跳變?yōu)楦唠娖絍GH,該輸入 信號(hào)VIN2的高電平VGH使該第 一 晶體管PI截止，而在該第二 晶體管P2的電容作用下，該第二移位寄存單元P2保持一穩(wěn)定 的低電位VGL輸出，使該第三晶體管P3與該第四晶體管P4仍 然保持導(dǎo)通，該第三晶體管P3漏極與該第四晶體管P4漏極的 反相時(shí)鐘信號(hào)由高電平VGH跳變?yōu)榈碗娖絍GL ,故該第一 輸出端VOl與該第二輸出端V02的輸出由高電平VGH跳變?yōu)?低電平VGL。該第 一輸出端VOl輸出的低電平VGL使該第七 晶體管P7導(dǎo)通，同時(shí)，該時(shí)鐘信號(hào)CLK由低電平VGL跳變?yōu)?高電平VGH，該第八晶體管P8截止，則該第七晶體管P7源極 的高電平VGH自該第三輸出端V03輸出。同時(shí)，該第三輸出端 V03輸出的高電平VGH使該第五晶體管P5與該第六晶體管P6 截止，以保證該第 一 輸出端VOl與該第二輸出端V02輸出穩(wěn)定 的低電平。同時(shí)，該第三輸出端V03輸出的高電平VGH使該第 十晶體管P10截止，該第二移位寄存單元22的邏輯穩(wěn)定電路處 于斷開(kāi)狀態(tài)，其可防止該第二晶體管P2漏電，從而使該第三晶 體管P3與該第四晶體管P4的柵極維持穩(wěn)定的低電平。該第 一 移位寄存單元21在tl時(shí)段以后的時(shí)間內(nèi)，因其第一 輸出端VOUT1與該第二輸出端VOUT2輸出高電平，使該其第 七晶體管T7截止，故該第三輸出端VOUT3的輸出信號(hào)受該反相時(shí)鐘信號(hào)SiZ控制。當(dāng)該反相時(shí)鐘信號(hào)dZ輸出低電平VGL 時(shí)，該第三輸出端VOUT3輸出該第八晶體管T8漏極的低電平，而該反相時(shí)鐘信號(hào)^1E輸出高電平VGH時(shí)，該第八晶體管T8 截止，因該第三輸出端VOUT3分別與該第八晶體管T8與該第 五晶體管T5、第六晶體管T6、第十晶體管TIO、該第二移位寄 存單元22的第九晶體管P9的柵極相連，該第三輸出端VOUT3 無(wú)放電通路，故其在tl時(shí)段以后仍保持 一 低電平VGL輸出。該 低電平VGL使該第五晶體管T5與該第六晶體管T6處于導(dǎo)通狀 態(tài)，故該第 一輸出端VOUT1與該第二輸出端VOUT2于tl時(shí)段 以后始終輸出穩(wěn)定的高電平VGH。同時(shí)，該第三輸出端VOUT3 輸出的低電平VGL使該第十晶體管T10導(dǎo)通，該第九晶體管T9 受該第一移位寄存單元21的前一移位寄存單元第三輸出端的低 電平VGL控制而導(dǎo)通，故該邏輯穩(wěn)定電路214處于導(dǎo)通狀態(tài)， 該第九晶體管T9源極的高電平VGH經(jīng)由該邏輯穩(wěn)定電路214 將該第三晶體管T3與該第四晶體管T4的柵極拉至高電平VGH, 使該第三晶體管T3與該第四晶體管T4截止，避免時(shí)鐘信號(hào)CLK 影響該第 一輸出端VOUT1與該第二輸出端輸出VOUT2的高電 平VGH。該第二移位寄存單元22于t2時(shí)段以后的時(shí)間內(nèi)，其運(yùn)作過(guò) 程與該第 一 移位寄存單元21完全相同。該第 一 移位寄存單元21的測(cè)試電路215與該第二移位寄存 單元22的測(cè)試電路均在正常工作狀態(tài)下保持截止?fàn)顟B(tài)，對(duì)該移 位寄存器20的工作無(wú)影響，當(dāng)該移位寄存器20應(yīng)用于驅(qū)動(dòng)液 晶顯示面板后，測(cè)試該液晶顯示面板時(shí)，該移位寄存器20的測(cè) 試電路方才導(dǎo)通。從工作時(shí)序上看，該輸入信號(hào)VIN1為低電平VGL時(shí)，該 第一移位寄存單元21的邏輯穩(wěn)定電路214使該信號(hào)輸入電路 211的輸出端VOUT保持 一 時(shí)鐘周期的低電平輸出，并使該信號(hào) 輸出電路212的第三晶體管T3與該第四晶體管T4保持導(dǎo)通， 直至輸出該時(shí)鐘信號(hào)CLK的半時(shí)鐘周期的低電平VGL。該低電
平VGL作為該第二移位寄存單元22的輸入信號(hào)VIN2 ， 該第二 移位寄存單元22的信號(hào)輸入電路的輸出端保持 一 時(shí)鐘周期的低 電平VGL，使其信號(hào)輸出電路輸出該反相時(shí)鐘信號(hào)^的半時(shí) 鐘周期低電平VGL。因該時(shí)鐘信號(hào)CLK與該反相時(shí)鐘信號(hào)^!Z 波形相反，故該第 一 移位寄存單元21與該第二移位寄存單元22 輸出的波形無(wú)重疊。另，邏輯轉(zhuǎn)換電路213接收該信號(hào)輸出電路212輸出的信 號(hào)并進(jìn)行邏輯反轉(zhuǎn)，反轉(zhuǎn)后的信號(hào)反饋給該信號(hào)輸出電路212, 一方面穩(wěn)定該信號(hào)輸出電路212的輸出信號(hào)，另一方面當(dāng)該輸 入信號(hào)為高電平VGH時(shí)，可保證該信號(hào)輸出電路2 12輸出高電 平VGH。另，該邏輯穩(wěn)定電路214在該信號(hào)輸出電路212輸出高電 平VGH時(shí)，使該信號(hào)輸出電路212的第三晶體管T3與第四晶 體管T4的柵極保持穩(wěn)定的高電平VGH，防止該第三晶體管T3 與該第四晶體管T4受外部電路的時(shí)鐘信號(hào)CLK影響，避免產(chǎn) 生耦合電荷，以保證該信號(hào)輸出電路212輸出穩(wěn)定的高電平 VGH。請(qǐng)參閱圖6 ，是應(yīng)用該移位寄存器20的液晶顯示裝置的結(jié) 構(gòu)示意圖。該液晶顯示裝置30包括 一 液晶顯示面板3 1 、 一數(shù)據(jù) 驅(qū)動(dòng)電路32與 一 掃描驅(qū)動(dòng)電路33 。該液晶顯示面板3 1包括一 上基板(圖未示)、 一下基板(圖未示)與 一 夾持在上基板與下基板 之間的液晶層(圖未示)，且在該下基板鄰近液晶層一側(cè)設(shè)置有一 用來(lái)控制液晶分子扭轉(zhuǎn)狀況的薄膜晶體管陣列(圖未示)。該掃描 驅(qū)動(dòng)電路33輸出掃描信號(hào)以控制該液晶顯示面板31的薄膜晶 體管陣列的導(dǎo)通與截止?fàn)顟B(tài)，該數(shù)據(jù)驅(qū)動(dòng)電路32輸出數(shù)據(jù)信號(hào) 控制該液晶顯示面板31顯示畫(huà)面變化。該掃描驅(qū)動(dòng)電路33與 該數(shù)據(jù)驅(qū)動(dòng)電路32皆利用該移位寄存器20控制掃描信號(hào)與數(shù) 據(jù)信號(hào)的輸出時(shí)序，從而控制該液晶顯示面板3 1的顯示。該移 位寄存器20可與該液晶顯示裝置30的薄膜晶體管陣列在同一 制造工藝下形成。由于該移位寄存器20的各級(jí)移位寄存單元的輸出不存在信
號(hào)重疊現(xiàn)象，故 <吏4尋 -使用該移位寄存器20作為掃描驅(qū)動(dòng)電路32與數(shù)據(jù)驅(qū)動(dòng)電路33的液晶顯示裝置30在進(jìn)行列掃描或行掃描 時(shí)，其輸出掃描信號(hào)與數(shù)據(jù)信號(hào)不會(huì)產(chǎn)生信號(hào)千擾，從而避免 顯示畫(huà)面出3見(jiàn)色差。
權(quán)利要求
1. 一種移位寄存器，其包括多個(gè)移位寄存單元，其特征在于兩相鄰的移位寄存單元所接收的兩個(gè)時(shí)鐘信號(hào)反相，每一移位寄存單元均包括一信號(hào)輸出電路、一信號(hào)輸入電路、一邏輯轉(zhuǎn)換電路與一邏輯穩(wěn)定電路，該信號(hào)輸出電路接收來(lái)自外部電路的第一時(shí)鐘信號(hào)，其包括一第一晶體管與一第二晶體管，該第一晶體管輸出該第一時(shí)鐘信號(hào)，該第二晶體管輸出一截止信號(hào)；該信號(hào)輸入電路接收前一移位寄存單元的信號(hào)輸出電路的輸出信號(hào)，并控制該信號(hào)輸出電路的第一晶體管的導(dǎo)通；該邏輯轉(zhuǎn)換電路接收該信號(hào)輸出電路的輸出信號(hào)以及一與該第一時(shí)鐘信號(hào)反相的第二時(shí)鐘信號(hào)，并控制該第二晶體管的導(dǎo)通與截止，且向其后一移位寄存單元輸出信號(hào)；該邏輯穩(wěn)定電路接收前一移位寄存單元邏輯轉(zhuǎn)換電路的輸出信號(hào)與其所在移位寄存單元邏輯轉(zhuǎn)換電路的輸出信號(hào)，且控制該第一晶體管的截止；當(dāng)該信號(hào)輸入電路輸入導(dǎo)通信號(hào)時(shí)，該導(dǎo)通信號(hào)導(dǎo)通該第一晶體管與該邏輯轉(zhuǎn)換電路，使該第一時(shí)鐘信號(hào)經(jīng)由該第一晶體管輸出，同時(shí)該邏輯轉(zhuǎn)換電路輸出一截止信號(hào)，使該第二晶體管與該邏輯穩(wěn)定電路截止；反之，當(dāng)該信號(hào)輸入電路輸入截止信號(hào)時(shí)，該邏輯轉(zhuǎn)換電路自動(dòng)輸出一導(dǎo)通信號(hào)，使該第二晶體管導(dǎo)通，從而輸出一截止信號(hào)，同時(shí)使該邏輯穩(wěn)定電路導(dǎo)通，該邏輯穩(wěn)定電路使該第一晶體管截止。
2. 如權(quán)利要求1所述的移位寄存器，其特征在于每一移位寄存單元是由多個(gè)晶體管構(gòu)成。
3. 如權(quán)利要求2所述的移位寄存器，其特征在于該晶體管 為PMOS型晶體管。
4. 如權(quán)利要求2所述的移位寄存器，其特征在于該信號(hào)輸 出電路進(jìn)一步包括一第三晶體管、 一第四晶體管、 一第一輸出端 與 一 第二輸出端，該第 一 晶體管與該第三晶體管的柵極接收該信 號(hào)輸入電路的輸出信號(hào)，其漏極接收外部電路的時(shí)鐘信號(hào)，其源 極分別作為該移位寄存單元的第一輸出端與第二輸出端，該第三 晶體管與該第四晶體管的源極接收來(lái)自外部電路的高電平，其柵極接收該邏輯轉(zhuǎn)換電路的輸出信號(hào)，其漏極分別連接至該第 一 晶 體管與該第二晶體管的源極。
5. 如權(quán)利要求4所述的移位寄存器，其特征在于該邏輯轉(zhuǎn) 換電路包括 一 第五晶體管與 一 第六晶體管，該第五晶體管的源極 接收來(lái)自外部電路的高電平，其柵極連接至該第一輸出端，自其 漏極輸出該邏輯轉(zhuǎn)換電路的輸出信號(hào)，該第六晶體管的源極連接 至該第五晶體管的漏極，其柵極接收與該信號(hào)輸出電路的時(shí)鐘信 號(hào)相反的時(shí)鐘信號(hào)，其漏極接收來(lái)自外部電路的低電平。
6. 如權(quán)利要求2所述的移位寄存器，其特征在于該信號(hào)輸 入電路包括 一 第七晶體管與 一 第八晶體管，該第七晶體管的漏極 接收來(lái)自外部電路的低電平，其柵極接收前一移位寄存單元信號(hào) 輸出電路的輸出信號(hào)，其源極連接至該第八晶體管的漏極，該第 八晶體管的作用等同一電容器，其柵極接收來(lái)自外部的低電平， 并對(duì)低電平進(jìn)行保持作用，同時(shí)自其源極輸出該信號(hào)輸入電路的 輸出信號(hào)。
7. 如權(quán)利要求2所述的移位寄存器，其特征在于該邏輯穩(wěn) 定電路包括 一 第九晶體管與 一 第十晶體管，該第九晶體管的源極 接收來(lái)自外部電路的高電平，其柵極接收前一移位寄存單元邏輯 穩(wěn)定電路的輸出信號(hào)，其漏極連接至該第十晶體管的源極，該第 十晶體管的柵極接收該邏輯轉(zhuǎn)換電路的輸出信號(hào)，其漏極將該信 號(hào)輸入電路的輸出信號(hào)拉至高電平。
8. 如權(quán)利要求2所述的移位寄存器，其特征在于該移位寄 存單元進(jìn)一步包括一測(cè)試電路。
9. 如權(quán)利要求8所述的移位寄存器，其特征在于該測(cè)試電 路包括一第十一晶體管，其源極與柵極接收來(lái)自外部電路的測(cè)試 信號(hào)，其漏極為該信號(hào)輸出電路輸出信號(hào)。
10. —種液晶顯示裝置，其包括一液晶面板、 一數(shù)據(jù)驅(qū)動(dòng)電路 及一掃描驅(qū)動(dòng)電路，該數(shù)據(jù)驅(qū)動(dòng)電路與該掃描驅(qū)動(dòng)電路均包括一移位寄存器，其特征在于該移位寄存器是權(quán)利要求1至9中任 意一項(xiàng)所述的移位寄存器。
全文摘要
本發(fā)明涉及一種移位寄存器與采用該移位寄存器的液晶顯示裝置。該液晶顯示裝置包括一液晶面板、一數(shù)據(jù)驅(qū)動(dòng)電路與一掃描驅(qū)動(dòng)電路。該數(shù)據(jù)驅(qū)動(dòng)電路與該掃描驅(qū)動(dòng)電路均包括一移位寄存器。每一移位寄存器包括多個(gè)移位寄存單元，每一移位寄存單元均接收來(lái)自收外部電路的兩個(gè)時(shí)鐘信號(hào)，且兩相鄰的移位寄存單元所接收的時(shí)鐘信號(hào)相反，前一移位寄存單元的輸出信號(hào)為后一移位寄存單元的輸入信號(hào)。每一移位寄存單元均包括一信號(hào)輸出電路、一信號(hào)輸入電路與一邏輯轉(zhuǎn)換電路。該移位寄存器的輸出信號(hào)無(wú)重疊，采用該移位寄存器的液晶顯示裝置無(wú)色差。
文檔編號(hào)G11C19/00GK101211665SQ20061006461
公開(kāi)日2008年7月2日 申請(qǐng)日期2006年12月29日 優(yōu)先權(quán)日2006年12月29日
發(fā)明者楊文輝, 陳思孝 申請(qǐng)人:群康科技(深圳)有限公司;群創(chuàng)光電股份有限公司