專利名稱：等待時(shí)間控制電路及其方法和自動(dòng)預(yù)充電控制電路及方法
技術(shù)領(lǐng)域：
本發(fā)明的范例實(shí)施例通常涉及等待時(shí)間控制電路及其方法和自動(dòng)預(yù)充電控制電路，更特別涉及等待時(shí)間控制電路和控制等待時(shí)間的方法以及自動(dòng)預(yù)充電控制電路。
背景技術(shù)：
可以將數(shù)據(jù)與外部時(shí)鐘信號同步地輸入到同步半導(dǎo)體設(shè)備和/或從同步半導(dǎo)體設(shè)備中輸出。雙數(shù)據(jù)速率(DDR)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)可以使用寫等待時(shí)間(WL)方案和/或附加等待時(shí)間(AL)方案以增加地址總線或命令總線的效率。
如果使用了等待時(shí)間方案，在已經(jīng)計(jì)數(shù)了與等待時(shí)間相對應(yīng)的時(shí)鐘周期數(shù)之后，響應(yīng)于從控制器接收到的命令(例如，讀或?qū)懨?，地址信號可以被激活，用于指定可以向/從其輸入/輸出內(nèi)部命令信號和/或數(shù)據(jù)的存儲(chǔ)器地址?？梢赃M(jìn)一步包括用于將外部地址信號或命令信號延遲WL、AL或(WL+AL)的電路。
圖24是描述了傳統(tǒng)的等待時(shí)間控制電路1500的電路圖。參考圖24，傳統(tǒng)的等待時(shí)間控制電路1500可以包括多個(gè)寄存器1511到1517和多個(gè)多路復(fù)用器1521到1527，它們可以相互串聯(lián)連接。WL信號WLi(例如，其中i＝1～M)可以是基于WL的。例如，如果WL被設(shè)為7，則只有信號WL7可以被激活(例如，設(shè)為第一邏輯電平，諸如較高邏輯電平或邏輯“1”)并且剩余的信號WLi，其中i＝1、2、3、4、5、6，可以被無效(例如，設(shè)為第二邏輯電平，諸如較低邏輯電平或邏輯“0”)。因此，如果WL為7，則地址信號Ai可以通過7個(gè)寄存器1511到1517，然后可以被輸出作為延遲的地址信號CAi。替換地，如果WL為4，則地址信號Ai可以通過4個(gè)寄存器1511到1514，然后可以被輸出作為延遲的地址信號CAi，等等。因此，在由外部命令(例如，寫命令)所引起的輸入等待時(shí)間(WL+AL)之后，可以產(chǎn)生用于激活列選擇線的列地址CAi。所以，寄存器數(shù)可以至少等于地址信號Ai每一位的輸入等待時(shí)間(WL+AL)數(shù)。在一個(gè)實(shí)例中，各寄存器可以由觸發(fā)器來實(shí)現(xiàn)。因而，觸發(fā)器數(shù)可以等于產(chǎn)生地址信號一位的電路中的輸入等待時(shí)間數(shù)，使得該電路可以與內(nèi)部時(shí)鐘信號PCLK同步并可以將地址信號延遲預(yù)期的等待時(shí)間，從而產(chǎn)生列地址CAi。
因?yàn)樵趥鹘y(tǒng)的等待時(shí)間控制電路1500中可以包括許多觸發(fā)器，電流消耗可能相對較大。另外，在傳統(tǒng)的等待時(shí)間控制電路1500中可能要為觸發(fā)器預(yù)留較高比例的可用布局面積。
隨著操作頻率的增加(例如，在DDR-DRAM中高于800MHz)，AL和WL可以增加到10或更多。結(jié)果，在地址和/或命令上執(zhí)行等待時(shí)間控制所需的寄存器數(shù)也同樣增加。例如，如果在512兆字節(jié)(MB)DDR同步DRAM(SDRAM)中AL為8且WL為10，則16位地址信號的每一位可能需要18個(gè)寄存器(即，用于AL的8個(gè)寄存器和用于WL的10個(gè)寄存器)。另外，每一命令可能需要用于AL的8個(gè)寄存器。因而，如果從外部接收到總計(jì)5個(gè)命令(例如，/WE、/CS、/RAS、/CAS和/OE)，地址和命令上的等待時(shí)間控制所需要的寄存器數(shù)可以被表示為18*16+8*5＝248。如果寄存器數(shù)增加到閾值(例如，200個(gè)寄存器)以上，則寄存器所占用的面積可能增加且布線可能變得愈加復(fù)雜。此外，寄存器數(shù)可能進(jìn)一步增加以適應(yīng)脈沖串長度。脈沖串長度可以指的是響應(yīng)于寫或讀命令的每一數(shù)據(jù)輸入/輸出引腳可以連續(xù)輸入或輸出的位數(shù)。在傳統(tǒng)的存儲(chǔ)設(shè)備(例如DDR2)中，在單個(gè)時(shí)鐘周期內(nèi)每一數(shù)據(jù)輸入/輸出引腳可以輸入或輸出2位數(shù)據(jù)，地址可以被延遲與“脈沖串長度/2”相對應(yīng)的時(shí)鐘周期，并因此可能至少需要與“脈沖串長度/2”相對應(yīng)的寄存器數(shù)以輸出單個(gè)地址信號。因此，隨著等待時(shí)間控制電路1500的大小增加，輸入到等待時(shí)間控制電路1500的時(shí)鐘信號的線路或傳導(dǎo)路徑可能變得較長，從而增加了時(shí)鐘信號的延遲時(shí)間。
為了快速執(zhí)行寫和/或讀操作，半導(dǎo)體存儲(chǔ)設(shè)備，特別是DRAM設(shè)備，可以執(zhí)行預(yù)充電操作，用于將位線充電至給定的電壓電平以關(guān)閉激活的存儲(chǔ)體。在可以斷開激活的存儲(chǔ)體中新的行之前可以對激活的存儲(chǔ)體進(jìn)行預(yù)充電。換句話說，如果數(shù)據(jù)通過位線被寫入存儲(chǔ)單元或從存儲(chǔ)單元中讀出，則位線的電位可能被改變。因此，在數(shù)據(jù)寫或讀操作之后將位線預(yù)充電至給定的電壓電平可能是必需的。
可以使用預(yù)充電命令或自動(dòng)預(yù)充電功能來執(zhí)行傳統(tǒng)的預(yù)充電操作。也可以在寫操作之后使用預(yù)充電命令或自動(dòng)預(yù)充電功能來執(zhí)行預(yù)充電操作。如果在寫命令之后發(fā)出預(yù)充電命令來執(zhí)行預(yù)充電操作，則可能降低數(shù)據(jù)總線的傳輸效率，這是因?yàn)榭赡艹霈F(xiàn)空閑部分(例如，在其上沒有數(shù)據(jù)可以通過系統(tǒng)中的總線而被傳輸?shù)牟糠?。因此，通常使用自動(dòng)預(yù)充電功能來執(zhí)行預(yù)充電操作。
通常，可以響應(yīng)于寫自動(dòng)預(yù)充電命令來執(zhí)行寫自動(dòng)預(yù)充電功能，寫自動(dòng)預(yù)充電命令可以通過使給定的信號(例如，地址信號中的位A10)轉(zhuǎn)換到第一邏輯電平(例如較高電平或邏輯“1”)而被定義，該給定的信號可以連同從外部源(例如，存儲(chǔ)器控制器)施加的寫命令一起被輸入。
因而，如果給定的信號(例如，地址信號中的位A10)被設(shè)為第一邏輯電平并與寫命令一起被接收，則DRAM可以在內(nèi)部產(chǎn)生寫自動(dòng)預(yù)充電命令并可以執(zhí)行寫自動(dòng)預(yù)充電操作。首先可以基于所產(chǎn)生的寫自動(dòng)預(yù)充電命令來執(zhí)行寫命令。在響應(yīng)于寫命令而將脈沖串寫序列中的最后一數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器陣列中之前不可以執(zhí)行預(yù)充電操作。在最后一數(shù)據(jù)被存儲(chǔ)在存儲(chǔ)器陣列中之后的給定時(shí)段后，可以執(zhí)行預(yù)充電操作。
給定時(shí)段可以是寫恢復(fù)時(shí)間tWR(例如，數(shù)據(jù)可以被寫入存儲(chǔ)單元之前的最小“等候時(shí)間”)。在一個(gè)實(shí)例中，寫恢復(fù)時(shí)間tWR可以被固定為大約15ns。因此，可以在寫恢復(fù)時(shí)間tWR之后執(zhí)行預(yù)充電操作。從而可能必須對寫自動(dòng)預(yù)充電命令進(jìn)行延遲。
圖25描述了將寫自動(dòng)預(yù)充電命令延遲了寫恢復(fù)時(shí)間tWR的傳統(tǒng)的自動(dòng)預(yù)充電控制電路2100。
參考圖25，自動(dòng)預(yù)充電控制電路2100可以是用于控制DDR3DRAM的自動(dòng)預(yù)充電操作的電路，DDR3DRAM可以包括8個(gè)存儲(chǔ)體并可以具有1.6GHz的操作頻率。因此，因?yàn)槭┘拥紻DR3DRAM的時(shí)鐘信號可以具有800GHz的頻率和1.25ns的周期，自動(dòng)預(yù)充電命令可以被延遲時(shí)鐘信號的12個(gè)時(shí)鐘周期，其可以對應(yīng)于15ns的寫恢復(fù)時(shí)間tWR。
參考圖25，自動(dòng)預(yù)充電控制電路2100可以包括預(yù)充電子信號發(fā)生器2110和預(yù)充電主信號發(fā)生器2120。預(yù)充電子信號發(fā)生器2110可以包括解碼器2111和AND元件陣列2112。解碼器2111可以基于存儲(chǔ)體地址信號dBA0到dBA2而輸出可以分別對應(yīng)于8個(gè)存儲(chǔ)體的第一預(yù)充電子信號BANK0到BANK7。AND元件陣列2112可以包括并聯(lián)連接的8個(gè)AND元件，并可以對每一個(gè)第一預(yù)充電子信號BANK0到BANK7與寫自動(dòng)預(yù)充電命令信號dWAP執(zhí)行AND運(yùn)算，以輸出第二預(yù)充電子信號FAP0到FAP7。
參考圖25，預(yù)充電主信號發(fā)生器2120可以包括多個(gè)寄存器陣列，所述多個(gè)寄存器陣列可以分別對從預(yù)充電子信號發(fā)生器2110輸出的第二預(yù)充電子信號FAP0到FAP7進(jìn)行延遲，并可以分別向存儲(chǔ)體輸出預(yù)充電主信號PAPB0到PAPB7。預(yù)充電操作可以基于預(yù)充電主信號PAPB0到PAPB7來執(zhí)行。
參考圖25，為了將第二預(yù)充電子信號FAP0到FAP7延遲寫恢復(fù)時(shí)間tWR，每個(gè)寄存器陣列可以包括響應(yīng)于內(nèi)部時(shí)鐘信號PCLK的12個(gè)串聯(lián)連接的寄存器。
因此，參考圖25，包括在自動(dòng)預(yù)充電控制電路2100中的寄存器數(shù)可以是96，這可以通過將存儲(chǔ)體數(shù)(即，8)乘以與寫恢復(fù)時(shí)間tWR(例如，15ns)相對應(yīng)的內(nèi)部時(shí)鐘信號PCLK的時(shí)鐘周期數(shù)(即，12)來獲得。如上所述，寄存器數(shù)可以與存儲(chǔ)體數(shù)和時(shí)鐘信號周期有關(guān)。隨著在存儲(chǔ)器設(shè)備中操作頻率的增加和時(shí)鐘信號周期的減少，對應(yīng)于寫恢復(fù)時(shí)間tWR的內(nèi)部時(shí)鐘信號PCLK的時(shí)鐘周期數(shù)可能增加。結(jié)果，執(zhí)行寫自動(dòng)預(yù)充電命令所需的寄存器數(shù)可能增加。
隨著寄存器數(shù)與寄存器在布局中所占用的面積的增加，可以被輸入到每一寄存器的內(nèi)部時(shí)鐘信號PCLK的負(fù)載也可能增加。結(jié)果，功率消耗或電流消耗可能增加。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)范例實(shí)施例針對一種等待時(shí)間控制電路，其包括基于參考信號和內(nèi)部時(shí)鐘信號來激活至少一個(gè)主信號的主單元以及接收所述至少一個(gè)主信號的多個(gè)從單元，所述多個(gè)從單元中的每一個(gè)接收多個(gè)信號并且至少部分地基于接收到的多個(gè)信號中的一個(gè)來輸出一輸出信號。
本發(fā)明的另一范例實(shí)施例針對一種控制等待時(shí)間的方法，其包括接收至少一個(gè)主信號，接收到的至少一個(gè)主信號基于參考信號和內(nèi)部時(shí)鐘信號而被激活，以及接收多個(gè)信號并至少部分地基于接收到的多個(gè)信號中的一個(gè)和等待時(shí)間信息來輸出一輸出信號。
本發(fā)明的另一范例實(shí)施例針對一種自動(dòng)預(yù)充電控制電路，其包括預(yù)充電命令延遲單元，響應(yīng)于內(nèi)部時(shí)鐘信號和寫自動(dòng)預(yù)充電命令信號而產(chǎn)生多個(gè)第一預(yù)充電命令延遲信號；至少一個(gè)存儲(chǔ)體地址延遲單元，輸出延遲的存儲(chǔ)體地址信號；以及預(yù)充電主信號發(fā)生器，基于延遲的存儲(chǔ)體地址信號而向存儲(chǔ)體輸出預(yù)充電主信號。
本發(fā)明的另一范例實(shí)施例針對一種等待時(shí)間控制電路和用于減少控制等待時(shí)間的寄存器數(shù)的方法，從而減少布線復(fù)雜度、電路面積以及時(shí)鐘信號的延遲。
本發(fā)明的另一范例實(shí)施例針對一種使用等待時(shí)間控制電路的半導(dǎo)體存儲(chǔ)器設(shè)備和對半導(dǎo)體存儲(chǔ)器設(shè)備進(jìn)行操作的方法。
本發(fā)明的另一范例實(shí)施例針對一種自動(dòng)預(yù)充電控制電路以及包括該電路的半導(dǎo)體存儲(chǔ)器設(shè)備，該自動(dòng)預(yù)充電控制電路用于減少寄存器數(shù)以減少布局中寄存器所占用的面積并減少內(nèi)部時(shí)鐘信號的負(fù)載，從而減少電流消耗。
本發(fā)明的另一范例實(shí)施例針對一種使用自動(dòng)預(yù)充電控制電路控制預(yù)充電操作的方法，包括基于執(zhí)行的存儲(chǔ)器命令之間的最小時(shí)間間隔來對存儲(chǔ)體地址信號進(jìn)行延遲，并基于延遲的存儲(chǔ)體地址信號來向一個(gè)或多個(gè)存儲(chǔ)器存儲(chǔ)體輸出預(yù)充電主信號。


引入附圖以提供對本發(fā)明的進(jìn)一步理解，附圖被結(jié)合且構(gòu)成本說明書的一部分。這些圖描述了本發(fā)明的范例實(shí)施例并與文字描述一起用來解釋本發(fā)明的原理。
圖1是依據(jù)本發(fā)明一個(gè)范例實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備的框圖。
圖2是依據(jù)本發(fā)明另一范例實(shí)施例的等待時(shí)間控制電路的框圖。
圖3是依據(jù)本發(fā)明另一范例實(shí)施例的主單元的電路圖。
圖4是依據(jù)本發(fā)明另一范例實(shí)施例的從單元的電路圖。
圖5A是描述了依據(jù)本發(fā)明另一范例實(shí)施例的、當(dāng)WL為6時(shí)圖2的等待時(shí)間控制電路的操作的信號時(shí)序圖。
圖5B是描述了依據(jù)本發(fā)明另一范例實(shí)施例的、當(dāng)WL為4時(shí)圖2的等待時(shí)間控制電路的操作的信號時(shí)序圖。
圖6和7是分別描述依據(jù)本發(fā)明的另一范例實(shí)施例的主單元和從單元的電路圖；圖8是依據(jù)本發(fā)明另一范例實(shí)施例的另一等待時(shí)間控制電路的框圖。
圖9是依據(jù)本發(fā)明另一范例實(shí)施例的圖8的主單元的電路圖。
圖10是依據(jù)本發(fā)明另一范例實(shí)施例的從單元的電路圖。
圖11是描述了依據(jù)本發(fā)明另一范例實(shí)施例的、當(dāng)WL為9時(shí)圖8的等待時(shí)間控制電路的操作的信號時(shí)序圖。
圖12是依據(jù)本發(fā)明另一范例實(shí)施例的命令檢測電路的框圖。
圖13是依據(jù)本發(fā)明另一范例實(shí)施例的命令檢測電路的框圖。
圖14是依據(jù)本發(fā)明另一范例實(shí)施例的另一等待時(shí)間控制電路的框圖。
圖15是依據(jù)本發(fā)明另一范例實(shí)施例的另一等待時(shí)間控制電路的框圖。
圖16A是描述了依據(jù)本發(fā)明另一范例實(shí)施例的、當(dāng)WL為7且BL為4時(shí)圖15的等待時(shí)間控制電路的操作的信號時(shí)序圖。
圖16B是描述了依據(jù)本發(fā)明另一范例實(shí)施例的、當(dāng)WL為1且BL為4時(shí)圖15的等待時(shí)間控制電路的操作的信號時(shí)序圖。
圖17A和17B是依據(jù)本發(fā)明另一范例實(shí)施例的各個(gè)觸發(fā)器的電路圖。
圖18是依據(jù)本發(fā)明另一范例實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備的框圖。
圖19是依據(jù)本發(fā)明另一范例實(shí)施例的自動(dòng)預(yù)充電控制電路的框圖。
圖20是依據(jù)本發(fā)明另一范例實(shí)施例的預(yù)充電命令延遲單元的電路圖。
圖21是依據(jù)本發(fā)明另一范例實(shí)施例的存儲(chǔ)體地址延遲單元的電路圖。
圖22是依據(jù)本發(fā)明另一范例實(shí)施例的預(yù)充電主信號發(fā)生器的電路圖。
圖23是描述依據(jù)本發(fā)明另一范例實(shí)施例的自動(dòng)預(yù)充電控制電路的操作的信號時(shí)序圖。
圖24是描述傳統(tǒng)的等待時(shí)間控制電路的電路圖。
圖25描述了將寫自動(dòng)預(yù)充電命令延遲寫恢復(fù)時(shí)間tWR的傳統(tǒng)的自動(dòng)預(yù)充電控制電路。
具體實(shí)施例方式
在此公開了詳細(xì)描述的本發(fā)明的范例實(shí)施例。然而，在此公開的特定結(jié)構(gòu)和功能的細(xì)節(jié)僅僅是代表性的，以便對本發(fā)明的范例實(shí)施例進(jìn)行描述。然而，本發(fā)明的范例實(shí)施例可以被具體表現(xiàn)為多種替換形式并且不應(yīng)當(dāng)被理解為限制于在此公開的實(shí)施例。
因此，雖然本發(fā)明的范例實(shí)施例容許各種變型和替換形式，但其特定實(shí)施例借助于附圖中的實(shí)例而被示出并將在此進(jìn)行詳細(xì)描述。然而，應(yīng)當(dāng)理解，并非想要將本發(fā)明的范例實(shí)施例限制到所公開的特定形式，而是相反地，本發(fā)明的范例實(shí)施例將覆蓋落入本發(fā)明精神和范圍內(nèi)的所有變型、等價(jià)物、以及替換物。在貫穿附圖的描述中相同的數(shù)字可以指示相同的元件。
應(yīng)當(dāng)理解，盡管在此可以使用術(shù)語第一、第二等來描述不同的元件，但這些元件不應(yīng)當(dāng)被這些術(shù)語所限制。這些術(shù)語僅用來將一個(gè)元件與另一元件區(qū)分開。例如，在不背離本發(fā)明范圍的情況下，可以把第一元件稱為第二元件，并且類似地，可以把第二元件稱為第一元件。如在此所使用的，術(shù)語“和/或”包括一個(gè)或更多個(gè)相關(guān)聯(lián)的列出項(xiàng)目的任一個(gè)和所有的組合。
應(yīng)當(dāng)理解，當(dāng)一個(gè)元件被稱為“連接”或“耦合”到另一元件時(shí)，其可以直接連接或耦合到另一元件，或者可以存在著插入元件。相反，當(dāng)一個(gè)元件被稱為“直接連接”或“直接耦合”到另一元件時(shí)，則不存在插入元件。應(yīng)當(dāng)以同樣的方式(例如，“在......之間”對“直接在......之間”，“臨近”對“直接臨近”等等)來解釋用來描述元件之間的關(guān)系的其他詞。
在此使用的術(shù)語只是為了對特定實(shí)施例進(jìn)行描述而并非想要對本發(fā)明的范例實(shí)施例進(jìn)行限制。如在此所使用的，單數(shù)形式“一”、“一個(gè)”和“該”也是要包括復(fù)數(shù)形式，除非上下文另外清楚地指出。還應(yīng)當(dāng)理解，當(dāng)術(shù)語“包括”、“包含”、“含有”和/或“算入在內(nèi)”在此使用時(shí)，指定了規(guī)定的特征、整體、步驟、操作、元件和/或組件的存在，但不排除附加的一個(gè)或更多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合的存在。
除非另有定義，在此使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有與本發(fā)明所屬領(lǐng)域普通技術(shù)人員通常所理解的相同的含義。還應(yīng)當(dāng)理解，諸如在通常使用的辭典中所定義的那些術(shù)語，應(yīng)當(dāng)被解釋為具有與相關(guān)領(lǐng)域的背景相一致的含義且不應(yīng)當(dāng)被解釋為理想化的或過度字面上的意義，除非在此清楚地這樣定義。
圖1是依據(jù)本發(fā)明范例實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備100的框圖。在圖1的范例實(shí)施例中，半導(dǎo)體存儲(chǔ)器設(shè)備100可以包括存儲(chǔ)單元陣列110、地址緩沖器120、行解碼器130、列解碼器140、存儲(chǔ)體解碼器145、數(shù)據(jù)輸入電路150、數(shù)據(jù)輸出電路160、時(shí)鐘電路170、命令檢測電路180、模式寄存器組/擴(kuò)展模式寄存器組(MRS/EMRS)電路190以及等待時(shí)間控制電路200。
在圖1的范例實(shí)施例中，存儲(chǔ)單元陣列110可以是在其中將多個(gè)存儲(chǔ)單元排列成行和列的數(shù)據(jù)存儲(chǔ)器。通過數(shù)據(jù)輸入電路150輸入的輸入數(shù)據(jù)IDATA可以基于地址信號ADDI而被寫入存儲(chǔ)單元陣列110?；诘刂沸盘朅DDI從存儲(chǔ)單元陣列110讀取的輸出數(shù)據(jù)ODATA可以通過數(shù)據(jù)輸出電路160而被輸出到外部實(shí)體。為了指定可以向其寫入或從其讀出數(shù)據(jù)的一存儲(chǔ)單元，可以將地址信號ADDI輸入到地址緩沖器120。地址緩沖器120可以暫時(shí)存儲(chǔ)從外部實(shí)體輸入的地址信號ADDI。行解碼器130可以接收從地址緩沖器120輸出的地址信號ADD并將地址信號ADD解碼為存儲(chǔ)單元陣列110的行地址。列解碼器140可以接收從等待時(shí)間控制電路200輸出的列地址信號CA并可以將列地址信號CA解碼為存儲(chǔ)單元陣列110的列地址。存儲(chǔ)體解碼器145可以接收從等待時(shí)間控制電路200輸出的存儲(chǔ)體地址信號BAL，并可以將存儲(chǔ)體地址信號BAL解碼為指定一存儲(chǔ)器存儲(chǔ)體的存儲(chǔ)體地址。存儲(chǔ)單元陣列110可以從或向由存儲(chǔ)體地址指定的存儲(chǔ)器存儲(chǔ)體中的由行地址和列地址所指定的存儲(chǔ)單元讀取數(shù)據(jù)或?qū)懭霐?shù)據(jù)。
在圖1的范例實(shí)施例中，時(shí)鐘電路170可以接收外部時(shí)鐘信號ECLK，并可以根據(jù)外部時(shí)鐘信號ECLK產(chǎn)生內(nèi)部時(shí)鐘信號PCLK。在一個(gè)實(shí)例中，內(nèi)部時(shí)鐘信號PCLK可以通過對外部時(shí)鐘信號ECLK進(jìn)行緩沖來獲得。
在圖1的范例實(shí)施例中，命令檢測電路180可以從外部實(shí)體接收命令信號CMD(例如，/WE、/CS、/RAS、/CAS等)，并可以對命令信號CMD進(jìn)行解碼以輸出經(jīng)解碼的命令信號(例如，寫命令信號PWA)。盡管在圖1的范例實(shí)施例中未示出，但命令檢測電路180可以進(jìn)一步包括命令緩沖器和命令解碼器。在另一實(shí)例中，命令檢測電路180可以進(jìn)一步包括等待時(shí)間控制電路，以便將命令信號CMD延遲與附加等待時(shí)間(AL)相對應(yīng)的時(shí)鐘周期數(shù)。可以從命令檢測電路180中輸出解碼的命令信號(例如，寫命令信號PWA)。
在圖1的范例實(shí)施例中，MRS/EMRS電路190可以響應(yīng)于MRS/EMRS命令MRS CMD和/或地址信號ADD來設(shè)定內(nèi)部模式寄存器，用于指定半導(dǎo)體存儲(chǔ)器設(shè)備100的操作模式。輸入等待時(shí)間(例如，寫等待時(shí)間(WL)、AL等)可以被模式寄存器中的MRS/EMRS命令MRS_CMD所設(shè)定。MRS/EMRS電路190可以基于WL信息輸出WL信號WLi(例如，其中“i”可以是正整數(shù))，并可以基于AL信息輸出AL信號ALj(例如，其中“j”可以是正整數(shù))。
在圖1的范例實(shí)施例中，等待時(shí)間控制電路200可以從MRS/EMRS電路190接收WL信號WLi，并從地址緩沖器120接收地址信號ADD，并且可以基于WL信號WLi而控制在給定的時(shí)間上(例如，在給定的延遲周期之后)產(chǎn)生列地址信號CA和存儲(chǔ)體地址信號BAL。等待時(shí)間控制電路200可以進(jìn)一步從MRS/EMRS電路190接收AL信號ALj，并且基于WL信號WLi和AL信號ALj來控制產(chǎn)生列地址信號CA和存儲(chǔ)體地址信號BAL的給定時(shí)間。
圖2是依據(jù)本發(fā)明另一范例實(shí)施例的等待時(shí)間控制電路200的框圖。在圖1和2的范例實(shí)施例中，等待時(shí)間控制電路200可以包括主單元210與多個(gè)從單元220、221、22n和230。等待時(shí)間控制電路200可以基于諸如WL信號WLi之類的等待時(shí)間信息，控制產(chǎn)生列地址信號CA和存儲(chǔ)體地址信號BAL的時(shí)間。因而，在一個(gè)實(shí)例中，等待時(shí)間控制電路200可以基于寫命令信號PWA被激活的時(shí)間而將地址信號延遲與等待時(shí)間信息相對應(yīng)的時(shí)鐘周期數(shù)，以控制列地址和存儲(chǔ)體地址的產(chǎn)生時(shí)間或激活時(shí)間。
在圖2的范例實(shí)施例中，主單元210可以響應(yīng)于內(nèi)部時(shí)鐘信號PCLK、寫命令信號PWA及WL信號WLi而產(chǎn)生主信號PWA_WL5、PWA_WL1、和PWL_BL。寫命令信號PWA可以通過命令檢測電路180響應(yīng)于外部寫命令來產(chǎn)生。
圖3是依據(jù)本發(fā)明另一范例實(shí)施例的圖2的主單元210的電路圖。在圖3的范例實(shí)施例中，主單元210可以包括寫主信號發(fā)生器310和脈沖串主信號發(fā)生器330。
在圖3的范例實(shí)施例中，寫主信號發(fā)生器310可以包括多個(gè)寄存器311到317和多個(gè)多路復(fù)用器321到327，它們可以級聯(lián)連接或串聯(lián)連接。在一個(gè)實(shí)例中，寄存器311到317中的每一個(gè)可以由觸發(fā)器來實(shí)現(xiàn)。包括在寫主信號發(fā)生器310中的觸發(fā)器數(shù)可以由WL的最大值來確定。例如，如果WL的最大值是M，其中M可以等于自然數(shù)(例如，大于或等于1的正整數(shù))，則寫主信號發(fā)生器310可以包括M個(gè)觸發(fā)器。如下文所描述的，為了描述，在圖3的范例實(shí)施例中，可以假定WL的最大值等于7(例如，M＝7)并且脈沖串長度具有值8。然而，應(yīng)當(dāng)理解，其他范例實(shí)施例可以包括不同于7的WL的最大值。
在圖3的范例實(shí)施例中，內(nèi)部時(shí)鐘信號PCLK可以通過時(shí)鐘端CK輸入到每個(gè)觸發(fā)器311到317。多路復(fù)用器321到326中的每一個(gè)可以響應(yīng)于對應(yīng)的WL信號WLi(例如，其中i＝1到M)來選擇并輸出在前觸發(fā)器的輸出信號和寫命令信號PWA中的一個(gè)，其中WL信號WLi可以基于WL而從MRS/EMRS電路190輸出。例如，如果WL等于7，則WL信號WL7可以被激活(例如，設(shè)為第一邏輯電平，諸如較高邏輯電平或邏輯“1”)并且剩余的信號WLi(i＝1、2、3、4、5、6)可以被無效(例如，設(shè)為第二邏輯電平，諸如較低邏輯電平或邏輯“0”)。
在圖3的范例實(shí)施例中，如果對應(yīng)的WL信號WLi(例如，i＝1～6)被激活，則第一到第六多路復(fù)用器321到326的每一個(gè)可以選擇并輸出寫命令信號PWA，并且如果對應(yīng)的WL信號WLi(i＝1～6)被無效，則可以替換地選擇并輸出在前觸發(fā)器的輸出信號。如果對應(yīng)的WL信號WL7被激活，則第七多路復(fù)用器327可以選擇并輸出寫命令信號PWA，并且如果WL信號WL7被無效，則可以替換地輸出第二邏輯電平(例如，較低邏輯電平或邏輯“0”)。
在圖3的范例實(shí)施例中，觸發(fā)器311到317中的每一個(gè)可以與內(nèi)部時(shí)鐘信號PCLK同步地輸出一輸入信號。例如，第一觸發(fā)器311的輸出信號可以被稱為第一寫主信號PWA_WL1，并且第五觸發(fā)器315的輸出信號可以被稱為第二寫主信號PWA_WL5，等等。
在圖3的范例實(shí)施例中，寫主信號發(fā)生器310可以將寫命令信號PWA延遲給定的延遲周期(例如，內(nèi)部時(shí)鐘信號PCLK的單個(gè)時(shí)鐘周期的整數(shù)倍中的內(nèi)部時(shí)鐘信號PCLK的整數(shù)倍)，并且可以在延遲的信號中輸出給定的信號作為寫主信號PWA_WL1或PWA_WL5。寫主信號PWA_WL1和PWA_WL5之間可以具有tCCD的時(shí)間間隔。在一個(gè)實(shí)例中，tCCD可以是CAS到CAS命令延遲，并可以以一定數(shù)量的時(shí)鐘周期tCK表現(xiàn)出命令之間的最小時(shí)間間隔。在一個(gè)實(shí)例中，CAS到CAS命令延遲tCCD可以在制造半導(dǎo)體設(shè)備之前被確定并且可以等于(BL/2)，其中BL是脈沖串長度。單個(gè)時(shí)鐘周期tCK可以被用作指示內(nèi)部時(shí)鐘信號PCLK中的時(shí)鐘周期數(shù)的單位。換句話說，1tCK可以指示內(nèi)部時(shí)鐘信號PCLK的一個(gè)時(shí)鐘周期。
在圖3的范例實(shí)施例中，如果WL為7，寫命令信號PWA可以作為輸入信號被輸入到第七觸發(fā)器317中，并且其后可以分別順序地通過第六、第五、第四、第三、第二以及第一觸發(fā)器316、315、314、313、312以及311。結(jié)果，寫命令信號PWA可以被延遲大約3tCK，從而產(chǎn)生第二寫主信號PWA_WL5，并且寫命令信號PWA可以被延遲與WL相對應(yīng)的時(shí)鐘周期數(shù)(例如，7tCK或時(shí)鐘周期)，從而產(chǎn)生第一寫主信號PWA_WL1。
在圖3的范例實(shí)施例中，如果WL為6，則寫命令信號PWA可以作為輸入信號被輸入到第六觸發(fā)器316中，并且其后可以分別順序地通過第五、第四、第三、第二、以及第一觸發(fā)器315、314、313、312以及311。結(jié)果，寫命令信號PWA可以被延遲大約2tCK或時(shí)鐘周期，從而產(chǎn)生第二寫主信號PWA_WL5，并且寫命令信號PWA可以被延遲與WL相對應(yīng)的時(shí)鐘周期數(shù)(例如，6tCK或時(shí)鐘周期)，從而產(chǎn)生第一寫主信號PWA_WL1。
在圖3的范例實(shí)施例中，如果WL被設(shè)為另一值(例如，5、4、3、2或1，不同于6或7的值，等等)，則寫主信號發(fā)生器310可以采取與如上所述關(guān)于WL等于7或6時(shí)相同的方式進(jìn)行操作。然而，如果WL為4、3、2或1，因?yàn)閷懨钚盘朠WA被輸入到第四、第三、第二或第一觸發(fā)器314、313、312或311中，所以可以不產(chǎn)生或激活(例如，設(shè)為第一邏輯電平，諸如較高邏輯電平或邏輯“ 1”)第二寫主信號PWA_WL5，而可以只產(chǎn)生或激活第一寫主信號PWA_WL1。
在圖3的范例實(shí)施例中，脈沖串主信號發(fā)生器330可以包括一個(gè)或更多個(gè)寄存器331到334。在一個(gè)實(shí)例中，寄存器331到334可以由觸發(fā)器來實(shí)現(xiàn)。包括在脈沖串主信號發(fā)生器330中的觸發(fā)器數(shù)可以由脈沖串長度(BL)來確定。在一個(gè)實(shí)例中，觸發(fā)器數(shù)可以是(BL/2)。在另一實(shí)例中，BL可以等于8，并且因此包括在脈沖串主信號發(fā)生器330中的觸發(fā)器數(shù)可以是4(例如，因?yàn)?/2＝4)。因而，寄存器331到334可以被稱為第八到第十一觸發(fā)器331到334。內(nèi)部時(shí)鐘信號PCLK可以通過時(shí)鐘端CK而被輸入到第八到第十一觸發(fā)器331到334的每一個(gè)。
在圖3的范例實(shí)施例中，第八到第十一觸發(fā)器331到334可以串聯(lián)連接，并且每一個(gè)可以接收之前或在前觸發(fā)器的輸出信號。因而，第八觸發(fā)器331可以接收第一觸發(fā)器311的輸出信號(例如，第一寫主信號PWA_WL1)。同樣地，第九觸發(fā)器332可以接收第八觸發(fā)器331的輸出信號，第十觸發(fā)器333可以接收第九觸發(fā)器332的輸出信號，第十一觸發(fā)器334可以接收第十觸發(fā)器333的輸出信號，等等。在一個(gè)實(shí)例中，第十一觸發(fā)器334的輸出信號可以被輸出為脈沖串主信號PWA_BL。
在圖3的范例實(shí)施例中，脈沖串主信號發(fā)生器330可以將寫主信號發(fā)生器310的最終輸出信號(例如，第一寫主信號PWA_WL1)延遲等于(BL/2)的時(shí)鐘周期數(shù)，從而輸出脈沖串主信號PWA_BL。因此，脈沖串主信號發(fā)生器330可以將已延遲了WL的寫命令信號PWA進(jìn)一步延遲(BL/2)。
圖4是依據(jù)本發(fā)明另一范例實(shí)施例的圖2的從單元22i和230的電路圖。在一個(gè)實(shí)例中，從單元22i可以表示從單元的任意數(shù)目，其中i可以等于0、1、......、n。因而，雖然圖4只描述了用于列地址信號的從單元22i和用于存儲(chǔ)體地址信號的從單元230，但是當(dāng)列地址信號和/或存儲(chǔ)體地址信號的位數(shù)增加時(shí)也可以添加額外的從單元。地址信號ADD可以包括列地址信號A和存儲(chǔ)體地址信號BA。
在圖4的范例實(shí)施例中，列地址信號A和存儲(chǔ)體地址信號BA可以是圖1中示出的地址緩沖器120的輸出信號，或者替換地，可以是通過鎖存、采樣和/或延遲地址緩沖器120的輸出信號而獲得的信號。
在圖4的范例實(shí)施例中，后綴i或添加到地址信號A、BA、CA或BAL的數(shù)字可以指示地址信號中的特定位。雖然圖4的范例實(shí)施例描述了一位存儲(chǔ)體地址信號BA0，但是應(yīng)當(dāng)理解，在本發(fā)明的其他范例實(shí)施例中存儲(chǔ)體地址信號可以包括多位。因此，從單元的總數(shù)可以是列地址中的位數(shù)與存儲(chǔ)體地址中的位數(shù)之和。
在圖4的范例實(shí)施例中，響應(yīng)于從主單元210輸出的多個(gè)主信號(例如，三個(gè)主信號PWA_WL5、PWA_WL1以及PWA_BL)，從單元22i和230的每一個(gè)可以產(chǎn)生與地址信號中的一個(gè)“隨機(jī)”位(例如，任一位)相對應(yīng)的延遲地址位信號。從單元22i和230通?？梢跃哂邢嗤慕Y(jié)構(gòu)和操作，除了從單元22i可以接收列地址信號的一個(gè)“隨機(jī)”位信號Ai(例如，其中i＝0～n)并且可以依據(jù)WL對信號Ai進(jìn)行延遲，從而產(chǎn)生延遲的列地址位信號CAi，同時(shí)從單元230可以接收存儲(chǔ)體地址信號的一個(gè)隨機(jī)位信號BA0并可以基于輸入等待時(shí)間對信號BA0進(jìn)行延遲，從而產(chǎn)生延遲存儲(chǔ)體地址信號BAL0。
在圖4的范例實(shí)施例中，用于列地址信號的從單元22i可以包括多個(gè)觸發(fā)器(例如，3個(gè)觸發(fā)器411、412以及413)和一多路復(fù)用器421。第一觸發(fā)器411可以通過時(shí)鐘端CK接收第二寫主信號PWA_WL5，并通過輸入端接收列地址位信號Ai。因此，第一觸發(fā)器411可以響應(yīng)于第二寫主信號PWA_WL5來輸出一輸入信號。第二觸發(fā)器412可以通過時(shí)鐘端CK接收第一寫主信號PWA_WL1，并通過輸入端接收多路復(fù)用器421的輸出信號。多路復(fù)周器421可以響應(yīng)于寫等待時(shí)間編碼信號WL_1234來選擇并輸出列地址位信號Ai和之前或在前觸發(fā)器(例如，第一觸發(fā)器411)的輸出信號之一。如果輸入等待時(shí)間是1到4，則寫等待時(shí)間編碼信號WL_1234可以被激活(例如，設(shè)為第一邏輯電平，諸如較高邏輯電平或邏輯“1”)，并且如果輸入等待時(shí)間是5或更大，則寫等待時(shí)間編碼信號WL_1234可以被無效(例如，設(shè)為第二邏輯電平，諸如較低邏輯電平或邏輯“0”)。因此，第二觸發(fā)器412可以接收多路復(fù)用器421的輸出信號作為輸入信號，并可以響應(yīng)于第一寫主信號PWA_WL1來輸出所述接收到的輸入信號。第三觸發(fā)器413可以通過時(shí)鐘端CK接收脈沖串主信號PWA_BL，并可以通過輸入端接收第二觸發(fā)器412的輸出信號。因此，第三觸發(fā)器413可以響應(yīng)于脈沖串主信號PWA_BL來輸出一輸入信號。第三觸發(fā)器413的輸出信號可以是經(jīng)延遲的列地址位信號CAi。
在圖4的范例實(shí)施例中，用于存儲(chǔ)體地址信號的從單元230的結(jié)構(gòu)和操作可以與用于列地址信號的從單元22i的結(jié)構(gòu)和操作相同。因而，為了簡潔起見將省略其詳細(xì)的描述。
在圖4的范例實(shí)施例中，從單元22i和/或230可以接收列或存儲(chǔ)體地址信號Ai或BA0，并可以響應(yīng)于由主單元210順序地激活(例如，設(shè)為第一邏輯電平，諸如較高邏輯電平或邏輯“1”)的主信號PWA_WL5、PWA_WL1以及PWA_BL來順序地鎖存地址信號Ai和/或BA0，從而輸出已被延遲了(WL+BL/2)的地址信號Ai或BA0。
圖5A是描述了依據(jù)本發(fā)明的另一范例實(shí)施例的、當(dāng)WL為6時(shí)圖2的等待時(shí)間控制電路200的操作的信號時(shí)序圖。圖5B是描述了依據(jù)本發(fā)明的另一范例實(shí)施例的、當(dāng)WL為4時(shí)圖2的等待時(shí)間控制電路200的操作的信號時(shí)序圖。圖5A和5B描述了在時(shí)鐘信號的連續(xù)期間中的信號躍遷，該時(shí)鐘信號的連續(xù)期間被示為從時(shí)間0到時(shí)間10的一連串時(shí)間單位。
在圖5A和5B的范例實(shí)施例中，如果在時(shí)間0從外部實(shí)體輸入寫命令WR，則可以產(chǎn)生寫命令信號PWA。另外，也可以與寫命令WR一起輸入指示可以在其中寫入輸入數(shù)據(jù)D0到D7的存儲(chǔ)單元的地址信號ADD。在時(shí)間0輸入寫命令WR之后，可以在tCCD的時(shí)間間隔處輸入另一命令。然而，為了清楚起見，下面關(guān)于在時(shí)間0輸入的單個(gè)寫命令WR來給出圖5A和5B的描述。
現(xiàn)在，下面將參考圖3、4以及5A對在WL等于6且tCCD為4tCK時(shí)執(zhí)行的等待時(shí)間控制電路200的范例操作進(jìn)行描述。
在當(dāng)WL等于6時(shí)的等待時(shí)間控制電路200的范例操作中，參考圖3、4、以及5A，在包括在主單元210中的寫主信號發(fā)生器310中，因?yàn)閃L是6，等待時(shí)間信號WL6可以被激活(例如，設(shè)為第一邏輯電平)并且剩余的等待時(shí)間信號WLi(其中i＝1、2、3、4、5、7)可以被無效(例如，設(shè)為第二邏輯電平)。因此，第六多路復(fù)用器326可以選擇并輸出寫命令信號PWA，并且剩余的多路復(fù)用器325到321可以分別選擇并輸出之前或在前觸發(fā)器316到312的輸出信號。結(jié)果，寫命令信號PWA可以被輸入到第六觸發(fā)器316，然后與內(nèi)部時(shí)鐘信號PCLK同步地輸出。第五多路復(fù)用器325可以選擇并輸出在前觸發(fā)器(例如，第六觸發(fā)器316)的輸出信號，因此，第五觸發(fā)器315可以接收第六觸發(fā)器316的輸出信號。第五觸發(fā)器315可以響應(yīng)于內(nèi)部時(shí)鐘信號PCLK來輸出所述輸入信號。其他多路復(fù)用器324、323、322以及321可以分別選擇并輸出它們的在前觸發(fā)器的輸出信號，因此，觸發(fā)器324到321也可以分別接收它們之前的觸發(fā)器的輸出信號，并且可以響應(yīng)于內(nèi)部時(shí)鐘信號PCLK來輸出它們的輸入信號。第五觸發(fā)器315的輸出信號可以被輸出作為第二寫主信號PWA_WL5，并且第一觸發(fā)器311的輸出信號可以被輸出作為第一寫主信號PWA_WL1。因此，如果將寫命令信號PWA延遲大約2tCK則可以產(chǎn)生第二寫主信號PWA_WL5，并且如果將寫命令信號PWA延遲與WL相對應(yīng)的時(shí)鐘周期數(shù)(例如，在該實(shí)例中，因?yàn)閃L等于6所以延遲大約6tCK)，則可以產(chǎn)生第一寫主信號PWA_WL1。
在當(dāng)WL等于6時(shí)的等待時(shí)間控制電路200的范例操作中，參考圖3、4以及5A，脈沖串主信號發(fā)生器330可以將寫主信號發(fā)生器310的最終輸出信號(例如，第一寫主信號PWA_WL1)延遲4tCK，從而輸出脈沖串主信號PWA_BL。
在當(dāng)WL等于6時(shí)的等待時(shí)間控制電路200的范例操作中，參考圖3、4以及5A，在從單元22i和230中，地址信號ADD(例如，包括列和存儲(chǔ)體地址信號A和BA)可以響應(yīng)于第二寫主信號PWA_WL5而被輸出。然后，響應(yīng)于第二寫主信號PWA_WL5輸出的地址信號ADD，可以響應(yīng)于第一寫主信號PWA_WL1而被輸出。響應(yīng)于第一寫主信號PWA_WL1輸出的地址信號ADD，可以響應(yīng)于脈沖串主信號PWA_BL而被輸出，從而產(chǎn)生延遲的列和存儲(chǔ)體地址信號CA和BAL。因此，可以在地址信號ADD的輸入時(shí)間0之后的(WL+BL/2)tCK(例如，10tCK或時(shí)間10)之后，產(chǎn)生延遲的列和存儲(chǔ)體地址信號CA和BAL。
現(xiàn)在，下面將參考圖3、4以及5B對當(dāng)WL等于4且tCCD為4tCK時(shí)執(zhí)行的等待時(shí)間控制電路200的范例操作進(jìn)行描述。
在當(dāng)WL等于4時(shí)的等待時(shí)間控制電路200的范例操作中，參考圖3、4以及5B，在包括在主單元210中的寫主信號發(fā)生器310中，等待時(shí)間信號WL4可以被激活(例如，設(shè)為第一邏輯電平)并且剩余的等待時(shí)間信號WLi(其中i＝1、2、3、5、6、7)可以被無效(例如，設(shè)為第二邏輯電平)。因此，第四多路復(fù)用器324可以選擇并輸出寫命令信號PWA。寫命令信號PWA可以順序地通過第三、第二以及第一觸發(fā)器323、322以及321。因而，寫命令信號PWA可以由第四觸發(fā)器324進(jìn)行鎖存，第四觸發(fā)器324的輸出信號可以由第三觸發(fā)器323進(jìn)行鎖存，第三觸發(fā)器323的輸出信號可以由第二觸發(fā)器322進(jìn)行鎖存，并且第二觸發(fā)器322的輸出信號可以由第一觸發(fā)器321進(jìn)行鎖存。因此，第五觸發(fā)器325的輸出信號(例如，第二寫主信號PWA_WL5)可以不被激活(例如，從而保持在第二邏輯電平上)。另外，可以在與WL相對應(yīng)的時(shí)鐘周期數(shù)(例如，4tCK或時(shí)鐘周期)之后，產(chǎn)生第一觸發(fā)器321的輸出信號(例如，第一寫主信號PWA_WL1)，這是因?yàn)閷懨钚盘朠WA可以被輸入到寫主信號發(fā)生器310。
在當(dāng)WL等于4時(shí)的等待時(shí)間控制電路200的范例操作中，參考圖3、4以及5B，脈沖串主信號發(fā)生器330可以將寫主信號發(fā)生器310的最終輸出信號(例如，第一寫主信號PWA_WL1)延遲4tCK，從而輸出脈沖串主信號PWA_BL。
在當(dāng)WL等于4時(shí)的等待時(shí)間控制電路200的范例操作中，參考圖3、4以及5B，在從單元22i和230中，地址信號ADD，包括列和存儲(chǔ)體地址信號A和BA，可以響應(yīng)于第一寫主信號PWA_WL1而被輸出。響應(yīng)于第一寫主信號PWA_WL1輸出的地址信號ADD，可以響應(yīng)于脈沖串主信號PWA_BL而被輸出，從而產(chǎn)生延遲的列和存儲(chǔ)體地址信號CA和BAL。因此，可以在地址信號ADD的輸入時(shí)間0之后的(WL+BL/2)tCK(例如，8tCK或時(shí)鐘周期)之后，產(chǎn)生延遲的列和存儲(chǔ)體地址信號CA和BAL?？梢砸詔CCD(例如，4tCK)的時(shí)間間隔產(chǎn)生多個(gè)延遲的列和存儲(chǔ)體地址信號CA和BAL。
在圖5A和5B的上述范例操作中，tCCD＝4且BL＝8。然而，應(yīng)當(dāng)理解，本發(fā)明的其他范例實(shí)施例可以針對配置為以tCCD和/或BL的任意值進(jìn)行操作的主單元210與從單元22i和230。
圖6和7分別是描述依據(jù)本發(fā)明另一范例實(shí)施例的主單元610與從單元710的電路圖。在圖6和7的范例實(shí)施例中，可以描述其中tCCD＝2且BL＝4的實(shí)例，同時(shí)應(yīng)當(dāng)理解，本發(fā)明的其他范例實(shí)施例不需要被限制到配置為以這種值進(jìn)行操作的結(jié)構(gòu)。
在圖6的范例實(shí)施例中，主單元610可以具有類似于圖3中描述的主單元210的結(jié)構(gòu)和操作。然而，主單元610可以輸出額外的寫主信號PWA_WL7和PWA_WL3，這樣使得寫主信號之間的時(shí)間間隔可以是tCCD(例如，2tCK)的整數(shù)倍。另外，因?yàn)锽L＝4，可以在輸出第一寫主信號之后的BL/2時(shí)鐘周期(即，2tCK)后輸出脈沖串主信號PWA_BL’。因此，第九觸發(fā)器332的輸出信號可以作為脈沖串主信號PWA_BL’輸出。因而，不需要包括第十及第十一觸發(fā)器333和334。
在圖7的范例實(shí)施例中，同圖4中描述的從單元22i和230相比，從單元710可以進(jìn)一步包括響應(yīng)于額外的寫主信號PWA_WL7和PWA_WL3的觸發(fā)器711和713。從單元710可以包括分別響應(yīng)于從主單元610輸出的5個(gè)主信號PWA_WL7、PWA_WL5、PWA_WL3、PWA_WL1以及PWA_BL’的觸發(fā)器711到715。從單元710可以進(jìn)一步包括多路復(fù)用器721到723。
在圖7的范例實(shí)施例中，多路復(fù)用器721到723中的每一個(gè)可以響應(yīng)于對應(yīng)的WL編碼信號WL_56、WL_34和/或WL_12來選擇并輸出之前或在前觸發(fā)器的輸出信號和地址信號(Ai+BA0)中的一個(gè)。WL編碼信號WL_56、WL_34和WL_12可以基于WL信息而被激活(例如，設(shè)為第一邏輯電平)。例如，如果WL是1或2，則WL編碼信號WL_12可以被激活。替換地，如果WL是3或4，則WL編碼信號WL_34可以被激活。在另一替換的實(shí)施例中，如果WL是5或6，則WL編碼信號WL_56可以被激活。因此，如果WL是1或2，則地址信號Ai或BA0可以被觸發(fā)器714和715順序地延遲，然后輸出作為延遲的列或存儲(chǔ)體地址信號CAi或BAL0。如果WL是3或4，則地址信號Ai或BA0可以被觸發(fā)器713、714及715順序地延遲，然后輸出作為延遲的列或存儲(chǔ)體地址信號CAi或BAL0，等等。
在圖7的范例實(shí)施例中，從單元710可以接收列或存儲(chǔ)體地址信號Ai或BA0，并且可以響應(yīng)于可以從主單元610順序輸出的主信號PWA_WL7、PWA_WL5、PWA_WL3、PWA_WL1、以及PWA_BL’中激活的主信號，來順序地鎖存并輸出接收到的列/存儲(chǔ)體地址信號Ai/BA0。結(jié)果，從單元710可以在將接收到的地址信號Ai和BA0延遲(WL+BL/2)個(gè)時(shí)鐘周期之后將其輸出。
圖8是依據(jù)本發(fā)明另一范例實(shí)施例的等待時(shí)間控制電路200’的框圖。在圖8的范例實(shí)施例中，類似于圖2中描述的等待時(shí)間控制電路200，等待時(shí)間控制電路200’可以包括主單元810與多個(gè)從單元82i和830(例如，其中i＝0～n)，并且可以基于WL信號WLi(例如，其中i可以是正整數(shù))來控制列地址信號CA與存儲(chǔ)體地址信號BAL的產(chǎn)生時(shí)間。
圖9是依據(jù)本發(fā)明另一范例實(shí)施例的圖8的主單元810的電路圖。在圖9的范例實(shí)施例中，主單元810可以包括串聯(lián)連接的多個(gè)寄存器911到918以及多個(gè)組合器921到925。在一個(gè)實(shí)例中，寄存器911到918中的每一個(gè)可以由觸發(fā)器來實(shí)現(xiàn)，并且組合器921到925中的每一個(gè)可以由AND門來實(shí)現(xiàn)。因而，為了清楚的描述，觸發(fā)器(例如，寄存器911到918)可以被稱為第一到第八觸發(fā)器911到918并且AND門可以被稱為第一到第五AND門921到925。
在圖9的范例實(shí)施例中，第一到第八觸發(fā)器911到918可以串聯(lián)連接并且可以通過它們的時(shí)鐘端CK接收內(nèi)部時(shí)鐘信號PCLK。第一觸發(fā)器911可以接收寫命令信號PWA作為輸入信號并且第二到第八觸發(fā)器912到918分別可以接收之前或在前觸發(fā)器(例如，觸發(fā)器911到918之中)的輸出信號作為輸入信號。第一到第八觸發(fā)器911到918可以與內(nèi)部時(shí)鐘信號PCLK同步地輸出它們各自的輸入信號。因此，第一到第八觸發(fā)器911到918可以分別產(chǎn)生延遲了1到8tCK的寫命令信號。
在圖9的范例實(shí)施例中，第一AND門921可以對寫命令信號PWA與內(nèi)部時(shí)鐘信號PCLK執(zhí)行AND運(yùn)算，從而產(chǎn)生第一主信號CLK0。第二AND門922可以對第二觸發(fā)器912的輸出信號(例如，延遲了2tCK的寫命令信號)與內(nèi)部時(shí)鐘信號PCLK執(zhí)行AND運(yùn)算，從而產(chǎn)生第二主信號CLK2。第三AND門923可以對第四觸發(fā)器914的輸出信號(例如，延遲了4tCK的寫命令信號)與內(nèi)部時(shí)鐘信號PCLK執(zhí)行AND運(yùn)算，從而產(chǎn)生第三主信號CLK4。第四AND門924可以對第六觸發(fā)器916的輸出信號(例如，延遲了6tCK的寫命令信號)與內(nèi)部時(shí)鐘信號PCLK執(zhí)行AND運(yùn)算，從而產(chǎn)生第四主信號CLK6。第五AND門925可以對第八觸發(fā)器918的輸出信號(例如，延遲了8tCK的寫命令信號)與內(nèi)部時(shí)鐘信號PCLK執(zhí)行AND運(yùn)算，從而產(chǎn)生第五主信號CLK8。
在圖9的范例實(shí)施例中，主單元810可以將寫命令信號PWA延遲內(nèi)部時(shí)鐘信號PCLK的整數(shù)倍(例如，時(shí)鐘周期的整數(shù)倍)，并可以將延遲的信號中的給定信號作為主信號輸出?？梢栽趖CCD的整數(shù)倍的時(shí)間間隔輸出“主信號”。在一個(gè)實(shí)例中，tCCD可以是2，因此，第一到第五主信號CLK0、CLK2、CLK4、CLK6以及CLK8可以具有2tCK的時(shí)間間隔。
圖10是依據(jù)本發(fā)明另一范例實(shí)施例的圖8的從單元82i(例如，其中i＝0～n)的電路圖。在圖10的范例實(shí)施例中，從單元82i可以響應(yīng)于圖9中描述的主單元810的輸出信號CLK0、CLK2、CLK4、CLK6及CLK8來進(jìn)行操作。
在圖10的范例實(shí)施例中，從單元82i可以包括串聯(lián)連接的多個(gè)寄存器1011到1015、多個(gè)開關(guān)1021到1025以及輸出鎖存器1030。在一個(gè)實(shí)例中，寄存器1011到1015中的每一個(gè)可以由觸發(fā)器來實(shí)現(xiàn)，并且開關(guān)1021到1025中的每一個(gè)可以由傳輸門來實(shí)現(xiàn)。
在圖10的范例實(shí)施例中，從單元82i可以響應(yīng)于從主單元810輸出的主信號CLK0、CLK2、CLK4、CLK6以及CLK8，而產(chǎn)生與地址信號的隨機(jī)位Ai相對應(yīng)的延遲的地址位信號CAi(例如，其中i＝0～n)。因而，第一到第五觸發(fā)器1011到1015可以通過它們各自的時(shí)鐘端CK分別接收第一到第五主信號CLK0、CLK2、CLK4、CLK6以及CLK8。第一觸發(fā)器1011可以接收地址信號Ai，并可以響應(yīng)于第一主信號CLK0來輸出所述接收到的地址信號Ai。第二到第五觸發(fā)器1012到1015可以分別接收之前觸發(fā)器1011到1014的輸出信號，并可以分別響應(yīng)于第二到第五主信號CLK2、CLK4、CLK6以及CLK8輸出各自接收到的信號。
在圖10的范例實(shí)施例中，因?yàn)榈谝坏降谖逯餍盘朇LK0、CLK2、CLK4、CLK6以及CLK8可以具有2tCK的時(shí)間間隔，第一到第五觸發(fā)器1011到1015可以通過分別將地址信號Ai延遲0、2、4、6以及8tCK來產(chǎn)生地址信號Ai_12、Ai_34、Ai_56、Ai_78以及Ai_910。
在圖10的范例實(shí)施例中，第一到第五觸發(fā)器1011到1015的輸出信號Ai_12、Ai_34、Ai_56、Ai_78以及Ai_910可以通過第一到第五開關(guān)1021到1025被選擇性地傳輸?shù)捷敵鲦i存器1030，第一到第五開關(guān)1021到1025可以響應(yīng)于WL編碼信號WL_12、WL_34、WL_56、WL_78以及WL_910而被閉合或斷開。
在圖10的范例實(shí)施例中，WL編碼信號WL_12、WL_34、WL_56、WL_78以及WL_910可以基于WL信號而被激活(例如，設(shè)為第一邏輯電平)。例如，如果WL是1或2，則WL編碼信號WL_12可以被激活。替換地，如果WL是3或4，則WL編碼信號WL_34可以被激活。在另一替換的實(shí)例中，如果WL是5或6，則WL編碼信號WL_56可以被激活。在一個(gè)實(shí)例中，假定WL是9，因此，WL編碼信號WL_910可以被激活。因此，第五觸發(fā)器1015的輸出信號Ai_910可以被傳輸?shù)捷敵鲦i存器1030。在輸出鎖存器1030之前可以提供暫存鎖存器(未示出)，以暫時(shí)鎖存從第一到第五開關(guān)1021到1025輸出的信號。輸出鎖存器1030可以響應(yīng)于鎖存時(shí)鐘信號LCLK而將接收到的輸入信號作為延遲的地址信號CAi輸出。鎖存時(shí)鐘信號LCLK可以通過把寫命令WR延遲WL或(WL+AL)時(shí)鐘信號所產(chǎn)生的信號與內(nèi)部時(shí)鐘信號PCLK進(jìn)行組合而獲得。因此，可以在輸入寫命令WR后的WL或(WL+AL)個(gè)時(shí)鐘信號之后產(chǎn)生鎖存時(shí)鐘信號LCLK。
在圖10的范例實(shí)施例中，從單元82i可以接收列地址信號Ai，并響應(yīng)于由主單元810順序產(chǎn)生的主信號CLK0、CLK2、CLK4、CLK6以及CLK8而輸出接收到的列地址信號Ai。因而，從單元82i可以將接收到的列地址信號Ai延遲WL個(gè)時(shí)鐘周期，然后可以輸出經(jīng)延遲的列地址信號Ai。顯而易見的是圖10中描述的從單元82i可以替換地用于處理存儲(chǔ)體地址信號。此外，例如，基于WL的最大值和/或tCCD的值，包括在從單元82i中的觸發(fā)器和/或開關(guān)數(shù)目在本發(fā)明的其他范例實(shí)施例中可以變化。
在圖10的范例實(shí)施例中，圖9和10中描述的主單元810與從單元82i可以對應(yīng)于tCCD等于2的范例情況。在替換的實(shí)例中，如果tCCD為4，從主單元810輸出的主信號可以以4tCK的時(shí)間間隔被輸出。因此，只需要從圖9描述的主單元810中輸出第一、第三、以及第五主信號CLK0、CLK4以及CLK8，而不需要輸出第二和第四主信號CLK2和CLK6。因而，在從單元82i中不需要包括接收第二和第四主信號CLK2和CLK6的第二和第四觸發(fā)器1012和1014，因此，可以減少包括在從單元中的觸發(fā)器數(shù)。
圖11是描述依據(jù)本發(fā)明另一范例實(shí)施例的、當(dāng)WL為9時(shí)圖8的等待時(shí)間控制電路200’的操作的信號時(shí)序圖。下面將參考圖9、10以及11對等待時(shí)間控制電路200’的范例操作進(jìn)行更詳細(xì)的描述。
在圖8的等待時(shí)間控制電路200’的范例操作中并且當(dāng)WL等于9時(shí)，參考圖9、10以及11，在時(shí)間0可以從外部實(shí)體輸入寫命令WR，并且其后(例如，在時(shí)間1中)可以產(chǎn)生寫命令信號PWA。另外，可以連同寫命令WR一起輸入地址信號ADD。
在圖8的等待時(shí)間控制電路200’的范例操作中并且當(dāng)WL等于9時(shí)，參考圖9、10以及11，可以將寫命令信號PWA與內(nèi)部時(shí)鐘信號PCLK進(jìn)行組合(例如，通過AND運(yùn)算)，從而產(chǎn)生第一主信號CLK0。另外，可以將延遲了2、4、6、以及8tCK的寫命令信號與內(nèi)部時(shí)鐘信號PCLK進(jìn)行組合(例如，通過AND運(yùn)算)，從而產(chǎn)生第二、第三、第四以及第五主信號CLK2、CLK4、CLK6以及CLK8。
在圖8的等待時(shí)間控制電路200’的范例操作中并當(dāng)WL等于9時(shí)，參考圖9、10以及11，從單元82i可以響應(yīng)于由主單元810產(chǎn)生的主信號CLK0、CLK2、CLK4、CLK6以及CLK8而順序輸出所述接收到的地址信號Ai，從而分別產(chǎn)生延遲了0、2、4、6以及8tCK的地址信號Ai_12、Ai_34、Ai_56、Ai_78以及Ai_910。因此，如圖11所示，地址信號Ai_56、Ai_78以及Ai_910可以分別表示延遲了4、6以及8tCK的接收到的地址信號Ai。
在圖8的等待時(shí)間控制電路200’的范例操作中并當(dāng)WL等于9時(shí)，參考圖9、10以及11，響應(yīng)于鎖存時(shí)鐘信號LCLK可以鎖存經(jīng)延遲的地址信號Ai_12、Ai_34、Ai_56、Ai_78以及Ai_910中的給定地址信號(例如，Ai_910)，從而產(chǎn)生延遲的地址信號CAi?？梢砸詔CCD(例如，2tCK)的時(shí)間間隔產(chǎn)生延遲的地址信號CAi，然而，為了解釋的簡單起見，在圖11中描述了與在時(shí)間0輸入的單個(gè)寫命令WR相對應(yīng)的延遲的地址信號CAi。
依據(jù)圖2和8的范例實(shí)施例的等待時(shí)間控制電路200和200’可以被分別配置為基于等待時(shí)間信息，諸如WL信息，來對地址信號進(jìn)行延遲(例如，對地址信號的產(chǎn)生時(shí)間進(jìn)行控制)。然而，應(yīng)當(dāng)理解，依據(jù)本發(fā)明其他范例實(shí)施例的等待時(shí)間控制電路不限于此，并且可以替換地用于基于等待時(shí)間信息對命令信號(例如，命令信號的產(chǎn)生時(shí)間)進(jìn)行延遲。
圖12是依據(jù)本發(fā)明另一范例實(shí)施例的圖1的命令檢測電路180的框圖。在圖12的范例實(shí)施例中，命令檢測電路180可以包括命令緩沖器1210和命令解碼器1220。如果半導(dǎo)體存儲(chǔ)器設(shè)備100包括如圖12所示的命令檢測電路180，則不需要對命令信號使用等待時(shí)間控制處理。
圖13是依據(jù)本發(fā)明另一范例實(shí)施例的命令檢測電路180’的框圖。在圖13的范例實(shí)施例中，命令檢測電路180’可以包括命令緩沖器1210、等待時(shí)間控制電路1300以及命令解碼器1220。如果半導(dǎo)體存儲(chǔ)器設(shè)備100包括如圖13所示的命令檢測電路180’，則等待時(shí)間控制處理(例如，上面關(guān)于圖1到11所描述的)可以被用在命令信號上。
在圖13的范例實(shí)施例中，等待時(shí)間控制電路1300可以基于AL信號ALj(例如，其中“j”可以是正整數(shù))來控制命令信號CMD(例如，/WE、/CS、/CAS等)的內(nèi)部產(chǎn)生時(shí)間。因而，等待時(shí)間控制電路1300可以基于AL信號ALj對命令信號CMD進(jìn)行延遲。
圖14是依據(jù)本發(fā)明另一范例實(shí)施例的等待時(shí)間控制電路1300的框圖。在圖14的范例實(shí)施例中，等待時(shí)間控制電路1300，類似于分別在圖2和8中描述的等待時(shí)間控制電路200和200’，可以包括主單元1310和多個(gè)從單元132i(例如，其中i＝0～k)。
在圖14的范例實(shí)施例中，主單元1310可以響應(yīng)于內(nèi)部時(shí)鐘信號PCLK、命令參考信號INCMD以及AL信號ALj來產(chǎn)生一個(gè)或更多個(gè)主信號MCLK。命令參考信號INCMD可以指何時(shí)產(chǎn)生具有內(nèi)部時(shí)鐘信號PCLK的整數(shù)倍(例如，時(shí)鐘周期的整數(shù)倍)的時(shí)間間隔的主信號MCLK。例如，如果從外部實(shí)體向半導(dǎo)體存儲(chǔ)器設(shè)備100施加命令信號，則命令參考信號INCMD可以是激活(例如，設(shè)為第一邏輯電平)的/CS信號或可替換地是一個(gè)基于/CS信號的信號。
在圖14的范例實(shí)施例中，從單元132i可以響應(yīng)于主單元210產(chǎn)生的主信號MCLK來鎖存并輸出相應(yīng)的命令信號(例如，分別是/WE、/CS以及/CAS)。結(jié)果，從單元132i可以將它們各自接收到的命令信號/WE、/CS以及/CAS延遲AL個(gè)時(shí)鐘周期。
在圖14的范例實(shí)施例中，除了包括在其中的輸入和輸出信號之外，主單元1310可以具有類似于主單元210、610和/或810的結(jié)構(gòu)，并且從單元132i(例如，其中i＝0～k)可以具有類似于從單元22i、710或82i的結(jié)構(gòu)。因而，為了簡潔起見，已省略對主單元1310和從單元132i的結(jié)構(gòu)與操作的詳細(xì)描述。
在圖14的范例實(shí)施例中，可以在命令解碼器1220之前配置等待時(shí)間控制電路1300。然而，在本發(fā)明的另一范例實(shí)施例中，雖未示出，但也可以在命令解碼器1220之后配置等待時(shí)間控制電路1300。因而，可以依據(jù)AL來控制解碼后的命令信號。
在圖14的范例實(shí)施例中，可以基于AL信息產(chǎn)生寫命令信號PWA。例如，在從外部實(shí)體輸入寫命令信號PWA之后的與AL相對應(yīng)的時(shí)鐘周期數(shù)之后可以產(chǎn)生或激活(例如，設(shè)為第一邏輯電平)寫命令信號PWA。因此，列或存儲(chǔ)體地址信號CA或BAL可以基于相應(yīng)于AL延遲的寫命令信號PWA而被控制，也可以基于AL與WL信息而被產(chǎn)生。替換地，可以不考慮等待時(shí)間信息“立即”(例如，沒有延遲)產(chǎn)生寫命令信號PWA，并且可以基于AL與WL信息來產(chǎn)生列或存儲(chǔ)體地址信號CA或BAL。
在圖14的范例實(shí)施例中，從等待時(shí)間電路的主單元產(chǎn)生的多個(gè)主信號可以被設(shè)為具有大約tCCD的時(shí)間間隔。然而，應(yīng)當(dāng)理解，本發(fā)明的其他范例實(shí)施例可以針對具有不同時(shí)間間隔的主信號。
圖15是依據(jù)本發(fā)明另一范例實(shí)施例的等待時(shí)間控制電路200”的框圖。
在圖15的范例實(shí)施例中，類似于上述的等待時(shí)間控制電路200和200’，圖15中描述的等待時(shí)間控制電路200”可以進(jìn)一步包括主單元410與從單元420。雖然在圖15中僅示出一個(gè)從單元420，但是應(yīng)當(dāng)理解，在本發(fā)明的其他范例實(shí)施例的等待時(shí)間控制電路200”中可以包括任意數(shù)目(例如，與地址信號的位數(shù)相對應(yīng))的從單元。例如，等待時(shí)間控制電路200”可以包括多個(gè)從單元，每個(gè)從單元可以接收從主單元410輸出的多個(gè)主信號CSi。如將在下文中描述的，為了舉例，可以假定等待時(shí)間控制電路200”被具體化為滿足tCCD＝2、BL＝4以及WL的最大值是7的條件。
在圖15的范例實(shí)施例中，主單元410可以包括可級聯(lián)或串聯(lián)連接的多個(gè)寄存器411到419和多個(gè)多路復(fù)用器321到327。在一個(gè)實(shí)例中，每一寄存器411到419可以由觸發(fā)器來實(shí)現(xiàn)。包括在主單元410中的觸發(fā)器數(shù)可以由WL的最大值和BL來確定。例如，如果WL的最大值是M(例如，其中M可以是自然數(shù)，或者大于或等于1的正整數(shù))并且脈沖串長度是BL，則主單元410可以包括至少(M+BL/2)個(gè)觸發(fā)器。
在圖15的范例實(shí)施例中，主單元410的結(jié)構(gòu)可以類似于圖3所描述的主單元210的結(jié)構(gòu)。在主單元410中，模塊410-1和410-2可以分別對應(yīng)于包括在圖3所描述的主單元210中的寫主信號發(fā)生器310和脈沖串主信號發(fā)生器330。然而，主單元410與主單元210的不同點(diǎn)在于從主單元410輸出的多個(gè)主信號CSi(例如，CS1到CS6)中的時(shí)間間隔可以不是tCCD的整數(shù)倍。例如，可以在不超出tCCD的范圍內(nèi)選擇從主單元410輸出的多個(gè)主信號CSi中相鄰的主信號之間的時(shí)間間隔。
在圖15的范例實(shí)施例中，在一個(gè)實(shí)例中，主信號之間的時(shí)間間隔可以不大于(BL/2-0.5)tCK、或tCCD-0.5tCK。0.5tCK可以是在通過觸發(fā)器傳送信號(例如，PWA或Ai)時(shí)所考慮的容限。然而，可以按照需要調(diào)整這個(gè)容限。因此，相鄰主信號之間的時(shí)間間隔可以不大于(BL/2-α)tCK，其中α可以指至少等于0且小于tCCD的實(shí)數(shù)。為了將主信號之間的時(shí)間間隔調(diào)整到(BL/2-α)tCK而不是tCCD，來自觸發(fā)器的內(nèi)部節(jié)點(diǎn)的輸出信號可以被包括在主單元中。稍后將對這種觸發(fā)器的結(jié)構(gòu)進(jìn)行更詳細(xì)的描述。
在圖15的范例實(shí)施例中，主信號CSi之間的時(shí)間間隔可以是(BL/2-0.5)tCK(例如，1.5tCK)。然而，不需要將主信號CSi之間的時(shí)間間隔限制到相對恒定的1.5tCK。相反，時(shí)間間隔可以被設(shè)為任一公知的數(shù)值，諸如1.5tCK和1.0tCK。另外，為了調(diào)整總的延遲時(shí)間，主信號CSi之間的時(shí)間間隔的至少一個(gè)值可以是1.0tCK或更小(例如，0.5tCK)。
在圖15的范例實(shí)施例中，從單元420可以包括多個(gè)觸發(fā)器421到426(例如，6個(gè))和多路復(fù)用器431到435。從單元420中的觸發(fā)器421到426可以串聯(lián)連接并且各自響應(yīng)于從主單元410輸出的多個(gè)主信號CSi中相對應(yīng)的信號來接收一輸入信號。從單元420可以進(jìn)一步包括可以響應(yīng)于寫命令PWA來鎖存并輸出地址信號TAi的觸發(fā)器427。地址信號TAi可以是從圖1中所描述的地址緩沖器120輸出的信號ADD。觸發(fā)器427可以在地址緩沖器120輸出隨后的地址信號之前鎖存之前的地址信號。
在圖15的范例實(shí)施例中，每個(gè)多路復(fù)用器431到435可以響應(yīng)于WL編碼信號WL_1、WL_2、WL_34、WL_5以及WL_67中相應(yīng)的信號，來選擇并輸出之前或在前觸發(fā)器的輸出信號和地址信號Ai中的一個(gè)。WL編碼信號WL_1、WL_2、WL_34、WL_5以及WL_67可以基于WL信息而被激活(例如，設(shè)為第一邏輯電平)。例如，如果WL＝1則WL編碼信號WL_1可以被激活(例如，設(shè)為第一邏輯電平)，如果WL＝2則WL編碼信號WL_2可以被激活，如果WL＝3或4則WL編碼信號WL_34可以被激活，如果WL＝5則WL編碼信號WL_5可以被激活，以及如果WL＝6或7則WL編碼信號WL_67可以被激活。因此，如果WL＝1，則地址信號Ai可以被觸發(fā)器422和421順序延遲并且可以產(chǎn)生經(jīng)延遲的地址信號CAi。如果WL＝6或7，則地址信號Ai可以被觸發(fā)器426、425、424、423、422以及421順序延遲并且可以產(chǎn)生經(jīng)延遲的地址信號CAi。
在圖15的范例實(shí)施例中，從單元420可以接收地址信號Ai，并且可以響應(yīng)于由主單元410產(chǎn)生的多個(gè)主信號CSi中激活(例如，設(shè)為第一邏輯電平)的信號來順序鎖存地址信號Ai。因而，地址信號Ai可以被延遲(WL+BL/2)時(shí)鐘周期。
圖16A是描述了依據(jù)本發(fā)明另一范例實(shí)施例的、當(dāng)WL為7且BL為4時(shí)圖15的等待時(shí)間控制電路200”的操作的信號時(shí)序圖。現(xiàn)在，將參考圖15和16A更詳細(xì)地對當(dāng)WL為7且BL為4時(shí)的等待時(shí)間控制電路200”的范例操作進(jìn)行描述。
在WL為7且BL為4時(shí)圖15的等待時(shí)間控制電路200”的范例操作中，參考圖15和16A，等待時(shí)間信號WL7可以被激活(例如，設(shè)為第一邏輯電平)并且剩余的等待時(shí)間信號WLi(例如，其中i＝1到6)可以被無效(例如，設(shè)為第二邏輯電平)。因此，多路復(fù)用器327可以選擇并輸出寫命令信號PWA，而剩余的多路復(fù)用器326到321可以選擇并輸出對應(yīng)的之前或在前觸發(fā)器419到414。寫命令信號PWA可以被輸入到觸發(fā)器419中并且可以與內(nèi)部時(shí)鐘信號PCLK的上升沿同步地輸出。觸發(fā)器419的輸出信號可以被輸入到隨后的觸發(fā)器418中并且可以與內(nèi)部時(shí)鐘信號PCLK的下降沿同步地輸出作為第一主信號CS1，也可以與內(nèi)部時(shí)鐘信號PCLK的上升沿同步地輸出。觸發(fā)器418的輸出信號可以被輸入到隨后的觸發(fā)器417中，并且可以與內(nèi)部時(shí)鐘信號PCLK的上升沿同步地輸出。通過這種方式，寫命令信號PWA可以通過9個(gè)觸發(fā)器419到411，并且可以以給定時(shí)間間隔(例如，大約1.5tCK)產(chǎn)生第一到第六主信號CS1到CS6。因而，第一到第六主信號CS1到CS6可以在時(shí)間0(例如，在接收到寫命令WR和地址信號ADD時(shí))之后以大約1.5、3、4.5、6、7.5、以及8tCK的延遲而分別被順序激活。
當(dāng)WL為7且BL為4時(shí)在圖15的等待時(shí)間控制電路200”的范例操作中，參考圖15和16A，從單元420可以響應(yīng)于第一主信號CS1來輸出地址信號Ai并響應(yīng)于第二主信號CS2來輸出給定信號(例如，給定信號的接收可以由第一主信號CS1觸發(fā))。因而，從單元420可以響應(yīng)于第一到第六主信號CS1到CS6來順序地延遲地址信號Ai并且可以產(chǎn)生延遲的地址信號CAi。因而，可以在輸入了寫命令WR和地址信號ADD時(shí)的時(shí)間0之后的(WL+BL/2)tCK(例如，9tCK)處產(chǎn)生延遲的地址信號CAi。
圖16B是描述了依據(jù)本發(fā)明另一范例實(shí)施例的、在WL為1且BL為4時(shí)圖15的等待時(shí)間控制電路200”的操作的信號時(shí)序圖?，F(xiàn)在將參考圖15和16B更詳細(xì)地對當(dāng)WL為1且BL為4時(shí)的等待時(shí)間控制電路200”的范例操作進(jìn)行描述。
當(dāng)WL為1且BL為4時(shí)，在圖15的等待時(shí)間控制電路200”的范例操作中，參考圖15和16B，等待時(shí)間信號WL1可以被激活(例如，設(shè)為第一邏輯電平)并且剩余的等待時(shí)間信號WLi(例如，其中i＝2到7)可以被無效(例如，設(shè)為第二邏輯電平)。因此，寫命令信號PWA可以被輸入到觸發(fā)器413中并且可以與內(nèi)部時(shí)鐘信號PCLK的上升沿同步地輸出。觸發(fā)器413的輸出信號可以被輸入到隨后的觸發(fā)器412中并且可以與內(nèi)部時(shí)鐘信號PCLK的下降沿同步地輸出作為第五主信號CS5，還可以與內(nèi)部時(shí)鐘信號PCLK的上升沿同步地輸出。觸發(fā)器412的輸出信號可以被輸入到隨后的觸發(fā)器411并且可以與內(nèi)部時(shí)鐘信號PCLK的上升沿同步地輸出。觸發(fā)器411的輸出信號可以是第六主信號CS6。因此，寫命令信號PWA可以通過三個(gè)觸發(fā)器413到411，并且可以以給定的時(shí)間間隔(例如，大約1.5tCK)產(chǎn)生第五和第六主信號CS5和CS6。因而，第五和第六主信號CS5和CS6在寫命令WR以及地址信號ADD被輸入時(shí)的時(shí)間0之后大約1.5tCK和3tCK處分別被順序激活。因此，剩余的主信號CS1到CS4可以不被激活。
當(dāng)WL為1且BL為4時(shí)在圖15的等待時(shí)間控制電路200”的范例操作中，參考圖15和16B，從單元420可以響應(yīng)于第五主信號CS5來輸出地址信號Ai，并且可以響應(yīng)于第六主信號CS6來輸出給定信號(例如，其接收可以由第五主信號CS5觸發(fā))，從而產(chǎn)生延遲的地址信號CAi。因而，可以在寫命令WR和地址信號ADD被輸入時(shí)的時(shí)間0之后的(WR+BL/2)tCK(例如，3tCK)處產(chǎn)生延遲的地址信號CAi。
圖17A和17B分別是依據(jù)本發(fā)明另一范例實(shí)施例的觸發(fā)器1710和1720的電路圖。在一個(gè)實(shí)例中，所述觸發(fā)器可以被包括在一個(gè)或更多個(gè)等待時(shí)間控制電路200、200”等等之中。
在圖17A的范例實(shí)施例中，觸發(fā)器1710可以包括開關(guān)元件TG1和TG2以及反相器IV1、IV2和IV3。在一個(gè)實(shí)例中，各個(gè)開關(guān)元件TG1和TG2可以由傳輸門來實(shí)現(xiàn)。
在圖17A的范例實(shí)施例中，第一開關(guān)元件TG1可以響應(yīng)于被設(shè)為第二邏輯電平(例如，較低邏輯電平或邏輯“0”)的時(shí)鐘信號PCLK來接收輸入信號，并且可以響應(yīng)于被設(shè)為第一邏輯電平(例如，較高邏輯電平或邏輯“1”)的時(shí)鐘信號PCLK而被截止。反相器IV1、IV2以及IV3可以充當(dāng)鎖存器。通過第一開關(guān)元件TG1接收到的輸入信號可以被鎖存并可以被輸出作為第一輸出信號OUTf。第二開關(guān)元件TG2可以響應(yīng)于時(shí)鐘信號PCLK的第一邏輯電平而將鎖存的信號輸出作為第二輸出信號OUTr。因此，可以在時(shí)鐘信號PCLK的第一邊沿(例如，下降沿)輸出第一輸出信號OUTf，并在時(shí)鐘信號PCLK的第二邊沿(例如，上升沿)輸出第二輸出信號OUTr。因而，第一輸出信號OUTf與第二輸出信號OUTr之間的時(shí)間間隔可以是時(shí)鐘信號PCLK的1/2個(gè)時(shí)鐘周期。
在圖17B的范例實(shí)施例中，除圖17A中描述的關(guān)于觸發(fā)器1710的上述結(jié)構(gòu)之外，觸發(fā)器1720還可以包括延遲元件1721。延遲元件1721可以將內(nèi)部節(jié)點(diǎn)的信號(例如，反相器IV2的輸出信號)延遲給定的延遲時(shí)間。因此，延遲元件1721的輸出信號OUTs和第二輸出信號OUTr可以在其間具有給定的時(shí)間間隔。可以通過調(diào)整延遲元件1721的延遲時(shí)間來調(diào)整延遲元件1721的輸出信號OUTs與第二輸出信號OUTr之間的時(shí)間間隔。因而，可以調(diào)整主信號之間的時(shí)間間隔。
圖18是依據(jù)本發(fā)明另一范例實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備2200的框圖。在圖18的范例實(shí)施例中，半導(dǎo)體存儲(chǔ)器設(shè)備2200可以包括命令檢測電路2210、地址緩沖器2220、多個(gè)存儲(chǔ)體2230、時(shí)鐘電路2240、等待時(shí)間控制電路2250以及自動(dòng)預(yù)充電控制電路2300。在一個(gè)實(shí)例中，半導(dǎo)體存儲(chǔ)器設(shè)備2200可以表示具有1.6GHz的操作頻率、8個(gè)存儲(chǔ)體、以及4個(gè)列命令延遲(CCD)的DDR3DRAM設(shè)備。
在圖18的范例實(shí)施例中，命令檢測電路2210可以從外部實(shí)體接收命令信號/CS、/RAS、/CAS、以及/WE和給定的地址位信號A10，可以對接收到的命令信號進(jìn)行解碼，并可以輸出內(nèi)部命令信號(例如，基于解碼)。例如，如果給定的地址位信號A10連同寫命令一起被設(shè)為第一邏輯電平(例如，較高邏輯電平或邏輯“1”)，則命令檢測電路2210可以輸出寫自動(dòng)預(yù)充電命令信號WAP。
在圖18的范例實(shí)施例中，地址緩沖器2220可以緩沖外部輸入的地址A0到An以及BA0到BA2，并可以輸出緩沖的存儲(chǔ)體地址bBA(例如，地址bBA0到bBA2)和存儲(chǔ)單元地址ADDRESS，存儲(chǔ)體地址bBA和存儲(chǔ)單元地址ADDRESS分別指示將要執(zhí)行寫自動(dòng)預(yù)充電命令的存儲(chǔ)體和存儲(chǔ)單元。
在圖18的范例實(shí)施例中，多個(gè)存儲(chǔ)體2230可以各包括存儲(chǔ)單元陣列并且可以充當(dāng)數(shù)據(jù)存儲(chǔ)器，基于可以從地址緩沖器2220輸出的緩沖的存儲(chǔ)體地址bBA和存儲(chǔ)單元地址ADDRESS，數(shù)據(jù)可以被輸入到數(shù)據(jù)存儲(chǔ)器中或者從數(shù)據(jù)存儲(chǔ)器中輸出。依據(jù)緩沖的存儲(chǔ)體地址bBA與寫自動(dòng)預(yù)充電命令信號WAP，可以對多個(gè)存儲(chǔ)體2230執(zhí)行寫自動(dòng)預(yù)充電操作。時(shí)鐘電路2240可以基于外部時(shí)鐘信號ECLK來產(chǎn)生內(nèi)部時(shí)鐘信號PCLK。
在圖18的范例實(shí)施例中，等待時(shí)間控制電路2250可以響應(yīng)于內(nèi)部時(shí)鐘信號PCLK與等待時(shí)間控制信號WLi將寫自動(dòng)預(yù)充電命令信號WAP、緩沖的存儲(chǔ)體地址bBA、以及存儲(chǔ)單元地址ADDRESS延遲給定的延遲時(shí)間，并且可以輸出延遲的存儲(chǔ)體地址信號dBA(例如，信號dBA0到dBA2)與延遲的存儲(chǔ)單元地址信號dADDRESS。給定的延遲時(shí)間可以與給定的寫等待時(shí)間tWL加數(shù)據(jù)脈沖串周期tBURST相對應(yīng)。在一個(gè)實(shí)例中，寫等待時(shí)間tWL可以是內(nèi)部時(shí)鐘信號PCLK的一個(gè)時(shí)鐘周期，并且數(shù)據(jù)脈沖串周期tBURST可以是內(nèi)部時(shí)鐘信號PCLK的4個(gè)時(shí)鐘周期。
在圖18的范例實(shí)施例中，存儲(chǔ)體地址信號dBA與存儲(chǔ)單元地址信號dADDRESS可以被輸入到多個(gè)存儲(chǔ)體2230中，并且存儲(chǔ)體地址信號dBA可以被輸入到自動(dòng)預(yù)充電控制電路2300中。因此，在等待時(shí)間控制電路2250接收到寫自動(dòng)預(yù)充電命令信號WAP之后的與寫等待時(shí)間tWL加數(shù)據(jù)脈沖串周期tBURST相對應(yīng)的5個(gè)時(shí)鐘周期之后，可以在多個(gè)存儲(chǔ)體2230中的由存儲(chǔ)體地址信號dBA與存儲(chǔ)單元地址信號dADDRESS所指定的特定存儲(chǔ)體中的單元上執(zhí)行寫操作。在一個(gè)實(shí)例中，等待時(shí)間控制電路2250可以對應(yīng)于等待時(shí)間控制電路200、200’、200”以及1300的任何一個(gè)。
在圖18的范例實(shí)施例中，自動(dòng)預(yù)充電控制電路2300可以將從等待時(shí)間控制電路2250輸出的經(jīng)延遲的寫自動(dòng)預(yù)充電命令信號dWAP和存儲(chǔ)體地址信號dBA延遲寫恢復(fù)時(shí)間tWR，并且可以向多個(gè)存儲(chǔ)體2230輸出預(yù)充電主信號PAPB(例如，信號PAPB0到PAPB7)，以便控制寫操作完成之后預(yù)充電操作開始的時(shí)間。
圖19是依據(jù)本發(fā)明另一范例實(shí)施例的自動(dòng)預(yù)充電控制電路2300的框圖。在圖19的范例實(shí)施例中，自動(dòng)預(yù)充電控制電路2300可以包括預(yù)充電命令延遲單元2310、存儲(chǔ)體地址延遲單元2320以及預(yù)充電主信號發(fā)生器2330。
在圖19的范例實(shí)施例中，預(yù)充電命令延遲單元2310可以響應(yīng)于內(nèi)部時(shí)鐘信號PCLK來輸出多個(gè)第一預(yù)充電命令延遲信號dWAP_d3、dWAP_d7以及dWAP_d11，這些信號可以在輸入了經(jīng)延遲的寫自動(dòng)預(yù)充電命令信號dWAP之后的不同延遲時(shí)間上被使能。同樣，預(yù)充電命令延遲單元2310可以將經(jīng)延遲的寫自動(dòng)預(yù)充電命令信號dWAP同樣延遲與寫恢復(fù)時(shí)間tWR相對應(yīng)的內(nèi)部時(shí)鐘信號PCLK的給定時(shí)鐘周期數(shù)(例如，12個(gè)時(shí)鐘周期)，并且可以輸出第二預(yù)充電命令延遲信號ddWAP。
在圖19的范例實(shí)施例中，第一預(yù)充電命令延遲信號dWAP_d3、dWAP_d7以及dWAP_d11中的使能時(shí)間間隔(例如，當(dāng)?shù)谝活A(yù)充電命令延遲信號dWAP_d3、dWAP_d7以及dWAP_d11中的一個(gè)被使能時(shí)的時(shí)間與隨后的第一預(yù)充電命令延遲信號被使能時(shí)的時(shí)間之間的時(shí)間間隔)可以小于或等于與命令之間的最小時(shí)間間隔tCCD(例如，因?yàn)榇鎯?chǔ)體地址信號dBA0、dBA1以及dBA2可以在命令之間的最小時(shí)間間隔tCCD被改變，諸如是4個(gè)時(shí)鐘周期)相對應(yīng)的內(nèi)部時(shí)鐘信號PCLK的時(shí)鐘周期數(shù)(CCD＝4)。
圖20是依據(jù)本發(fā)明另一范例實(shí)施例的圖19的預(yù)充電命令延遲單元2310的電路圖。在圖20的范例實(shí)施例中，預(yù)充電命令延遲單元2310可以包括第一寄存器陣列2311，其包括了多個(gè)串聯(lián)連接的寄存器(例如，與寫恢復(fù)時(shí)間tWR的內(nèi)部時(shí)鐘信號PCLK的時(shí)鐘周期數(shù)相對應(yīng))。在一個(gè)實(shí)例中，寫恢復(fù)時(shí)間tWR可以是15ns并且內(nèi)部時(shí)鐘信號PCLK的單個(gè)時(shí)鐘周期可以是1.25ns，因此，第一寄存器陣列2311可以包括12(例如，15/1.25)個(gè)寄存器。
在圖19的范例實(shí)施例中，第一預(yù)充電命令延遲信號dWAP_d3、dWAP_d7以及dWAP_d11可以分別從形成第一寄存器陣列2311的12個(gè)寄存器中的第三、第七以及第十一寄存器輸出。第二預(yù)充電命令延遲信號ddWAP可以從形成第一寄存器陣列2311的12個(gè)寄存器中的“最后一個(gè)”(例如，第十二寄存器)輸出。
在圖19的范例實(shí)施例中，第一預(yù)充電命令延遲信號dWAP_d3、dWAP_d7以及dWAP_d11和第二預(yù)充電命令延遲信號ddWAP可以在內(nèi)部時(shí)鐘信號PCLK的3個(gè)、4個(gè)、4個(gè)以及1個(gè)時(shí)鐘周期的時(shí)間間隔處而被分別使能。因而，使能的時(shí)間間隔可以小于或等于與命令之間的最小時(shí)間間隔tCCD相對應(yīng)的內(nèi)部時(shí)鐘周期PCLK的時(shí)鐘周期數(shù)(CCD＝4)。
在圖19的范例實(shí)施例中，存儲(chǔ)體地址延遲單元2320可以響應(yīng)于經(jīng)延遲的寫自動(dòng)預(yù)充電命令信號dWAP和第一預(yù)充電命令延遲信號dWAP_d3、dWAP_d7以及dWAP_d11來對存儲(chǔ)體地址信號dBA0、dBA1以及dBA2進(jìn)行延遲。
圖21是依據(jù)本發(fā)明另一范例實(shí)施例的圖19的存儲(chǔ)體地址延遲單元2320的電路圖。在圖21的范例實(shí)施例中，存儲(chǔ)體地址延遲單元2320可以包括多個(gè)第二寄存器陣列2321、2322和2323，其中數(shù)目比第一預(yù)充電命令延遲信號dWAP_d3、dWAP_d7以及dWAP_d11的數(shù)目多一個(gè)的寄存器可以串聯(lián)連接。
在圖21的范例實(shí)施例中，第二寄存器陣列2321、2322以及2323中的第一寄存器可以響應(yīng)于經(jīng)延遲的寫自動(dòng)預(yù)充電命令信號dWAP來分別鎖存并輸出位信號dBA0、dBA1以及dBA2，并可以輸出信號dBA_d1。每個(gè)第二寄存器陣列2321、2322以及2323中剩余的寄存器(例如，除第一寄存器之外)可以分別響應(yīng)于第一預(yù)充電命令延遲信號dWAP_d3、dWAP_d7以及dWAP_d11來鎖存并輸出從它們之前或在前的寄存器輸出的信號。
在圖21的范例實(shí)施例中，存儲(chǔ)體延遲信號ddBA(例如，存儲(chǔ)體延遲信號ddBA0到ddBA2)可以響應(yīng)于第一預(yù)充電命令延遲信號dWAP_d3、dWAP_d7以及dWAP_d11而被使能(例如，設(shè)為第一邏輯電平)，第一預(yù)充電命令延遲信號可以在小于或等于與命令之間的最小時(shí)間間隔tCCD相對應(yīng)的內(nèi)部時(shí)鐘信號PCLK的時(shí)鐘周期數(shù)(CCD＝4)的時(shí)間間隔被使能，這是因?yàn)镈DR3中命令之間的最小時(shí)間間隔tCCD可以對應(yīng)于內(nèi)部時(shí)鐘信號PCLK的4個(gè)時(shí)鐘周期。
在圖21的范例實(shí)施例中，預(yù)充電主信號發(fā)生器2330可以基于存儲(chǔ)體延遲信號ddBA0到ddBA2(例如，信號ddBA)和第二預(yù)充電命令延遲信號ddWAP來輸出預(yù)充電主信號PAPB。
圖22是依據(jù)本發(fā)明另一范例實(shí)施例的圖19的預(yù)充電主信號發(fā)生器2330的電路圖。在圖19和22的范例實(shí)施例中，預(yù)充電主信號發(fā)生器2330可以包括解碼器2331和AND門陣列2332。
在圖22的范例實(shí)施例中，解碼器2331可以基于存儲(chǔ)體延遲信號ddBA來輸出分別與多個(gè)存儲(chǔ)體2230對應(yīng)的預(yù)充電子信號BANK(例如，BANK0到BANK7)。
在圖22的范例實(shí)施例中，AND元件陣列2332可以包括并聯(lián)連接的AND元件。每個(gè)AND元件可以對對應(yīng)的一個(gè)預(yù)充電子信號BANK0到BANK7和第二預(yù)充電命令延遲信號ddWAP執(zhí)行AND運(yùn)算。第二預(yù)充電命令延遲信號ddWAP可以是通過將經(jīng)延遲的寫自動(dòng)預(yù)充電命令信號dWAP延遲內(nèi)部時(shí)鐘信號PCLK的給定時(shí)鐘周期數(shù)(例如，12個(gè)時(shí)鐘周期)而從第一寄存器陣列2311的最后一個(gè)寄存器輸出的給定信號。因此，從預(yù)充電主信號發(fā)生器2330輸出的預(yù)充電主信號PAPB可以在接收到延遲的寫自動(dòng)預(yù)充電命令信號dWAP之后的寫恢復(fù)時(shí)間tWR之后輸出。
圖23是描述了依據(jù)本發(fā)明另一范例實(shí)施例的自動(dòng)預(yù)充電控制電路2300的操作的信號時(shí)序圖。現(xiàn)在，將參考圖18到23對自動(dòng)預(yù)充電控制電路2300的范例操作進(jìn)行描述。
在自動(dòng)預(yù)充電控制電路2300的范例操作中，參考圖18到23，寫命令WR可以與外部命令時(shí)鐘信號ECLK的給定上升沿同步地，以命令之間的最小時(shí)間間隔tCCD(例如，4個(gè)時(shí)鐘周期)而從外部輸入。寫命令WR可以是由輸入到命令檢測電路2210的命令信號/CS、/RAS、/CAS以及/WE的組合所確定的外部命令。如果給定的位信號A10以第一邏輯電平(例如，較高邏輯電平或邏輯“1”)與寫命令WR一起輸入，則可以內(nèi)部地產(chǎn)生寫自動(dòng)預(yù)充電命令信號WAP。
在自動(dòng)預(yù)充電控制電路2300的范例操作中，參考圖18到23，當(dāng)輸入寫命令WR時(shí)，用于選擇要執(zhí)行寫命令WR的存儲(chǔ)體的存儲(chǔ)體地址BA(BA0到BA2)可以被同時(shí)(例如，同步)輸入到地址緩沖器2220。在寫命令信號WR和存儲(chǔ)體地址BA被輸入之后，與寫等待時(shí)間tWL加數(shù)據(jù)脈沖串周期tBURST對應(yīng)的時(shí)鐘周期數(shù)(例如，5個(gè)時(shí)鐘周期)之后，經(jīng)延遲的寫自動(dòng)預(yù)充電命令信號dWAP可以被等待時(shí)間控制電路2250使能(例如，設(shè)為第一邏輯電平)。其后，可以執(zhí)行寫操作。
在自動(dòng)預(yù)充電控制電路2300的范例操作中，參考圖18到23，通過響應(yīng)于經(jīng)延遲的寫自動(dòng)預(yù)充電命令信號dWAP來對緩沖的存儲(chǔ)體地址信號dBA進(jìn)行延遲，可以從包括在存儲(chǔ)體地址延遲單元2320中的各個(gè)第二寄存器陣列2321、2322以及2323中的第一寄存器輸出信號dBA_d1。
在自動(dòng)預(yù)充電控制電路2300的范例操作中，參考圖18到23，在使能了經(jīng)延遲的寫自動(dòng)預(yù)充電命令信號dWAP之后，可以分別與內(nèi)部時(shí)鐘信號PCLK的第三、第七、第十一以及第十二個(gè)時(shí)鐘周期的各個(gè)上升沿同步地，從自動(dòng)預(yù)充電控制電路2300輸出第一預(yù)充電命令延遲信號dWAP_d3、dWAP_d7以及dWAP_d11和第二預(yù)充電命令延遲信號ddWAP。
在自動(dòng)預(yù)充電控制電路2300的范例操作中，參考圖18到23，通過基于經(jīng)延遲的寫自動(dòng)預(yù)充電命令信號dWAP和第一預(yù)充電命令延遲信號dWAP_d3、dWAP_d7以及dWAP_d11來對存儲(chǔ)體地址信號dBA進(jìn)行延遲，可以從存儲(chǔ)體地址延遲單元2320中輸出存儲(chǔ)體延遲信號ddBA。存儲(chǔ)體延遲信號ddBA可以在使能了存儲(chǔ)體地址信號dBA之后與內(nèi)部時(shí)鐘信號PCLK的第十一個(gè)時(shí)鐘周期的上升沿同步地輸出。
在自動(dòng)預(yù)充電控制電路2300的范例操作中，參考圖18到23，在預(yù)充電主信號發(fā)生器2330中，可以根據(jù)存儲(chǔ)體延遲信號ddBA的使能由解碼器2331對預(yù)充電子信號BANK進(jìn)行延遲。因此，預(yù)充電主信號PAPB可以在第二預(yù)充電命令延遲信號ddWAP的使能之后，與內(nèi)部時(shí)鐘信號PCLK的第一上升沿同步地輸出。在一個(gè)實(shí)例中，同步的輸出可以出現(xiàn)在經(jīng)延遲的寫自動(dòng)預(yù)充電命令信號dWAP的使能之后的內(nèi)部時(shí)鐘信號PCLK的12個(gè)時(shí)鐘周期(例如，寫恢復(fù)時(shí)間tWR)上。
在自動(dòng)預(yù)充電控制電路2300的范例操作中，參考圖18到23，預(yù)充電主信號PAPB可以被輸出到基于存儲(chǔ)體地址信號dBA而從多個(gè)存儲(chǔ)體(例如，8個(gè)存儲(chǔ)體)中選擇的給定的存儲(chǔ)體(例如，如果dBA＝011則是存儲(chǔ)體3)。
因此，在一個(gè)實(shí)例中，包括在半導(dǎo)體存儲(chǔ)器設(shè)備2200中的自動(dòng)預(yù)充電控制電路2300可以包括第一寄存器陣列2311之中的12個(gè)寄存器和包括在每個(gè)第二寄存器陣列2321、2322及2323中的4個(gè)寄存器(例如，總計(jì)24個(gè)寄存器)，并且可以控制寫自動(dòng)預(yù)充電操作。當(dāng)與包括在傳統(tǒng)的自動(dòng)預(yù)充電控制電路中的寄存器數(shù)(例如，96個(gè)寄存器)相比時(shí)，包括在自動(dòng)預(yù)充電控制電路2300中的寄存器數(shù)相對很少。
如上所述，依照本發(fā)明的范例實(shí)施例，等待時(shí)間控制電路可以具有“主-從”結(jié)構(gòu)，使得可以與tCCD或BL成比例地減少包括在從單元中的寄存器數(shù)。因而，可以減少執(zhí)行等待時(shí)間控制的寄存器的總數(shù)，從而減少電流消耗和半導(dǎo)體存儲(chǔ)器設(shè)備的布局面積。
在本發(fā)明的另一范例實(shí)施例中，可以使用按命令之間的最小時(shí)間間隔被分隔開的寫自動(dòng)預(yù)充電命令信號來取代內(nèi)部時(shí)鐘信號，以便對存儲(chǔ)體地址信號進(jìn)行延遲，從而減少執(zhí)行寫自動(dòng)預(yù)充電命令所需的寄存器數(shù)。因而，可以減少布局中寄存器所占用的面積。同樣，可以減少內(nèi)部時(shí)鐘信號的負(fù)載，從而減少半導(dǎo)體存儲(chǔ)器設(shè)備的電流或功率消耗。
這樣描述了本發(fā)明的范例實(shí)施例，顯而易見，同樣可以通過很多方式對其進(jìn)行改變。例如，雖然按照包括了特定數(shù)的寄存器、存儲(chǔ)體等對本發(fā)明的范例實(shí)施例進(jìn)行了描述，但是應(yīng)當(dāng)理解，本發(fā)明的其他范例實(shí)施例可以針對任意數(shù)目的存儲(chǔ)體、寄存器等等。此外，應(yīng)當(dāng)理解，在本發(fā)明的范例實(shí)施例中，上述第一和第二邏輯電平可以分別對應(yīng)于較高電平和較低邏輯電平。替換地，在本發(fā)明的其他范例實(shí)施例中，第一和第二邏輯電平/狀態(tài)可以分別對應(yīng)于較低邏輯電平和較高邏輯電平。
這些變化不被認(rèn)為是脫離了本發(fā)明范例實(shí)施例的精神和范圍，并且對本領(lǐng)域技術(shù)人員來說顯而易見的所有這些變型被規(guī)定為包括在所附權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種等待時(shí)間控制電路，包括主單元，基于參考信號和內(nèi)部時(shí)鐘信號來激活至少一個(gè)主信號；以及多個(gè)從單元，接收所述至少一個(gè)主信號和多個(gè)信號，多個(gè)從單元中的每一個(gè)至少部分地基于接收到的多個(gè)信號中的一個(gè)來輸出一輸出信號。
2.如權(quán)利要求1所述的等待時(shí)間控制電路，其中，所述至少一個(gè)主信號包括彼此之間具有不超過命令之間的最小時(shí)間間隔的的時(shí)間間隔的多個(gè)主信號，并且接收到的多個(gè)信號對應(yīng)于多個(gè)命令信號和多個(gè)地址信號中的一種信號。
3.如權(quán)利要求2所述的等待時(shí)間控制電路，其中，輸出信號是基于等待時(shí)間信息。
4.如權(quán)利要求2所述的等待時(shí)間控制電路，其中，主單元包括各自接收內(nèi)部時(shí)鐘信號的多個(gè)主寄存器，每個(gè)從單元包括各自從多個(gè)主信號中接收對應(yīng)的主信號的多個(gè)從寄存器，包括在每個(gè)從單元中的從寄存器數(shù)小于包括在主單元中的主寄存器數(shù)。
5.如權(quán)利要求3所述的等待時(shí)間控制電路，其中，參考信號是基于接收到的寫命令而在內(nèi)部產(chǎn)生的寫命令信號，多個(gè)地址信號包括列地址信號和存儲(chǔ)體地址信號，并且每個(gè)從單元從多個(gè)地址信號中接收對應(yīng)的地址信號。
6.如權(quán)利要求5所述的等待時(shí)間控制電路，其中，主單元包括寫主信號發(fā)生器，在寫命令信號被激活之后的“m”個(gè)時(shí)鐘周期激活多個(gè)主信號中的第一寫主信號，其中“m”是正整數(shù)且是基于等待時(shí)間信息；以及脈沖串主信號發(fā)生器，在第一寫主信號被激活之后的“n”個(gè)時(shí)鐘周期激活脈沖串主信號，其中“n”是正整數(shù)且是基于脈沖串長度。
7.如權(quán)利要求6所述的等待時(shí)間控制電路，其中，當(dāng)(m-k)大于閾值時(shí)，主單元在寫命令信號被激活之后的(m-k)個(gè)時(shí)鐘周期進(jìn)一步激活多個(gè)主信號中的第二寫主信號，其中“k”是指示與命令之間的最小時(shí)間間隔的整數(shù)倍相對應(yīng)的時(shí)鐘周期數(shù)的正整數(shù)。
8.如權(quán)利要求7所述的等待時(shí)間控制電路，其中，閾值是0。
9.如權(quán)利要求6所述的等待時(shí)間控制電路，其中，每個(gè)從單元包括第一寄存器，響應(yīng)于第一寫主信號來鎖存并輸出所選擇的信號；以及第二寄存器，響應(yīng)于脈沖串主信號來鎖存第一寄存器的輸出信號并將鎖存的輸出信號輸出作為延遲的地址信號，其中，如果第二寫主信號被激活，則所選擇的信號由響應(yīng)于第二寫主信號來鎖存并輸出對應(yīng)的地址信號的第三寄存器來產(chǎn)生，并且如果第二寫主信號未被激活，則所選擇的信號是對應(yīng)的地址信號。
10.如權(quán)利要求5所述的等待時(shí)間控制電路，其中，主單元包括“m”個(gè)寄存器，其中“m”是正整數(shù)；多個(gè)選擇電路；以及“n”個(gè)串聯(lián)連接的寄存器，響應(yīng)于內(nèi)部時(shí)鐘信號而將“m”個(gè)寄存器中的第m個(gè)寄存器的輸出信號進(jìn)行移位，其中“n”是正整數(shù)，其中，每個(gè)選擇電路基于在等待時(shí)間信息基礎(chǔ)上產(chǎn)生的多個(gè)等待時(shí)間信號中對應(yīng)的等待時(shí)間信號，輸出寫命令信號和“m”個(gè)寄存器中一個(gè)對應(yīng)的寄存器的輸出信號之間的一個(gè)信號，作為“m”個(gè)寄存器中另一對應(yīng)的寄存器的輸入信號，“m”個(gè)寄存器中的每一個(gè)響應(yīng)于內(nèi)部時(shí)鐘信號來鎖存從多個(gè)選擇電路中對應(yīng)的選擇電路所輸出的信號，“m”個(gè)寄存器中第m個(gè)寄存器的輸出信號是多個(gè)主信號中的第一寫主信號，以及“n”個(gè)寄存器中第(脈沖串長度/2)個(gè)寄存器的輸出信號是多個(gè)主信號中的脈沖串主信號。
11.如權(quán)利要求10所述的等待時(shí)間控制電路，其中，“m”個(gè)寄存器中第(m-(脈沖串長度/2))個(gè)寄存器的輸出信號是多個(gè)主信號中的第二寫主信號。
12.如權(quán)利要求10所述的等待時(shí)間控制電路，其中，每個(gè)從單元包括第一寄存器，響應(yīng)于第二寫主信號來鎖存對應(yīng)的地址信號；地址選擇電路，基于對應(yīng)的等待時(shí)間信號來選擇性地輸出對應(yīng)的地址信號和第一寄存器的輸出信號中的一個(gè)；第二寄存器，響應(yīng)于第一寫主信號來鎖存地址選擇電路的輸出信號；以及第三寄存器，響應(yīng)于脈沖串主信號來鎖存第二寄存器的輸出信號。
13.如權(quán)利要求12所述的等待時(shí)間控制電路，其中，第二寫主信號的激活與第一寫主信號的激活之間的第一時(shí)間間隔和第一寫主信號的激活與脈沖串主信號的激活之間的第二時(shí)間間隔各對應(yīng)于內(nèi)部時(shí)鐘信號的(脈沖串長度/2)個(gè)周期。
14.如權(quán)利要求5所述的等待時(shí)間控制電路，其中，主單元接收寫命令信號，將寫命令信號延遲內(nèi)部時(shí)鐘信號的1到“m”個(gè)時(shí)鐘周期，將內(nèi)部時(shí)鐘信號與通過將寫命令信號延遲1到“m”個(gè)時(shí)鐘周期獲得的信號中的至少一個(gè)信號進(jìn)行組合，并且將寫命令信號與內(nèi)部時(shí)鐘信號進(jìn)行組合，從而產(chǎn)生多個(gè)主信號，其中“m”是正整數(shù)。
15.如權(quán)利要求14所述的等待時(shí)間控制電路，其中，每個(gè)從單元接收對應(yīng)的地址信號，響應(yīng)于多個(gè)主信號而順序地延遲對應(yīng)的地址信號，并輸出延遲的地址信號中的與等待時(shí)間信息相對應(yīng)的信號。
16.如權(quán)利要求5所述的等待時(shí)間控制電路，其中，主單元包括多個(gè)串聯(lián)連接的主寄存器，多個(gè)主寄存器中的每一個(gè)接收內(nèi)部時(shí)鐘信號；以及多個(gè)邏輯門，各自將多個(gè)主寄存器中對應(yīng)的主寄存器的輸出信號與內(nèi)部時(shí)鐘信號進(jìn)行組合并將寫命令信號與內(nèi)部時(shí)鐘信號進(jìn)行組合，以產(chǎn)生多個(gè)主信號，其中，多個(gè)主寄存器中的第一主寄存器接收寫命令信號，并且除多個(gè)主寄存器中的第一主寄存器之外的多個(gè)主寄存器中的每一個(gè)接收另外主寄存器的輸出信號。
17.如權(quán)利要求16所述的等待時(shí)間控制電路，其中，每個(gè)從單元包括多個(gè)串聯(lián)連接的從寄存器，每個(gè)從寄存器響應(yīng)于多個(gè)主信號中對應(yīng)的主信號；開關(guān)電路，輸出多個(gè)從寄存器的輸出信號中的與等待時(shí)間信息相對應(yīng)的輸出信號；以及鎖存器，鎖存開關(guān)電路的輸出信號，其中，多個(gè)從寄存器中的第一從寄存器接收對應(yīng)的地址信號，并且除第一從寄存器之外的多個(gè)從寄存器中的每一個(gè)接收多個(gè)從寄存器中另一個(gè)的輸出信號。
18.如權(quán)利要求5所述的等待時(shí)間控制電路，其中，主單元在寫命令信號被激活之后產(chǎn)生多個(gè)主信號，所述多個(gè)主信號具有等于命令之間的最小時(shí)間間隔(tCCD)減α的時(shí)鐘周期數(shù)的時(shí)間間隔，其中α是等于或大于0且小于命令之間的最小時(shí)間間隔(tCCD)的值。
19.如權(quán)利要求3所述的等待時(shí)間控制電路，其中，等待時(shí)間信息與寫等待時(shí)間和附加等待時(shí)間中的至少一個(gè)相關(guān)聯(lián)。
20.如權(quán)利要求1所述的等待時(shí)間控制電路，其中，至少一個(gè)主信號包括在參考信號被激活之后的“m”個(gè)時(shí)鐘周期被激活的第一主信號，“m”是基于等待時(shí)間信息的數(shù)。
21.如權(quán)利要求20所述的等待時(shí)間控制電路，其中，主單元進(jìn)一步輸出在第一主信號被激活之后的“n”個(gè)時(shí)鐘周期被激活的第二主信號，其中“n”是對應(yīng)于(脈沖串長度/2)的數(shù)并且多個(gè)從單元中的每一個(gè)響應(yīng)于第二主信號來鎖存多個(gè)信號中的一個(gè)。
22.如權(quán)利要求21所述的等待時(shí)間控制電路，其中，主單元包括(m+n)個(gè)串聯(lián)連接的寄存器，(m+n)個(gè)寄存器中的每一個(gè)響應(yīng)于內(nèi)部時(shí)鐘信號來鎖存輸入信號，每個(gè)從單元包括至少兩個(gè)串聯(lián)連接的寄存器，所述至少兩個(gè)寄存器分別響應(yīng)于第一主信號和第二主信號來鎖存它們的輸入信號。
23.如權(quán)利要求20所述的等待時(shí)間控制電路，其中，參考信號是基于外部寫命令而產(chǎn)生的寫命令信號，如果(n-k)大于0，其中“k”是指示與命令之間的最小時(shí)間間隔(tCCD)的整數(shù)倍相對應(yīng)的時(shí)鐘周期數(shù)的正整數(shù)，則主單元進(jìn)一步輸出在寫命令信號被激活之后的(n-k)個(gè)時(shí)鐘周期被激活的第二主信號，以及每個(gè)從單元響應(yīng)于第二主信號來鎖存多個(gè)信號中對應(yīng)的地址信號，并響應(yīng)于第一主信號來鎖存已響應(yīng)于第二主信號而被鎖存的對應(yīng)的地址信號。
24.如權(quán)利要求20所述的等待時(shí)間控制電路，其中，等待時(shí)間信息與寫等待時(shí)間和附加等待時(shí)間中的一個(gè)相關(guān)聯(lián)。
25.如權(quán)利要求1所述的等待時(shí)間控制電路，其中，至少一個(gè)主信號包括多個(gè)主信號，所述多個(gè)主信號具有等于命令之間的最小時(shí)間間隔減α的主信號之間的時(shí)間間隔，其中α是等于或大于0且小于命令之間的最小時(shí)間間隔的值，并且多個(gè)從單元中的每一個(gè)對接收到的多個(gè)信號中對應(yīng)的信號進(jìn)行延遲并輸出所述輸出信號，以便對應(yīng)于與延遲的信號相關(guān)聯(lián)的等待時(shí)間信息。
26.如權(quán)利要求25所述的等待時(shí)間控制電路，其中，等待時(shí)間信息與寫等待時(shí)間和附加等待時(shí)間中的一個(gè)相關(guān)聯(lián)。
27.如權(quán)利要求25所述的等待時(shí)間控制電路，其中，α等于0和0.5tCK中的一個(gè)，tCK對應(yīng)于內(nèi)部時(shí)鐘信號的時(shí)鐘周期。
28.如權(quán)利要求25所述的等待時(shí)間控制電路，其中，參考信號是基于外部寫命令而產(chǎn)生的寫命令信號，并且主單元包括多個(gè)串聯(lián)連接的主寄存器，每個(gè)主寄存器接收內(nèi)部時(shí)鐘信號；以及多個(gè)邏輯門，多個(gè)邏輯門中的每一個(gè)將多個(gè)主寄存器中對應(yīng)的主寄存器的輸出信號與內(nèi)部時(shí)鐘信號進(jìn)行組合并將寫命令信號與內(nèi)部時(shí)鐘信號進(jìn)行組合，以產(chǎn)生多個(gè)主信號，其中，多個(gè)主寄存器包括接收寫命令信號的第一主寄存器，以及除第一主寄存器之外的多個(gè)主寄存器中的每一個(gè)接收多個(gè)主寄存器中另一個(gè)的輸出信號。
29.一種半導(dǎo)體存儲(chǔ)器設(shè)備，包括存儲(chǔ)單元陣列，包括多個(gè)存儲(chǔ)單元；如權(quán)利要求1的等待時(shí)間控制電路；時(shí)鐘電路，基于外部時(shí)鐘信號來產(chǎn)生內(nèi)部時(shí)鐘信號；命令檢測電路，接收并解碼外部命令信號，從而產(chǎn)生解碼的內(nèi)部命令信號；模式寄存器設(shè)置電路，響應(yīng)于解碼的內(nèi)部命令信號中的第一命令信號來設(shè)置等待時(shí)間信息，其中，接收到的多個(gè)信號對應(yīng)于基于等待時(shí)間信息的、用于指定存儲(chǔ)單元的多個(gè)地址信號，數(shù)據(jù)被配置為寫入該存儲(chǔ)單元或從該存儲(chǔ)單元中讀出。
30.如權(quán)利要求29所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，主單元包括多個(gè)主寄存器，各自接收內(nèi)部時(shí)鐘信號，其中，多個(gè)從單元中的每一個(gè)包括接收多個(gè)主信號中對應(yīng)的主信號的多個(gè)從寄存器。
31.如權(quán)利要求30所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中，主單元響應(yīng)于第二命令信號而產(chǎn)生所述多個(gè)主信號，第二命令信號是基于接收到的寫命令而在內(nèi)部產(chǎn)生的寫命令信號。
32.一種控制等待時(shí)間的方法，包括接收至少一個(gè)主信號，接收到的至少一個(gè)主信號基于參考信號和內(nèi)部時(shí)鐘信號而被激活；以及接收多個(gè)信號并至少部分地基于接收到的多個(gè)信號中的一個(gè)和等待時(shí)間信息來輸出一輸出信號。
33.一種自動(dòng)預(yù)充電控制電路，包括預(yù)充電命令延遲單元，響應(yīng)于內(nèi)部時(shí)鐘信號和寫自動(dòng)預(yù)充電命令信號而產(chǎn)生多個(gè)第一預(yù)充電命令延遲信號；至少一個(gè)存儲(chǔ)體地址延遲單元，輸出延遲的存儲(chǔ)體地址信號；以及預(yù)充電主信號發(fā)生器，基于延遲的存儲(chǔ)體地址信號而向存儲(chǔ)體輸出預(yù)充電主信號。
34.如權(quán)利要求33所述的自動(dòng)預(yù)充電控制電路，其中，預(yù)充電命令延遲單元通過在寫自動(dòng)預(yù)充電命令信號被使能之后以給定的延遲時(shí)間使能多個(gè)預(yù)充電命令延遲信號中的每一個(gè)，來產(chǎn)生所述多個(gè)第一預(yù)充電命令延遲信號，至少一個(gè)存儲(chǔ)體地址延遲單元包括多個(gè)存儲(chǔ)體地址延遲單元，所述多個(gè)存儲(chǔ)體地址延遲單元各自響應(yīng)于多個(gè)第一預(yù)充電命令延遲信號而順序地延遲多個(gè)存儲(chǔ)體地址信號中的對應(yīng)信號，并且預(yù)充電主信號發(fā)生器基于由多個(gè)存儲(chǔ)體地址延遲陣列延遲的多個(gè)存儲(chǔ)體地址信號來輸出預(yù)充電主信號。
35.如權(quán)利要求34所述的自動(dòng)預(yù)充電控制電路，其中，預(yù)充電命令延遲單元包括第一寄存器陣列，所述第一寄存器陣列包括與寫恢復(fù)時(shí)間的時(shí)鐘周期數(shù)相對應(yīng)的若干寄存器，第一寄存器陣列通過將寫自動(dòng)預(yù)充電命令信號延遲寫恢復(fù)時(shí)間來輸出第二預(yù)充電命令延遲信號。
36.如權(quán)利要求35所述的自動(dòng)預(yù)充電控制電路，其中，預(yù)充電主信號發(fā)生器基于由多個(gè)存儲(chǔ)體地址延遲陣列延遲的多個(gè)存儲(chǔ)體地址信號來輸出預(yù)充電主信號和第二預(yù)充電命令延遲信號。
37.如權(quán)利要求35所述的自動(dòng)預(yù)充電控制電路，其中，多個(gè)第一預(yù)充電命令延遲信號中的一個(gè)信號被使能的時(shí)間與多個(gè)第一預(yù)充電命令延遲信號中隨后的信號被使能的時(shí)間之間的時(shí)間間隔以命令之間的最小時(shí)間間隔為基礎(chǔ)。
38.如權(quán)利要求33所述的自動(dòng)預(yù)充電控制電路，其中，預(yù)充電命令延遲單元對寫自動(dòng)預(yù)充電命令信號進(jìn)行延遲并輸出第二預(yù)充電命令延遲信號，所述至少一個(gè)存儲(chǔ)體地址延遲單元響應(yīng)于寫自動(dòng)預(yù)充電命令信號而對存儲(chǔ)體地址信號進(jìn)行延遲以產(chǎn)生延遲的存儲(chǔ)體地址信號，以及預(yù)充電主信號發(fā)生器基于第二預(yù)充電命令延遲信號來輸出預(yù)充電主信號。
39.如權(quán)利要求38所述的自動(dòng)預(yù)充電控制電路，其中，預(yù)充電命令延遲單元包括第一寄存器陣列，所述第一寄存器陣列包括與寫恢復(fù)時(shí)間的時(shí)鐘周期數(shù)相對應(yīng)的若干寄存器，第一寄存器陣列通過將寫自動(dòng)預(yù)充電命令信號延遲寫恢復(fù)時(shí)間來輸出第二預(yù)充電命令延遲信號。
40.如權(quán)利要求39所述的自動(dòng)預(yù)充電控制電路，其中存儲(chǔ)體地址延遲單元包括與存儲(chǔ)體地址信號中的位數(shù)相對應(yīng)的若干第二寄存器陣列，并且第二寄存器陣列響應(yīng)于寫自動(dòng)預(yù)充電命令信號和第一預(yù)充電命令延遲信號而分別對存儲(chǔ)體地址信號中的位進(jìn)行延遲，從而輸出延遲的存儲(chǔ)體地址信號。
41.如權(quán)利要求40所述的自動(dòng)預(yù)充電控制電路，其中每個(gè)第二寄存器陣列包括串聯(lián)連接并且其數(shù)比第一預(yù)充電命令延遲信號數(shù)多1的寄存器，這些寄存器中的第一寄存器響應(yīng)于寫自動(dòng)預(yù)充電命令信號來鎖存并輸出存儲(chǔ)體地址信號中對應(yīng)的位，并且其他剩余的寄存器中的每一個(gè)響應(yīng)于第一預(yù)充電命令延遲信號中對應(yīng)的信號而鎖存并輸出從另外寄存器輸出的信號。
42.如權(quán)利要求38所述的自動(dòng)預(yù)充電控制電路，其中，預(yù)充電主信號發(fā)生器包括解碼器，基于延遲的存儲(chǔ)體地址信號來輸出預(yù)充電子信號；以及邏輯電路，響應(yīng)于預(yù)充電子信號和第二預(yù)充電命令延遲信號來產(chǎn)生預(yù)充電主信號。
43.如權(quán)利要求33所述的自動(dòng)預(yù)充電控制電路，其中，寫自動(dòng)預(yù)充電命令信號和延遲的存儲(chǔ)體地址信號是基于寫等待時(shí)間和數(shù)據(jù)脈沖串周期而延遲的信號。
44.一種半導(dǎo)體存儲(chǔ)器設(shè)備，包括如權(quán)利要求33的自動(dòng)預(yù)充電控制電路；多個(gè)存儲(chǔ)體，在其中響應(yīng)于預(yù)充電主信號來執(zhí)行預(yù)充電操作；時(shí)鐘電路，基于外部時(shí)鐘信號來產(chǎn)生內(nèi)部時(shí)鐘信號；地址緩沖器，對從外部接收到的存儲(chǔ)體地址進(jìn)行緩沖；命令檢測電路，對寫自動(dòng)預(yù)充電命令進(jìn)行解碼；以及等待時(shí)間控制電路，響應(yīng)于內(nèi)部時(shí)鐘信號而將解碼的寫自動(dòng)預(yù)充電命令信號和緩沖的存儲(chǔ)體地址信號延遲給定的寫等待時(shí)間加給定的數(shù)據(jù)脈沖串周期。
45.一種用自動(dòng)預(yù)充電控制電路控制預(yù)充電操作的方法，包括基于執(zhí)行的存儲(chǔ)器命令之間的最小時(shí)間間隔來對存儲(chǔ)體地址信號進(jìn)行延遲；以及基于延遲的存儲(chǔ)體地址信號來向一個(gè)或更多個(gè)存儲(chǔ)器存儲(chǔ)體輸出預(yù)充電主信號。
全文摘要
提供了一種等待時(shí)間控制電路及其方法和自動(dòng)預(yù)充電控制電路及其方法。范例的等待時(shí)間控制電路可以包括基于參考信號和內(nèi)部時(shí)鐘信號來激活至少一個(gè)主信號的主單元；和接收該至少一個(gè)主信號的多個(gè)從單元，多個(gè)從單元中的每一個(gè)接收多個(gè)信號并且至少部分地基于接收到的多個(gè)信號中的一個(gè)來輸出一輸出信號。范例的自動(dòng)預(yù)充電控制電路可以包括響應(yīng)于內(nèi)部時(shí)鐘信號和寫自動(dòng)預(yù)充電命令信號而產(chǎn)生多個(gè)第一預(yù)充電命令延遲信號的預(yù)充電命令延遲單元，輸出延遲的存儲(chǔ)體地址信號的至少一個(gè)存儲(chǔ)體地址延遲單元，以及基于延遲的存儲(chǔ)體地址信號而向存儲(chǔ)體輸出預(yù)充電主信號的預(yù)充電主信號發(fā)生器。
文檔編號G11C11/409GK101026006SQ20061006448
公開日2007年8月29日 申請日期2006年11月20日 優(yōu)先權(quán)日2005年11月19日
發(fā)明者金正烈, 張星珍, 金敬鎬, 方參榮, 吳廉 申請人:三星電子株式會(huì)社