專利名稱：半導(dǎo)體存儲器件以及其數(shù)據(jù)讀出方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器件以及其數(shù)據(jù)讀出方法。
背景技術(shù)：
近年，隨著LSI的高功能化，也要求將內(nèi)置于該LSI的SRAM高速化。
SRAM，具有配置成矩陣狀的存儲單元，該存儲單元，連接在沿著行方向配置的字線上，同時分別連接在沿著列方向配置的1對位線上，將2個數(shù)據(jù)組成組來存儲。
當(dāng)從該存儲單元讀出數(shù)據(jù)時，首先通過預(yù)先將1對位線充電(即預(yù)充電)，將這1對位線的電位都設(shè)為“H”電平。
然后，當(dāng)將字線的電位設(shè)為“H”電平而激活時，就將保持在存儲單元內(nèi)的2個數(shù)據(jù)分別讀出到1對位線上。
這時，讀出了數(shù)據(jù)“0”的位線，通過放電，從“H”電平變化為“L”電平，與此相對，讀出了數(shù)據(jù)“1”的位線，不放電，維持“H”電平。
之后，通過輸出與分別從這1對位線檢測的電位電平相對應(yīng)的信號，就讀出保持在存儲單元內(nèi)的數(shù)據(jù)。
當(dāng)這樣從存儲單元讀出數(shù)據(jù)后，在將字線的電位設(shè)為“L”電平后，通過將電位變化為“L”電平的位線充電，將1對位線的電位都設(shè)為“H”電平。
這樣，在從作為讀出對象的存儲單元讀出數(shù)據(jù)后，在從作為下一個讀出對象的存儲單元讀出數(shù)據(jù)之前，必須確保用于給位線充電的時間，因此存在不能謀求SRAM的高速化的問題。
另外，由于每次從存儲單元讀出數(shù)據(jù)時，必須將電位變化為“L”電平的位線充電，因此存在消耗電力較大的問題。
以下，記載了涉及SRAM的數(shù)據(jù)讀出的文獻(xiàn)名。
特開平11-53886號公報發(fā)明內(nèi)容本發(fā)明的目的在于提供可以高速地進(jìn)行數(shù)據(jù)的讀出，同時可以減少消耗電力的半導(dǎo)體存儲器件以及其數(shù)據(jù)讀出方法。
根據(jù)本發(fā)明的一個樣態(tài)的半導(dǎo)體存儲器件，其特征在于，具備存儲單元陣列，至少沿著列方向配置多個保持由第1數(shù)據(jù)以及第2數(shù)據(jù)構(gòu)成的數(shù)據(jù)的存儲單元；多個字線，沿著所述存儲單元陣列的行方向配置，且連接在所述存儲單元上；第1位線，沿著所述存儲單元陣列的列方向配置，連接在所述存儲單元上，在讀出所述數(shù)據(jù)時，從所述存儲單元讀出所述第1數(shù)據(jù)；第2位線，沿著所述存儲單元陣列的列方向配置，連接在所述存儲單元上，在讀出所述數(shù)據(jù)時，從所述存儲單元讀出所述第2數(shù)據(jù)；位線預(yù)充電部，當(dāng)從所述存儲單元讀出所述數(shù)據(jù)，并且檢測到所述第1以及第2位線中，一方的位線的電位，從第1電位變化為低于該第1電位的第2電位時，使另一方的位線的電位從所述第2電位變化為所述第1電位；以及位線選擇部，在讀出所述數(shù)據(jù)時，在所述第1以及第2位線中，選擇的所述一方的位線的電位從所述第1電位變化為所述第2電位的情況下，在下一次讀出所述數(shù)據(jù)時，選擇所述另一方的位線，而在選擇的所述一方的位線的電位維持所述第1電位的情況下，在下一次讀出所述數(shù)據(jù)時，也維持選擇所述一方的位線的狀態(tài)。
另外，本發(fā)明的一個樣態(tài)是半導(dǎo)體存儲器件的數(shù)據(jù)讀出方法，該半導(dǎo)體存儲器件具有存儲單元陣列，至少沿著列方向配置多個保持由第1數(shù)據(jù)以及第2數(shù)據(jù)構(gòu)成的數(shù)據(jù)的存儲單元；多個字線，沿著所述存儲單元陣列的行方向配置，且連接在所述存儲單元上；第1位線，沿著所述存儲單元陣列的列方向配置，連接在所述存儲單元上，在讀出所述數(shù)據(jù)時，從所述存儲單元讀出所述第1數(shù)據(jù)；第2位線，沿著所述存儲單元陣列的列方向配置，連接在所述存儲單元上，在讀出所述數(shù)據(jù)時，從所述存儲單元讀出所述第2數(shù)據(jù)，所述半導(dǎo)體存儲器件的數(shù)據(jù)讀出方法具備當(dāng)從所述存儲單元讀出所述數(shù)據(jù)，并且檢測到所述第1以及第2位線中，一方的位線的電位從第1電位變化為低于該第1電位的第2電位時，使另一方的位線的電位從所述第2電位變化為所述第1電位的步驟；在讀出所述數(shù)據(jù)時，在所述第1以及第2位線中，選擇的所述一方的位線的電位從所述第1電位變化為所述第2電位的情況下，在下一次讀出所述數(shù)據(jù)時，選擇所述另一方的位線，而在選擇的所述一方的位線的電位維持所述第1電位的情況下，在下一次讀出所述數(shù)據(jù)時，也維持選擇所述一方的位線的狀態(tài)的步驟；以及從選擇的所述一方或另一方的位線讀出所述第1或第2數(shù)據(jù)的步驟。


圖1是展示本發(fā)明的實施例中的SRAM的構(gòu)成的框圖。
圖2是展示該SRAM的存儲單元的構(gòu)成的電路圖。
圖3是該SRAM的數(shù)據(jù)讀出動作的時間圖。
圖4是比較例的數(shù)據(jù)讀出動作的時間圖。
圖5是展示預(yù)充電電路的構(gòu)成的框圖。
圖6是展示脈沖發(fā)生器的構(gòu)成的電路圖。
圖7是該脈沖發(fā)生器的預(yù)充電動作的時間圖。
圖8是展示位線選擇電路的構(gòu)成的框圖。
圖9是該位線選擇電路的位線選擇動作的時間圖。
具體實施例方式
以下，參照

本發(fā)明的實施例。
在圖1中，展示了本發(fā)明的實施例中的SRAM10的構(gòu)成。SRAM10的存儲單元陣列CA，將存儲單元MC配置成矩陣狀，該存儲單元MC，連接在沿著行方向配置的字線WL上，同時分別連接在沿著列方向配置的1對位線BL以及/BL上。再者，在本實施例的情況下，位線BL以及/BL，是讀出用的位線，通過另外設(shè)置圖未示的寫入用的位線，在讀出數(shù)據(jù)時，防止存儲單元MC的數(shù)據(jù)被破壞。另外，存儲單元MC，只要至少沿著列方向配置多個即可。
如圖2所示，存儲單元MC，例如是被稱為全CMOS型的部件，由CMOS倒相器(以下，將其稱為倒相器)INV10以及INV20、和晶體管Tr50以及Tr60構(gòu)成。
倒相器INV10，通過將NMOS晶體管Tr10的漏極和PMOS晶體管Tr20的漏極連接在一起，同時將NMOS晶體管Tr10的源極連接在地線GND上，將PMOS晶體管Tr20的源極連接在電源端子VDD上的方式形成。
倒相器INV20和倒相器INV10一樣，也通過將NMOS晶體管Tr30的漏極和PMOS晶體管Tr40的漏極連接在一起，同時將NMOS晶體管Tr30的源極連接在地線GND上，將PMOS晶體管Tr40的源極連接在電源端子VDD上的方式形成。
作為NMOS晶體管Tr10的漏極和PMOS晶體管Tr20的漏極的連接點的左節(jié)點NL，連接在NMOS晶體管Tr30的柵極和PMOS晶體管Tr40的柵極上，同時連接在晶體管Tr50的一端上。晶體管Tr50的另一端，連接在讀出用的位線BL上，其柵極連接在字線WL上。
另一方面，作為NMOS晶體管Tr30的漏極和PMOS晶體管Tr40的漏極的連接點的右節(jié)點NR，連接在NMOS晶體管Tr10的柵極和PMOS晶體管Tr20的柵極上，同時連接在晶體管Tr60的一端上。晶體管Tr60的另一端，連接在讀出用的位線/BL上，其柵極，連接在字線WL上。
當(dāng)向該存儲單元MC寫入數(shù)據(jù)時，首先將字線WL的電位設(shè)為“H”電平，然后將相當(dāng)于晶體管Tr50以及Tr60的寫入用的2個晶體管設(shè)為導(dǎo)通狀態(tài)。
這時，在將配置在位線BL側(cè)的寫入用的位線(圖未示)的電位設(shè)為“H”電平，同時將配置在位線/BL側(cè)的寫入用的位線(圖未示)的電位設(shè)為“L”電平的情況下，在NMOS晶體管Tr10成為截止?fàn)顟B(tài)的同時，PMOS晶體管Tr20成為導(dǎo)通狀態(tài)，在NMOS晶體管Tr30成為導(dǎo)通狀態(tài)的同時，PMOS晶體管Tr40成為截止?fàn)顟B(tài)。
由此，左節(jié)點NL，經(jīng)由PMOS晶體管Tr20被連接在電源端子VDD上，同時右節(jié)點NR，經(jīng)由NMOS晶體管Tr30被連接在地線GND上。
這樣，通過在存儲單元MC的左節(jié)點NL上寫入數(shù)據(jù)“1”，同時在右節(jié)點NR上寫入數(shù)據(jù)“0”，便在存儲單元MC內(nèi)寫入數(shù)據(jù)“1”。
與此相對，在將配置在位線BL側(cè)的寫入用的位線(圖未示)的電位設(shè)為“L”電平，同時將配置在位線/BL側(cè)的寫入用的位線(圖未示)的電位設(shè)為“H”電平的情況下，在NMOS晶體管Tr10成為導(dǎo)通狀態(tài)的同時，PMOS晶體管Tr20成為截止?fàn)顟B(tài)，在NMOS晶體管Tr30成為截止?fàn)顟B(tài)的同時，PMOS晶體管Tr40成為導(dǎo)通狀態(tài)。
由此，左節(jié)點NL，經(jīng)由NMOS晶體管Tr10被連接在地線GND上，同時右節(jié)點NR，經(jīng)由PMOS晶體管Tr40被連接在電源端子VDD上。
這樣，通過在存儲單元MC的左節(jié)點上寫入數(shù)據(jù)“0”，同時在右節(jié)點NR上寫入數(shù)據(jù)“1”，便在存儲單元MC內(nèi)寫入數(shù)據(jù)“0”。
然后，通過將字線WL的電位設(shè)為“L”電平，從而將相當(dāng)于晶體管Tr50以及Tr60的寫入用的2個晶體管設(shè)為截止?fàn)顟B(tài)，保持寫入左節(jié)點NL以及右節(jié)點NR的數(shù)據(jù)。
可是，在本實施例的情況下，當(dāng)從存儲單元MC讀出數(shù)據(jù)時，不是從位線BL以及/BL這兩方讀出數(shù)據(jù)，而是在該位線BL以及/BL中，選擇任意一方的位線，只從該選擇的位線讀出數(shù)據(jù)。
數(shù)據(jù)的讀出，以選擇的作為讀出對象的位線的電位是“H”電平為前提，然后在將字線WL的電位設(shè)為“H”電平，并將晶體管Tr50以及Tr60設(shè)為導(dǎo)通狀態(tài)時，通過檢測該作為讀出對象的位線的電位是否從“H”電平變化為“L”電平的方式進(jìn)行。
在此，作為讀出對象的位線，例如對選擇位線BL時的讀出動作進(jìn)行說明。
當(dāng)寫入存儲單元MC的節(jié)點NL上的數(shù)據(jù)為“0”時，當(dāng)將字線WL的電位設(shè)為“H”電平，從而將晶體管Tr50設(shè)為導(dǎo)通狀態(tài)時，位線BL經(jīng)由晶體管Tr50以及NMOS晶體管Tr10被地線GND放電，位線BL的電位從“H”電平變化為“L”電平。通過檢測該位線BL的電位的變化，讀出數(shù)據(jù)“0”。
與此相對，當(dāng)寫入節(jié)點NL上的數(shù)據(jù)為“1”時，當(dāng)將字線WL的電位設(shè)為“H”電平，從而將晶體管Tr50設(shè)為導(dǎo)通狀態(tài)時，雖然位線BL和倒相器INV10的電源端子VDD之間是導(dǎo)通狀態(tài)，但由于位線BL的電位與電源端子VDD的電位是同電位，因此位線BL不會被放電，位線BL的電位維持“H”電平。通過檢測該位線BL的電位，讀出數(shù)據(jù)“1”。
再者，作為讀出對象的位線，選擇位線/BL時的讀出動作，與位線BL的情況相同，因此省略說明。
預(yù)充電電路20，在作為讀出對象的位線的電位是“H”電平，并且作為非讀出對象的位線的電位是“L”電平時，當(dāng)檢測出作為讀出對象的位線的電位從“H”電平變化為“L”電平時，通過向作為非讀出對象的位線充電(即預(yù)充電)，使在下一次讀出數(shù)據(jù)時被選擇的位線的電位從“L”電平變化為“H”電平。
位線選擇電路30，在選擇的一方的位線的電位從“H”電平變化為“L”電平時，在下一次讀出數(shù)據(jù)時，將作為讀出對象的位線切換成另一方的位線；在選擇的一方的位線的電位維持“H”電平時，維持選擇這一方的位線的狀態(tài)。
這樣，位線選擇電路30，按照現(xiàn)在選擇的位線的電位，選擇作為下一次讀出數(shù)據(jù)的讀出對象的位線。
讀出電路40，具有讀出放大器，通過將由位線選擇電路30選擇的位線的電位放大至規(guī)定電平，生成與選擇的位線的電位的變化相對應(yīng)的輸出信號，并將其輸出到外部。
附帶說一下，行譯碼器50，在數(shù)據(jù)的讀寫時，選擇連接在作為讀寫的對象的存儲單元MC上的字線WL，并將該選擇的字線WL的電位設(shè)為“H”電平。
在圖3中，展示了SRAM10的數(shù)據(jù)讀出動作的時間圖的一例。如該圖3所示，在位線BL的電位是“H”電平，同時位線/BL的電位是“L”電平，并且作為讀出電路40的輸出信號OUT讀出數(shù)據(jù)“1”的情況下，當(dāng)將所需的字線WL的電位設(shè)為“H”電平時，位線BL被放電，該位線BL的電位從“H”電平變化為“L”電平(時刻t1～t2)。
預(yù)充電電路20，當(dāng)因位線BL的電位變得低于規(guī)定的閾值而檢測到位線BL的電位從“H”電平變化為“L”電平時，將位線/BL充電，其結(jié)果，位線/BL的電位從“L”電平變化為“H”電平。
讀出電路40的輸出信號OUT，按照由位線選擇電路30選擇的位線BL的電位的變化，從數(shù)據(jù)“1”變化為數(shù)據(jù)“0”。之后，使該字線WL的電位從“H”電平變化為“L”電平。
然后，當(dāng)將連接在作為下一個讀出對象的存儲單元MC上的字線WL的電位設(shè)為“H”時，作為讀出對象的位線，選擇位線/BL(時刻t2～t3)。
這時，由于位線/BL沒有被放電，其電位維持“H”電平，因此輸出信號OUT維持?jǐn)?shù)據(jù)“0”。之后，使該字線WL的電位從“H”電平變化為“L”電平。
將連接在作為下一個讀出對象的存儲單元MC上的字線的電位設(shè)為“H”電平(時刻t3)。這時，位線選擇電路30，作為讀出對象的位線，維持選擇位線/BL的狀態(tài)。
這時，位線/BL被放電，位線/BL的電位，從“H”電平變化為“L”電平。預(yù)充電電路20，當(dāng)因位線/BL的電位變得低于規(guī)定的閾值而檢測到位線/BL的電位從“H”電平變化為“L”電平時，將位線BL充電，其結(jié)果，位線BL的電位從“L”電平變化為“H”電平。
輸出信號OUT，按照由位線選擇電路30選擇的位線/BL的電位的變化，從數(shù)據(jù)“0”變化為數(shù)據(jù)“1”。之后，使該字線WL的電位從“H”電平變化為“L”電平。
在此，在圖4中，作為比較例，展示了如下的情況的時間圖，即在將連接在作為讀出對象的存儲單元MC上的字線WL的電位設(shè)為“H”電平之前，預(yù)先將位線BL以及/BL的電位都設(shè)為“H”電平，通過檢測位線BL以及/BL各自的電位是否從“H”電平變化為“L”電平來讀出數(shù)據(jù)。
在該比較例的情況下，在循環(huán)時間中，必須確保用于將電位變化為“L”電平的位線BL充電，從而將該位線BL的電位設(shè)為“H”電平的預(yù)充電時間。
另外，在該比較例的情況下，每次進(jìn)行數(shù)據(jù)的讀出時，在位線BL以及/BL中任意一方的位線上，必須進(jìn)行放電和充電，因此耗費電力較大。
與此相對，根據(jù)本實施例，通過在從作為當(dāng)前讀出對象的位線讀出數(shù)據(jù)的期間內(nèi)，將成為下一個讀出對象的位線充電，就沒必要在循環(huán)時間中另外確保預(yù)充電時間，因此可以縮短循環(huán)時間，從而可以高速地進(jìn)行數(shù)據(jù)的讀出。
另外，根據(jù)本實施例，從存儲單元MC向作為讀出對象的位線讀出數(shù)據(jù)的結(jié)果，在該位線的電位維持“H”電平的情況下，沒必要分別對位線BL以及/BL進(jìn)行充電或放電，可以減少這一部分的消耗電力。
在此，在圖5中，展示了預(yù)充電電路20的構(gòu)成。預(yù)充電電路20，由脈沖發(fā)生器100以及110、和PMOS晶體管Tr100以及Tr110構(gòu)成。
脈沖發(fā)生器100，連接在位線BL上，同時連接在PMOS晶體管Tr100的柵極上。PMOS晶體管Tr100的一端，連接在電源上，同時另一端連接在位線/BL上。
脈沖發(fā)生器110，連接在位線/BL上，同時連接在PMOS晶體管Tr110的柵極上。PMOS晶體管Tr110的一端連接在電源上，同時另一端連接在位線BL上。
在圖6中，展示了脈沖發(fā)生器100的構(gòu)成，在圖7中，展示了脈沖發(fā)生器100的預(yù)充電動作的時間圖的一例。倒相器120，在位線BL的電位是“H”電平，并且作為輸出信號INA輸出“L”電平的情況下，將該位線BL放電，當(dāng)位線BL的電位變得低于規(guī)定的閾值時，在低于該閾值的定時，使輸出信號INA從“L”電平變化為“H”電平，并將其輸出給NAND電路160(時刻t1～t2)。
倒相器130～150，通過在反轉(zhuǎn)輸出信號INA的電位電平的同時，使其只延遲規(guī)定時間，生成下降定時比輸出信號INA的上升定時延遲了規(guī)定時間的輸出信號INB，并將其輸出給NAND電路160(時刻t1～t2)。
NAND電路160，通過進(jìn)行輸出信號INA以及INB的“與非”運算，生成被脈沖化的預(yù)充電信號PRE。NAND電路160，通過將該預(yù)充電信號PRE輸出給PMOS晶體管Tr100的柵極，將該PMOS晶體管Tr100設(shè)為導(dǎo)通狀態(tài)，在位線BL的電位從“H”電平變化為“L”電平時，在脈沖寬度之間，將位線/BL充電，使該位線/BL的電位從“L”電平變化為“H”電平(時刻t1～t2)。
這樣，通過將預(yù)充電信號脈沖化后進(jìn)行一定時間的充電，繼續(xù)給位線/BL充電，在下一次讀出數(shù)據(jù)時，可以避免不能檢測到位線/BL的電位從“H”電平變化為“L”電平。
再者，脈沖發(fā)生器110，也具有和脈沖發(fā)生器100相同的構(gòu)成，并且進(jìn)行相同的預(yù)充電動作。
在圖8中，展示了位線選擇電路30的構(gòu)成。在位線BL上，經(jīng)由倒相器200以及210，連接有將NMOS晶體管Tr200以及PMOS晶體管Tr210并聯(lián)連接的傳輸門TG10的輸入端。
另一方面，在位線/BL上，經(jīng)由倒相器220，連接有將NMOS晶體管Tr220以及PMOS晶體管Tr230并聯(lián)連接的傳輸門TG20的輸入端。
傳輸門TG10的輸出端，連接在傳輸門TG20的輸出端，同時連接在D觸發(fā)器230的輸入端。D觸發(fā)器230的輸出端，連接在NMOS晶體管Tr200的柵極上，同時連接在PMOS晶體管Tr230的柵極上。另外，D觸發(fā)器230的輸出端，經(jīng)由倒相器240，連接在PMOS晶體管Tr210的柵極上，同時連接在NMOS晶體管Tr220的柵極上。
D觸發(fā)器230，通過存儲接收時鐘信號CLK的定時的輸出信號SEO的電位電平，到下一個接收時鐘信號CLK的定時為止，將與其電位電平相對應(yīng)的選擇信號SEL，輸出給NMOS晶體管Tr200以及PMOS晶體管Tr230的柵極，同時將使該選擇信號SEL反轉(zhuǎn)的選擇信號/SEL，輸出給PMOS晶體管Tr210以及NMOS晶體管Tr220的柵極。
在圖9中，展示了位線選擇電路30的位線選擇動作的時間圖的一例。首先在選擇信號SEL是“H”電平，并且選擇信號/SEL是“L”電平的情況下，通過使傳輸門TG10成為導(dǎo)通狀態(tài)，作為讀出對象的位線，選擇位線BL。
這時，在位線BL的電位是“H”電平，并且位線/BL的電位是“L”電平的情況下，作為位線選擇電路30的輸出信號SEO，輸出數(shù)據(jù)“H”電平(時刻t1)。
在該狀態(tài)下，當(dāng)將位線BL放電，并且位線BL的電位變?yōu)榈陀谝?guī)定的閾值時，在低于該閾值的定時，輸出信號SEO，從“H”電平變化為“L”電平(時刻t1～t2)。
選擇信號SEL，在D觸發(fā)器230接收時鐘信號CLK的定時，從“H”電平變化為“L”電平，同時選擇信號/SEL，在該定時，從“L”電平變化為“H”電平(時刻t2～t3)。
由此，通過使傳輸門TG20成為導(dǎo)通狀態(tài)，作為下一個讀出對象的位線，選擇位線/BL，并從該位線/BL進(jìn)行數(shù)據(jù)的讀出(時刻t2～t3)。
其結(jié)果，在位線/BL沒有被放電，而位線/BL的電位維持“H”電平的情況下，作為輸出信號SEO，輸出“L”電平。由此，位線選擇電路30，在下一次讀出數(shù)據(jù)時，維持作為讀出對象的位線而選擇位線/BL的狀態(tài)(時刻t3～t4)。
在該狀態(tài)下，當(dāng)將位線/BL放電，使位線/BL的電位變?yōu)榈陀谝?guī)定的閾值時，在低于該閾值的定時，輸出信號SEO，從“L”電平變化為“H”電平(時刻t3～t4)。
選擇信號SEL，在D觸發(fā)器230接收時鐘信號CLK的定時，從“L”電平變化為“H”電平，同時選擇信號/SEL，在該定時，從“H”電平變化為“L”電平(時刻t4)。
由此，通過使傳輸門TG10成為導(dǎo)通狀態(tài)，作為下一個讀出對象的位線，選擇位線BL，并從該位線BL進(jìn)行數(shù)據(jù)的讀出(時刻t4)。
附帶說一下，本實施例的SRAM10，例如是適合于作為搭載在CPU上的高速緩沖存儲器來使用的存儲器。
如以上說明那樣，根據(jù)上述實施例中的半導(dǎo)體存儲器件以及其數(shù)據(jù)讀出方法，可以高速地進(jìn)行數(shù)據(jù)的讀出，同時可以減少消耗電力。
再者，上述的實施例是一例，不是限定本發(fā)明的。例如雖然在開始讀出數(shù)據(jù)之前，預(yù)先將位線BL的電位設(shè)為“H”電平，同時將位線/BL的電位設(shè)為“L”電平，但也可以將位線BL以及/BL的電位都設(shè)為“H”電平。另外，作為位線，也可以通過設(shè)置用于連接存儲單元MC的局部位線，和用于選擇多個局部位線的全局位線，將位線分層化。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，其特征在于，具備存儲單元陣列，至少沿著列方向配置多個保持由第1數(shù)據(jù)以及第2數(shù)據(jù)構(gòu)成的數(shù)據(jù)的存儲單元；多個字線，沿著所述存儲單元陣列的行方向配置，且連接在所述存儲單元上；第1位線，沿著所述存儲單元陣列的列方向配置，連接在所述存儲單元上，在讀出所述數(shù)據(jù)時，從所述存儲單元讀出所述第1數(shù)據(jù)；第2位線，沿著所述存儲單元陣列的列方向配置，連接在所述存儲單元上，在讀出所述數(shù)據(jù)時，從所述存儲單元讀出所述第2數(shù)據(jù)；位線預(yù)充電部，當(dāng)從所述存儲單元讀出所述數(shù)據(jù)，并且檢測到所述第1以及第2位線中，一方的位線的電位，從第1電位變化為低于該第1電位的第2電位時，使另一方的位線的電位從所述第2電位變化為所述第1電位；以及位線選擇部，在讀出所述數(shù)據(jù)時，在所述第1以及第2位線中，選擇的所述一方的位線的電位從所述第1電位變化為所述第2電位的情況下，在下一次讀出所述數(shù)據(jù)時，選擇所述另一方的位線，而在選擇的所述一方的位線的電位維持所述第1電位的情況下，在下一次讀出所述數(shù)據(jù)時，也維持選擇所述一方的位線的狀態(tài)。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，所述位線預(yù)充電部具備第1充電用晶體管，將源極、漏極連接在電源端子和第1位線之間；第2脈沖發(fā)生部，連接在所述第1充電用晶體管的柵極和所述第2位線之間，在檢測到所述第2位線的電位從所述第1電位變化為所述第2電位時，發(fā)生具有規(guī)定寬度的脈沖的第2預(yù)充電信號，并將其輸出給所述第1充電用晶體管的柵極，將所述第1充電用晶體管設(shè)為導(dǎo)通狀態(tài)；第2充電用晶體管，將源極、漏極連接在所述電源端子和第2位線之間；以及第1脈沖發(fā)生部，連接在所述第2充電用晶體管的柵極和所述第1位線之間，在檢測到所述第1位線的電位從所述第1電位變化為所述第2電位時，發(fā)生具有規(guī)定寬度的脈沖的第1預(yù)充電信號，并將其輸出給所述第2充電用晶體管的柵極，將所述第2充電用晶體管設(shè)為導(dǎo)通狀態(tài)。
3.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，所述位線選擇部具備選擇電路，根據(jù)選擇信號從所述第1以及第2位線中選擇所需的位線；以及延遲電路，通過使與由所述選擇電路選擇的所述位線的電位相對應(yīng)的信號延遲規(guī)定時間，生成所述選擇信號并提供給所述選擇電路。
4.如權(quán)利要求2所述的半導(dǎo)體存儲器件，其特征在于，所述位線選擇部具備選擇電路，根據(jù)選擇信號從所述第1以及第2位線中選擇所需的位線；以及延遲電路，通過使與由所述選擇電路選擇的所述位線的電位相對應(yīng)的信號延遲規(guī)定時間，生成所述選擇信號并提供給所述選擇電路。
5.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，所述位線預(yù)充電部，在檢測到所述一方的位線的電位，從所述第1電位變化為所述第2電位時，對所述另一方的位線充電，使所述另一方的電位從所述第2電位變化為所述第1電位。
6.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，所述位線預(yù)充電部，對所述另一方的位線充電一定時間。
7.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，還具備位線讀出部，通過將由所述位線選擇部選擇的所述位線的電位放大到規(guī)定電平，生成與選擇的所述位線的電位相對應(yīng)的輸出信號，并將其輸出。
8.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，還具備行譯碼器，在讀出所述數(shù)據(jù)時，選擇連接有作為讀出對象的所述存儲單元的所述字線。
9.一種半導(dǎo)體存儲器件的數(shù)據(jù)讀出方法，該半導(dǎo)體存儲器件具有存儲單元陣列，至少沿著列方向配置多個保持由第1數(shù)據(jù)以及第2數(shù)據(jù)構(gòu)成的數(shù)據(jù)的存儲單元；多個字線，沿著所述存儲單元陣列的行方向配置，且連接在所述存儲單元上；第1位線，沿著所述存儲單元陣列的列方向配置，連接在所述存儲單元上，在讀出所述數(shù)據(jù)時，從所述存儲單元讀出所述第1數(shù)據(jù)；第2位線，沿著所述存儲單元陣列的列方向配置，連接在所述存儲單元上，在讀出所述數(shù)據(jù)時，從所述存儲單元讀出所述第2數(shù)據(jù)，所述半導(dǎo)體存儲器件的數(shù)據(jù)讀出方法具備當(dāng)從所述存儲單元讀出所述數(shù)據(jù)，并且檢測到所述第1以及第2位線中，一方的位線的電位從第1電位變化為低于該第1電位的第2電位時，使另一方的位線的電位從所述第2電位變化為所述第1電位的步驟；在讀出所述數(shù)據(jù)時，在所述第1以及第2位線中，選擇的所述一方的位線的電位從所述第1電位變化為所述第2電位的情況下，在下一次讀出所述數(shù)據(jù)時，選擇所述另一方的位線，而在選擇的所述一方的位線的電位維持所述第1電位的情況下，在下一次讀出所述數(shù)據(jù)時，也維持選擇所述一方的位線的狀態(tài)的步驟；以及從選擇的所述一方或另一方的位線讀出所述第1或第2數(shù)據(jù)的步驟。
10.如權(quán)利要求9所述的半導(dǎo)體存儲器件的數(shù)據(jù)讀出方法，其特征在于，在使所述另一方的位線的電位從所述第2電位變化為所述第1電位的步驟中，當(dāng)檢測到所述一方的位線的電位從所述第1電位變化為所述第2電位時，對所述另一方的位線充電，使所述另一方的電位從所述第2電位變化為所述第1電位。
11.如權(quán)利要求9所述的半導(dǎo)體存儲器件的數(shù)據(jù)讀出方法，其特征在于，在使所述另一方的位線的電位從所述第2電位變化為所述第1電位的步驟中，對所述另一方的位線充電一定時間。
12.如權(quán)利要求9所述的半導(dǎo)體存儲器件的數(shù)據(jù)讀出方法，其特征在于，還具備在使所述另一方的位線的電位從所述第2電位變化為所述第1電位之后，將選擇的所述位線的電位放大到規(guī)定電平，生成與選擇的所述位線的電位相對應(yīng)的輸出信號，并將其輸出的步驟。
13.如權(quán)利要求10所述的半導(dǎo)體存儲器件的數(shù)據(jù)讀出方法，其特征在于，還具備在使所述另一方的位線的電位從所述第2電位變化為所述第1電位之后，將選擇的所述位線的電位放大到規(guī)定電平，生成與選擇的所述位線的電位相對應(yīng)的輸出信號，并將其輸出的步驟。
14.如權(quán)利要求11所述的半導(dǎo)體存儲器件的數(shù)據(jù)讀出方法，其特征在于，還具備在使所述另一方的位線的電位從所述第2電位變化為所述第1電位之后，將選擇的所述位線的電位放大到規(guī)定電平，生成與選擇的所述位線的電位相對應(yīng)的輸出信號，并將其輸出的步驟。
15.如權(quán)利要求9所述的半導(dǎo)體存儲器件的數(shù)據(jù)讀出方法，其特征在于，還具備在讀出所述數(shù)據(jù)時，選擇連接有作為讀出對象的存儲單元的所述字線的步驟。
全文摘要
本發(fā)明的半導(dǎo)體存儲器件，其特征在于，具備存儲單元陣列，至少沿著列方向配置多個保持由第1數(shù)據(jù)以及第2數(shù)據(jù)構(gòu)成的數(shù)據(jù)的存儲單元；多個字線，沿著所述存儲單元陣列的行方向配置，且連接在所述存儲單元上；第1位線，沿著所述存儲單元陣列的列方向配置，連接在所述存儲單元上，在讀出所述數(shù)據(jù)時，從所述存儲單元讀出所述第1數(shù)據(jù)；第2位線，沿著所述存儲單元陣列的列方向配置，連接在所述存儲單元上，在讀出所述數(shù)據(jù)時，從所述存儲單元讀出所述第2數(shù)據(jù)；位線預(yù)充電部，當(dāng)從所述存儲單元讀出所述數(shù)據(jù)，并且檢測到所述第1以及第2位線中，一方的位線的電位，從第1電位變化為低于該第1電位的第2電位時，使另一方的位線的電位從所述第2電位變化為所述第1電位；以及，位線選擇部，在讀出所述數(shù)據(jù)時，在所述第1以及第2位線中，選擇的所述一方的位線的電位從所述第1電位變化為所述第2電位的情況下，在下一次讀出所述數(shù)據(jù)時，選擇所述另一方的位線，而在選擇的所述一方的位線的電位維持所述第1電位的情況下，在下一次讀出所述數(shù)據(jù)時，也維持選擇所述一方的位線的狀態(tài)。
文檔編號G11C7/10GK1832026SQ20061005894
公開日2006年9月13日 申請日期2006年3月9日 優(yōu)先權(quán)日2005年3月9日
發(fā)明者河野良洋 申請人:株式會社東芝