專利名稱：冗余程序電路及其方法
技術領域：
本發(fā)明通常涉及半導體設備及其方法，更具體地，涉及冗余程序電路及其方法。
背景技術：
半導體設備(例如，半導體存儲設備)的制造包括多種測試(例如，晶片上芯片或存儲器件的測試)，以檢驗該半導體設備的正確功能。例如，這樣的測試可以檢驗半電體設備中電路器件的工作是否與給定的指標或協(xié)議一致。在一示例測試中，可以利用多個測試參數(shù)來檢查被測半導體設備的電特性和/或運行。如果給定的測試指示被測半導體設備工作不正確(例如，因為半導體的電特性和/或運行不正常)，則不可能對半導體設備進行調(diào)試。
然而，在半導體設備于存儲單元陣列內(nèi)包括缺陷存儲單元的例子中，可以執(zhí)行修復處理(例如，調(diào)試處理)，這樣可以用冗余存儲單元替換缺陷存儲單元。換句話說，如果半導體設備中的存儲單元部分有缺陷，則存儲單元的缺陷部分可以用至少一個冗余制造的備用存儲單元來替換，從而使半導體設備正確地工作。
可以采用冗余程序電路來獲得上述的調(diào)試或缺陷存儲單元替換處理，該冗余程序電路選擇性地稱為熔絲盒(fuse box)或備用電路。冗余程序電路可以采用包括熔化熔絲(例如利用高能光，激光等)的處理，如下面將要參考圖1更詳細描述的。
圖1示出了傳統(tǒng)半導體設備107的框圖。傳統(tǒng)半導體設備107包括具有正常存儲單元陣列41和備用存儲單元陣列42的存儲單元陣列40。正常存儲單元陣列41和備用存儲單元陣列42連接到行解碼器20、21、22、23，備用行解碼器25，列解碼器30和31以及備用列解碼器35。行解碼器20、21、22、23和列解碼器30、31與正常存儲單元陣列41相關聯(lián)，備用行解碼器25和備用列解碼器35與備用存儲單元陣列42相關聯(lián)。
在圖1中，通過行備用電路10和/或列備用電路11來執(zhí)行傳統(tǒng)冗余操作，它們共同地用作上述冗余程序電路。行備用電路10從行預解碼器6接收預解碼的行地址DRAi，并且產(chǎn)生行冗余使能(enable)信號X-RENi。行冗余使能信號X-RENi被備用行解碼器25接收，其基于接收到的行冗余使能信號X-RENi在行方向執(zhí)行調(diào)試。同樣，列備用電路11接收列預解碼器7的預解碼列地址DCAi，并且產(chǎn)生列冗余使能信號Y-RENi。將列冗余使能信號Y-RENi應用到備用列解碼器35，其基于接收到的列冗余使能信號Y-RENi在列方向執(zhí)行調(diào)試。
圖2示出了應用到圖1半導體設備107中的行/列備用電路10/11的解碼地址的應用路徑。例如，如果7比特外部地址EADDi被應用到地址緩沖器2，每個行和列內(nèi)部地址產(chǎn)生器4/5都產(chǎn)生應用的比特信號和補充信號，該補充信號由7比特外部地址EADDi的相應比特的邏輯電平反轉(zhuǎn)，從而產(chǎn)生14比特內(nèi)部地址IRAi和ICAi。
使行/列內(nèi)部地址產(chǎn)生器4/5集成為一整體，這樣可以產(chǎn)生內(nèi)部地址(例如，行或列地址)。行/列預解碼器6/7預解碼內(nèi)部地址，并且例如產(chǎn)生具有16比特的預解碼地址(例如DA01 4比特+DA234 8比特+DA56 4比特)。行解碼器20對預解碼行地址DRAi進行解碼并且從正常存儲單元陣列41的字線WL0n中選擇給定的字線，行備用電路10產(chǎn)生行冗余使能信號X-RENi用于響應預解碼行地址DRAi而替換缺陷存儲單元的給定行。
類似地，列解碼器30對預解碼列地址DCAi進行解碼，并且從正常存儲單元陣列41的多個列選擇線中選擇給定的列選擇線。列備用電路11產(chǎn)生列冗余使能信號Y-RENi用于響應預解碼列地址DCAi而替換缺陷存儲單元的給定列。
參考圖2，應用于解碼器20/30和行/列備用電路10/11的預解碼地址的線被分為線L1、L2和L3。如果具有解碼器的電路(例如，備用電路10，備用電路11，等)包括NAND門電路和反相器，在NAND門電路中的NMOS晶體管會受到人體效應影響。人體效應會導致電路不穩(wěn)定。
圖3示出了圖1的傳統(tǒng)行/列備用電路10/11。行/列備用電路10/11包括主熔絲電路(MFC)、NMOS晶體管N1-N16、多個熔絲F1-F16、工作使能晶體管M1/M2/M3和AND門電路AND1。主熔絲MF包括在主熔絲電路MFC中。為了執(zhí)行冗余操作，熔絲F1-F16存儲缺陷存儲單元的地址。在一個例子中，熔絲F1-F16包括硅材料(例如，聚合硅)。熔絲F1-F16可以被切斷(例如由諸如激光等的高能光熔斷、切斷、打開)。熔絲F1-F16可以放置在芯片上的外圍電路區(qū)域(例如，行/列備用電路10/11)。
如果正常存儲單元陣列41包括缺陷存儲單元以及應用了用于指定缺陷存儲單元的行和/或列地址(例如在運行中)，則行備用電路10和/或列備用電路11輸出冗余使能信號RENi以使缺陷存儲單元的行和/或列無效并且使冗余存儲單元的行或列有效(例如，基于熔絲F1-F16的切斷)。在一個例子中，參考圖3，如果與外部地址″0000000″相對應的存儲單元被確定有缺陷(例如在測試處理中)，可以由熔絲切斷或燒斷處理切斷或燒斷主熔絲MF和熔絲F2-F4、F6-F12和F14-F16。熔絲F1、F5和F13可以不被切斷。當外部地址應用為″0000000″時，可以從AND門電路AND1輸出第一邏輯電平(例如，高邏輯電平、低邏輯電平等)的冗余使能信號RENi。
如果第二邏輯電平(例如，低邏輯電平、高邏輯電平等)的正常失效(disable)信號被用于行/列解碼器20/30，則行/列解碼器20/30使相應的正常行或列失效。缺陷存儲單元的行或列可以設置在不能工作的狀態(tài)(例如，不能從存儲器讀取或向其寫入)。冗余使能信號RENi也可以用于備用行/列解碼器25/35?？梢允箓溆么鎯卧男谢蛄杏行Р⑶胰毕荽鎯卧梢杂扇哂鄠溆么鎯卧鎿Q。
換句話說，可以通過切斷或燒斷行/列備用電路10/11的熔絲MF和F1-F16中的主熔絲和與缺陷存儲單元地址比特相對應的熔絲來替換缺陷存儲單元。
在上述的傳統(tǒng)冗余程序操作中，半導體設備的制造成品率可以通過修復缺陷存儲單元而得到提高。然而，芯片尺寸和冗余程序操作的持續(xù)時間由熔絲的數(shù)量來衡量。例如，如果傳統(tǒng)半導體設備107需要額外的存儲器，它也會需要額外的熔絲用于冗余程序操作(例如，因為需要更多比特來對額外存儲器編址)，因此需要更大的芯片尺寸，這將減少半導體設備107的產(chǎn)量并導致每個缺陷存儲單元替換的持續(xù)時間變長(例如，因為要切斷/燒斷多倍的熔絲)從而降低了操作速度。
此外，圖3的熔絲F1-F16可以相應于解碼之前的地址比特來設置(例如一個熔絲可以與每個預解碼地址比特相關聯(lián))。通過與解碼之前的地址比特相對應地設置熔絲F1-F16，可以減少半導體設備107中熔絲的數(shù)量。然而，在圖3中的熔絲F1-F16的設置需要獨立地增加地址線(例如，不可共享地址線)，這樣會增加傳統(tǒng)半導體設備107的復雜性。

發(fā)明內(nèi)容
本發(fā)明的一個示例性實施例涉及一種冗余程序電路，包括包括主熔絲的主熔絲部分，該主熔絲部分輸出指示主熔絲工作狀態(tài)的工作使能信號；包括至少一個控制熔絲的至少一個控制熔絲部分，該至少一個控制熔絲部分輸出至少一個控制熔絲的工作狀態(tài)指示；以及多路復用單元，被配置用于基于所述工作狀態(tài)指示和工作使能信號中的至少一個而多路復用解碼地址信號比特。
本發(fā)明的另一個示例性實施例涉及一種冗余程序電路，包括包括主熔絲的主熔絲部分，其產(chǎn)生指示主熔絲的工作狀態(tài)的工作使能信號；第一熔絲盒部分，包括被設置為對應于解碼地址信號比特的第一程序熔絲，并且響應于工作使能信號而產(chǎn)生第一熔絲盒輸出信號；第二熔絲盒部分，包括被設置為對應于內(nèi)部地址的信號比特的第二程序熔絲，并且響應于工作使能信號而產(chǎn)生第二熔絲盒輸出信號；和選通(gating)部分，用于選通第一和第二熔絲盒輸出信號并且產(chǎn)生冗余使能信號。
本發(fā)明的另一個示例性實施例涉及一種執(zhí)行冗余程序操作的方法，包括產(chǎn)生工作使能信號；產(chǎn)生至少一個控制信號對；至少部分基于所述至少一個控制信號對中的第一對來選擇性地輸出至少部分解碼地址的邏輯電平；以及至少部分基于所述至少一個控制信號對來多路復用所述選擇性輸出的邏輯電平以獲得冗余使能信號。
本發(fā)明的另一個示例性實施例涉及一種執(zhí)行冗余程序操作的方法，包括產(chǎn)生工作使能信號；基于所述工作使能信號是否被激活(activate)而產(chǎn)生第一熔絲盒輸出信號；在被設置為對應于解碼應用的外部地址之前產(chǎn)生的內(nèi)部地址的信號比特的程序熔絲處產(chǎn)生第二熔絲盒輸出信號；以及選通第一和第二熔絲盒輸出信號以產(chǎn)生冗余使能信號。
本發(fā)明的另一個示例性實施例涉及一種減少用于冗余程序操作的熔絲數(shù)量的方法，包括分配對應于解碼地址的信號比特的第一部分熔絲；分配對應于內(nèi)部地址的信號比特的第二部分熔絲。
本發(fā)明的另一個示例性實施例涉及一種冗余程序電路，包括包括主熔絲的主熔絲部分，其輸出指示主熔絲的工作狀態(tài)的工作使能信號；包括至少一個控制熔絲的至少一個控制熔絲部分，該至少一個控制熔絲部分輸出至少一個控制熔絲的工作狀態(tài)指示；以及解碼部分，用于響應于工作狀態(tài)指示而對解碼地址的信號比特進行解碼并且將給定邏輯電平和所述解碼地址一起傳送到解碼輸出端。
本發(fā)明的另一個示例性實施例涉及一種執(zhí)行冗余程序操作的方法，包括產(chǎn)生工作使能信號；產(chǎn)生指示至少一個控制熔絲的狀態(tài)的工作狀態(tài)指示；以及響應于所述工作狀態(tài)指示而對解碼地址的信號比特進行解碼，并且將與缺陷存儲單元相關的給定邏輯電平和所述解碼地址一起傳送到解碼輸出端。


附圖用于提供對本發(fā)明實施例的更進一步的理解，并且其并入本文以組成本說明書的一部分。附圖示出了本發(fā)明的實施例，并且與本說明書一起用于解釋本發(fā)明的原理。其中圖1示出了傳統(tǒng)半導體設備的框圖。
圖2示出了圖1傳統(tǒng)半導體設備中應用于行/列備用電路10/11的解碼地址的應用路徑。
圖3示出了傳統(tǒng)的行/列備用電路。
圖4是說明根據(jù)本發(fā)明示例性實施例的冗余程序電路的框圖。
圖5是說明根據(jù)本發(fā)明另一個示例性實施例的圖4的冗余程序電路的電路圖。
圖6是說明根據(jù)本發(fā)明另一個示例性實施例的圖4的冗余程序電路的另一電路圖。
圖7是說明根據(jù)本發(fā)明另一個示例性實施例的冗余程序電路的框圖。
圖8是說明根據(jù)本發(fā)明另一個示例性實施例的圖7的冗余程序電路的電路圖。
圖9是說明根據(jù)本發(fā)明另一個示例性實施例的圖7的冗余程序電路的電路圖。
圖10是說明根據(jù)本發(fā)明另一個示例性實施例的冗余程序電路的電路圖。
圖11是說明根據(jù)本發(fā)明另一個示例性實施例的半導體設備的框圖。
圖12是說明根據(jù)本發(fā)明另一個示例性實施例的行/列備用電路例子的框圖。
圖13是說明根據(jù)本發(fā)明另一個示例性實施例的圖12的行/列備用電路的電路圖。
圖14是說明根據(jù)本發(fā)明另一個示例性實施例的主熔絲部分的電路圖。
圖15示出了根據(jù)圖13示例性實施例的熔絲減少的示例。
圖16是根據(jù)本發(fā)明另一個示例性實施例的冗余程序電路的框圖。
圖17是說明根據(jù)本發(fā)明另一個示例性實施例的主熔絲部分的電路圖。
圖18是說明根據(jù)本發(fā)明另一個示例性實施例的控制熔絲部分的電路圖。
圖19是說明根據(jù)本發(fā)明另一個示例性實施例的第一、第二和第三解碼器以及組合部分的電路圖。
具體實施例方式
在下文中，將參考附圖詳細地描述本發(fā)明的示例性實施例。
附圖中，在所有圖中使用相同的附圖標記指示相同的元件。然而，在附圖中包括許多晶體管(例如，NMOS晶體管、PMOS晶體管等)。應該理解，雖然在不同附圖中的某些晶體管包括相同標記，但是在本發(fā)明的示例性實施例中類似名稱的晶體管可以是相同的或不同的。
圖4是說明根據(jù)本發(fā)明示例性實施例的冗余程序電路405的框圖。
在圖4的示例性實施例中，冗余程序電路405包括主熔絲部分200、具有第一控制熔絲310和第二控制熔絲330的控制熔絲部分300、以及具有第一多路復用器410和第二多路復用器430的多路復用部分400。圖4中示出的元件將在下面參考圖5和圖6的示例性實施例作更詳細的描述。
圖5是說明根據(jù)本發(fā)明另一個示例性實施例的圖4的冗余程序電路405的電路圖。
在圖5的示例性實施例中，主熔絲部分200包括主熔絲MF并且產(chǎn)生作為指示主熔絲MF的工作狀態(tài)的狀態(tài)信號的工作使能信號ENB。在一個示例中，工作狀態(tài)可以是主熔絲MF是否被切斷或未切斷，其中切斷狀態(tài)指示電流不可流過主熔絲MF以及未切斷狀態(tài)指示電流可以流過主熔絲MF。
在圖5的示例性實施例中，主熔絲部分200包括PMOS晶體管PMl和NMOS晶體管NMl。晶體管PMl/NMl連接到主熔絲MF并且接收上電條狀(power-upbar)信號VCCHB。主熔絲部分200還包括反相器鎖存器(inverter latch)Ll，其具有連接到主熔絲MF輸出端的輸入端。反相器鎖存器L1包括反相器IN1、IN2，并且連接到輸出反相器IN3。上電條狀信號VCCHB可以是上電信號VCCH的反相型式。在上電操作啟動時上電條狀信號VCCHB保持在第一邏輯電平(例如，較高電平)。在上電操作之后上電條狀信號VCCHB可以轉(zhuǎn)變到第二邏輯電平(例如，較低電平)。輸出反相器IN3的輸出可以是工作使能信號ENB。
在圖5的示例性實施例中，控制熔絲部分300包括至少兩個控制熔絲F1和F2，并且產(chǎn)生第一至第M控制信號對(例如，其中第M控制對對應第M控制熔絲F1、F2等)(A，/A)、(B，/B)等作為指示每個對應控制熔絲F1、F2的工作狀態(tài)(例如，其中工作狀態(tài)是熔絲F1和/或F2是否被切斷或未切斷)的狀態(tài)信號，其中M是大于或等于2的自然數(shù)。
在圖5的示例性實施例中，第一控制熔絲310包括PMOS晶體管PM2和NMOS晶體管NM2。晶體管PM2/NM2連接到控制熔絲F1并且接收上電條狀信號VCCHB。第一控制熔絲310還包括反相器鎖存器L2，其具有連接到控制熔絲F1輸出端的輸入端。反相器鎖存器L2包括反相器IN4、IN5，并且連接到輸出NOR門電路NOR1。
在圖5的示例性實施例中，第二控制熔絲330包括PMOS晶體管PM3和NMOS晶體管NM3。晶體管PM3/NM3連接到控制熔絲F2并且接收上電條狀信號VCCHB。第二控制熔絲330還包括反相器鎖存器L3，其具有連接到控制熔絲F2輸出端的輸入端。反相器鎖存器L3包括反相器IN6、IN7，并且連接到輸出反相器IN8。
在圖5的示例性實施例中，第一多路復用器410包括NMOS晶體管M1-M4。第一多路復用器410響應于第一至第M控制信號對中的相應的控制信號對(例如，控制信號對A，/A)將以2n比特為單元應用的解碼地址的信號比特(例如，DA01<0>、DA01<1>、DA01<2>、DA01<3>)中的信號比特部分(例如，DA01<0>、DA01<3>)的給定邏輯電平(例如，第一邏輯電平、第二邏輯電平等)輸出到按對應于信號比特部分的數(shù)字提供的輸出端OU1和OU2，其中n是大于或等于2的自然數(shù)。
在圖5的示例性實施例中，第二多路復用器430包括NMOS晶體管M5和M6。當工作使能晶體管450關斷時，第二多路復用器430工作(例如，被使能)。當工作使能信號ENB被激活(例如，設定到第二邏輯電平)時，第二多路復用器430響應于當工作使能信號ENB被激活時(例如，設定到第二邏輯電平)時不會應用到第一多路復用器410的控制信號對(例如，控制信號對B，/B)對從第一多路復用器410的輸出端接收的信號比特部分執(zhí)行次級減半(subordinate half-reduction)。因此，第二多路復用器430將給定邏輯電平(例如，第一和第二邏輯電平中的一個，其可以響應于單個比特)傳送到程序輸出端F01。
以下，為了便于解釋，接收解碼地址的信號比特(例如，DA01<0>)以執(zhí)行冗余操作的給定端被稱為第一輸出端。例如，第一輸出端相應于輸出端OU1，而其他輸出端可以從程序輸出端F01分開。
在本發(fā)明的另一個示例性實施例中，在冗余工作期間，對于第二多路復用器430，僅可以將第一輸出端(例如，輸出端OU1)的給定邏輯電平傳送給程序輸出端F01。其他輸出端(例如，輸出端OU2)從程序輸出端F01分開。
在本發(fā)明的另一個示例性實施例中，參考圖5，如果解碼地址的信號比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)包括4比特(例如，如圖5所示)，則設置到第一邏輯電平的多路復用部分400的輸出被提供到程序輸出端F01。例如，如果在正常存儲單元中的缺陷存儲單元的地址為(00)，則主熔絲MF和控制熔絲F1和F2被切斷(例如，通過激光束)。因此通過切斷操作執(zhí)行冗余程序。
在另一個示例中，參考圖5，在接收了修復的半導體存儲器設備(例如，通過冗余操作修復的)的一批載貨(a shipment)之后，在正常操作狀態(tài)下應用指示缺陷存儲單元地址的地址(例如，地址(00))，從而解碼地址的信號比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)分別對應(00，01，10，11)，產(chǎn)生處于第二邏輯電平的工作使能信號ENB，產(chǎn)生分別處于第一邏輯電平和第二邏輯電平的控制信號對A，/A，產(chǎn)生分別處于第一邏輯電平和第二邏輯電平的控制信號對B，/B。因為當上電條狀信號VCCHB應用在第一邏輯電平時，NMOS晶體管NM1會導通，所以可以將工作使能信號ENB設置到第二邏輯電平，從而切斷主熔絲MF。
反相器鎖存器L1的輸出EN可以轉(zhuǎn)變?yōu)榈谝贿壿嬰娖?，工作使能信號ENB(例如，輸出反相器IN3的輸出)可以轉(zhuǎn)變?yōu)榈诙壿嬰娖?。當上電條狀信號VCCHB轉(zhuǎn)變?yōu)榈诙壿嬰娖綍r，NOMS晶體管NM1會截止并且反相器鎖存器L1的輸出EN會保持在第一邏輯電平。上電條狀信號VCCHB和工作使能信號ENB可以在第二邏輯電平保持給定時間周期。
在另一個示例中，如果控制信號對A，/A的輸出控制信號A和/A分別設置到第一邏輯電平和第二邏輯電平，則當上電條狀信號VCCHB應用在第一邏輯電平時NMOS晶體管NM1會導通，從而切斷控制熔絲F1。反相器鎖存器L2的控制信號A(例如，控制信號對A，/A的控制信號)可以轉(zhuǎn)變?yōu)榈谝贿壿嬰娖?，NOR門電路NOR1的控制信號/A(例如，用于NOR選通工作使能信號ENB和控制信號A)可以轉(zhuǎn)變?yōu)榈诙壿嬰娖?。當上電條狀信號VCCHB轉(zhuǎn)變?yōu)榈诙壿嬰娖綍r，NMOS晶體管NM1截止并且反相器鎖存器L2的控制信號A保持在第一邏輯電平。因此，上電條狀信號VCCHB和控制信號對A，/A的控制信號A和/A可以在它們各自的邏輯電平保持給定時間周期。
此外，在另一個示例中，如果產(chǎn)生分別處于第一邏輯電平和第二邏輯電平的控制信號對B，/B的控制信號B和/B，則第二控制熔絲330的操作與上述有關第一控制熔絲310的示例操作類似，其中控制信號號對A，/A的控制信號A和/A分別設置到第一和第二邏輯電平。
在另一個示例中，如果工作使能信號ENB被激活，則控制信號號對A，/A和控制信號號對B，/B分別轉(zhuǎn)變?yōu)榈诙壿嬰娖?、第一邏輯電平、第二邏輯電平、第一邏輯電平和第二邏輯電平，工作使能晶體管450截止，第一多路復用器410的晶體管M1和M4導通，以及第二多路復用器430的晶體管M5導通。冗余使能信號RENi轉(zhuǎn)變?yōu)榈谝贿壿嬰娖讲⑶冶惠敵龅匠绦蜉敵龆薋01。冗余使能信號RENi對應于解碼地址的信號比特DA01<0>，例如地址<00>。(例如，當?shù)刂?amp;lt;00>應用于半導體設備(例如半導體存儲器設備)正常工作中時激活了冗余使能信號RENi時)可以通過切斷主熔絲MF和控制熔絲F1和F2而對地址<00>執(zhí)行冗余操作，從而調(diào)試或校正包括冗余程序電路405的半導體設備。
可選擇地，在另一個示例中，如果對于地址(01)執(zhí)行了冗余操作，則解碼地址的信號比特DA01<1>對應于地址(01)并且主熔絲MF和控制熔絲F2切斷。在另一可選擇的示例中，如果對于地址(10)執(zhí)行了冗余操作，則解碼地址的信號比特DA01<1>對應于地址(10)并且主熔絲MF切斷。在另一可選擇的示例中，如果對于地址(11)執(zhí)行了冗余操作，則解碼地址的信號比特DA01<1>對應于地址(11)并且主熔絲MF和控制熔絲F1切斷。
在本發(fā)明另一個示例性實施例中，參考圖5，可以利用控制數(shù)量少于地址比特(例如，解碼地址的地址比特)的數(shù)量的多個熔絲的多路復用器執(zhí)行冗余操作。
圖6是說明根據(jù)本發(fā)明另一個示例性實施例的圖4的冗余程序電路405的電路圖。
在一個示例中，與基于具有4比特的解碼地址包括第一和第二控制熔絲310/330的圖5相對比，圖6示出了基于具有16比特的解碼地址的7個控制熔絲(例如，310、330、311、331、332、312、333等)。
在本發(fā)明的一個可選擇示例性實施例中，如果解碼地址的信號比特增加到16比特，則冗余控制電路(例如，冗余程序電路405)可以包括更多數(shù)量的控制熔絲(例如，7個)和許多多路復用器。
在圖6的示例性實施例中，圖5的第二多路復用器430可以是分別對應程序輸出端F01、F02、F03的多個多路復用器中的一個，它們的輸出被AND門電路500接收。AND門電路500的輸出是冗余使能信號RENi。
在圖6的示例性實施例中，冗余程序電路405總計可以包括八個熔絲(例如，包括一個主熔絲MF和七個控制熔絲310/311/312/330/331/332/333)。因此，對于冗余操作可以使用比解碼地址比特少的控制熔絲。
在本發(fā)明的另一個示例性實施例中，控制熔絲可以安裝在控制熔絲部分300內(nèi)，并且利用多路復用操作產(chǎn)生冗余使能信號RENi。上述示例性實施例允許解碼地址的信號比特的減少(例如，減半)，從而可以減少用于冗余程序的熔絲數(shù)量。熔絲數(shù)量的減少可以減小芯片尺寸。此外，通過減少熔絲的數(shù)量，可以減少切斷操作的數(shù)量，從而提高冗余操作(例如，修復或調(diào)試包括冗余程序電路405的半導體設備的時間)的效率和速度。
圖7是說明根據(jù)本發(fā)明另一個示例性實施例的冗余程序電路700的框圖。
在圖7的示例性實施例中，冗余程序電路包括主熔絲部分200(例如，如上面參考圖4-6所描述的)、控制熔絲部分300(例如，如上面參考圖4-6所描述的)、多路復用器420、以及程序熔絲部分440。下面將參考圖8和9的示例性實施例更詳細地描述圖7中示出的元件。
圖8是說明根據(jù)本發(fā)明另一個示例性實施例的圖7的冗余程序電路700的電路圖。
在圖8的示例性實施例中，主熔絲部分200可以用作如上參考圖5所述的主熔絲部分200?？刂迫劢z部分300可以用作在圖5的控制熔絲部分300中的第一控制熔絲310。多路復用器420可以用作圖5的第一多路復用器410。因此，為了簡潔，在圖8示例性實施例的描述中省去了主熔絲部分200、控制熔絲部分300和多路復用器420的描述。
在圖8的示例性實施例中，程序熔絲部分440包括程序熔絲FU1和FU2。當工作使能晶體管450截止時，程序熔絲部分440工作(例如，變?yōu)槭鼓?。當工作使能信號ENB被激活(例如，轉(zhuǎn)變?yōu)榈诙壿嬰娖?時，基于分別與多路復用器420的輸出端OU1和OU2對應連接的熔絲FU1和FU2中的至少一個程序熔絲(例如，沒有切斷FU1而切斷FU2)，程序熔絲部分440轉(zhuǎn)變?yōu)榕c給定比特(例如DA01<0>)相關的邏輯電平。程序熔絲部分440的輸出由程序輸出端F01接收。
在本發(fā)明的另一個示例性實施例中，程序熔絲部分440可以通過連接到第一輸出端OU1的熔絲FU1將從第一輸出端OU1接收的邏輯電平傳送到程序輸出端F01。由于連接到可獨立于或從第一輸出端OU1分開的至少一個輸出端OU2的熔絲FU2的切斷，輸出端OU2不可以操作地連接到程序輸出端F01。在可選擇的示例中，熔絲FU2可以不切斷而熔絲FU1切斷(例如，基于用于冗余操作的另一個所接收的信號比特)。
在圖8的示例性實施例中，當解碼地址的信號比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)包括4比特時，冗余使能信號RENi可以設置到第一邏輯電平并且可以被輸出到程序輸出端F01。例如，如果缺陷存儲單元的地址是地址(00)，則主熔絲MF、控制熔絲F1和程序熔絲FU2被切斷(例如通過激光束)從而執(zhí)行冗余操作。
在另一個示例中，信號比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)分別對應(00，01，10，11)。在另一個示例中，冗余使能信號RENi對應于解碼地址的信號比特DA01<0>，例如地址(00)。當對于地址(00)而激活冗余使能信號RENi(例如當在半導體設備(例如半導體存儲器設備)的正常工作中可以應用地址(00)時)時，可以通過切斷主熔絲MF、控制熔絲F1和程序熔絲FU2在地址(00)執(zhí)行冗余操作，從而調(diào)試或校正半導體設備的操作。
可選擇地，在另一個示例中，冗余使能信號RENi可以對應于解碼地址的信號比特DA01<1>，例如地址(01)。解碼地址的信號比特DA01<1>可以對應于地址(01)，并且可以切斷主熔絲MF和程序熔絲FU2。在另一個替換性示例中，冗余使能信號RENi可以對應于解碼地址的信號比特DA01<2>，例如地址(10)。解碼地址的信號比特DA01<2>可以對應于地址(10)，并且可以切斷主熔絲MF和程序熔絲FU1。在另一個替換性示例中，冗余使能信號RENi可以對應于解碼地址的信號比特DA01<3>，例如地址(11)。解碼地址的信號比特DA01<3>可以對應于地址(11)，并且可以切斷主熔絲MF、控制熔絲F1和程序熔絲FU1。
在圖8的另一個示例性實施例中，地址(00)可以指示缺陷存儲單元的地址并且可以應用于半導體設備的正常工作期間。解碼地址的信號比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)可以分別對應(00，01，10，11)。可以產(chǎn)生處于第二邏輯電平的工作使能信號ENB，并且可以產(chǎn)生控制信號對A，/A使得控制信號A處于第一邏輯電平而控制信號/A處于第二邏輯電平。
可以截止工作使能晶體管450，導通多路復用器420的晶體管M1和M4，不切斷程序熔絲FU1。因此，可以將第一邏輯電平的冗余使能信號RENi輸出到程序輸出端F01。接收的冗余使能信號RENi可以對應解碼地址的信號比特DA 01<0>，其可以是地址(00)。(例如，當在半導體設備的工作期間應用缺陷存儲單元的地址(00)時)可能需要冗余操作來通過切斷主熔絲MF、控制熔絲F1和程序熔絲FU1而調(diào)試半導體設備。
在圖8的另一個示例性實施例中，缺陷存儲單元的地址可以是地址(01)。在此示例中，冗余操作可以切斷主熔絲MF和程序熔絲FU2來調(diào)試半導體設備。
在圖8的另一個示例性實施例中，缺陷存儲單元的地址可以是地址(10)。在此示例中，冗余操作可以切斷主熔絲MF和程序熔絲FU1來調(diào)試半導體設備。
在圖8的另一個示例性實施例中，缺陷存儲單元的地址可以是地址(11)。在此示例中，冗余操作可以切斷主熔絲MF、熔絲F1和程序熔絲FU1來調(diào)試半導體設備。
在圖8的另一個示例性實施例中，可以執(zhí)行冗余程序從而可以執(zhí)行多路復用操作，這樣可以控制解碼行地址和/或解碼列地址的信號比特，由此(例如，與傳統(tǒng)的冗余操作相比)減少了使用熔絲的數(shù)量和縮短了冗余操作持續(xù)的時間。
圖9是說明根據(jù)本發(fā)明另一個示例性實施例的圖7的冗余程序電路700的電路圖。
與其中如果解碼地址的信號比特包括4比特則熔絲數(shù)量是4(一個主熔絲MF、一個控制熔絲F1、和兩個程序熔絲FU1、FU2)的圖8示例性實施例相比，圖9示出了當解碼地址的信號比特增加時熔絲數(shù)量減少的本發(fā)明的另一個示例性實施例。
在圖9的示例性實施例中，如果解碼地址的信號比特增加到16比特，則冗余程序電路900中包括12個熔絲，其中一個主熔絲MF、3個控制熔絲和8個程序熔絲(例如，F(xiàn)U1-FU8)。
圖10是說明根據(jù)本發(fā)明另一個示例性實施例的冗余程序電路1000的電路圖。
在圖10的示例性實施例中，冗余程序電路1000包括主熔絲部分200和控制熔絲310、312、313、314、315，通過這些熔絲解碼地址的信號比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)和解碼地址的信號比特(DA56<0>，DA56<1>，DA56<2>，DA56<3>)可以被多路復用并且可以通過程序輸出端F01和F03輸出。解碼地址的信號比特(DA234<0>-DA234<7>)可以被多路復用并且通過程序輸出端F02輸出，并可以將控制信號對B，/B、C，/C、D，/D應用于多路復用器。通過AND門電路500可以選通端F01、F02、F03處的邏輯電平(例如，第一邏輯電平、第二邏輯電平等)。AND門電路500可以輸出冗余起勸信號RENi。
在圖10的示例性實施例中，冗余程序電路1000總計可以包括十個熔絲(例如，一個主熔絲和九個熔絲)。
圖11是說明根據(jù)本發(fā)明另一個示例性實施例的半導體存儲器設備1100的框圖。
在圖11的示例性實施例中，半導體設備1100通?？梢耘c圖1的傳統(tǒng)半導體設備107類似地工作。然而，圖11的半導體設備1100包括行備用電路10a和列備用電路11a，與圖1的行備用電路10和列備用電路11相比，它們的功能不同。
在圖11的示例性實施例中，行預解碼器6解碼地址的部分信號比特(例如，行預解碼器6的輸出)可以被傳送到輸入線LI1，從而傳送到行備用電路10a。從行內(nèi)部地址產(chǎn)生器4輸出的內(nèi)部地址的部分信號比特(例如，行預解碼器6的輸入)可以被傳送到輸入線LI2，從而傳送到行備用電路10a。
在圖11的示例性實施例中，列預解碼器7解碼地址的部分信號比特(例如，行預解碼器7的輸出)可以被傳送到列備用電路11a。從列內(nèi)部地址產(chǎn)生器5輸出的內(nèi)部地址的部分信號比特(例如，列預解碼器7的輸入)可以由列備用電路11a接收。
在圖11的示例性實施例中，熔絲可以相對于解碼地址比特一一對應地設置。熔絲還可以在解碼之前對應上述部分地址比特設置。
圖12是說明根據(jù)本發(fā)明另一個示例性實施例的圖11的行備用電路10a/列備用電路11a的例子的框圖。
圖13是說明根據(jù)本發(fā)明另一個示例性實施例的圖12的行備用電路10a/列備用電路11a的電路圖。
在圖12和圖13的示例性實施例中，行備用電路10a/列備用電路11a包括用于產(chǎn)生工作使能信號EN和ENB的主熔絲部分90。下面將參考圖14對行備用電路10a/列備用電路11a作更詳細的描述。行備用電路10a/列備用電路11a還可以包括第一熔絲盒部分92/94、第二熔絲盒部分100/110/120和門控部分130。
圖14是說明根據(jù)本發(fā)明另一個示例性實施例的圖12的主熔絲部分90的電路圖。主熔絲90包括PMOS晶體管PM14和NMOS晶體管NM14，它們每個都連接到主熔絲MF。晶體管PM14和NM14接收上電條狀信號VCCHB。主熔絲部分90還可以包括反相器鎖存器L14，其包括反相器IN141和IN142。主熔絲部90可以進一步包括輸出反相器143。
在圖12和圖13的示例性實施例中，第一熔絲盒部分92和94包括程序熔絲，其對應于各解碼信號比特DA01<0:3>和DA56<0:3>設置。第一熔絲盒部分92和94可以響應于工作使能信號EN/ENB而分別產(chǎn)生第一熔絲盒輸出信號F001和F056。
在圖12和圖13的示例性實施例中，第二熔絲盒部分100、110和120包括程序熔絲，其對應于內(nèi)部地址IADD<2>、IADD<3>和IADD<4>的信號比特設置，這些信號比特在對所應用的外部地址進行解碼之前產(chǎn)生。第二熔絲盒部分100/110/120可以響應于工作使能信號EN/ENB而分別產(chǎn)生第二熔絲盒輸出信號F02、F03和F04。
在圖12的示例性實施例中，門控部分130選通(例如，AND選通)第一和第二熔絲盒輸出信號F001、F056、F02、F03和F04，并且產(chǎn)生冗余使能信號RENi。
在圖13的示例性實施例中，第一熔絲盒部分92包括NMOS晶體管N1-N4，連接到NMOS晶體管N1-N4源極端子的程序熔絲F1-F4，以及工作使能NMOS晶體管M1。
在圖13的示例性實施例中，第一熔絲盒部分94包括NMOS晶體管N5-N8，連接到NMOS晶體管N5-N8源極端子的程序熔絲F5-F8，以及工作使能NMOS晶體管M2。
在圖13的示例性實施例中，第二熔絲盒部分100包括程序熔絲F9，反相器IN131/IN132，以及NMOS晶體管N9-N16。第二熔絲盒部分120包括程序熔絲F11，反相器IN135/IN136，以及NMOS晶體管N25-N32。
在圖13的示例性實施例中，選通部分130包括NAND門電路NAN1/NAN2和NOR門電路NOR1。
現(xiàn)在將描述圖13中第二熔絲盒部分100的冗余程序操作的示例。
在圖13的示例性操作中，在上電初始運行時節(jié)點ND1可以保持在第二邏輯電平。如果程序熔絲F9沒有切斷，則節(jié)點ND1的邏輯電平可以轉(zhuǎn)變?yōu)榈谝贿壿嬰娖?例如，通過熔絲F9施加的電源電壓VDD，外部電源電壓，等)?？梢詫∟OMS晶體管N10和N12并截止NOMS晶體管N13和N16。NOMS晶體管N12的源極端子可以連接到程序輸出端F02。內(nèi)部地址信號比特IADD<2>的輸入邏輯可以通過晶體管N10、晶體管N12和程序輸出端F02，并且可以用作NAND門電路NAN2的輸入。
可選擇地，如果熔絲F9被切斷，則信號比特IADD<2>的輸入邏輯可被切斷(例如，無論信號比特IADD<2>的邏輯電平是多少，該邏輯電平都是第二邏輯電平)。可以激活通過晶體管N11、晶體管N13和程序輸出端F02的信號路徑，并且由反相器IN1反相的內(nèi)部地址的信號比特IADD<2>可以用作NAND門電路NAN2的輸入。
在圖13的示例性實施例中，行/列備用電路10a/11a包括12個熔絲。
圖15示出了根據(jù)圖13示例性實施例的熔絲減少的示例。
在圖15的示例性實施例中，行/列備用電路10a/11a中包括11個熔絲(例如，不包括主熔絲MF)。如在本發(fā)明的背景技術中所討論的，傳統(tǒng)行/列備用電路10/11包括16個熔絲。
在圖15的示例性實施例中，在半導體芯片上每個傳統(tǒng)的行/列備用電路10/11會占用空間S1，而每個行/列備用電路10a/11a會占用空間S2。額外的空間S3指示通過采用行/列備用電路10a/11a替代傳統(tǒng)的行/列備用電路10/11而得到的空間“節(jié)約”量?？梢酝ㄟ^去除行/列備用電路10/11的熔絲F12-F16得到額外的空間S3。芯片尺寸減小可以減少半導體設備(例如，半導體設備1100)的設計尺寸和/或修復時間。
圖16是根據(jù)本發(fā)明另一個示例性實施例的冗余程序電路1600的框圖。冗余程序電路1600示出了其中解碼地址包括16比特的示例。
在圖16的示例性實施例中，冗余程序電路1600包括許多熔絲，其對應于外部地址或內(nèi)部地址的許多比特。與之相比，圖1的傳統(tǒng)行/列備用電路10/11包括用于解碼地址的每個信號比特的熔絲。在該示例中，如果內(nèi)部地址包括3比特，已解碼或正在解碼的地址包括8比特，則傳統(tǒng)行/列備用電路10/11包括8個熔絲。與之相比，在上述示例中，根據(jù)本發(fā)明示例性實施例的冗余程序電路1600包括3個熔絲。
在圖16的示例性實施例中，冗余程序電路1600包括主熔絲部分210、多個控制熔絲部分311-317、組合部分500、第一解碼器411、第二解碼器412、以及第三解碼器413。
在圖16的示例性實施例中，主熔絲部分210包括主熔絲MF，并且產(chǎn)生工作使能信號EN/ENB以指示主熔絲MF的工作狀態(tài)(例如，主熔絲MF是否被切斷)。
圖17是說明根據(jù)本發(fā)明另一個示例性實施例的圖16的主熔絲部分210的電路圖。
在圖17的示例性實施例中，主熔絲部分210包括PMOS晶體管PM17、NMOS晶體管NM171/NM172、以及反相器INV17。如果上電條狀信號VCCHB應用于第一邏輯電平并且切斷主熔絲MF，則NMOS晶體管NM171導通。反相器INV17的工作使能信號ENB可以轉(zhuǎn)變?yōu)榈谝贿壿嬰娖?，工作使能信號EN可以轉(zhuǎn)變?yōu)榈诙壿嬰娖健Ｈ绻想姉l狀信號VCCHB轉(zhuǎn)變?yōu)榈诙壿嬰娖?，則NMOS晶體管NM171截止，輸出EN保持在第二邏輯電平(例如，通過NMOS晶體管NM172轉(zhuǎn)變?yōu)榈谝贿壿嬰娖?。因此，上電條狀信號VCCHB和工作使能信號EN可以保持在第二邏輯電平。
在圖16的示例性實施例中，可以基于主熔絲部分210的工作使能信號(例如，EN、ENB等)控制控制熔絲部分311-317，該控制熔絲部分包括多個控制熔絲AF，其可以基于存儲單元的缺陷信息來產(chǎn)生作為狀態(tài)信號的指示控制熔絲切斷的工作狀態(tài)(例如，給定的控制熔絲是否被切斷)的第一至第M控制信號對(例如，M是大于或等于2的自然數(shù))。在一個示例中，控制熔絲AF的給定數(shù)量可以對應于地址信號的比特數(shù)量(例如，內(nèi)部地址信號、外部地址信號等)。
圖18是說明根據(jù)本發(fā)明另一個示例性實施例的圖16的控制熔絲部分311的電路圖。
在圖18的示例性實施例中，如果應用處于第一邏輯電平的上電條狀信號VCCHB并且切斷控制熔絲AF，則NMOS晶體管NM181導通。反相器INV18的輸出Ai轉(zhuǎn)變?yōu)榈谝贿壿嬰娖?，來自選通門電路PG1的輸出AiB轉(zhuǎn)變?yōu)榈诙壿嬰娖健Ｈ绻想姉l狀信號VCCHB轉(zhuǎn)變?yōu)榈诙壿嬰娖?，則NMOs晶體管NM181截止并且節(jié)點N02保持在第二邏輯電平(例如，基于NMOS晶體管NM182的轉(zhuǎn)變(on-transition))。因此，上電條狀信號VCCHB和控制信號AiB可以保持在第二邏輯電平，而控制信號對Ai可以保護在第一邏輯電平。
圖19是說明根據(jù)本發(fā)明另一個示例性實施例的圖16的第一、第二和第三解碼器411/412/413以及組合部分500的電路圖。
在圖19的示例性實施例中，每個第一、第二和第三解碼器411/412/413(例如，它們包括至少一個NMOS晶體管)可以響應于第一至第M控制信號對中相應控制信號對的組合邏輯輸入將每個以2m比特為單元應用的解碼地址信號比特中處于給定邏輯電平(例如，第一邏輯電平、第二邏輯電平等)的給定比特輸出到程序輸出端F01、F02、F03。
在圖19的示例性實施例中，第一解碼器411包括單元解碼器DA01<0>-DA01<3>，它們可以執(zhí)行4比特解碼地址的冗余解碼。每個單元解碼器包括NMOS晶體管(例如，在DA01<0>中的NMOS晶體管N1和N2，等)，它們的通道可以串聯(lián)連接并且可以由組合邏輯輸入(例如，2比特組合邏輯輸入)控制。
在圖19的示例性實施例中，第二解碼器412包括單元解碼器DA234<0>-DA234<7>，它們可以執(zhí)行8比特解碼地址的冗余解碼。每個單元解碼器包括NMOS晶體管(例如，在DA234<0>中的NMOS晶體管N1、N2和N3)，它們的通道可以串聯(lián)連接并且可以由組合邏輯輸入(例如，3比特組合邏輯輸入)控制。
在圖19的示例性實施例中，第三解碼器413的配置及運行與第一解碼器411(如上所述)類似。
在圖19的示例性實施例中，組合部分500可以是AND門電路500，并且可以對從程序輸出端F01/F02/F03接收的信號執(zhí)行AND操作，其輸出可以是冗余使能信號RENi。在其他示例性實施例中，組合部分500包括其他組合邏輯結(jié)構(gòu)(例如，AND門電路、NOR門電路、NAND門電路等)。
在圖19的示例性實施例中，第一/第二/第三解碼器411/412/413中可以不包括熔絲。此外，由存儲單元缺陷信息所產(chǎn)生的第一至第M控制信號對包括每個地址比特(例如，內(nèi)部地址比特、外部地址比特等)僅一個熔絲。
現(xiàn)在參考圖19描述操作的示例。在下面的示例中，可以假定，內(nèi)部或外部地址具有7比特并且包括比特(A6、A5、A4、A3、A2、A1、A0)的冗余使能地址分別對應地址(1111100)。
在圖19的示例操作中，可以切斷除了對應于地址比特A0和A1的控制熔絲(例如，主熔絲MF和控制熔絲311至317)之外的控制熔絲。A0B和A1B可以由第一解碼器411設置到第一邏輯電平。地址比特A2、A3和A4可以設置到第一邏輯電平并且可以由第二解碼器412接收。地址比特A5和A6可以設置到第一邏輯電平并且可以由第三解碼器413接收。可以從外部信源/設備接收地址(1111100)，該地址可以被地址解碼器解碼以產(chǎn)生解碼地址DA01<0:3>、DA234<0:7>和DA56<0:3>。所產(chǎn)生的解碼地址信號在第一解碼器411處接收為第一邏輯電平(例如，較高電平)的DA01<0:3>、在第二解碼器412處接收為第一邏輯電平(例如，較高電平)的DA234<0:7>、在第三解碼器413處接收為第一邏輯電平(例如，較高電平)的DA56<0:3>。所有剩余的解碼地址可以在第二邏輯電平(例如，較低電平)。
在上述圖19的示例性方法中，可以響應于相應的組合邏輯電平(例如，A0B和A1B)打開或激活與第一解碼器411的解碼地址DA01<0>(例如，包括NMOS晶體管N1和N2)相對應的單元解碼器，被激活的DRA01<0>的第一邏輯電平可以傳送到程序輸出端F01。在第二解碼器412中，可以響應于相應的組合邏輯電平(例如，A2、A3和A4)打開或激活對應于解碼地址DA234<7>(例如，包括NMOS晶體管N70/N71/N72)的單元解碼器，被激活的DRA234<7>的第一邏輯電平可以被程序輸出端F02接收。在第三解碼器413中，可以響應于相應的組合邏輯電平(例如，A5和A6)打開或激活對應于解碼地址DA56<3>(例如，包括NMOs晶體管N30和N31)的單元解碼器，被激活的DRA56<3>的第一邏輯電平可以傳送到程序輸出端F03。
在上述圖19的示例性方法中，每個輸出F01、F02和F03都可以轉(zhuǎn)變?yōu)榈谝贿壿嬰娖健＝獯a器411/412/413的輸出信號已經(jīng)由組合部分500所接收。組合部分500對所接收的信號執(zhí)行AND操作以產(chǎn)生處于第一邏輯電平的冗余使能信號RENi。
在圖19的示例性實施例中，可以通過切斷主熔絲MF和除了與缺陷地址信號比特相關聯(lián)的熔絲以外的控制熔絲而形成冗余操作。當在半導體存儲設備(例如，半導體設備1100)的正常工作期間應用缺陷地址時，可以打開或激活冗余使能信號RENi，從而調(diào)試(例如，校正)半導體設備的操作。
在本發(fā)明的另一個示例性實施例中，替代熔絲和解碼行地址或解碼列地址信號比特之間一一對應的比率，可以利用組合邏輯執(zhí)行冗余操作。因此，可以以更高速度產(chǎn)生冗余使能信號。此外，可以減少所需的熔絲給定數(shù)量。此外，(例如，因為冗余操作中給定熔絲的切斷時間可以減少)可以減少分配到冗余操作的持續(xù)時間。
在本發(fā)明的另一個示例性實施例中，可以減少用于冗余操作的熔絲數(shù)量，因此可以減小半導體設備的芯片尺寸，并且可以減少半導體設備的修復時間。
這樣已經(jīng)描述了本發(fā)明的示例性實施例，顯而易見地，相同方法可以有許多方式的變化。例如，盡管如上述的當邏輯電平轉(zhuǎn)變?yōu)榈谝换虻诙壿嬰娖?，應該理解為第一或第二邏輯電平可以轉(zhuǎn)變?yōu)槿魏蔚谝换虻诙壿嬰娖交蛘邚娜魏蔚谝换虻诙壿嬰娖睫D(zhuǎn)變。換句話說，“轉(zhuǎn)變”不一定是指，先前邏輯電平與轉(zhuǎn)變到的邏輯電平不同。
此外，應該理解，在本發(fā)明的示例性實施例中，上述第一和第二邏輯電平/狀態(tài)可以分別對應較高電平(例如，邏輯“1”)和較低電平(例如，邏輯“0”)?？蛇x擇地，在本發(fā)明的其他示例性實施例中，第一和第二邏輯電平/狀態(tài)分別可以對應較低邏輯電平和較高邏輯電平。
此外，盡管上述的示例電路(例如，行/列備用電路10a/11a，等)包括給定數(shù)量的熔絲，應該理解為本發(fā)明其他示例性實施例包括任何數(shù)量的熔絲(例如，基于外部/內(nèi)部、解碼/未解碼地址長度)。
此外，盡管上面所述的AND門電路/組合部分500示例為AND門電路，應該理解為本發(fā)明其他示例性實施例可以采用其他類型的組合邏輯(例如，NOR門電路，NAND門電路，等)。
這些變化被視為不脫離本發(fā)明示例性實施例的精神和范圍，并且對本領域技術人員顯而易見的所有這些修改都包括在所附權(quán)利要求的范圍內(nèi)。
本專利申請要求于2004年6月30日申請的韓國專利申請2004-50226和于2004年9月10日申請的韓國專利申請2004-72371的優(yōu)先權(quán)，其全文在此并入本文以供參考。
權(quán)利要求
1.一種冗余程序電路，包括主熔絲部分，其包括主熔絲并輸出工作使能信號以指示主熔絲的工作狀態(tài)；至少一個控制熔絲部分，包括至少一個控制熔絲，該至少一個控制熔絲部分輸出該至少一個控制熔絲的工作狀態(tài)指示；和多路復用單元，配置成基于所述工作狀態(tài)指示和工作使能信號中的至少一個而多路復用解碼地址信號比特。
2.根據(jù)權(quán)利要求1的冗余程序電路，其中所述工作使能信號指示主熔絲是否切斷；所述至少一個控制熔絲部分包括至少兩個控制熔絲，所述至少一個控制熔絲部分產(chǎn)生作為所述工作狀態(tài)指示的多個控制信號對，該多個控制信號對指示相應的控制熔絲是否切斷；以及所述多路復用單元包括第一多路復用部分和第二多路復用部分。
3.根據(jù)權(quán)利要求2的冗余程序電路，其中所述第一多路復用部分響應于至少部分所述多個控制信號對將指示解碼地址信號比特的一半的邏輯電平輸出到至少一個輸出端；以及當工作使能信號處于第一邏輯電平時，所述第二多路復用部分至少部分基于除了由第一多路復用部分接收的部分多個控制信號對之外的控制信號對減少從第一多路復用部分的輸出端接收的所述信號比特的一半。
4.根據(jù)權(quán)利要求3的冗余程序電路，其中所述至少一個控制熔絲部分包括基于解碼地址的給定數(shù)目的控制熔絲。
5.根據(jù)權(quán)利要求4的冗余程序電路，其中當解碼地址的信號比特數(shù)目為4比特時，所述至少一個控制熔絲部分包括兩個控制熔絲，當解碼地址的信號比特數(shù)目為8比特時，所述至少一個控制熔絲部分包括三個控制熔絲。
6.根據(jù)權(quán)利要求2的冗余程序電路，其中所述控制熔絲部分是多個控制熔絲部分中的一個；所述第一多路復用部分是多個第一多路復用部分中的一個；所述第二多路復用部分是多個第二多路復用部分中的一個。
7.根據(jù)權(quán)利要求1的冗余程序電路，還包括選通部分，用于執(zhí)行多路復用的解碼地址信號比特的邏輯電平的邏輯求和以產(chǎn)生冗余使能信號。
8.根據(jù)權(quán)利要求3的冗余程序電路，其中所述至少一個輸出端不連接到程序輸出端。
9.根據(jù)權(quán)利要求1的冗余程序電路，其中至少一個多路復用的解碼地址信號比特與缺陷存儲單元相關聯(lián)。
10.根據(jù)權(quán)利要求1的冗余程序電路，其中所述主熔絲工作狀態(tài)指示主熔絲是否切斷，所述控制熔絲部分包括至少一個控制熔絲，該控制熔絲部分產(chǎn)生作為工作狀態(tài)指示的至少一個控制信號對，所述至少一個控制信號對指示相應的控制熔絲是否切斷，以及所述多路復用單元包括多路復用部分。
11.根據(jù)權(quán)利要求10的冗余程序電路，還包括程序熔絲部分，用于從解碼地址比特中獲得給定的邏輯電平，所述解碼地址比特包括在多路復用的解碼地址信號比特中。
12.根據(jù)權(quán)利要求11的冗余程序電路，其中當解碼地址比特包括四比特時，包括在控制熔絲和程序熔絲部分內(nèi)的熔絲數(shù)目是三，當解碼地址比特包括八比特時，包括在控制熔絲和程序熔絲部分內(nèi)的熔絲數(shù)目是五。
13.根據(jù)權(quán)利要求1的冗余程序電路，還包括多個程序熔絲部分，該多個程序熔絲部分的每個用于從解碼地址比特中獲得給定的邏輯電平，所述解碼地址比特包括在多路復用的解碼地址信號比特中；信號產(chǎn)生部分，用于從所述多個程序熔絲部分接收多個邏輯電平，將所接收的多個邏輯電平組合并且輸出組合的結(jié)果作為冗余使能信號，其中所述至少一個控制熔絲部分包括多個控制熔絲部分，該多個控制熔絲部分的每個具有控制熔絲并產(chǎn)生控制信號對，該控制信號對作為指示控制熔絲工作狀態(tài)的狀態(tài)信號，所述多路復用單元包括多個多路復用部分，該多個多路復用部分的每個輸出指示少于解碼地址的所有信號比特的邏輯電平。
14.根據(jù)權(quán)利要求11的冗余程序電路，其中所述程序熔絲部分在工作使能信號處于第一邏輯電平時傳送從多路復用部分的輸出端接收的邏輯電平并且切斷與該輸出端對應的熔絲。
15.根據(jù)權(quán)利要求11的冗余程序電路，其中所述工作使能信號指示主熔絲是否切斷，所述至少一個控制熔絲部分包括至少兩個控制熔絲，所述控制熔絲部分產(chǎn)生作為所述工作狀態(tài)指示的多個控制信號對，該多個控制信號對指示相應的控制熔絲是否切斷；以及所述多路復用單元包括第一多路復用部分、第二多路復用部分和第三多路復用部分。
16.根據(jù)權(quán)利要求15的冗余程序電路，還包括多個程序熔絲部分，該多個程序熔絲部分的每個輸出解碼地址中多個比特之一的給定邏輯電平，所述解碼地址比特包括在多路復用的解碼地址信號比特中；以及信號產(chǎn)生部分，用于對從第一和第二程序輸出端接收的邏輯電平執(zhí)行邏輯操作，并且基于所執(zhí)行的邏輯操作而產(chǎn)生冗余使能信號。
17.根據(jù)權(quán)利要求15的冗余程序電路，其中所述第二多路復用部分響應于多個控制信號對中的相應控制信號對輸出少于所應用的解碼地址中所有信號比特的邏輯電平，所述第三多路復用部分響應于除了由第一和第二多路復用部分接收的控制信號對以外的控制信號對減少所述第二多路復用部分輸出端的邏輯電平的數(shù)目直到獲得單個比特輸出，并且將所述單個比特傳送到程序輸出端。
18.根據(jù)權(quán)利要求15的冗余程序電路，其中每個第一、第二和第三多路復用部分包括至少一個NMOS晶體管。
19.根據(jù)權(quán)利要求18的冗余程序電路，其中響應于從所述至少一個NMOS晶體管的相應柵極端接收的控制信號對，所述至少一個NMOS晶體管選擇性地傳送施加到所述至少一個NMOS晶體管的漏極端的信號比特的邏輯電平。
20.根據(jù)權(quán)利要求15的冗余程序電路，其中所述控制熔絲部分包括至少五個控制熔絲并且產(chǎn)生第一、第二、第三、第四和第五控制信號對作為指示相應控制熔絲的工作狀態(tài)的工作狀態(tài)指示；所述多路復用單元還包括第四和第五多路復用部分，響應于第一、第二、第三、第四和第五控制信號對中的至少一個，所述第一和第五多路復用部分將包括在以4比特單元應用的多路復用的解碼地址信號比特中的相應信號比特的邏輯電平輸出到相應的第一輸出端，每個所述第一和第五多路復用部分都具有獨立于第一輸出端的第二輸出端；所述程序熔絲部分在工作使能信號被激活時通過對應于第一輸出端連接的每個熔絲傳送對應于程序輸出端的第一輸出端的邏輯電平，并且切斷連接到相應第二輸出端的每個熔絲以使每個第二輸出端不能可運行地連接到相應程序輸出端；響應于第二控制信號對，所述第二多路復用部分將以8比特單元應用的多路復用的解碼地址信號比特中的給定信號比特的邏輯電平輸出到第一輸出端，該第二多路復用部分具有獨立于第一輸出端的三個輸出端；響應于第三控制信號對，所述第三多路復用部分將第二多路復用部分的第一、第二、第三和第四輸出端的邏輯電平輸出到第一和第二中間輸出端；以及所述第四多路復用部分在工作使能信號被激活時響應于第四控制信號對將第一中間輸出端的邏輯電平傳送到相應程序輸出端，并且與從相應程序輸出端斷開第二中間輸出端。
21.根據(jù)權(quán)利要求20的冗余程序電路，還包括信號產(chǎn)生部分，用于選通程序熔絲部分的程序輸出端和第四多路復用部分的程序輸出端的邏輯電平并且產(chǎn)生冗余使能信號。
22.一種冗余程序電路，包括主熔絲部分，包括主熔絲并產(chǎn)生指示該主熔絲的工作狀態(tài)的工作使能信號；第一熔絲盒部分，包括設置用于對應解碼地址的信號比特的第一程序熔絲，并且響應于工作使能信號而產(chǎn)生第一熔絲盒輸出信號；第二熔絲盒部分，包括設置用于對應內(nèi)部地址的信號比特的第二程序熔絲，并且響應于工作使能信號而產(chǎn)生第二熔絲盒輸出信號；以及選通部分，用于選通第一和第二熔絲盒輸出信號并且產(chǎn)生冗余使能信號。
23.根據(jù)權(quán)利要求22的冗余程序電路，其中所述工作狀態(tài)指示主熔絲是否切斷。
24.根據(jù)權(quán)利要求22的冗余程序電路，其中冗余使能信號被冗余行解碼器或冗余列解碼器接收。
25.根據(jù)權(quán)利要求22的冗余程序電路，其中所述解碼地址是從預解碼器輸出的地址，所述內(nèi)部地址是被預解碼器接收的地址。
26.一種執(zhí)行冗余程序操作的方法，包括產(chǎn)生工作使能信號；產(chǎn)生至少一個控制信號對；至少部分基于所述至少一個控制信號對中的第一信號對，選擇性地輸出至少部分解碼地址的邏輯電平；以及至少部分基于所述至少一個控制信號對，多路復用所述選擇性輸出的邏輯電平以獲得冗余使能信號。
27.根據(jù)權(quán)利要求26的方法，其中所述冗余使能信號是基于除了所述至少一個控制信號對的第一信號對以外的至少一個控制信號對。
28.根據(jù)權(quán)利要求26的方法，其中所述多路復用步驟包括減少解碼的信號比特，解碼地址的該減少部分是冗余使能信號。
29.根據(jù)權(quán)利要求26的方法，其中所述至少一個控制信號對指示相應控制熔絲的工作狀態(tài)。
30.一種執(zhí)行冗余程序操作的方法，包括產(chǎn)生工作使能信號；基于所述工作使能信號是否被激活而產(chǎn)生第一熔絲盒輸出信號；在設置用于對應于在應用的外部地址被解碼之前產(chǎn)生的內(nèi)部地址的信號比特的程序熔絲處產(chǎn)生第二熔絲盒輸出信號；以及選通所述第一和第二熔絲盒輸出信號以產(chǎn)生冗余使能信號。
31.一種減少用于冗余程序操作的熔絲數(shù)量的方法，包括分配對應于解碼地址的信號比特的第一部分熔絲；分配對應于內(nèi)部地址的信號比特的第二部分熔絲。
32.根據(jù)權(quán)利要求31的方法，其中在預解碼外部地址之前產(chǎn)生所述內(nèi)部地址。
33.一種冗余程序電路，包括主熔絲部分，包括主熔絲，并且輸出指示主熔絲的工作狀態(tài)的工作使能信號；至少一個控制熔絲部分，其包括至少一個控制熔絲，該至少一個控制熔絲部分響應于所述工作使能信號而輸出該至少一個控制熔絲的工作狀態(tài)指示；解碼部分，用于響應于工作狀態(tài)指示而對解碼地址的信號比特進行解碼并且將給定邏輯電平和所述解碼地址一起傳送到解碼輸出端。
34.根據(jù)權(quán)利要求33的冗余程序電路，其中所述解碼地址是從在預解碼之前生產(chǎn)的內(nèi)部地址和從外部設備接收的外部地址中的一個地址中所解碼的。
35.根據(jù)權(quán)利要求33的冗余程序電路，其中所述解碼部分包括多個解碼器，該多個解碼器的數(shù)量對應于解碼地址中的信號比特的數(shù)量。
36.根據(jù)權(quán)利要求35的冗余程序電路，其中每個所述多個解碼器包括至少一個NMOS晶體管。
37.根據(jù)權(quán)利要求36的冗余程序電路，其中用于所述多個解碼器的每個的所述至少一個NMOS晶體管包括串聯(lián)連接的通道。
38.根據(jù)權(quán)利要求33的冗余程序電路，其中所述至少一個控制熔絲部分包括多個控制熔絲部分，其響應于主熔絲部分的工作使能信號而被控制，所述多個控制熔絲部分包括多個控制熔絲，其數(shù)量對應于解碼地址的解碼地址信號比特的數(shù)量；以及所述解碼部分是多個解碼部分中的一個，每個所述多個解碼部分將給定邏輯電平輸出到相應的輸出端。
39.根據(jù)權(quán)利要求38的冗余程序電路，還包括組合部分，用于在相應輸出端上選通從所述多個解碼部分接收的邏輯電平，并且產(chǎn)生作為該選通操作結(jié)果的冗余使能信號。
40.根據(jù)權(quán)利要求38的冗余程序電路，其中在所述多個控制熔絲部分內(nèi)的控制熔絲的數(shù)量等于所述解碼地址的解碼地址信號比特的數(shù)量。
41.根據(jù)權(quán)利要求39的冗余程序電路，其中當所述解碼地址包括八個信號比特時，所述工作狀態(tài)指示包括三個控制信號對。
42.根據(jù)權(quán)利要求41的冗余程序電路，其中所述解碼地址的所述八個信號比特被基于三個控制信號對產(chǎn)生的八個組合邏輯輸入解碼。
43.根據(jù)權(quán)利要求39的冗余程序電路，其中所述組合部分包括AND門電路。
44.一種執(zhí)行冗余程序操作的方法，包括產(chǎn)生工作使能信號；產(chǎn)生指示至少一個控制熔絲的狀態(tài)的工作狀態(tài)指示；以及響應于所述工作狀態(tài)指示而對解碼地址的信號比特進行解碼，并且將與缺陷存儲單元相關的給定邏輯電平和所述解碼地址一起傳送到解碼輸出端。
45.一種用于執(zhí)行權(quán)利要求26所述方法的冗余使能電路。
46.一種用于執(zhí)行權(quán)利要求30所述方法的冗余使能電路。
47.一種用于執(zhí)行權(quán)利要求31所述方法的冗余使能電路。
48.一種用于執(zhí)行權(quán)利要求44所述方法的冗余使能電路。
全文摘要
一種冗余程序電路及其方法。該冗余程序電路包括具有主熔絲的主熔絲部分，其輸出指示主熔絲工作狀態(tài)的工作使能信號；包括至少一個控制熔絲的至少一個控制熔絲部分，該至少一個控制熔絲部分輸出該至少一個控制熔絲的工作狀態(tài)指示；以及多路復用單元，配置成基于所述工作狀態(tài)指示和工作使能信號中的至少一個而多路復用解碼地址的信號比特。
文檔編號G11C7/00GK1755837SQ20051009233
公開日2006年4月5日 申請日期2005年6月30日 優(yōu)先權(quán)日2004年6月30日
發(fā)明者南正植, 樸祥均, 金光賢, 文炳植, 鄭遠敞 申請人:三星電子株式會社