專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，特別是涉及具有對(duì)存儲(chǔ)單元進(jìn)行訪問的字線的驅(qū)動(dòng)電路的半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
在與字線正交的比特線的交點(diǎn)配置了存儲(chǔ)單元的DRAM等半導(dǎo)體存儲(chǔ)裝置在各方面被廣泛使用。在這樣的半導(dǎo)體存儲(chǔ)裝置中，在字線復(fù)位時(shí)，抑制負(fù)電位的VBB電平的飄浮，降低存儲(chǔ)單元等的漏泄電流的負(fù)字線方式是公知的，例如專利文獻(xiàn)1所披露的。專利文獻(xiàn)1的字線驅(qū)動(dòng)器電路把字線提升到電位VSS(接地電位)之后，經(jīng)過規(guī)定的延遲時(shí)間，再使其下降到比VSS低的VBB(負(fù)電位)。該規(guī)定的延遲時(shí)間由產(chǎn)生驅(qū)動(dòng)字線的信號(hào)的信號(hào)產(chǎn)生電路中的延遲電路來生成。
還有，在字線復(fù)位時(shí)，與抑制VBB電平的飄浮相同，在字線激活時(shí)能抑制VPP電位的消耗。作為升壓電源的VPP采用來自電源VDD的充電·泵送方式，在DRAM內(nèi)部被生成，因而依賴于該電路的變換效率，對(duì)于VPP的消耗電流IVPP和VDD的消耗電流IVDD，IVPP＝α*IVDD(α為常數(shù))的計(jì)算式成立，降低IVPP對(duì)于DRAM自身的消耗電流IVDD的降低具有很大的效果，這是公知的。
專利文獻(xiàn)1特開平10-241361號(hào)公報(bào)(圖3，圖5，圖8)發(fā)明內(nèi)容一旦把字線提升至GND(接地電位)電平之后，向VBB電平提升開始的定時(shí)對(duì)于抑制VBB電平的飄浮等的意義非常重要，如上所述，定時(shí)的控制由從使用了延遲元件(延遲電路)的信號(hào)產(chǎn)生電路(定時(shí)信號(hào)產(chǎn)生器)產(chǎn)生的信號(hào)來進(jìn)行。此處，有多個(gè)信號(hào)產(chǎn)生電路散布在DRAM的芯片內(nèi)部，從某些特定地點(diǎn)的定時(shí)信號(hào)產(chǎn)生器產(chǎn)生的控制信號(hào)不能對(duì)應(yīng)依賴于電路的設(shè)計(jì)場(chǎng)所的時(shí)滯偏差。因此，在進(jìn)行信號(hào)產(chǎn)生電路內(nèi)的定時(shí)控制的場(chǎng)合，延遲元件對(duì)于各電路構(gòu)成是必要的，從而導(dǎo)致了塊大小的增大。
還有，對(duì)于DRAM的試驗(yàn)中使用得多的測(cè)試模式，有的場(chǎng)合使字線激活至正常動(dòng)作時(shí)的數(shù)倍至數(shù)十倍。在這種場(chǎng)合，字線的下降時(shí)間(Fall時(shí)間)比通常的長(zhǎng)，從GND至VBB的提升定時(shí)的切換也需要與激活的時(shí)間對(duì)應(yīng)的控制。因此，需要準(zhǔn)備定時(shí)信號(hào)產(chǎn)生器上的多個(gè)延遲元件，根據(jù)動(dòng)作模式來切換延遲元件等，電路變得復(fù)雜了。
再有，如果存在電源VDD的電平變動(dòng)的話，延遲元件的延遲時(shí)間就會(huì)變化，就有可能不能穩(wěn)定控制提升開始的定時(shí)。
因而，本發(fā)明的目的在于提供具有電路規(guī)模小、穩(wěn)定進(jìn)行動(dòng)作的字線驅(qū)動(dòng)電路的半導(dǎo)體存儲(chǔ)裝置。
達(dá)到上述目的的本發(fā)明的一方面所涉及的半導(dǎo)體存儲(chǔ)裝置是具有由上升或下降中以2階段進(jìn)行變化的驅(qū)動(dòng)電位來驅(qū)動(dòng)字線的字線驅(qū)動(dòng)電路的半導(dǎo)體存儲(chǔ)裝置。在該半導(dǎo)體存儲(chǔ)裝置中構(gòu)成為，字線驅(qū)動(dòng)電路具有檢測(cè)字線的信號(hào)電平、輸出檢測(cè)結(jié)果的檢測(cè)電路，根據(jù)檢測(cè)電路的輸出來控制字線的驅(qū)動(dòng)定時(shí)。
也可以構(gòu)成為，字線驅(qū)動(dòng)電路從第1電位向第2電位驅(qū)動(dòng)字線，檢測(cè)電路檢測(cè)向第2電位驅(qū)動(dòng)了字線這一情況，根據(jù)檢測(cè)電路的輸出向第3電位驅(qū)動(dòng)字線。
本發(fā)明的又一方面所涉及的半導(dǎo)體存儲(chǔ)裝置，具有向第1電位驅(qū)動(dòng)字線的第1驅(qū)動(dòng)電路；向第2電位驅(qū)動(dòng)字線的第2驅(qū)動(dòng)電路；以及向第3電位驅(qū)動(dòng)字線的第3驅(qū)動(dòng)電路。還具有在輸入信號(hào)為第1邏輯值時(shí)使第1驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在輸入信號(hào)從第1邏輯值躍遷至第2邏輯值時(shí)使第2驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在檢測(cè)出向第2電位驅(qū)動(dòng)了字線這一情況時(shí)使第3驅(qū)動(dòng)電路進(jìn)行動(dòng)作的驅(qū)動(dòng)控制電路。
可以是，第2電位在第1電位和第3電位之間。
還有，可以是，第1電位是比驅(qū)動(dòng)控制電路的電源電壓高的電位，第2電位是驅(qū)動(dòng)控制電路的接地電位，第3電位是比接地電位低的電位。
再有，可以是，第1電位是比驅(qū)動(dòng)控制電路的接地電位低的電位，第2電位是驅(qū)動(dòng)控制電路的電源電壓的電位，第3電位是比電源電壓高的電位。
還有，可以是，驅(qū)動(dòng)控制電路具有檢測(cè)向第2電位驅(qū)動(dòng)了字線這一情況的邏輯電路，邏輯電路在驅(qū)動(dòng)控制電路的電源電壓下進(jìn)行動(dòng)作。
再有，可以是，第1驅(qū)動(dòng)電路和第3驅(qū)動(dòng)電路包括對(duì)輸入信號(hào)的信號(hào)電平進(jìn)行變換的電路。
本發(fā)明的再一方面所涉及的半導(dǎo)體存儲(chǔ)裝置，具有向第1電位驅(qū)動(dòng)字線的第1驅(qū)動(dòng)電路；向第2電位驅(qū)動(dòng)字線的第2驅(qū)動(dòng)電路；向第3電位驅(qū)動(dòng)字線的第3驅(qū)動(dòng)電路；以及向第4電位驅(qū)動(dòng)字線的第4驅(qū)動(dòng)電路。還具有在輸入信號(hào)為第1邏輯值時(shí)使第1驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在輸入信號(hào)從第1邏輯值躍遷至第2邏輯值時(shí)使第2驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在檢測(cè)出向第2電位驅(qū)動(dòng)了字線這一情況時(shí)使第3驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在輸入信號(hào)從第2邏輯值躍遷至第1邏輯值時(shí)使第4驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在檢測(cè)出向第4電位驅(qū)動(dòng)了字線這一情況時(shí)使第1驅(qū)動(dòng)電路進(jìn)行動(dòng)作的驅(qū)動(dòng)控制電路。
可以是，第1電位是比驅(qū)動(dòng)控制電路的接地電位低的電位，第2電位是驅(qū)動(dòng)控制電路的電源電壓的電位，第3電位是比電源電壓高的電位，第4電位是驅(qū)動(dòng)控制電路的接地電位。
還有，可以是，驅(qū)動(dòng)控制電路具有檢測(cè)向第2電位驅(qū)動(dòng)了字線這一情況的第1邏輯電路和檢測(cè)向第4電位驅(qū)動(dòng)了字線這一情況的第2邏輯電路，第1和第2邏輯電路在驅(qū)動(dòng)控制電路的電源電壓下進(jìn)行動(dòng)作。
再有，可以是，半導(dǎo)體存儲(chǔ)裝置為DRAM。
根據(jù)本發(fā)明，在字線驅(qū)動(dòng)信號(hào)上升或下降時(shí)，在驅(qū)動(dòng)控制電路中反饋?zhàn)志€驅(qū)動(dòng)信號(hào)的信號(hào)電平，檢測(cè)字線驅(qū)動(dòng)信號(hào)自身的電平的變化，進(jìn)行2階段動(dòng)作，依此進(jìn)行控制。因此，不需要外部具有用于進(jìn)行2階段動(dòng)作的控制電路及延遲元件，用簡(jiǎn)單的電路構(gòu)成就能夠?qū)崿F(xiàn)。還有，也不需要用于進(jìn)行2階段動(dòng)作的定時(shí)調(diào)整就可穩(wěn)定進(jìn)行動(dòng)作。


圖1是表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體存儲(chǔ)裝置的字線的驅(qū)動(dòng)電路的框圖。
圖2是表示本發(fā)明的第1實(shí)施例所涉及的半導(dǎo)體存儲(chǔ)裝置的主要部分的電路圖。
圖3是表示本發(fā)明的第1實(shí)施例所涉及的半導(dǎo)體存儲(chǔ)裝置的字線的驅(qū)動(dòng)電路的電路圖。
圖4是表示本發(fā)明的第1實(shí)施例所涉及的半導(dǎo)體存儲(chǔ)裝置的字線的驅(qū)動(dòng)電路的定時(shí)圖。
圖5是表示本發(fā)明的第2實(shí)施例所涉及的半導(dǎo)體存儲(chǔ)裝置的字線的驅(qū)動(dòng)電路的電路圖。
圖6是表示本發(fā)明的第2實(shí)施例所涉及的半導(dǎo)體存儲(chǔ)裝置的字線的驅(qū)動(dòng)電路的定時(shí)圖。
具體實(shí)施例方式
圖1表示本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體存儲(chǔ)裝置的字線的驅(qū)動(dòng)電路的框圖。在圖1中，半導(dǎo)體存儲(chǔ)裝置的字線的驅(qū)動(dòng)電路具有向第1電位驅(qū)動(dòng)字線信號(hào)15的第1驅(qū)動(dòng)電路11；向第2電位驅(qū)動(dòng)字線信號(hào)15的第2驅(qū)動(dòng)電路12；向第3電位驅(qū)動(dòng)字線信號(hào)15的第3驅(qū)動(dòng)電路13；以及驅(qū)動(dòng)控制電路14。驅(qū)動(dòng)控制電路14在輸入信號(hào)16為第1邏輯值時(shí)使第1驅(qū)動(dòng)電路11進(jìn)行動(dòng)作，在輸入信號(hào)16從第1邏輯值躍遷至第2邏輯值時(shí)使第2驅(qū)動(dòng)電路12進(jìn)行動(dòng)作，在檢測(cè)出向第2電位驅(qū)動(dòng)了字線驅(qū)動(dòng)信號(hào)15這一情況時(shí)使第3驅(qū)動(dòng)電路13進(jìn)行動(dòng)作。
字線的驅(qū)動(dòng)電路按以上方式來構(gòu)成，在字線驅(qū)動(dòng)信號(hào)15上升或下降時(shí)，以第2電位和第3電位2階段動(dòng)作使電位變化。通過把字線驅(qū)動(dòng)信號(hào)15的信號(hào)電平反饋至驅(qū)動(dòng)控制電路14來進(jìn)行該2階段提升動(dòng)作。因此，用字線驅(qū)動(dòng)信號(hào)15自身的電平的變化來進(jìn)行2階段動(dòng)作，不需要外部具有用于進(jìn)行2階段動(dòng)作的控制電路及延遲元件。還有，也不需要用于進(jìn)行2階段動(dòng)作的定時(shí)調(diào)整。
其次，根據(jù)實(shí)施例詳細(xì)地說明具體電路的例子。圖2是表示與作為與本發(fā)明有關(guān)系的主要部分的DRAM的字線驅(qū)動(dòng)電路有關(guān)的電路框圖。對(duì)于DRAM，芯片作為整體，分割為8，從而構(gòu)成多個(gè)存儲(chǔ)器塊或群。分割為8的各塊中分別含有相同構(gòu)成的存儲(chǔ)單元陣列40，在存儲(chǔ)單元陣列40的兩側(cè)配置有子字驅(qū)動(dòng)器30。沿著各存儲(chǔ)單元陣列40的一端設(shè)有Y解碼器YDEC，在與Y解碼器YDEC正交的方向配置有X解碼器XDEC。由從X解碼器XDEC延伸到縱方向的未圖示的子字線和從Y解碼器YDEC延伸的Y選擇線選擇的存儲(chǔ)單元被訪問。
在圖2中，定時(shí)信號(hào)產(chǎn)生器20輸入DRAM上的低位地址選通(RAS)信號(hào)和低位地址信號(hào)，為訪問規(guī)定的存儲(chǔ)單元陣列40而向?qū)?yīng)的字線驅(qū)動(dòng)電路10輸出信號(hào)IN1a(IN1b)。字線驅(qū)動(dòng)電路10依據(jù)從定時(shí)信號(hào)產(chǎn)生器20輸入的信號(hào)來驅(qū)動(dòng)子字驅(qū)動(dòng)器30。子字驅(qū)動(dòng)器30與規(guī)定的存儲(chǔ)單元陣列40連接，按照字線驅(qū)動(dòng)電路10的輸出信號(hào)OUT1a(OUT1b)來驅(qū)動(dòng)存儲(chǔ)單元陣列40中的存儲(chǔ)單元。
在以上的構(gòu)成中，字線驅(qū)動(dòng)電路10在字線上升/下降(Rise/Fall)時(shí)進(jìn)行控制，使輸出信號(hào)(OUT1a，OUT1b)以2階段進(jìn)行電位變化。其次，詳細(xì)說明字線驅(qū)動(dòng)電路10。
圖3是表示本發(fā)明的第1實(shí)施例所涉及的半導(dǎo)體存儲(chǔ)裝置的字線的驅(qū)動(dòng)電路的電路圖。在圖3中，驅(qū)動(dòng)電路具有N溝道FETQ1、Q2、Q7、Q8、Q11、Q12、Q14、Q15、P溝道FETQ3、Q4、Q5、Q6、Q9、Q10、Q13、反相器電路INV1、INV2、INV3、INV4、INV5、NAND電路NAND1、NAND2。
驅(qū)動(dòng)電路的輸入信號(hào)IN1被反相器電路INV1輸入。反相器電路INV1的輸出信號(hào)被供給FETQ2的柵極、反相器電路INV2的輸入端、NAND電路NAND1的一輸入端，NAND電路NAND2的一輸入端。反相器電路INV2的輸出端與FETQ1的柵極連接。
還有，驅(qū)動(dòng)電路的輸出信號(hào)OUT1被NAND電路NAND1的另一輸入端輸入，NAND電路NAND1的輸出端與FETQ5的柵極、反相器電路INV3的輸入端、NAND電路NAND2的另一輸入端連接。NAND電路NAND2的輸出端與反相器電路INV4的輸入端連接，反相器電路INV4的輸出端與FETQ10的柵極、反相器電路INV5的輸入端連接。反相器電路INV5的輸出端與FETQ9的柵極連接。
FETQ1、Q2、Q3、Q4構(gòu)成電平變換電路21。FETQ1、Q2的源極接地。FETQ1的漏極、FETQ3的漏極和FETQ4的柵極連接，再與FETQ13的柵極連接。還有，F(xiàn)ETQ2的漏極、FETQ4的漏極和FETQ3的柵極連接。再有，F(xiàn)ETQ4和FETQ3的源極與電源VPP連接。
還有，F(xiàn)ETQ5、Q6、Q7、Q8構(gòu)成電平變換電路22。FETQ7、Q8的源極與電源VBB連接。FETQ7的漏極、FETQ5的漏極和FETQ8的柵極連接，再與FETQ14的柵極連接。還有，F(xiàn)ETQ8的漏極、FETQ6的漏極和FETQ7的柵極連接。再有，F(xiàn)ETQ5和FETQ6的源極與電源VDD連接。
再有，F(xiàn)ETQ9、Q10、Q11、Q12構(gòu)成電平變換電路23。FETQ11、Q12的源極與電源VBB連接。FETQ11的漏極、FETQ9的漏極和FETQ12的柵極連接，再與FETQ15的柵極連接。還有，F(xiàn)ETQ12的漏極、FETQ10的漏極和FETQ11的柵極連接。再有，F(xiàn)ETQ9和FETQ10的源極與電源VDD連接。
另一方面，F(xiàn)ETQ13的源極與電源VPP連接，漏極與FETQ14的漏極、FETQ15的漏極連接，成為輸出端子OUT1。FETQ14的源極接地，F(xiàn)ETQ15的源極與電源VBB連接。
以上構(gòu)成的驅(qū)動(dòng)電路是由輸入信號(hào)IN1來控制作為對(duì)字線的電壓供給源的輸出信號(hào)OUT1的電路，輸入信號(hào)IN1是接地(GND)/VDD間的振幅，而輸出信號(hào)OUT1為VBB(負(fù)電位)/VPP(字升壓電位)間的振幅。為了該振幅變換，具有電平變換電路21、22、23和與各自的輸出連接的FETQ13、Q14、Q15。電平變換電路21是VDD/VPP間的電平變換電路，電平變換電路22、23掌管GND/VBB間的電平變換。另一方面，輸出信號(hào)OUT1被反饋到NAND電路NAND1，根據(jù)輸出信號(hào)OUT1的電平狀態(tài)(VPP或VBB)，NAND電路NAND1進(jìn)行反相，依此進(jìn)行動(dòng)作。
其次，說明圖3所示的驅(qū)動(dòng)電路的動(dòng)作。圖4是表示本發(fā)明的第1實(shí)施例所涉及的半導(dǎo)體存儲(chǔ)裝置的字線的驅(qū)動(dòng)電路的定時(shí)圖。在采用了負(fù)字線方式的DRAM中，在預(yù)充電狀態(tài)下，輸入信號(hào)IN1固定在GND電平，輸出信號(hào)OUT1固定在VBB電平(負(fù)電位)。從該狀態(tài)接受激活指令等而激活DRAM的話，從芯片內(nèi)部的定時(shí)信號(hào)產(chǎn)生器等產(chǎn)生了的輸入信號(hào)IN1就躍遷至VDD電平。輸入信號(hào)IN1是GND/VDD間的電平躍遷，而通過電平變換電路21、22、23的電平變換，輸出信號(hào)OUT1就成為VBB/VPP間的電平躍遷。接受從輸入信號(hào)IN1的GND向VDD的躍遷，與輸出信號(hào)OUT1連接的各FETQ13、Q14、Q15的各柵極的信號(hào)PG11、NG11、NG12的電位如圖3所示而進(jìn)行變化，輸出信號(hào)OUT1從VBB變化到VPP電平。輸入信號(hào)IN1含有來自DRAM外部的地址信息，對(duì)DRAM內(nèi)部的字線選擇性地進(jìn)行升壓。
其次，DRAM從激活狀態(tài)接受預(yù)充電指令的話，就使字線等回到復(fù)位狀態(tài)。此時(shí)，一旦通過FETQ14把升壓到了VPP電平的輸出信號(hào)OUT1提升到GND電平附近，輸出信號(hào)OUT1的電平低于NAND電路NAND1域值電位的話，就使FETQ14截止，同時(shí)使FETQ15導(dǎo)通，最終把輸出信號(hào)OUT1提升到VBB電平。即，不是使充電到了VPP電平的電荷一口氣向VBB電平放電，而是一旦向GND放電，就使變?yōu)榱薌ND電平的信號(hào)OUT1下降至VBB電平的電位。這樣就能抑制字線復(fù)位時(shí)的VBB電平的飄浮。
把電路構(gòu)成做成以上說明了的驅(qū)動(dòng)電路，就能依據(jù)一條輸入信號(hào)線來驅(qū)動(dòng)一條輸出信號(hào)線(字線)。一般在有很多驅(qū)動(dòng)電路散布在DRAM芯片內(nèi)部的場(chǎng)合，復(fù)位時(shí)的2階段提升的切換定時(shí)的設(shè)計(jì)性的時(shí)滯偏差就有可能產(chǎn)生，不過，根據(jù)實(shí)施例的驅(qū)動(dòng)電路，用驅(qū)動(dòng)電路自身來控制切換定時(shí)，因而不用時(shí)滯偏差的調(diào)整。還有，在DRAM所大量使用的測(cè)試方式等中，有從通常的數(shù)倍至數(shù)十倍的字線選擇動(dòng)作，不過，在該測(cè)試方式時(shí)，也不進(jìn)行與各自的動(dòng)作相合的定時(shí)調(diào)整就能確實(shí)進(jìn)行2階段提升動(dòng)作的切換。而且，因?yàn)椴皇褂醚舆t電路而控制切換定時(shí)，所以幾乎不產(chǎn)生VDD的變動(dòng)所引起的定時(shí)偏差。再有，向VBB或VPP的切換定時(shí)依據(jù)向字線的GND的下降或VDD的上升的定時(shí)來控制，因而即使存在VBB或VPP的電壓變化，切換定時(shí)也不會(huì)變動(dòng)。
實(shí)施例2圖5是表示本發(fā)明的第2實(shí)施例所涉及的半導(dǎo)體存儲(chǔ)裝置的字線的驅(qū)動(dòng)電路的電路圖。第2實(shí)施例的驅(qū)動(dòng)電路與第1實(shí)施例的驅(qū)動(dòng)電路相比，附加了電路，使得上升也進(jìn)行2階段動(dòng)作。圖5中與圖3相同的符號(hào)表示同一物或相當(dāng)物，省略說明。圖5與圖3相比，添加了FETQ16、NOR電路NOR1、NOR2、反相器電路INV6。
FETQ16的源極與VDD連接，漏極與FETQ13的漏極、FETQ14的漏極、FETQ15的漏極連接，產(chǎn)生驅(qū)動(dòng)電路的輸出信號(hào)OUT2。而且，F(xiàn)ETQ16的漏極與NOR電路NOR1的一輸入端連接。反相器電路INV1的輸出與NOR電路NOR1的另一輸入端、NOR電路NOR2的一輸入端、NAND電路NAND2的一輸入端連接。
NOR電路NOR1的輸出與NOR電路NOR2的另一輸入端連接，并通過信號(hào)NG23而與FETQ16的柵極連接。NOR電路NOR2的輸出被反相器電路INV6輸入，反相器電路INV6的輸出被供給FETQ2的柵極、反相器電路INV2的輸入端。
以上構(gòu)成的圖5的驅(qū)動(dòng)電路在輸出信號(hào)OUT2的復(fù)位側(cè)(下降側(cè)或Fall側(cè))的動(dòng)作與實(shí)施例1相同，不過，在Rise側(cè)(上升側(cè))設(shè)有FETQ16所構(gòu)成的2階段切換電路，向NOR電路NOR1反饋輸出信號(hào)OUT2的電平，從而成為以2階段進(jìn)行輸出信號(hào)OUT2的上升(Rise)動(dòng)作的電路構(gòu)成。
其次，說明圖5所示的驅(qū)動(dòng)電路的動(dòng)作。圖6是表示本發(fā)明的第2實(shí)施例所涉及的半導(dǎo)體存儲(chǔ)裝置的字線的驅(qū)動(dòng)電路的定時(shí)圖。
在DRAM的激活動(dòng)作時(shí)，驅(qū)動(dòng)電路接受輸入信號(hào)IN2的上升，作為NOR電路NOR1的輸出的信號(hào)NG23就會(huì)上升，通過源極與VDD連接的FETQ16，輸出信號(hào)OUT2立刻向VDD-Vtn(Vtn是FETQ16的電壓下降量)進(jìn)行電位上升。接受該輸出信號(hào)OUT2的電平，NOR電路NOR1就會(huì)反相，信號(hào)NG23下降，作為FETQ1的漏極的信號(hào)的信號(hào)PG21下降，輸出信號(hào)OUT2通過導(dǎo)通了的FETQ13被升壓到VPP電平。
圖5所示的驅(qū)動(dòng)電路能以輸出信號(hào)OUT2的上升而進(jìn)行以上動(dòng)作，確實(shí)進(jìn)行2階段提升動(dòng)作的切換。另外，輸出信號(hào)OUT2的下降的動(dòng)作與實(shí)施例1說明了的相同。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，具有由上升或下降中以2階段進(jìn)行變化的驅(qū)動(dòng)電位來驅(qū)動(dòng)字線的字線驅(qū)動(dòng)電路，其特征在于構(gòu)成為，字線驅(qū)動(dòng)電路具有檢測(cè)字線的信號(hào)電平、輸出檢測(cè)結(jié)果的檢測(cè)電路，根據(jù)所述檢測(cè)電路的輸出來控制字線的驅(qū)動(dòng)定時(shí)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述字線驅(qū)動(dòng)電路從第1電位向第2電位驅(qū)動(dòng)所述字線，所述檢測(cè)電路檢測(cè)向所述第2電位驅(qū)動(dòng)了所述字線這一情況，根據(jù)所述檢測(cè)電路的輸出向第3電位驅(qū)動(dòng)所述字線。
3.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于具有向第1電位驅(qū)動(dòng)字線的第1驅(qū)動(dòng)電路；向第2電位驅(qū)動(dòng)所述字線的第2驅(qū)動(dòng)電路；向第3電位驅(qū)動(dòng)所述字線的第3驅(qū)動(dòng)電路；以及在輸入信號(hào)為第1邏輯值時(shí)使所述第1驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在所述輸入信號(hào)從所述第1邏輯值躍遷至第2邏輯值時(shí)使所述第2驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在檢測(cè)出向所述第2電位驅(qū)動(dòng)了所述字線這一情況時(shí)使所述第3驅(qū)動(dòng)電路進(jìn)行動(dòng)作的驅(qū)動(dòng)控制電路。
4.根據(jù)權(quán)利要求2或3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第2電位在所述第1電位和所述第3電位之間。
5.根據(jù)權(quán)利要求2或3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第1電位是比所述驅(qū)動(dòng)控制電路的電源電壓高的電位，所述第2電位是所述驅(qū)動(dòng)控制電路的接地電位，所述第3電位是比所述接地電位低的電位。
6.根據(jù)權(quán)利要求2或3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第1電位是比所述驅(qū)動(dòng)控制電路的接地電位低的電位，所述第2電位是所述驅(qū)動(dòng)控制電路的電源電壓的電位，所述第3電位是比所述電源電壓高的電位。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述驅(qū)動(dòng)控制電路具有檢測(cè)向所述第2電位驅(qū)動(dòng)了所述字線這一情況的邏輯電路，所述邏輯電路在所述驅(qū)動(dòng)控制電路的電源電壓下進(jìn)行動(dòng)作。
8.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第1驅(qū)動(dòng)電路和所述第3驅(qū)動(dòng)電路包括對(duì)所述輸入信號(hào)的信號(hào)電平進(jìn)行變換的電路。
9.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于具有向第1電位驅(qū)動(dòng)字線的第1驅(qū)動(dòng)電路；向第2電位驅(qū)動(dòng)字線的第2驅(qū)動(dòng)電路；向第3電位驅(qū)動(dòng)字線的第3驅(qū)動(dòng)電路；向第4電位驅(qū)動(dòng)字線的第4驅(qū)動(dòng)電路；以及在輸入信號(hào)為第1邏輯值時(shí)使所述第1驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在所述輸入信號(hào)從所述第1邏輯值躍遷至第2邏輯值時(shí)使所述第2驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在檢測(cè)出向所述第2電位驅(qū)動(dòng)了所述字線這一情況時(shí)使所述第3驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在所述輸入信號(hào)從所述第2邏輯值躍遷至所述第1邏輯值時(shí)使所述第4驅(qū)動(dòng)電路進(jìn)行動(dòng)作，在檢測(cè)出向所述第4電位驅(qū)動(dòng)了所述字線這一情況時(shí)使所述第1驅(qū)動(dòng)電路進(jìn)行動(dòng)作的驅(qū)動(dòng)控制電路。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第1電位是比所述驅(qū)動(dòng)控制電路的接地電位低的電位，所述第2電位是所述驅(qū)動(dòng)控制電路的電源電壓的電位，所述第3電位是比所述電源電壓高的電位，所述第4電位是所述驅(qū)動(dòng)控制電路的接地電位。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述驅(qū)動(dòng)控制電路具有檢測(cè)向所述第2電位驅(qū)動(dòng)了所述字線這一情況的第1邏輯電路和檢測(cè)向第4電位驅(qū)動(dòng)了字線這一情況的第2邏輯電路，所述第1和第2邏輯電路在所述驅(qū)動(dòng)控制電路的電源電壓下進(jìn)行動(dòng)作。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第1驅(qū)動(dòng)電路和所述第3驅(qū)動(dòng)電路包括對(duì)所述輸入信號(hào)的信號(hào)電平進(jìn)行變換的電路。
13.根據(jù)權(quán)利要求1、2和9至12中任意一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述半導(dǎo)體存儲(chǔ)裝置為DRAM。
全文摘要
本發(fā)明提供一種具有電路規(guī)模小、穩(wěn)定進(jìn)行動(dòng)作的字線驅(qū)動(dòng)電路的半導(dǎo)體存儲(chǔ)裝置。具有向第1電位驅(qū)動(dòng)字線信號(hào)(15)的第1驅(qū)動(dòng)電路(11)；向第2電位驅(qū)動(dòng)字線信號(hào)(15)的第2驅(qū)動(dòng)電路(12)；向第3電位驅(qū)動(dòng)字線信號(hào)(15)的第3驅(qū)動(dòng)電路(13)；以及驅(qū)動(dòng)控制電路(14)。驅(qū)動(dòng)控制電路(14)在輸入信號(hào)(16)為第1邏輯值時(shí)使第1驅(qū)動(dòng)電路(11)進(jìn)行動(dòng)作，在輸入信號(hào)(16)從第1邏輯值躍遷至第2邏輯值時(shí)使第2驅(qū)動(dòng)電路(12)進(jìn)行動(dòng)作，在檢測(cè)出向第2電位驅(qū)動(dòng)了字線驅(qū)動(dòng)信號(hào)(15)這一情況時(shí)使第3驅(qū)動(dòng)電路(13)進(jìn)行動(dòng)作。
文檔編號(hào)G11C11/419GK1722301SQ200510078130
公開日2006年1月18日 申請(qǐng)日期2005年6月13日 優(yōu)先權(quán)日2004年6月11日
發(fā)明者藤間志郎 申請(qǐng)人:爾必達(dá)存儲(chǔ)器株式會(huì)社