專利名稱：半導體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體集成電路，特別涉及用來防止晶體管的關(guān)斷漏電流(off-leak current)引起的工作錯誤的電路技術(shù)。
背景技術(shù)：
作為現(xiàn)有的半導體集成電路之一，靜態(tài)隨機存儲器(SRAM staticrandom access memory)一向為人所熟知。SRAM具有的多數(shù)的存儲單元，分別由例如第1及第2存取晶體管(N溝道MOS晶體管)、第1及第2驅(qū)動晶體管(N溝道MOS晶體管)、以及第1及第2負載晶體管(P溝道MOS晶體管)所構(gòu)成。第1驅(qū)動晶體管的漏極通過第1存取晶體管和位線組的任意一個連接，第2驅(qū)動晶體管的漏極通過第2存取晶體管和另外一個位線連接。各個位線，在讀出/寫入周期前，被預充電到預定電壓。
近幾年，隨著半導體工藝的細微化，晶體管的門限電壓(thresholdvoltage)下降。結(jié)果，在SRAM中存取晶體管的關(guān)斷漏電流的影響變得顯著起來。屬于同列的多個存儲單元的各個存取晶體管的關(guān)斷漏電流的總和(位線漏電流)，變成等于在同列中讀出時被選擇的單一存儲單元中的驅(qū)動晶體管中所流過的導通電流(驅(qū)動電流)時，將變得無法確保位線組之間所要的電位差，結(jié)果甚至可能造成存儲器讀出時產(chǎn)生故障。并且，存取晶體管的關(guān)斷漏電流還依存單元數(shù)據(jù)、溫度等產(chǎn)生變動。
為了解決這個課題，根據(jù)某個現(xiàn)有技術(shù)，在位線組的預充電期間對各位線檢測漏電流的大小，在讀出/寫入周期，將與被檢測的位線漏電流同樣大小的補償電流注入到各位線(參照非專利文獻1)。
非專利文獻1K.Agawa et al.，″A Bit-Line LeakageCompensation Scheme for Low-Voltage SRAM′s″，IEEE 2000Symposium on VLSI Circuits，Digest of Technical Papers，pp.70-71發(fā)明內(nèi)容然而，在所述現(xiàn)有技術(shù)中的一個課題是，由于對位線注入補償電流造成功耗增加。
本發(fā)明的目的在于在具有2個信號布線和各個漏極連接到任意一個信號布線的多個晶體管的半導體集成電路，在不增加功耗的情況下緩和晶體管的關(guān)斷漏電流的影響。
為了達成所述目的，本發(fā)明中在晶體管的實際工作前事先調(diào)整預充電電壓來執(zhí)行漏電流補償。
具體來說，本發(fā)明涉及的半導體集成電路采用的構(gòu)造如下其包括第1信號布線和第2信號布線，各個漏極與所述第1信號布線連接的多個晶體管，對所述第1信號布線和第2信號布線預充電到第1電壓的預充電電路，這個預充電完成后因所述多個晶體管的關(guān)斷漏電流使得所述第1信號布線的電壓變化為第2電壓時在所述多個晶體管的任意一個實際工作前將所述第2信號布線的電壓調(diào)整成所述第2電壓的電壓調(diào)整器，以及在所述多個晶體管的任意一個實際工作時放大所述第1信號布線和第2信號布線之間的電位差的差動放大電路。
根據(jù)此，對應因漏電流造成的所述第1信號布線的電壓變化來調(diào)整所述第2信號布線的預充電電壓，因此即使晶體管的關(guān)斷漏電流隨著溫度而變動時也能達成漏電流補償。
根據(jù)本發(fā)明，能夠在晶體管的實際工作前通過預先調(diào)整預充電電壓來進行漏電流補償，因此能夠在不增加功率的情況下緩和各晶體管的關(guān)斷漏電流的影響。


圖1是示出本發(fā)明第1實施例涉及的半導體集成電路的構(gòu)造電路圖。
圖2是圖1的電壓輸入輸出電路的輸入輸出特性圖。
圖3是示出圖1的半導體集成電路中的信號波形例的時序圖。
圖4是本發(fā)明第2實施例的半導體集成電路的構(gòu)造電路圖。
圖5是圖4的電壓輸入輸出電路的輸入輸出特性圖。
圖6是圖4的半導體集成電路中的信號波形例的時序圖。
圖7是圖4的半導體集成電路的變形例的電路圖。
圖8是圖7的半導體集成電路中的信號波形例的時序圖。
圖9是示出圖4的半導體集成電路的其他變形例的電路圖。
圖10是示出圖9的半導體集成電路的信號波形例的時序圖。
圖11是示出圖4的半導體集成電路的其他進一步的變形例的電路圖。
圖12是示出圖11的半導體集成電路的信號波形例的時序圖。
圖13是示出本發(fā)明第3實施例涉及的半導體集成電路的構(gòu)造電路圖。
圖14是示出圖13的半導體集成電路的信號波形例的時序圖。
具體實施例方式
以下，參照

本發(fā)明涉及的半導體集成電路的一個實施例的半導體存儲器。再者，除了一部分，省略關(guān)于數(shù)據(jù)寫入的電路說明。
(第1個實施例)圖1示出本發(fā)明涉及的第1實施例的半導體集成電路的構(gòu)造。這里，多數(shù)的三態(tài)緩沖器連接到共同的信號布線、即總線。
圖1的半導體集成電路具有多數(shù)的存儲宏塊(memory macro)，但是，為了簡化附圖，只示出其中的2個存儲宏塊101、102。第1存儲宏塊101通過第1三態(tài)緩沖器111、第2存儲宏塊102通過第2三態(tài)緩沖器112、連接到共同的總線121。VDD是電源電壓，VSS是接地電壓。
在第1三態(tài)緩沖器111中，11為P溝道MOS驅(qū)動晶體管，12是N溝道MOS驅(qū)動晶體管，13及16為倒相電路，14是P溝道MOS開關(guān)晶體管，15是N溝道MOS開關(guān)晶體管。N溝道MOS驅(qū)動晶體管12的柵極被供給第1輸出啟動信號OE1的信號，P溝道MOS驅(qū)動晶體管11的柵極被供給該第1輸出啟動信號OE1反轉(zhuǎn)信號。并且，在開關(guān)晶體管14、15的柵極，分別被供給來自第1存儲宏塊的第1數(shù)據(jù)信號DA的反轉(zhuǎn)信號。P溝道MOS驅(qū)動晶體管11的漏極通過P溝道MOS開關(guān)晶體管14、N溝道MOS驅(qū)動晶體管12漏極通過N溝道MOS開關(guān)晶體管15連接到總線121。并且，P溝道MOS驅(qū)動晶體管11的源極連接到電源電壓VDD，N溝道MOS驅(qū)動晶體管12的源極連接到接地電壓VSS上。因此，在第1輸出啟動信號OE1為低電平時，第1三態(tài)緩沖器111的輸出顯示高阻抗狀態(tài)；在第1輸出啟動信號OE1為高電平時，若第1數(shù)據(jù)信號DA為高電平(DA＝1)，則第1三態(tài)緩沖器111通過P溝道MOS驅(qū)動晶體管11將總線121驅(qū)動到高電平，若第1數(shù)據(jù)信號DA為低電平(DA＝0)，第1三態(tài)緩沖器111通過N溝道MOS驅(qū)動晶體管12將總線121驅(qū)動成低電平。
包含第2三態(tài)緩沖器112的其他所有的三態(tài)緩沖器也具有和第1三態(tài)緩沖器111相同的內(nèi)部構(gòu)造。圖1中的OE2是第2輸出啟動信號，DB是第2存儲宏塊102所供給的第2數(shù)據(jù)信號。
122是虛設總線。虛設總線122具有和總線121大體上相等的布線電容。但是哪一個三態(tài)緩沖器都不和虛設總線122連接。
圖1的半導體集成電路還包括預充電電路130、傳感放大器140、電壓輸入輸出電路(VIO)150、電壓轉(zhuǎn)送開關(guān)160、以及輸出緩沖器170。圖1中的VBUS是總線121的電壓，VDBUS是虛設總線122的電壓。
預充電電路130具有以下作用當預充電信號PCG為低電平時，將總線121和虛設總線122預充電到電源電壓VDD和接地電壓VSS的正好中間的電壓(VDD/2)。進一步地，預充電電路130在構(gòu)造上、當開關(guān)控制信號VSW是高電平時只對總線121預充電到中間電壓VDD/2。
電壓輸入輸出電路150，具有接收輸入電壓VIN、且輸出與該接收的電壓相等的電壓VOUT的功能，若干低于電源電壓VDD的偏壓設定電壓Vset被供給到該電壓輸入輸出電路150。
電壓轉(zhuǎn)送開關(guān)160，在開關(guān)控制信號VSW是低電平時，向電壓輸入輸出電路150供給總線121的電壓VBUS作為輸入電壓VIN后，當開關(guān)控制信號VSW成為高電平時，向虛設總線122供給該電壓輸入輸出電路150的輸出電壓VOUT。
傳感放大器140是差動放大電路，當傳感放大啟動信號SAE為高電平時，以放大總線121和虛設總線122之間電位差的方式，使高電壓驅(qū)動到電源電壓VDD、使低電壓驅(qū)動到接地電壓VSS。
輸出緩沖器170是輸出電路，將傳感放大器140放大了的總線121的電壓VBUS輸出作為數(shù)據(jù)輸出信號DOUT。
圖2示出圖1中的電壓輸入輸出電路150的輸入輸出特性。如圖2中的實線所示，在輸入電壓VIN為中間電壓VDD/2左右時，獲得線性(linear)輸入輸出特性。
圖3示出圖1中半導體集成電路中的信號波形例子。在圖3中，R1是第1讀出周期，R2是第2讀出周期。這里，分別在第1讀出周期R1中從第1存儲宏塊101讀出“0”的數(shù)據(jù)(DA＝0)，在第2讀出周期R2中從第2存儲宏塊102讀出“1”的數(shù)據(jù)(DB＝1)。同時，在三態(tài)緩沖器111、112中，P溝道MOS驅(qū)動晶體管11的關(guān)斷漏電流雖然小，但是N溝道MOS驅(qū)動晶體管12的關(guān)斷漏電流為大。
首先，說明第1讀出周期R1。期間T1～T3是準備期間，期間T4及T5是實際讀出的期間。
期間T1，將三態(tài)緩沖器111、112的輸出啟動信號OE1、OE2保持在低電平、并且使開關(guān)控制信號VSW保持在低電平的狀態(tài)下，使預充電信號PCG為低電平。這時，預充電電路130，將已充電到電源電壓VDD的總線121、和被放電到接地電壓VSS的虛設總線122，預充電到中間電壓VDD/2。
在期間T2，通過使預充電信號PCG恢復到高電平，使預充電電路130停止工作。預充電停止后，三態(tài)緩沖器111、112中的N溝道MOS驅(qū)動晶體管12的關(guān)斷漏電流使得總線121的電壓VBUS逐漸下降。在這期間，電壓轉(zhuǎn)送開關(guān)160，向電壓輸入輸出電路150持續(xù)供給總線121的電壓VBUS作為輸入電壓VIN。另一方面，虛設總線122的電壓VDBUS幾乎不變動。
在期間T3，使開關(guān)控制信號VSW為高電平。回應此，電壓轉(zhuǎn)送開關(guān)160，從電壓輸入輸出電路150的輸入切換為輸出，向虛設總線122供給電壓輸入輸出電路150的輸出電壓VOUT。另一方面，預充電電路130獲得開關(guān)控制信號VSW的反轉(zhuǎn)信號，在總線121及虛設總線122中，只對總線121預充電到中間電壓VDD/2。結(jié)果，在期間T2的最后的總線121的電壓VBUS和虛設總線122的電壓VDBUS的關(guān)系，在期間T3最后呈現(xiàn)反轉(zhuǎn)。換言之，虛設總線122的預充電電壓被調(diào)整為反映出成為高阻抗輸出狀態(tài)的三態(tài)緩沖器111、112中的N溝道MOS驅(qū)動晶體管12的關(guān)斷漏電流的總和。
在期間T4中，通過使開關(guān)控制信號VSW恢復到低電平，將電壓轉(zhuǎn)送開關(guān)160切換為電壓輸入輸出電路150的輸入，同時使預充電電路130停止工作。與此同時，通過使第1輸出啟動信號OE1為高電平，按照第1存儲宏塊101的數(shù)據(jù)信號DA使第1三態(tài)緩沖器111輸出工作被激活。如同前述“DA＝0”，第1三態(tài)緩沖器111中的N溝道MOS開關(guān)晶體管15導通。因為回應高電平的輸出啟動信號OE1，第1三態(tài)緩沖器111中的N溝道MOS驅(qū)動晶體管12也導通，該第1三態(tài)緩沖器111成為低電平的輸出工作。因此，總線121的電壓VBUS，為該第1三態(tài)緩沖器111中的N溝道MOS驅(qū)動晶體管12所驅(qū)動而下降到低電平。這時，包含第2三態(tài)緩沖器112的其他所有的三態(tài)緩沖器中的N溝道MOS驅(qū)動晶體管12的關(guān)斷漏電流促成了總線121的電壓VBUS迅速下降。因此，在期間T4的最后，總線121的電壓VBUS變成低于虛設總線122的電壓VDBUS，并且總線121和虛設總線122之間的電位差超過傳感放大器140工作時所需要的大小。
在期間T5，通過使傳感放大啟動信號SAE為高電平，啟動傳感放大器140。根據(jù)此，總線121的電壓VBUS被放大到接地電壓VSS、虛設總線122的電壓VDBUS被放大到電源電壓VDD。并且，這個期間T5獲得的總線121的電壓VBUS通過輸出緩沖器170成為數(shù)據(jù)輸出信號DOUT(＝0)。
在第2讀出周期R2的期間T1～T3中的動作與第1讀出周期R1相同。在期間T3的最后，虛設總線122的電壓VDBUS變得低于總線121的電壓VBUS。
第2讀出周期R2的期間T4，通過使第2輸出啟動信號OE2為高電平，回應第2存儲宏塊102的數(shù)據(jù)信號DB，使第2三態(tài)緩沖器112輸出工作被激活。如同前述“DB＝1”，第2三態(tài)緩沖器112中的P溝道MOS開關(guān)晶體管14導通。通過高電平的輸出啟動信號OE2，第2三態(tài)緩沖器112中的P溝道MOS驅(qū)動晶體管11也導通，因此該第2三態(tài)緩沖器112成為高電平的輸出工作。因此，總線121的電壓VBUS，通過P溝道MOS驅(qū)動晶體管11被驅(qū)動上升到接近高電平。這時，在期間T3中事先降低虛設總線122的電壓VDBUS，因此三態(tài)緩沖器111、112中的N溝道MOS驅(qū)動晶體管12的關(guān)斷漏電流的總和，即使變得等于第2三態(tài)緩沖器112中的P溝道MOS驅(qū)動晶體管11的導通電流(驅(qū)動電流)，也保證了在下一個期間T5的開始時刻總線121和虛設總線122之間所要的電位差將會被產(chǎn)生。
在下一個期間T5中，通過使傳感放大啟動信號SAE為高電平，啟動傳感放大器140。根據(jù)此，總線121的電壓VBUS被放大到電源電壓VDD，虛設總線122的電壓VDBUS被放大到接地電壓VSS。并且，在期間T5所獲得的總線121的電壓VBUS，通過輸出緩沖器170成為數(shù)據(jù)輸出信號DOUT(＝1)。
并且，將從根據(jù)開關(guān)控制信號VSW的下降解除再一次預充電到啟動傳感放大器140的時間(期間T4)長度，設定如下為佳即等于在虛設總線122的電壓調(diào)整前、三態(tài)緩沖器111、112中的N溝道MOS驅(qū)動晶體管12的關(guān)斷漏電流所造成的總線121的電壓變化能被容許的時間(期間T2)長度。
(第2個實施例)圖4示出本發(fā)明涉及的第2實施例的半導體集成電路的構(gòu)造。圖4的半導體集成電路具有SRAM存儲單元陣列200，其具有當m及n為1以上整數(shù)時，有m+1行和n+1列。但是，為了簡化附圖，只示出分別持有所述6個晶體管構(gòu)造的4個存儲單元201、202、203、204。第1及第2存儲單元201、202連接到列0的互補位線組BIT0、NBIT0，第3及第4存儲單元203、204連接到列n的互補位線組BITn、NBITn。同時，第1及第3存儲單元201、203被連接到行0的字線WL0，第2及第4存儲單元202、204被連接到行m的字線WLm。VDD是電源電壓，VSS是接地電壓。并且，以下說明按照需要，將互補位線組BIT0、NBIT0的其中一個(BIT0)稱為正轉(zhuǎn)位線，另一個(NBIT0)稱為反轉(zhuǎn)位線。
圖4中的BUS及NBUS是被多個列共用的互補總線組。以下說明中按照需要，將互補總線組BUS、NBUS的其中一個(BUS)稱為正轉(zhuǎn)總線，另一個(NBUS)稱為反轉(zhuǎn)總線。
在第1存儲單元201中，1是第1P溝道MOS負載晶體管，2是第1N溝道MOS驅(qū)動晶體管，3是第2P溝道MOS負載晶體管，4是第2N溝道MOS驅(qū)動晶體管，5是第1N溝道MOS存取晶體管，6是第2N溝道MOS存取晶體管。第1N溝道MOS驅(qū)動晶體管2的漏極通過第1N溝道MOS存取晶體管5連接到正轉(zhuǎn)位線BIT0，第2N溝道MOS驅(qū)動晶體管4漏極通過第2N溝道MOS存取晶體管6連接到反轉(zhuǎn)位線NBIT0。第1及第2N溝道MOS存取晶體管5、6的各自的柵極連接到行0的字線WL0。因此，在字線WL0為低電平時，第1存儲單元201，對互補位線組BIT0、NBIT0顯示高阻抗狀態(tài)，在字線WL0為高電平時，若單元數(shù)據(jù)為“0”，則第1存儲單元201通過第1N溝道MOS驅(qū)動晶體管2驅(qū)動正轉(zhuǎn)位線BIT0成低電平，若單元數(shù)據(jù)為“1”，則第1存儲單元201通過第2N溝道MOS驅(qū)動晶體管4驅(qū)動反轉(zhuǎn)位線NBIT0成低電平。
包含第2、第3及第4存儲單元202、203、204的所有其他的存儲單元也具有與第1存儲單元201相同的內(nèi)部構(gòu)造。
圖4所示預充電電路210，第1電壓轉(zhuǎn)送開關(guān)221和第2電壓轉(zhuǎn)送開關(guān)222，第1電壓輸入輸出電路(VIO)231及第2電壓輸入輸出電路(VIO)232，以及列開關(guān)241，該列開關(guān)241屬于列0。
當預充電信號PCG為低電平時，預充電電路210以與電源電壓VDD相同的電壓預充電互補位線組BIT0、NBIT0。
第1電壓輸入輸出電路231和第2電壓輸入輸出電路232，具有與圖1的電壓輸入輸出電路150相同的電路構(gòu)造。但是，圖4中第1及第2電壓輸入輸出電路231、232，被供給高于VDD的電源電壓(VDD2圖未示)，被供給若干低于該電源電壓的電壓作為偏壓設定電壓。
第1電壓轉(zhuǎn)送開關(guān)221具有以下作用當開關(guān)控制信號VSW為低電平時向第1電壓輸入輸出電路231供給正轉(zhuǎn)位線BIT0的電壓作為輸入電壓后，當開關(guān)控制信號VSW變?yōu)楦唠娖綍r，向正轉(zhuǎn)位線BIT0供給第2電壓輸入輸出電路232的輸出電壓。
第2電壓轉(zhuǎn)送開關(guān)222具有以下作用當開關(guān)控制信號VSW為低電平時、向第2電壓輸入輸出電路232供給反轉(zhuǎn)位線NBIT0的電壓作為輸入電壓后，當開關(guān)控制信號VSW為高電平時，向反轉(zhuǎn)位線NBIT0供給第1電壓輸入輸出電路231的輸出電壓。
列開關(guān)241，當列0的列選擇信號CA0為高電平時，使正轉(zhuǎn)位線BIT0連接到正轉(zhuǎn)總線BUS，使反轉(zhuǎn)位線NBIT0連接到反轉(zhuǎn)總線NBUS。
在列n也同樣設有預充電電路211，第1及第2電壓轉(zhuǎn)送開關(guān)223、224，第1及第2電壓輸入輸出電路233、234，以及列開關(guān)242。CAn，是列n的列選擇信號。
圖4的半導體集成電路還具備傳感放大器250、和輸出緩沖器260。傳感放大器250是被多個列共用的差動放大電路，當傳感放大啟動信號SAE為高電平時，放大互補總線組BUS、NBUS之間的電位差，使高電壓驅(qū)動到電源電壓VDD，使低電壓驅(qū)動到接地電壓VSS。輸出緩沖器260，將輸出傳感放大器250所放大了的正轉(zhuǎn)總線BUS的電壓作為數(shù)據(jù)輸出信號DOUT。
圖5示出圖4中第1～第4電壓輸入輸出電路231～234的各個輸入輸出特性。如圖5中實線所示，在輸入電壓VIN若干低于電源電壓VDD的情況時，獲得線性輸入輸出特性。
圖6示出圖4半導體集成電路中的信號波形例子。在圖6中，R1是第1讀出周期，R2是第2讀出周期。這里，在第1讀出周期R1中，從第1存儲單元201讀出數(shù)據(jù)“0”，在第2讀出周期R2中，從第2存儲單元202讀出數(shù)據(jù)“1”。并且，在屬于列0的存儲單元201、202中，位于正轉(zhuǎn)位線BIT0側(cè)的第1N溝道MOS存取晶體管5的關(guān)斷漏電流，大于位于反轉(zhuǎn)位線NBIT0側(cè)的第2N溝道MOS存取晶體管6的關(guān)斷漏電流。
首先，說明第1讀出周期R1。期間T1～T3是準備期間，期間T4及T5是實際讀出期間。
在期間T1中，使屬于列0的存儲單元201、202的字線WL0、WLm保持在低電平且使開關(guān)控制信號VSW保持在低電平的狀態(tài)下，使預充電信號PCG為低電平。這時，預充電電路210，對被充電到電源電壓VDD的正轉(zhuǎn)位線BIT0、和被放電到接地電壓VSS的反轉(zhuǎn)位線NBIT0，預充電到電源電壓VDD。
在期間T2中，通過使預充電信號PCG恢復到高電平，使預充電電路210停止工作。預充電停止后，屬于列0的存儲單元201、202中的第1N溝道MOS存取晶體管5的關(guān)斷漏電流，使得正轉(zhuǎn)位線BIT0的電壓逐漸下降。屬于列0的存儲單元201、202中的第2N溝道MOS存取晶體管6的關(guān)斷漏電流，也使得反轉(zhuǎn)位線NBIT0的電壓逐漸下降。但是，因為第1N溝道MOS存取晶體管5的關(guān)斷漏電流大于第2N溝道MOS存取晶體管6的關(guān)斷漏電流，因此正轉(zhuǎn)位線BIT0的電壓下降量變得大于反轉(zhuǎn)位線NBIT0的電壓下降量。在這期間，第1電壓轉(zhuǎn)送開關(guān)221，向第1電壓輸入輸出電路231持續(xù)供給正轉(zhuǎn)位線BIT0的電壓作為輸入電壓，第2電壓轉(zhuǎn)送開關(guān)222向第2電壓輸入輸出電路232持續(xù)供給反轉(zhuǎn)位線NBIT0的電壓作為輸入電壓。
在期間T3，使開關(guān)控制信號VSW為高電平?；貞?，第1電壓轉(zhuǎn)送開關(guān)221向正轉(zhuǎn)位線BIT0供給第2電壓輸入輸出電路232的輸出電壓，第2電壓轉(zhuǎn)送開關(guān)222向反轉(zhuǎn)位線NBIT0供給第1電壓輸入輸出電路231的輸出電壓。結(jié)果，在期間T2最后的互補位線組BIT0、NBIT0各個電壓的關(guān)系，在期間T3的最后逆轉(zhuǎn)。換言之，在互補位線組BIT0、NBIT0之間進行了電壓交換。并且，在期間T3中，使列0的列選擇信號CA0為高電平并使其他所有的列選擇信號CAn為低電平，以選擇該周期讀出對象的第1存儲單元201所屬的列0。根據(jù)此，只有列0的互補位線組BIT0、NBIT0被連接到互補總線組BUS、NBUS。
在期間T4，通過使開關(guān)控制信號VSW恢復到低電平，將第1及第2電壓轉(zhuǎn)送開關(guān)221、222切換到第1及第2電壓輸入輸出電路231、232的輸入。通過此，解除了第1及第2電壓輸入輸出電路231、232對互補位線組BIT0、NBIT0的驅(qū)動。與此同時，通過使行0的字線WL0為高電平，使第1存儲單元201做出對應單元數(shù)據(jù)“0”的激活的輸出工作。換言之，第1存儲單元201中的第1N溝道MOS驅(qū)動晶體管2，通過第1N溝道MOS存取晶體管5驅(qū)動正轉(zhuǎn)位線BIT0為低電平。因此，正轉(zhuǎn)位線BIT0的電壓下降。這時，包含第2存儲單元202的列0的其他所有的存儲單元中的第1N溝道MOS存取晶體管5的關(guān)斷漏電流，促進了正轉(zhuǎn)位線BIT0的電壓迅速降低。因此，在期間T4最后，正轉(zhuǎn)位線BIT0的電壓成為低于反轉(zhuǎn)位線NBIT0的電壓，并且使得互補位線組BIT0、NBIT0之間的電位差(即互補總線組BUS、NBUS之間的電位差)超過傳感放大器250工作時必要的大小。
在期間T5，通過使傳感放大啟動信號SAE為高電平，啟動傳感放大器250。通過此，正轉(zhuǎn)位線BIT0及正轉(zhuǎn)總線BUS的電壓被放大到接地電壓VSS，反轉(zhuǎn)位線NBIT0及反轉(zhuǎn)總線NBUS的電壓被放大到電源電壓VDD。并且，在這個期間T5獲得的正轉(zhuǎn)總線BUS的電壓，通過輸出緩沖器260成為數(shù)據(jù)輸出信號DOUT(＝0)。
在第2讀出周期R2期間，T1～T3的動作與第1讀出周期R1相同。在期間T3最后，反轉(zhuǎn)位線NBIT0的電壓變得低于正轉(zhuǎn)位線BIT0的電壓。
第2讀出周期R2的期間T4，通過使行m的字線WLm為高電平，使得第2存儲單元202做出對應單元數(shù)據(jù)“1”做出激活的輸出工作。換言之，第2存儲單元202中的第2N溝道MOS驅(qū)動晶體管4，通過第2N溝道MOS存取晶體管6將反轉(zhuǎn)位線NBIT0驅(qū)動為低電平。因此，反轉(zhuǎn)位線NBIT0的電壓下降。另一方面，正轉(zhuǎn)位線BIT0的電壓，也由于屬于列0的存儲單元201、202中的第1N溝道MOS存取晶體管5的關(guān)斷漏電流而下降。但是，因為在期間T3中事先降低了反轉(zhuǎn)位線NBIT0的電壓，因此屬于列0的存儲單元201、202中的第1N溝道MOS存取晶體管5的關(guān)斷漏電流的總和，即使幾乎等于第2存儲單元202中的第2N溝道MOS驅(qū)動晶體管4導通電流(驅(qū)動電流)，也保證了在下一個期間T5的開始時刻產(chǎn)生互補位線組BIT0、NBIT0之間所要的電位差。
在下一個期間T5，通過使傳感放大啟動信號SAE為高電平，啟動傳感放大器250。根據(jù)此，正轉(zhuǎn)位線BIT0及正轉(zhuǎn)總線BUS的電壓被放大到電源電壓VDD，反轉(zhuǎn)位線NBIT0及反轉(zhuǎn)總線NBUS的電壓被放大到接地電壓VSS。并且，在這個期間T5獲得的正轉(zhuǎn)總線BUS的電壓，通過輸出緩沖器260，成為數(shù)據(jù)輸出信號DOUT(＝1)。
再者，從開關(guān)控制信號VSW的下降到啟動傳感放大器250為止的時間(期間T4)長度，如下設定為佳即等于互補位線組BIT0、NBIT0電壓交換前、因關(guān)斷漏電流造成的該互補位線組BIT0、NBIT0的電壓變化所容許的時間(期間T2)長度。
圖7示出圖4的半導體集成電路的變形例子。圖7的半導體集成電路，設置于互補總線組BUS、NBUS上，使得第1及第2電壓轉(zhuǎn)送開關(guān)221、222以及第1及第2電壓輸入輸出電路231、232，能夠為SRAM存儲單元陣列200的多個列所共用。按照圖7，與圖4中在每1列個別設置2個電壓轉(zhuǎn)送開關(guān)和2個電壓輸入輸出電路相比較，能夠縮小半導體集成電路的芯片面積。
圖8示出圖7半導體集成電路中的信號波形例子。根據(jù)圖8，在第1讀出周期R1的最初期間T1中所有的列選擇信號CA0、Can的早期確定點，不同于圖6的例子。
圖9示出圖4的半導體集成電路的其他變形例子。在圖9的半導體集成電路的構(gòu)造上，預充電電路210通過第1及第2電壓輸入輸出電路231、232將互補位線組BIT0、NBIT0預充電到電源電壓VDD。根據(jù)此，與如圖4中預充電電路210直接預充電互補位線組BIT0、NBIT0相比較，能縮小構(gòu)成該預充電電路210的晶體管尺寸。關(guān)于列n的預充電電路211也是相同。
圖10示出圖9的半導體集成電路中的信號波形例子。根據(jù)圖10，將互補位線組BIT0、NBIT0預充電使預充電信號PCG為低電平時，使開關(guān)控制信號VSW為高電平，使得第1及第2電壓轉(zhuǎn)送開關(guān)221、222切換為第1及第2電壓輸入輸出電路231、232輸出，在這一點與圖6的例子不同。
圖11示出圖4的半導體集成電路的其他進一步的變形例。在圖11的半導體集成電路的構(gòu)造上，預充電電路210通過第1及第2電壓輸入輸出電路231、232將互補位線組BIT0、NBIT0預充電到中間電壓VDD/2。根據(jù)此，圖11中的第1及第2電壓輸入輸出電路231、232，能夠與圖1中的電壓輸入輸出電路150相同的，使電源電壓為VDD，使各自的輸入輸出特性設定成如圖2。因此，不需要將VDD升壓成VDD2的電路，而與圖4及圖7的情況相比之下，能夠縮小半導體集成電路芯片面積。有關(guān)列n的預充電電路211以及第1及第2電壓輸入輸出電路233、234也是相同。
圖12示出圖11的半導體集成電路中的信號波形例子。根據(jù)圖12，和圖10的例子不同在于互補位線組BIT0、NBIT0的預充電電壓為中間電壓VDD/2。根據(jù)圖11的構(gòu)造，通過降低預充電電壓，也能夠獲得各存儲單元201～204的柵極漏電流的削減效果。
(第3個實施例)圖13示出本發(fā)明第3實施例涉及的半導體集成電路的構(gòu)造。圖13的半導體集成電路是將第1實施例的預充電電壓調(diào)整器適用在第2實施例的半導體存儲器。圖13中的存儲單元201～204、傳感放大器250及輸出緩沖器260，與圖4中的對應電路塊相同。
在圖13的SRAM存儲單元陣列200，在列0中，互補位線組BIT0、NBIT0之外，還設了虛設位線DBIT0。這個虛設位線DBIT0具有與正轉(zhuǎn)位線BIT0大體上相等的布線電容。但是，存儲單元都不與虛設位線DBIT0連接。DBITn是列n的虛設位線。
圖13所示預充電電路311、電壓轉(zhuǎn)送開關(guān)321、電壓輸入輸出電路(VIO)331、寫入電路(WT)341及列開關(guān)241都屬于列0。
預充電電路311具有以下作用當預充電信號PCG為低電平時，在正轉(zhuǎn)位線BIT0和虛設位線DBIT0預充電到中間電壓VDD/2。進一步的，在構(gòu)造上當反轉(zhuǎn)開關(guān)控制信號NVSW(開關(guān)控制信號VSW的反轉(zhuǎn)信號)為低電平時，換言之開關(guān)控制信號VSW為高電平時，預充電電路311只對正轉(zhuǎn)位線BIT0預充電到中間電壓VDD/2。
電壓輸入輸出電路331具有與圖1中的電壓輸入輸出電路150相同的功能及電路構(gòu)造。
電壓轉(zhuǎn)送開關(guān)321具有與圖1中的電壓轉(zhuǎn)送開關(guān)160相同的電路構(gòu)造，當開關(guān)控制信號VSW為低電平時，向電壓輸入輸出電路331供給正轉(zhuǎn)位線BIT0電壓作為輸入電壓后，當開關(guān)控制信號VSW變?yōu)楦唠娖綍r，向虛設位線DBIT0供給該電壓輸入輸出電路331的輸出電壓。
寫入電路341具有以下作用當寫入啟動信號WE被激活時，回應列0的寫入信號DIN0，向互補位線組BIT0、NBIT0供給按照寫入數(shù)據(jù)的電壓信號。
列開關(guān)241，當列0的列選擇信號CA0為高電平時，分別使正轉(zhuǎn)位線BIT0連接到正轉(zhuǎn)總線BUS，使虛設位線DBIT0連接到反轉(zhuǎn)總線NBUS。
與列n相同的，也設置預充電電路312、電壓轉(zhuǎn)送開關(guān)322、電壓輸入輸出電路332、寫入電路342及列開關(guān)242。DINn是列n的寫入信號，Can是列n的列選擇信號。
圖14示出圖13的半導體集成電路中的信號波形例子。在圖14中，R1是第1讀出周期，R2是第2讀出周期。這里，在第1讀出周期R1中，分別從第1存儲單元201讀出數(shù)據(jù)“0”，在第2讀出周期R2中，從第2存儲單元202讀出數(shù)據(jù)“1”。
首先，說明第1讀出周期R1。期間T1～T3是準備期間，期間T4及T5是實際讀出期間。
在期間T1，使屬于列0的存儲單元201、202的字線WL0、WLm保持在低電平并使開關(guān)控制信號VSW保持在低電平的狀態(tài)下，使預充電信號PCG為低電平。這時，預充電電路311，對被充電到電源電壓VDD的正轉(zhuǎn)位線BIT0、和被放電到接地電壓VSS的虛設位線DBIT0，預充電到中間電壓VDD/2。
在期間T2，通過使預充電信號PCG恢復到高電平，使預充電電路311停止工作。預充電停止后，正轉(zhuǎn)位線BIT0的電壓，通過屬于列0的存儲單元201、202中的第1N溝道MOS存取晶體管5的關(guān)斷漏電流逐漸下降。在這一期間，電壓轉(zhuǎn)送開關(guān)321，向電壓輸入輸出電路331持續(xù)供給正轉(zhuǎn)位線BIT0的電壓作為輸入電壓。另一方面，虛設位線DBIT0的電壓幾乎不變動。
在期間T3，使開關(guān)控制信號VSW為高電平。對此，電壓轉(zhuǎn)送開關(guān)321，從電壓輸入輸出電路331的輸入切換為輸出，向虛設位線DBIT0供給電壓輸入輸出電路331的輸出電壓。另一方面，預充電電路311，從電壓轉(zhuǎn)送開關(guān)321得到反轉(zhuǎn)開關(guān)控制信號NVSW，在正轉(zhuǎn)位線BIT0及虛設位線DBIT0中只對正轉(zhuǎn)位線BIT0預充電到中間電壓VDD/2。結(jié)果，在期間T2最后的正轉(zhuǎn)位線BIT0電壓和虛設位線DBIT0電壓的關(guān)系，在期間T3的最后逆轉(zhuǎn)。換言之，虛設位線DBIT0的預充電電壓，調(diào)整成反映了成為高阻抗輸出狀態(tài)的列0的存儲單元201、202中的第1N溝道MOS存取晶體管5的關(guān)斷漏電流的總和。同時，在這個期間T3中，選擇該周期讀出對象的第1存儲單元201所屬的列0，使列0列選擇信號CA0為高電平，并且其他所有的列選擇信號CAn為低電平。根據(jù)此，只有列0正轉(zhuǎn)位線BIT0及虛設位線DBIT0被連接到互補總線組BUS、NBUS。
在期間T4，通過開關(guān)控制信號VSW恢復到低電平，使電壓轉(zhuǎn)送開關(guān)321切換為電壓輸入輸出電路331的輸入，同時，使預充電電路311停止工作。根據(jù)此，解除了電壓輸入輸出電路331對虛設位線DBIT0的驅(qū)動。與此同時，通過使行0的字線WL0為高電平，讓第1存儲單元201做出對應單元數(shù)據(jù)“0”的激活的輸出工作。換言之，第1存儲單元201中的第1N溝道MOS驅(qū)動晶體管2，通過第1N溝道MOS存取晶體管5將正轉(zhuǎn)位線BIT0驅(qū)動為低電平。因此，正轉(zhuǎn)位線BIT0的電壓下降。這時，包含第2存儲單元202的列0的所有其他的存儲單元中的第1N溝道MOS存取晶體管5的關(guān)斷漏電流，促進正轉(zhuǎn)位線BIT0的電壓迅速下降。因此，期間T4的最后，正轉(zhuǎn)位線BIT0的電壓變成低于虛設位線DBIT0的電壓，并且正轉(zhuǎn)位線BIT0和虛設位線DBIT0之間的電位差(即互補總線組BUS、NBUS之間的電位差)高于傳感放大器250工作上所需要的大小。
期間T5，通過使傳感放大啟動信號SAE為高電平，啟動傳感放大器250。根據(jù)此，正轉(zhuǎn)位線BIT0及正轉(zhuǎn)總線BUS的電壓被放大到接地電壓VSS，虛設位線DBIT0及反轉(zhuǎn)總線NBUS的電壓被放大到電源電壓VDD。并且，在期間T5所獲得的正轉(zhuǎn)總線BUS的電壓，通過輸出緩沖器260成為數(shù)據(jù)輸出信號DOUT(＝0)。
在第2讀出周期R2的期間T1～T3的工作，與第1讀出周期R1相同。期間T3的最后，虛設位線DBIT0的電壓低于正轉(zhuǎn)位線BIT0的電壓。
在第2讀出周期R2的期間T4，通過使行m的字線WLm為高電平，讓第2存儲單元202做出對應單元數(shù)據(jù)“1”的激活的輸出工作。換言之，第2存儲單元202中的第2N溝道MOS驅(qū)動晶體管4，通過第2N溝道MOS存取晶體管6將反轉(zhuǎn)位線NBIT0驅(qū)動為低電平。同時，第2存儲單元202中的第1P溝道MOS負載晶體管1，通過第1N溝道MOS存取晶體管5使正轉(zhuǎn)位線BIT0拉上到高電平。然而，虛設位線DBIT0電壓幾乎不變動。另一方面，正轉(zhuǎn)位線BIT0的電壓，由于屬于列0的存儲單元201、202中的第1N溝道MOS存取晶體管5的關(guān)斷漏電流而有下降傾向。然而，因為在期間T3中事先降低了虛設位線DBIT0的電壓，因此即使屬于列0的存儲單元201、202中的第1N溝道MOS存取晶體管5的關(guān)斷漏電流的總和幾乎等于第2存儲單元202中的第2N溝道MOS驅(qū)動晶體管4導通電流(驅(qū)動電流)，也保證了在下一個期間T5的開始時刻，正轉(zhuǎn)位線BIT0和虛設位線DBIT0之間產(chǎn)生所要的電位差。
在下一個期間T5，通過使傳感放大啟動信號SAE為高電平，啟動傳感放大器250。根據(jù)此，正轉(zhuǎn)位線BIT0及正轉(zhuǎn)總線BUS的電壓被放大到電源電壓VDD，虛設位線DBIT0及反轉(zhuǎn)總線NBUS的電壓被放大到接地電壓VSS。并且，在期間T5獲得的正轉(zhuǎn)總線BUS的電壓，通過輸出緩沖器260成為數(shù)據(jù)輸出信號DOUT(＝1)。
并且，從根據(jù)開關(guān)控制信號VSW的下降解除了再一次的預充電到傳感放大器250啟動的時間(期間T4)長度，設定如下為佳即等于虛設位線DBIT0電壓調(diào)整前，屬于列0的存儲單元201、202中的第1N溝道MOS存取晶體管5的關(guān)斷漏電流所造成的正轉(zhuǎn)位線BIT0電壓變化所被容許的時間(期間T2)長度。
如以上說明，本發(fā)明所涉及的半導體集成電路，對于在不增加功率的情況下緩和晶體管的關(guān)斷漏電流的影響非常有用。
權(quán)利要求
1.一種半導體集成電路，其特征在于，包括第1信號布線和第2信號布線，各自的漏極連接到所述第1信號布線的多個晶體管，對所述第1信號布線和第2信號布線預充電到第1電壓的預充電電路，在所述預充電完成后，因所述多個晶體管的關(guān)斷漏電流造成所述第1信號布線的電壓變化為第2電壓時，在所述多個晶體管的任意一個實際工作前，將所述第2信號布線的電壓調(diào)整到所述第2電壓的電壓調(diào)整器，以及在所述多個晶體管的任意一個實際工作時，放大所述第1信號布線和第2信號布線之間的電位差的差動放大電路。
2.根據(jù)權(quán)利要求1所述的半導體集成電路，其特征在于所述多個晶體管是多個三態(tài)緩沖器分別具有的P溝道MOS驅(qū)動晶體管及N溝道MOS驅(qū)動晶體管，所述第2信號布線是虛設布線，該虛設布線具有與所述第1信號布線大體上相等的布線電容，所述電壓調(diào)整器構(gòu)成為，當所述多個三態(tài)緩沖器的輸出都為高阻抗狀態(tài)時執(zhí)行所述第2信號布線的電壓調(diào)整。
3.根據(jù)權(quán)利要求2所述的半導體集成電路，其特征在于所述預充電電路使第1信號布線和第2信號布線預充電到低于電源電壓且高于接地電壓的中間電壓。
4.根據(jù)權(quán)利要求2所述的半導體集成電路，其特征在于所述預充電電路構(gòu)成為，在所述第2信號布線的電壓調(diào)整執(zhí)行后所述多個三態(tài)緩沖器的任意一個被選擇前，在所述第1信號布線和第2信號布線中只對所述第1信號布線再一次預充電到所述第1電壓。
5.根據(jù)權(quán)利要求4所述的半導體集成電路，其特征在于將從解除所述再一次預充電到啟動所述差動放大電路為止的時間長度，設定成等于在所述第2信號布線的電壓調(diào)整前因所述關(guān)斷漏電流造成的所述第1信號布線的電壓變化所被容許的時間長度。
6.根據(jù)權(quán)利要求2所述的半導體集成電路，其特征在于所述電壓調(diào)整器，包括電壓輸入輸出電路，具有接收被輸入的電壓且輸出與該被接收的電壓相等的電壓的功能；以及電壓轉(zhuǎn)送開關(guān)，在所述第1信號布線的電壓變化為所述第2電壓的時刻，向所述電壓輸入輸出電路供給所述第2電壓作為輸入電壓后，在所述多個三態(tài)緩沖器的任意一個被選擇前，向所述第2信號布線供給從所述電壓輸入輸出電路所輸出的電壓。
7.根據(jù)權(quán)利要求1所述的半導體集成電路，其特征在于所述多個晶體管是多個存儲單元的每一個所具有的MOS存取晶體管，所述第1信號布線和第2信號布線是連接到所述多個存儲單元的互補位線組，所述電壓調(diào)整器構(gòu)成為，當所述多個存儲單元都為非選擇狀態(tài)時，執(zhí)行所述第1信號布線和第2信號布線的電壓交換。
8.根據(jù)權(quán)利要求7所述的半導體集成電路，其特征在于所述預充電電路，將所述第1信號布線和第2信號布線預充電到與所述多個存儲單元的電源電壓相同的電壓。
9.根據(jù)權(quán)利要求7所述的半導體集成電路，其特征在于所述預充電電路，將第1信號布線和第2信號布線預充電到低于所述多個存儲單元的電源電壓且高于接地電壓的中間電壓。
10.根據(jù)權(quán)利要求7所述的半導體集成電路，其特征在于所述電壓調(diào)整器，包括第1電壓輸入輸出電路和第2電壓輸入輸出電路，分別具有接收被輸入的電壓且輸出與該被接收的電壓相同的電壓的功能；第1電壓轉(zhuǎn)送開關(guān)，向所述第1電壓輸入輸出電路供給所述第1信號布線的電壓作為輸入電壓后，在所述多個存儲單元的任意一個被選擇前，向所述第1信號布線供給所述第2電壓輸入輸出電路所輸出的電壓；以及第2電壓轉(zhuǎn)送開關(guān)，向所述第2電壓輸入輸出電路供給所述第2信號布線的電壓作為輸入電壓后，在所述多個存儲單元的任意一個被選擇前，向所述第2信號布線供給所述第1電壓輸入輸出電路所輸出的電壓。
11.根據(jù)權(quán)利要求10所述的半導體集成電路，其特征在于將通過所述第1及第2電壓輸入輸出電路解除對所述第1信號布線和第2信號布線的驅(qū)動到啟動所述差動放大電路為止的時間長度，設定成等于所述第1信號布線和第2信號布線的電壓交換前由所述關(guān)斷漏電流造成的第1信號布線和第2信號布線的電壓變化被容許的時間長度。
12.根據(jù)權(quán)利要求10所述的半導體集成電路，其特征在于所述多個存儲單元屬于1個存儲單元陣列中的1列，所述第1電壓輸入輸出電路和第2電壓輸入輸出電路以及第1電壓轉(zhuǎn)送開關(guān)和第2電壓轉(zhuǎn)送開關(guān)，被分別設置于所述存儲單元陣列的每1列。
13.根據(jù)權(quán)利要求10所述的半導體集成電路，其特征在于所述多個存儲單元屬于1個存儲單元陣列中的1列，所述第1電壓輸入輸出電路和第2電壓輸入輸出電路以及所述第1電壓轉(zhuǎn)送開關(guān)和第2電壓轉(zhuǎn)送開關(guān)是被所述存儲單元陣列的多個列所共用。
14.根據(jù)權(quán)利要求10所述的半導體集成電路，其特征在于所述預充電電路構(gòu)成為，通過所述第1及第2電壓輸入輸出電路對所述第1信號布線和第2信號布線預充電。
15.根據(jù)權(quán)利要求1所述的半導體集成電路，其特征在于所述多個晶體管是多個存儲單元的每一個所具有的MOS存取晶體管，所述第1信號布線是連接到所述多個存儲單元的互補位線組的其中1條位線，所述第2信號布線是虛設位線，該虛設位線具有與所述位線大體上相等的布線電容，所述電壓調(diào)整器，在所述多個存儲單元都為非選擇狀態(tài)時執(zhí)行所述第2信號布線的電壓調(diào)整。
16.根據(jù)權(quán)利要求15所述的半導體集成電路，其特征在于所述預充電電路，將第1信號布線和第2信號布線預充電到低于所述多個存儲單元的電源電壓且高于接地電壓的中間電壓。
17.根據(jù)權(quán)利要求15所述的半導體集成電路，其特征在于所述預充電電路構(gòu)成為，執(zhí)行所述第2信號布線的電壓調(diào)整后，在所述多個存儲單元的任意一個被選擇前，在所述第1信號布線及所述第2信號布線中只對所述第1信號布線再一次預充電到所述第1電壓。
18.根據(jù)權(quán)利要求17所述的半導體集成電路，其特征在于將從解除所述再一次的預充電到啟動所述差動放大電路為止的時間長度，設定成等于在所述第2信號布線的電壓調(diào)整前因所述關(guān)斷漏電流造成的所述第1信號布線的電壓變化被容許的時間長度。
19.根據(jù)權(quán)利要求15所述的半導體集成電路，其特征在于所述電壓調(diào)整器，包括電壓輸入輸出電路，具有接收被輸入的電壓且輸出與該接收的電壓相同的電壓的功能，電壓轉(zhuǎn)送開關(guān)，在所述第1信號布線的電壓變化為所述第2電壓的時刻，向所述電壓輸入輸出電路供給該第2電壓作為輸入電壓后，在所述多個存儲單元的任意一個被選擇前，向所述第2信號布線供給所述電壓輸入輸出電路所輸出的電壓。
20.根據(jù)權(quán)利要求19所述的半導體集成電路，其特征在于所述多個存儲單元屬于1個存儲單元陣列中的1列，所述電壓輸入輸出電路及所述電壓轉(zhuǎn)送開關(guān)被分別設置在所述存儲單元陣列的每1列。
全文摘要
本發(fā)明提供一種半導體集成電路。目的在于在不增加漏極功率的情況下，緩和晶體管的關(guān)斷漏電流的影響。電壓轉(zhuǎn)送開關(guān)(221)、(222)以及電壓輸入輸出電路(231)、(232)被設置在互補總線組(BUS)、(NBUS)上，以便存儲單元陣列(200)的多個列所共用?；パa位線組(BIT0)、(NBIT0)被預充電到規(guī)定的電壓后，在屬于同列的全部的存儲單元(201)、(202)的任意一個被字線選擇前，交換正轉(zhuǎn)位線(BIT0)的電壓和反轉(zhuǎn)位線(NBIT0)的電壓。因此，使得屬于同列的所有的存儲單元(201)、(202)中的存取晶體管的關(guān)斷漏電流的總和，即使變得等于1個驅(qū)動晶體管的導通電流(驅(qū)動電流)，也確保了啟動傳感放大器(250)時互補位線組(BIT0)、(NBIT0)之間所需要的電位差。
文檔編號G11C11/41GK1705127SQ200510073329
公開日2005年12月7日 申請日期2005年5月31日 優(yōu)先權(quán)日2004年5月31日
發(fā)明者角谷范彥, 炭田昌哉 申請人:松下電器產(chǎn)業(yè)株式會社