專利名稱：具有碼位單元陣列的半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉對半導體存儲裝置。更詳細地說，涉及具有存儲糾錯用的碼位(也稱為奇偶檢驗數(shù)據(jù))的碼位單元陣列的半導體裝置。
背景技術：
以往，作為具備糾錯碼(以下“ECC”)電路的半導體存儲裝置，有能夠糾錯次數(shù)的裝置(參考例如WO(國際公開公報)01/022232)。該裝置能夠根據(jù)糾錯次數(shù)推斷錯誤發(fā)生的原因，選擇進行代替處理還是進行更新處理。
又，具備ECC的半導體存儲裝置在例如動態(tài)隨機訪問存儲器(以下簡稱“DRAM”)中通常設置碼位單元陣列。也就是說，具備ECC電路的DRAM除了具有預先貯存寫入數(shù)據(jù)用的數(shù)據(jù)位單元陣列外，還具有預先貯存碼位用的碼位單元陣列。
這樣的構成中的ECC電路的糾錯能力由對于數(shù)據(jù)位(寫入數(shù)據(jù)或讀出數(shù)據(jù))數(shù)的碼位數(shù)決定。具體地說，為了進行1(位)糾錯，對例如128位(每一線路)的數(shù)據(jù)位，需要8位的碼位。在1位糾錯時，在例如進行讀出動作時，數(shù)據(jù)位(128位)中只對最多1位的位不良進行糾錯，作為正常數(shù)據(jù)讀出。以此使該DRAM從外面看來為合格品。
反之，在多位糾錯、也就是對存在多位不良的數(shù)據(jù)位進行糾錯時，需要數(shù)十位單位的碼位。因此，碼位的生成和糾錯需要時間。又，用于預先貯存碼位的碼位單元陣列的面積也變大。
通常，修復后新發(fā)生的位不良是少數(shù)。因此ECC電路的能力只要能夠每1線路進行1位糾錯就足夠了。因此，可以認為，通常的DRAM上搭載的ECC電路，今后將以具有1糾錯·2(位)錯誤檢測功能的ECC電路為主流。以此能夠防止DRAM向大型化發(fā)展。但是，在具備這種具有1糾錯·2(位)錯誤檢測功能的ECC電路的DRAM中，存在著在批量生產(chǎn)的測試時不能夠從外部認識能夠利用ECC電路自動糾錯的，線路(line)不良(行(row)不良和列(column)不良)的內(nèi)在情況的問題。
在這里，在具備ECC電路的DRAM中，在數(shù)據(jù)位單元與ECC電路之間授受的1線路(line)份額的數(shù)據(jù)同時被向列(column)方向傳送。其效率良好。因為想要對行(row)方向的1條線路份額的數(shù)據(jù)位匯總進行錯誤檢測和糾錯時有必要進行多次的讀出動作。其結果是，需要很多時間。又，即使是向列方向傳送，也能夠使其同時傳送1線路份額的數(shù)據(jù)位。如果不是同時，存儲器動作只是延遲其余需要的時間。因此，將1線路份額的數(shù)據(jù)位一起向列方向傳送的傳送最有效率。又，采用這種方法，利用讀出放大器(S/A)能夠同時讀出1線路份額的數(shù)據(jù)位(讀數(shù)據(jù))。
在上述結構的DRAM中，特別稱為問題的是，在行(row)不良時，不進行糾錯就將不良數(shù)據(jù)原封不動輸出，而列(column)不良時則輸出糾錯后的正常數(shù)據(jù)。也就是說，只在相同的列上有多個位不良的所謂單列(1列)不良時，在列方向上一度讀出的數(shù)據(jù)位中的位不良只有1位。因此能夠利用具有1糾錯·2(位)錯誤檢測功能的ECC電路進行糾錯。反之，在相同的行上有多個位不良的所謂1行不良時，在列方向上一度讀出的數(shù)據(jù)位中的位不良在2位或2位以上。因此用具有1糾錯·2(位)錯誤檢測功能的ECC電路不能夠糾錯。
這樣，在具備ECC電路的DRAM中，特別是1列不良，能夠利用具備1糾錯·2(位)錯誤檢測功能的ECC電路自動進行糾錯，但是內(nèi)部是否存在1列不良外觀上無法了解。因此在內(nèi)部存在1列不良時，對于后來發(fā)生的位不良，用具有1糾錯·2(位)錯誤檢測功能的ECC電路不能夠充分對付。也就是假定在內(nèi)部存在1列不良的DRAM中，例如在出廠之后在同一列上由于軟錯誤等而產(chǎn)生新的位不良。在這種情況下，新產(chǎn)生的位不良不糾錯地保持不良數(shù)據(jù)的原樣。
如上所述，具備1糾錯·2(位)錯誤檢測功能的ECC電路的糾錯單位(例如以128位的數(shù)據(jù)位和8位的碼位合計136位作為1單位)內(nèi)內(nèi)部存在1列不良，等于在批量生產(chǎn)試驗時和試驗后對該單位內(nèi)發(fā)生的列不良以外的位不良，ECC電路不存在。因此在批量生產(chǎn)試驗時利用ECC電路糾錯的1列不良存在于內(nèi)部的半導體存儲裝置作為不合格產(chǎn)品廢棄，最好是利用冗余電路補救。
以往提出過根據(jù)進行糾錯的次數(shù)推斷錯誤的原因的提案。但是在具備ECC電路的半導體存儲裝置中，不能夠從外部認識到批量生產(chǎn)試驗時內(nèi)部是否存在糾錯的列不良。

發(fā)明內(nèi)容
本發(fā)明的第1種的半導體存儲裝置，具備分別存儲數(shù)據(jù)位用的多個存儲單元排列的數(shù)據(jù)位單元陣列、檢測·分析包含試驗模式信息的指令的測試電路、對在以所述試驗模式信息為依據(jù)進行的試驗中從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的糾錯次數(shù)的計數(shù)用的校驗子(癥狀)(Syndrome)計數(shù)器、以及在所述校驗子計數(shù)器的計數(shù)值達到所述規(guī)定的計數(shù)值時輸出線路(line)不良檢測信號的輸出電路。
本發(fā)明的第2種的半導體存儲裝置，具備分別存儲數(shù)據(jù)位用的多個存儲單元排列的數(shù)據(jù)位單元陣列、對從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位進行錯誤檢測和糾錯的糾錯碼(ECC)電路、存儲所述ECC電路進行錯誤檢測和糾錯所需要的碼位用的碼位單元陣列、檢測·分析包含試驗模式信息和線路不良檢測用的計數(shù)數(shù)限制值的指令的測試電路、對在以所述試驗模式信息為依據(jù)進行的試驗中從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的糾錯次數(shù)的計數(shù)用的校驗子(Syndrome)計數(shù)器、以及在所述校驗子計數(shù)器的計數(shù)值達到所述計數(shù)數(shù)限制值時，輸出線路不良檢測信號的輸出電路。
本發(fā)明的第3種的半導體存儲裝置，具備分別存儲數(shù)據(jù)位用的多個存儲單元排列的數(shù)據(jù)位單元陣列、對從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位進行錯誤檢測和糾錯的糾錯碼(ECC)電路、存儲所述ECC電路進行錯誤檢測和糾錯所需要的碼位用的碼位單元陣列、檢測·分析包含試驗模式信息和線路不良檢測用的計數(shù)數(shù)限制值的指令的測試電路、對在以所述試驗模式信息為依據(jù)進行的試驗中從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的糾錯次數(shù)的計數(shù)用的校驗子計數(shù)器、在所述校驗子計數(shù)器的計數(shù)值超過所述計數(shù)數(shù)限制值時，輸出線路不良檢測信號的輸出電路、以及暫時存儲作為所述試驗對象的線路的地址用的第1地址寄存器。
本發(fā)明的第4種的半導體存儲裝置，具備分別存儲數(shù)據(jù)位用的多個存儲單元排列的數(shù)據(jù)位單元陣列、對從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位進行錯誤檢測和糾錯的糾錯碼(ECC)電路、存儲所述ECC電路進行錯誤檢測和糾錯所需要的碼位用的碼位單元陣列、檢測·分析包含試驗模式信息和線路不良檢測用的計數(shù)數(shù)限制值的指令的測試電路、對在以所述試驗模式信息為依據(jù)進行的試驗中從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的糾錯次數(shù)的計數(shù)用的校驗子計數(shù)器、在所述校驗子計數(shù)器的計數(shù)值超過所述計數(shù)數(shù)限制值時，輸出線路不良檢測信號的輸出電路、暫時存儲作為所述試驗對象的線路的地址用的第1地址寄存器、以及暫時存儲作為所述試驗對象的線路的地址，在所述校驗子計數(shù)器的計數(shù)值超過所述計數(shù)數(shù)限制值時，將存儲的所述地址作為線路不良地址輸出到裝置外部的第2地址寄存器。
本發(fā)明的第5種的半導體存儲裝置，具備分別存儲數(shù)據(jù)位用的多個存儲單元排列的數(shù)據(jù)位單元陣列、對從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位進行錯誤檢測和糾錯的糾錯碼(ECC)電路、存儲所述ECC電路進行錯誤檢測和糾錯所需要的碼位用的碼位單元陣列、檢測·分析包含試驗模式信息和線路不良檢測用的計數(shù)數(shù)限制值的指令的測試電路、對在以所述試驗模式信息為依據(jù)進行的試驗中從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的糾錯次數(shù)的計數(shù)用的校驗子計數(shù)器、在所述校驗子計數(shù)器的計數(shù)值超過所述計數(shù)數(shù)限制值時，輸出線路不良檢測信號的輸出電路、暫時存儲作為所述試驗對象的線路的地址用的第1地址寄存器、暫時存儲作為所述試驗對象的線路的地址，在所述校驗子計數(shù)器的計數(shù)值超過所述計數(shù)數(shù)限制值時，將存儲的所述地址作為線路不良地址輸出到裝置外部的第2地址寄存器、判斷與所述第2地址寄存器輸出的所述線路不良地址對應的線路用冗余電路補救是否可能的控制電路、以及在判斷為能夠用所述冗余電路補救時，按照所述控制電路的控制，存儲用所述冗余電路補救用的冗余信息的非易失性存儲部。


圖1是本發(fā)明第1實施形態(tài)的，具有1(位)糾錯·2(位)錯誤檢測功能的ECC電路的DRAM的基本結構方框圖。
圖2A是圖1所示的數(shù)據(jù)位單元陣列的結構例的電路圖。
圖2B是圖1所示的碼位單元陣列的結構例的電路圖。
圖3是圖1所示的DRAM的伴隨列不良的檢測的處理流程的說明用的流程圖。
圖4是本發(fā)明第2實施形態(tài)的具備ECC電路的DRAM的基本結構方框圖。
圖5是圖4所示的DRAM的伴隨列不良的檢測的處理流程的說明用的流程圖。
圖6是本發(fā)明第3實施形態(tài)的具備ECC電路的DRAM的基本結構方框圖。
圖7是圖6所示的DRAM的伴隨列不良的檢測的處理流程的說明用的流程圖。
圖8是本發(fā)明第4實施形態(tài)的具備ECC電路的DRAM的基本結構方框圖。
圖9是圖8所示的DRAM的伴隨列不良的檢測的處理流程的說明用的流程圖。
最佳實施方式下面參照附圖對本發(fā)明的實施形態(tài)進行說明。
第1實施形態(tài)圖1是本發(fā)明第1實施形態(tài)的，具有ECC電路的半導體存儲裝置的基本結構圖。在該第1實施形態(tài)中，以具備具有1(位)糾錯·2(位)錯誤檢測功能的ECC電路的DRAM為例進行說明。又，在這第1實施形態(tài)中，對每一線路的數(shù)據(jù)位假定為128位，碼位假定為8位，將這些數(shù)據(jù)位和碼位的總和(136位)作為ECC電路的糾錯單位(1單位)的情況進行說明。
如圖1所示，具備ECC電路的DRAM具有預先存儲寫入數(shù)據(jù)(數(shù)據(jù)位)用的數(shù)據(jù)位單元陣列11以及預先存儲碼位用的碼位單元陣列12。在上述數(shù)據(jù)位單元陣列11內(nèi)設置緩存器電路11a，在上述碼位單元陣列12內(nèi)設置緩存器電路12a。
又，上述DRAM具有例如碼位生成電路13、校驗子(Syndrome)發(fā)生器14、校驗子譯碼器15、多路復用器16、測試電路17、校驗子計數(shù)器18、以及輸出電路19。上述碼位生成電路13由上述數(shù)據(jù)位(128位)生成上述碼位(8位)。上述校驗子發(fā)生器14將從上述碼位陣列12內(nèi)讀出的上述碼位與上述碼位生成電路13生成的上述碼位對照。然后作為其對照結果，將8位的校驗子位輸出。上述校驗子位中包含關于例如有無1位錯誤(位不良)或2位錯誤、以及在1位錯誤情況下哪一位有錯誤的信息。
上述校驗子譯碼器15將上述校驗子發(fā)生器14的輸出、即上述校驗子位譯碼。譯碼的結果，例如從上述校驗子位檢測出移位錯誤，如果那是在ECC電路的糾錯單位內(nèi)，則上述校驗子譯碼器15就輸出糾錯信號到上述多路復用器16。又，在沒有從上述校驗子位檢驗出移位錯誤時，上述校驗子譯碼器15向上述校驗子計數(shù)器18輸出復位信號。上述多路復用器16根據(jù)上述校驗子譯碼器15來的上述糾錯信號對從上述數(shù)據(jù)位單元陣列11內(nèi)讀出的上述數(shù)據(jù)位的錯誤進行訂正。
上述測試電路17在批量生產(chǎn)試驗時根據(jù)試驗裝置(未圖示)提供的指令向上述校驗子計數(shù)器18輸出控制信號，同時將測試信號輸出到上述輸出電路19。例如，在上述指令中包含在使上述ECC電路動作的狀態(tài)下進行的批量生產(chǎn)試驗的試驗模式的種類和計數(shù)數(shù)信息(計數(shù)數(shù)限制值)等。所謂上述試驗模式的種類是表示例如利用行優(yōu)先掃描(RFS)模式進行的試驗還是利用列優(yōu)先掃描(CFS)模式進行的試驗的信息。所謂上述計數(shù)數(shù)信息是例如利用上述RS模式進行批量生產(chǎn)試驗時用上述校驗子計數(shù)器18如果連續(xù)檢測出多次移位錯誤則是否判斷為列不良的作為基準的信息。上述所謂控制信號是上述計數(shù)數(shù)信息。上述所謂測試信號，是例如在利用上述RFS模式進行批量生產(chǎn)試驗時重要的(起作用的信號)。
上述校驗子計數(shù)器18是對來自上述校驗子發(fā)生器14的上述校驗子位(1位糾錯)進行計數(shù)的計數(shù)器。例如，如果計數(shù)值達到上述計數(shù)數(shù)信息，則上述校驗子計數(shù)器18向上述輸出電路19輸出錯誤檢測信號(控制信息)。上述校驗子計數(shù)器18的計數(shù)值利用上述校驗子譯碼器15來的上述復位信號進行復位。上述輸出電路19由例如AND電路構成。該輸出電路19根據(jù)上述測試電路17來的上述測試信號和上述校驗子計數(shù)器18來的上述錯誤檢測信號，輸出列(線路)不良檢測信號到上述試驗裝置(DRAM的外部)。
還有，在本實施形態(tài)的場合，利用上述碼位生成電路13、上述校驗子發(fā)生器14、上述校驗子譯碼器15、以及上述多路復用器16構成具有1位糾錯·2位錯誤檢測功能的ECC電路。
圖2A和圖2B分別表示上述數(shù)據(jù)位單元陣列11和上述碼位單元陣列12的結構例。上述數(shù)據(jù)位單元陣列11中設置有預先存儲上述數(shù)據(jù)位用的多個存儲單元MCa。上述各存儲單元Mca有選擇地設置于多條位線WL和多條位線對BL、/BL的交點。
又，上述位線對BL、/BL分別連接于讀出放大器S/A。各讀出放大器S/A上分別連接列選擇器對CS、/CS。各列選擇器對CS、/CS上分別連接數(shù)據(jù)線對DL、/DL。上述數(shù)據(jù)線對DL、/DL分別連接于上述緩存器電路11a。在本實施形態(tài)的場合，上述列選擇器對CS、/CS的一個利用線路(line)選擇信號(線路0～線路127)進行選擇。借助于此，將對應的上述數(shù)據(jù)線對DL、/DL與上述位線對BL、/BL通過規(guī)定的上述讀出放大器S/A電氣連接。
另一方面，在上述碼位單元陣列12中設置預先存儲上述碼位用的多個存儲器單元MCb。上述各存儲器單元MCb配置于多條字線WL’與條位線對BL’、/BL’的交點上。
又，上述位線對BL’、/BL’分別連接于讀出放大器S/A’上。各讀出放大器S/A’上分別連接列選擇器對CS’、/CS’。各列選擇器對CS’、/CS’上分別連接數(shù)據(jù)線對DL’、/DL’。上述數(shù)據(jù)線對DL’、/DL’分別連接于上述緩存器電路12a。本實施形態(tài)的場合，上述列選擇器對CS’、/CS’的一個利用線路選擇信號(線0’～線7’)選擇。以此將對應的上述數(shù)據(jù)線對DL’、/DL’與上述位線對BL’、/BL’通過規(guī)定的上述讀出放大器S/A’電氣連接。
下面對如上所述構成的DRAM的動作進行說明。在通常的寫入動作中，數(shù)據(jù)位(寫入數(shù)據(jù))被寫入數(shù)據(jù)位單元陣列11內(nèi)。又，利用ECC電路內(nèi)的碼位生成電路13由上述數(shù)據(jù)位生成碼位。該碼位被寫入碼位單元陣列12內(nèi)。
另一方面，在通常的讀出動作時，從數(shù)據(jù)為單元陣列11內(nèi)讀出數(shù)據(jù)位。該數(shù)據(jù)位被送往碼位生成電路13和多路復用器16。碼位生成電路13以從數(shù)據(jù)位單元陣列11內(nèi)讀出的數(shù)據(jù)位為依據(jù)生成碼位。又從碼位單元陣列12內(nèi)讀出與上述數(shù)據(jù)位對應的碼位。從該碼位單元陣列12內(nèi)讀出的碼位被送到校驗子發(fā)生器14。然后，該碼位在上述校驗子發(fā)生器14與利用上述碼位生成電路13生成的碼位對照。
在上述校驗子發(fā)生器14進行對照的結果(校驗子位)被送到校驗子譯碼器15。如果從該校驗子位檢測出1位錯誤，而且該錯誤是在ECC電路的糾錯單位內(nèi)，則在上述電路復用器16中對從上述數(shù)據(jù)位單元陣列11讀出的上述數(shù)據(jù)位的移位錯誤進行訂正。然后該糾錯的數(shù)據(jù)位作為讀出數(shù)據(jù)讀出到外部。又，上述作為讀出數(shù)據(jù)讀出的糾錯后的數(shù)據(jù)位被再度寫入上述數(shù)據(jù)位單元陣列11。又在上述碼位生成電路13中重新生成碼位，再度寫入上述碼位單元陣列12內(nèi)。
在這里，對具備ECC電路的半導體存儲裝置的批量生產(chǎn)試驗進行簡單說明。即在具備具有1位糾錯·2位錯誤檢測功能的ECC電路的半導體存儲裝置時，批量生產(chǎn)試驗之一是，兼作ECC電路試驗，同時在使ECC電路工作的狀態(tài)下進行試驗。例如在以提高半導體裝置的可靠性為主要目的的試驗時，在利用冗余電路對不良單元進行補救之后，在使ECC電路動作的狀態(tài)下對半導體存儲裝置進行試驗。在進行這一試驗時，使試驗中的試驗條件與沒有ECC電路(使ECC電路不工作)的情況相同，這樣可以期待提高半導體裝置的可靠性。又，例如在以縮短試驗時間為主要目的時，特定的單個位不良，在出廠之后以利用ECC電路補救為前提，從批量生產(chǎn)試驗的項目中刪除該試驗項目。這樣就能夠縮短批量生產(chǎn)試驗時間。而且在以提高半導體存儲裝置的成品率為主要目的時，使位不良的多數(shù)依靠ECC電路補救。這樣做可以期待提高半導體存儲裝置的成品率。
下面對具備ECC電路的半導體存儲裝置中在批量生產(chǎn)試驗時在使ECC電路工作的狀態(tài)下進行試驗的方法進行說明。特別是對如圖1所示，在具備1位糾錯·2位錯誤檢測功能的ECC電路的DRAM中，檢測利用ECC電路糾錯的線路(列)不良用的方法進行說明。
在那以前，進行批量生產(chǎn)試驗時，試驗裝置把握以怎樣的試驗模式進行試驗。換句話說，批量生產(chǎn)試驗用的模式程序(試驗模式)由試驗裝置發(fā)生。因此，試驗裝置發(fā)生的模式是例如先對行方向進行掃描的行優(yōu)先掃描(RFS)模式還是先對列方向進行掃描的列優(yōu)先掃描(RFS)模式，可以通過設置測試電路17簡單地進行區(qū)別。
特別是在上述利用RFS模式進行的試驗中，在半導體存儲裝置中內(nèi)部存在1列不良時，可以利用ECC電路進行糾錯。而且該糾錯連續(xù)發(fā)生。
因此在本實施形態(tài)中，在具有1位糾錯·2位錯誤檢測功能的ECC電路的DRAM中，設置對試驗裝置來的指令進行檢測·分析的測試電路17。又設置在接收該測試電路17來的控制信號的同時對來自所述校驗子發(fā)生器14的校驗子位進行計數(shù)的校驗子計數(shù)器18。而且在利用RFS模式進行試驗時，通過將用上述校驗子計數(shù)器18對糾錯連續(xù)進行計數(shù)的的情況看做不良，能夠檢測出列不良。
圖3具體表示上述伴隨上述列不良的檢測進行的處理流程。假定在進行批量生產(chǎn)試驗時，利用例如測試電路17檢測·分析利用作為來自試驗裝置的指令在使ECC電路動作的狀態(tài)下的RFS模式進行的試驗(步驟ST1)。于是，利用上述測試電路17來的控制信號，在校驗子計數(shù)器18設定作為計數(shù)數(shù)信息的(計數(shù)數(shù)限制值)的特定值“X”。
在這一狀態(tài)下進行通常的讀出動作。然后，伴隨該讀出動作的來自校驗子發(fā)生器14的校驗子位由校驗子譯碼器15譯碼(步驟ST2)。又，來自上述校驗子發(fā)生器14的校驗子位由校驗子計數(shù)器18計數(shù)(步驟ST3)。
在上述校驗子譯碼器15沒有檢測出1位錯誤時，將上述校驗子計數(shù)器18的計數(shù)值“Y”復位(步驟ST4)。也就是說，在沒有用上述校驗子計數(shù)器18對1位錯誤進行連續(xù)計數(shù)時(X＞Y)，暫時將其計數(shù)值“Y”復位。
另一方面，用上述校驗子計數(shù)器18對1位錯誤連續(xù)進行計數(shù)，假定例如計數(shù)值“Y”達到上述特定值(步驟ST5)。于是，從輸出電路19對試驗裝置輸出列不良檢測信號。
這樣反復進行上述步驟ST1～ST5的處理，直到對所有的行地址掃描結束(步驟ST6)。又反復進行上述步驟ST1～ST6的處理，直到列地址得到更新(步驟ST7)。
如上所述，利用在使ECC電路動作的狀態(tài)下進行的批量生產(chǎn)試驗能夠檢測出列不良。也就是說，在進行RFS模式的批量生產(chǎn)試驗時，將校驗子計數(shù)器對糾錯連續(xù)進行計數(shù)的情況看做列不良，這樣能夠檢測出列不良。借助于此，在批量生產(chǎn)試驗時能夠從外部識別利用ECC電路自動進行訂正成為合格品的列不良。因此能夠廢棄內(nèi)部存在列不良的DRAM或?qū)ζ溥M行補救。
第2實施形態(tài)圖4是本發(fā)明第2實施形態(tài)的具備ECC電路的半導體存儲裝置的基本結構圖。在這第2實施形態(tài)中，對在具有第1實施形態(tài)所示結構的DRAM中，形成能夠在每一次更新列地址時就對校驗子計數(shù)器18a進行復位的結構的情況進行說明。還有，對與圖1相同的部分賦予相同的符號并且省略其詳細說明。
如圖4所示，在測試電路17a上連接地址寄存器21。該地址寄存器21在暫時存儲列地址之后將其輸出到所述測試電路17a。測試電路17a每當所述地址寄存器21來的列地址有更新時，輸出對校驗子計數(shù)器18a進行復位用的信號。因此不存在如圖1所示的從校驗子譯碼器15a送到校驗子計數(shù)器18a的復位信號。
在采用這樣的結構時，例如如圖5示，在復位之前的時間所述校驗子計數(shù)器18a繼續(xù)對糾錯次數(shù)進行計數(shù)。然后，在所述校驗子計數(shù)器18a檢測出特定數(shù)目(計數(shù)數(shù)限制值)以上的糾錯的時刻，由輸出電路19輸出列不良檢測信號。借助于此，也能夠檢測出在同一列上這一個那一個存在位不良的列不良。
在這里，不僅在同一列上的所有的位為位不良的情況，而且在同一列上這一個那一個存在位不良的列不良的情況，也被定義為列不良。采用本實施形態(tài)，這樣的列不良也能夠檢測出。也就是說，在這第2實施形態(tài)時，如果在列地址不改變的期間、也就是掃描同一列的期間檢測出規(guī)定數(shù)目的糾錯，就將其看做列不良。這樣，在同一列上分散多個位不良的狀態(tài)下內(nèi)在的列不良也能夠檢測出。
還有，與上述第1實施形態(tài)的情況相同，計數(shù)數(shù)限制值(進行幾次糾錯時看做列不良)可以根據(jù)來自試驗裝置的指令可編程地進行控制。
第3實施形態(tài)圖6是本發(fā)明第3實施形態(tài)的具備ECC電路的半導體存儲裝置的基本結構圖。在這第3實施形態(tài)中，對在具有第2實施形態(tài)所示結構的DRAM中，還形成能夠存儲檢測出的列不良的地址信息(線路不良地址)的結構進行說明。還有，對與圖4相同的部分賦予相同的符號并且省略其詳細說明。
在本實施形態(tài)的場合，如圖6所示，數(shù)值存儲列不良地址信息(列地址)用的列不良地址寄存器31。對上述列不良地址寄存器31，從上述輸出電路19輸出上述列不良檢測信號。于是，來自校驗子譯碼器15b的糾錯位信息和來自上述地址寄存器21的列地址暫時被存儲于上述列不良地址寄存器31。
在采用這樣的結構時，例如如圖7所示，在對同一列進行掃描的期間，檢測出特定數(shù)目“X”以上的糾錯。于是，該列地址與糾錯位信息一起由上述列不良地址寄存器31鎖存。被鎖存的信息可以根據(jù)伴隨例如特定的指令等輸入的，來自測試電路17b的記錄(log)輸出控制信號輸出到DRAM外部。因此容易以鎖存的信息為依據(jù)，利用冗余電路對利用ECC電路糾錯的列不良進行補救或廢棄DRAM。也就是說，能夠暫時存儲糾錯的列不良的地址信息，根據(jù)需要讀出該記錄(log)。這樣，采用本實施形態(tài)能夠有效地利用冗余電路修復糾錯的列不良。
還有，列不良地址寄存器31中存儲的列地址不限于1列份額的信息。根據(jù)情況，可以利用增加寄存器31的容量的方法對應多個列不良的情況。
第4實施形態(tài)圖8是本發(fā)明第4實施形態(tài)的具備ECC電路的半導體存儲裝置的基本結構圖。在這第4實施形態(tài)中，對在具有第3實施形態(tài)所示結構的DRAM中，還形成能夠以存儲的列不良的地址信息為依據(jù)，用冗余電路修復糾錯的列不良的結構進行說明。還有，對與圖6相同的部分賦予相同的符號并且省略其詳細說明。
在本實施形態(tài)的場合，例如如圖8所示，設置用于在以冗余電路進行修復的同時貯存不良地址信息(冗余信息)的非易失性冗余信息存儲部41。上述非易失性冗余信息存儲部41具有例如能夠在電氣上斷開的多個熔斷器。電氣熔斷器不同于激光熔斷器，不需要大型的熔斷器切斷裝置，能夠在裝置內(nèi)部自發(fā)實現(xiàn)熔斷器的切斷。
在這樣的結構中，上述列不良地址寄存器31中存儲的列不良地址被發(fā)送到熔斷器切斷控制部(控制電路)42。又從上述非易失性冗余信息存儲部41向該熔斷器切斷控制部42發(fā)送列對使用信息。根據(jù)這些信息判斷在上述熔斷器切斷控制部42是否能夠補救在上述非易失性冗余信息存儲部41追加的列不良。在判斷為能夠補救追加的列不良時，將伴隨利用冗余電路進行的修復的熔斷器切斷信號(不良地址信息)從所述熔斷器切斷控制部42發(fā)送到上述非易失性冗余信息存儲部41。這樣，將上述非易失性冗余信息存儲部41內(nèi)的規(guī)定的熔斷器在電氣上切斷。借助于此，能夠利用冗余電路自發(fā)地補救檢測出的列不良(參照例如圖9)。
又，在采用這樣的結構時，即使是在封裝后的試驗中，也同樣能夠?qū)α胁涣歼M行補救。也就是說，只要利用ECC電路進行糾錯的列不良用冗余電路補救有余裕，可以多次補救。
又，在不能補救時，也可以廢棄該DRAM。
還有，在上述各實施形態(tài)中，都以利用RFS模式進行的試驗中列不良的檢測為例進行說明。但是各實施形態(tài)也不限于此。也就是說，在具備ECC電路的半導體存儲裝置中，除了以連續(xù)的多個列為糾錯對象外，也有對例如1024列，以間隔8列的128列為糾錯對象的情況。在這樣時，如果只有最小單位的8列為列不良，則能夠利用ECC電路進行1位糾錯，不能夠作為線路不良糾錯出。因此，在如上所述時，在利用RFS模式的試驗中，在連續(xù)糾錯時和在同一列上進行特定數(shù)目“X”以上的糾錯時將其看做行不良，以此能夠檢測出線路不良。
又，上面以具備ECC電路的DRAM為例進行了說明，但是半導體裝置不限于DRAM。例如也可以適用于具備ECC電路的SRAM(靜態(tài)存儲器)等。又，在試驗裝置中設置ECC電路時，也可以適用于不具備ECC電路的NAND型的EEPROM(Electrically Erasable Programmable Read Only Memory)等。
其他的優(yōu)勢和修改將容易聯(lián)想到那些已有技術。因此，發(fā)明的更主要的方面不應被局限于在此所描述的細節(jié)和有代表性的實施例中。從而不背離附加權利要求所定義的普通發(fā)明概念的精神和范圍，可以做出不同的修改。
權利要求
1.一種半導體存儲裝置，其特征在于，具備分別存儲數(shù)據(jù)位用的多個存儲單元排列的數(shù)據(jù)位單元陣列、檢測·分析包含試驗模式信息的指令的測試電路、對在以所述試驗模式信息為依據(jù)進行的試驗中從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的糾錯次數(shù)的計數(shù)用的校驗子(Syndrome)計數(shù)器、以及在所述校驗子計數(shù)器的計數(shù)值達到所述規(guī)定的計數(shù)值時，輸出線路(line)不良檢測信號的輸出電路。
2.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，所述檢測電路能夠在所述校驗子計數(shù)器設定所述規(guī)定的計數(shù)值，同時根據(jù)所述指令可編程地控制該設定的所述規(guī)定的計數(shù)值。
3.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，所述校驗子計數(shù)器利用所述測試電路設定所述規(guī)定的計數(shù)值，同時對在同一線路上連續(xù)進行的糾錯次數(shù)進行計數(shù)，在該計數(shù)值達到所述規(guī)定的計數(shù)值時，對所述輸出電路輸出生成所述行不良檢測信號用的控制信息。
4.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，所述試驗模式信息是利用行優(yōu)先掃描(RFS)模式的試驗用的信息或利用列優(yōu)先掃描(CFS)模式的試驗用的信息。
5.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，還具備進行從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的錯誤檢測和糾錯的糾錯碼(ECC)電路、以及存儲利用所述ECC電路進行的錯誤檢測和糾錯所需要的碼位用的碼位單元陣列。
6.根據(jù)權利要求5所述的半導體存儲裝置，其特征在于，所述ECC電路具有1糾錯·2錯誤檢測功能。
7.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，還具備暫時存儲作為所述試驗對象的線路地址用的第1地址寄存器，所述校驗子(Syndrome)計數(shù)器對與所述第1地址寄存器中存儲的所述地址對應的線路上的糾錯次數(shù)進行計數(shù)，在該值超過所述規(guī)定的計數(shù)值時，對所述輸出電路輸出生成所述線路不良檢測信號用的控制信息。
8.根據(jù)權利要求7所述的半導體存儲裝置，其特征在于，還具備暫時存儲作為所述試驗對象的線路地址用的第2地址寄存器，所述第2地址寄存器在所述校驗子計數(shù)器的計數(shù)值超過所述規(guī)定的計數(shù)值時，將存儲的所述地址作為線路不良的地址輸出到裝置外部。
9.根據(jù)權利要求8所述的半導體存儲裝置，其特征在于，還具備以所述第2地址寄存器輸出的所述線路不良地址為依據(jù)，判斷被認為線路不良的線路用冗余電路補救是否可能的控制電路、以及在判斷為能夠用所述冗余電路補救時按照所述控制電路的控制，存儲用所述冗余電路補救用的冗余信息的非易失性存儲部。
10.根據(jù)權利要求9所述的半導體存儲裝置，其特征在于，所述非易失性存儲部包含多個電氣熔斷器。
11.根據(jù)權利要求5所述的半導體存儲裝置，其特征在于，所述ECC電路具有以所述數(shù)據(jù)位為依據(jù)生成所述碼位的碼位生成電路、將以從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位為依據(jù)生成的所述碼位與從所述碼位單元陣列讀出的所述碼位進行對照，輸出包含有關有無位不良和位不良的位置的信息的校驗子(Syndrome)位的校驗子發(fā)生器、對來自所述校驗子發(fā)生器的所述校驗子位進行譯碼的校驗子譯碼器、以及根據(jù)所述校驗子譯碼器的譯碼結果，對從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位進行糾錯的多路復用器。
12.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，還具有由裝置外部提供所述指令用的試驗裝置，所述試驗裝置具有對所述數(shù)據(jù)位單元陣列中存儲的所述數(shù)據(jù)位的錯誤進行檢測和訂正的糾錯碼(ECC)電路。
13.一種半導體存儲裝置，其特征在于，具備分別存儲數(shù)據(jù)位用的多個存儲單元排列的數(shù)據(jù)位單元陣列、對從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位進行錯誤檢測和糾錯的糾錯碼(ECC)電路、存儲所述ECC電路進行錯誤檢測和糾錯所需要的碼位用的碼位單元陣列、檢測·分析包含試驗模式信息和線路不良檢測用的計數(shù)數(shù)限制值的指令的測試電路、對在以所述試驗模式信息為依據(jù)進行的試驗中從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的糾錯次數(shù)的計數(shù)用的校驗子(Syndrome)計數(shù)器、以及在所述校驗子計數(shù)器的計數(shù)值達到所述計數(shù)數(shù)限制值時，輸出線路不良檢測信號的輸出電路。
14.根據(jù)權利要求13所述的半導體存儲裝置，其特征在于，所述校驗子計數(shù)器利用所述測試電路設定所述計數(shù)數(shù)限制值，同時對在同一線路上連續(xù)進行的糾錯次數(shù)進行計數(shù)，在該計數(shù)值達到所述計數(shù)數(shù)限制值時，對所述輸出電路輸出生成所述線路不良檢測信號用的控制信息。
15.一種半導體存儲裝置，其特征在于，具備分別存儲數(shù)據(jù)位用的多個存儲單元排列的數(shù)據(jù)位單元陣列、對從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位進行錯誤檢測和糾錯的糾錯碼(ECC)電路、存儲所述ECC電路進行錯誤檢測和糾錯所需要的碼位用的碼位單元陣列、檢測·分析包含試驗模式信息和線路不良檢測用的計數(shù)數(shù)限制值的指令的測試電路、對在以所述試驗模式信息為依據(jù)進行的試驗中從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的糾錯次數(shù)的計數(shù)用的校驗子計數(shù)器、在所述校驗子計數(shù)器的計數(shù)值超過所述計數(shù)數(shù)限制值時，輸出線路不良檢測信號的輸出電路、以及暫時存儲作為所述試驗對象的線路地址用的第1地址寄存器。
16.根據(jù)權利要求15所述的半導體存儲裝置，其特征在于，所述校驗子計數(shù)器對與所述第1地址寄存器中存儲的所述地址對應的線路上的糾錯次數(shù)進行計數(shù)，在該值超過所述計數(shù)數(shù)限制值時，對所述輸出電路輸出生成所述線路不良檢測信號用的控制信息。
17.一種半導體存儲裝置，其特征在于，具備分別存儲數(shù)據(jù)位用的多個存儲單元排列的數(shù)據(jù)位單元陣列、對從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位進行錯誤檢測和糾錯的糾錯碼(ECC)電路、存儲所述ECC電路進行錯誤檢測和糾錯所需要的碼位用的碼位單元陣列、檢測·分析包含試驗模式信息和線路不良檢測用的計數(shù)數(shù)限制值的指令的測試電路、對在以所述試驗模式信息為依據(jù)進行的試驗中從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的糾錯次數(shù)的計數(shù)用的校驗子計數(shù)器、在所述校驗子計數(shù)器的計數(shù)值超過所述計數(shù)數(shù)限制值時，輸出線路不良檢測信號的輸出電路、暫時存儲作為所述試驗對象的線路地址用的第1地址寄存器、以及暫時存儲作為所述試驗對象的線路地址，在所述校驗子計數(shù)器的計數(shù)值超過所述計數(shù)數(shù)限制值時，將存儲的所述地址作為線路不良地址輸出到裝置外部的第2地址寄存器。
18.根據(jù)權利要求17所述的半導體存儲裝置，其特征在于，所述校驗子計數(shù)器對與所述第1地址寄存器中存儲的所述地址對應的線路上的糾錯次數(shù)進行計數(shù)，在該值超過所述計數(shù)數(shù)限制值時，對所述輸出電路輸出生成所述線路不良檢測信號用的控制信息。
19.一種半導體存儲裝置，其特征在于，具備分別存儲數(shù)據(jù)位用的多個存儲單元排列的數(shù)據(jù)位單元陣列、對從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位進行錯誤檢測和糾錯的糾錯碼(ECC)電路、存儲所述ECC電路進行錯誤檢測和糾錯所需要的碼位用的碼位單元陣列、檢測·分析包含試驗模式信息和線路不良檢測用的計數(shù)數(shù)限制值的指令的測試電路、對在以所述試驗模式信息為依據(jù)進行的試驗中從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的糾錯次數(shù)的計數(shù)用的校驗子計數(shù)器、在所述校驗子計數(shù)器的計數(shù)值超過所述計數(shù)數(shù)限制值時，輸出線路不良檢測信號的輸出電路、暫時存儲作為所述試驗對象的線路地址用的第1地址寄存器、暫時存儲作為所述試驗對象的線路地址，在所述校驗子計數(shù)器的計數(shù)值超過所述計數(shù)數(shù)限制值時，將存儲的所述地址作為線路不良地址輸出到裝置外部的第2地址寄存器、判斷與所述第2地址寄存器輸出的所述線路不良地址對應的線路用冗余電路補救是否可能的控制電路、以及在判斷為能夠用所述冗余電路補救時按照所述控制電路的控制，存儲用所述冗余電路補救用的冗余信息的非易失性存儲部。
20.根據(jù)權利要求19所述的半導體存儲裝置，其特征在于，所述校驗子計數(shù)器對與所述第1地址寄存器中存儲的所述地址對應的線路上的糾錯次數(shù)進行計數(shù)，在該值超過所述計數(shù)數(shù)限制值時，對所述輸出電路輸出生成所述線路不良檢測信號用的控制信息。
全文摘要
本發(fā)明涉及半導體存儲裝置。該裝置具備分別存儲數(shù)據(jù)位用的多個存儲單元排列的數(shù)據(jù)位單元陣列、檢測·分析包含試驗模式信息的指令的測試電路、對在以所述試驗模式信息為依據(jù)進行的試驗中從所述數(shù)據(jù)位單元陣列讀出的所述數(shù)據(jù)位的糾錯次數(shù)的計數(shù)用的校驗子計數(shù)器。該裝置還包含在所述校驗子計數(shù)器的計數(shù)值達到所述規(guī)定的計數(shù)值時輸出線路不良檢測信號的輸出電路。
文檔編號G11C29/04GK1691202SQ20051006682
公開日2005年11月2日 申請日期2005年4月21日 優(yōu)先權日2004年4月23日
發(fā)明者巖井斎 申請人:株式會社東芝