專利名稱：利用增益環(huán)進(jìn)行磁頭幅值特征化的設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及從數(shù)據(jù)存儲介質(zhì)中讀取的信號，更具體講，涉及利用增益環(huán)提供磁頭幅值特征化的設(shè)備。
背景技術(shù)：
最近開發(fā)的數(shù)據(jù)存儲設(shè)備，如磁盤驅(qū)動設(shè)備(即硬盤驅(qū)動器)，已經(jīng)增加了存儲容量和數(shù)據(jù)存取速度。由于這些優(yōu)點，磁盤驅(qū)動設(shè)備已經(jīng)被廣泛用作用于計算機(jī)系統(tǒng)的輔助存儲器設(shè)備。更一般地講，在與這些磁盤驅(qū)動器技術(shù)方面的進(jìn)步有關(guān)的在脈沖通信方面的進(jìn)展近來已經(jīng)使大范圍的脈沖通信系統(tǒng)的速度和可靠性得到提高。
影響磁盤驅(qū)動設(shè)備的存儲容量和存取速度的主要因素是磁頭、記錄介質(zhì)、伺服機(jī)構(gòu)和在讀/寫信道中使用的信號處理技術(shù)等。在這些因素中，利用PRML(Partial Response Maximum Likelihood，局部響應(yīng)最大似然性)檢測的信號處理技術(shù)已經(jīng)對在現(xiàn)代磁盤驅(qū)動設(shè)備中見到的已經(jīng)提高的存儲容量和很高的存取速度做出了很大貢獻(xiàn)。
在磁盤驅(qū)動設(shè)備的通用讀/寫信道電路中的讀信道電路包括用于對由設(shè)備的讀/寫磁頭產(chǎn)生的模擬讀信號進(jìn)行最初處理的部件。該處理提供自動增益控制(AGC)放大、濾波、均衡化以及模數(shù)轉(zhuǎn)換等。
每個讀/寫磁頭產(chǎn)生或檢測在作為磁通區(qū)域的磁盤上的電磁場或磁編碼。在電磁場中有或沒有磁通翻轉(zhuǎn)代表存儲在磁盤上的數(shù)據(jù)。磁通翻轉(zhuǎn)是在磁盤的相鄰區(qū)域上的磁通變化。有或沒有磁通翻轉(zhuǎn)對應(yīng)于診斷輸入信號的二進(jìn)制的1和0。為了將數(shù)據(jù)“寫”到磁盤上，電子部件接收來自主機(jī)設(shè)備的數(shù)據(jù)并且將該數(shù)據(jù)譯為磁編碼。磁頭將磁編碼傳輸?shù)酱疟P的一部分。為了從磁盤中“讀”數(shù)據(jù)，使磁頭位于靠近磁盤的具有需要的磁編碼的部分。磁頭檢測并且傳輸來自磁盤的磁編碼。電子部件將磁編碼翻譯為數(shù)據(jù)，數(shù)據(jù)被傳輸?shù)街鳈C(jī)設(shè)備。主機(jī)設(shè)備可以是個人計算機(jī)或其它電子設(shè)備。電子部件可以應(yīng)用檢錯和校正算法以確保準(zhǔn)確地存儲和從磁盤取出數(shù)據(jù)。為了提高磁盤驅(qū)動器上的數(shù)據(jù)存儲密度，已經(jīng)開發(fā)了這樣的磁阻和磁感應(yīng)讀/寫磁頭，其具有檢測幅值更小的磁信號的靈敏度并且具有增強(qiáng)的信號分辨力。
一般情況下，硬盤驅(qū)動器通過“峰值檢測”讀取數(shù)據(jù)，即檢測當(dāng)磁盤上的磁通翻轉(zhuǎn)在讀/寫磁頭之下經(jīng)過讀/寫磁頭時產(chǎn)生的電壓峰值。但是，隨著密度轉(zhuǎn)速增加，已經(jīng)開發(fā)了局部響應(yīng)最大相似性(PRML)算法以改進(jìn)峰值檢測。在翻譯由讀/寫磁頭檢測的磁信號的磁盤驅(qū)動電子電路中實施PRML。PRML磁盤驅(qū)動器讀取由存儲在磁盤上的磁通翻轉(zhuǎn)產(chǎn)生的模擬波形。與尋找表示磁通翻轉(zhuǎn)的峰值不同，PRML對模擬波形進(jìn)行數(shù)字采樣(算法的“局部響應(yīng)”部分)，并且應(yīng)用信號處理方法確定由波形代表的位模式(算法的“最大相似性”部分)。因此，在PRML數(shù)據(jù)信道中，要求規(guī)范化的讀回信號幅值，以進(jìn)行適當(dāng)?shù)臄?shù)據(jù)檢測。通常，在模擬信號路徑中使用可變增益放大器(variable gainamplifier，VGA)，以調(diào)節(jié)讀回信號的比例。為了對VGA進(jìn)行增益校正，已知的PRML信道需要模擬包絡(luò)檢測器電路，以檢測輸入的讀回信號的幅值。
由于材料和制作方面的不同，每個磁頭將具有不同特性的信號輸出電平。必須通過調(diào)節(jié)磁頭放大器的增益使該電平規(guī)范化，從而使幅值檢測電路將具有相同的信號余量。為了適當(dāng)?shù)剡M(jìn)行這種規(guī)范化調(diào)節(jié)，必須使用具有準(zhǔn)確已知記錄幅值的特殊記錄的磁帶。
在某些系統(tǒng)中，通過在必須周期性重復(fù)調(diào)節(jié)的放大器上提供增益調(diào)節(jié)，并且通過對讀/寫、速度和密度的每種組合提供不同的信號幅值的檢測閾值電平，已經(jīng)解決了這些問題。但是，這些閾值電平是固定并且不能改變以針對介質(zhì)涂層類型、磨損或信號隨時間衰減進(jìn)行調(diào)節(jié)。此外，這些固定閾值要求在幅值檢測可靠之前，通過調(diào)節(jié)其放大器的增益，必須非常準(zhǔn)確地使每個磁頭的輸出規(guī)范化。
幅值檢測是用于數(shù)字?jǐn)?shù)據(jù)記錄的磁帶系統(tǒng)的讀電路的重要部分，數(shù)字?jǐn)?shù)據(jù)記錄橫跨磁帶平行地記錄多個軌跡。在這種類型的系統(tǒng)中，廣泛使用了檢錯和校正方法，如跨平行軌跡的奇偶校驗或者在單個軌跡中的數(shù)據(jù)位的奇偶校驗。幅值減小是軌跡出錯的重要指示器，于是，可以使用校正方法對軌跡進(jìn)行校正，以避免被迫返回原位或再次讀取數(shù)據(jù)。
PRML電子線路用于對PRML讀/寫信道進(jìn)行校準(zhǔn)和調(diào)諧。例如，需要對VGA增益進(jìn)行校準(zhǔn)，以保證準(zhǔn)確的數(shù)據(jù)檢測并且提供按照整體和讀轉(zhuǎn)換器的運行條件的識別。為了校準(zhǔn)VGA增益，在讀信道中向VGA提供讀回信號。于是，可以檢測與放大電路的環(huán)路增益有關(guān)的電壓信號，并且將其與對應(yīng)于數(shù)字字值的許多控制電壓信號進(jìn)行比較。數(shù)字字值與等于檢測到的電壓信號的控制電壓信號有關(guān)，檢測到的電壓信號代表讀回信號的相對幅值。然后，通過給增益調(diào)節(jié)放大器的信號輸入施加與預(yù)先建立的增益值有關(guān)的參考電壓信號，可以確定VGA的增益特性?？梢杂羞x擇地給用于每個參考電壓信號的放大器施加控制電壓信號，直到放大器的輸出電壓信號與預(yù)先建立的參考電壓信號大致相等為止。
為了簡化校準(zhǔn)過程，許多硬盤驅(qū)動器都包括一個附加的數(shù)模轉(zhuǎn)換器(DAC)和一個附加的模數(shù)轉(zhuǎn)換器(ADC)，用于對讀/寫信道進(jìn)行診斷測試。這些DAC和ADC是除了用于在讀寫信道中進(jìn)行讀和寫操作的其它數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器以外另加的。但是，這些ADC的設(shè)計提高了對硬件的要求并且由此增加了讀/寫信道的尺寸和成本。此外，在存儲設(shè)備如磁盤驅(qū)動器中測量磁頭的幅值是非常困難的，這是由于如溫度變化、磁頭磨損等因素對于估算讀回信號幅值的精度會產(chǎn)生不利影響。
邏輯控制器可以被用于控制VGA增益并且將已知的輸入信號和可選擇的ADC輸出代碼相關(guān)。但是，對具有來自增益環(huán)的實際VGA增益代碼的特征化值的校正仍然是個問題。
由此可見，需要一種用于利用增益環(huán)提供磁頭幅值特征化的設(shè)備。

發(fā)明內(nèi)容
為了克服上述現(xiàn)有技術(shù)中的限制，并且克服當(dāng)閱讀和理解本說明時變得清楚的其它限制，本發(fā)明披露了一種用于利用增益環(huán)提供磁頭幅值特征化的設(shè)備。
通過利用DAC在讀信道的前端將已知信號施加到可變增益放大器，本發(fā)明解決了上述問題。根據(jù)提供給DAC的信號、從ADC接收的ADC代碼擴(kuò)展以及由增益控制環(huán)提供的增益代碼，控制器確定讀磁頭信道的幅值。
按照本發(fā)明的原理的數(shù)據(jù)信道包括可變增益放大器(VGA)，用于接收輸入信號并且生成VGA輸出；數(shù)模轉(zhuǎn)換器(DAC)電路，與VGA耦合，用于向VGA提供理想的輸入信號；增益控制環(huán)，與VGA耦合，用于驅(qū)動VGA，以便將VGA的增益鎖定在所提供的理想輸入信號；模數(shù)轉(zhuǎn)換器(ADC)，與VGA耦合，用于響應(yīng)VGA的輸出，提供代表ADC代碼擴(kuò)展的數(shù)字輸出；以及控制器，與VGA耦合，用于驅(qū)動DAC以向VGA提供理想的輸入信號并且生成用于控制ADC的控制信號，該控制器還用于根據(jù)提供給DAC的信號、從ADC接收的ADC代碼擴(kuò)展以及由增益控制環(huán)提供的增益代碼，確定讀磁頭信道的幅值。
在本發(fā)明的另一個實施例中，提供了用于讀信道的模擬前端。該模擬前端包括模擬處理電路，用于接收讀信號；數(shù)模轉(zhuǎn)換器(DAC)，與模擬處理電路耦合，用于向模擬處理電路提供高、低控制信號，以產(chǎn)生預(yù)定的模擬處理電路輸出信號；可變增益放大器(VGA)，與模擬處理電路耦合，用于利用VGA的增益代碼對預(yù)定的模擬處理電路輸出信號進(jìn)行處理，以產(chǎn)生經(jīng)過放大的信號；模數(shù)轉(zhuǎn)換器(ADC)，與VGA耦合，用于響應(yīng)放大的信號產(chǎn)生ADC代碼擴(kuò)展；增益控制環(huán)，與VGA耦合，用于驅(qū)動VGA，以將VGA的增益鎖定在來自DAC的輸入信號；存儲器，用于存儲兩個輸入信號的幅值、與兩個輸入信號有關(guān)的ADC代碼擴(kuò)展以及來自與兩個輸入信號和對應(yīng)的高、低DAC控制信號有關(guān)的增益控制環(huán)的兩個VGA增益代碼；以及處理器，與存儲器耦合，用于利用根據(jù)兩個輸入信號的幅值、與兩個輸入信號有關(guān)的ADC代碼擴(kuò)展以及來自增益控制環(huán)的兩個VGA增益得到的等式，計算任何輸入信號的幅值。
在本發(fā)明的另一個實施例中，提供了磁性存儲設(shè)備。該磁性存儲設(shè)備包括磁性存儲介質(zhì)，用于在其上記錄數(shù)據(jù)；電動機(jī)，用于移動磁性存儲介質(zhì)；磁頭，在磁性存儲介質(zhì)上讀、寫數(shù)據(jù)；致動器，用于決定磁頭相對于磁性存儲介質(zhì)的位置；以及數(shù)據(jù)信道，用于對磁性存儲介質(zhì)上的經(jīng)過編碼的信號進(jìn)行處理，該數(shù)據(jù)信道包括可變增益放大器(VGA)，用于接收輸入信號并且生成VGA輸出；數(shù)模轉(zhuǎn)換器(DAC)電路，與VGA耦合，用于向VGA提供理想的輸入信號；增益控制環(huán)，與VGA耦合，用于驅(qū)動VGA，以便將VGA的增益鎖定在所提供的理想輸入信號；模數(shù)轉(zhuǎn)換器(ADC)，與VGA耦合，用于響應(yīng)VGA的輸出，提供代表ADC代碼擴(kuò)展的數(shù)字輸出；以及控制器，與VGA耦合，用于驅(qū)動DAC以向VGA提供理想的輸入信號并且生成用于控制ADC的控制信號，該控制器還用于根據(jù)提供給DAC的信號、從ADC接收的ADC代碼擴(kuò)展以及由增益控制環(huán)提供的增益代碼，確定讀磁頭信道的幅值。
在本發(fā)明的另一個實施例中，提供了數(shù)據(jù)信道。該數(shù)據(jù)信道包括用于放大輸入信號的裝置；與用于放大的裝置耦合的裝置，用于給用于放大的裝置提供理想的輸入信號；與用于放大的裝置耦合的裝置，用于驅(qū)動用于放大的裝置，以將用于放大的裝置的增益鎖定在所提供的理想輸入信號；與用于放大的裝置耦合的裝置，用于響應(yīng)經(jīng)過放大的輸入信號，提供代表ADC代碼擴(kuò)展的數(shù)字輸出；以及與用于放大的裝置耦合的裝置，用于驅(qū)動用于提供理想輸入信號的裝置并且用于生成用于對用于提供數(shù)字輸出的裝置進(jìn)行控制的控制信號，用于提供理想輸入信號和用于生成控制信號的裝置根據(jù)ADC代碼擴(kuò)展和由用于驅(qū)動用于放大的裝置的裝置提供的增益代碼，確定讀磁頭信道的幅值。
在本發(fā)明的另一個實施例中，提供了磁性存儲設(shè)備。該磁性存儲設(shè)備包括用于在其上數(shù)據(jù)記錄的裝置；用于移動用于記錄數(shù)據(jù)的裝置的裝置；用于在用于記錄數(shù)據(jù)的裝置上讀、寫數(shù)據(jù)的裝置；用于決定用于讀、寫的裝置相對于用于記錄數(shù)據(jù)的裝置的位置的裝置；以及用于處理來自用于記錄的裝置的經(jīng)過編碼的信號的裝置，這個用于處理經(jīng)過編碼的信號的裝置包括用于放大輸入信號的裝置；與用于放大的裝置耦合的裝置，用于給用于放大的裝置提供理想輸入信號；與用于放大的裝置耦合的裝置，用于驅(qū)動用于放大的裝置，將用于放大的裝置的增益鎖定在所提供的理想輸入信號；與用于放大的裝置耦合的裝置，用于響應(yīng)經(jīng)過放大的輸入信號，提供代表ADC代碼擴(kuò)展的數(shù)字輸出；以及與用于放大的裝置耦合的裝置，用于驅(qū)動用于提供理想輸入信號的裝置并且用于生成用于對用于提供數(shù)字輸出的裝置進(jìn)行控制的控制信號，用于提供理想輸入信號和用于生成控制信號的裝置根據(jù)ADC代碼擴(kuò)展和由用于驅(qū)動用于放大的裝置的裝置提供的增益代碼，確定讀磁頭信道的幅值。
利用在所附權(quán)利要求中的特性，指出了表現(xiàn)本發(fā)明的特征的這些和各種其它新穎的優(yōu)點和特性，并且這些和各種其它新穎的優(yōu)點和特性構(gòu)成了本發(fā)明的一部分。但是，為了更好地理解本發(fā)明、其優(yōu)點以及通過使用它達(dá)到的目的，應(yīng)該參照構(gòu)成了本發(fā)明的一部分的附圖和伴隨描述的內(nèi)容，其中示出和描述了按照本發(fā)明的設(shè)備的特定例子。


參照附圖，其中，相同的標(biāo)號始終表示對應(yīng)的部分圖1示出了按照本發(fā)明實施例的存儲系統(tǒng)；
圖2為按照本發(fā)明實施例的磁盤驅(qū)動設(shè)備的框圖；圖3為圖2的讀/寫信道電路的框圖；圖4為代表按照本發(fā)明實施例的讀信道的模擬子模塊和控制邏輯電路的框圖；圖5示出了按照本發(fā)明實施例的，用于檢測來自ADC的閾值電壓代碼的特征化引擎；并且圖6為按照本發(fā)明實施例的，用于利用增益環(huán)進(jìn)行磁頭幅值特征化的操作的詳細(xì)流程圖。
具體實施例方式
在以下對實施例的描述中，對構(gòu)成了這些實施例的一部分的附圖進(jìn)行參照，在附圖中示出了可以在其中實施本發(fā)明的特定實施例。應(yīng)該理解，可以利用其它實施例，這是由于可以在不脫離本發(fā)明的范圍的情況下改變結(jié)構(gòu)。
本發(fā)明提供了用于利用增益環(huán)進(jìn)行磁頭幅值特征化的設(shè)備。本發(fā)明利用增益控制環(huán)驅(qū)動VGA，以將VGA的增益鎖定到所提供的理想輸入信號。模數(shù)轉(zhuǎn)換器(ADC)響應(yīng)VGA的輸出，提供代表ADC代碼擴(kuò)展的數(shù)字輸出?？刂破黩?qū)動DAC以向VGA提供理想的輸入信號，并且，控制器生成用于控制ADC的控制信號，此外，控制器還根據(jù)提供給DAC的信號、從ADC接收的ADC代碼擴(kuò)展和由增益控制環(huán)提供的增益代碼，確定讀磁頭信道的幅值。
圖1示出了按照本發(fā)明實施例的存儲系統(tǒng)100。在圖1中，轉(zhuǎn)換器110受致動器120的控制。致動器120控制轉(zhuǎn)換器110的位置。轉(zhuǎn)換器110在磁性介質(zhì)130上讀、寫數(shù)據(jù)。讀/寫信號經(jīng)過數(shù)據(jù)信道140。信號處理器系統(tǒng)150對致動器120進(jìn)行控制并且對數(shù)據(jù)信道140的信號進(jìn)行處理。此外，介質(zhì)譯碼器160受信號處理器系統(tǒng)的控制，以使磁性介質(zhì)130相對于轉(zhuǎn)換器110移動。然而，這不意味著本發(fā)明限于存儲系統(tǒng)100的具體類型或者限于在存儲系統(tǒng)100中使用的介質(zhì)130的類型。
圖2為按照本發(fā)明實施例的磁盤驅(qū)動設(shè)備200的框圖。在圖2中，由主軸馬達(dá)234使磁盤210旋轉(zhuǎn)，磁頭212位于磁盤210的表面。磁頭212安裝在從E形部件裝置214向磁盤210伸出的對應(yīng)的伺服臂上。部件裝置214具有相關(guān)的旋轉(zhuǎn)音圈致動器230，旋轉(zhuǎn)音圈致動器230使部件裝置214移動并由此改變磁頭212的位置，磁頭212用于將數(shù)據(jù)從一個或多個磁盤210上的指定位置讀出或?qū)?shù)據(jù)寫到一個或多個磁盤210上的指定位置。
在讀操作期間，前置放大器216對由磁頭212拾取的信號進(jìn)行前置放大并由此給讀/寫信道電路218提供經(jīng)過放大的信號。在寫操作期間，前置放大器216將來自讀/寫信道電路218的經(jīng)過編碼的寫數(shù)據(jù)信號傳送到磁頭212。在進(jìn)行讀操作的過程中，讀/寫信道電路218從由前置放大器216提供的讀信號中檢測數(shù)據(jù)脈沖，并且對數(shù)據(jù)脈沖進(jìn)行解碼。讀/寫信道電路218將經(jīng)過解碼的數(shù)據(jù)脈沖傳送到磁盤數(shù)據(jù)控制器(disk data controller，DDC)220。此外，讀/寫信道電路218還對從DDC 220接收的寫數(shù)據(jù)進(jìn)行解碼，并且將經(jīng)過解碼的數(shù)據(jù)提供給前置放大器216。
通過讀/寫信道電路218和前置放大器216，DDC 220既將從主計算機(jī)(未示出)接收的數(shù)據(jù)寫到磁盤210上，又將來自磁盤210的讀數(shù)據(jù)傳送到主計算機(jī)。DDC 220還起主計算機(jī)和微控制器224之間的接口的作用。緩沖RAM(隨機(jī)存取存儲器)222暫時存儲在DDC 220與主計算機(jī)、微控制器224和讀/寫信道電路218之間傳送的數(shù)據(jù)。微控制器224響應(yīng)來自主計算機(jī)的讀、寫命令，對軌跡搜索和軌跡跟蹤功能進(jìn)行控制。
ROM(只讀存儲器)226存儲用于微控制器224的控制程序以及各種設(shè)置值。伺服驅(qū)動器228響應(yīng)從對磁頭212的位置進(jìn)行控制的微控制器224生成的控制信號，生成用于驅(qū)動致動器230的驅(qū)動電流。驅(qū)動電流被加到致動器230的音圈上。致動器230根據(jù)從伺服驅(qū)動器228提供的驅(qū)動電流的方向和大小，確定磁頭212相對于磁盤210的位置。主軸馬達(dá)驅(qū)動器232按照從用于控制磁盤210的微控制器224生成的控制值，驅(qū)動用于使磁盤210旋轉(zhuǎn)的主軸馬達(dá)234。
圖3為圖2的讀/寫信道電路300的框圖。在圖3中，讀/寫信道電路300包括具有讀/寫裝置和記錄介質(zhì)的物理記錄信道338；用于將數(shù)據(jù)寫到記錄介質(zhì)上的寫信道電路340；以及用于從記錄介質(zhì)中讀取數(shù)據(jù)的讀信道電路342等。寫信道電路340由編碼器344、前置解碼器346和寫補(bǔ)償器348構(gòu)成。讀信道電路342包括模擬前端350、模數(shù)轉(zhuǎn)換器(ADC)354、均衡器356、Viterbi檢測器358和解碼器364等。
在操作中，編碼器344將輸入的、要被寫到記錄介質(zhì)上的數(shù)據(jù)320編碼為預(yù)定代碼。例如，通常將RLL(Run Length Limited，游程長度受限碼)代碼用作預(yù)定代碼，其中，相鄰的零的數(shù)量必須保持在指定的最大和最小值之間。
但是，本發(fā)明不意味著限于RLL，而是可以使用其它編碼。前置解碼器346包括在防錯傳播中。寫補(bǔ)償器348使由讀/寫磁頭引起的非線性影響減小。但是，由于實際的記錄信道響應(yīng)與這個傳輸函數(shù)不嚴(yán)格相符，因此總是需要進(jìn)行某些后續(xù)的均衡化。
模擬前端350對從磁盤讀出的模擬信號322進(jìn)行放大。從模擬前端350輸出的信號被模數(shù)(A/D)轉(zhuǎn)換器354轉(zhuǎn)換為離散數(shù)字信號。然后將產(chǎn)生的數(shù)字信號施加到均衡器356上，均衡器356適宜地對符號間干擾(inter-symbolinterference，ISI)進(jìn)行控制，從而生成理想的波形。Viterbi檢測器358接收從均衡器356輸出的經(jīng)過均衡化的信號，并且根據(jù)該經(jīng)過均衡化的信號生成經(jīng)過編碼的數(shù)據(jù)。解碼器364對從Viterbi檢測器358輸出的經(jīng)過編碼的數(shù)據(jù)進(jìn)行解碼，從而生成最終的讀數(shù)據(jù)324。
圖4為表示按照本發(fā)明實施例的讀信道400的模擬子模塊和控制邏輯電路的框圖。提供用于在輸入之間進(jìn)行切換的模擬開關(guān)或復(fù)用器410。這些輸入中的一個是讀信號。在復(fù)用器410的輸入端提供DAC 412。按照本發(fā)明的實施例，通過利用DAC 412建立已知幅值和已知頻率的模擬信號，DAC被用于對讀信道模擬電路進(jìn)行校準(zhǔn)。因此，DAC 412可以被用于通過讀信道400發(fā)送已知信號。
可變增益放大器(VGA)420接收由復(fù)用器410根據(jù)來自DAC 412的輸入提供的、已知幅值和頻率的輸入信號。VGA輸入信號被加給VGA 420，然后，通過整個讀路徑將增益鎖定到一組ADC代碼擴(kuò)展。確定用于這個信號幅值的VGA增益代碼。來自VGA 420的經(jīng)過放大的信號被傳遞給連續(xù)時間濾波器(Continuous Time Filter，CTF)440。CTF 440被配置為對噪音進(jìn)行濾除。提供CTF 440的輸出，用以驅(qū)動ADC 480。
增益環(huán)430接收ADC的輸出數(shù)據(jù)490并且提供用于控制VGA 420的控制信號。控制邏輯電路450包括峰峰值檢測器電路(未示出)，用于經(jīng)由增益控制環(huán)430對ADC的輸出代碼進(jìn)行測量。控制邏輯電路450給CTF 440、鎖相環(huán)460和可切換振蕩器(switchable oscillator，SOSC)470提供控制信號452、454和456。經(jīng)由鎖相環(huán)460給DAC 412提供時鐘，并且由SOSC 470給ADC提供時鐘?？刂七壿嬰娐?50還給復(fù)用器410提供選擇信號458，用于選擇特征化模式。因此，控制邏輯電路450對進(jìn)入讀信道的輸入進(jìn)行設(shè)置，由此允許對產(chǎn)生的ADC代碼進(jìn)行測量。
用于數(shù)據(jù)和用于伺服的，與用于兩種特征化幅值的VGA增益相對應(yīng)的兩個特征化結(jié)果，與數(shù)據(jù)或伺服VGA增益一起，允許例如由圖1的信號處理系統(tǒng)150、圖2的控制器224和/或控制邏輯電路450進(jìn)行一系列計算，以確定信道輸入的幅值。根據(jù)讀出的ADC輸出代碼490，可以推斷出給VGA 420的輸入信號的幅值，并且可以利用ADCpeak-to-peak代碼將ADC代碼擴(kuò)展轉(zhuǎn)換為ADC輸出的幅值。控制邏輯電路450使增益閾值與給定的ADCpeak-to-peak代碼相關(guān)。
圖5示出了按照本發(fā)明實施例的，用于測量ADC輸出代碼的峰峰值檢測器500。在進(jìn)行磁頭幅值特征化期間，由DAC生成如由磁頭幅值DAC的高、低代碼決定的，兩個不同的輸入幅值512、514，并且將輸入幅值512、514輸入到VGA。輸入信號512、514與閾值522、524比較。比較器510、520的輸出提供給存儲保持電路(Save&Hold)530、540。存儲保持電路530、540的輸出被用于確定DAC峰峰值550，DAC峰峰值550用于確定ADC輸出代碼。存儲保持電路530、540的輸出返回到比較器510、520，用作閾值信號522、524。
圖6為按照本發(fā)明實施例的，用于進(jìn)行磁頭幅值特征化的操作的詳細(xì)流程圖600。首先，在610，從“已知幅值”的DAC生成VGA輸入信號。
在620，該信號被加到VGA的輸入端，然后通過整個讀路徑將增益鎖定到設(shè)定的ADC代碼擴(kuò)展。這樣做允許增益環(huán)鎖住增益。在622，確定用于這個信號幅值的VGA增益代碼。然后，在630，從DAC生成較大的VGA輸入信號。在640，通過整個讀路徑將該信號再次鎖定到由增益環(huán)給定的ADC代碼擴(kuò)展。然后，在641，由增益環(huán)測量和記錄ADC峰峰值。在642，還確定用于這個信號的幅值的VGA增益代碼。
在650，在已知兩個輸入信號的幅值、ADC代碼擴(kuò)展和兩個VGA增益代碼的情況下，生成用于確定磁頭幅值的等式。在652，利用ADCpeak-to-peak代碼將ADC代碼擴(kuò)展轉(zhuǎn)換為以毫伏為單位的ADC輸出的幅值。然后，在654，磁頭幅值DAC的高、低代碼被轉(zhuǎn)換為它們對應(yīng)的以毫伏為單位的幅值。在656，計算兩個特征化幅值的增益，以分貝為單位。利用兩個特征化幅值的增益，在658計算斜率，然后在660確定截距。在662確定用于以毫伏為單位的輸入信號的幅值的等式。
如上所述，例如，可以由圖1的信號處理系統(tǒng)150和/或圖2的控制器224進(jìn)行磁頭幅值特征化。以下將描述按照本發(fā)明實施例的進(jìn)行磁頭幅值特征化的過程。
按照下式將ADC代碼擴(kuò)展轉(zhuǎn)換為以毫伏為單位的ADC輸出幅值利用增益環(huán)YADC＝ADCPk-Pk*ADC_LSB，式中，ADCPk-Pk是由增益環(huán)存儲在寄存器中的值的十進(jìn)制等效值。
然后，按照下式將磁頭幅值的DAC高、低代碼轉(zhuǎn)換為它們對應(yīng)的以毫伏為單位的幅值InputAmp1＝(2*DACLowCode+1)*DAC_LSBInputAmp2＝(2*DACHighCode+1)*DAC_LSB式中，DAC low code是可選擇寄存器磁頭幅值的DAC低代碼的十進(jìn)制等效值，而DAC high code是可選擇寄存器磁頭幅值的DAC高代碼的十進(jìn)制等效值。
按照下式計算兩個特征化幅值的以分貝為單位的增益Gain 1＝20*log(YADC/InputAmp 1)；Gain 2＝20*log(YADC/InputAmp 2)。
利用兩個特征化幅值的增益，按照下式計算斜率slope=Re sult1-Re sult2Gain1-Gain2]]>式中，Result1是磁頭幅值特征化結(jié)果1的十進(jìn)制等效值，Result 2是磁頭幅值特征化結(jié)果2的十進(jìn)制等效值，而Gain 1和Gain 2按照前面的運算進(jìn)行計算。于是，截距b等于Result1-slope*Gain 1。
按照下式確定輸入信號的以毫伏為單位的幅值A(chǔ)mplX＝(YADC/10((VGA Code X-b-slope)/(20*slope)))，式中，VGAcode是在正常伺服或數(shù)據(jù)模式中的增益和定時環(huán)的結(jié)果。
如上所述，利用為讀數(shù)據(jù)或伺服數(shù)據(jù)而配置的模擬前端可以進(jìn)行磁頭幅值特征化，由此允許在計算中使用數(shù)據(jù)和伺服兩個VGA增益的結(jié)果來尋找信道的輸入幅值。在進(jìn)行磁頭特征化期間，由DAC生成如由磁頭幅值DAC的高、低代碼決定的兩個不同的輸入幅值，并且將其輸入到VGA，VGA將增益加在這些信號上，直到ADC被增益環(huán)鎖住為止。由該增益環(huán)來測量和記錄ADC峰峰值。
與用于兩個特征化幅值的VGA增益對應(yīng)的兩個特征化結(jié)果連同數(shù)據(jù)或伺服VGA增益一起允許進(jìn)行用于確定信道輸入幅值的一系列計算。通過利用均衡化而產(chǎn)生的分支發(fā)出的讀操作來進(jìn)行幅值測量將導(dǎo)致用于任何數(shù)據(jù)模式的接近均勻的數(shù)據(jù)VGA增益結(jié)果。這是由于在CTF和DFIR中，16態(tài)均衡化增強(qiáng)了頻率較高的信號并且削弱了頻率較低的信號。由于幾乎沒有模式相關(guān)性，因此這樣的結(jié)果有利于在磁頭再次初始化期間對磁頭幅值進(jìn)行監(jiān)控。
通過用被激活的異步磁鐵將測試軌跡寫到要求的磁性長度上，可以進(jìn)行利用包絡(luò)檢測器按照空閑模式來測量磁頭幅值的另一種操作?？臻e的包絡(luò)檢測器被激活并且合成器被設(shè)置為數(shù)據(jù)速率比采樣的讀回信號高10％到20％。對于同步字段的VGA增益來說，這個過程可以提供約+/-2LSB的可重復(fù)性。
可以在計算機(jī)可讀介質(zhì)或載體中，例如在圖1中示出的一個或多個固定和/或可移動數(shù)據(jù)存儲設(shè)備188或其它數(shù)據(jù)存儲或數(shù)據(jù)通信設(shè)備中，具體實施參照圖1-6描述的處理。計算機(jī)程序190可以被載入存儲器170，以對用于執(zhí)行計算機(jī)程序190的處理器172進(jìn)行配置。計算機(jī)程序190包括這樣的指令，當(dāng)圖1的處理器172讀取并且執(zhí)行這些指令時，這些指令使設(shè)備執(zhí)行對于執(zhí)行本發(fā)明的實施例的步驟或要素來說所需要的步驟。
出于示出和說明的目的，已經(jīng)對本發(fā)明的典型實施例進(jìn)行了以上描述。但這不意味著是無遺漏的或?qū)⒈景l(fā)明嚴(yán)格地限制于所披露的形式。依據(jù)上述思路可以進(jìn)行許多修改或改變。這意味著本發(fā)明的范圍不由本詳細(xì)說明進(jìn)行限制，而受所附權(quán)利要求的限制。
權(quán)利要求
1.一種數(shù)據(jù)信道，包括可變增益放大器(VGA)，用于接收輸入信號并且生成VGA輸出；數(shù)模轉(zhuǎn)換器(DAC)電路，與所述VGA耦合，用于向所述VGA提供理想的輸入信號；增益控制環(huán)，與所述VGA耦合，用于驅(qū)動所述VGA，以便將所述VGA的增益鎖定在所提供的理想輸入信號；模數(shù)轉(zhuǎn)換器(ADC)，與所述VGA耦合，用于響應(yīng)所述VGA的輸出，提供代表ADC代碼擴(kuò)展的數(shù)字輸出；以及控制器，與所述VGA耦合，用于驅(qū)動所述DAC以向所述VGA提供理想的輸入信號并且生成用于控制所述ADC的控制信號，該控制器還用于根據(jù)提供給所述DAC的信號、從所述ADC接收的ADC代碼擴(kuò)展以及由所述增益控制環(huán)提供的增益代碼，確定讀磁頭的信道幅值。
2.如權(quán)利要求1所述的數(shù)據(jù)信道，其中，所述DAC電路還包括模擬處理設(shè)備，用于響應(yīng)所述DAC的輸出，向所述VGA提供預(yù)定輸出信號。
3.如權(quán)利要求2所述的數(shù)據(jù)信道，其中，所述模擬處理設(shè)備包括模擬開關(guān)，用于在輸入信號之間進(jìn)行選擇。
4.如權(quán)利要求3所述的數(shù)據(jù)信道，其中，在輸入信號之間進(jìn)行的選擇提供了具有預(yù)定高、低幅值的輸出信號。
5.如權(quán)利要求1所述的數(shù)據(jù)信道，其中，所述控制器使所述DAC向所述VGA提供高、低代碼，其中，所述VGA給這兩個信號施加增益，所述VGA施加增益直到所述ADC的輸出達(dá)到由預(yù)定的ADCpeak-to-peak代碼確定的電平為止。
6.如權(quán)利要求1所述的數(shù)據(jù)信道，還包括連續(xù)時間濾波器，該連續(xù)時間濾波器使得能夠利用數(shù)據(jù)濾波進(jìn)行一次磁頭幅值特征化，并且利用伺服濾波再次進(jìn)行磁頭幅值特征化，以生成數(shù)據(jù)VGA增益值和伺服VGA增益值，所述數(shù)據(jù)VGA增益值和伺服VGA增益值被用于確定所述數(shù)據(jù)信道的輸入幅值。
7.如權(quán)利要求1所述的數(shù)據(jù)信道，其中，所述控制器利用ADCpeak-to-peak代碼將ADC代碼擴(kuò)展轉(zhuǎn)換為ADC輸出的幅值。
8.一種模擬前端，用于讀信道，該模擬前端包括模擬處理電路，用于接收讀信號；數(shù)模轉(zhuǎn)換器(DAC)，與所述模擬處理電路耦合，用于給所述模擬處理電路提供高、低控制信號，以產(chǎn)生預(yù)定的模擬處理電路輸出信號；可變增益放大器(VGA)，與所述模擬處理電路耦合，用于利用VGA增益代碼對預(yù)定的模擬處理電路輸出信號進(jìn)行處理，以產(chǎn)生經(jīng)過放大的信號；模數(shù)轉(zhuǎn)換器(ADC)，與所述VGA耦合，用于響應(yīng)所述經(jīng)過放大的信號，產(chǎn)生ADC代碼擴(kuò)展；增益控制環(huán)，與所述VGA耦合，用于驅(qū)動所述VGA，以將所述VGA的增益鎖定到來自所述DAC的輸入信號；存儲器，用于存儲兩個輸入信號的幅值、與這兩個輸入信號有關(guān)的ADC代碼擴(kuò)展以及來自與這兩個輸入信號和對應(yīng)的高、低DAC控制信號有關(guān)的所述增益控制環(huán)的兩個VGA增益代碼；以及處理器，與所述存儲器耦合，用于利用根據(jù)所述兩個輸入信號的幅值、與所述兩個輸入信號有關(guān)的ADC代碼擴(kuò)展以及來自所述增益控制環(huán)的兩個VGA增益代碼導(dǎo)出的等式，計算任何輸入信號的幅值。
9.如權(quán)利要求8所述的數(shù)據(jù)信道，其中，所述模擬處理電路按照由所述處理器提供的選擇信號在輸入信號之間進(jìn)行選擇。
10.如權(quán)利要求8所述的數(shù)據(jù)信道，還包括連續(xù)時間濾波器，該連續(xù)時間濾波器能夠利用數(shù)據(jù)濾波進(jìn)行一次磁頭幅值特征化，并且利用伺服濾波再次進(jìn)行磁頭幅值特征化，以生成數(shù)據(jù)VGA增益值和伺服VGA增益值，所述數(shù)據(jù)VGA增益值和伺服VGA增益值被用于確定所述數(shù)據(jù)信道的輸入幅值。
11.如權(quán)利要求8所述的數(shù)據(jù)信道，其中，所述處理器利用ADCpeak-to-peak代碼將ADC代碼擴(kuò)展轉(zhuǎn)換為ADC輸出的幅值。
12.一種磁性存儲設(shè)備，包括磁性存儲介質(zhì)，用于在其上記錄數(shù)據(jù)；電動機(jī)，用于移動所述磁性存儲介質(zhì)；磁頭，在所述磁性存儲介質(zhì)上讀、寫數(shù)據(jù)；致動器，用于決定所述磁頭相對于所述磁性存儲介質(zhì)的位置；以及數(shù)據(jù)信道，用于對所述磁性存儲介質(zhì)上的經(jīng)過編碼的信號進(jìn)行處理，該數(shù)據(jù)信道包括可變增益放大器(VGA)，用于接收輸入信號并且生成VGA輸出；數(shù)模轉(zhuǎn)換器(DAC)電路，與所述VGA耦合，用于向所述VGA提供理想的輸入信號；增益控制環(huán)，與所述VGA耦合，用于驅(qū)動所述VGA，以便將所述VGA的增益鎖定在所提供的理想輸入信號；模數(shù)轉(zhuǎn)換器(ADC)，與所述VGA耦合，用于響應(yīng)所述VGA的輸出，提供表示ADC代碼擴(kuò)展的數(shù)字輸出；以及控制器，與所述VGA耦合，該控制器驅(qū)動所述DAC，以向所述VGA提供理想輸入信號，并且，該控制器生成用于控制所述ADC的控制信號，該控制器還用于根據(jù)提供給該DAC的信號、從該ADC接收的ADC代碼擴(kuò)展以及由該增益控制環(huán)提供的增益代碼，確定讀磁頭信道的幅值。
13.如權(quán)利要求12所述的數(shù)據(jù)信道，其中，所述DAC電路還包括模擬處理設(shè)備，用于響應(yīng)DAC的輸入，向所述VGA提供預(yù)定輸出信號。
14.如權(quán)利要求13所述的數(shù)據(jù)信道，其中，所述模擬處理設(shè)備包括模擬開關(guān)，用于在輸入信號之間提供選擇。
15.如權(quán)利要求14所述的數(shù)據(jù)信道，其中，在輸入信號之間進(jìn)行的選擇提供了具有預(yù)定高、低幅值的輸出信號。
16.如權(quán)利要求12所述的數(shù)據(jù)信道，其中，所述控制器使所述DAC向所述VGA提供高、低代碼，其中，所述VGA給兩個信號施加增益，所述VGA施加增益直到所述ADC的輸出達(dá)到由預(yù)定的ADCpeak-to-peak代碼確定的電平為止。
17.如權(quán)利要求12所述的數(shù)據(jù)信道，還包括連續(xù)時間濾波器，該連續(xù)時間濾波器使得能夠利用數(shù)據(jù)濾波進(jìn)行一次磁頭幅值特征化，并且利用伺服濾波再次進(jìn)行磁頭幅值特征化，以生成數(shù)據(jù)VGA增益值和伺服VGA增益值，所述數(shù)據(jù)VGA增益值和伺服VGA增益值被用于確定所述數(shù)據(jù)信道的輸入幅值。
18.如權(quán)利要求12所述的數(shù)據(jù)信道，其中，所述控制器利用ADCpeak-to-peak代碼將ADC代碼擴(kuò)展轉(zhuǎn)換為ADC輸出的幅值。
19.一種數(shù)據(jù)信道，包括用于放大輸入信號的裝置；與所述用于放大的裝置耦合的裝置，用于給所述用于放大的裝置提供理想輸入信號；與所述用于放大的裝置耦合的裝置，用于驅(qū)動所述用于放大的裝置，以將所述用于放大的裝置的增益鎖定到所提供的理想輸入信號；與所述用于放大的裝置耦合的裝置，用于響應(yīng)經(jīng)過放大的輸入信號，提供代表ADC代碼擴(kuò)展的數(shù)字輸出；以及與所述用于放大的裝置耦合的裝置，該裝置用于驅(qū)動所述用于提供理想輸入信號的裝置并且用于生成用于對所述用于提供數(shù)字輸出的裝置進(jìn)行控制的控制信號，所述用于提供理想輸入信號和用于生成控制信號的裝置根據(jù)ADC代碼擴(kuò)展和由所述用于驅(qū)動所述用于放大的裝置的裝置提供的增益代碼，確定讀磁頭信道的幅值。
20.一種磁性存儲設(shè)備，包括用于在其上記錄數(shù)據(jù)的裝置；用于移動所述用于記錄數(shù)據(jù)的裝置的裝置；用于在所述用于記錄數(shù)據(jù)的裝置上讀、寫數(shù)據(jù)的裝置；用于決定所述用于讀、寫的裝置相對于所述用于記錄數(shù)據(jù)的裝置的位置的裝置；以及用于處理來自所述用于記錄的裝置的經(jīng)過編碼的信號的裝置，這個用于處理經(jīng)過編碼的信號的裝置包括用于放大輸入信號的裝置；與所述用于放大的裝置耦合的裝置，用于給所述用于放大的裝置提供理想輸入信號；與所述用于放大的裝置耦合的裝置，用于驅(qū)動所述用于放大的裝置，將所述用于放大的裝置的增益鎖定在所提供的理想輸入信號；與所述用于放大的裝置耦合的裝置，用于響應(yīng)經(jīng)過放大的輸入信號，提供代表ADC代碼擴(kuò)展的數(shù)字輸出；以及與所述用于放大的裝置耦合的裝置，該裝置用于驅(qū)動所述用于提供理想輸入信號的裝置并且用于生成用于對所述用于提供數(shù)字輸出的裝置進(jìn)行控制的控制信號，所述用于提供理想輸入信號和用于生成控制信號的裝置根據(jù)ADC代碼擴(kuò)展和由所述用于驅(qū)動所述用于放大的裝置的裝置提供的增益代碼，確定讀磁頭信道的幅值。
全文摘要
本發(fā)明披露了一種利用增益環(huán)進(jìn)行磁頭幅值特征化的設(shè)備?？勺冊鲆娣糯笃?VGA)接收輸入信號并且生成VGA輸出信號。數(shù)模轉(zhuǎn)換器(DAC)電路向VGA提供理想輸入信號，而增益控制環(huán)驅(qū)動VGA，將VGA的增益鎖定在所提供的理想輸入信號。模數(shù)轉(zhuǎn)換器(ADC)響應(yīng)VGA輸出，提供代表ADC代碼擴(kuò)展的數(shù)字輸出。控制器驅(qū)動DAC向VGA提供理想輸入信號，并且該控制器還生成控制ADC的控制信號，該控制器還根據(jù)提供給DAC的信號、從ADC接收的ADC代碼擴(kuò)展以及由增益控制環(huán)提供的增益代碼確定讀磁頭信道的幅值。
文檔編號G11B5/09GK1697060SQ20051006674
公開日2005年11月16日 申請日期2005年4月30日 優(yōu)先權(quán)日2004年4月30日
發(fā)明者查德·E·米切爾, 維基·L·皮帕爾, 喬伊·M·波斯, 雷蒙德·A·里奇塔 申請人:日立環(huán)球儲存科技荷蘭有限公司