專利名稱：降低耦合噪聲的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，具體涉及用于降低耦合噪聲的半導(dǎo)體器件。
背景技術(shù)：
最近在諸如蜂窩式電話、PDA(個(gè)人數(shù)字助理)、數(shù)字?jǐn)z像機(jī)等的多媒體應(yīng)用方面的發(fā)展越來(lái)越需要密度更高的存儲(chǔ)器件。傳統(tǒng)存儲(chǔ)器包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)、靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)和非易失性存儲(chǔ)器(NVM)。非易失性存儲(chǔ)器可以包括掩模型只讀存儲(chǔ)器(ROM)、電可擦除可編程只讀存儲(chǔ)器(EEPROM)和閃速存儲(chǔ)器。非易失性存儲(chǔ)器在斷電的時(shí)候不會(huì)丟失數(shù)據(jù)，但一般不允許隨機(jī)存取，并且慢于易失性存儲(chǔ)器。
閃速存儲(chǔ)器可以通過(guò)組合可擦除可編程只讀存儲(chǔ)器(EPROM)和電可擦除可編程只讀存儲(chǔ)器(EEPROM)形成。閃速存儲(chǔ)器可以是NAND或NOR閃速存儲(chǔ)器。在閃速存儲(chǔ)器中，通過(guò)將不同電壓施加給每個(gè)閃速存儲(chǔ)單元，可以進(jìn)行擦除和編程操作。
由于對(duì)高密存儲(chǔ)器的更高要求，諸如閃速EEPROM之類的閃速存儲(chǔ)器已經(jīng)用在輔助存儲(chǔ)器中或需要連續(xù)更新的系統(tǒng)編程應(yīng)用中。閃速EEPROM還可以具有比傳統(tǒng)EEPROM更高的集成度。
但是，由于頁(yè)面緩沖器的讀出線之間的耦合噪聲，閃速存儲(chǔ)器可能存在讀出錯(cuò)誤。為了降低耦合噪聲和導(dǎo)致的讀出錯(cuò)誤，可以擴(kuò)大讀出節(jié)點(diǎn)之間的空間，或可以將信號(hào)線(例如，VDD或VSS線)插在讀出線之間。這兩種解決方案都存在需要增加存儲(chǔ)器芯片尺寸和/或增加制造成本的缺點(diǎn)。
參照?qǐng)D1，諸如NAND型閃速存儲(chǔ)器件之類的傳統(tǒng)閃速存儲(chǔ)器件可以包括用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元陣列10。存儲(chǔ)單元陣列10可以包括與相應(yīng)位線連接的數(shù)個(gè)單元串(可以稱為NAND串)。每個(gè)單元串可以包括與相應(yīng)位線連接的串選擇晶體管、與公用源極線連接的地選擇晶體管和串聯(lián)在串選擇晶體管和地選擇晶體管之間的存儲(chǔ)單元。
圖1例示了4對(duì)位線(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)，但是，任意數(shù)量(通常多于4對(duì))的位線都可以與存儲(chǔ)單元陣列10連接。每個(gè)位線對(duì)可以與相應(yīng)頁(yè)面緩沖器PB0、PB1、PB2和PB3電連接。
頁(yè)面緩沖器PB0、PB1、PB2和PB3的每一個(gè)可以起用于讀取/核實(shí)操作的讀出放大器的作用和起根據(jù)要為程序運(yùn)行編程的數(shù)據(jù)驅(qū)動(dòng)位線的驅(qū)動(dòng)器的作用。頁(yè)面緩沖器PB0、PB1、PB2和PB3可以相同，因此，頁(yè)面緩沖器PB0、PB1、PB2和PB3的組元可以用同一標(biāo)號(hào)表示，并且，只需要描述一個(gè)頁(yè)面緩沖器(例如，PB0)的配置。
頁(yè)面緩沖器PB0可以包括位線選擇與偏置電路22、預(yù)充電電路24和讀出與鎖存電路26。位線選擇與偏置電路22可以包括NMOS(N溝道金屬氧化物半導(dǎo)體)晶體管HT0、HT1、HT2和HT3。NMOS晶體管HT0可以連接在電源線VIRPWR和位線BL0_E之間并受控制信號(hào)VBLe控制。NMOS晶體管HT1可以連接在電源線VIRPWR和位線BL0_O之間并受控制信號(hào)VBLo控制。NMOS晶體管HT2可以連接在位線BL0_E和讀出節(jié)點(diǎn)SO0之間，而NMOS晶體管HT3可以連接在位線BL0_O和讀出節(jié)點(diǎn)SO0之間。NMOS晶體管HT2和HT3可以分別受控制信號(hào)BLSLTe和BLSLTo控制。NMOS晶體管HT0-HT3的每一個(gè)可以是具有例如大約28V的擊穿電壓的高壓晶體管。
預(yù)充電電路24可以包括PMOS晶體管LT0，PMOS晶體管LT0可以連接在電源電壓和讀出節(jié)點(diǎn)SO0(也可以稱為讀出線)之間和受控制信號(hào)PLOAD控制。
讀出與鎖存電路26可以包括NMOS晶體管LT1、LT2和LT3以及包括反相器INV0和INV1的鎖存器LAT。NMOS晶體管LT2和LT3可以串聯(lián)在鎖存器LAT的鎖存節(jié)點(diǎn)N2和地電壓之間。NMOS晶體管LT2的柵極可以與讀出節(jié)點(diǎn)SO0電連接，而NMOS晶體管LT3的柵極可以連接成接收控制信號(hào)PBLCH。NMOS晶體管LT1可以電連接在讀出節(jié)點(diǎn)SO0和鎖存器LAT的鎖存節(jié)點(diǎn)N1之間和受控制信號(hào)LCHDRV控制。鎖存節(jié)點(diǎn)N1可以用作頁(yè)面緩沖器數(shù)據(jù)輸入/輸出節(jié)點(diǎn)PB_DIO0，它與列解碼器60連接。NMOS晶體管LT0-LT3和構(gòu)成反相器INV0和INV1的PMOS和NMOS晶體管的每一個(gè)可以是具有例如大約7V的擊穿電壓的低壓晶體管。
如上所述，高壓晶體管可以用在每個(gè)頁(yè)面緩沖器PB0、PB1、PB2和PB3的位線選擇與偏置電路22中。這可能是因?yàn)橥ㄟ^(guò)存儲(chǔ)器陣列10的串選擇晶體管的源極區(qū)可以使施加給存儲(chǔ)單元陣列10的大容量(bulb)區(qū)的較高壓(例如，大約20V)傳遞到位線(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)。由于這個(gè)原因，每個(gè)頁(yè)面緩沖器PB0、PB1、PB2和PB3中的NMOS晶體管HT2和HT3可以由較高壓晶體管組成，以防止較高壓被傳遞到相應(yīng)預(yù)充電電路24和讀出與鎖存電路26。
類似地，每個(gè)頁(yè)面緩沖器PB0、PB1、PB2和PB3中的NMOS晶體管HT0和HT1可以由在擦除操作期間，可以抵抗較高壓被傳遞到相應(yīng)位線(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)的較高壓晶體管組成。
可以將高壓晶體管做成具有大約28V的擊穿電壓，而可以將低壓晶體管做成在P型/N型勢(shì)阱中具有大約7V的擊穿電壓。在下文中，將形成較高壓晶體管的區(qū)域稱為高壓區(qū)(或高壓電路區(qū))，并將形成較低壓晶體管的區(qū)域稱為低壓區(qū)(或低壓電路區(qū))。
在每個(gè)頁(yè)面緩沖器PB0、PB1、PB2和PB3中，相應(yīng)位線選擇與偏置電路22的NMOS晶體管可以在高壓區(qū)中形成，和相應(yīng)預(yù)充電電路24和讀出與鎖存電路26的MOS晶體管可以在低壓區(qū)中形成。
例如，參照?qǐng)D2a和圖2b，圖2a例示了描述圖1的閃速存儲(chǔ)器的讀取操作的時(shí)序圖，圖2b例示了圖1的頁(yè)面緩沖器PB0、PB1、PB2和PB3的示范性布局，頁(yè)面緩沖器PB0中位線選擇與偏置電路22的組元(即，高壓晶體管)可以位于高壓區(qū)30中，頁(yè)面緩沖器PB0中預(yù)充電電路24和讀出與鎖存電路26的組元(即，低壓晶體管)可以位于低壓區(qū)32中。類似地，頁(yè)面緩沖器PB1中位線選擇與偏置電路22的組元(即，高壓晶體管)也可以位于高壓區(qū)34中，而頁(yè)面緩沖器PB1中預(yù)充電電路24和讀出與鎖存電路26的組元(即，低壓晶體管)可以位于低壓區(qū)36中。其它頁(yè)面緩沖器例如PB2、PB3等的高壓晶體管也可以位于相應(yīng)高壓區(qū)38、42等中，其它頁(yè)面緩沖器的低壓晶體管也可以位于相應(yīng)低壓區(qū)40、44等中。
如圖2b所示，可以將高壓區(qū)30、34、38和42集體安排得與位線(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)更接近，和可以將低壓區(qū)32、36、40和44集體安排得離位線(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)更遠(yuǎn)一些。這樣安排的優(yōu)點(diǎn)是能夠減少高壓區(qū)和低壓區(qū)之間的勢(shì)阱空間的重復(fù)。如果不使用像如圖2所示的那一種那樣的安排，必須重復(fù)高壓區(qū)和低壓區(qū)之間的勢(shì)阱空間，從而增加了布局尺寸。
但是，當(dāng)將圖2b的頁(yè)面緩沖器布局用于頁(yè)面緩沖器PB0、PB1、PB2和PB3的讀出節(jié)點(diǎn)時(shí)，讀出線SO0、SO1、SO2和SO3可能從高壓區(qū)30、34、38和42延伸到低壓區(qū)32、36、40和44。這種布局可能引起在圖2a中更清楚地得到例示的讀出錯(cuò)誤。
如上所述，圖2a例示了像圖1的器件那樣的閃速存儲(chǔ)器件的讀取操作的時(shí)序圖。如圖所示，閃速存儲(chǔ)器件的讀取操作可以包括頁(yè)面緩沖器復(fù)位區(qū)間T0、位線預(yù)充電區(qū)間T1、讀出區(qū)間T2和鎖存區(qū)間T3。下面更詳細(xì)地描述每個(gè)區(qū)間。
在頁(yè)面緩沖器復(fù)位區(qū)間T0中，可以將控制信號(hào)VBLe、VBLo、BLSLTe、BLSLTo、LCHDRV和PLOAD設(shè)置成第一電平(例如，“高”電平)，和可以將地電壓供應(yīng)給電源線VIRPWR。這使位線BLi_E和BLi_O(i＝1-3)和鎖存節(jié)點(diǎn)N1與電源線VIRPWR連接。位線BLi_E和BLi_O和鎖存節(jié)點(diǎn)N1可以被設(shè)置成地電壓。也就是說(shuō)，位線BLi_E和BLi_O和鎖存節(jié)點(diǎn)N1可以在頁(yè)面緩沖器復(fù)位區(qū)間T0中得到復(fù)位。
假設(shè)選擇位線對(duì)的偶數(shù)位線BLi_E和不選擇它的奇數(shù)位線BLi_O，在位線預(yù)充電區(qū)間T1中，可以將控制信號(hào)VBLe、BLSLTo、LCHDRV和PLOAD設(shè)置成第二電平(例如，“低”電平)，而控制信號(hào)VBLo繼續(xù)保持在第一電平(高)上。控制信號(hào)BLSLTe可以被設(shè)置成大約1.5V的電壓。
在這些條件下，未選位線BLi_O可以通過(guò)相應(yīng)位線選擇與偏置電路22的NMOS晶體管HT1與電源線VIRPWR電連接。也就是說(shuō)，未選位線BLi_O上的放電電壓可以保持不變。
同時(shí)，隨著頁(yè)面緩沖器PB0-PB3的PMOS晶體管LT0導(dǎo)通，可以用電源電壓對(duì)讀出節(jié)點(diǎn)SO0-SO3充電。由于電壓為大約1.5V的控制信號(hào)BLSLTe被施加給頁(yè)面緩沖器PB0-PB3的NMOS晶體管HT2的柵極，用(1.5V-Vth)(Vth是NMOS晶體管的閾電壓)對(duì)所選位線BLi_E預(yù)充電。例如，可以用約0.8V對(duì)所選位線BLi_E預(yù)充電。
在讀出區(qū)間T2中，控制信號(hào)VBLe、VBLo、BLSLTo、LCHDRV和PLOAD可以保持在與在位線預(yù)充電區(qū)間T1中相同的狀況下，而控制信號(hào)BLSLTe被設(shè)置成第二(低)電平。這樣就關(guān)斷了頁(yè)面緩沖器PB0-PB3的NMOS晶體管HT2。在這種狀態(tài)下，可以根據(jù)與所選位線BLi_E連接的存儲(chǔ)單元的狀態(tài)(“導(dǎo)通”狀態(tài)或“關(guān)斷”狀態(tài))保持或降低所選位線BLi_E上的預(yù)充電電壓。如圖2a所示，假設(shè)導(dǎo)通狀態(tài)的存儲(chǔ)單元與所選位線BL0_E、BL2_E和BL3_E連接，和關(guān)斷狀態(tài)的存儲(chǔ)單元與所選位線BL1_E連接，因此，可以將所選位線BL0_E、BL2_E和BL3_E上的預(yù)充電電壓降低成地電壓，而可以保持所選位線BL1_E上的預(yù)充電電壓。
隨著控制信號(hào)PLOAD在鎖存區(qū)間T3中被設(shè)置成第一(高)電平，可以關(guān)斷頁(yè)面緩沖器PB0-PB3的PMOS晶體管LT0，致使讀出節(jié)點(diǎn)SO0、SO1、SO2和SO3被“浮置”。在這種狀況下，大約1.0V的電壓施加給控制信號(hào)BLSLTe。由于位線BL1_E上的預(yù)充電電壓保持不變，頁(yè)面緩沖器PB1的NMOS晶體管HT2被關(guān)斷。這是因?yàn)轫?yè)面緩沖器PB1中NMOS晶體管HT2的柵極-源極電壓Vgs(Vgs＝1.0V-0.8V＝0.2V)低于閾電壓(0.7V)。另一方面，由于位線BL0_E、BL2_E和BL3_E上的預(yù)充電電壓通過(guò)導(dǎo)通狀態(tài)的存儲(chǔ)單元放電，其它頁(yè)面緩沖器PB0、PB2和PB3的NMOS晶體管HT2導(dǎo)通。讀出節(jié)點(diǎn)SO0、SO2和SO3上的電壓可以從電源電壓放電到地電壓，而讀出節(jié)點(diǎn)SO1上的電壓保持不變。
這樣就迫使與讀出節(jié)點(diǎn)SO1連接的NMOS晶體管LT1導(dǎo)通，和迫使與讀出節(jié)點(diǎn)SO0、SO2和SO3連接的NMOS晶體管LT2關(guān)斷。其后，如圖2a所示，當(dāng)控制信號(hào)PBLCH被脈沖化時(shí)，頁(yè)面緩沖器PB0-PB3中鎖存器LT的值根據(jù)讀出節(jié)點(diǎn)SO0-SO3上電壓來(lái)定。
如上所述，在浮置狀態(tài)下讀出節(jié)點(diǎn)SO0-SO3上的電壓可以有選擇地從電源電壓改變成地電壓。浮置狀態(tài)下的讀出節(jié)點(diǎn)可能通過(guò)例如耦合電容受到相鄰讀出節(jié)點(diǎn)的電壓變化的影響。
如圖2b所示，由于相鄰讀出節(jié)點(diǎn)(或讀出線)可能被布置成在與位線垂直的方向重疊，在相鄰讀出線之間可能存在耦合電容(在圖2b中，C0-C2)。
當(dāng)相鄰讀出節(jié)點(diǎn)SO0和SO2上的電壓從電源電壓改變成地電壓時(shí)，浮置狀態(tài)的讀出節(jié)點(diǎn)SO1上的電壓降低了與耦合電容的耦合比(α)相對(duì)應(yīng)的電壓。可以將此稱為耦合噪聲或讀出噪聲。
如果浮置狀態(tài)的讀出節(jié)點(diǎn)SO1上的電壓因耦合噪聲變成低于NMOS晶體管LT2的斷路(trip)電壓，當(dāng)控制信號(hào)PBLCH被脈沖化時(shí)，在鎖存器LAT中可能鎖存著錯(cuò)誤數(shù)據(jù)。結(jié)果，對(duì)于如圖2所示的頁(yè)面緩沖器布局安排，相鄰讀出線(或節(jié)點(diǎn))之間的耦合噪聲可能引起讀出錯(cuò)誤。

發(fā)明內(nèi)容
本發(fā)明的示范性實(shí)施例旨在提供在不增加芯片面積的情況下使讀出節(jié)點(diǎn)之間的耦合噪聲降低或消除了的、包括例如閃速存儲(chǔ)器的半導(dǎo)體存儲(chǔ)器件。
本發(fā)明的示范性實(shí)施例旨在提供包括含有高壓元件的高壓區(qū)、含有低壓元件的低壓區(qū)和諸如低壓開(kāi)關(guān)晶體管之類的連接到高壓區(qū)和低壓區(qū)之間的開(kāi)關(guān)晶體管的半導(dǎo)體器件、半導(dǎo)體存儲(chǔ)器件或閃速存儲(chǔ)器。
在本發(fā)明的示范性實(shí)施例中，在高壓區(qū)中，相鄰讀出線在與高壓區(qū)中的位線垂直的方向不重疊。
在本發(fā)明的示范性實(shí)施例中，在高壓區(qū)中，相鄰讀出線相互隔得足夠開(kāi)。
在本發(fā)明的示范性實(shí)施例中，在高壓區(qū)中，相鄰讀出線不重疊。
在本發(fā)明的示范性實(shí)施例中，在高壓區(qū)中，相鄰讀出線不相互面對(duì)面。
在本發(fā)明的示范性實(shí)施例中，在高壓區(qū)中，相鄰讀出線在與位線垂直的方向階梯式地或?qū)堑嘏帕小?br> 在本發(fā)明的示范性實(shí)施例中，低壓區(qū)包括讀出線和高壓區(qū)不包括讀出線。
本發(fā)明的示范性實(shí)施例旨在提供半導(dǎo)體器件、半導(dǎo)體存儲(chǔ)器件、包括數(shù)個(gè)頁(yè)面緩沖器的閃速存儲(chǔ)器、閃速存儲(chǔ)器的一個(gè)或數(shù)個(gè)頁(yè)面緩沖器或用于閃速存儲(chǔ)器的電路。每個(gè)頁(yè)面緩沖器可以包括位線選擇與偏置電路、讀出與鎖存電路和諸如低壓開(kāi)關(guān)晶體管的開(kāi)關(guān)晶體管。


通過(guò)結(jié)合附圖，對(duì)本發(fā)明的優(yōu)選實(shí)施例進(jìn)行如下描述，可以更全面地了解本發(fā)明，給出這些附圖只是為了例示的目的，而不是為了限制本發(fā)明。
圖1例示了諸如NAND型閃速存儲(chǔ)器件之類的傳統(tǒng)閃速存儲(chǔ)器件；圖2a例示了描述圖1的閃速存儲(chǔ)器的讀取操作的時(shí)序圖；圖2b例示了諸如圖1的器件那樣的傳統(tǒng)閃速存儲(chǔ)器件的頁(yè)面緩沖器的示范性布局；圖3例示了根據(jù)本發(fā)明示范性實(shí)施例的閃速存儲(chǔ)器件的頁(yè)面緩沖器；圖4a例示了描述根據(jù)本發(fā)明示范性實(shí)施例的閃速存儲(chǔ)器的讀取操作的時(shí)序圖；圖4b例示了根據(jù)本發(fā)明示范性實(shí)施例的閃速存儲(chǔ)器件的頁(yè)面緩沖器的示范性布局；圖5例示了根據(jù)本發(fā)明另一個(gè)示范性實(shí)施例的閃速存儲(chǔ)器件的頁(yè)面緩沖器；圖6a例示了根據(jù)本發(fā)明示范性實(shí)施例的讀出與鎖存電路；圖6b例示了根據(jù)本發(fā)明示范性實(shí)施例的圖6a的讀出與鎖存電路的時(shí)序圖。
應(yīng)該注意到，這些圖形用于例示本發(fā)明示范性實(shí)施例的方法和器件的一般特征，以便描述這樣的示范性實(shí)施例。但是，這些圖沒(méi)有按比例畫出和不能精確地反映任何給定實(shí)施例的特征，不應(yīng)該被解釋為將示范性實(shí)施例的值的范圍或特性定義或限定為本發(fā)明的范圍。
尤其，為了清楚起見(jiàn)，層或區(qū)域的相對(duì)厚度和定位可能被縮小或夸大。并且，當(dāng)直接在參考層或基底上形成或在疊在參考層上的其它層或圖案上形成一層時(shí)，認(rèn)為該層是“在”另一個(gè)層或基底“上”形成。
具體實(shí)施例方式
圖3例示了根據(jù)本發(fā)明示范性實(shí)施例的閃速存儲(chǔ)器件的頁(yè)面緩沖器。如圖3所示，本發(fā)明的一個(gè)或多個(gè)頁(yè)面緩沖器PB0、PB1、PB2和PB3可以包括開(kāi)關(guān)晶體管LT4。在圖3中，與圖1中的那些相同的組元用相同的標(biāo)號(hào)標(biāo)記，因此，省略對(duì)它們的描述。
頁(yè)面緩沖器PB0、PB1、PB2和PB3每一個(gè)的開(kāi)關(guān)晶體管LT4可以是低壓晶體管，它在形成每個(gè)頁(yè)面緩沖器PB0、PB1、PB2和PB3的預(yù)充電電路24和讀出與鎖存電路26的低壓區(qū)(或低壓電路區(qū))內(nèi)形成。在每個(gè)頁(yè)面緩沖器電路中，開(kāi)關(guān)晶體管LT4的漏極可以通過(guò)相應(yīng)讀出線SOi(i＝0-3)與作為讀出晶體管的NMOS晶體管LT2的柵極電連接。開(kāi)關(guān)晶體管LT4的源極可以通過(guò)相應(yīng)位線到讀出線線段BL_SOi與NMOS晶體管HT2和HT3電連接。頁(yè)面緩沖器PB0、PB1、PB2和PB3的開(kāi)關(guān)晶體管LT4可以受控制信號(hào)BLSHF共同控制。
在根據(jù)本發(fā)明示范性實(shí)施例的閃速存儲(chǔ)器中，在讀取操作期間，將電源電壓施加給與所選位線連接的NMOS晶體管(HT2或HT3)的柵極，并且，在讀取操作的不同區(qū)間，將不同電壓施加給開(kāi)關(guān)晶體管LT4的柵極。
在示范性實(shí)施例中，在讀取操作期間，開(kāi)關(guān)晶體管LT4可以起上面結(jié)合圖1所述的NMOS晶體管(HT2或HT3)的作用，這意味著位線到讀出線線段BL_SOi可以用作所選位線的一部分，而不是用作讀出線的一部分。與圖2b不同，在沿著與位線垂直的方向相鄰的讀出線之間存在著少量或沒(méi)有可能引起耦合噪聲的耦合電容(在圖2b中被顯示成C0-C2)。
對(duì)于這種布局安排，由于相鄰讀出線相互隔得足夠開(kāi)，以致于在與位線垂直的方向不重疊，例如，不相互“面對(duì)面”(或階梯式地或?qū)堑嘏帕?，浮置狀態(tài)的讀出線不受相鄰讀出線的電壓變化(從電源電壓到地電壓或反之)的影響。
圖4a例示了描述圖3的閃速存儲(chǔ)器的讀取操作的時(shí)序圖，和圖4b例示了根據(jù)本發(fā)明示范性實(shí)施例的閃速存儲(chǔ)器件的頁(yè)面緩沖器的示范性布局結(jié)構(gòu)。標(biāo)號(hào)30、34、38和42表示高壓區(qū)(或高壓電路區(qū))，而標(biāo)號(hào)32、36、40和44表示低壓區(qū)(或低壓電路區(qū))。在頁(yè)面緩沖器PB0、PB1、PB2和PB3中，位線選擇與偏置電路22中的NMOS晶體管可以在高壓區(qū)中形成，而開(kāi)關(guān)晶體管LT4和預(yù)充電電路24和讀出與鎖存電路26的MOS晶體管可以在低壓區(qū)中形成。
例如，參照?qǐng)D4b，頁(yè)面緩沖器PB0的位線選擇與偏置電路22的組元(即，高壓晶體管)可以位于高壓區(qū)30中，而開(kāi)關(guān)晶體管LT4和預(yù)充電電路24和讀出與鎖存電路26的組元(即，低壓晶體管)可以位于低壓區(qū)32中。頁(yè)面緩沖器PB1的位線選擇與偏置電路22的組元(即，高壓晶體管)可以位于高壓區(qū)34內(nèi)，而開(kāi)關(guān)晶體管LT4和預(yù)充電電路24和讀出與鎖存電路26的組元(即，低壓晶體管)可以位于低壓區(qū)36中。其它頁(yè)面緩沖器的高壓晶體管也可以位于相應(yīng)高壓區(qū)38和42中，和其它頁(yè)面緩沖器的低壓晶體管(包括開(kāi)關(guān)晶體管LT4)可以位于低壓相應(yīng)低壓區(qū)40和44中。
盡管在圖3、4a和4b中未示出，但每個(gè)低壓區(qū)可以包括P型勢(shì)阱和N型勢(shì)阱。低壓NMOS晶體管(例如，LT1、LT2、LT3、LT4和反相器INV0和INV1的NMOS晶體管)可以在P型勢(shì)阱內(nèi)形成，和低壓晶體管(例如，LT0和反相器INV0和INV1的PMOS晶體管)可以在N型勢(shì)阱內(nèi)形成。
可以將高壓區(qū)30、34、38和42集體安排在與位線較接近的一個(gè)區(qū)域中和安排在一列中，和可以將低壓區(qū)32、36、40和44集體安排在遠(yuǎn)離位線的一個(gè)區(qū)域中和安排在一列中。如上所述，可以使高壓區(qū)和低壓區(qū)集體位于用于相同目的的相同通用位置中。
如圖4b所示，可以局部地將讀出線SO0、SO1、SO2和SO3只布置在相應(yīng)低壓區(qū)內(nèi)。尤其，可以局部地將讀出線SO0-SO3布置在相應(yīng)低壓區(qū)內(nèi)，使得在與位線垂直的方向不重疊(使得不相互“面對(duì)面”)。換句話說(shuō)，讀出線SO0-SO3可以被階梯式地或?qū)堑夭贾迷谙鄳?yīng)低壓區(qū)內(nèi)，使得在與位線垂直的方向不重疊。
可以局部地將讀出線SO0-SO3布置在相應(yīng)低壓區(qū)內(nèi)，使得相互具有相同或基本相同的長(zhǎng)度，或使得具有相互不同的長(zhǎng)度。于是，與如圖2b所示的那種不同，在沿著與位線垂直的方向相鄰的讀出線之間存在著少量或沒(méi)有可能引起耦合噪聲的耦合電容(在圖2b中，C0-C2)。
對(duì)于這種布局安排，由于相鄰讀出線相互隔得足夠開(kāi)，浮置狀態(tài)的任何讀出線不受相鄰讀出線的電壓變化(從電源電壓到地電壓或反之)的影響。
如上所述，盡管在讀出區(qū)間內(nèi)，在浮置狀態(tài)下讀出節(jié)點(diǎn)(或線)SO0-SO3上的電壓可能有選擇地從電源電壓改變成地電壓，浮置狀態(tài)的讀出節(jié)點(diǎn)不受相鄰讀出線的電壓變化的影響。
如上所述，圖4a例示了有關(guān)根據(jù)本發(fā)明示范性實(shí)施例的閃速存儲(chǔ)器件的讀取操作的時(shí)序圖，下面對(duì)此作更詳細(xì)描述。
在頁(yè)面緩沖器復(fù)位區(qū)間T0中，控制信號(hào)VBLe、VBLo、BLSLTe、BLSLTo、LCHDRV、PLOAD和BLSHF躍遷到第一電平(例如，“高”電平)，并將地電壓供應(yīng)給電源線VIRPWR。這使位線BLi_E和BLi_O(i＝1-3)和鎖存節(jié)點(diǎn)N1與電源線VIRPWR連接。位線BLi_E和BLi_O和鎖存節(jié)點(diǎn)N1可以被設(shè)置成地電壓，也就是說(shuō)，位線BLi_E和BLi_O和鎖存節(jié)點(diǎn)N1可以在頁(yè)面緩沖器復(fù)位區(qū)間T0中得到復(fù)位。假設(shè)選擇位線對(duì)的偶數(shù)位線BLi_E和不選擇它的奇數(shù)位線BLi_O。
在位線預(yù)充電區(qū)間T1中，可以將控制信號(hào)VBLe、BLSLTo、LCHDRV和PLOAD設(shè)置成第二電平(例如，“低”電平)，而控制信號(hào)VBLo和BLSLTe繼續(xù)保持在第一(高)電平上。此時(shí)，如圖4a所示，控制信號(hào)BLSHF可以被設(shè)置成具有大約1.5V的電壓。對(duì)于這些條件，未選位線BLi_O可以通過(guò)相應(yīng)位線選擇與偏置電路22的NMOS晶體管HT1與電源線VIRPWR電連接。也就是說(shuō)，未選位線BLi_O上的放電電壓保持不變。
同時(shí)，隨著頁(yè)面緩沖器PB0、PB1、PB2和PB3的PMOS晶體管導(dǎo)通，用電源電壓對(duì)讀出節(jié)點(diǎn)SO0-SO3充電。由于高電平的控制信號(hào)BLSLTe被施加給頁(yè)面緩沖器PB0、PB1、PB2和PB3的NMOS晶體管HT2的柵極，NMOS晶體管HT2導(dǎo)通，充分地對(duì)位線預(yù)充電。由于具有大約1.5V的電壓的控制信號(hào)BLSHF被施加給NMOS晶體管LT4的柵極，用(1.5V-Vth)(Vth是NMOS晶體管的閾電壓)對(duì)所選位線BLi E預(yù)充電。也就是說(shuō)，用大約0.8V對(duì)所選位線BLi_E預(yù)充電。
在讀出區(qū)間T2中，控制信號(hào)VBLe、VBLo、BLSLTe、BLSLTo、LCHDRV和PLOAD可以保持在與在位線預(yù)充電區(qū)間T1中相同的狀況下，而控制信號(hào)BLSHF被設(shè)置成地電壓的低電平。這樣就關(guān)斷了頁(yè)面緩沖器PB0-PB3的NMOS晶體管LT4。在這種狀態(tài)下，可以根據(jù)與所選位線BLi_E連接的存儲(chǔ)單元的狀態(tài)(“導(dǎo)通”狀態(tài)或“關(guān)斷”狀態(tài))保持或降低所選位線BLi_E上的預(yù)充電電壓。如圖4a所示，假設(shè)導(dǎo)通狀態(tài)的存儲(chǔ)單元與所選位線BL0_E、BL2_E和BL3_E連接，和關(guān)斷狀態(tài)的存儲(chǔ)單元與所選位線BL1_E連接，因此，可以將位線BL0_E、BL2_E和BL3_E上的預(yù)充電電壓降低成地電壓，而保持所選位線BL1_E上的預(yù)充電電壓不變。
隨著控制信號(hào)PLOAD在鎖存區(qū)間T3中被設(shè)置成第一(高)電平，可以關(guān)斷頁(yè)面緩沖器PB0-PB3的PMOS晶體管LT0，致使讀出節(jié)點(diǎn)SO0、SO1、SO2和SO3處于浮置狀態(tài)。在這種狀況下，可以將大約1.0V的電壓施加給控制信號(hào)BLSHF。由于位線BL1_E上的預(yù)充電電壓保持不變，頁(yè)面緩沖器PB1的NMOS晶體管HT2可以關(guān)斷。這是因?yàn)轫?yè)面緩沖器PB1中NMOS晶體管LT4的柵極-源極電壓Vgs(Vgs＝1.0V-0.8V＝0.2V)低于閾電壓(0.7V)。
另一方面，由于位線BL0_E、BL2_E和BL3_E上的預(yù)充電電壓通過(guò)導(dǎo)通狀態(tài)的存儲(chǔ)單元放電，其它頁(yè)面緩沖器PB0、PB2和PB3的NMOS晶體管LT4導(dǎo)通。如圖4a所示，讀出節(jié)點(diǎn)SO0、SO2和SO3上的電壓從電源電壓放電到地電壓，而讀出節(jié)點(diǎn)SO1上的電壓保持不變。這樣就迫使與讀出節(jié)點(diǎn)SO1連接的NMOS晶體管LT2導(dǎo)通，并迫使與讀出節(jié)點(diǎn)SO0、SO2和SO3連接的NMOS晶體管LT2關(guān)斷。其后，如圖4a所示，當(dāng)控制信號(hào)PBLCH被脈沖化時(shí)，頁(yè)面緩沖器PB0、PB1、PB2和PB3中鎖存器LAT的值可以根據(jù)讀出節(jié)點(diǎn)SO0-SO3上電壓來(lái)定。
如上所述，盡管在讀出區(qū)間中，在浮置狀態(tài)下讀出節(jié)點(diǎn)(或線)SO0-SO3上的電壓有選擇地從電源電壓改變成地電壓，但浮置狀態(tài)下的讀出節(jié)點(diǎn)不受相鄰讀出節(jié)點(diǎn)(或線)的電壓變化的影響。
如圖4b所示，由于相鄰讀出線(或節(jié)點(diǎn))被布置成在與位線垂直的方向不重疊(或不相互“面對(duì)面”)，在相鄰讀出線(或節(jié)點(diǎn))之間存在少量或沒(méi)有耦合電容(在圖2b中，C0-C2)。于是，耦合噪聲不會(huì)引起讀出錯(cuò)誤。
盡管在本發(fā)明的圖3的示范性實(shí)施例中，在圖4a和4b中例示了頁(yè)面緩沖器與4個(gè)位線對(duì)連接的布局結(jié)構(gòu)，但顯而易見(jiàn)，可以重復(fù)與如圖4a和4b所示相同的電路模式。
此外，在擦除操作中施加給開(kāi)關(guān)晶體管LT4的柵極的控制信號(hào)BLSHF可以被設(shè)置成電源電壓或地電壓。在程序運(yùn)行期間，控制信號(hào)BLSHF可以被設(shè)置成與電源電壓相同或比電源電壓高的電壓，以便根據(jù)存儲(chǔ)在鎖存器中的數(shù)據(jù)將電源電壓或地電壓供應(yīng)給位線。此外，在核實(shí)操作期間，可以與讀取操作相同地設(shè)置控制信號(hào)BLSHF。結(jié)果，可以容易地修改每個(gè)頁(yè)面緩沖器26的讀出與鎖存電路。
例如，參照?qǐng)D5，可以這樣實(shí)現(xiàn)每個(gè)頁(yè)面緩沖器中讀出與鎖存電路26的NMOS晶體管LT1，使其不與讀出線SOi(i＝0-3)連接，而是與位線到讀出線BL_SOi連接。在本例中，每個(gè)頁(yè)面緩沖器PB0、PB1、PB2和PB3的讀出線可以布置在相應(yīng)低壓區(qū)(或低壓電路區(qū))內(nèi)，以便相鄰讀出線被布置成在與位線垂直的方向不重疊(或不相互“面對(duì)面”)。
并且，參照?qǐng)D6a和6b，可以這樣實(shí)現(xiàn)讀出與鎖存電路26，使讀出節(jié)點(diǎn)SOi上的電壓可以通過(guò)NMOS晶體管LT5傳遞到鎖存器LAT。在這種情況下，鎖存器LAT可以受控制信號(hào)CSEN、CSENB、CLAT和CLATB控制，以鎖存通過(guò)晶體管LAT5傳遞的電壓(或數(shù)據(jù))。為了達(dá)到這個(gè)目的，如圖6a所示，可以通過(guò)控制信號(hào)CSEN和CSENB激活反相器INV2，然后可以通過(guò)控制信號(hào)CLAT和CLATB激活反相器INV3。
本發(fā)明的示范性實(shí)施例可以是半導(dǎo)體器件。
本發(fā)明的示范性實(shí)施例可以是非易失性存儲(chǔ)器。
本發(fā)明的示范性實(shí)施例可以是閃速存儲(chǔ)器。
本發(fā)明的示范性實(shí)施例可以是NAND或NOR閃速存儲(chǔ)器。
盡管本發(fā)明的示范性實(shí)施例是借助于4對(duì)位線和4個(gè)頁(yè)面緩沖器加以描述的，但本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，可以利用任何其它數(shù)目，而不偏離本發(fā)明的范圍和精神。
盡管本發(fā)明的示范性實(shí)施例是借助于開(kāi)關(guān)晶體管加以描述的，但本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，可以使用任何其它電路裝置，而不偏離本發(fā)明的范圍和精神。
盡管本發(fā)明的示范性實(shí)施例是針對(duì)示范性電壓加以描述的，但本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，可以改變這些電壓的每一個(gè)，而不偏離本發(fā)明的范圍和精神。例如，定義高壓區(qū)或高壓晶體管的電壓可以是任何電壓，只要定義高壓區(qū)或高壓晶體管的電壓大于定義低壓區(qū)或低壓晶體管的電壓即可。
盡管本發(fā)明的示范性實(shí)施例被描述成利用邏輯狀態(tài)‘低’和‘高’，但本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，這些邏輯狀態(tài)是可交換的，而不偏離本發(fā)明的范圍和精神。
盡管本發(fā)明的示范性實(shí)施例被描述成包括NMOS和PMOS晶體管，但本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，可以使用任何其它電路裝置，而不偏離本發(fā)明的范圍和精神。
對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，顯而易見(jiàn)，在上述示范性實(shí)施例中可以作出其它改變和改進(jìn)，而不偏離本發(fā)明的范圍，并且，這意味著包括在上面描述中的所有內(nèi)容應(yīng)該被解釋為例示性的，而不是限制性的。
權(quán)利要求
1.一種閃速存儲(chǔ)器，包括含有第一對(duì)位線的第一頁(yè)面緩沖器；和含有第二對(duì)位線的第二頁(yè)面緩沖器；第一和第二頁(yè)面緩沖器中的每個(gè)都包含選擇位線對(duì)之一的高壓電路；通過(guò)位線讀出單元數(shù)據(jù)的低壓電路；和與讀出線連接的開(kāi)關(guān)晶體管，其中，第一和第二頁(yè)面緩沖器中的讀出線階梯式地排列著，以便在與位線垂直的方向不重疊。
2.根據(jù)權(quán)利要求1所述的閃速存儲(chǔ)器，每個(gè)低壓電路進(jìn)一步包括鎖存數(shù)據(jù)的鎖存器和讀出晶體管。
3.根據(jù)權(quán)利要求1所述的閃速存儲(chǔ)器，其中，每個(gè)高壓電路被放置得比每個(gè)低壓電路更接近相應(yīng)位線對(duì)。
4.根據(jù)權(quán)利要求2所述的閃速存儲(chǔ)器，其中，每個(gè)低壓電路被放置在低壓區(qū)中，低壓區(qū)包括排列在一列中的第一和第二勢(shì)阱區(qū)。
5.根據(jù)權(quán)利要求4所述的閃速存儲(chǔ)器，其中，第一頁(yè)面緩沖器的讀出線位于第一勢(shì)阱區(qū)中，而第二頁(yè)面緩沖器的讀出線位于第二勢(shì)阱區(qū)中。
6.根據(jù)權(quán)利要求5所述的閃速存儲(chǔ)器，其中，第一勢(shì)阱區(qū)包括形成第一頁(yè)面緩沖器的低壓電路的晶體管的第一P型勢(shì)阱和第一N型勢(shì)阱，而第二勢(shì)阱區(qū)包括形成第二頁(yè)面緩沖器的低壓電路的晶體管的第二P型勢(shì)阱和第二N型勢(shì)阱。
7.根據(jù)權(quán)利要求1所述的閃速存儲(chǔ)器，其中，第一和第二頁(yè)面緩沖器中的開(kāi)關(guān)晶體管是低壓開(kāi)關(guān)晶體管。
8.根據(jù)權(quán)利要求7所述的閃速存儲(chǔ)器，其中，第一和第二頁(yè)面緩沖器中的開(kāi)關(guān)晶體管存在在高壓電路和讀出線之間的電流路徑，并將控制信號(hào)供應(yīng)給開(kāi)關(guān)晶體管的柵極。
9.根據(jù)權(quán)利要求7所述的閃速存儲(chǔ)器，其中，控制信號(hào)在位線預(yù)充電區(qū)間、讀出區(qū)間和鎖存區(qū)間內(nèi)具有不同電壓。
10.根據(jù)權(quán)利要求1所述的閃速存儲(chǔ)器，其中，每個(gè)低壓電路包括受控制信號(hào)控制的預(yù)充電晶體管。
11.一種閃速存儲(chǔ)器，包括每個(gè)都包含一對(duì)位線的數(shù)個(gè)頁(yè)面緩沖器，每個(gè)頁(yè)面緩沖器包含含有選擇位線對(duì)之一的高壓晶體管的位線選擇與偏置電路；含有通過(guò)位線讀出單元數(shù)據(jù)的低壓晶體管的讀出與鎖存電路；和連接高壓晶體管的至少一個(gè)和低壓晶體管的至少一個(gè)并與讀出線連接的低壓開(kāi)關(guān)晶體管，其中，相鄰頁(yè)面緩沖器的讀出線階梯式地排列著，以便在與位線垂直的方向不重疊。
12.根據(jù)權(quán)利要求11所述的閃速存儲(chǔ)器，其中，每個(gè)讀出與鎖存電路和低壓開(kāi)關(guān)晶體管被放置在低壓區(qū)中，低壓區(qū)包括排列在一列中的第一和第二勢(shì)阱區(qū)。
13.根據(jù)權(quán)利要求11所述的閃速存儲(chǔ)器，其中，數(shù)個(gè)頁(yè)面緩沖器的第一個(gè)的讀出線位于第一勢(shì)阱區(qū)中，而數(shù)個(gè)頁(yè)面緩沖器的第二個(gè)的讀出線位于第二勢(shì)阱區(qū)中。
14.根據(jù)權(quán)利要求13所述的閃速存儲(chǔ)器，其中，第一勢(shì)阱區(qū)包括形成第一頁(yè)面緩沖器的讀出與鎖存電路的低壓晶體管的第一P型勢(shì)阱和第一N型勢(shì)阱，而第二勢(shì)阱區(qū)包括形成第二頁(yè)面緩沖器的讀出與鎖存電路的低壓晶體管的第二P型勢(shì)阱和第二N型勢(shì)阱。
15.根據(jù)權(quán)利要求11所述的閃速存儲(chǔ)器，其中，每個(gè)讀出與鎖存電路包括鎖存數(shù)據(jù)的鎖存器和讀出晶體管。
16.一種閃速存儲(chǔ)器，包括含有第一對(duì)位線的第一頁(yè)面緩沖器；和含有第二對(duì)位線的第二頁(yè)面緩沖器；第一和第二頁(yè)面緩沖器中的每一個(gè)包含與第一位線到讀出線線段連接的第一高壓位線選擇晶體管電路，與第二位線到讀出線線段連接的第二高壓位線選擇晶體管電路，和與讀出線連接的低壓開(kāi)關(guān)晶體管，其中，第一位線到讀出線線段和第二位線到讀出線線段與相應(yīng)低壓開(kāi)關(guān)晶體管連接；其中，相鄰頁(yè)面緩沖器的讀出線被排列成在與每對(duì)位線的方向垂直的方向不重疊。
17.根據(jù)權(quán)利要求16所述的閃速存儲(chǔ)器，其中，每個(gè)第一高壓位線選擇晶體管和每個(gè)第二高壓位線選擇晶體管電路被放置得比每個(gè)低壓開(kāi)關(guān)晶體管更接近相應(yīng)位線對(duì)。
18.根據(jù)權(quán)利要求16所述的閃速存儲(chǔ)器，其中，每個(gè)低壓開(kāi)關(guān)晶體管被放置在低壓區(qū)中，低壓區(qū)包括排列在一列中的第一和第二勢(shì)阱區(qū)。
19.根據(jù)權(quán)利要求18所述的閃速存儲(chǔ)器，其中，第一頁(yè)面緩沖器的讀出線位于第一勢(shì)阱區(qū)中，而第二頁(yè)面緩沖器的讀出線位于第二勢(shì)阱區(qū)中。
20.根據(jù)權(quán)利要求19所述的閃速存儲(chǔ)器，其中，第一勢(shì)阱區(qū)包括形成第一頁(yè)面緩沖器的低壓開(kāi)關(guān)晶體管的第一P型勢(shì)阱和第一N型勢(shì)阱，而第二勢(shì)阱區(qū)包括形成第二頁(yè)面緩沖器的低壓開(kāi)關(guān)晶體管的第二P型勢(shì)阱和第二N型勢(shì)阱。
21.根據(jù)權(quán)利要求16所述的閃速存儲(chǔ)器，其中，第一和第二頁(yè)面緩沖器中的每個(gè)都包含預(yù)充電讀出節(jié)點(diǎn)的低壓預(yù)充電晶體管。
22.根據(jù)權(quán)利要求16所述的閃速存儲(chǔ)器，其中，第一和第二頁(yè)面緩沖器中的每個(gè)都包含與位線到讀出線線段相對(duì)應(yīng)的低壓驅(qū)動(dòng)晶體管。
23.根據(jù)權(quán)利要求16所述的閃速存儲(chǔ)器，其中，第一和第二頁(yè)面緩沖器中的每個(gè)都包含與讀出線相對(duì)應(yīng)的低壓驅(qū)動(dòng)晶體管。
24.一種半導(dǎo)體器件，包括含有每一個(gè)都與相應(yīng)位線電連接的數(shù)個(gè)單元串的存儲(chǔ)單元陣列，其中，在相應(yīng)位線當(dāng)中，兩條相鄰位線構(gòu)成位線對(duì)；與第一位線對(duì)連接的第一頁(yè)面緩沖器；與第二位線對(duì)連接的第二頁(yè)面緩沖器；第一和第二頁(yè)面緩沖器中的每一個(gè)包含選擇相應(yīng)位線對(duì)中的一條位線，將所選位線與讀出線耦合的位線選擇與偏置電路，位線選擇與偏置電路含有位于高壓區(qū)中的高壓元件，與位線對(duì)耦合、通過(guò)位線對(duì)讀出單元數(shù)據(jù)的讀出與鎖存電路，讀出與鎖存電路含有位于低壓區(qū)中的低壓元件，和連接位線選擇與偏置電路和讀出與鎖存電路并與讀出線連接的開(kāi)關(guān)晶體管，其中，第一和第二頁(yè)面緩沖器中的相鄰讀出線階梯式地排列著，以便在與位線垂直的方向不重疊；和選擇第一和第二頁(yè)面緩沖器中的至少一個(gè)，將所選頁(yè)面緩沖器與數(shù)據(jù)總線耦合的列選通電路。
25.根據(jù)權(quán)利要求24所述的半導(dǎo)體器件，其中，半導(dǎo)體器件是閃速存儲(chǔ)器。
26.一種閃速存儲(chǔ)器，包括含有每一個(gè)都與相應(yīng)位線電連接的數(shù)個(gè)單元串的存儲(chǔ)單元陣列，其中，在相應(yīng)位線當(dāng)中，兩條相鄰位線構(gòu)成位線對(duì)；和與位線對(duì)連接的第一和第二頁(yè)面緩沖器，每個(gè)頁(yè)面緩沖器包含選擇相應(yīng)位線對(duì)中的一條位線，將所選位線與讀出線耦合的高壓電路，與所述位線對(duì)耦合、通過(guò)位線對(duì)讀出單元數(shù)據(jù)的低壓電路，所述低壓電路含有鎖存電路、第一開(kāi)關(guān)晶體管和預(yù)充電晶體管，第一開(kāi)關(guān)晶體管將所選位線與讀出線連接，其中，第一和第二頁(yè)面緩沖器中的相鄰讀出線階梯式地排列著，以便在與位線垂直的方向不重疊，將控制信號(hào)供應(yīng)給第一開(kāi)關(guān)晶體管的柵極，并將預(yù)充電晶體管與讀出線連接，使讀出線預(yù)充電到所需電壓電平。
27.根據(jù)權(quán)利要求26所述的閃速存儲(chǔ)器，其中，控制信號(hào)在位線預(yù)充電區(qū)間、讀出區(qū)間和鎖存區(qū)間內(nèi)具有不同電壓。
28.根據(jù)權(quán)利要求26所述的閃速存儲(chǔ)器，其中，低壓電路進(jìn)一步包括第二開(kāi)關(guān)晶體管。
29.根據(jù)權(quán)利要求28所述的閃速存儲(chǔ)器，第二開(kāi)關(guān)晶體管連接讀出線和鎖存電路的節(jié)點(diǎn)。
30.根據(jù)權(quán)利要求28所述的閃速存儲(chǔ)器，第二開(kāi)關(guān)晶體管連接所選位線和鎖存電路的節(jié)點(diǎn)。
31.根據(jù)權(quán)利要求28所述的閃速存儲(chǔ)器，第二開(kāi)關(guān)晶體管在頁(yè)面緩沖器復(fù)位區(qū)間內(nèi)導(dǎo)通。
32.一種閃速存儲(chǔ)器，包括含有每一個(gè)都與相應(yīng)位線電連接的數(shù)個(gè)單元串的存儲(chǔ)單元陣列，其中，在相應(yīng)位線當(dāng)中，兩條相鄰位線構(gòu)成位線對(duì)；和與位線對(duì)連接的數(shù)個(gè)頁(yè)面緩沖器，每個(gè)頁(yè)面緩沖器包含選擇相應(yīng)位線對(duì)中的一條位線，以將所選位線與讀出線耦合的位線選擇與偏置電路，與位線對(duì)耦合、通過(guò)位線對(duì)讀出單元數(shù)據(jù)的讀出與鎖存電路，讀出與鎖存電路至少含有一個(gè)鎖存單元，連接位線選擇與偏置電路和讀出線的第一開(kāi)關(guān)晶體管，連接讀出線和鎖存單元的節(jié)點(diǎn)的第二開(kāi)關(guān)晶體管，和與讀出線連接、使讀出線預(yù)充電到所需電壓電平的預(yù)充電晶體管。
33.根據(jù)權(quán)利要求32所述的閃速存儲(chǔ)器，其中，第一開(kāi)關(guān)晶體管受至少三個(gè)電壓電平控制。
34.根據(jù)權(quán)利要求32所述的閃速存儲(chǔ)器，其中，第二開(kāi)關(guān)晶體管在頁(yè)面緩沖器復(fù)位期間導(dǎo)通。
35.一種閃速存儲(chǔ)器，包括含有每一個(gè)都與相應(yīng)位線電連接的數(shù)個(gè)單元串的存儲(chǔ)單元陣列，其中，在相應(yīng)位線當(dāng)中，兩條相鄰位線構(gòu)成位線對(duì)；和與位線對(duì)連接的數(shù)個(gè)頁(yè)面緩沖器，每個(gè)頁(yè)面緩沖器包含選擇相應(yīng)位線對(duì)中的一條位線，以將所選位線與讀出線耦合的位線選擇與偏置電路，與位線對(duì)耦合、通過(guò)位線對(duì)讀出單元數(shù)據(jù)的讀出與鎖存電路，讀出與鎖存電路含有至少一個(gè)鎖存單元，連接位線選擇與偏置電路和讀出線的第一開(kāi)關(guān)晶體管，連接位線選擇與偏置電路和鎖存單元的節(jié)點(diǎn)的第二開(kāi)關(guān)晶體管，和與讀出線連接，使讀出線預(yù)充電到所需電壓電平的預(yù)充電晶體管。
36.根據(jù)權(quán)利要求35所述的閃速存儲(chǔ)器，其中，第一開(kāi)關(guān)晶體管受至少三個(gè)電壓電平控制。
37.根據(jù)權(quán)利要求35所述的閃速存儲(chǔ)器，其中，第二開(kāi)關(guān)晶體管在頁(yè)面緩沖器復(fù)位期間導(dǎo)通。
38.一種閃速存儲(chǔ)器的頁(yè)面緩沖器，該頁(yè)面緩沖器包括選擇與頁(yè)面緩沖器相對(duì)應(yīng)的位線對(duì)的一條位線，將所選位線與讀出線耦合的位線選擇與偏置電路；連接位線選擇與偏置電路和讀出線的第一開(kāi)關(guān)晶體管；與位線對(duì)耦合、通過(guò)位線對(duì)讀出單元數(shù)據(jù)的讀出與鎖存電路，讀出與鎖存電路含有至少一個(gè)鎖存單元，和連接位線選擇與偏置電路和至少一個(gè)鎖存單元的節(jié)點(diǎn)的第二開(kāi)關(guān)晶體管；和與讀出線連接，使讀出線預(yù)充電到所需電壓電平的預(yù)充電晶體管。
39.一種用于閃速存儲(chǔ)器的電路，該電路包括與讀出節(jié)點(diǎn)連接的第一開(kāi)關(guān)晶體管；鎖存單元數(shù)據(jù)的至少一個(gè)鎖存單元；連接第一開(kāi)關(guān)晶體管和至少一個(gè)鎖存單元的節(jié)點(diǎn)的第二開(kāi)關(guān)晶體管；和與讀出線連接，使讀出線預(yù)充電到所需電壓電平的預(yù)充電晶體管。
全文摘要
半導(dǎo)體器件、半導(dǎo)體存儲(chǔ)器件或閃速存儲(chǔ)器包括含有高壓元件的高壓區(qū)、含有低壓元件的低壓區(qū)和諸如低壓開(kāi)關(guān)晶體管之類連接高壓區(qū)和低壓區(qū)的開(kāi)關(guān)晶體管。開(kāi)關(guān)晶體管降低或消除讀出節(jié)點(diǎn)之間的耦合噪聲，而不會(huì)使芯片面積增加。
文檔編號(hào)G11C16/06GK1674158SQ20051005925
公開(kāi)日2005年9月28日 申請(qǐng)日期2005年3月25日 優(yōu)先權(quán)日2004年3月25日
發(fā)明者邊大錫 申請(qǐng)人:三星電子株式會(huì)社