專利名稱：高速動態(tài)同步隨機存儲的反饋時鐘接口改進方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種電子技術(shù)領(lǐng)域的方法，具體是一種高速動態(tài)同步隨機存儲的反饋時鐘接口改進方法。
背景技術(shù)：
隨著半導(dǎo)體器件性能的不斷提高，特征尺寸不斷縮小，工作時鐘頻率越來越高，對存儲器吞吐能力的要求也越來越高。而存儲器件卻由于其相對緩慢的速度提高，而越來越成為整個系統(tǒng)的性能瓶頸。作為片上存儲器的SRAM(同步隨機存儲)雖然速度較快，但是由于占用了大量昂貴的晶片面積，其應(yīng)用受到了局限。動態(tài)同步隨機存儲(SDRAM)的存儲單元結(jié)構(gòu)簡單，存儲密度較高，價格相對較為低廉，從而在當(dāng)今嵌入式系統(tǒng)中得到了廣泛的應(yīng)用。然而，SDRAM的高速同步接口特性，及其管腳信號對時序的嚴(yán)格要求，給控制器的設(shè)計帶來了很大的挑戰(zhàn)。在考慮約束條件解決問題的過程中也同時顯示了其性能提高，增加工作頻率的困難。
經(jīng)對現(xiàn)有技術(shù)的文獻檢索發(fā)現(xiàn)，葛寶珊等在《電子技術(shù)應(yīng)用》2003年第5期上發(fā)表的“高速DSP與SDRAM之間信號傳輸延時的分析及應(yīng)用”一文中，提及采用扭斜消除器和可調(diào)延時傳輸線以解決DDR(雙倍數(shù)率)SDRAM遇到的此類問題，同樣也適用于SDR(單倍數(shù)率)SDRAM的情況，然而該方法大大增加了額外的硬件開銷和系統(tǒng)的復(fù)雜程度，且由于使用了非標(biāo)準(zhǔn)單元器件，給基于標(biāo)準(zhǔn)單元庫的SoC設(shè)計實現(xiàn)帶來了很大的困難。

發(fā)明內(nèi)容
本發(fā)明的目的是針對現(xiàn)有技術(shù)中存在的不足和缺陷，提供一種高速動態(tài)同步隨機存儲的反饋時鐘接口改進方法，使其大大減小由外部負(fù)載的復(fù)雜性給接口工作頻率帶來的負(fù)面影響，并且降低了SoC設(shè)計的難度。
本發(fā)明是通過以下技術(shù)方案實現(xiàn)的，具體如下(1)對于時鐘路徑本發(fā)明將系統(tǒng)時鐘(SCLK)接到一個雙向IO標(biāo)準(zhǔn)單元的I端，而不是原來的單向輸出單元的輸入端，該單元輸出管腳(PAD)為外部SDRAM器件提供時鐘(SD_CLK_EXT)。
(2)對于SDRAM控制器輸出信號的同步本發(fā)明將上述雙向IO標(biāo)準(zhǔn)單元的OEN端接地，由此在其C端始終可以得到SDRAM時鐘的反饋信號(SD_CLK_FB)。SDRAM控制器向存儲器輸出的除去時鐘以外的所有信號，包括命令、地址和寫數(shù)據(jù)總線，全部由該反饋時鐘信號同步后輸出到芯片管腳。
(3)對于讀取數(shù)據(jù)的同步從SDRAM獲取的數(shù)據(jù)由反饋時鐘(SD_CLK_FB)和系統(tǒng)時鐘(SCLK)兩級同步后遞交給整個微處理器系統(tǒng)。
令經(jīng)過IO單元及PAD到SDRAM的輸入端所需時延為tOUT，SDRAM的輸出經(jīng)PAD和IO單元到微處理器芯片的寄存器輸入端所需時延為tIN，t1表示SCLK與SD_CLK_EXT之間的時延，t2表示SD_CLK_EXT與SD_CLK_FB之間的時延。改進后的SDRAM的地址等輸出信號在SDRAM控制器被SD_CLK_FB同步，在SDRAM處用SD_CLK_EXT采樣。該地址對應(yīng)的數(shù)據(jù)在下一個時鐘周期上升沿被SD_CLK_FB采樣進入芯片。
tf為信號通過SDRAM控制器輸出管腳到達SDRAM器件的時間，在數(shù)據(jù)命令總線上選用和時鐘路徑上所選用的雙向IO單元相同驅(qū)動能力的IO單元，則可以認(rèn)為tf和t1近似相等。事實上，由于相同的SDRAM器件其管腳性能相近以及PCB上平行布線，使得這些管腳上的負(fù)載差別甚微，因而在相同驅(qū)動能力下，這些管腳上的時延是近似相等，因此可用t1替代tf。
由于存在時鐘樹，SD_CLK_FB到寄存器的時鐘輸入端會引入額外的時延。在時鐘樹綜合工具中需要對反饋時鐘(SD_CLK_FB)路徑進行適當(dāng)?shù)募s束，控制其延時tcd在較小的范圍之內(nèi)。當(dāng)不計tcd時，將t1，t2的典型值以及相關(guān)SDRAM參數(shù)值代入相應(yīng)的公式，可得到工作頻率的上限值。當(dāng)計入tcd后，上限工作頻率會有所下降，即當(dāng)芯片的應(yīng)用環(huán)境改變，t1發(fā)生變化時，tf也產(chǎn)生近似相同的變化，從而維持原來的時序關(guān)系，減少了該SDRAM接口對板級連線參數(shù)的敏感性，由此體現(xiàn)出本發(fā)明具有實用性特點和顯著的進步，大大減小由外部負(fù)載的復(fù)雜性給接口工作頻率帶來的負(fù)面影響，并且降低了SoC設(shè)計的難度。


圖1雙向IO單元邏輯符號圖；
圖2改進SDRAM控制器接口結(jié)構(gòu)圖；圖3改進后的SDRAM接口時序圖。
具體實施例方式
SDRAM的輸入信號包括地址總線，數(shù)據(jù)總線，以及命令總線(包括片選、行列選通、寫使能等)。SDRAM器件固有的特性對其輸入信號相對于輸入時鐘的建立時間以及保持時間提出了嚴(yán)格時序要求。SDRAM控制器設(shè)計時必須滿足這些要求，否則可能會導(dǎo)致SDRAM的操作失敗，甚至數(shù)據(jù)丟失。
為了滿足SDRAM的輸入信號在時鐘上升沿之前穩(wěn)定的要求，本發(fā)明中應(yīng)用一個標(biāo)準(zhǔn)單元庫供應(yīng)商提供的雙向IO單元邏輯取代傳統(tǒng)的設(shè)計方法延時器件，系統(tǒng)時鐘是通過對經(jīng)過該期間后輸入到片外SDRAM的時鐘輸入端來實現(xiàn)的。系統(tǒng)時鐘信號(SCLK)在控制器內(nèi)部通過雙向IO單元邏輯輸出到管腳，再連接到SDRAM器件，從SDRAM讀出的數(shù)據(jù)則在控制器處用SCLK采樣后遞交給整個微處理器系統(tǒng)。運用反饋時鐘可以將連線時延信息反饋到芯片內(nèi)部，在設(shè)計SDRAM接口時可得到板上連線的時延信息，從而避免了傳統(tǒng)設(shè)計方法中對工作頻率的悲觀估計，提高了工作頻率。
以下結(jié)合附圖對本發(fā)明方法作進一步的詳細說明。
如圖1所示，是一個標(biāo)準(zhǔn)單元庫供應(yīng)商提供的雙向IO單元邏輯符號，其相應(yīng)的真值表見表1。在該單元的端口信號中OEN選擇其數(shù)據(jù)通道的方向。當(dāng)OEN為高時，該單元等同一個輸入單元，信號從PAD傳向C；OEN為低時，等同于一個輸出單元，信號從I傳向PAD。
表1雙向IO單元邏輯符號相應(yīng)的真值表

為了滿足SDRAM的輸入信號在時鐘上升沿之前穩(wěn)定的要求，傳統(tǒng)的設(shè)計方法是通過對系統(tǒng)時鐘經(jīng)過延時器件后輸入到片外SDRAM的時鐘輸入端來實現(xiàn)的。系統(tǒng)時鐘信號(SCLK)在控制器內(nèi)部通過延時器件(Delay Cell)輸出到管腳，再連接到SDRAM器件，從SDRAM讀出的數(shù)據(jù)則在控制器處用SCLK采樣后遞交給整個微處理器系統(tǒng)。其中，延時器件的選擇還應(yīng)考慮輸入信號的保持時間tSH，即td應(yīng)滿足如下式子tSS≤td≤tCYC-tSH+tp (1)其中td為延時器件的延時，tCYC為系統(tǒng)時鐘周期，tp為觸發(fā)器時鐘端到數(shù)據(jù)輸出端的時延。這種實現(xiàn)方式基于一個前提，即命令/地址線和時鐘線在板上的時延相近。否則無法確保能通過控制td來滿足SDRAM的時序要求。這一前提在板級布線時是容易實現(xiàn)的。
令經(jīng)過IO單元及PAD到SDRAM的輸入端所需時延為tOUT，SDRAM的輸出經(jīng)PAD和IO單元到微處理器芯片的寄存器輸入端所需時延為tIN。則以SDRAM讀操作為例，從SDRAM控制器發(fā)出地址到該控制器接收到SDRAM給出相應(yīng)的數(shù)據(jù)所需的時間T為T＝tOUT+td+tSAC+tIN (2)如圖2所示，改進后的SDRAM的地址等輸出信號在SDRAM控制器被SD_CLK_FB同步，在SDRAM處用SD_CLK_EXT采樣。該地址對應(yīng)的數(shù)據(jù)在下一個時鐘周期上升沿被SD_CLK_FB采樣進入芯片。令t1表示SCLK與SD_CLK_EXT之間的時延。其組成包括SDRAM控制器芯片內(nèi)的布線延時，IO單元器件時延，PCB電路板布線延時等。令t2表示SD_CLK_EXT與SD_CLK_FB之間的時延，則根據(jù)SDRAM輸入信號的時序條件可得約束條件不等式T-t2-tf-tp≥tSS (3)t2+tf+tp≥tSH (4)控制器讀取SDRAM數(shù)據(jù)的時序條件為T+t2≥tSAC+tst+tIN(5)t2≤tOH+tIN (6)其中T為系統(tǒng)時鐘SCLK的周期，tf為信號通過SDRAM控制器輸出管腳到達SDRAM器件的時間，其組成和t1類似。tp和tst分別為內(nèi)部觸發(fā)器所要求的時鐘端到數(shù)據(jù)輸出端的延時和輸入數(shù)據(jù)相對于時鐘的建立時間，tIN的定義同(2)式。由于存在時鐘樹，SD_CLK_FB到寄存器的時鐘輸入端會引入額外的時延。在時鐘樹綜合工具中需要對反饋時鐘(SD_CLK_FB)路徑進行適當(dāng)?shù)募s束，控制其延時在較小的范圍之內(nèi)。若記這段時延為tcd，則(3)-(6)式可改寫為T-t2-tcd-tf-tp≥tSS(7)t2+tcd+tf+tp≥tSH (8)T+t2+tcd≥tSAC+tst+tIN (9)t2+tcd≤tOH+tIN(10)在數(shù)據(jù)命令總線上選用和時鐘路徑上所選用的雙向IO單元相同驅(qū)動能力的IO單元，則可以認(rèn)為tf和t1近似相等。事實上，由于相同的SDRAM器件其管腳性能相近以及PCB上平行布線，使得這些管腳上的負(fù)載差別甚微，因而在相同驅(qū)動能力下，這些管腳上的時延是近似相等，因此可用t1替代tf。同時，由于內(nèi)部觸發(fā)器的延時tp，tst與T，t1和t2相比較一般小一個數(shù)量級以上，可以忽略。另外依據(jù)表1中的值，可知(8)(10)式很容易滿足，因此可以把(7)(9)式可寫為T-t2-t1-tcd≥tSS (11)T+t2+tcd≥tSAC+tIN (12)又根據(jù)tIN的定義，它和t2近似相等，則(12)式可寫為T+tcd≥tSAC (13)當(dāng)不計tcd時，將t1，t2的典型值以及相關(guān)SDRAM參數(shù)值代入(11)和(13)式，可得到工作頻率的上限值為166.7MHz。當(dāng)計入tcd后，上限工作頻率會有所下降，即當(dāng)芯片的應(yīng)用環(huán)境改變，t1發(fā)生變化時，tf也產(chǎn)生近似相同的變化，從而維持原來的時序關(guān)系(見圖3)，減少了該SDRAM接口對板級連線參數(shù)的敏感性，由此體現(xiàn)出本發(fā)明具有實用性特點和顯著的進步，大大減小由外部負(fù)載的復(fù)雜性給接口工作頻率帶來的負(fù)面影響，并且降低了SoC設(shè)計的難度。
權(quán)利要求
1.一種高速動態(tài)同步隨機存儲的反饋時鐘接口改進方法，其特征在于(1)對于時鐘路徑將系統(tǒng)時鐘SCLK接到一個雙向IO標(biāo)準(zhǔn)單元的I端，構(gòu)成系統(tǒng)時鐘路徑；(2)對于SDRAM控制器輸出信號的同步將上述雙向IO標(biāo)準(zhǔn)單元的OEN端接地，在其C端始終得到SDRAM時鐘的反饋信號SD_CLK_FB，SDRAM控制器向存儲器輸出的除去時鐘以外的所有信號，全部由該反饋時鐘信號同步后輸出到芯片管腳，從而實現(xiàn)SDRAM控制器輸出信號的同步；(3)對于讀取數(shù)據(jù)的同步從SDRAM獲取的數(shù)據(jù)由反饋時鐘SD_CLK_FB和系統(tǒng)時鐘SCLK兩級同步后遞交給整個微處理器系統(tǒng)，實現(xiàn)讀取數(shù)據(jù)的同步。
2.根據(jù)權(quán)利要求1所述的高速動態(tài)同步隨機存儲的反饋時鐘接口改進方法，其特征是，所述的雙向IO標(biāo)準(zhǔn)單元，在該單元的端口信號中OEN選擇其數(shù)據(jù)通道的方向，當(dāng)OEN為高時，該單元等同一個輸入單元，信號從PAD傳向C；OEN為低時，等同于一個輸出單元，信號從I傳向PAD。
3.根據(jù)權(quán)利要求1所述的高速動態(tài)同步隨機存儲的反饋時鐘接口改進方法，其特征是，所述的除去時鐘以外的所有信號，包括命令、地址和寫數(shù)據(jù)總線。
4.根據(jù)權(quán)利要求1所述的高速動態(tài)同步隨機存儲的反饋時鐘接口改進方法，其特征是，改進后的SDRAM的輸出信號在SDRAM控制器被SD_CLK_FB同步，在SDRAM處用SD_CLK_EXT采樣，進而推導(dǎo)出控制器讀取SDRAM數(shù)據(jù)的時序條件。
全文摘要
一種電子技術(shù)領(lǐng)域的高速動態(tài)同步隨機存儲的反饋時鐘接口改進方法。本發(fā)明應(yīng)用一個標(biāo)準(zhǔn)單元庫供應(yīng)商提供的雙向IO單元邏輯取代傳統(tǒng)的設(shè)計方法延時器件，系統(tǒng)時鐘是通過對經(jīng)過該期間后輸入到片外SDRAM的時鐘輸入端來實現(xiàn)的。系統(tǒng)時鐘信號(SCLK)在控制器內(nèi)部通過雙向IO單元邏輯輸出到管腳，再連接到SDRAM器件，從SDRAM讀出的數(shù)據(jù)則在控制器處用SCLK采樣后遞交給整個微處理器系統(tǒng)。運用反饋時鐘可以將連線時延信息反饋到芯片內(nèi)部，在設(shè)計SDRAM接口時可得到板上連線的時延信息。本發(fā)明大大減小由外部負(fù)載的復(fù)雜性給接口工作頻率帶來的負(fù)面影響，并且降低了SoC設(shè)計的難度。
文檔編號G11C7/00GK1767052SQ20051002930
公開日2006年5月3日 申請日期2005年9月1日 優(yōu)先權(quán)日2005年9月1日
發(fā)明者羅偉毅, 陳進, 王琴 申請人:上海交通大學(xué)