專利名稱：輸入/輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種半導(dǎo)體存儲器裝置中的輸入/輸出電路；及更具體言之，是關(guān)于具有分開的電源供給裝置的輸入/輸出電路。
背景技術(shù)：
一般，半導(dǎo)體存儲器裝置包含用于與外部裝置傳收數(shù)據(jù)及指令的多個輸入針腳及用于貯存數(shù)據(jù)的多個存儲器單元。這時，在半導(dǎo)體存儲器裝置內(nèi)，在多個輸入針腳外圍的區(qū)域是稱為外圍區(qū)(peripheral region)，而其中設(shè)有多個存儲器單元(memory cells)的區(qū)域則稱為核心區(qū)(coreregion)。半導(dǎo)體存儲器裝置包括用于在外圍區(qū)及核心區(qū)之間傳送數(shù)據(jù)的全局輸入/輸出線(global input/output lines)。
在最近的半導(dǎo)體存儲器裝置中，由于裝置的操作速度及容量增加，全局的輸入/輸出線的數(shù)量及經(jīng)各個全局輸入/輸出線傳送的數(shù)據(jù)量也成比例增加。另外，在半導(dǎo)體存儲器裝置的結(jié)構(gòu)方面，在半導(dǎo)體存儲器裝置內(nèi)的外圍區(qū)及核心區(qū)是隔得更遠(yuǎn)，因此，全局輸入/輸出線具有與全局輸入/輸出線的長度成比例的較大電阻。結(jié)果，需要高電平的驅(qū)動功率以驅(qū)動全局輸入/輸出線。
圖1是為表示傳統(tǒng)的半導(dǎo)體存儲器裝置的讀取路徑(read path)的塊圖。圖2是為表示傳統(tǒng)的半導(dǎo)體存儲器裝置的寫入路徑(write path)的塊圖。
參照圖1，半導(dǎo)體存儲器裝置是從外部源接收電源電壓VDD，并將電源電壓VDD供給至核心電壓產(chǎn)生器12、內(nèi)部電壓產(chǎn)生器14、及接口電壓產(chǎn)生器16。輸入電源電壓VDD的核心電壓產(chǎn)生器12產(chǎn)生使用于包含多個存儲器單元的排組(bank)10的核心電壓VCORE。另外，內(nèi)部電壓產(chǎn)生器14根據(jù)外部電源電壓VDD產(chǎn)生預(yù)定電平的內(nèi)部電壓VINT，此預(yù)定電平的內(nèi)部電壓VINT是用作為多個全局輸入/輸出線GIO0至GIO3的驅(qū)動電壓。最后，接口電壓產(chǎn)生器16產(chǎn)生使用于輸出緩沖器塊28的接口電壓VDDQ。這里，接口電壓VDDQ及電源電壓VDD具有相同的電壓電平。因此，電源電壓VDD能直接供給到輸出緩沖器塊28而不使用接口電壓產(chǎn)生器16。
內(nèi)部電壓VINT是用作為外圍區(qū)上的電路模塊的驅(qū)動電壓。如圖1所示，電路模塊包括輸入/輸出感測放大器塊22，其含有多個用于感測及放大存儲單元輸出的數(shù)據(jù)的多個輸入/輸出感測放大器單元IOSAs；輸出數(shù)據(jù)鎖存器塊24，其含有多個輸出數(shù)據(jù)鎖存器單元OUTPUT DATA LATCHs，用于順序地經(jīng)前述全局輸入/輸出線GIO0至GIO3接收放大后的數(shù)據(jù)，暫時將放大后的數(shù)據(jù)存入多個的輸出數(shù)據(jù)鎖存器單元OUTPUT DATALATCHs及順序地輸出被鎖存的數(shù)據(jù)；電壓電平移動器塊26，其含有多個用于轉(zhuǎn)移輸出的數(shù)據(jù)的電壓電平的電壓電平移動單元LS；及輸出控制塊92，其是用于控制讀取及寫入操作。這里，輸出數(shù)據(jù)鎖存器單元OUTPUTDATA LATCHs含有多個形成為管路式(pipe line)結(jié)構(gòu)的鎖存器裝置。
圖2是為表示傳統(tǒng)的半導(dǎo)體存儲器裝置的寫入路徑的塊圖。
如所示，半導(dǎo)體存儲器裝置包括輸入緩沖器塊38，其具有多個貯存有從外部數(shù)據(jù)源輸入的數(shù)據(jù)的輸入緩沖器單元BUFFERs；輸入數(shù)據(jù)鎖存器塊34，其具多個用于鎖存從輸入緩沖器塊38輸入的數(shù)據(jù)的輸入數(shù)據(jù)鎖存器單元DATA LATs；寫入驅(qū)動塊32，其具有多個用于將輸入的數(shù)據(jù)傳送到排組10的寫入驅(qū)動器單元WDRVs；多個的全局輸入/輸出線GIO0至GIO3，其是用于連接輸入數(shù)據(jù)鎖存器塊34及寫入驅(qū)動塊32；及輸入控制塊94，其是用于控制寫入操作。
對于寫入操作，是使用核心電壓產(chǎn)生器12及內(nèi)部電壓產(chǎn)生器14，前者是用于供給核心電壓至排組10，后者是用于從外部電源電壓VDD產(chǎn)生預(yù)定電平的內(nèi)部電壓。雖然如圖1所示，由接口電壓產(chǎn)生器16產(chǎn)生的接口電壓VDDQ是供給至輸入緩沖器塊38，但也可如圖2的情形，外部電源電壓VDD直接地供給至輸入緩沖器塊38。不像讀取操作，對于寫入操作，因當(dāng)邏輯″High″的數(shù)據(jù)在電壓從電源電壓VDD的高電平轉(zhuǎn)移至低電平的內(nèi)部電壓VINT時是不會消耗電流，故不需在輸入緩沖器塊38及輸入數(shù)據(jù)鎖存器塊34之間設(shè)置電壓電平移動單元。
如圖1及圖2所示，全局輸入/輸出線GIO0至GIO3是共通地使用于讀取操作及寫入操作。因此，在進(jìn)行讀取/寫入操作期間，使用內(nèi)部電壓驅(qū)動裝置，諸如相關(guān)的邏輯電路模塊，結(jié)果，內(nèi)部電壓產(chǎn)生器14可能會承擔(dān)供給用于正常驅(qū)動全局輸入/輸出線GIO0至GIO3的內(nèi)部電壓VINT的負(fù)擔(dān)。另外，由于全局輸入/輸出線的驅(qū)動操作導(dǎo)致內(nèi)部電壓不穩(wěn)定，使用變成不穩(wěn)定的內(nèi)部電壓的其它電路模塊則可能無法充份操作。更甚者，用于供給電壓到外圍區(qū)的每個模塊的內(nèi)部電壓產(chǎn)生器需被激活(activated)長的行(ROW)地址選通(strobe)(RAS)時間。但是，當(dāng)全局輸入/輸出線的驅(qū)動進(jìn)行短的列(column)地址選通(CAS)時間發(fā)生時則會產(chǎn)生大的功率消耗(high level of power dissipation)，因此，很難有效地操作內(nèi)部電壓產(chǎn)生器14。
圖3是為表示傳統(tǒng)的低電壓半導(dǎo)體存儲器裝置的讀取路徑的塊圖。圖4是為表示傳統(tǒng)的低電壓半導(dǎo)體存儲器裝置的寫入路徑的塊圖。這里，與圖1及2敘述者相同的配置元件是用相同的數(shù)字表示，其詳細(xì)說明則省略。另外，半導(dǎo)體存儲器裝置，大部分的外圍電路是使用外部電源電壓VDD作為驅(qū)動電壓。
參照圖3，圖1所示的電壓電平移動器塊26不是必要的，因為用作外圍區(qū)中的驅(qū)動電壓的外部電源電壓VDD是與接口電壓VDDQ相等，而此VDDQ是輸出緩沖器塊28的驅(qū)動電壓。
參照圖4，在寫入路徑上，不是內(nèi)部電壓而是外部電源電壓VDD被作為外圍區(qū)上的輸入數(shù)據(jù)鎖存器塊34及寫入驅(qū)動器塊32的驅(qū)動電壓。
但是，當(dāng)外部電源電壓VDD直接用作為全局輸入/輸出線GIO0至GIO3的驅(qū)動電壓時。由于過載使功率無法穩(wěn)定地供給至全局輸入/輸出線GIO0至GIO3。亦即，電源電壓會波動。另外，不穩(wěn)定的電壓電平會影響外圍區(qū)上的其它電路模塊，且供給至其它外部裝置的電源電壓也可能受到影響。結(jié)果，產(chǎn)生了輸入/輸出數(shù)據(jù)也受到影響的問題。這個問題亦在具有輸入/輸出端子，每個以預(yù)定的尺寸封裝的其它的半導(dǎo)體存儲器裝置上看到。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種在半導(dǎo)體存儲器裝置上的輸入/輸出電路，其能被有效地被使用而不影響其它內(nèi)部電路模塊的操作。
本發(fā)明的另外目的是提供一種在半導(dǎo)體存儲器裝置內(nèi)的輸入/輸出電路，其不會受到來自外部裝置的噪音的影響。
依本發(fā)明的一個方面，提供一種半導(dǎo)體存儲器裝置，其含有形成存儲單元的核心區(qū)(core region)及形成輸入/輸出線電路的外圍區(qū)(peripheral region)，半導(dǎo)體存儲器裝置包括核心電壓產(chǎn)生單元，其是用于供給核心電壓至核心區(qū)以作為驅(qū)動電壓；內(nèi)部電壓產(chǎn)生單元，其是用于供給內(nèi)部電壓至外圍區(qū)以作為驅(qū)動電壓；及線電壓產(chǎn)生單元，其是用于供給線電壓至輸入/輸出線電路以作為驅(qū)動電壓，從而獲得驅(qū)動電壓的穩(wěn)定供給。
依本發(fā)明的另一方面，提供一種輸入/輸出線電路，其包括多個的全局輸入/輸出線，其是在進(jìn)行讀取操作時用于將數(shù)據(jù)從核心區(qū)傳送至外圍區(qū)；輸入/輸出感測放大器單元，其是用于感測被傳送到多個的全局輸入/輸出線的數(shù)據(jù)，和放大被感測的數(shù)據(jù)；讀取鎖存單元用于檢測傳送到多個全局輸入/輸出線的數(shù)據(jù)，鎖存被檢測的數(shù)據(jù)一預(yù)定時間及輸出被鎖存的數(shù)據(jù)至輸入/輸出針腳；及讀取線電壓產(chǎn)生裝置，其是被讀取使能(enable)信號使能(enabled)，并輸入外部電源電壓以供給驅(qū)動電壓至輸入/輸出感測放大單元及讀取鎖存器單元。
依本發(fā)明的再一方面，提供一種輸入/輸出線電路，其包括多個的全局輸入/輸出線，其是用于在寫入操作時用于將數(shù)據(jù)從外圍區(qū)傳送到核心區(qū)；寫入鎖存器單元，其是用于檢測從輸入/輸出針腳輸入的數(shù)據(jù)，鎖存被檢測的數(shù)據(jù)及輸出被鎖存的數(shù)據(jù)至在寫入操作時使用的多個的全局輸入/輸出線；寫入驅(qū)動器單元，其是用于將輸入到在進(jìn)行寫入操作時使用的到多個全局輸入/輸出線的數(shù)據(jù)傳送到核心區(qū)的多個內(nèi)部輸入/輸出線；及寫入線電壓產(chǎn)生裝置，其是被寫入使能信號所使能，輸入外部電源電壓以供給驅(qū)動電壓至寫入鎖存器單元及寫入驅(qū)動器單元。
依本發(fā)明的再另外形態(tài)，提供一種輸入/輸出線電路，其包括多個的全局輸入/輸出線，其是用于在核心區(qū)及外圍區(qū)之間輸入/輸出數(shù)據(jù)；輸入/輸出感測放大單元，其是用于感測輸入到核心區(qū)的內(nèi)部輸入/輸出線的數(shù)據(jù)并放大被感測的數(shù)據(jù)；讀取鎖存器單元，其是用于檢測輸入到多個的全局輸入/輸出線的數(shù)據(jù)，鎖存被檢測的數(shù)據(jù)一預(yù)定的時間及輸出被鎖存的數(shù)據(jù)到輸入/輸出針腳；寫入鎖存器單元，其是用于檢測從輸入/輸出針腳輸入的數(shù)據(jù)，鎖存被檢測的數(shù)據(jù)及輸出被鎖存的數(shù)據(jù)至多個的全局輸入/輸出線；寫入驅(qū)動單元，其是用于將輸入到多個的全局輸入/輸出線的數(shù)據(jù)傳送到核心區(qū)的內(nèi)部輸入/輸出線；及線電壓產(chǎn)生裝置，其是用于當(dāng)其被讀取使能信號所使能及被供給外部電源電壓時則供應(yīng)驅(qū)動電壓至輸入/輸出感測放大單元及讀取鎖存器單元及當(dāng)其被寫入使能信號所使能并被供給外部電源電壓時則供給驅(qū)動電壓至寫入鎖存器單元及寫入驅(qū)動單元。


本發(fā)明的上述及其它目的及特征已參照下述附圖參考優(yōu)選實施例詳述如上而形清楚，其中圖1是為表示傳統(tǒng)的半導(dǎo)體存儲器裝置的讀取路徑的塊圖；圖2是為表示傳統(tǒng)的半導(dǎo)體存儲器裝置的寫入路徑的塊圖；圖3是為表示傳統(tǒng)的低電壓半導(dǎo)體存儲器裝置的讀取路徑的塊圖；圖4是為表示傳統(tǒng)的低電壓半導(dǎo)體存儲器裝置的寫入路徑的塊圖；圖5是為表示本發(fā)明的半導(dǎo)體存儲器裝置的讀取路徑的塊圖；圖6是為表示本發(fā)明的在讀取動期間使用的輸入/輸出線電路的電路圖；圖7是為表示本發(fā)明的半導(dǎo)體存儲器裝置的寫入路徑的塊圖；圖8是為表示本發(fā)明的在寫入期間使用的輸入/輸出線電路的電路圖；圖9是為表示本發(fā)明的低電壓半導(dǎo)體存儲器裝置的讀取路徑的塊圖；圖10是為表示本發(fā)明的低電壓半導(dǎo)體存儲器裝置的寫入路徑的塊圖；圖11是為表示本發(fā)明的半導(dǎo)體存儲器裝置中的輸入/輸出線電路的一實施的設(shè)置的圖；及圖12是為表示本發(fā)明的半導(dǎo)體存儲器裝置的輸入/輸出線電路的另一實施的設(shè)置的圖。
具體實施例方式
下面將參照附圖詳細(xì)說明本發(fā)明的輸入/輸出電路。
圖5是為表示本發(fā)明的優(yōu)選實施例的半導(dǎo)體存儲器裝置上數(shù)據(jù)的讀取路徑的塊圖。
如所示，半導(dǎo)體存儲器裝置包括排組110；核心電壓產(chǎn)生器112；內(nèi)部電壓產(chǎn)生器114；接口電壓產(chǎn)生器116；線電壓產(chǎn)生器160；輸出控制塊192；輸入/輸出感測放大器塊122，其含有多個的輸入/輸出感測放大器單元IOSAs；輸出數(shù)據(jù)鎖存器塊124，其含有多個的輸出數(shù)據(jù)鎖存器單元OUTPUT DATA LATCHs；電平移動器塊126，其含有多個的電平移動單元LSs；及輸出緩沖器塊128，其含有多個的輸出緩沖器單元DRIVERs。
至于讀取路徑，貯存在核心區(qū)的排組110內(nèi)的數(shù)據(jù)是響應(yīng)(response)讀取指令(read instruction)而被輸入到輸入/輸出感測放大器塊122。被輸入/輸出感測放大器塊122放大的數(shù)據(jù)是經(jīng)全局輸入/輸出線GIO0至GIO3而被傳送至輸出數(shù)據(jù)鎖存器塊124，電平移動器塊126，然后到外圍區(qū)的輸出緩沖器塊128。然后，數(shù)據(jù)則經(jīng)輸入/輸出針腳(pins)而被傳送到外部裝置。這里，因作為輸出數(shù)據(jù)鎖存器塊124的驅(qū)動電壓的線電壓VGIO是大于作為輸出緩沖器塊128的驅(qū)動電壓的內(nèi)部電壓VDDQ，故在輸出數(shù)據(jù)鎖存器塊124及輸出緩沖器塊128之間設(shè)置電平移動器塊126是必要的。
下面將詳述用于半導(dǎo)體存儲器裝置中的每個結(jié)構(gòu)，例如動態(tài)隨機(jī)存取存儲器(DRAM)裝置的電源供給。
含有多個DRAM單元的DRAM排組110是被供以由核心電壓產(chǎn)生器112產(chǎn)生的核心電壓VCORE，而由內(nèi)部電壓產(chǎn)生器114產(chǎn)生的內(nèi)部電壓VINT是供給到輸出控制塊192以控制讀取操作。另外，外部輸出緩沖器塊128是被供以由接口電壓產(chǎn)生器116產(chǎn)生的接口電壓VDDQ以使外部輸出電平調(diào)整至預(yù)定外部信號電平。
線電壓產(chǎn)生器160產(chǎn)的線電壓VGIO是供給至與全局輸入/輸出線GIO0至GIO3連接的這些配置元件(configuration elements)。亦即，線電壓VGIO是作為驅(qū)動電壓而供給至輸入/輸出感測放大器塊122、輸出數(shù)據(jù)鎖存器塊124及電平移動器塊126。
圖6是為表示在圖5所示的半導(dǎo)體存儲器裝置的外圍區(qū)內(nèi)的全局輸入/輸出線的塊圖。
應(yīng)一提者是圖中僅示出全局輸入/輸出線的一個，且此所示的全局輸入/輸出線是用參考符號GIO表示。因此，對應(yīng)地也只示出輸入/輸出感測放大器塊122中的一個輸入/輸出感測放大器單元IOSAs及輸出數(shù)據(jù)鎖存器塊124中的一個輸出數(shù)據(jù)鎖存器單元OUTPUT DATA LATCHs，而該對應(yīng)的輸入/輸出感測放大單元IOSA及該對應(yīng)的輸出數(shù)據(jù)鎖存器單元OUTPUT DATA LATCH是分別用參考數(shù)字122-1及124-1表示。
如所示，輸入/輸出感測放大器單元122-1，全局輸入/輸出線GIO及輸出數(shù)據(jù)鎖存器單元124-1存在于外圍區(qū)。具體言之，輸入/輸出感測放大器單元122-1包含用于放大從排組110及第一線驅(qū)動器123輸出的數(shù)據(jù)的輸入/輸出感測放大器IOSA-1，而輸出數(shù)據(jù)鎖存器單元124-1則包含用于輸出數(shù)據(jù)的鎖存器裝置LATCH-1，其是通過順序地鎖存經(jīng)全局輸入/輸出線GIO及第一線接收器125傳送的數(shù)據(jù)以響應(yīng)讀取等待時間(readlatency)。
具體言之，連接輸入/輸出感測放大器單元122-1及輸出數(shù)據(jù)鎖存器單元124-1的全局輸入/輸出線GIO具有不可忽視的高值電阻R及電容C。因此，為了順暢地傳送數(shù)據(jù)而不受限電阻R及電容C的影響，第一線驅(qū)動器123及第一線接收器125是分別接在全局輸入/輸出線GIO起始段(initial section)及終端段(termination section)。
由線電壓產(chǎn)生器160產(chǎn)生的線電壓VGIO是供給至上述的配置元件。但是，如圖6所示，線電壓VGIO也可僅供給至第一線驅(qū)動器123及第一線接收器125。亦即，輸入/輸出感測放大器單元122-1的輸入/輸出感測放大器IOSA-1是被供以內(nèi)部電壓VINT或外部電源電壓VDD，及第一線驅(qū)動器123是被供以線電壓VGIO。相同地，輸出數(shù)據(jù)鎖存器單元124-1的鎖存器裝置LATCH-1是被供給以內(nèi)部電壓VINT，或外部電源電壓VDD，及第一線接收器125是被供以線電壓VGIO。這種情形，在進(jìn)行讀取操作期間，具有改善因全局輸入/輸出線GIO的高值電阻R及電容C所造成的噪音問題的效果。
圖7是為表示根據(jù)本發(fā)明的優(yōu)選實施例的半導(dǎo)體存儲器裝置上數(shù)據(jù)寫入路徑的塊圖。
如所示，半導(dǎo)體存儲器裝置包括排組110；核心電壓產(chǎn)生器112；內(nèi)部電壓產(chǎn)生器114；接口電壓產(chǎn)生器116；線電壓產(chǎn)生器160；輸入控制塊194；寫入驅(qū)動器塊132，其含有多個的寫入驅(qū)動器單元WDRVs；輸入數(shù)據(jù)鎖存器塊134，其含有多個的輸入數(shù)據(jù)鎖存器單元DATA LATs；及輸入緩沖器塊138，其含有多個的輸入緩沖器單元BUFFERs。
至于寫入路徑，根據(jù)寫入指令將經(jīng)輸入/輸出針腳自外部輸入的數(shù)據(jù)緩沖在輸入緩沖器塊138內(nèi)，然后輸入到輸入數(shù)據(jù)鎖存器塊134而被鎖存。接著，全局輸入/輸出線GIO0至GIO3從輸入數(shù)據(jù)鎖存器塊134傳送數(shù)據(jù)到寫入驅(qū)動器塊132，寫入驅(qū)動器塊132放大此被傳輸?shù)臄?shù)據(jù)，該數(shù)據(jù)被順序貯存在核心區(qū)的排組110內(nèi)的指定的存儲器單元。
下面將詳述供給至DRAM裝置內(nèi)的每個結(jié)構(gòu)的電源。
DRAM排組110是被供以由核心電壓產(chǎn)生器112產(chǎn)生的核心電壓VCORE，而用于控制寫入操作的輸入控制塊194則是被供以由內(nèi)部電壓產(chǎn)生器114產(chǎn)生的內(nèi)部電壓VINT。另外，由接口電壓產(chǎn)生器116產(chǎn)生的接口電壓VDDQ是供給至輸入緩沖器塊138，其接收具有個別預(yù)定電平的外部信號。
由線電壓產(chǎn)生器160產(chǎn)生的線電壓VGIO是供給至這些連接在寫入操作時使用的全局輸入/輸出線GIO0至GIO3的配置元件。亦即，線電壓VGIO是供給至寫入驅(qū)動器塊132及輸入數(shù)據(jù)鎖存器塊134以作為驅(qū)動電壓。
圖8是為說明圖7所示的半導(dǎo)體存儲器裝置的外圍區(qū)上的全局輸入/輸出線的塊圖。
應(yīng)注意的是在圖上僅示出全局輸入/輸出線GIO0至GIO3中之一，而此圖示的全局輸入/輸出線是用符號GIO表示。因此，圖7表示的寫入驅(qū)動單元WDRVs及輸入數(shù)據(jù)鎖存器單元DATA LATs在此圖上各僅示出對應(yīng)的一個單元，而該對應(yīng)的寫入驅(qū)動器及該對應(yīng)的輸入數(shù)據(jù)鎖存器單元是分別用參考數(shù)字132-1及134-1表示。
如所示，用于鎖存輸入數(shù)據(jù)的輸入數(shù)據(jù)鎖存器單元134-1，用于傳送被鎖存的數(shù)據(jù)的全局輸入/輸出線GIO及用于將由全局輸入/輸出線GIO輸入的數(shù)據(jù)存入排組110的寫入驅(qū)動器單元132-1是被安置在外圍區(qū)。
寫入驅(qū)動器單元132-1包含數(shù)據(jù)選通鎖存器裝置DQS LAT-1及時鐘鎖存器裝置CLK LAT-1。這里，數(shù)據(jù)選通鎖存器裝置DQS LAT-1用于響應(yīng)數(shù)據(jù)選通信號DQS而鎖存輸入的數(shù)據(jù)，而時鐘鎖存器裝置CLK LAT-1則是用于根據(jù)時鐘信號CLK鎖存主要被數(shù)據(jù)選通鎖存器裝置DQS LAT-1鎖存的數(shù)據(jù)，這是由于芯片的指令和地址是根據(jù)時鐘信號CLK來操作的原因。亦即，如果只有使用時鐘鎖存器裝置CLK LAT-1而不使用數(shù)據(jù)選通鎖存器裝置DQS LAT-1時芯片之間的數(shù)據(jù)會歪曲很大，此因時鐘信號CLK是廣泛施加于芯片及控制器之故。因此，為了解決前述問題，本發(fā)明的優(yōu)選實施例的輸入數(shù)據(jù)鎖存器單元134-1是設(shè)計藉使用數(shù)據(jù)選通鎖存器裝置DQS LAT-1及時鐘鎖存器裝置CLK LAT-1而對數(shù)據(jù)鎖存兩次。
但是，全局輸入/輸出線GIO具有不能忽視的高值電阻R及電容C。因此，在全局輸入/輸出線GIO的起始段及終端段上分別設(shè)置第二線驅(qū)動器135及第二線接收器133使不受電阻R及電容C的影響而順暢地傳送數(shù)據(jù)。
全局輸入/輸出線GIO是接在寫入驅(qū)動器單元132-1及輸入數(shù)據(jù)鎖存器單元134-1之間。寫入驅(qū)動器單元132-1包含用于將數(shù)據(jù)傳送至在寫入操作期間使用的接于核心區(qū)的核心線的寫入驅(qū)動裝置WDRV-1，及用于檢測從全局輸入/輸出線GIO傳送的數(shù)據(jù)的第二線接收器133。如上述，輸入數(shù)據(jù)鎖存器單元134-1包含用于輸出數(shù)據(jù)到全局輸入/輸出線GIO的第二線驅(qū)動器135。
由線電壓產(chǎn)生器160產(chǎn)生的線電壓VGIO是作為驅(qū)動電壓而輸入至寫入驅(qū)動器單元132-1及輸入數(shù)據(jù)鎖存器單元134-1。但是，如圖8所示，線電壓VGIO是供給至第二線驅(qū)動器135及第二線接收器133，而內(nèi)部電壓VINT或外部電源電壓VDD是供給至其它電路模塊。這種情形下，能獲得在寫入操作期間改善在全局輸入/輸出線GIO產(chǎn)生的噪音問題的效果。
圖9是為表示根據(jù)本發(fā)明的優(yōu)選實施例的低電壓半導(dǎo)體存儲器裝置中數(shù)據(jù)的讀取路徑的塊圖。圖10是為表示在本發(fā)明的優(yōu)選實施例的低電壓半導(dǎo)體存儲器裝置上數(shù)據(jù)寫入路徑的塊圖。這里，與圖5至圖8敘述者相同的配置元件是用相同參考數(shù)字表示，其詳細(xì)說明則省略。
另外，在低電壓半導(dǎo)體存儲器裝置中的線電壓產(chǎn)生器160及線電壓VGIO的供給是與上述的半導(dǎo)體存儲器裝置的讀取操作及寫入操作相同。但是，不同之處是作為驅(qū)動電壓的外部電源電壓VDD是直接供給至輸入控制塊194及輸出控制塊192以控制讀取/寫入操作。
應(yīng)注意的是圖5、圖6及圖9所述在讀取操作期間使用的輸出數(shù)據(jù)鎖存器塊124及全局輸入/輸出線GIO0至GIO3兩者是分別稱為讀取數(shù)據(jù)鎖存器塊及讀取全局輸入/輸出線GIO0至GIO3。另外，圖7、圖8及圖10敘述的在寫入操作期間使用的輸入數(shù)據(jù)鎖存器塊134及全局輸入/輸出線GIO0至GIO3兩者是分別稱為寫入數(shù)據(jù)鎖存器塊及寫入全局輸入/輸出線GIO0至GIO3。
圖11是為表示半導(dǎo)體存儲器裝置的基板結(jié)構(gòu)的設(shè)置，其中排組BANK0至BANK3中每個排組含有一個本發(fā)明優(yōu)選實施例的線電壓產(chǎn)生器160。圖12是為表示半導(dǎo)體存儲器裝置的基板結(jié)構(gòu)的設(shè)置，其中依本發(fā)明的優(yōu)選實施例為排組BANK0至BANK3中的每兩個設(shè)置線電壓產(chǎn)生器160。如所示，與第5至圖10敘述者相同的配置元件是用相同的參考數(shù)字表示，其詳細(xì)說明則省略。
依圖11及圖12的設(shè)置，優(yōu)選地用于供給線電壓至外圍區(qū)中的裝置的外圍線電壓產(chǎn)生器164及用于供給線電壓至核心區(qū)中的裝置的核心線電壓產(chǎn)生器162是分開設(shè)置的以有效地供給線電壓。
當(dāng)列地址選通(column address strobe，CAS)信號被激活(actiuated)時輸入/輸出感測放大器122及寫入驅(qū)動器塊132操作。相反地，在CAS信號激活期間，讀取數(shù)據(jù)鎖存器塊及寫入數(shù)據(jù)鎖存器塊是保持被鎖存的數(shù)據(jù)。
因此，依本發(fā)明的優(yōu)選實施例，雖然線電壓產(chǎn)生器不受限于上述的范圍，但線電壓產(chǎn)生器仍能被實施以在CAS信號激活期間被激活。
根據(jù)本發(fā)明的優(yōu)選實施例，當(dāng)激活時間小于行地址選通(RAS)的激活時間的CAS信號被激活時驅(qū)動電壓被供給至輸入/輸出線。結(jié)果，具有降低功率消耗的效果。另外，因輸入/輸出線是與外部電源電壓分開，故輸入/輸出線不會影響其它內(nèi)部電路模塊的操作且不易受到其它外部裝置產(chǎn)生的噪音的影響。
本專利申請案包含與2004年6月30日向韓國專利局(Korean PatentOffice)提出的韓國專利申請第KR2004-0049912號相關(guān)的主題內(nèi)容，其整個內(nèi)容是被采作為本說明書的參考。
雖然本發(fā)明已針對一些優(yōu)選實施例說明如上，但對于本領(lǐng)域的專業(yè)者言當(dāng)明白可作各種改變及變更而不會逾越權(quán)利要求各項所界定的本發(fā)明的精神及范圍。
主要元件符號說明10、110排組12、112核心電壓產(chǎn)生器14、114內(nèi)部電壓產(chǎn)生器16、116接口電壓產(chǎn)生器22、122輸入/輸出感測放大器塊24、124輸出數(shù)據(jù)鎖存器塊26、126電壓電平移動器塊28、128驅(qū)動器32、132寫入驅(qū)動器塊34、134輸入數(shù)據(jù)鎖存器塊38、138輸入緩沖器塊60、160線電壓產(chǎn)生器92、192輸出控制塊94、194輸入控制塊
權(quán)利要求
1.一種半導(dǎo)體存儲器裝置，包含形成存儲器單元的核心區(qū)及形成輸入/輸出線電路的外圍區(qū)，其特征為包括用于供給核心電壓至核心區(qū)作為驅(qū)動電壓的核心電壓產(chǎn)生裝置；用于供給內(nèi)部電壓至外圍區(qū)作為驅(qū)動電壓的內(nèi)部電壓產(chǎn)生裝置；及用于供給線電壓至輸入/輸出線電路作為驅(qū)動電壓的線電壓產(chǎn)生裝置，從而獲得驅(qū)動電壓的穩(wěn)定供給。
2.如權(quán)利要求第1項的半導(dǎo)體存儲器裝置，其中輸入/輸出線電路包括用于將貯存在核心區(qū)的數(shù)據(jù)輸出到外部部件的輸出線塊；及用于將自外部部件輸入的數(shù)據(jù)存入核心區(qū)的存儲器單元的輸入線塊。
3.如權(quán)利要求第2項的半導(dǎo)體存儲器裝置，其中輸出線塊包括用于感測從核心區(qū)輸出的數(shù)據(jù)及放大此被感測的數(shù)據(jù)的輸出感測放大器單元；在讀取操作中使用的多個全局輸出線，其是用于接收被放大的數(shù)據(jù)及將接收的數(shù)據(jù)傳送到外圍區(qū)；及讀取鎖存器單元，其用于檢測被傳送的數(shù)據(jù)，鎖存被檢測的數(shù)據(jù)及輸出被鎖存的數(shù)據(jù)到輸入/輸出針腳。
4.如權(quán)利要求第2項的半導(dǎo)體存儲器裝置，其中輸入線塊包含寫入鎖存器單元，其是用于檢測從外部部件輸入的數(shù)據(jù)，鎖存被檢測的數(shù)據(jù)及輸出被鎖存的數(shù)據(jù)；在寫入操作期間使用的多個全局輸入/輸出線，其是用于接收被鎖存的數(shù)據(jù)及將被接收的數(shù)據(jù)傳送到核心區(qū)；及寫入驅(qū)動單元其是用于將自多個的全局輸入/輸出線傳送的數(shù)據(jù)發(fā)送到核心區(qū)的內(nèi)部輸入/輸出線。
5.如權(quán)利要求第2項的半導(dǎo)體存儲器裝置，其中輸入/輸出線電路另包含輸入控制塊，其是用于控制輸入線塊；及輸出控制塊，其是用于控制輸出線塊，其中，輸入控制塊及輸出控制塊使用內(nèi)部電壓作為驅(qū)動電壓。
6.如權(quán)利要求第1項的半導(dǎo)體存儲器裝置，其中另包含接口電壓產(chǎn)生裝置，其是用于供給作為驅(qū)動電壓的接口電壓至與輸入/輸出墊塊連接的輸入/輸出緩沖器塊，以使外圍區(qū)與外部部件連接。
7一種輸入/輸出線電路，其特征為包括在讀取操作期間使用的多個全局輸入/輸出線，其是用于將數(shù)據(jù)從核心區(qū)傳送到外圍區(qū)；輸入/輸出感測放大器單元，其是用于感測輸入到核心區(qū)的多個內(nèi)部輸入/輸出線的數(shù)據(jù)及放大被感測的數(shù)據(jù)；讀取鎖存器單元，其是用于檢測被傳送到多個全局輸入/輸出線的數(shù)據(jù)，鎖存被檢測的數(shù)據(jù)預(yù)定的時間，及輸出被鎖存的數(shù)據(jù)到輸入/輸出針腳；及讀取線電壓產(chǎn)生裝置，其是被讀取使能信號所使能及輸入外部電源電壓以供給驅(qū)動電壓至輸入/輸出感測放大單元及讀取鎖存器單元。
8.如權(quán)利要求第7項的輸入/輸出線電路，其中讀取線電壓產(chǎn)生裝置包含核心讀取線電壓產(chǎn)生器，其是用于供給驅(qū)動電壓到輸入/輸出感測放大器單元；及外圍讀取線電壓產(chǎn)生器，其是用于供給驅(qū)動電壓到讀取鎖存器單元。
9.如權(quán)利要求第8項的輸入/輸出線電路，其中讀取線電壓產(chǎn)生裝置當(dāng)列地址選通信號被使能時即被使能。
10.一種輸入/輸出線電路，其特征為包括在寫入操作期間使用的多個輸入/輸出線，其是用于將數(shù)據(jù)從外圍區(qū)傳送至核心區(qū)；寫入鎖存器單元，其是用于檢測自輸入/輸出針腳輸入的數(shù)據(jù)，鎖存被檢測的數(shù)據(jù)及輸出被鎖存數(shù)據(jù)至在寫入操作期間使用的多個全局輸入/輸出線；寫入驅(qū)動器單元，其是用于將輸入至在寫入操作期間使用的多個全局輸入/輸出線的數(shù)據(jù)傳送到核心區(qū)的多個內(nèi)部輸入/輸出線；及寫入線電壓產(chǎn)生裝置，其是被寫入使能信號所使能，及輸入外部電源電壓以供給驅(qū)動電壓到寫入鎖存器單元及寫入驅(qū)動器單元。
11.如權(quán)利要求第10項的輸入/輸出線電路，其中寫入線電壓產(chǎn)生裝置包含核心寫入線電壓產(chǎn)生器，其是用于供給驅(qū)動電壓到寫入鎖存器單元；及外圍寫入線電壓產(chǎn)生器，其是用于供給驅(qū)動電壓到寫入驅(qū)動器單元。
12.如權(quán)利要求第11項的輸入/輸出線電路，其中寫入線電壓產(chǎn)生器是當(dāng)列地址選通信號被使能時即被使能。
13.一種輸入/輸出線電路，其特征為包括多個全局輸入/輸出線，其是用于在核心區(qū)及外圍區(qū)之間輸入/輸出數(shù)據(jù)；輸入/輸出感測放大單元，其是用于感測輸入到核心區(qū)的內(nèi)部輸入/輸出線的數(shù)據(jù)及放大被感測的數(shù)據(jù)；讀取鎖存器單元，其是用于檢測輸入到多個全局輸入/輸出線的數(shù)據(jù)，鎖存被檢測的數(shù)據(jù)一預(yù)定時間及輸出被鎖存的數(shù)據(jù)到輸入/輸出針腳；寫入鎖存器單元，其是用于檢測從輸入/輸出針腳輸入的數(shù)據(jù)，鎖存被檢測的數(shù)據(jù)及輸出被鎖存的數(shù)據(jù)到多個的全局輸入/輸出線；寫入驅(qū)動器單元，其是用于將輸入到多個全局輸入/輸出線的數(shù)據(jù)傳送到核心區(qū)的內(nèi)部輸入/輸出線；及線電壓產(chǎn)生裝置，當(dāng)其被讀取使能信號使能及輸入外部電源電壓時供給驅(qū)動電壓到輸入/輸出感測放大單元及讀取鎖存器單元，而當(dāng)其被寫入使能信號使能及輸入外部電源電壓時供給驅(qū)動電壓到寫入鎖存器單元及寫入驅(qū)動器單元。
14.如權(quán)利要求第13項的輸入/輸出線電路，其中線電壓產(chǎn)生裝置包含讀取線電壓產(chǎn)生器，其是用于供給驅(qū)動電壓到輸入/輸出感測放大單元及讀取鎖存器單元；及寫入線電壓產(chǎn)生器，其是用于供給驅(qū)動電壓到寫入鎖存器單元及寫入驅(qū)動器單元。
15.如權(quán)利要求第13項的輸入/輸出線電路，其中線電壓產(chǎn)生裝置包含核心線電壓產(chǎn)生器，其是用于供給驅(qū)動電壓到讀取鎖存器單元及寫入鎖存器單元；及外圍線電壓產(chǎn)生器，其是用于供給驅(qū)動電壓到輸入/輸出感測放大器單元及寫入驅(qū)動器單元。
16.如權(quán)利要求第13項的輸入/輸出線電路，其中線電壓產(chǎn)生裝置是當(dāng)列地址選通信號被使能時即被使能。
全文摘要
本發(fā)明是關(guān)于一種半導(dǎo)體存儲器裝置，其被分為形成存儲器單元的核心區(qū)及形成輸入/輸出線電路的外圍區(qū)。特別是關(guān)于一種半導(dǎo)體存儲器裝置的輸入/輸出線電路，其操作能不影響其它外部裝置及不受來自其它外部裝置的噪音的影響，同時改善功率消耗。此半導(dǎo)體存儲器裝置包括用于供給核心電壓到核心區(qū)以作為驅(qū)動電壓的核心電壓產(chǎn)生裝置；用于供給內(nèi)部電壓到外圍區(qū)以作為驅(qū)動電壓的內(nèi)部電壓產(chǎn)生裝置；及用于供給線電壓到輸入/輸出線電路以作為驅(qū)動電壓的線電壓產(chǎn)生裝置，從而獲得驅(qū)動電壓的穩(wěn)定供給。
文檔編號G11C11/413GK1716446SQ20041008189
公開日2006年1月4日 申請日期2004年12月31日 優(yōu)先權(quán)日2004年6月30日
發(fā)明者李日豪 申請人:海力士半導(dǎo)體有限公司