專利名稱：半導(dǎo)體存儲(chǔ)器件和存儲(chǔ)器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件和存儲(chǔ)器系統(tǒng)，它們特別適用于偽靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(pseudo-SRAM)。
背景技術(shù)：
偽SRAM是半導(dǎo)體存儲(chǔ)器件之一，其中用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元是由和DRAM(動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)相同的單元組成的，而它的外部接口與SRAM相互兼容。偽SRAM具有與SRAM相比，以更低的位開銷實(shí)現(xiàn)更大容量的DRAM特性，并且具有和SRAM一樣的可用性，因此實(shí)現(xiàn)了系統(tǒng)設(shè)計(jì)的容量和便利性的提高。例如，低功率(低功耗)的偽SRAM被用作蜂窩電話的存儲(chǔ)器(RAM)。
圖1是示出常見的偽SRAM 101的組成的框圖。偽SRAM 101具有存儲(chǔ)單元陣列102、陣列控制電路103、刷新控制電路104、芯片控制電路105、地址譯碼器106、數(shù)據(jù)信號(hào)控制電路107和接口電路108。
存儲(chǔ)單元陣列102由多個(gè)在行方向和列方向上排列為陣列形式的存儲(chǔ)單元組成。每個(gè)存儲(chǔ)單元都是和上述DRAM中一樣的1T-1C類(單晶體管單電容器類型)存儲(chǔ)單元。陣列控制電路103對(duì)存儲(chǔ)單元陣列102中的存儲(chǔ)單元執(zhí)行數(shù)據(jù)讀操作、數(shù)據(jù)寫操作和刷新操作。
刷新控制電路104輸出刷新操作的請(qǐng)求，以根據(jù)包括其中的定時(shí)器值來(lái)保持存儲(chǔ)在存儲(chǔ)單元中的數(shù)據(jù)。
芯片控制電路105對(duì)來(lái)自外部的命令(外部命令)CMD進(jìn)行譯碼，所述命令是經(jīng)由接口電路108提供的，并且芯片控制電路105將基于譯碼結(jié)果的控制信號(hào)和來(lái)自刷新控制電路104的刷新請(qǐng)求輸出到陣列控制電路103。命令CMD由芯片使能信號(hào)/CE、地址有效信號(hào)/ADV、輸出使能信號(hào)/OE和寫使能信號(hào)/WE組成(附加在每個(gè)信號(hào)的標(biāo)號(hào)前面的“/”表示該信號(hào)是負(fù)邏輯的)。
芯片控制電路105通過(guò)命令CMD和刷新請(qǐng)求來(lái)執(zhí)行訪問(wèn)請(qǐng)求(數(shù)據(jù)讀寫)的仲裁。在這種仲裁中，在先生成的請(qǐng)求被優(yōu)先處理。
地址譯碼器106對(duì)經(jīng)由接口電路108提供的、來(lái)自外部的地址信號(hào)ADD進(jìn)行譯碼，并將譯碼結(jié)果輸出到陣列控制電路103。
數(shù)據(jù)信號(hào)控制電路107在根據(jù)外部命令而執(zhí)行的讀寫操作中，控制存儲(chǔ)器的內(nèi)部和外部之間的數(shù)據(jù)發(fā)送和接收。
用于同步命令CMD和數(shù)據(jù)信號(hào)DQ的輸入輸出定時(shí)的時(shí)鐘信號(hào)CLK從外部被輸入到接口電路108中，并被提供給偽SRAM 101中的每個(gè)功能部件。
圖2是用于解釋常見的偽SRAM中的操作(數(shù)據(jù)讀操作)的時(shí)序圖。在圖2中，“內(nèi)核操作”是指對(duì)存儲(chǔ)單元陣列102的選擇操作，換言之，由陣列控制電路103對(duì)存儲(chǔ)單元陣列102執(zhí)行的操作?！巴鈬僮鳌笔侵复鎯?chǔ)單元陣列102(陣列控制電路103)的外圍電路的操作，所述外圍電路例如包括芯片控制電路105和數(shù)據(jù)信號(hào)控制電路107。
首先，在時(shí)刻T51，將器件(偽SRAM)帶入工作狀態(tài)的芯片使能信號(hào)/CE、指示地址信號(hào)ADD有效的地址有效信號(hào)/ADV、以及輸出使能信號(hào)/OE變?yōu)椤癓”。芯片控制電路105譯碼這個(gè)命令CMD，并且確定來(lái)自外部的訪問(wèn)請(qǐng)求是數(shù)據(jù)讀操作RD(A)。地址譯碼器106取入地址信號(hào)ADD并對(duì)其進(jìn)行譯碼。
然而，如果來(lái)自刷新控制電路104的刷新請(qǐng)求是在接收到來(lái)自外部的訪問(wèn)請(qǐng)求的時(shí)刻T51之前生成的，那么在存儲(chǔ)單元陣列102中執(zhí)行刷新操作REF(時(shí)刻T52)。從刷新操作REF結(jié)束時(shí)的時(shí)刻T53開始，在存儲(chǔ)單元陣列102中執(zhí)行數(shù)據(jù)讀操作RD(A)，對(duì)應(yīng)于地址譯碼器106中譯碼結(jié)果的存儲(chǔ)單元的數(shù)據(jù)(1A)、(2A)和(3A)并順序讀出并以數(shù)據(jù)信號(hào)DQ的形式輸出。
當(dāng)芯片使能信號(hào)/CE在時(shí)刻T54變?yōu)椤癏”時(shí)，芯片控制電路105向陣列控制電路103指示數(shù)據(jù)讀操作RD(A)的終止。藉此結(jié)束在存儲(chǔ)單元陣列102中的數(shù)據(jù)讀操作RD(A)(時(shí)刻T55)。
當(dāng)芯片使能信號(hào)/CE和地址有效信號(hào)/ADV在時(shí)刻T55變?yōu)椤癓”時(shí)，芯片控制電路105在這個(gè)時(shí)候?qū)γ頒MD進(jìn)行譯碼，并且確定來(lái)自外部的訪問(wèn)請(qǐng)求是數(shù)據(jù)讀操作RD(B)。地址譯碼器106取入地址信號(hào)ADD并對(duì)其進(jìn)行譯碼。
在從時(shí)刻T55開始的刷新進(jìn)入期間(refresh entry term)TREN已經(jīng)過(guò)去的時(shí)刻T56，在存儲(chǔ)單元陣列102中執(zhí)行數(shù)據(jù)讀操作RD(B)，并且以數(shù)據(jù)信號(hào)DQ的形式輸出數(shù)據(jù)(1B)、(2B)、(3B)、(4B)和(5B)。刷新進(jìn)入期間TREN總是設(shè)置在根據(jù)外部訪問(wèn)請(qǐng)求的數(shù)據(jù)讀寫操作之間，以便在刷新請(qǐng)求生成時(shí)，可以在存儲(chǔ)單元陣列102中執(zhí)行刷新操作。
此后，和數(shù)據(jù)讀操作RD(A)中一樣，芯片使能信號(hào)/CE在時(shí)刻T57變?yōu)椤癏”，從而結(jié)束在存儲(chǔ)單元陣列102中執(zhí)行的數(shù)據(jù)讀操作RD(B)(時(shí)刻T58)。
圖3是用于解釋常見的偽SRAM的操作(數(shù)據(jù)寫操作)的時(shí)序圖。圖3中所示的數(shù)據(jù)寫操作與圖2中所示的數(shù)據(jù)讀操作的不同之處僅僅在于以下方面寫使能信號(hào)/WE設(shè)為“L”并且輸出使能信號(hào)/OE保持為“H”，以及被提供為數(shù)據(jù)信號(hào)DQ的數(shù)據(jù)(1A)到(3A)和(1B)到(5B)都被寫入存儲(chǔ)單元，而在其他方面都與圖2中所示的數(shù)據(jù)讀操作相同(時(shí)刻T61到T68分別對(duì)應(yīng)于T51到T58)。因此，這里省略對(duì)數(shù)據(jù)寫操作的解釋。
如圖2和圖3所示，在常見的偽SRAM中完成了數(shù)據(jù)讀操作、數(shù)據(jù)寫操作等。
近年來(lái)，與視頻數(shù)據(jù)等相關(guān)的大容量、實(shí)時(shí)數(shù)據(jù)通信開始出現(xiàn)，用作包括蜂窩電話等在內(nèi)的數(shù)據(jù)通信裝置的存儲(chǔ)器的偽SRAM需要更高速地運(yùn)行。
日本在先公開專利申請(qǐng)No.平11-16346。
國(guó)際申請(qǐng)公開No.WO 98/56004。
然而，在常見的偽SRAM中，總是按照?qǐng)D2和3中所示來(lái)提供刷新進(jìn)入期間TREN，因此，與來(lái)自外部的訪問(wèn)請(qǐng)求相關(guān)的訪問(wèn)時(shí)間被指定為包括在假設(shè)刷新請(qǐng)求在先發(fā)生的情況(這是最壞的情形)下的延遲(latency)。從接收到來(lái)自外部的訪問(wèn)請(qǐng)求(命令)開始到數(shù)據(jù)輸入輸出為止的一系列操作被執(zhí)行，使得對(duì)應(yīng)于下一次訪問(wèn)請(qǐng)求的一系列操作在對(duì)應(yīng)于本次訪問(wèn)請(qǐng)求的一系列操作之后才開始，即，總是只執(zhí)行對(duì)應(yīng)于一次訪問(wèn)請(qǐng)求的處理。
作為加快偽SRAM中運(yùn)行速度的一種方法，可以考慮下述方法，即通過(guò)縮短延遲(如圖4A所示)，從而減少來(lái)自外部的訪問(wèn)時(shí)間。然而，如果縮短了延遲，那么就縮短了應(yīng)來(lái)自外部的訪問(wèn)請(qǐng)求而進(jìn)行的數(shù)據(jù)讀寫操作之間的時(shí)間間隔TC，而且恐怕無(wú)法確保與刷新進(jìn)入期間TREN相對(duì)應(yīng)的期間。即，當(dāng)延遲被縮短時(shí)，如果發(fā)生了刷新請(qǐng)求，則在應(yīng)來(lái)自外部的訪問(wèn)請(qǐng)求而進(jìn)行的數(shù)據(jù)讀寫操作之間無(wú)法執(zhí)行刷新操作，并且存儲(chǔ)在存儲(chǔ)器中的數(shù)據(jù)恐怕會(huì)丟失。
作為加快偽SRAM中運(yùn)行速度的另一種方法，考慮這樣一種方法，即如圖4B所示，多路復(fù)用來(lái)自外部的訪問(wèn)請(qǐng)求。然而，如果在執(zhí)行數(shù)據(jù)讀操作RD(A)時(shí)請(qǐng)求了數(shù)據(jù)讀操作RD(B)(如圖4B所示的時(shí)刻T91)，那么在這一時(shí)刻，被取入并譯碼的是與數(shù)據(jù)讀操作RD(B)相關(guān)的地址信號(hào)ADD。因此，地址譯碼器106中的譯碼結(jié)果發(fā)生改變，并且選擇了不同的存儲(chǔ)單元。由此，如果在數(shù)據(jù)讀操作RD(A)期間請(qǐng)求了數(shù)據(jù)讀操作RD(B)，則無(wú)法準(zhǔn)確地識(shí)別出來(lái)自外部的訪問(wèn)請(qǐng)求，并且無(wú)法保證從這一時(shí)刻輸出正確的數(shù)據(jù)(在圖4B所示的示例中的數(shù)據(jù)(3A))。對(duì)數(shù)據(jù)寫操作而言也是一樣。

發(fā)明內(nèi)容
本發(fā)明的目的是實(shí)現(xiàn)對(duì)半導(dǎo)體存儲(chǔ)器件的訪問(wèn)操作的加速。
本發(fā)明的半導(dǎo)體存儲(chǔ)器件具有一個(gè)包含多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，請(qǐng)求與所述存儲(chǔ)單元陣列相關(guān)的刷新操作的刷新請(qǐng)求電路，譯碼與從外部提供的對(duì)所述存儲(chǔ)單元陣列的外部訪問(wèn)請(qǐng)求相關(guān)的信息、并根據(jù)譯碼結(jié)果和刷新請(qǐng)求指示所述存儲(chǔ)單元陣列中所要執(zhí)行的操作的處理電路，基于所述指示對(duì)所述存儲(chǔ)單元陣列執(zhí)行操作的陣列控制電路，以及保存與所述外部訪問(wèn)請(qǐng)求相關(guān)的信息的譯碼結(jié)果的寄存器。
根據(jù)上述組成，即使一次外部訪問(wèn)請(qǐng)求是在陣列控制電路在存儲(chǔ)單元陣列中執(zhí)行對(duì)應(yīng)于另一次外部訪問(wèn)請(qǐng)求的操作時(shí)接收的，那么也將在處理電路中獨(dú)立并且平行于陣列控制電路所進(jìn)行的處理，來(lái)譯碼與所接收的外部訪問(wèn)請(qǐng)求相關(guān)的信息，并將它的結(jié)果保存在所述寄存器中，因而來(lái)自外部的訪問(wèn)請(qǐng)求可被多路復(fù)用，并且可以由處理電路和陣列控制電路來(lái)實(shí)現(xiàn)流水線化操作。當(dāng)在對(duì)應(yīng)于第一外部訪問(wèn)請(qǐng)求的操作之后，指示執(zhí)行與多重(in multiple)輸入的第二外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作時(shí)，所生成的刷新請(qǐng)求保持在待用狀態(tài)(on standby)，因而可以順序地執(zhí)行對(duì)應(yīng)于外部訪問(wèn)請(qǐng)求的操作，而不必提供刷新進(jìn)入期間，并且可以實(shí)現(xiàn)訪問(wèn)操作的加快，而不會(huì)引起任何問(wèn)題。
本發(fā)明的半導(dǎo)體存儲(chǔ)器件具有其中安放了多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，向外部輸出請(qǐng)求刷新操作的刷新請(qǐng)求信號(hào)的刷新請(qǐng)求電路，譯碼與對(duì)所述存儲(chǔ)單元陣列的外部訪問(wèn)請(qǐng)求相關(guān)的信息、并且基于譯碼結(jié)果來(lái)指示在存儲(chǔ)單元陣列中所要執(zhí)行的操作的處理電路，以及基于來(lái)自處理電路的指示對(duì)所述存儲(chǔ)單元陣列執(zhí)行操作的陣列控制電路。所述外部訪問(wèn)請(qǐng)求包括刷新執(zhí)行請(qǐng)求，它是對(duì)刷新請(qǐng)求信號(hào)的響應(yīng)。
根據(jù)上述組成，對(duì)存儲(chǔ)單元陣列的操作，包括刷新操作在內(nèi)，都僅僅是由外部訪問(wèn)請(qǐng)求來(lái)請(qǐng)求的。因此，不必提供刷新進(jìn)入期間，并且對(duì)存儲(chǔ)單元陣列的訪問(wèn)操作所需的時(shí)間，例如延遲和寫周期時(shí)間都可被縮短。當(dāng)提供了用于保存由處理電路給出的、與外部訪問(wèn)請(qǐng)求相關(guān)的信息的譯碼結(jié)果的寄存器時(shí)，可以由處理電路和陣列控制電路按照流水線化操作來(lái)執(zhí)行與外部訪問(wèn)請(qǐng)求相關(guān)的操作。


圖1是示出常見的偽SRAM的組成的框圖；圖2是示出常見的偽SRAM的數(shù)據(jù)讀操作的時(shí)序圖；圖3是示出常見的偽SRAM的數(shù)據(jù)寫操作的時(shí)序圖；圖4A和4B是用于解釋偽SRAM中的問(wèn)題的圖；
圖5是示出根據(jù)本發(fā)明第一實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的組成實(shí)施例的圖；圖6A是示出刷新執(zhí)行控制部分的電路組成實(shí)施例的圖；圖6B是示出圖6A中所示的刷新執(zhí)行控制部分的操作的時(shí)序圖；圖7是示出流水線執(zhí)行控制部分的電路組成實(shí)施例的圖；圖8是示出命令執(zhí)行控制部分的組成實(shí)施例的圖；圖9是示出寄存器的電路組成實(shí)施例的圖；圖10是示出陣列控制電路的組成實(shí)施例的圖；圖11A是示出存儲(chǔ)單元陣列中的存儲(chǔ)單元及其外圍電路的電路組成實(shí)施例的圖；圖11B是示出與存儲(chǔ)單元相關(guān)的數(shù)據(jù)讀順序的圖；圖12是示出根據(jù)第一實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的操作實(shí)施例的時(shí)序圖；圖13是示出根據(jù)第一實(shí)施方式的另一種半導(dǎo)體存儲(chǔ)器件的操作實(shí)施例的時(shí)序圖；圖14是示出根據(jù)本發(fā)明第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的組成實(shí)施例的框圖；圖15是示出將根據(jù)第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件應(yīng)用其中的存儲(chǔ)器系統(tǒng)的組成實(shí)施例的框圖；圖16A到16C是用于解釋第二實(shí)施方式中的刷新操作的圖；圖17A和17B是示出根據(jù)第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的命令實(shí)施例的圖；圖18是示出根據(jù)第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的操作實(shí)施例的時(shí)序圖；圖19是示出根據(jù)第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的另一個(gè)操作實(shí)施例的時(shí)序圖；圖20是示出根據(jù)本發(fā)明第三實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的基本組成的實(shí)施例的框圖；圖21A和21B是用于解釋第三實(shí)施方式中的芯片控制電路的圖；
圖22是用于解釋第三實(shí)施方式中的地址譯碼器的圖；圖23A是用于解釋第三實(shí)施方式中的刷新地址控制電路的圖；圖23B是用于解釋刷新地址控制電路中的刷新地址確定方法的圖；圖24是用于解釋根據(jù)第三實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的操作的圖；以及圖25是示出根據(jù)第三實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的命令實(shí)施例的圖。
具體實(shí)施例方式
下面將基于附圖來(lái)解釋本發(fā)明的各種實(shí)施方式。
-第一實(shí)施方式-圖5是示出根據(jù)本發(fā)明第一實(shí)施方式的半導(dǎo)體存儲(chǔ)器件1A的組成實(shí)施例的框圖。
半導(dǎo)體存儲(chǔ)器件1A是一個(gè)偽SRAM，并且具有刷新定時(shí)器2A、芯片控制電路3A、地址譯碼器4、數(shù)據(jù)信號(hào)控制電路5、陣列控制電路6、存儲(chǔ)單元陣列7和接口電路8A。
刷新定時(shí)器2A使用計(jì)時(shí)(clocking)設(shè)備例如計(jì)數(shù)器來(lái)計(jì)時(shí)，并且每當(dāng)過(guò)去了預(yù)定的時(shí)間段，就向芯片控制電路3A輸出刷新請(qǐng)求信號(hào)REFR。刷新定時(shí)器2A對(duì)應(yīng)于本發(fā)明中的刷新請(qǐng)求電路。刷新請(qǐng)求信號(hào)REFR是這樣一個(gè)信號(hào)，其請(qǐng)求刷新操作，以保持存儲(chǔ)在存儲(chǔ)單元陣列7中每個(gè)存儲(chǔ)單元中的數(shù)據(jù)。
芯片控制電路3A具有刷新(REF)執(zhí)行控制部分9、流水線執(zhí)行控制部分10、命令(CMD)執(zhí)行控制部分11和命令寄存器12。芯片控制電路3A對(duì)半導(dǎo)體存儲(chǔ)器件1A中的每個(gè)電路的操作進(jìn)行集中控制。
更具體地說(shuō)，芯片控制電路3A具有未示出的譯碼器，并且經(jīng)由接口電路8A向其提供來(lái)自外部的命令(外部命令)CMD，由芯片控制電路3A對(duì)所述命令進(jìn)行譯碼。接下來(lái)，芯片控制電路3A基于命令CMD的譯碼結(jié)果以及來(lái)自刷新定時(shí)器2A的刷新請(qǐng)求信號(hào)REFR，向陣列控制電路6輸出控制信號(hào)。芯片控制電路3A在由外部命令CMD傳送的與數(shù)據(jù)讀/寫相關(guān)的訪問(wèn)請(qǐng)求和由刷新請(qǐng)求信號(hào)REFR傳送的刷新請(qǐng)求之間進(jìn)行仲裁(仲裁處理)。
命令寄存器12是芯片控制電路3A中用于保存通過(guò)譯碼提供自外部的命令CMD而獲得的譯碼結(jié)果的寄存器。
刷新執(zhí)行控制部分9、流水線執(zhí)行控制部分10和命令執(zhí)行控制部分11將隨后描述。
地址譯碼器4譯碼經(jīng)由接口電路8A而提供的、來(lái)自外部的地址信號(hào)ADD，并向陣列控制電路6輸出基于譯碼結(jié)果的選擇地址信號(hào)。地址譯碼器4具有地址寄存器13，其用于保存通過(guò)譯碼地址信號(hào)ADD而獲得的譯碼結(jié)果。分別保存在地址寄存器13和命令寄存器12中的譯碼結(jié)果與來(lái)自外部的同一個(gè)訪問(wèn)請(qǐng)求有關(guān)?；谟|發(fā)信號(hào)Trig，同步地輸出保存在命令寄存器12和地址寄存器13中的譯碼結(jié)果。
本發(fā)明的處理電路由芯片控制電路3A和地址譯碼器4組成。
數(shù)據(jù)信號(hào)控制電路5在根據(jù)來(lái)自外部的命令CMD所進(jìn)行的對(duì)存儲(chǔ)單元陣列7的數(shù)據(jù)讀寫操作中，控制著數(shù)據(jù)信號(hào)DQ在半導(dǎo)體存儲(chǔ)器件1A的內(nèi)部和外部之間經(jīng)由接口電路8A的發(fā)送和接收。
陣列控制電路6基于從芯片控制電路3A提供的控制信號(hào)和從地址譯碼器4提供的選擇地址信號(hào)，執(zhí)行與存儲(chǔ)單元陣列7中的存儲(chǔ)單元相關(guān)的數(shù)據(jù)讀操作、數(shù)據(jù)寫操作和刷新操作。
存儲(chǔ)單元陣列7具有在行方向和列方向上排列為陣列形式的多個(gè)存儲(chǔ)單元。更具體地說(shuō)，存儲(chǔ)單元陣列7具有多條位線以及與所述位線相互交叉的多條字線，存儲(chǔ)單元被放置在位線和字線的交叉部分處。每個(gè)存儲(chǔ)單元由和DRAM中一樣的1T-1C類(單晶體管單電容器類型)存儲(chǔ)單元組成，并且存儲(chǔ)1比特?cái)?shù)據(jù)。
存儲(chǔ)單元陣列7具有相應(yīng)于位線而配備的讀出放大器。
接口電路8A是用于發(fā)送和接收在半導(dǎo)體存儲(chǔ)器件1A的內(nèi)部和外部之間的每一個(gè)信號(hào)的電路。命令CMD和地址信號(hào)ADD從外部被輸入到接口電路8A中，并且數(shù)據(jù)信號(hào)DQ從外部被輸入到接口電路8A中，并且從接口電路8A被輸出到外部。用于同步命令CMD和數(shù)據(jù)信號(hào)DQ的輸入和輸出定時(shí)的時(shí)鐘信號(hào)CLK從外部被輸入到接口電路8A中，并且被提供給半導(dǎo)體存儲(chǔ)器件1A中的每個(gè)電路。
圖6A是示出了圖5中所示的刷新執(zhí)行控制部分9的組成的電路圖。
刷新執(zhí)行控制部分9具有NOR(負(fù)邏輯和運(yùn)算)電路21，反相器22、25和26，以及由P溝道晶體管23和N溝道晶體管24組成的傳輸門27。
外部訪問(wèn)請(qǐng)求信號(hào)CMDA和CMDB被輸入到NOR電路21。NOR電路21的輸出經(jīng)由反相器22被提供給晶體管23的控制端(柵極)，并且被提供給晶體管24的控制端(柵極)。NOR電路21的輸出作為訪問(wèn)終止信號(hào)BSTZ而輸出。這里，每個(gè)外部訪問(wèn)請(qǐng)求信號(hào)CMDA和CMDB都是在輸入了命令CMD并且命令(來(lái)自外部的訪問(wèn)請(qǐng)求)存在時(shí)處于高電平(“H”)的信號(hào)。外部訪問(wèn)請(qǐng)求信號(hào)CMDA對(duì)應(yīng)于獨(dú)立輸入的普通命令和流水線化操作(隨后描述)中的在先命令，所述流水線化操作是本發(fā)明的特性之一，并且外部訪問(wèn)請(qǐng)求信號(hào)CMDB對(duì)應(yīng)于跟隨在所述在先命令之后的命令。
來(lái)自刷新定時(shí)器2A的刷新請(qǐng)求信號(hào)REFR可以經(jīng)由傳輸門27被輸入到反相器25中，并且反相器25的輸出作為刷新執(zhí)行指示REFE而輸出。反相器25和26將它們的輸入端連接到它們當(dāng)中另一個(gè)反相器的輸出端，并且由反相器25和26組成了一個(gè)鎖存(保持)電路。
圖6B是示出了圖6A中所示的刷新執(zhí)行控制部分9的操作的時(shí)序圖。在以下的解釋中，假設(shè)刷新請(qǐng)求信號(hào)REFR在處于低電平(“L”)時(shí)請(qǐng)求刷新操作，并且刷新執(zhí)行指示REFE在處于“H”時(shí)指示刷新操作的執(zhí)行。
首先，外部訪問(wèn)請(qǐng)求信號(hào)CMDA和刷新請(qǐng)求信號(hào)REFR都為“H”，外部訪問(wèn)請(qǐng)求信號(hào)CMDB為“L”，結(jié)果，刷新執(zhí)行指示REFE就為“L”。
從這一狀態(tài)開始，刷新請(qǐng)求信號(hào)REFR在時(shí)刻T1變?yōu)椤癓”，外部訪問(wèn)請(qǐng)求信號(hào)CMDB在時(shí)刻T2變?yōu)椤癏”。外部訪問(wèn)請(qǐng)求信號(hào)CMDA在時(shí)刻T3變?yōu)椤癓”，并且外部訪問(wèn)請(qǐng)求信號(hào)CMDB在時(shí)刻T4變?yōu)椤癓”。
當(dāng)每一個(gè)信號(hào)如上所述地改變時(shí)，外部訪問(wèn)請(qǐng)求信號(hào)CMDA和CMDB中至少有一個(gè)信號(hào)在時(shí)刻T4前保持為“H”。因此，傳輸門27保持關(guān)閉狀態(tài)，并且刷新請(qǐng)求信號(hào)REFR不被輸入到反相器25。由此，刷新執(zhí)行指示REFE保持“L”。
然后，外部訪問(wèn)請(qǐng)求信號(hào)CMDA和CMDB都在時(shí)刻T4變?yōu)椤癓”，因而傳輸門27進(jìn)入導(dǎo)通狀態(tài)，并且刷新請(qǐng)求信號(hào)REFR經(jīng)由傳輸門27被輸入到反相器25。結(jié)果，刷新執(zhí)行指示REFE變?yōu)椤癏”，指示要執(zhí)行刷新操作。
如上所述，刷新執(zhí)行控制部分9在外部訪問(wèn)請(qǐng)求信號(hào)CMDA和CMDB中至少有一個(gè)為“H”(即至少有一個(gè)命令存在)時(shí)阻止刷新請(qǐng)求信號(hào)REFR的傳輸，并阻止刷新操作的執(zhí)行(使刷新操作保持在待用狀態(tài))。
圖7是示出了圖5中所示的流水線執(zhí)行控制部分10的組成的電路圖。
流水線執(zhí)行控制部分10具有NAND(負(fù)邏輯乘運(yùn)算)電路31、32、33和38，NOR電路39，反相器30、36和37，以及由P溝道晶體管34和N溝道晶體管35組成的傳輸門40。在圖7中，CMDA是一個(gè)在先命令，而CMDB(P)是一個(gè)與所述在先命令之后的流水線化操作相關(guān)的命令，并且CE和/CE的每一個(gè)都是芯片使能信號(hào)，這是命令信號(hào)之一(“/”表示負(fù)邏輯信號(hào)。這同樣適用于以下描述)。
與流水線化操作相關(guān)的命令CMDB(P)和芯片使能信號(hào)CE被輸入到NAND電路31中，并且NAND電路31的輸出被輸入到NAND電路32中。NAND電路33的輸出被輸入到NAND電路32中。NAND電路32和38的輸出被輸入到NAND電路33中。即，NAND電路32和33構(gòu)成了一個(gè)RS觸發(fā)器。
NAND電路32的輸出能夠經(jīng)由傳輸門40被輸入到反相器36中，其中根據(jù)芯片使能信號(hào)CE和/CE來(lái)控制所述傳輸門40。反相器36和37將它們的輸入端連接到它們當(dāng)中另一個(gè)反相器的輸出端，并構(gòu)成了一個(gè)鎖存電路。
反相器36的輸出被輸入到反相器30中，反相器30的輸出以及芯片使能信號(hào)CE被輸入到NAND電路38中，并且NAND電路38的輸出被輸入到NOR電路39中。命令CMDA被輸入到NOR電路39，并且NOR電路39的輸出作為執(zhí)行命令CMDE而輸出。
當(dāng)在圖7所示的流水線執(zhí)行控制部分10中，在執(zhí)行在先命令CMDA期間(此時(shí)，芯片使能信號(hào)CE為“H”(/CE為“L”))輸入了指示執(zhí)行流水線化操作的命令CMDB時(shí)，命令CMDB經(jīng)由NAND電路31被鎖存在由NAND電路32和33組成的RS觸發(fā)器中。
此后，當(dāng)芯片使能信號(hào)CE變?yōu)椤癓”(/CE變?yōu)椤癏”)，以停止(終止)與在先命令CMDA相關(guān)的操作時(shí)，命令CMDB經(jīng)由傳輸門40被傳輸?shù)接煞聪嗥?6和37組成的鎖存器。當(dāng)芯片使能信號(hào)CE再次變?yōu)椤癏”時(shí)，命令CMDB經(jīng)由NAND電路38和NOR電路39被輸出為執(zhí)行命令CMDE。
圖8是示出了圖5中所示的命令執(zhí)行控制部分11的組成的框圖。
命令執(zhí)行控制部分11具有刷新(REF)確定部分41、刷新(REF)保持部分42和命令(CMD)生成部分43。
命令CMD(例如，命令CMD的芯片使能信號(hào)CE)和刷新執(zhí)行指示REFE被輸入到刷新確定部分41，并且刷新確定部分41確定在由命令CMD傳送的來(lái)自外部的訪問(wèn)請(qǐng)求(數(shù)據(jù)讀寫)和刷新請(qǐng)求中給予哪一個(gè)請(qǐng)求以優(yōu)先權(quán)。然后，刷新確定部分41將確定結(jié)果輸出到刷新保持部分42。即，刷新確定部分41在來(lái)自外部的訪問(wèn)請(qǐng)求和刷新請(qǐng)求之間進(jìn)行仲裁(仲裁處理)。
例如，刷新確定部分41是由RS觸發(fā)器構(gòu)成的，向該觸發(fā)器輸入命令CMD和刷新執(zhí)行指示REFE，并且將該RS觸發(fā)器的輸出作為確定結(jié)果提供給刷新保持部分42。
向刷新保持部分42提供了刷新執(zhí)行指示REFE和由刷新確定部分41做出的確定結(jié)果。如果在確定結(jié)果將優(yōu)先權(quán)給予來(lái)自外部的訪問(wèn)請(qǐng)求時(shí)存在刷新請(qǐng)求，則刷新保持部分42保持該刷新請(qǐng)求(刷新執(zhí)行指示REFE)。刷新保持部分42基于從刷新執(zhí)行控制部分9提供的訪問(wèn)終止信號(hào)BSTZ，重新啟動(dòng)它保持的刷新請(qǐng)求，并將刷新觸發(fā)信號(hào)REFT輸出到命令生成部分43。
命令生成部分43響應(yīng)于請(qǐng)求而生成并輸出控制信號(hào)(電路激活信號(hào))。命令生成部分43基于所提供的命令CMD和對(duì)執(zhí)行外部訪問(wèn)或刷新的刷新觸發(fā)信號(hào)REFT，生成預(yù)定的電路激活信號(hào)并輸出此信號(hào)。
圖9是示出寄存器電路51的組成的電路圖，其構(gòu)成了圖5中所示的命令寄存器12和地址寄存器13的每一個(gè)。命令寄存器12和地址寄存器13的每一個(gè)都是根據(jù)需要，使用預(yù)定數(shù)量的圖9中所示寄存器電路51而構(gòu)成的。
寄存器電路51具有反相器52、55和56，以及由P溝道晶體管53和N溝道晶體管54組成的傳輸門57。
在寄存器電路51中，時(shí)鐘信號(hào)CLK經(jīng)由反相器52被提供給晶體管53的控制端(柵極)，并被提供給晶體管54的控制端(柵極)。輸入信號(hào)IN能夠經(jīng)由傳輸門57被輸入到反相器55中，并且反相器55的輸出作為輸出信號(hào)OUT而輸出。反相器55和56將它們的輸入端和輸出端相互連接，以構(gòu)成一個(gè)鎖存電路。
圖10是示出了圖5中所示的陣列控制電路6的組成的框圖，除了圖10中所示的存儲(chǔ)單元陣列7外，陣列控制電路6具有從電路61到71的各個(gè)電路。
在圖10中，模塊選擇指示電路61、字線(WL)選擇指示電路62、讀出放大器(SA)選擇指示電路63、列線(CL)選擇指示電路64和放大器(AMP)激活指示電路65分別控制著模塊選擇電路66、字線選擇電路67、讀出放大器激活電路68、列線選擇電路69和放大器激活控制電路70的相應(yīng)操作。
模塊選擇電路66根據(jù)從地址譯碼器4提供的模塊選擇地址信號(hào)BLSA，有選擇地激活位線傳輸信號(hào)線BT及禁止(inactivate)預(yù)充電信號(hào)線BRS。字線選擇電路67有選擇地激活與從地址譯碼器4提供的字線選擇地址信號(hào)WLSA相對(duì)應(yīng)的字線WL。讀出放大器激活電路68激活讀出放大器驅(qū)動(dòng)信號(hào)線LE。列線選擇電路69有選擇地激活與從地址譯碼器4提供的列線選擇地址信號(hào)CLSA相對(duì)應(yīng)的列線CL。放大器激活控制電路70激活放大器驅(qū)動(dòng)信號(hào)線AEN，用以驅(qū)動(dòng)放大器71。放大器71放大從存儲(chǔ)單元陣列7讀出的數(shù)據(jù)，并將該數(shù)據(jù)輸出到數(shù)據(jù)信號(hào)控制電路5。
基于來(lái)自對(duì)應(yīng)的指示電路61到65的指示，按順序分別執(zhí)行各個(gè)電路66到70激活信號(hào)線的操作(包括選擇操作)。
更具體地說(shuō)，首先基于從芯片控制電路3A提供的控制信號(hào)以及從地址譯碼器4提供的陣列選擇地址信號(hào)ARSA，從模塊選擇指示電路61向模塊選擇電路66輸出指示。接著，在從模塊選擇指示電路61輸出了指示的情況下，從字線選擇指示電路62向字線選擇電路67輸出指示。此后，類似地依次從讀出放大器選擇指示電路63向讀出放大器激活電路68，從列線選擇指示電路64向列線選擇電路69，從放大器激活指示電路65向放大器激活控制電路70輸出指示。應(yīng)當(dāng)注意，在從讀出放大器選擇指示電路63和列線選擇指示電路64都輸出了指示的條件下，才從放大器激活指示電路65向放大器激活控制電路70輸出指示。
圖11A是示出了圖5所示的存儲(chǔ)單元陣列7的組成的電路圖，并且示出了由多個(gè)存儲(chǔ)單元組成的存儲(chǔ)單元陣列7中的一個(gè)存儲(chǔ)單元及其外圍電路。圖11B是用于解釋圖11A中所示電路的數(shù)據(jù)讀操作的時(shí)序圖。
在圖11A中，標(biāo)號(hào)C1表示電容器，標(biāo)號(hào)NT1到NT17表示N溝道晶體管，并且標(biāo)號(hào)PT1到PT3表示P溝道晶體管。電容器C1和晶體管NT1構(gòu)成了一個(gè)存儲(chǔ)單元(1T1C類存儲(chǔ)單元)。一組晶體管NT3到NT5和一組晶體管NT13到NT15分別構(gòu)成了預(yù)充電電路82和85。晶體管NT11、NT12、PT2和PT3構(gòu)成了讀出放大器83。標(biāo)號(hào)84代表反相器。
在存儲(chǔ)單元81的電容器C1中存儲(chǔ)有1比特信息。將參考圖11B來(lái)解釋當(dāng)讀出存儲(chǔ)在存儲(chǔ)單元81(電容器C1)中的數(shù)據(jù)時(shí)所執(zhí)行的操作。
當(dāng)不執(zhí)行數(shù)據(jù)讀操作、數(shù)據(jù)寫操作和刷新操作中的任何操作時(shí)，位線傳輸信號(hào)線BT0和BT1以及預(yù)充電信號(hào)線BRS被激活，并且為“H”。因此，預(yù)充電電路82和85中的晶體管NT3到NT5以及NT13到NT15，還有晶體管NT6、NT7、NT16和NT17全都導(dǎo)通，并且位線BL和/BL的電勢(shì)相等。
在讀數(shù)據(jù)時(shí)，除了與存儲(chǔ)單元81相對(duì)應(yīng)的位線傳輸信號(hào)線BT0之外的(多條)位線傳輸信號(hào)線(在圖11A所示的電路中的位線傳輸信號(hào)線BT1)、以及預(yù)充電信號(hào)線BRS都被禁止，使它們?yōu)椤癓”。因此，預(yù)充電電路82和85都處于非工作狀態(tài)，并且晶體管NT16和NT17都處于非導(dǎo)通狀態(tài)(讀出放大器83的重置狀態(tài)的解除)。位線傳輸信號(hào)線BT0保持“H”。
接著，當(dāng)字線WL被有選擇地激活并變?yōu)椤癏”時(shí)，晶體管NT1開始導(dǎo)通，并且存儲(chǔ)在電容器C1中的數(shù)據(jù)被讀出到位線BL。因而，位線BL的電勢(shì)根據(jù)存儲(chǔ)在電容器C1中的數(shù)據(jù)而變(SQ1)。這里，晶體管NT6和NT7處于導(dǎo)通態(tài)，而晶體管NT16和NT17處于非導(dǎo)通態(tài)。因此，位線BL和/BL的數(shù)據(jù)(電勢(shì))經(jīng)由晶體管NT6和NT7被提供給讀出放大器83。
接著，當(dāng)讀出放大器驅(qū)動(dòng)信號(hào)線LE被激活并變?yōu)椤癏”時(shí)，晶體管NT8和PT1開始導(dǎo)通，以提供電源，因而讀出放大器83開始運(yùn)行，并且位線BL和/BL的數(shù)據(jù)被放大(SQ2)。接下來(lái)，當(dāng)列線CL被有選擇地激活并變?yōu)椤癏”時(shí)，作為列門的晶體管NT9和NT10開始導(dǎo)通，并且位線BL和/BL的放大后的數(shù)據(jù)被輸出到數(shù)據(jù)總線DB和/DB(SQ3)。
此后，列線CL被禁止并變?yōu)椤癓”，并且在讀出數(shù)據(jù)被重寫入存儲(chǔ)單元81(電容器C1)之后(SQ4)，字線WL被禁止并變?yōu)椤癓”。而且，在通過(guò)禁止讀出放大器驅(qū)動(dòng)信號(hào)線LE并將其變?yōu)椤癓”，而使讀出放大器83進(jìn)入非工作狀態(tài)后，所有的位線傳輸信號(hào)線BT0和BT1以及預(yù)充電信號(hào)線BRS都被激活，并且結(jié)束數(shù)據(jù)讀操作。
對(duì)存儲(chǔ)單元81的數(shù)據(jù)寫操作和現(xiàn)有技術(shù)的一樣，不再進(jìn)行解釋。
下面將解釋根據(jù)第一實(shí)施方式的半導(dǎo)體存儲(chǔ)器件1A的流水線化操作。
圖12是示出根據(jù)第一實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的操作實(shí)施例的時(shí)序圖。圖12中所示的實(shí)施例示出了這樣一種半導(dǎo)體存儲(chǔ)器件，它使用將半導(dǎo)體存儲(chǔ)器件1A帶入工作狀態(tài)的芯片使能信號(hào)/CE、指示地址信號(hào)ADD有效的地址有效信號(hào)/ADV、輸出使能信號(hào)/OE和寫使能信號(hào)/WE作為命令CMD。在圖12中，“內(nèi)核操作”是存儲(chǔ)單元陣列7的選擇操作(陣列控制電路6對(duì)存儲(chǔ)單元陣列7所執(zhí)行的操作)，并且“外圍操作”是由除陣列控制電路6和存儲(chǔ)單元陣列7之外的電路2A、3A、4、5和8A所執(zhí)行的操作。
首先，在時(shí)刻T11，芯片使能信號(hào)/CE、地址有效信號(hào)/ADV和輸出使能信號(hào)/OE變?yōu)椤癓”。芯片控制電路3A譯碼這個(gè)命令CMD，并且確定來(lái)自外部的訪問(wèn)請(qǐng)求是數(shù)據(jù)讀操作RD(A)。地址譯碼器4取入地址信號(hào)ADD并將其譯碼。
這里，在根據(jù)第一實(shí)施方式的半導(dǎo)體存儲(chǔ)器件1A中，當(dāng)來(lái)自外部的訪問(wèn)請(qǐng)求不被多路復(fù)用時(shí)，即，當(dāng)來(lái)自外部的訪問(wèn)請(qǐng)求不是在執(zhí)行另一個(gè)來(lái)自外部的訪問(wèn)請(qǐng)求的操作期間所接收到的訪問(wèn)請(qǐng)求時(shí)，在來(lái)自外部的訪問(wèn)請(qǐng)求和刷新請(qǐng)求之間進(jìn)行仲裁。
例如，當(dāng)在時(shí)刻T11之前，通過(guò)來(lái)自刷新定時(shí)器2A的刷新請(qǐng)求信號(hào)REFR而發(fā)生了刷新請(qǐng)求時(shí)，在存儲(chǔ)單元陣列7中執(zhí)行刷新內(nèi)核操作(時(shí)刻T12)。
接著，在時(shí)刻T13，地址有效信號(hào)/ADV變?yōu)椤癏”。
當(dāng)在時(shí)刻T14完成了作為內(nèi)核操作的刷新操作時(shí)，執(zhí)行對(duì)存儲(chǔ)單元陣列7的數(shù)據(jù)讀操作RD(A)。這樣，在時(shí)刻T15后，與地址譯碼器4中的譯碼結(jié)果相對(duì)應(yīng)的存儲(chǔ)單元的數(shù)據(jù)(1A)、(2A)和(3A)被順序地讀出，并輸出為數(shù)據(jù)信號(hào)DQ。
當(dāng)?shù)刂酚行盘?hào)/ADV在正對(duì)存儲(chǔ)單元陣列7執(zhí)行數(shù)據(jù)讀操作RD(A)的時(shí)刻T16變?yōu)椤癓”時(shí)，芯片控制電路3A譯碼命令CMD，并且確定來(lái)自外部的訪問(wèn)請(qǐng)求是數(shù)據(jù)讀操作RD(B)。地址譯碼器4取入地址信號(hào)ADD并將其譯碼。此時(shí)，正在對(duì)存儲(chǔ)單元陣列7執(zhí)行通過(guò)來(lái)自外部的另一個(gè)訪問(wèn)請(qǐng)求而進(jìn)行的操作RD(A)，因此，芯片控制電路3A和地址譯碼器4在命令寄存器12和地址寄存器13中保存與數(shù)據(jù)讀操作RD(B)相關(guān)的各個(gè)譯碼結(jié)果。
接著，在時(shí)刻T17，地址有效信號(hào)/ADV和芯片使能信號(hào)/CE變?yōu)椤癏”。通過(guò)芯片使能信號(hào)/CE變?yōu)椤癏”，芯片控制電路3A向陣列控制電路6指示數(shù)據(jù)讀操作RD(A)的終止，從而結(jié)束在存儲(chǔ)單元陣列7中執(zhí)行的數(shù)據(jù)讀操作RD(A)(時(shí)刻T18)。當(dāng)在數(shù)據(jù)讀操作等類似操作中執(zhí)行突發(fā)操作時(shí)，通過(guò)將芯片使能信號(hào)/CE變?yōu)椤癏”而終止操作的命令在本實(shí)施方式中被稱為終止命令。
當(dāng)芯片使能信號(hào)/CE在時(shí)刻T18再次變?yōu)椤癓”時(shí)，由芯片控制電路3A中的流水線執(zhí)行控制部分10來(lái)指示作為內(nèi)核操作的數(shù)據(jù)讀操作RD(B)的執(zhí)行。在時(shí)刻T19，基于保存在命令寄存器12和地址寄存器13中的譯碼結(jié)果，開始對(duì)存儲(chǔ)單元陣列7執(zhí)行數(shù)據(jù)讀操作RD(B)。
這里，在根據(jù)第一實(shí)施方式的半導(dǎo)體存儲(chǔ)器件1A中，在外部訪問(wèn)請(qǐng)求被多路復(fù)用的情況下，即，當(dāng)外部訪問(wèn)請(qǐng)求是在執(zhí)行來(lái)自外部的另一個(gè)訪問(wèn)請(qǐng)求的操作期間所接收到的訪問(wèn)請(qǐng)求時(shí)，在來(lái)自外部的另一個(gè)訪問(wèn)請(qǐng)求的操作結(jié)束后執(zhí)行所復(fù)用的訪問(wèn)請(qǐng)求的操作，而不必在所述訪問(wèn)請(qǐng)求和刷新請(qǐng)求之間進(jìn)行仲裁。這是通過(guò)芯片控制電路3A中的刷新執(zhí)行控制部分9等而實(shí)現(xiàn)的。
從時(shí)刻T20開始，與保存在地址寄存器13中的譯碼結(jié)果相對(duì)應(yīng)的存儲(chǔ)單元的數(shù)據(jù)(1B)、(2B)、(3B)、(4B)和(5B)被順序地讀出，并輸出為數(shù)據(jù)信號(hào)DQ。
接下來(lái)，在時(shí)刻T21，芯片使能信號(hào)/CE變?yōu)椤癏”，即發(fā)出了終止命令，從而在時(shí)刻T22結(jié)束作為內(nèi)核操作的數(shù)據(jù)讀操作RD(B)。
圖13是示出根據(jù)第一實(shí)施方式的另一種半導(dǎo)體存儲(chǔ)器件的操作實(shí)施例的時(shí)序圖。圖13中所示的實(shí)施例示出了這樣一種半導(dǎo)體存儲(chǔ)器件，它除了圖12中所示的信號(hào)外，還使用另一個(gè)地址有效信號(hào)/ADV2作為命令CMD。另一個(gè)地址有效信號(hào)/ADV2是指示了地址信號(hào)ADD有效，并且來(lái)自外部的訪問(wèn)請(qǐng)求與流水線化操作有關(guān)，即是一個(gè)多路復(fù)用請(qǐng)求的信號(hào)。
關(guān)于圖13，它與圖12的不同之處僅僅在于以下方面，即并不是使地址有效信號(hào)/ADV在圖12所示的時(shí)刻T16到T17期間為“L”，而是讓指示來(lái)自外部的訪問(wèn)請(qǐng)求與流水線化操作有關(guān)的另一個(gè)地址有效信號(hào)/ADV2在相應(yīng)的時(shí)刻T36到T37期間為“L”，并且半導(dǎo)體存儲(chǔ)器件1A中的操作是一樣的。因此，將省略詳細(xì)的描述。圖13中所示的時(shí)刻T31到T42分別對(duì)應(yīng)于圖12中所示的時(shí)刻T11到T22。
根據(jù)第一實(shí)施方式，當(dāng)陣列控制電路6正在對(duì)存儲(chǔ)單元陣列7執(zhí)行與來(lái)自外部的訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作時(shí)，如果接收到另一個(gè)來(lái)自外部的訪問(wèn)請(qǐng)求，則與陣列控制電路6中的操作無(wú)關(guān)地，芯片控制電路3A譯碼命令CMD，而地址譯碼器4譯碼地址信號(hào)ADD。然后，譯碼結(jié)果被保存在命令寄存器12和地址寄存器13中。此后，當(dāng)在存儲(chǔ)單元陣列7中完成了與來(lái)自外部的所述訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作時(shí)，基于保存在命令寄存器12和地址寄存器13中的譯碼結(jié)果，在存儲(chǔ)單元陣列7中執(zhí)行與來(lái)自外部的另一個(gè)訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作，而不必提供刷新進(jìn)入期間。
因而，在半導(dǎo)體存儲(chǔ)器件1A中，從接收到來(lái)自外部的訪問(wèn)請(qǐng)求到該訪問(wèn)請(qǐng)求的譯碼的處理(預(yù)先處理)以及基于譯碼結(jié)果對(duì)存儲(chǔ)單元陣列7的處理(后續(xù)階段處理)可以通過(guò)流水線化操作而相互獨(dú)立地并行執(zhí)行。即，根據(jù)來(lái)自外部的訪問(wèn)請(qǐng)求A的預(yù)先處理和根據(jù)來(lái)自外部的訪問(wèn)請(qǐng)求B的后續(xù)階段處理被并行地執(zhí)行，并且在根據(jù)來(lái)自外部的訪問(wèn)請(qǐng)求B的后續(xù)階段處理結(jié)束之后，對(duì)于來(lái)自外部的訪問(wèn)請(qǐng)求A執(zhí)行作為下一階段處理的后續(xù)階段處理。因此，來(lái)自外部的訪問(wèn)請(qǐng)求被多重輸入，并且對(duì)與來(lái)自外部的訪問(wèn)請(qǐng)求相關(guān)的操作可以實(shí)現(xiàn)流水線化的操作。此外，由于不提供刷新進(jìn)入期間，因而可以縮短延遲，并且可以實(shí)現(xiàn)訪問(wèn)操作的加快，而不會(huì)引起半導(dǎo)體存儲(chǔ)器件1A中的任何問(wèn)題。通過(guò)實(shí)現(xiàn)流水線化的操作，可以提高數(shù)據(jù)信號(hào)DQ的總線效率。
在第一實(shí)施方式中，當(dāng)來(lái)自外部的訪問(wèn)請(qǐng)求被多重輸入并連續(xù)執(zhí)行時(shí)，來(lái)自外部的訪問(wèn)請(qǐng)求的最大數(shù)量并未被提及，但是只要滿足先前指定的刷新操作的時(shí)間間隔，訪問(wèn)請(qǐng)求的最大數(shù)量就是可選的。例如，當(dāng)存儲(chǔ)單元的數(shù)據(jù)保持時(shí)間是100msec時(shí)，對(duì)存儲(chǔ)單元陣列7中的所有單元執(zhí)行的刷新操作的次數(shù)是8000次，那么刷新操作的時(shí)間間隔就是100msec/8000＝12.5μs。因此，在12.5μs之內(nèi)，可以連續(xù)地執(zhí)行來(lái)自外部的訪問(wèn)請(qǐng)求，并可以保證每個(gè)存儲(chǔ)單元的數(shù)據(jù)。
在第一實(shí)施方式中，當(dāng)來(lái)自外部的訪問(wèn)請(qǐng)求被多重輸入時(shí)，由于不提供任何刷新進(jìn)入期間，因而縮短了與將隨后執(zhí)行的訪問(wèn)請(qǐng)求相對(duì)應(yīng)的內(nèi)核操作中的延遲，但是如圖13中所示的實(shí)施例一樣，通過(guò)使用兩個(gè)地址有效信號(hào)/ADV和/ADV2，可以使延遲與只有一個(gè)信號(hào)的正常情形中的相同，并且可以利用另一個(gè)信號(hào)縮短延遲，而與是否多重輸入了訪問(wèn)請(qǐng)求無(wú)關(guān)。按照這種方式，也可以實(shí)現(xiàn)訪問(wèn)操作的加快，而不會(huì)在半導(dǎo)體存儲(chǔ)器件1A中引起任何問(wèn)題。
-第二實(shí)施方式-下面將解釋本發(fā)明的第二實(shí)施方式。
圖14是示出根據(jù)本發(fā)明第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件1B的組成實(shí)施例的框圖。
半導(dǎo)體存儲(chǔ)器件1B是一個(gè)偽SRAM，并且具有刷新定時(shí)器2B、芯片控制電路3B、地址譯碼器4、數(shù)據(jù)信號(hào)控制電路5、陣列控制電路6、存儲(chǔ)單元陣列7和接口電路8B。
刷新定時(shí)器2B使用計(jì)時(shí)設(shè)備例如計(jì)數(shù)器來(lái)計(jì)時(shí)，并且每當(dāng)過(guò)去了預(yù)定的時(shí)間段，就經(jīng)由接口電路8B向外部輸出刷新引入請(qǐng)求信號(hào)REFR。刷新定時(shí)器2B對(duì)應(yīng)于本發(fā)明中的刷新請(qǐng)求電路。刷新引入請(qǐng)求信號(hào)REFR是一個(gè)需要刷新信號(hào)(命令)REFE指示對(duì)存儲(chǔ)單元陣列7執(zhí)行刷新操作的信號(hào)。
芯片控制電路3B具有流水線執(zhí)行控制部分10和命令寄存器12，并且對(duì)半導(dǎo)體存儲(chǔ)器件1B中的每個(gè)電路的操作進(jìn)行集中控制。
更具體地說(shuō)，經(jīng)由接口電路8B從外部向芯片控制電路3B提供了命令(外部命令)CMD和刷新信號(hào)(命令)REFE。芯片控制電路3B利用未示出的譯碼器對(duì)它們進(jìn)行譯碼，并且基于譯碼結(jié)果向陣列控制電路6輸出控制信號(hào)。
命令寄存器12是芯片控制電路3B中用于保存通過(guò)譯碼而獲得的譯碼結(jié)果的寄存器。
后面將描述流水線執(zhí)行控制部分10。
地址譯碼器4譯碼經(jīng)由接口電路8B而提供的、來(lái)自外部的地址信號(hào)ADD，并向陣列控制電路6輸出基于譯碼結(jié)果的選擇地址信號(hào)。地址譯碼器4具有地址寄存器13，其用于保存通過(guò)譯碼地址信號(hào)ADD而獲得的譯碼結(jié)果。保存在地址寄存器13和命令寄存器12中的譯碼結(jié)果與同一個(gè)請(qǐng)求有關(guān)。基于觸發(fā)信號(hào)Trig，相互同步地輸出保存在命令寄存器12和地址寄存器13中的譯碼結(jié)果。
本發(fā)明中的處理電路由芯片控制電路3B和地址譯碼器4組成。
數(shù)據(jù)信號(hào)控制電路5在對(duì)應(yīng)于來(lái)自外部的命令CMD而進(jìn)行的對(duì)存儲(chǔ)單元陣列7的數(shù)據(jù)讀寫操作中，控制著數(shù)據(jù)信號(hào)DQ在半導(dǎo)體存儲(chǔ)器件1B的內(nèi)部和外部之間經(jīng)由接口電路8B的發(fā)送和接收。
陣列控制電路6基于從芯片控制電路3B提供的控制信號(hào)和從地址譯碼器4提供的選擇地址信號(hào)，執(zhí)行與存儲(chǔ)單元陣列7中的存儲(chǔ)單元相關(guān)的數(shù)據(jù)讀操作、數(shù)據(jù)寫操作和刷新操作。
存儲(chǔ)單元陣列7具有在行方向和列方向上排列為陣列形式的多個(gè)存儲(chǔ)單元。更具體地說(shuō)，存儲(chǔ)單元陣列7具有多條位線以及與所述位線相互交叉的多條字線，存儲(chǔ)單元被放置在位線和字線的交叉部分處。每個(gè)存儲(chǔ)單元由和DRAM一樣的1T-1C類(單晶體管單電容器類型)存儲(chǔ)單元組成，并且存儲(chǔ)1比特?cái)?shù)據(jù)。
存儲(chǔ)單元陣列7具有相應(yīng)于位線而配備的讀出放大器。
接口電路8B是用于發(fā)送和接收在半導(dǎo)體存儲(chǔ)器件1B的內(nèi)部和外部之間的每個(gè)信號(hào)的電路。命令CMD、地址信號(hào)ADD和刷新信號(hào)REFE從外部被輸入到接口電路8B中，并且接口電路8B將刷新引入請(qǐng)求信號(hào)REFR輸出到外部。數(shù)據(jù)信號(hào)DQ從外部被輸入到接口電路8B中，并且從接口電路8B被輸出到外部。用于同步命令CMD、數(shù)據(jù)信號(hào)DQ等的輸入和輸出定時(shí)的時(shí)鐘信號(hào)CLK從外部被輸入，并且被提供給半導(dǎo)體存儲(chǔ)器件1B中的每個(gè)電路。
圖15是示出使用圖14中所示的半導(dǎo)體存儲(chǔ)器件1B的存儲(chǔ)器系統(tǒng)的組成實(shí)施例的圖。在圖15中，半導(dǎo)體存儲(chǔ)器件1B被簡(jiǎn)化地示出，與圖14中所示的模塊等具有相同功能的模塊等被賦予相同的標(biāo)號(hào)，就不再進(jìn)行多余的解釋。
從刷新定時(shí)器2B輸出的刷新引入請(qǐng)求信號(hào)REFR被輸入到存儲(chǔ)器控制器28中。從存儲(chǔ)器控制器28輸出的命令CMD和刷新信號(hào)REFE被輸入到芯片控制電路3B中，并且從存儲(chǔ)器控制器28輸出的地址信號(hào)ADD被輸入到地址譯碼器4中。數(shù)據(jù)信號(hào)DQ被輸入到存儲(chǔ)器控制器28和數(shù)據(jù)信號(hào)控制電路5，并從中輸出。
存儲(chǔ)器控制器28基于來(lái)自處理器29等的請(qǐng)求，控制著半導(dǎo)體存儲(chǔ)器件1B。例如，當(dāng)存儲(chǔ)器控制器28接收到由來(lái)自半導(dǎo)體存儲(chǔ)器件1B的刷新引入請(qǐng)求信號(hào)REFR傳送的刷新請(qǐng)求時(shí)，存儲(chǔ)器控制器28在接收后的固定時(shí)間內(nèi)輸出刷新信號(hào)REFE。當(dāng)存儲(chǔ)器控制器28從處理器29接收到對(duì)半導(dǎo)體存儲(chǔ)器件1B的訪問(wèn)請(qǐng)求(數(shù)據(jù)讀或?qū)?時(shí)，存儲(chǔ)器控制器28輸出與訪問(wèn)請(qǐng)求相對(duì)應(yīng)的命令CMD和地址信號(hào)ADD。存儲(chǔ)器控制器28在來(lái)自處理器29的、對(duì)半導(dǎo)體存儲(chǔ)器件1B的訪問(wèn)請(qǐng)求和由刷新引入請(qǐng)求信號(hào)REFR傳送的刷新請(qǐng)求之間執(zhí)行仲裁處理，并且根據(jù)仲裁結(jié)果輸出命令CMD或刷新信號(hào)REFE。
如上所述，在使用半導(dǎo)體存儲(chǔ)器件1B的存儲(chǔ)器系統(tǒng)中，基于從半導(dǎo)體存儲(chǔ)器件1B中的刷新定時(shí)器2B輸出的刷新引入請(qǐng)求信號(hào)REFR，輸出在半導(dǎo)體存儲(chǔ)器件1B中執(zhí)行刷新操作的刷新信號(hào)REFE。由此，半導(dǎo)體存儲(chǔ)器件1B自身控制著刷新操作的執(zhí)行定時(shí)。因此，在存儲(chǔ)器控制器28中不必包括用于控制刷新操作的執(zhí)行定時(shí)的定時(shí)器等，并且在控制器一側(cè)，也不必考慮刷新操作的執(zhí)行定時(shí)。結(jié)果，圖15中所示的存儲(chǔ)器系統(tǒng)可以實(shí)現(xiàn)在相同的常見系統(tǒng)中，并且如果要構(gòu)建新系統(tǒng)的話，可以容易地構(gòu)建起來(lái)。
圖14中所示的流水線執(zhí)行控制部分10具有NAND電路31、32、33和38，NOR電路39，反相器30、36和37，以及由P溝道晶體管34和N溝道晶體管35組成的傳輸門40，就像圖7中所示的一樣。在第二實(shí)施方式中，CMDA代表一個(gè)單獨(dú)輸入的正常命令和一個(gè)流水線化操作(將在后面描述)中的在先命令，其中的流水線化操作是本發(fā)明的特性所在，而CMDB(P)代表一個(gè)與所述在先命令之后的流水線化操作相關(guān)的命令。CE和/CE的每一個(gè)都代表了芯片使能信號(hào)，這是命令之一。
與流水線化操作相關(guān)的命令CMDB(P)和芯片使能信號(hào)CE被輸入到NAND電路31中，并且NAND電路31的輸出被輸入到NAND電路32中。NAND電路33的輸出被輸入到NAND電路32中。NAND電路32和38的輸出被輸入到NAND電路33中。即，NAND電路32和33構(gòu)成了一個(gè)RS觸發(fā)器。
NAND電路32的輸出能夠經(jīng)由傳輸門40被輸入到反相器36中，其中根據(jù)芯片使能信號(hào)CE和/CE來(lái)控制所述傳輸門40。反相器36和37將它們的輸入端連接到它們當(dāng)中另一個(gè)反相器的輸出端，并構(gòu)成了一個(gè)鎖存電路。
反相器36的輸出被輸入到反相器30中，這個(gè)反相器30的輸出以及芯片使能信號(hào)CE被輸入到NAND電路38中，并且NAND電路38的輸出被輸入到NOR電路39中。命令CMDA被輸入到NOR電路39，并且NOR電路39的輸出作為執(zhí)行命令CMDE而輸出。
當(dāng)在流水線執(zhí)行控制部分10中，在執(zhí)行命令CMDA期間(此時(shí)，芯片使能信號(hào)CE為“H”(/CE為“L”))輸入了要執(zhí)行流水線化操作的命令CMDB時(shí)，命令CMDB經(jīng)由NAND電路31被鎖存在由NAND電路32和33組成的RS觸發(fā)器中。
當(dāng)芯片使能信號(hào)CE變?yōu)椤癓”(/CE變?yōu)椤癏”)，以停止(終止)在這之后與命令CMDA相關(guān)的操作時(shí)，命令CMDB經(jīng)由傳輸門40被傳輸?shù)接煞聪嗥?6和37組成的鎖存器。當(dāng)芯片使能信號(hào)CE再次變?yōu)椤癏”時(shí)，命令CMDB經(jīng)由NAND電路38和NOR電路39被輸出為執(zhí)行命令CMDE。
圖14中所示的命令寄存器12和地址寄存器13中的每一個(gè)都是根據(jù)需要，通過(guò)使用預(yù)定數(shù)量的圖9中所示寄存器電路51而組成的。
寄存器電路51具有反相器52、55和56，以及由P溝道晶體管53和N溝道晶體管54組成的傳輸門57。
在寄存器電路51中，時(shí)鐘信號(hào)CLK經(jīng)由反相器52被提供給晶體管53的控制端(柵極)，并被提供給晶體管54的控制端(柵極)。輸入信號(hào)IN能夠經(jīng)由傳輸門57被輸入到反相器55中，并且反相器55的輸出作為輸出信號(hào)OUT而輸出。反相器55和56將它們的輸入端和輸出端相互連接，以構(gòu)成鎖存電路。
圖14中所示的陣列控制電路6就像圖10中一樣構(gòu)成。
在陣列控制電路6中，模塊選擇指示電路61、字線選擇指示電路62、讀出放大器選擇指示電路63、列線選擇指示電路64和放大器激活指示電路65控制著各個(gè)對(duì)應(yīng)的模塊選擇電路66、字線選擇電路67、讀出放大器激活電路68、列線選擇電路69和放大器激活控制電路70的操作定時(shí)。
模塊選擇電路66根據(jù)從地址譯碼器4提供的模塊選擇地址信號(hào)BLSA，有選擇地激活位線傳輸信號(hào)線BT及禁止預(yù)充電信號(hào)線BRS。字線選擇電路67有選擇地激活與從地址譯碼器4提供的字線選擇地址信號(hào)WLSA相對(duì)應(yīng)的字線WL。讀出放大器激活電路68激活讀出放大器驅(qū)動(dòng)信號(hào)線LE。列線選擇電路69有選擇地激活與從地址譯碼器4提供的列線選擇地址信號(hào)CLSA相對(duì)應(yīng)的列線CL。放大器激活控制電路70激活放大器驅(qū)動(dòng)信號(hào)線AEN，用以驅(qū)動(dòng)放大器71。放大器71放大從存儲(chǔ)單元陣列7讀出的數(shù)據(jù)，并將該數(shù)據(jù)輸出到數(shù)據(jù)信號(hào)控制電路5。
基于來(lái)自對(duì)應(yīng)的指示電路61到65的指示，按順序執(zhí)行各個(gè)電路66到70激活信號(hào)線的操作(包括選擇操作)。
更具體地說(shuō)，首先基于從芯片控制電路3B提供的控制信號(hào)以及從地址譯碼器4提供的陣列選擇地址信號(hào)ARSA，從模塊選擇指示電路61向模塊選擇電路66輸出指示。接著，在從模塊選擇指示電路61輸出了指示的情況下，從字線選擇指示電路62向字線選擇電路67輸出指示。
此后，類似地依次從讀出放大器選擇指示電路63向讀出放大器激活電路68，從列線選擇指示電路64向列線選擇電路69，從放大器激活指示電路65向放大器激活控制電路70輸出指示。應(yīng)當(dāng)注意，在從讀出放大器選擇指示電路63和列線選擇指示電路64都輸出了指示的條件下，才從放大器激活指示電路65向放大器激活控制電路70輸出指示。
圖14中所示的存儲(chǔ)單元陣列7就像圖11A中一樣構(gòu)成。在存儲(chǔ)單元81的電容器C1中存儲(chǔ)有1比特信息。當(dāng)數(shù)據(jù)被存儲(chǔ)在這個(gè)存儲(chǔ)單元81(電容器C1)中時(shí)的操作與圖11B中所示的相同。
當(dāng)不執(zhí)行數(shù)據(jù)讀操作、數(shù)據(jù)寫操作和刷新操作中的任何操作時(shí)，位線傳輸信號(hào)線BT0和BT1以及預(yù)充電信號(hào)線BRS被激活，并且為“H”。因此，預(yù)充電電路82和85中的晶體管NT3到NT5以及NT13到NT15，還有晶體管NT6、NT7、NT16和NT17全都導(dǎo)通，并且位線BL和/BL的電勢(shì)相等。
在讀數(shù)據(jù)時(shí)，除了與存儲(chǔ)單元81相對(duì)應(yīng)的位線傳輸信號(hào)線BT0之外的(多條)位線傳輸信號(hào)線以及預(yù)充電信號(hào)線BRS都被禁止，使它們?yōu)椤癓”。因此，預(yù)充電電路82和85都處于非工作狀態(tài)，并且晶體管NT16和NT17都處于非導(dǎo)通狀態(tài)(讀出放大器83的重置狀態(tài)的解除)。位線傳輸信號(hào)線BT0保持“H”。
接著，當(dāng)字線WL被有選擇地激活并變?yōu)椤癏”時(shí)，晶體管NT1開始導(dǎo)通，并且存儲(chǔ)在電容器C1中的數(shù)據(jù)被讀出到位線BL。因而，位線BL的電勢(shì)根據(jù)存儲(chǔ)在電容器C1中的數(shù)據(jù)而變(SQ1)。這里，晶體管NT6和NT7處于導(dǎo)通態(tài)，而晶體管NT16和NT17處于非導(dǎo)通態(tài)。此后，位線BL和/BL的數(shù)據(jù)(電勢(shì))經(jīng)由晶體管NT6和NT7被提供給讀出放大器83。
接著，當(dāng)讀出放大器驅(qū)動(dòng)信號(hào)線LE被激活并變?yōu)椤癏”時(shí)，晶體管NT8和PT1開始導(dǎo)通，以提供電源，因而操作讀出放大器83，并且位線BL和/BL的數(shù)據(jù)被放大(SQ2)。接下來(lái)，當(dāng)列線CL被有選擇地激活并變?yōu)椤癏”時(shí)，作為列門的晶體管NT9和NT10開始導(dǎo)通，并且位線BL和/BL的放大后的數(shù)據(jù)被輸出到數(shù)據(jù)總線DB和/DB(SQ3)。
此后，列線CL被禁止并變?yōu)椤癓”，并且在讀出數(shù)據(jù)被重寫入存儲(chǔ)單元81(電容器C1)之后(SQ4)，字線WL被禁止并變?yōu)椤癓”。而且，在通過(guò)禁止讀出放大器驅(qū)動(dòng)信號(hào)線LE并將其變?yōu)椤癓”，而使讀出放大器83進(jìn)入非工作狀態(tài)后，所有的位線傳輸信號(hào)線BT0和BT1以及預(yù)充電信號(hào)線BRS都被激活，并且結(jié)束數(shù)據(jù)讀操作。
對(duì)存儲(chǔ)單元81的數(shù)據(jù)寫操作和現(xiàn)有技術(shù)的一樣，不再進(jìn)行解釋。
圖16A到16C是用于解釋根據(jù)第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件1B的刷新操作的圖。
圖16A示出了為在圖14所示的半導(dǎo)體存儲(chǔ)器件1B中執(zhí)行刷新操作而提供的命令CMD和刷新信號(hào)REFE的波形圖。當(dāng)半導(dǎo)體存儲(chǔ)器件1B包括用于輸入刷新信號(hào)REFE的專用端(專用管腳)時(shí)，如圖16A所示，在命令CMD的所有信號(hào)(/CE、/ADV、/OE、/WE)都被禁止(“H”)的狀態(tài)中，刷新信號(hào)REFE變?yōu)槊}沖形式的“L”，從而在半導(dǎo)體存儲(chǔ)器件1B中執(zhí)行刷新操作。
當(dāng)將要按照命令CMD來(lái)執(zhí)行刷新操作，而不必在半導(dǎo)體存儲(chǔ)器件1B中提供用于輸入刷新信號(hào)REFE的專用端時(shí)，如圖16B所示，例如在除芯片使能信號(hào)/CE之外的命令CMD都被禁止的狀態(tài)中，芯片使能信號(hào)/CE變?yōu)槊}沖形式的“L”，從而可以在半導(dǎo)體存儲(chǔ)器件1B中執(zhí)行刷新操作。當(dāng)僅通過(guò)類似這樣的命令CMD執(zhí)行刷新操作時(shí)，適于事先指定一個(gè)用于執(zhí)行刷新操作的專用命令。
圖16C是半導(dǎo)體存儲(chǔ)器件1B中的刷新操作的流程圖。當(dāng)從外部提供的刷新信號(hào)REFE(或上述專用命令)指示執(zhí)行刷新操作時(shí)，經(jīng)由接口電路8B取入所述刷新信號(hào)REFE(S11)，并且芯片控制電路3B執(zhí)行命令確定操作，并確定它是刷新操作(S12)。接著，讀取將被執(zhí)行刷新操作的存儲(chǔ)器的地址(S13)，并且激活內(nèi)核(陣列控制電路6和存儲(chǔ)單元陣列7)(S14)。陣列控制電路6對(duì)存儲(chǔ)單元陣列7中與在步驟S13讀出的地址相對(duì)應(yīng)的存儲(chǔ)單元執(zhí)行刷新操作(S15)，并且執(zhí)行預(yù)充電并結(jié)束處理(S16)。
圖17A和17B是示出根據(jù)第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件1B的命令實(shí)施例的圖。
圖17A示出了在半導(dǎo)體存儲(chǔ)器件1B包括用于輸入刷新信號(hào)REFE的專用端的情形下的命令實(shí)施例。
在用于執(zhí)行數(shù)據(jù)讀操作的讀命令RD中，信號(hào)/CE和/OE為“L”，而信號(hào)/WE和REFE為“H”。在用于執(zhí)行數(shù)據(jù)寫操作的寫命令WR中，信號(hào)/CE和/WE為“L”，而信號(hào)/OE和REFE為“H”。
在用于執(zhí)行刷新操作的刷新命令REF中，只有信號(hào)REFE為“L”，而其他信號(hào)/CE、/OE和/WE都為“H”。當(dāng)信號(hào)/CE和REFE為“H”時(shí)，半導(dǎo)體存儲(chǔ)器件1B處于待用狀態(tài)中，這是一種等待狀態(tài)(非工作狀態(tài))。
圖17B示出了當(dāng)半導(dǎo)體存儲(chǔ)器件1B不包括用于將刷新信號(hào)REFE輸入其中的專用端時(shí)，僅由命令CMD指定的命令實(shí)施例。
讀命令RD和寫命令WR與圖17A中所示的實(shí)施例相同，除了它們不具有信號(hào)REFE之外。當(dāng)信號(hào)/CE為“H”時(shí)，半導(dǎo)體存儲(chǔ)器件1B處于待用狀態(tài)中，這是一種等待狀態(tài)(非工作狀態(tài))。
對(duì)于刷新命令REF，在信號(hào)/OE和/WE都為“H”的狀態(tài)中，信號(hào)/CE變?yōu)槊}沖形式的“L”。
下面將解釋根據(jù)第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件1B中的流水線化操作。
圖18是示出根據(jù)第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的操作實(shí)施例的時(shí)序圖。在圖18中，半導(dǎo)體存儲(chǔ)器件1B使用將半導(dǎo)體存儲(chǔ)器件1B帶入工作狀態(tài)的芯片使能信號(hào)/CE、指示地址信號(hào)ADD有效的地址有效信號(hào)/ADV、輸出使能信號(hào)/OE和寫使能信號(hào)/WE作為命令CMD，還使用刷新信號(hào)REFE，以上述半導(dǎo)體存儲(chǔ)器件1B按照流水線化操作來(lái)執(zhí)行刷新操作REF——數(shù)據(jù)讀操作RD(A)——數(shù)據(jù)讀操作RD(B)的情形為例。在圖18中，“內(nèi)核操作”是存儲(chǔ)單元陣列7的選擇操作(陣列控制電路6對(duì)存儲(chǔ)單元陣列7所執(zhí)行的操作)，并且“外圍操作”是除陣列控制電路6和存儲(chǔ)單元陣列7之外的電路2B、3B、4、5和8B所執(zhí)行的操作。
首先，作為經(jīng)由接口電路8B從刷新定時(shí)器2B輸出刷新引入請(qǐng)求信號(hào)REFR的響應(yīng)，刷新信號(hào)REFE在時(shí)刻T111變?yōu)椤癓”。芯片控制電路3B譯碼命令CMD和刷新信號(hào)REFE，并且確定刷新操作是請(qǐng)求自外部的。
在時(shí)刻T112，刷新信號(hào)REFE變?yōu)椤癏”，并且在存儲(chǔ)單元陣列7中執(zhí)行刷新內(nèi)核操作。
在刷新內(nèi)核操作正在存儲(chǔ)單元陣列7中執(zhí)行的時(shí)刻T113，芯片使能信號(hào)/CE、地址有效信號(hào)/ADV和輸出使能信號(hào)/OE變?yōu)椤癓”。芯片控制電路3B譯碼這個(gè)命令CMD，并且確定來(lái)自外部的訪問(wèn)請(qǐng)求是數(shù)據(jù)讀操作RD(A)。地址譯碼器4取入地址信號(hào)ADD并將其譯碼。此時(shí)，刷新操作作為內(nèi)核操作正在執(zhí)行中，因此芯片控制電路3B和地址譯碼器4將有關(guān)數(shù)據(jù)讀操作RD(A)的各個(gè)譯碼結(jié)果保存在命令寄存器12和地址寄存器13中。
在這個(gè)實(shí)施方式中，讀命令是在時(shí)刻T113輸入的，但是控制方先前已經(jīng)知道了作為內(nèi)核操作的刷新操作所需的時(shí)間，因此讀命令在刷新信號(hào)REFE改變后又過(guò)去預(yù)定的時(shí)間后才被輸入。
此后，地址有效信號(hào)/ADV變?yōu)椤癏”。
在時(shí)刻T114，當(dāng)作為內(nèi)核操作的刷新操作結(jié)束時(shí)，由芯片控制電路3B中的流水線執(zhí)行控制部分10來(lái)指示執(zhí)行作為內(nèi)核操作的數(shù)據(jù)讀操作RD(A)，并且基于保存在命令寄存器12和地址寄存器13中的譯碼結(jié)果，開始對(duì)存儲(chǔ)單元陣列7執(zhí)行數(shù)據(jù)讀操作RD(A)。結(jié)果，從時(shí)刻T115開始，與保存在地址寄存器13中的譯碼結(jié)果相對(duì)應(yīng)的存儲(chǔ)單元的數(shù)據(jù)(1A)、(2A)和(3A)被順序地讀出，并輸出為數(shù)據(jù)信號(hào)DQ。
在正對(duì)存儲(chǔ)單元陣列7執(zhí)行數(shù)據(jù)讀操作RD(A)的時(shí)刻T116，當(dāng)?shù)刂酚行盘?hào)/ADV變?yōu)椤癓”時(shí)，芯片控制電路3B譯碼命令CMD，并且確定來(lái)自外部的訪問(wèn)請(qǐng)求是數(shù)據(jù)讀操作RD(B)。地址譯碼器4取入地址信號(hào)ADD并將其譯碼。此時(shí)，在存儲(chǔ)單元陣列7中正在執(zhí)行作為內(nèi)核操作的操作RD(A)，因此，芯片控制電路3B和地址譯碼器4在命令寄存器12和地址寄存器13中保存與數(shù)據(jù)讀操作RD(B)相關(guān)的各個(gè)譯碼結(jié)果。
接著，在時(shí)刻T117，地址有效信號(hào)/ADV和芯片使能信號(hào)/CE變?yōu)椤癏”。通過(guò)芯片使能信號(hào)/CE變?yōu)椤癏”，芯片控制電路3B向陣列控制電路6指示數(shù)據(jù)讀操作RD(A)的終止，并且在時(shí)刻T118，結(jié)束在存儲(chǔ)單元陣列7中執(zhí)行的數(shù)據(jù)讀操作RD(A)。當(dāng)在數(shù)據(jù)讀操作等類似操作中執(zhí)行突發(fā)操作時(shí)，通過(guò)將芯片使能信號(hào)/CE變?yōu)椤癏”而終止操作的命令被稱為終止命令。
在時(shí)刻T118，當(dāng)芯片使能信號(hào)/CE再次變?yōu)椤癓”時(shí)，由芯片控制電路3B中的流水線執(zhí)行控制部分10來(lái)指示執(zhí)行作為內(nèi)核操作的數(shù)據(jù)讀操作RD(B)。在時(shí)刻T119，基于保存在命令寄存器12和地址寄存器13中的譯碼結(jié)果，開始對(duì)存儲(chǔ)單元陣列7執(zhí)行數(shù)據(jù)讀操作RD(B)。
從時(shí)刻T120開始，與保存在地址寄存器13中的譯碼結(jié)果相對(duì)應(yīng)的存儲(chǔ)單元的數(shù)據(jù)(1B)、(2B)、(3B)、(4B)和(5B)被順序地讀出，并輸出為數(shù)據(jù)信號(hào)DQ。在時(shí)刻T121，芯片使能信號(hào)/CE變?yōu)椤癏”，即發(fā)出了終止命令，從而在時(shí)刻T122終止作為內(nèi)核操作的數(shù)據(jù)讀操作RD(B)。
圖19是示出根據(jù)第二實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的另一個(gè)操作實(shí)施例的時(shí)序圖。圖19示出了這樣一種情形，其中半導(dǎo)體存儲(chǔ)器件1B使用芯片使能信號(hào)/CE、地址有效信號(hào)/ADV、輸出使能信號(hào)/OE和寫使能信號(hào)/WE作為命令CMD，還使用刷新信號(hào)REFE，以上述半導(dǎo)體存儲(chǔ)器件1B按照流水線化的操作來(lái)執(zhí)行刷新操作REF——數(shù)據(jù)寫操作WR(A)——數(shù)據(jù)寫操作WR(B)的情形為例。
時(shí)序圖如圖19所示的操作與圖18的不同之處僅僅在于以下方面，即將寫使能信號(hào)/WE而不是輸出使能信號(hào)/OE變?yōu)椤癓”，并且將數(shù)據(jù)信號(hào)DQ所提供的數(shù)據(jù)寫入存儲(chǔ)單元中，而在半導(dǎo)體存儲(chǔ)器件1B內(nèi)部的操作中，與在圖18中示出時(shí)序圖的操作實(shí)施例相同，因此不再詳細(xì)描述。圖19中時(shí)刻T131到T142對(duì)應(yīng)于圖18中的時(shí)刻T111到T122。
根據(jù)第二實(shí)施方式，僅用來(lái)自外部的訪問(wèn)請(qǐng)求來(lái)請(qǐng)求對(duì)存儲(chǔ)單元陣列的操作，包括刷新操作在內(nèi)。因此，不必像現(xiàn)有技術(shù)一樣在各個(gè)操作之間提供刷新進(jìn)入期間，并且可以縮短在數(shù)據(jù)讀操作中的延遲和在數(shù)據(jù)寫操作中的周期，因而能夠增加每單位時(shí)間的可訪問(wèn)次數(shù)，提高與數(shù)據(jù)信號(hào)DQ有關(guān)的總線占有率，并且實(shí)現(xiàn)訪問(wèn)操作的加快。提供了用于保存譯碼結(jié)果的命令寄存器12和地址寄存器13，并且在預(yù)先階段和后續(xù)階段中實(shí)現(xiàn)了流水線化的操作，從而可以進(jìn)一步提高與數(shù)據(jù)信號(hào)DQ有關(guān)的總線占有率，并可以實(shí)現(xiàn)訪問(wèn)操作的加快。例如，當(dāng)在與例如圖像處理和實(shí)時(shí)處理相關(guān)的電路中使用所述半導(dǎo)體存儲(chǔ)器件時(shí)，可以實(shí)現(xiàn)處理的加快。
-第三實(shí)施方式-下面將解釋本發(fā)明的第三實(shí)施方式。
圖20是示出根據(jù)本發(fā)明第三實(shí)施方式的半導(dǎo)體存儲(chǔ)器件201的基本組成的圖。在圖20中，與圖5和圖14中所示的模塊等具有相同功能的模塊等被賦予相同的標(biāo)號(hào)，并且省略多余的解釋。
半導(dǎo)體存儲(chǔ)器件201是一個(gè)偽SRAM，并且具有芯片控制電路202、地址譯碼器203、刷新地址控制電路204、數(shù)據(jù)信號(hào)控制電路5、陣列控制電路6、存儲(chǔ)單元陣列7和接口電路205。
芯片控制電路202對(duì)半導(dǎo)體存儲(chǔ)器件201中的每個(gè)電路的操作進(jìn)行集中控制。經(jīng)由接口電路205從外部向芯片控制電路202提供命令(外部命令)CMD和地址信號(hào)ADD。芯片控制電路202利用未示出的譯碼器對(duì)它們進(jìn)行譯碼，并且基于譯碼結(jié)果向陣列控制電路6輸出控制信號(hào)。
在地址信號(hào)ADD和命令CMD的預(yù)定組合情況下，芯片控制電路202將其確定為對(duì)刷新操作的請(qǐng)求，并且生成刷新命令REFC并輸出它。即，芯片控制電路202確定它是通過(guò)訪問(wèn)指定地址進(jìn)行刷新操作的請(qǐng)求。這個(gè)訪問(wèn)例如被設(shè)定為正常命令(數(shù)據(jù)讀、數(shù)據(jù)寫)或它們的組合(例如，數(shù)據(jù)讀-數(shù)據(jù)讀，或者數(shù)據(jù)讀-數(shù)據(jù)寫-數(shù)據(jù)寫)。在地址信號(hào)ADD和命令CMD的預(yù)定組合情況下，不執(zhí)行對(duì)存儲(chǔ)單元陣列7的訪問(wèn)操作，并且不從存儲(chǔ)單元中讀出數(shù)據(jù)。
地址譯碼器203響應(yīng)于刷新命令REFC，有選擇地對(duì)經(jīng)由接口電路205提供的來(lái)自外部的地址信號(hào)ADD或者從刷新地址控制電路204提供的刷新地址信號(hào)REFA進(jìn)行譯碼，并且基于譯碼結(jié)果，將選擇地址信號(hào)輸出到陣列控制電路6。
刷新地址控制電路204具有內(nèi)部計(jì)數(shù)器。刷新地址控制電路204基于從地址譯碼器203提供的刷新命令REFC′來(lái)操作所述計(jì)數(shù)器，并將信號(hào)REFA輸出到地址譯碼器203，所述信號(hào)REFA表示根據(jù)計(jì)數(shù)器值而指示的刷新地址。
接口電路205是一個(gè)用于發(fā)送和接收半導(dǎo)體存儲(chǔ)器件201的內(nèi)部和外部之間的每個(gè)信號(hào)的電路。命令CMD和地址信號(hào)ADD從外部被輸入到接口電路205中。數(shù)據(jù)信號(hào)DQ被輸入到接口電路205，并從中輸出。用于同步命令CMD、數(shù)據(jù)信號(hào)DQ等的輸入和輸出定時(shí)的時(shí)鐘信號(hào)CLK從外部被輸入進(jìn)來(lái)，并被提供給半導(dǎo)體存儲(chǔ)器件201中的每個(gè)電路。
圖21A和21B是示出圖20中所示的芯片控制電路202的圖。
芯片控制電路202具有如圖21A所示的命令譯碼器211。命令CMD和地址信號(hào)ADD被輸入到命令譯碼器211中，并且命令譯碼器211對(duì)它們進(jìn)行譯碼。此外，命令譯碼器211根據(jù)譯碼結(jié)果輸出執(zhí)行命令EXC或刷新命令REFC。在地址信號(hào)ADD和命令CMD的預(yù)定組合情況下，輸出刷新命令REFC。
圖21A中所示的芯片控制電路202被構(gòu)建為每次輸入了地址信號(hào)ADD和命令CMD的預(yù)定組合，就輸出刷新命令REFC，但是芯片控制電路202并不限于此，芯片控制電路202例如可以如圖21B所示地來(lái)構(gòu)建。
圖21B中所示的芯片控制電路202具有命令譯碼器212和計(jì)數(shù)器213，并且命令譯碼器212對(duì)應(yīng)于圖21A中所示的命令譯碼器211。在圖21B中所示的芯片控制電路202中，每次輸入了地址信號(hào)ADD和命令CMD的預(yù)定組合，就遞增(可以遞減)計(jì)數(shù)器213的計(jì)數(shù)器值。當(dāng)計(jì)數(shù)器值變?yōu)轭A(yù)定值時(shí)，計(jì)數(shù)器213輸出刷新命令REFC。即，圖21B中所示的芯片控制電路202在地址信號(hào)ADD和命令CMD的預(yù)定組合已輸入了預(yù)定次數(shù)時(shí)，輸出刷新命令REFC。
圖22是示出圖20中所示的地址譯碼器203的組成的圖。
地址譯碼器203具有緩沖器221和選擇器222。來(lái)自外部的基于地址信號(hào)ADD的地址EXA和刷新地址REFA都被輸入到選擇器222中，并且選擇器222根據(jù)刷新命令REFC，有選擇地將地址EXA或REFA輸出到緩沖器221。例如，選擇器222在刷新命令REFC為“H”時(shí)輸出地址REFA，在刷新命令REFC為“L”時(shí)輸出地址EXA。此外，輸入到緩沖器221中的地址從地址譯碼器203中輸出。
圖23A是用于解釋圖20中的刷新地址控制電路204的圖。刷新地址控制電路204具有計(jì)數(shù)器231和刷新地址確定部分232，如圖23A所示。每次輸入了刷新命令REFC′時(shí)，計(jì)數(shù)器231就遞增(可以遞減)計(jì)數(shù)器值CNT，并將計(jì)數(shù)器值CNT輸出到刷新地址確定部分232。刷新地址確定部分232基于所提供的計(jì)數(shù)器值CNT來(lái)確定刷新地址REFA，并輸出它。
圖23B是用于解釋刷新地址控制電路204中的刷新地址REFA的確定方法的圖。每次輸入了刷新命令REFC′，計(jì)數(shù)器231就將計(jì)數(shù)器值遞增1。然而，如果刷新命令REFC′是在計(jì)數(shù)器值為n時(shí)輸入的，那么計(jì)數(shù)器值返回0。“n”對(duì)應(yīng)于存儲(chǔ)單元陣列7中必須被選中以執(zhí)行刷新操作的所有字線的數(shù)量。計(jì)數(shù)器值一一對(duì)應(yīng)于刷新地址。例如當(dāng)計(jì)數(shù)器值等于0時(shí)，選中A0并將其確定為刷新地址REFA，而當(dāng)計(jì)數(shù)器值是1是，A1被選中并被確定為刷新地址REFA。
圖24是用于解釋根據(jù)第三實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的操作的圖。
在圖24中，標(biāo)號(hào)241表示與區(qū)段(bank)A相關(guān)的電路，并且包括存儲(chǔ)單元陣列7中的區(qū)段A 243以及用于控制它的控制電路242。標(biāo)號(hào)244表示與區(qū)段B相關(guān)的電路，并且包括存儲(chǔ)單元陣列7中的區(qū)段B 246、用于控制它的控制電路245和數(shù)據(jù)信號(hào)控制電路247。標(biāo)號(hào)248表示接口電路?？刂齐娐?42和245中的每一個(gè)都被示為一個(gè)模塊，但是具有圖20中所示的芯片控制電路202、地址譯碼器203、刷新地址控制電路204等電路的功能。
分別針對(duì)存儲(chǔ)單元陣列7中的段241和246而將控制電路242和245包括進(jìn)來(lái)，結(jié)果就可以對(duì)區(qū)段241和246的每一個(gè)進(jìn)行獨(dú)立控制。因此，例如有可能在區(qū)段A 241中執(zhí)行刷新操作的同時(shí)訪問(wèn)區(qū)段B 246，并且有可能在一個(gè)區(qū)段中執(zhí)行刷新操作的同時(shí)，訪問(wèn)另一個(gè)其中沒有進(jìn)行刷新操作的區(qū)段并進(jìn)行數(shù)據(jù)讀寫。
圖25是示出根據(jù)第三實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的刷新命令的一個(gè)實(shí)施例的圖。
與要對(duì)哪一個(gè)區(qū)段進(jìn)行刷新操作無(wú)關(guān)，在刷新命令的情況下，信號(hào)/CE和/OE為“L”，而信號(hào)/WE為“H”。使用一部分地址信號(hào)ADD(在圖25中，對(duì)應(yīng)于位A0到A2的地址信號(hào)ADD)來(lái)指定要進(jìn)行刷新操作的區(qū)段。
根據(jù)本發(fā)明，提供了用于保存與外部訪問(wèn)請(qǐng)求相關(guān)的信息的譯碼結(jié)果的寄存器，并且，與提供自外部的外部訪問(wèn)請(qǐng)求相關(guān)的信息的譯碼，以及在存儲(chǔ)單元陣列中對(duì)應(yīng)于外部訪問(wèn)請(qǐng)求的操作可以相互獨(dú)立地并行執(zhí)行，因而來(lái)自外部的訪問(wèn)請(qǐng)求可被多重輸入，并且對(duì)于存儲(chǔ)單元陣列中與外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的譯碼和操作可以實(shí)現(xiàn)流水線化的操作，從而能夠加快訪問(wèn)操作，而不會(huì)引起任何問(wèn)題。
根據(jù)本發(fā)明，通過(guò)將用于請(qǐng)求刷新操作的刷新請(qǐng)求信號(hào)輸出到外部，對(duì)存儲(chǔ)單元陣列的操作(包括刷新操作)僅受控于外部訪問(wèn)請(qǐng)求，因此不必在各個(gè)操作之間提供刷新進(jìn)入期間，可以縮短對(duì)存儲(chǔ)單元陣列進(jìn)行訪問(wèn)操作所需的時(shí)間，可以增加每單位時(shí)間的可訪問(wèn)次數(shù)，并且可以實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)器件的訪問(wèn)操作的加快。
這里的各種實(shí)施方式從各個(gè)方面來(lái)講都被視作示例性而非限制性的，因此根據(jù)權(quán)利要求書的等同含義和范圍所做出的所有改變都希望包括進(jìn)來(lái)。可以用其他特定的形式來(lái)實(shí)施本發(fā)明，而不會(huì)偏離本發(fā)明的精神和本質(zhì)特征。
本申請(qǐng)基于并要求以下在先日本專利申請(qǐng)的優(yōu)先權(quán)2004年5月21日遞交的日本專利申請(qǐng)No.2004-152301，以及2004年5月21日遞交的日本專利申請(qǐng)No.2004-152302，它們的全部?jī)?nèi)容作為參考包括在本申請(qǐng)中。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元陣列，其中排列有多個(gè)存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元；刷新請(qǐng)求電路，其請(qǐng)求刷新操作，以保持存儲(chǔ)在所述存儲(chǔ)單元中的數(shù)據(jù)；處理電路，其譯碼與提供自外部的、對(duì)所述存儲(chǔ)單元陣列的外部訪問(wèn)請(qǐng)求相關(guān)的信息，并根據(jù)譯碼結(jié)果以及來(lái)自所述刷新請(qǐng)求電路的刷新請(qǐng)求，指示將在所述存儲(chǔ)單元陣列中執(zhí)行的操作；陣列控制電路，其基于來(lái)自所述處理電路的指示，對(duì)所述存儲(chǔ)單元陣列執(zhí)行操作；和寄存器，其保存由所述處理電路得出的、與所述外部訪問(wèn)請(qǐng)求相關(guān)的信息的譯碼結(jié)果。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，在所述存儲(chǔ)單元陣列中執(zhí)行與第一外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作的同時(shí)，如果所述處理單元接收到第二外部訪問(wèn)請(qǐng)求，則所述處理電路將與所述第二外部訪問(wèn)請(qǐng)求相關(guān)的信息的譯碼結(jié)果保存在所述寄存器中，并且在結(jié)束了與所述第一外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作后，所述處理電路基于保存在所述寄存器中的譯碼結(jié)果，指示將在所述存儲(chǔ)單元陣列中執(zhí)行的操作。
3.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，還包括刷新執(zhí)行控制電路，其控制是否響應(yīng)于刷新請(qǐng)求來(lái)執(zhí)行刷新操作。
4.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器件，其中，當(dāng)所述刷新執(zhí)行控制電路指示在與所述第一外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作后執(zhí)行與所述第二外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作，所述刷新執(zhí)行控制電路使所生成的刷新請(qǐng)求待用。
5.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器件，其中，當(dāng)至少存在一個(gè)外部訪問(wèn)請(qǐng)求時(shí)，所述刷新執(zhí)行控制電路使得所述刷新請(qǐng)求待用。
6.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，還包括流水線執(zhí)行控制電路，其在所述存儲(chǔ)單元陣列中結(jié)束了與所述第一外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作后，指示執(zhí)行與所述第二外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作。
7.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，還包括命令執(zhí)行控制電路，其在所述外部訪問(wèn)請(qǐng)求和所述刷新請(qǐng)求之間進(jìn)行仲裁，其中，所述處理電路基于所述命令執(zhí)行控制電路中的仲裁結(jié)果，指示將在所述存儲(chǔ)單元陣列中執(zhí)行的操作。
8.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器件，其中，在所述存儲(chǔ)單元陣列中執(zhí)行與所述第一外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作的同時(shí)，如果所述命令執(zhí)行控制電路接收到第二外部訪問(wèn)請(qǐng)求，則所述命令執(zhí)行控制電路不執(zhí)行所述第二外部訪問(wèn)請(qǐng)求和刷新請(qǐng)求之間的仲裁。
9.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，根據(jù)在所述存儲(chǔ)單元陣列中，在執(zhí)行與另一個(gè)外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作期間是否接收到所述外部訪問(wèn)請(qǐng)求，而使與所述外部訪問(wèn)請(qǐng)求相關(guān)的訪問(wèn)時(shí)間不同。
10.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，所述寄存器具有命令寄存器和地址寄存器，所述命令寄存器用于保存與所述外部訪問(wèn)請(qǐng)求相關(guān)的命令信息的譯碼結(jié)果，所述地址寄存器用于保存地址信息的譯碼結(jié)果。
11.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，所述處理電路具有命令譯碼器和地址譯碼器，所述命令譯碼器對(duì)與所述外部訪問(wèn)請(qǐng)求相關(guān)的命令信息進(jìn)行譯碼，而所述地址譯碼器譯碼地址信息。
12.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，由所述處理電路和所述陣列控制電路按照流水線化的操作來(lái)執(zhí)行與所述外部訪問(wèn)請(qǐng)求相關(guān)的操作。
13.如權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器件，其中，當(dāng)正在執(zhí)行與第一外部訪問(wèn)請(qǐng)求相關(guān)的操作時(shí)，如果接收到第二外部訪問(wèn)請(qǐng)求，則推遲刷新操作的執(zhí)行。
14.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，與來(lái)自外部的外部訪問(wèn)請(qǐng)求相關(guān)的信息包括以下信息，該信息指示了在所述存儲(chǔ)單元陣列中執(zhí)行與第二外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作期間發(fā)出的第一外部訪問(wèn)請(qǐng)求。
15.一種半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元陣列，其中排列有多個(gè)存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元；刷新請(qǐng)求電路，其向外部輸出刷新請(qǐng)求信號(hào)，該信號(hào)請(qǐng)求刷新操作，以保持存儲(chǔ)在所述存儲(chǔ)單元中的數(shù)據(jù)；處理電路，其譯碼與提供自外部的、對(duì)所述存儲(chǔ)單元陣列的外部訪問(wèn)請(qǐng)求相關(guān)的信息，并基于譯碼結(jié)果來(lái)指示將在所述存儲(chǔ)單元陣列中執(zhí)行的操作；陣列控制電路，其基于來(lái)自所述處理電路的指示，對(duì)所述存儲(chǔ)單元陣列執(zhí)行操作，其中，所述外部訪問(wèn)請(qǐng)求包括作為刷新請(qǐng)求信號(hào)的響應(yīng)的刷新執(zhí)行請(qǐng)求。
16.如權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器件，其中，所述刷新請(qǐng)求電路具有定時(shí)器功能，并且每次過(guò)去了固定的時(shí)間段，就向外部輸出所述刷新請(qǐng)求信號(hào)。
17.如權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器件，其中對(duì)于所述刷新執(zhí)行請(qǐng)求，使用由一條單獨(dú)信號(hào)線傳送的信號(hào)。
18.如權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器件，其中對(duì)于所述刷新執(zhí)行請(qǐng)求，使用一條專用命令。
19.如權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器件，還包括寄存器，其保存由所述處理電路得出的、與外部訪問(wèn)請(qǐng)求相關(guān)的信息的譯碼結(jié)果。
20.如權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)器件，其中，在所述存儲(chǔ)單元陣列中執(zhí)行與第一外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作的同時(shí)，如果所述處理電路接收到第二外部訪問(wèn)請(qǐng)求，則所述處理電路將與所述第二外部訪問(wèn)請(qǐng)求相關(guān)的信息的譯碼結(jié)果保存在所述寄存器中，并且在結(jié)束了與所述第一外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作后，所述處理電路基于保存在所述寄存器中的譯碼結(jié)果，指示將在所述存儲(chǔ)單元陣列中執(zhí)行的操作。
21.如權(quán)利要求20所述的半導(dǎo)體存儲(chǔ)器件，還包括流水線執(zhí)行控制電路，其在所述存儲(chǔ)單元陣列中結(jié)束了與所述第一外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作后，指示執(zhí)行與所述第二外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作。
22.如權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)器件，其中，所述寄存器具有命令寄存器和地址寄存器，所述命令寄存器用于保存與所述外部訪問(wèn)請(qǐng)求相關(guān)的命令信息的譯碼結(jié)果，所述地址寄存器用于保存地址信息的譯碼結(jié)果。
23.如權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器件，其中，由所述處理電路和所述陣列控制電路按照流水線化的操作來(lái)執(zhí)行與外部訪問(wèn)請(qǐng)求相關(guān)的操作。
24.一種存儲(chǔ)器系統(tǒng)，包括根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件；和輸出與外部訪問(wèn)請(qǐng)求相關(guān)的信息的控制器，其中，所述控制器接收刷新請(qǐng)求信號(hào)，并且輸出刷新執(zhí)行請(qǐng)求作為響應(yīng)。
25.如權(quán)利要求24所述的存儲(chǔ)器系統(tǒng)，其中所述控制器在所述控制器接收到所述刷新請(qǐng)求信號(hào)后的固定時(shí)間段內(nèi)，輸出所述刷新執(zhí)行請(qǐng)求。
26.如權(quán)利要求24所述的存儲(chǔ)器系統(tǒng)，其中所述控制器在與存儲(chǔ)單元的數(shù)據(jù)讀或數(shù)據(jù)寫相關(guān)的訪問(wèn)請(qǐng)求和刷新執(zhí)行請(qǐng)求之間執(zhí)行仲裁處理，并且基于仲裁結(jié)果輸出外部訪問(wèn)請(qǐng)求。
27.一種半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元陣列，其中排列有多個(gè)存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元；處理電路，其譯碼與從提供自外部的、對(duì)所述存儲(chǔ)單元陣列的外部訪問(wèn)請(qǐng)求相關(guān)的命令信息，并基于譯碼結(jié)果來(lái)指示將在所述存儲(chǔ)單元陣列中執(zhí)行的操作；和陣列控制電路，其基于來(lái)自所述處理電路的指示，對(duì)所述存儲(chǔ)單元陣列執(zhí)行操作，其中，當(dāng)與所述外部訪問(wèn)請(qǐng)求相關(guān)的命令信息和地址信息處于預(yù)定的組合中時(shí)，所述處理電路指示執(zhí)行刷新操作，以保持所述存儲(chǔ)單元陣列中的存儲(chǔ)單元內(nèi)所存儲(chǔ)的數(shù)據(jù)。
28.如權(quán)利要求27所述的半導(dǎo)體存儲(chǔ)器件，還包括地址控制電路，其控制執(zhí)行所述刷新操作的地址，其中，所述地址控制電路具有一個(gè)計(jì)數(shù)器，當(dāng)與外部訪問(wèn)請(qǐng)求相關(guān)的所述命令信息和所述地址信息處于預(yù)定的組合中時(shí)，所述計(jì)數(shù)器的值每次變化預(yù)定的值，并且，所述地址控制電路基于所述計(jì)數(shù)器值來(lái)確定執(zhí)行刷新操作的地址。
29.如權(quán)利要求27所述的半導(dǎo)體存儲(chǔ)器件，其中，所述存儲(chǔ)單元陣列由多個(gè)區(qū)段組成，并且其中，對(duì)于每個(gè)區(qū)段都包括所述處理電路和陣列控制電路，并且使得每個(gè)區(qū)段都是獨(dú)立可控的。
全文摘要
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件和存儲(chǔ)器系統(tǒng)。提供了命令寄存器和地址寄存器，其中命令寄存器用于保存與提供自外部的訪問(wèn)請(qǐng)求相關(guān)的信息的譯碼結(jié)果，并且在處理電路即芯片控制電路和地址譯碼器中對(duì)與來(lái)自外部的訪問(wèn)請(qǐng)求相關(guān)的信息的譯碼，以及由訪問(wèn)控制電路在存儲(chǔ)單元陣列中執(zhí)行的與外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作可以相互獨(dú)立地并行執(zhí)行，從而可以多重輸入來(lái)自外部的訪問(wèn)請(qǐng)求，并且對(duì)于存儲(chǔ)單元陣列中與外部訪問(wèn)請(qǐng)求相對(duì)應(yīng)的操作和譯碼可以實(shí)現(xiàn)流水線化的操作，因此能夠加快對(duì)半導(dǎo)體存儲(chǔ)器件的訪問(wèn)操作，而不會(huì)引起任何問(wèn)題。
文檔編號(hào)G11C11/407GK1700352SQ20041008179
公開日2005年11月23日 申請(qǐng)日期2004年12月31日 優(yōu)先權(quán)日2004年5月21日
發(fā)明者藤岡伸也, 佐藤光德 申請(qǐng)人:富士通株式會(huì)社