專利名稱：減小分離存儲(chǔ)塊之間信號(hào)傳輸延遲差的集成電路存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路器件的領(lǐng)域，更具體而言，涉及集成電路存儲(chǔ)器件內(nèi)的信號(hào)分布。
背景技術(shù)：
由于集成電路存儲(chǔ)器件集成度和復(fù)雜度的提高，器件的運(yùn)行速度也相應(yīng)提高。由于存儲(chǔ)器容量的提高，其中信號(hào)的傳播延遲成為存儲(chǔ)器中時(shí)序的重要部分。特別地，當(dāng)輸入信號(hào)距離譯碼器相對(duì)較遠(yuǎn)時(shí)，用來驅(qū)動(dòng)譯碼器的輸入信號(hào)(例如地址信號(hào))的傳播延遲會(huì)成為一個(gè)問題。
另外，連接到單元晶體管的柵極的字線可由多晶硅形成，其具有很大的電阻率。同樣，由于字線可能跨過單元晶體管的柵極氧化層，電容C會(huì)具有相當(dāng)?shù)臄?shù)量，這將使隨著字線長(zhǎng)度增加的相關(guān)RC延遲增大。為了補(bǔ)償增大的字線RC延遲，可增加字線電壓，這將導(dǎo)致行譯碼器所占面積增大。進(jìn)一步地，如果位線變長(zhǎng)，和其相關(guān)的電阻R和電容C也會(huì)增大，這也會(huì)增大行譯碼器的面積。
由于字線和位線是長(zhǎng)距離互連線，各自的傳播延遲可能較長(zhǎng)。進(jìn)一步地，隨著存儲(chǔ)塊(memory block)的尺寸增加，譯碼器的尺寸也會(huì)增大，這也會(huì)使延遲時(shí)間由于例如增加的譯碼時(shí)間而增加。
已知的可以將存儲(chǔ)體(memory bank)劃分為存儲(chǔ)塊(例如4個(gè)存儲(chǔ)塊)，且一譯碼器用于體內(nèi)的每個(gè)存儲(chǔ)塊。這一方法因?yàn)槠湟恍﹥?yōu)點(diǎn)而被采用，例如運(yùn)行速度。然而，這一方法也帶來一些缺點(diǎn)，例如功耗。然而，由于在運(yùn)行速度或功耗方面的優(yōu)勢(shì)，使得這一方法在最近被廣泛采用。
圖1是顯示包含輸入信號(hào)的常規(guī)存儲(chǔ)器劃分方法的示意圖。應(yīng)理解的是以下僅討論了一個(gè)存儲(chǔ)體的排列，其余存儲(chǔ)體的排列與所討論的排列類似。如圖1所示，存儲(chǔ)塊陣列可劃分為兩個(gè)存儲(chǔ)體100、200。每個(gè)存儲(chǔ)體(例如圖1中的100)分為四個(gè)存儲(chǔ)塊110、120、130和140。譯碼器150、160、170和180位于各個(gè)存儲(chǔ)塊之間。存儲(chǔ)體100、200以矩陣形式排列。
信號(hào)發(fā)生器600產(chǎn)生用于選擇存儲(chǔ)塊中一特定地址的地址信號(hào)，該地址信號(hào)作為譯碼器的輸入。特別地，所示地址信號(hào)選定了位于每一存儲(chǔ)體100、200、300和400中的存儲(chǔ)塊110、210、310和410。將地址信號(hào)傳輸至不同存儲(chǔ)塊的連線長(zhǎng)度的差別可能會(huì)引起在分開的存儲(chǔ)體中的每一存儲(chǔ)塊110、210、310和410訪問時(shí)間的細(xì)微不同。然而，如果存儲(chǔ)塊A、B、C、D的尺寸變得過大，譯碼器變得過長(zhǎng)，地址信號(hào)需要傳輸?shù)木嚯x將變得過長(zhǎng)以至于引起了不同存儲(chǔ)塊中信號(hào)之間的相位差。例如，由于地址信號(hào)需要經(jīng)過更長(zhǎng)的距離到達(dá)A塊110和310，用于驅(qū)動(dòng)A塊110和310的時(shí)間可能要比用于驅(qū)動(dòng)A塊210和410的時(shí)間長(zhǎng)。另外，如果譯碼器變得過長(zhǎng)，地址信號(hào)可能不足以達(dá)到滿幅(full swing)而使得高頻特性下降。此外，上升/下降時(shí)間也依賴于塊所處的位置。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的實(shí)施例提供了可減小傳輸?shù)椒蛛x且空間相隔的存儲(chǔ)器子塊的信號(hào)之間的傳輸延遲差的集成電路存儲(chǔ)器件。依照這些實(shí)施例，集成電路存儲(chǔ)器件包括多個(gè)導(dǎo)電通路(conductor path)，這些導(dǎo)電通路電耦合到包含在該器件的分離存儲(chǔ)器陣列中的所有存儲(chǔ)塊并且為在讀或?qū)懖僮髌陂g同時(shí)訪問而設(shè)置。所有的導(dǎo)電通路為了減小在其上所傳導(dǎo)的信號(hào)的傳播延遲差而設(shè)置。
在根據(jù)本發(fā)明的某些實(shí)施例中，多個(gè)導(dǎo)電通路從位于分別包含第一和第二存儲(chǔ)塊的第一和第二存儲(chǔ)體之間的公共節(jié)點(diǎn)向外延伸；其中第一和第二存儲(chǔ)塊位于距公共節(jié)點(diǎn)基本上等距離處的第一和第二存儲(chǔ)器陣列中。在一些根據(jù)本發(fā)明的實(shí)施例中，在多個(gè)導(dǎo)電通路中包括延遲電路，其中多個(gè)導(dǎo)電通路從位于分別包含第一和第二存儲(chǔ)塊的分離的第一和第二存儲(chǔ)體之間的公共節(jié)點(diǎn)向外延伸。第一和第二存儲(chǔ)塊位于公共節(jié)點(diǎn)與包含在每個(gè)第一和第二存儲(chǔ)體中的其他各自的存儲(chǔ)塊之間。在根據(jù)本發(fā)明的某些實(shí)施例中，多個(gè)導(dǎo)電通路包括第一和第二緩沖器電路。
在根據(jù)本發(fā)明的某些實(shí)施例中，多個(gè)導(dǎo)電通路從位于分別包含第一和第二存儲(chǔ)塊的分離的第一和第二存儲(chǔ)體之間的公共節(jié)點(diǎn)向外延伸。第一和第二存儲(chǔ)塊位于距公共節(jié)點(diǎn)第一和第二不相等長(zhǎng)度處的第一和第二存儲(chǔ)器陣列中。延遲電路包含在從公共節(jié)點(diǎn)到各個(gè)存儲(chǔ)塊的長(zhǎng)度較短的導(dǎo)電通路中。
在根據(jù)本發(fā)明的某些實(shí)施例中，長(zhǎng)度較大的導(dǎo)電通路不具有任何延遲電路。在根據(jù)本發(fā)明的某些實(shí)施例中，導(dǎo)電通路包括第一和第二緩沖器電路。在根據(jù)本發(fā)明的某些實(shí)施例中，導(dǎo)電通路分別終止于第一和第二存儲(chǔ)器陣列中的第一和第二地址譯碼器。
在根據(jù)本發(fā)明的某些實(shí)施例中，集成電路存儲(chǔ)器件包括從第一和第二存儲(chǔ)器陣列之間的公共節(jié)點(diǎn)電耦合到第一存儲(chǔ)器陣列中的多個(gè)第一存儲(chǔ)塊的第一導(dǎo)電通路。第二導(dǎo)電通路從公共節(jié)點(diǎn)電耦合到第二存儲(chǔ)器陣列中的多個(gè)第二存儲(chǔ)塊，其中位于距公共節(jié)點(diǎn)基本等距離處的多個(gè)第一存儲(chǔ)塊中的一些存儲(chǔ)塊和多個(gè)第二存儲(chǔ)塊中的一些存儲(chǔ)塊被設(shè)置為用于在存儲(chǔ)器讀或?qū)懖僮髌陂g同時(shí)訪問。
在根據(jù)本發(fā)明的某些實(shí)施例中，集成電路存儲(chǔ)器件包括從第一和第二存儲(chǔ)器陣列之間的公共節(jié)點(diǎn)電耦合到第一存儲(chǔ)器陣列中的多個(gè)第一存儲(chǔ)塊的第一導(dǎo)電通路。第二導(dǎo)電通路從公共節(jié)點(diǎn)電耦合到第二存儲(chǔ)器陣列中的多個(gè)第二存儲(chǔ)塊，其中位于距公共節(jié)點(diǎn)不同距離處的多個(gè)第一存儲(chǔ)塊中的一些存儲(chǔ)塊和多個(gè)第二存儲(chǔ)塊中的一些存儲(chǔ)塊被設(shè)置為用于在存儲(chǔ)器讀或?qū)懖僮髌陂g同時(shí)訪問。在公共節(jié)點(diǎn)和各個(gè)存儲(chǔ)塊之間延伸較短距離的第一或第二導(dǎo)電通路中包含延遲電路。


圖1是常規(guī)集成電路存儲(chǔ)器件的方塊圖；圖2A和圖2B是根據(jù)本發(fā)明某些實(shí)施例的集成電路存儲(chǔ)器件的方塊圖；圖3A和圖3B是根據(jù)本發(fā)明某些實(shí)施例的集成電路存儲(chǔ)器件的方塊圖；具體實(shí)施方式
下文將參考表示本發(fā)明實(shí)施例的附圖對(duì)本發(fā)明進(jìn)行全面描述。然而，本發(fā)明可以通過多種不同形式實(shí)現(xiàn)而不應(yīng)解釋為僅限于此處闡明的實(shí)施例。提供這些實(shí)施例是為了讓本公開徹底而全面，并將本發(fā)明的范圍完全告知本領(lǐng)域技術(shù)人員。
應(yīng)當(dāng)理解的是雖然此處用詞語“第一”、“第二”來描述不同的區(qū)域、層和/或部分，這些區(qū)域、層和/或部分不應(yīng)受限于這些詞語。這些詞語僅用于將一區(qū)域、層和/或部分與另一區(qū)域、層和/或部分區(qū)分開。因此，在不背離本發(fā)明主旨的前提下，以下討論的第一區(qū)域、層和/或部分可以被解釋為第二區(qū)域、層和/或部分，且對(duì)于第二區(qū)域、層和/或部分也類似。全文中相同的附圖標(biāo)記表示相同的元件。
圖2A和圖2B是根據(jù)本發(fā)明某些實(shí)施例的包括存儲(chǔ)塊的存儲(chǔ)體的方塊圖。盡管圖2A和圖2B中所示的集成電路存儲(chǔ)器件具有分離的存儲(chǔ)體，應(yīng)該理解的是所示集成電路存儲(chǔ)器件是單獨(dú)的集成電路存儲(chǔ)器件。盡管圖2A和圖2B展示了四個(gè)存儲(chǔ)體，為方便起見，此處主要參考僅兩個(gè)存儲(chǔ)體100和200對(duì)該集成電路存儲(chǔ)器件進(jìn)行說明。另外，盡管該集成電路存儲(chǔ)器件圖示為具有四個(gè)存儲(chǔ)體，應(yīng)當(dāng)理解的是根據(jù)本發(fā)明實(shí)施例的集成電路存儲(chǔ)器件可以具有四個(gè)以上的存儲(chǔ)體。
根據(jù)本發(fā)明的某些實(shí)施例，多個(gè)導(dǎo)電通路電耦合到該器件分離的存儲(chǔ)器陣列所包含的所有存儲(chǔ)塊并被設(shè)置為用于在讀或?qū)懖僮髦型瑫r(shí)訪問。而且，所有的導(dǎo)電通路為了減小在其上所傳導(dǎo)信號(hào)的傳播延遲差而設(shè)置。因此，在存儲(chǔ)器讀或?qū)懖僮髦斜辉L問的各個(gè)分離的存儲(chǔ)塊可以基本上同時(shí)被訪問，而不論被訪問的分離存儲(chǔ)塊是否相隔相對(duì)長(zhǎng)的距離。
參照?qǐng)D2A，存儲(chǔ)塊陣列被分為兩個(gè)存儲(chǔ)體100和200。存儲(chǔ)體100和200各自又被細(xì)分為編號(hào)分別為110、120、130、140的四個(gè)存儲(chǔ)塊A、B、C、D。譯碼器150和250分別位于A/B塊110/120和210/220之間。通過對(duì)輸入信號(hào)(例如地址信號(hào))進(jìn)行譯碼，譯碼器150和250在選定的(或未選定的)字線或位線上施加一高電壓。
圖2A中所示的集成電路存儲(chǔ)器件包括存儲(chǔ)塊A、B、C、D的對(duì)稱排列和將存儲(chǔ)器陣列分隔開的間隔。該間隔包括一公共節(jié)點(diǎn)301，地址信號(hào)可以從該公共節(jié)點(diǎn)分布到根據(jù)本發(fā)明某些實(shí)施例設(shè)置為用于在存儲(chǔ)器讀或?qū)懖僮髌陂g同時(shí)訪問的每個(gè)存儲(chǔ)塊。換句話說，存儲(chǔ)塊110/210被設(shè)置為響應(yīng)一地址譯碼而被同時(shí)訪問(即存/取數(shù)據(jù))。
地址信號(hào)分布到的存儲(chǔ)塊基本上與公共節(jié)點(diǎn)等距離。相反，常規(guī)存儲(chǔ)塊(例如圖1所示)沿水平軸或垂直軸方向平行排列。然而，在根據(jù)本發(fā)明的某些實(shí)施例中，存儲(chǔ)塊A、B、C、D關(guān)于垂直軸(Y軸)對(duì)稱排列。例如，A塊110和A塊210關(guān)于被界定為通過公共節(jié)點(diǎn)的Y軸對(duì)稱。因此，到分離存儲(chǔ)塊的信號(hào)的不相等傳播延遲而引起的相位差可以減小，因?yàn)閺墓补?jié)點(diǎn)到在存儲(chǔ)器讀或?qū)懖僮髌陂g被訪問的存儲(chǔ)塊的距離基本相等，這樣，例如地址信號(hào)將被基本同時(shí)地提供給譯碼器150和250。應(yīng)當(dāng)理解的是圖2A中所示的其它存儲(chǔ)塊也按如上所述排列。
信號(hào)發(fā)生器600產(chǎn)生用于選擇包含在存儲(chǔ)塊110和210中的特定地址的地址信號(hào)，其中存儲(chǔ)塊110和210為在存儲(chǔ)器讀或?qū)懖僮髌陂g同時(shí)訪問而設(shè)置。通過沿相反方向向每一存儲(chǔ)塊110/120中的譯碼器150和250延伸的第一和第二導(dǎo)電通路，地址信號(hào)從公共節(jié)點(diǎn)被傳輸至分離的存儲(chǔ)塊。另外，信號(hào)發(fā)生器600產(chǎn)生用于基本同時(shí)地聯(lián)鎖存儲(chǔ)體100和200中的存儲(chǔ)塊110和210的地址信號(hào)。因此，可減小傳播給譯碼器的信號(hào)當(dāng)遇到到分離存儲(chǔ)塊的不同延遲時(shí)所引起的相位差。
根據(jù)本發(fā)明的某些實(shí)施例，第一和第二導(dǎo)電通路包括放大器，以在信號(hào)輸入到譯碼器之前提供/恢復(fù)信號(hào)的高頻特性。例如圖2A所示，某個(gè)信號(hào)在輸入到譯碼器150和250之前通過一反相器(或一緩沖器)。結(jié)果，由于信號(hào)的負(fù)載減小，偏移(skew)減小，信號(hào)邊沿時(shí)間(上升/下降時(shí)間)減小。
參考圖2B，存儲(chǔ)塊130和230位于存儲(chǔ)塊110和210與隔開存儲(chǔ)器陣列100、200的間隔之間。換句話說，存儲(chǔ)塊130和230與存儲(chǔ)塊110和210相比更靠近以上參考圖2A定義的垂直軸(Y軸)。塊排列和用于驅(qū)動(dòng)存儲(chǔ)塊130和230的操作與存儲(chǔ)塊110和210相類似，此處略去其描述。
參考圖2B，第一和第二導(dǎo)電通路包括延遲電路500。延遲電路500可以包含任何類型的延遲器件，比如反相器或緩沖器。延遲電路500的引入使得存儲(chǔ)塊110和210以及存儲(chǔ)塊130和230能夠基本同時(shí)地被驅(qū)動(dòng)，盡管存儲(chǔ)塊130/230比存儲(chǔ)塊110/210更靠近公共節(jié)點(diǎn)。因此，加入延遲電路500來延遲輸入到距離公共節(jié)點(diǎn)更近(即距離定義的Y軸更近)的存儲(chǔ)塊的信號(hào)。
圖3A和3B是根據(jù)本發(fā)明某些實(shí)施例的存儲(chǔ)器陣列的方塊圖。圖3A和3B所示的存儲(chǔ)塊與參考圖2A和2B的上述存儲(chǔ)塊相同，因此略去對(duì)這些存儲(chǔ)塊的操作的進(jìn)一步詳細(xì)描述。
圖3A和3B所示的根據(jù)本發(fā)明某些實(shí)施例的集成電路存儲(chǔ)器件可包括存儲(chǔ)塊A、B、C、D，譯碼器，信號(hào)發(fā)生器600和延遲電路500。存儲(chǔ)塊A、B、C、D沿垂直軸或水平軸方向平行傳輸。換句話說，圖3A和3B中所示的存儲(chǔ)塊在各個(gè)存儲(chǔ)器陣列中的每一個(gè)內(nèi)部都以相同的方式排列。例如，存儲(chǔ)塊110/210在各自的存儲(chǔ)器陣列內(nèi)部位于同一位置(即左上角)。進(jìn)一步地，存儲(chǔ)塊110/210被設(shè)置為用于在存儲(chǔ)器讀或?qū)懖僮髌陂g同時(shí)訪問。
通過位于將所述存儲(chǔ)器陣列與另一存儲(chǔ)器陣列分隔開的間隔中的公共節(jié)點(diǎn)301，第一和第二導(dǎo)電通路從信號(hào)發(fā)生器向每個(gè)存儲(chǔ)器陣列延伸。特別是，第一導(dǎo)電通路從公共節(jié)點(diǎn)301向存儲(chǔ)器陣列100中的存儲(chǔ)塊110延伸；第二導(dǎo)電通路從公共節(jié)點(diǎn)301向存儲(chǔ)器陣列200中的存儲(chǔ)塊210延伸。如所示那樣，由于存儲(chǔ)塊110比存儲(chǔ)塊210距公共節(jié)點(diǎn)301更遠(yuǎn)，第一導(dǎo)電通路要比第二導(dǎo)電通路長(zhǎng)。此外，第一導(dǎo)電通路包括延遲電路500以減小從公共節(jié)點(diǎn)301到存儲(chǔ)塊110/210中每一個(gè)的信號(hào)的傳播延遲差。換句話說，參考圖3A，存儲(chǔ)塊A、B、D沿垂直軸或水平軸平行排列。特別是，存儲(chǔ)塊110在左側(cè)比存儲(chǔ)塊210(更靠近Y軸)距Y軸更遠(yuǎn)。
參考圖3A，第二導(dǎo)電通路包括延遲電路500而第一導(dǎo)電通路沒有延遲電路。延遲電路500可以包含任何類型的延遲器件，比如反相器或緩沖器。延遲電路500的引入使得存儲(chǔ)塊110和210能夠基本同時(shí)地被驅(qū)動(dòng)，盡管存儲(chǔ)塊210比存儲(chǔ)塊110更靠近公共節(jié)點(diǎn)。因此，加入延遲電路500來延遲輸入到距離公共節(jié)點(diǎn)更近(即距離定義的Y軸更近)的存儲(chǔ)塊的信號(hào)。
進(jìn)一步地，仍然參考圖3A，根據(jù)本發(fā)明某些實(shí)施例，第一和第二導(dǎo)電通路包括放大器，以在信號(hào)輸入到譯碼器之前提供/恢復(fù)信號(hào)的高頻特性。例如，某個(gè)信號(hào)在輸入到譯碼器150和250之前通過一反相器(或一緩沖器)。結(jié)果，由于信號(hào)的負(fù)載減小，偏移減小，信號(hào)邊沿時(shí)間(上升/下降時(shí)間)減小。
參考圖3B，存儲(chǔ)塊130比存儲(chǔ)塊230更靠近Y軸，它們均被設(shè)置為用于在存儲(chǔ)器讀或?qū)懖僮髌陂g同時(shí)訪問。在這種類型的排列中，從公共節(jié)點(diǎn)301到各個(gè)譯碼器的信號(hào)線的不同長(zhǎng)度可以通過在第一導(dǎo)電通路中加入延遲電路500而被處理。
特別地，參考圖3B，第一導(dǎo)電通路包括延遲電路500而第二導(dǎo)電通路沒有延遲電路。延遲電路500可包含任何類型的延遲器件，比如反相器或緩沖器。延遲電路500的引入使得存儲(chǔ)塊130和230能夠基本同時(shí)地被驅(qū)動(dòng)，盡管存儲(chǔ)塊130比存儲(chǔ)塊230更靠近公共節(jié)點(diǎn)301。因此，加入延遲電路500來延遲輸入到距離公共節(jié)點(diǎn)更近(即距離定義的Y軸更近)的存儲(chǔ)塊的信號(hào)。
進(jìn)一步地，仍然參考圖3B，根據(jù)本發(fā)明某些實(shí)施例，第一和第二導(dǎo)電通路包括放大器，以在信號(hào)輸入到譯碼器之前提供/恢復(fù)信號(hào)的高頻特性。例如，某個(gè)信號(hào)在輸入到譯碼器150和250之前通過一反相器(或一緩沖器)。結(jié)果，由于信號(hào)的負(fù)載減小，偏移減小，信號(hào)邊沿時(shí)間(上升/下降時(shí)間)減小。
根據(jù)本發(fā)明的某些實(shí)施例，多個(gè)導(dǎo)電通路電耦合到該器件分離的存儲(chǔ)器陣列所包含的所有存儲(chǔ)塊并被設(shè)置為用于在讀或?qū)懖僮髌陂g同時(shí)訪問。而且，所有的導(dǎo)電通路為了減小在其上所傳導(dǎo)信號(hào)的傳播延遲差而設(shè)置。因此，在存儲(chǔ)器讀或?qū)懖僮髌陂g被訪問的各個(gè)分離的存儲(chǔ)塊可以基本同時(shí)地被訪問，而不論被訪問的分離存儲(chǔ)塊是否相隔相對(duì)長(zhǎng)的距離。
受益于本公開，本領(lǐng)域普通技術(shù)人員可在不背離本發(fā)明的主旨和范圍的情況下對(duì)本發(fā)明進(jìn)行多種變更和修改。因此，必須理解的是所闡述的說明性實(shí)施例僅用于舉例的目的，其不應(yīng)使由以下權(quán)利要求所界定的本發(fā)明受到局限。因此，以下權(quán)利要求包括的不僅是字面上闡述的元件的組合，還包括以基本相同的方式執(zhí)行基本相同的功能以實(shí)現(xiàn)基本相同的結(jié)果的所有等同元件。因此，權(quán)利要求應(yīng)理解為包括以上說明和描述的部分、在概念上等同的部分以及結(jié)合了本發(fā)明本質(zhì)思想的部分。
權(quán)利要求
1.一種集成電路存儲(chǔ)器件，包括多個(gè)導(dǎo)電通路，其電耦合到該器件分離的存儲(chǔ)器陣列所包含的所有存儲(chǔ)塊并且被設(shè)置為用于在讀或?qū)懖僮髌陂g同時(shí)訪問，其中所有所述導(dǎo)電通路為了減小其上所傳導(dǎo)的信號(hào)的傳播延遲差而設(shè)置。
2.權(quán)利要求1的器件其中所述多個(gè)導(dǎo)電通路從位于分別包含第一和第二存儲(chǔ)塊的第一和第二分離的存儲(chǔ)體之間的一公共節(jié)點(diǎn)向外延伸；其中所述第一和第二存儲(chǔ)塊位于距所述公共節(jié)點(diǎn)基本等距離處的所述第一和第二存儲(chǔ)器陣列中。
3.權(quán)利要求1的器件，進(jìn)一步包括包含在所述多個(gè)導(dǎo)電通路中的一延遲電路，其中所述多個(gè)導(dǎo)電通路從位于分別包含所述第一和第二存儲(chǔ)塊的分離的第一和第二存儲(chǔ)體之間的一公共節(jié)點(diǎn)向外延伸；其中所述第一和第二存儲(chǔ)塊位于所述公共節(jié)點(diǎn)與包含在每個(gè)所述第一和第二存儲(chǔ)體中的其他各個(gè)存儲(chǔ)塊之間。
4.權(quán)利要求1的器件，進(jìn)一步包括包含在所述多個(gè)導(dǎo)電通路中的第一和第二緩沖器電路。
5.權(quán)利要求1的器件，其中所述多個(gè)導(dǎo)電通路從位于分別包含所述第一和第二存儲(chǔ)塊的分離的第一和第二存儲(chǔ)體之間的一公共節(jié)點(diǎn)處向外延伸，其中所述第一和第二存儲(chǔ)塊位于距所述公共節(jié)點(diǎn)第一和第二不相等長(zhǎng)度處的所述第一和第二存儲(chǔ)器陣列中，該器件進(jìn)一步包括包含在從所述公共節(jié)點(diǎn)到所述各個(gè)存儲(chǔ)塊的長(zhǎng)度較短的所述多個(gè)導(dǎo)電通路中的一延遲電路。
6.權(quán)利要求5的器件，其中長(zhǎng)度較大的所述導(dǎo)電通路不具有任何延遲電路。
7.權(quán)利要求5的器件，進(jìn)一步包括包含在所述導(dǎo)電通路中的第一和第二緩沖電路。
8.權(quán)利要求1的器件，其中所述導(dǎo)電通路分別終止于在所述第一和第二存儲(chǔ)器陣列內(nèi)部的第一和第二地址譯碼器。
9.一種集成電路存儲(chǔ)器件，包括一第一導(dǎo)電通路，其從第一和第二存儲(chǔ)器陣列之間的一公共節(jié)點(diǎn)電耦合到所述第一存儲(chǔ)器陣列中的多個(gè)第一存儲(chǔ)塊；一第二導(dǎo)電通路，其從所述公共節(jié)點(diǎn)電耦合到所述第二存儲(chǔ)器陣列中的多個(gè)第二存儲(chǔ)塊，其中位于距所述公共節(jié)點(diǎn)基本等距離處的所述多個(gè)第一存儲(chǔ)塊中的一些存儲(chǔ)塊和所述多個(gè)第二存儲(chǔ)塊中的一些存儲(chǔ)塊被設(shè)置為用于在存儲(chǔ)器讀或?qū)懖僮髌陂g同時(shí)訪問。
10.權(quán)利要求9的器件，進(jìn)一步包括第三和第四導(dǎo)電通路，其將所述公共節(jié)點(diǎn)電耦合到所述多個(gè)第一和第二存儲(chǔ)塊中的一些選定存儲(chǔ)塊，其中所述選定存儲(chǔ)塊位于所述多個(gè)第一和第二存儲(chǔ)塊中的其他存儲(chǔ)塊與所述公共節(jié)點(diǎn)之間；包含在所述第三和第四導(dǎo)電通路中的一延遲電路。
11.權(quán)利要求9的器件，進(jìn)一步包括包含在所述第一和第二導(dǎo)電通路中的第一和第二緩沖電路。
12.權(quán)利要求9的器件，其中所述第一和第二導(dǎo)電通路分別終止于所述第一和第二存儲(chǔ)器陣列內(nèi)部的第一和第二地址譯碼器。
13.一種集成電路存儲(chǔ)器件，包括一第一導(dǎo)電通路，其從第一和第二存儲(chǔ)器陣列之間的一公共節(jié)點(diǎn)電耦合到所述第一存儲(chǔ)器陣列中的多個(gè)第一存儲(chǔ)塊；一第二導(dǎo)電通路，其從所述公共節(jié)點(diǎn)電耦合到所述第二存儲(chǔ)器陣列中的多個(gè)第二存儲(chǔ)塊，其中位于距所述公共節(jié)點(diǎn)不同距離處的所述多個(gè)第一存儲(chǔ)塊中的一些存儲(chǔ)塊和所述多個(gè)第二存儲(chǔ)塊中的一些存儲(chǔ)塊被設(shè)置為用于在存儲(chǔ)器讀或?qū)懖僮髌陂g同時(shí)訪問，一延遲電路，其包含于在所述公共節(jié)點(diǎn)與各個(gè)存儲(chǔ)塊之間延伸較短距離的第一和第二導(dǎo)電通路中。
14.權(quán)利要求13的器件，其中長(zhǎng)度更大的所述第一和第二導(dǎo)電通路不具有任何延遲電路。
15.權(quán)利要求14的器件，其中與所述延遲電路相關(guān)的延遲被設(shè)置為使得與傳導(dǎo)所述第一和第二信號(hào)到設(shè)置為用于同時(shí)訪問的所述各個(gè)存儲(chǔ)塊相關(guān)的傳播延遲相等。
16.權(quán)利要求13的器件，其中所述第一和第二導(dǎo)電通路分別終止于所述第一和第二存儲(chǔ)器陣列內(nèi)部的第一和第二地址譯碼器。
17.一種集成電路存儲(chǔ)器件，包括多個(gè)第一和第二反向存儲(chǔ)塊，其對(duì)稱排列于沿其間的間隔延伸的一垂直軸的兩側(cè)，其中所述對(duì)稱排列的多個(gè)第一和第二反向存儲(chǔ)塊中選定的成對(duì)存儲(chǔ)塊被設(shè)置為用于在存儲(chǔ)器讀或?qū)懖僮髌陂g同時(shí)訪問；第一和第二導(dǎo)電通路，其從所述間隔中的一公共節(jié)點(diǎn)沿相反方向延伸不同距離至所述多個(gè)第一和第二反向存儲(chǔ)塊中的一選定存儲(chǔ)塊對(duì)；包含在所述第一和第二導(dǎo)電通路中較短的導(dǎo)電通路中的一延遲電路，以減小其上傳導(dǎo)的信號(hào)的相位差，其中該相位差由于從所述公共節(jié)點(diǎn)到所述多個(gè)第一和第二反向存儲(chǔ)塊中的所述選定存儲(chǔ)塊對(duì)的距離不同而引起。
18.權(quán)利要求17的器件，其中長(zhǎng)度較大的所述第一或第二導(dǎo)電通路不具有任何延遲電路。
19.權(quán)利要求17的器件進(jìn)一步包括包含在所述第一和第二導(dǎo)電通路中的第一和第二緩沖電路。
全文摘要
一種集成電路存儲(chǔ)器件，包括多個(gè)導(dǎo)電通路，該多個(gè)導(dǎo)電通路電耦合到該器件分離的存儲(chǔ)器陣列所包含的所有存儲(chǔ)塊并且被設(shè)置為用于在讀或?qū)懖僮髌陂g同時(shí)訪問。所有導(dǎo)電通路為了減小其上所傳導(dǎo)的信號(hào)的傳播延遲差而設(shè)置。
文檔編號(hào)G11C5/06GK1591672SQ20041007488
公開日2005年3月9日 申請(qǐng)日期2004年8月30日 優(yōu)先權(quán)日2003年8月29日
發(fā)明者樸旼相 申請(qǐng)人:三星電子株式會(huì)社