專(zhuān)利名稱(chēng)：非易失性半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括MOS晶體管的非易失性半導(dǎo)體存儲(chǔ)器件。
背景技術(shù)：
在非易失性半導(dǎo)體存儲(chǔ)器件之中，例如，快閃存儲(chǔ)器經(jīng)常用作能以非易失性方式保持大量數(shù)據(jù)的器件。
在快閃存儲(chǔ)器中，使用每個(gè)具有一般通過(guò)在浮柵上層疊控制柵形成的單個(gè)晶體管結(jié)構(gòu)的快閃單元。但是，隨著設(shè)計(jì)規(guī)則更精細(xì)，快閃存儲(chǔ)器的制作工藝步驟變得更復(fù)雜且它們的工藝成本增加。鑒于此，在大規(guī)模系統(tǒng)LSI中引入非易失性存儲(chǔ)器的情況下，需要使用其中使用一般MOS晶體管代替具有這種高成本層疊結(jié)構(gòu)晶體管的低成本非易失性半導(dǎo)體存儲(chǔ)器件。
圖7圖示了其中使用MOS晶體管的常規(guī)非易失性半導(dǎo)體存儲(chǔ)器件的示例性結(jié)構(gòu)(參見(jiàn)Japanese Laid-Open PublicationNo.2001-229690)。
如圖7所示，位單元100包括PMOS晶體管101和第一NMOS晶體管103。PMOS晶體管101的源極、漏極和襯底電連接，以形成控制柵。第一NMOS晶體管103的源極連接到源極線SL，而其柵極與PMOS晶體管101共用并形成浮柵102。
第一NMOS晶體管103的漏極連接到第二NMOS晶體管104的源極，第二NMOS晶體管104的漏極連接到一對(duì)用于驅(qū)動(dòng)輸出信號(hào)的串聯(lián)連接反相器105的輸入節(jié)點(diǎn)bit。
輸入節(jié)點(diǎn)bit連接到由PMOS晶體管形成的負(fù)載晶體管106和由第三NMOS晶體管形成的開(kāi)關(guān)晶體管107的共享漏極(輸出節(jié)點(diǎn))。
下面，描述具有上述結(jié)構(gòu)的常規(guī)非易失性半導(dǎo)體存儲(chǔ)器件怎樣工作。
首先，為了將希望的數(shù)據(jù)寫(xiě)入位單元100中，將高電平寫(xiě)控制信號(hào)prog施加到開(kāi)關(guān)晶體管107的柵極，以便導(dǎo)通開(kāi)關(guān)晶體管107。此外，將較高的電壓5V的控制柵控制信號(hào)cg施加到PMOS晶體管(控制柵)101，以及將5V高電壓也施加到源極線SL。結(jié)果，在第一NMOS晶體管103中形成溝道，以允許第一NMOS晶體管103導(dǎo)通。此時(shí)，在溝道中產(chǎn)生溝道熱電子，并且部分電子穿過(guò)第一NMOS晶體管103的柵氧化膜，注入到浮柵102中。電荷是否注入到浮柵102中對(duì)應(yīng)于1位數(shù)據(jù)。
接下來(lái)，為了從位單元100讀取寫(xiě)數(shù)據(jù)，將1V的控制柵控制信號(hào)cg施加到控制柵101，以及將1V的讀許可信號(hào)tg施加到第二NMOS晶體管。同時(shí)，源極線SL置于0V，讀控制信號(hào)/read置于低電平(0V)，使得負(fù)載晶體管106導(dǎo)通，以便使電流通過(guò)源極線SL。
如果電子(電荷)已經(jīng)注入到浮柵102中，那么即使施加高電平控制柵控制信號(hào)cg，第一NMOS晶體管103也不導(dǎo)通，因?yàn)閷?shí)際施加到浮柵102的電壓是低電平。因此，反相器對(duì)105的輸入節(jié)點(diǎn)bit的電壓是約1V的高電平電壓，由此表示邏輯1。
另一方面，如果沒(méi)有電子注入到浮柵102中，那么施加高電平控制柵控制信號(hào)cg到控制柵，使得在PMOS晶體管101的柵電容和第一NMOS晶體管103的柵電容之間產(chǎn)生電容耦合，以致浮柵102的電壓增加，以導(dǎo)通第一NMOS晶體管103。結(jié)果，反相器對(duì)105的輸入節(jié)點(diǎn)bit的電壓是約0V的低電平電壓，由此表示邏輯0。
由于以此方式執(zhí)行數(shù)據(jù)寫(xiě)操作和數(shù)據(jù)讀操作，即使器件截止，注入到浮柵102的電子仍然限制在浮柵102中。因此，當(dāng)電源再次導(dǎo)通以執(zhí)行讀操作時(shí)，決定基于電子是否已經(jīng)注入到浮柵102寫(xiě)入的數(shù)據(jù)的狀態(tài)，以讀取數(shù)據(jù)。
但是，由于作為微型化最新進(jìn)展的結(jié)果，柵氧化膜的厚度被減小的事實(shí)，注入浮柵102中的電子泄漏變?yōu)橹档米⒁獾膯?wèn)題。這些會(huì)引起其中尺寸減小的MOS晶體管103的數(shù)據(jù)保持性能惡化的第一問(wèn)題。
在其中在單芯片上形成邏輯部分和存儲(chǔ)器部分的所謂系統(tǒng)LSI中，在其中例如設(shè)計(jì)規(guī)則是130nm的工藝階段中，一般MOS晶體管的柵氧化膜厚度約為2nm，而在用作外圍電路的I/O電路中的晶體管的柵氧化膜厚度約為7nm。在其厚度不大于10nm的這種柵氧化膜中，由它們的自身缺陷引起的泄漏和由于隧道電流引起的泄漏增加。
而且，非易失性存儲(chǔ)器不僅用于形成用于存儲(chǔ)大量用戶(hù)數(shù)據(jù)的存儲(chǔ)器陣列，而且也用作用于存儲(chǔ)系統(tǒng)信息的系統(tǒng)LSI的外圍電路，其中系統(tǒng)信息例如上述專(zhuān)利公開(kāi)中描述的冗余修復(fù)的存在/不存在和系統(tǒng)結(jié)構(gòu)選擇。這些外圍電路常常接近芯片上的電源布置，這些會(huì)產(chǎn)生其中通過(guò)電源電位變化產(chǎn)生的噪聲進(jìn)入非易失性存儲(chǔ)器，以致它們的操作可能變得不穩(wěn)定的第二問(wèn)題。

發(fā)明內(nèi)容
因此本發(fā)明的目的在于解決上述問(wèn)題，以提高其中使用MOS晶體管的非易失性半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)保持性能以及使操作穩(wěn)定。
為了實(shí)現(xiàn)上述目的，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件采用其中一對(duì)位單元保持互補(bǔ)數(shù)據(jù)的一種結(jié)構(gòu)，每個(gè)位單元包括形成控制柵和浮柵的兩個(gè)MOS晶體管。
具體地說(shuō)，一種發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件包括第一位單元，第一位單元包括第一MOS晶體管和第二MOS晶體管，第一MOS晶體管形成在半導(dǎo)體襯底上，其源極和漏極連接以形成第一控制柵，第二MOS晶體管具有與第一MOS晶體管公共的浮柵；第二位單元，第二位單元包括第三MOS晶體管和第四MOS晶體管，第三MOS晶體管形成在半導(dǎo)體襯底上，其源極和漏極連接以形成第二控制柵，第四MOS晶體管具有與第三MOS晶體管公共的浮柵；以及差分放大器，該差分放大器形成在半導(dǎo)體襯底上，并接收來(lái)自各個(gè)第二和第四MOS晶體管的漏極的輸入信號(hào)。
在該發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件中，當(dāng)寫(xiě)入數(shù)據(jù)時(shí)，電子(電荷)有選擇地僅注入到第一和第二位單元之一中，第一和第二位單元每個(gè)包括由MOS晶體管形成的控制柵和浮柵。以及當(dāng)讀取數(shù)據(jù)時(shí)，差分放大器讀取從兩個(gè)位單元讀出的讀電流之間的差值。然后，即使發(fā)生注入的電荷泄漏，差分放大器補(bǔ)償電荷損失，以便提高數(shù)據(jù)保持性能。此外，例如即使由電源引起的噪聲進(jìn)入位單元，噪聲成分彼此同相并由差分放大器消除。因此，即使接近噪聲可能進(jìn)入的電路布置非易失性半導(dǎo)體存儲(chǔ)器件，存儲(chǔ)器件也可以以穩(wěn)定的方式操作。
在該發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件中，每個(gè)第一和第三MOS晶體管優(yōu)選是PMOS晶體管，以及PMOS晶體管的襯底電位優(yōu)選等于PMOS晶體管的源極和漏極的電位。然后，如果半導(dǎo)體襯底顯示出一般采用的p型導(dǎo)電性，那么在半導(dǎo)體襯底中容易形成能具有隔離襯底電位的N型阱。
在此情況下，第一和第三MOS晶體管優(yōu)選共享在半導(dǎo)體襯底中形成的阱。那么，可靠地減小布局面積。
在該發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件中，當(dāng)從第一和第二位單元讀取數(shù)據(jù)時(shí)，相同的電流負(fù)載優(yōu)選連接到差分放大器。
在該發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件中，當(dāng)數(shù)據(jù)寫(xiě)入第一或第二位單元中時(shí)，優(yōu)選第二或第四MOS晶體管導(dǎo)通，由此在第二和第四MOS晶體管中的導(dǎo)電MOS晶體管的溝道中產(chǎn)生熱載流子，并將電子注入到導(dǎo)電MOS晶體管的浮柵中。
然后，通過(guò)導(dǎo)通第一或第三MOS晶體管，產(chǎn)生熱載流子以及電子被注入到浮柵中，由此允許存儲(chǔ)希望的數(shù)據(jù)。
在該發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件中，第一位單元包括第二MOS晶體管的漏極和差分放大器之間的第五MOS晶體管，第五MOS晶體管的柵極連接到第一控制柵；以及第二位單元包括第四MOS晶體管的漏極和差分放大器之間的第六MOS晶體管，第六MOS晶體管的柵極連接到第二控制柵。
然后，在第一控制柵未被激活的情況下，例如，如果其中保持電荷的第二MOS晶體管的漏極置于浮置態(tài)，那么第二MOS晶體管的柵極和漏極之間的電場(chǎng)強(qiáng)度(應(yīng)力)被減弱，以抑制電荷泄漏，由此實(shí)現(xiàn)更優(yōu)良的數(shù)據(jù)保持性能。
在該發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件中，優(yōu)選在半導(dǎo)體襯底上的行和列中布置多個(gè)單元對(duì)，每個(gè)單元對(duì)包括第一位單元和第二位單元。該發(fā)明的器件優(yōu)選還包括多個(gè)控制柵線，每個(gè)連接到單元對(duì)中相應(yīng)的第一和第二控制柵，相應(yīng)的第一和第二控制柵布置在行方向；多個(gè)第一位線，每個(gè)連接到單元對(duì)中相應(yīng)的第二MOS晶體管的漏極，相應(yīng)的第二MOS晶體管布置在列方向；以及多個(gè)第二位線，每個(gè)連接到單元對(duì)中相應(yīng)的第四MOS晶體管的漏極，相應(yīng)的第四MOS晶體管布置在列方向。以及在該發(fā)明的器件中，優(yōu)選提供多個(gè)差分放大器，用于接收來(lái)自第一和第二位線的輸入信號(hào)。
然后，由包括第一和第二位單元的單元對(duì)獲得存儲(chǔ)單元陣列。
在此情況下，優(yōu)選在半導(dǎo)體襯底的公共阱中形成在行方向布置的單元對(duì)中的第一和第二控制柵。
而且，在此情況下，優(yōu)選形成每個(gè)單元對(duì)中的第一和第二控制柵，以便互相共享。
而且，在此情況下，優(yōu)選形成每個(gè)單元對(duì)中的第一和第二控制柵的阱，以便該阱被第一和第二控制柵共享。
然后，在半導(dǎo)體襯底上對(duì)稱(chēng)地布置每個(gè)單元對(duì)中的第一和第二控制柵，亦即第一和第三MOS晶體管，由此允許所得存儲(chǔ)單元陣列的緊湊布置。
在非易失性半導(dǎo)體存儲(chǔ)器件中，優(yōu)選用與系統(tǒng)LSI中的輸入/輸出單元中包括的MOS晶體管的相同工藝步驟形成第一和第二位單元中包括的MOS晶體管。
然后，以低成本實(shí)現(xiàn)該發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件。


圖1圖示了根據(jù)本發(fā)明的第一實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件的主要部分的電路圖。
圖2圖示了本發(fā)明的第一實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件中的數(shù)據(jù)保持性能的曲線圖。
圖3圖示了根據(jù)本發(fā)明的第二實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件的主要部分的電路圖。
圖4圖示了本發(fā)明的第二實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件的布局平面圖。
圖5圖示了根據(jù)本發(fā)明的第二實(shí)施例的改進(jìn)實(shí)例的非易失性半導(dǎo)體存儲(chǔ)器件主要部分的電路圖。
圖6圖示了本發(fā)明的第二實(shí)施例的改進(jìn)實(shí)例的非易失性半導(dǎo)體存儲(chǔ)器件布局的平面圖。
圖7圖示了其中使用MOS晶體管的常規(guī)非易失性半導(dǎo)體存儲(chǔ)器件的主要部分的電路圖。
具體實(shí)施例方式
(第一實(shí)施例)下面，參考附圖描述本發(fā)明的第一實(shí)施例。
圖1圖示了根據(jù)本發(fā)明的實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件的主要部分。如圖1所示，第一實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件包括第一位單元10、第二位單元20以及用于接收來(lái)自第一和第二位單元10和20的輸出信號(hào)的差分放大器30。
第一位單元10包括第一PMOS晶體管11、第一NMOS晶體管13以及第二NMOS晶體管14。第一PMOS晶體管11的源極、漏極和襯底電連接，以形成第一控制柵。第一NMOS晶體管13的源極連接到源極線SL，而其柵極與第一PMOS晶體管11共用并形成浮柵12。第二NMOS晶體管14的柵極連接到第一PMOS晶體管11的源極和漏極(第一控制柵)。第二NMOS晶體管14的源極連接到第一NMOS晶體管13的漏極，而第二NMOS晶體管14的漏極連接到差分放大器30的第一輸入節(jié)點(diǎn)bit_t。
第二位單元20包括第二PMOS晶體管21、第三NMOS晶體管23以及第四NMOS晶體管24。第二PMOS晶體管21的源極、漏極和襯底電連接，以形成第二控制柵。第三NMOS晶體管23的源極連接到源極線SL，而其柵極與第二PMOS晶體管21共用并形成浮柵22。第四NMOS晶體管24的柵極連接到第二PMOS晶體管21的源極和漏極(第二控制柵)。第四NMOS晶體管24的源極連接到第三NMOS晶體管23的漏極，而第四NMOS晶體管24的漏極連接到差分放大器30的第二輸入節(jié)點(diǎn)bit_b。
第一輸入節(jié)點(diǎn)bit_t連接到第一負(fù)載晶體管31和第一開(kāi)關(guān)晶體管32的共享漏極的輸出節(jié)點(diǎn)。當(dāng)讀取數(shù)據(jù)時(shí)，由PMOS晶體管形成的第一負(fù)載晶體管31提供讀電流到第一位單元10。當(dāng)寫(xiě)入數(shù)據(jù)時(shí)由NMOS晶體管形成的第一開(kāi)關(guān)晶體管32控制流過(guò)第一位單元10的電流。
第二輸入節(jié)點(diǎn)bit_b連接到第二負(fù)載晶體管33和第二開(kāi)關(guān)晶體管34的共享漏極的輸出節(jié)點(diǎn)。當(dāng)讀取數(shù)據(jù)時(shí)，由PMOS晶體管形成的第二負(fù)載晶體管33提供讀電流到第二位單元20。當(dāng)寫(xiě)入數(shù)據(jù)時(shí)，由NMOS晶體管形成的第二開(kāi)關(guān)晶體管34控制流過(guò)第二位單元20的電流。
各個(gè)第一和第二位單元10和20的控制柵11和21連接到控制柵控制線CG。
下面，將描述具有上述結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)器件怎樣工作。
首先，將希望的數(shù)據(jù)寫(xiě)入第一和第二位單元10和20。在該實(shí)施例中，假定“0”和“1”分別寫(xiě)入第一和第二位單元10和20。
具體地說(shuō)，將低電平寫(xiě)控制信號(hào)prog施加到第一開(kāi)關(guān)晶體管32的柵極，而將與寫(xiě)控制信號(hào)prog互補(bǔ)的高電平互補(bǔ)寫(xiě)控制信號(hào)/prog施加到第二開(kāi)關(guān)晶體管34的柵極。
然后，將例如5V的較高電壓作為寫(xiě)電壓施加到每個(gè)控制柵控制線CG和源極線SL。這就允許第二位單元20中包括的第三NMOS晶體管23導(dǎo)通且具有低阻抗。此時(shí)，在形成的溝道中產(chǎn)生溝道熱電子，并且部分電子穿過(guò)第三NMOS晶體管23的柵氧化膜并注入到浮柵22中。
如上所述，當(dāng)數(shù)據(jù)被有選擇地寫(xiě)入第二位單元20時(shí)，在浮柵22中堆積電荷。另一方面，因?yàn)榈谝婚_(kāi)關(guān)晶體管32是截止態(tài)且具有高阻抗，所以第一位單元10中的第一NMOS晶體管13導(dǎo)通。因此，沒(méi)有熱電子產(chǎn)生和沒(méi)有電荷注入浮柵12中。注入第二位單元20的浮柵22中的電荷將被保持在浮柵22中，除非電荷被擦除。
接下來(lái)，將解釋怎樣讀取第一和第二位單元10和20中存儲(chǔ)的數(shù)據(jù)。
首先，將低電平(0V)讀控制信號(hào)/read施加到各個(gè)第一和第二負(fù)載晶體管31和33的柵極，以導(dǎo)通第一和第二負(fù)載晶體管31和33。然后，使源極線SL的電位置于低電平，同時(shí)將例如1V的高電平電壓施加到控制柵控制線CG。此時(shí)，如果第二位單元20中的浮柵22保持電荷，那么因?yàn)樽⑷氲碾姾墒垢?2的電壓低于第三NMOS晶體管23的特定閾值電壓Vtn2，所以即使控制柵控制線CG的電位置于高電平(1V)，第二位單元20中的第三NMOS晶體管23也不導(dǎo)通，并保持截止態(tài)。
另一方面，當(dāng)控制柵控制線CG的電位變?yōu)楦唠娖綍r(shí)，因?yàn)橛捎诘谝籔MOS晶體管11和第一NMOS晶體管13的電容耦合，浮柵12的電壓超過(guò)第一NMOS晶體管13的特定閾值電壓Vtn1，所以其中沒(méi)有電荷注入的第一位單元10的第一NMOS晶體管13導(dǎo)通。
結(jié)果，經(jīng)由第一負(fù)載晶體管31提供到第一位單元10的負(fù)載電流經(jīng)由第一和第二NMOS晶體管13和14流過(guò)源極線SL，以致第一輸入節(jié)點(diǎn)的電壓V(bit_t)基本上置于對(duì)應(yīng)于邏輯0的低電平。
另一方面，經(jīng)由第二負(fù)載晶體管33提供到第二位單元20的負(fù)載電流不流過(guò)源極線SL，因?yàn)榈谌齆MOS晶體管23處于截止態(tài)。因此，第二輸入節(jié)點(diǎn)的電壓V(bit_b)基本上置于對(duì)應(yīng)于邏輯1的高電平。因此，通過(guò)比較第一輸入節(jié)點(diǎn)bit_t的電壓和第二輸入節(jié)點(diǎn)bit_b的電壓獲得表達(dá)式V(bit_t)＜V(bit_b)，由此允許差分放大器30讀取第一輸入節(jié)點(diǎn)bit_t和第二輸入節(jié)點(diǎn)bit_b之間的電壓差。
如圖2所示，由于柵氧化膜等的缺陷浮柵12和22中保持的電荷隨時(shí)間而丟失。在圖2中，縱坐標(biāo)表示NMOS晶體管13和23導(dǎo)通時(shí)的閾值電壓Vt，而橫坐標(biāo)表示時(shí)間。如從圖2可以看出，其中注入電荷的位單元中的閾值電壓的初始值是3V，而沒(méi)有電荷注入的位單元中的閾值電壓的初始值是0.5V。但是，隨著時(shí)間推移，具有注入電荷的位單元中的電荷逐漸丟失，而沒(méi)有注入電荷的位單元的閾值電壓保持不變或由于反向泄漏電荷逐漸注入到位單元中。
然而，在第一實(shí)施例中，外部讀取的數(shù)據(jù)被確定為來(lái)自第一位單元10的輸出電壓Vbit_t和來(lái)自第二位單元20的輸出電壓Vbit_b之間的差值。因此，即使例如由于電荷丟失第二位單元20的閾值電壓降低，更具體地說(shuō)，即使閾值電壓降低到1.2V以下，那么只要降低的閾值電壓高于第二位單元20的閾值電壓，也可以讀取希望的數(shù)據(jù)，意味著一直保持希望的數(shù)據(jù)。
在其中通過(guò)反相器105決定外部讀取數(shù)據(jù)的常規(guī)實(shí)例的情況下，如果由于電荷的泄漏，位單元100的閾值電壓減小到1.2V以下，例如數(shù)據(jù)被確定為邏輯0，那么引起故障。
在第一實(shí)施例中，第一和第二位單元10和20具有相同的形狀，并且在相同的工藝步驟中制作，因此在第一和第二位單元10和20之間的電荷泄漏性能沒(méi)有大的差異。因此，讀取數(shù)據(jù)具有與保持?jǐn)?shù)據(jù)相反極性的可能性非常低。
如上所述，在第一實(shí)施例中，以一般的MOS工藝形成的低成本非易失性半導(dǎo)體存儲(chǔ)器件具有非常優(yōu)良的數(shù)據(jù)保持性能。此外，例如即使通過(guò)電源引起的噪聲進(jìn)入位單元10和20，噪聲成分彼此同相并由差分放大器30消除。因此，即使接近可能進(jìn)入噪聲的電路布置非易失性半導(dǎo)體存儲(chǔ)器件，該非易失性半導(dǎo)體存儲(chǔ)器件也以非常穩(wěn)定的方式工作。
此外，其各個(gè)柵極連接到控制柵11和21的第二和第四NMOS晶體管14和24分別加到位單元10和20。在除讀操作之外的操作中，這些NMOS晶體管14和24處于截止態(tài)，以致其中保持了電荷的第一和第三NMOS晶體管13和23的漏極置于浮置態(tài)。結(jié)果，在每個(gè)NMOS晶體管13和23的柵極和漏極之間不施加電壓應(yīng)力，這抑制來(lái)自漏極的電荷泄漏，由此進(jìn)一步提高數(shù)據(jù)保持性能。
(第二實(shí)施例)下面，將參考附圖描述本發(fā)明的第二實(shí)施例。
圖3圖示了根據(jù)本發(fā)明的第二實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件的主要部分。在圖3中，通過(guò)相同的參考標(biāo)記表示與圖1所示相同的部件，在此省略其描述。
如圖3所示，第二實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件的特征在于單元對(duì)40以矩陣布置，每個(gè)單元對(duì)包括以和第一實(shí)施例一樣的方式配置的第一位單元10和第二位單元20。
在同一行上布置的單元對(duì)40中的第一和第二PMOS晶體管(第一和第二控制柵)11和21連接到字線，如WL1和WL2，的相應(yīng)一個(gè)。每個(gè)字線WL1和WL2對(duì)應(yīng)于第一實(shí)施例的控制柵控制線CG。
在同一列上布置的單元對(duì)40中的第一NMOS晶體管13的漏極經(jīng)由第二NMOS晶體管14連接到位線，如BL1和BL2，的相應(yīng)一個(gè)。在同一列上布置的第三NMOS晶體管23的漏極經(jīng)由第四NMOS晶體管24連接到互補(bǔ)位線，如/BL1和/BL2，的相應(yīng)一個(gè)。
例如形成位線對(duì)的位線BL1和互補(bǔ)位線/BL1的每一個(gè)的一端連接到差分放大器30的輸入端。位線BL1的另一端連接到第一負(fù)載晶體管31和第一開(kāi)關(guān)晶體管32的輸出節(jié)點(diǎn)，而互補(bǔ)位線/BL1的另一端連接到第二負(fù)載晶體管33和第二開(kāi)關(guān)晶體管34的輸出節(jié)點(diǎn)。
下面，將描述具有上述結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)器件怎樣工作。
首先，將解釋寫(xiě)操作。
假定已外部選擇了字線WL1和互補(bǔ)寫(xiě)控制信號(hào)/prog1，5V的寫(xiě)電壓已施加到每個(gè)選擇的字線WL1和源極線SL，同時(shí)互補(bǔ)寫(xiě)控制信號(hào)/prog1變?yōu)楦唠娖?。結(jié)果，在連接到字線WL1和互補(bǔ)位線/BL1的第二位單元20中，寫(xiě)電流經(jīng)由第四NMOS晶體管24從第三NMOS晶體管23的源極流過(guò)互補(bǔ)位線/BL1。此時(shí)，如上所述，在第三NMOS晶體管23中的溝道中產(chǎn)生溝道熱電子，使得電荷注入浮柵22中，由此允許寫(xiě)入數(shù)據(jù)。另一方面，在連接到另一字線的其它位單元10和20中，例如連接到處于非選擇態(tài)的WL2，第二和第四NMOS晶體管14和24都處于截止態(tài)。因此，在那些其他位單元10和20中，沒(méi)有寫(xiě)電流流動(dòng)并且因此沒(méi)有電荷注入到浮柵12和22中。
接下來(lái)，將論述讀操作。
首先，將低電平(0V)讀控制信號(hào)/read施加到各個(gè)第一和第二負(fù)載晶體管31和33的柵極，以導(dǎo)通第一和第二負(fù)載晶體管31和33。而且，源極線SL的電位置于低電平，而將例如1V的高電平電壓施加到選擇的字線WL1。這就允許電流穿過(guò)連接到選擇字線WL1的位單元10或20。如上所述，如果電荷已注入到第二位單元20中的浮柵22中，那么在連接到第二位單元20的互補(bǔ)位線/BL1和連接到其中沒(méi)有電荷注入的第一位單元10的位線BL1之間產(chǎn)生電位差。通過(guò)差分放大器30將該電位差作為數(shù)據(jù)讀取。
此時(shí)，連接到非選擇字線WL2的其他位單元10和20沒(méi)有電連接到位線對(duì)如BL1和/BL1以及BL2和/BL2，在非選擇字線WL2中，第二和第四NMOS晶體管14和24處于截止態(tài)。因此未選擇的位單元10和20不影響位線對(duì)如BL1和/BL1。例如，即使與字線WL2連接的非選擇的位單元10中的第一NMOS晶體管13具有低閾值電壓并導(dǎo)通，字線WL2的電位是0V，因?yàn)榈诙﨨MOS晶體管14處于截止態(tài)，所以位線BL1和BL2不連接到源極線SL。
如上所述，在第二實(shí)施例中，由每個(gè)包括三個(gè)MOS晶體管的位單元10和20組成的單元對(duì)40以行和列布置并連接到公共字線例如為各個(gè)行提供的WL1和WL2以及連接到公共位線例如為各個(gè)列提供的BL1和/BL1。該結(jié)構(gòu)允許共享差分放大器30、數(shù)據(jù)讀電路(亦即，負(fù)載晶體管31和33)以及數(shù)據(jù)寫(xiě)電路(亦即，開(kāi)關(guān)晶體管32和34)。由此，通過(guò)MOS工藝以低成本實(shí)現(xiàn)非易失性半導(dǎo)體存儲(chǔ)器件，而不引起芯片上的布局面積增加。
圖4圖示了其中在半導(dǎo)體襯底50上布置第二實(shí)施例的單元對(duì)40的示例性布局結(jié)構(gòu)。如圖4所示，沿字線WL1連續(xù)地布置有源層51和n型阱52，在有源層51和n型阱52中形成例如連接到字線WL1的第一和第二PMOS晶體管11和21。這就消除在行方向形成的單元對(duì)40中的PMOS晶體管11和21中形成隔離區(qū)的需要，由此抑制芯片上的布局面積增加。
(第二實(shí)施例的改進(jìn)實(shí)例)下面，將參考附圖描述本發(fā)明的第二實(shí)施例的改進(jìn)實(shí)例。
圖5圖示了根據(jù)本發(fā)明的第二實(shí)施例的改進(jìn)實(shí)例的非易失性半導(dǎo)體存儲(chǔ)器件主要部分。在圖5中，用相同的參考標(biāo)記表示與圖3所示相同的部件，在此省略了其描述。
如圖5所示，該改進(jìn)實(shí)例不同于第二實(shí)施例，其中改進(jìn)實(shí)例采用了一個(gè)結(jié)構(gòu)，其中用于存儲(chǔ)互補(bǔ)數(shù)據(jù)的單元對(duì)40共用例如字線WL1。
圖6圖示了其中在半導(dǎo)體襯底50上布置改進(jìn)實(shí)例的單元對(duì)40的示例性布局結(jié)構(gòu)。如圖6所示，在公共N型阱52中設(shè)置單元對(duì)40中包括的第一和第二PMOS晶體管11和21，由此進(jìn)一步減小單元面積。
在第二實(shí)施例和其改進(jìn)實(shí)例中，優(yōu)選在與例如系統(tǒng)LSI的輸入/輸出(I/O)單元中包括的MOS晶體管相同的工藝步驟中，形成用于形成第一和第二位單元10和20的MOS晶體管11和12等。然后，以更低的成本實(shí)現(xiàn)包括由MOS晶體管構(gòu)成的非易失性半導(dǎo)體存儲(chǔ)器件的系統(tǒng)LSI。
在第二實(shí)施例和其改進(jìn)實(shí)例中，不僅形成用于保持用戶(hù)數(shù)據(jù)的存儲(chǔ)單元陣列可以使用單元對(duì)40，而且用于保持系統(tǒng)信息的外圍電路例如用于保持一般存儲(chǔ)單元陣列中冗余修復(fù)數(shù)據(jù)的電路也可以使用單元對(duì)40。在那種情況下，因?yàn)椴捎貌钪捣糯蠼Y(jié)構(gòu)，即使接近噪聲可能進(jìn)入的電源電路布置非易失性半導(dǎo)體存儲(chǔ)器件，該非易失性半導(dǎo)體存儲(chǔ)器件也可以以穩(wěn)定的方式工作。
如上所述，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)保持性能得以提高，以及即使接近噪聲可能進(jìn)入的電路布置它們，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件也可以以穩(wěn)定的方式工作。因此本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件有效地用作，例如，包括MOS晶體管的非易失性半導(dǎo)體存儲(chǔ)器件。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)器件，包括第一位單元，所述第一位單元包括第一MOS晶體管和第二MOS晶體管，所述第一MOS晶體管形成在半導(dǎo)體襯底上，其源極和漏極連接以形成第一控制柵，所述第二MOS晶體管具有與所述第一MOS晶體管共用的浮柵；第二位單元，所述第二位單元包括第三MOS晶體管和第四MOS晶體管，所述第三MOS晶體管形成在所述半導(dǎo)體襯底上，其源極和漏極連接以形成第二控制柵，所述第四MOS晶體管具有與所述第三MOS晶體管共用的浮柵；以及差分放大器，所述差分放大器形成在所述半導(dǎo)體襯底上并接收來(lái)自各個(gè)所述第二和第四MOS晶體管的漏極的輸入信號(hào)。
2.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中每個(gè)所述第一和第三MOS晶體管是PMOS晶體管，并且所述PMOS晶體管的襯底電位等于所述PMOS晶體管的源極和漏極的電位。
3.根據(jù)權(quán)利要求2的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述第一和第三MOS晶體管共享在所述半導(dǎo)體襯底中形成的阱。
4.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中當(dāng)從所述第一和第二位單元讀取數(shù)據(jù)時(shí)，相同的電流負(fù)載連接到所述差分放大器。
5.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中當(dāng)數(shù)據(jù)寫(xiě)入所述第一或第二位單元中時(shí)，所述第二或第四MOS晶體管導(dǎo)通，由此在所述第二和第四MOS晶體管中的導(dǎo)電MOS晶體管的溝道中產(chǎn)生熱載流子并將電子注入所述導(dǎo)電MOS晶體管的所述浮柵中。
6.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中所述第一位單元包括所述第二MOS晶體管的漏極和所述差分放大器之間的第五MOS晶體管，其柵極連接到所述第一控制柵；以及所述第二位單元包括所述第四MOS晶體管的漏極和所述差分放大器之間的第六MOS晶體管，其柵極連接到所述第二控制柵。
7.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中在所述半導(dǎo)體襯底上以行和列布置多個(gè)單元對(duì)，每個(gè)單元對(duì)包括所述第一位單元和所述第二位單元；所述半導(dǎo)體存儲(chǔ)器件還包括多個(gè)控制柵線，每個(gè)連接到所述單元對(duì)中相應(yīng)的所述第一和第二控制柵，所述相應(yīng)的第一和第二控制柵布置在行方向；多個(gè)第一位線，每個(gè)連接到所述單元對(duì)中相應(yīng)的所述第二MOS晶體管的漏極，所述相應(yīng)的第二MOS晶體管布置在列方向；以及多個(gè)第二位線，每個(gè)連接到所述單元對(duì)中相應(yīng)的所述第四MOS晶體管的漏極，所述相應(yīng)的第四MOS晶體管布置在列方向；以及設(shè)置多個(gè)用于接收來(lái)自所述第一和第二位線的輸入信號(hào)的所述差分放大器。
8.根據(jù)權(quán)利要求7的非易失性半導(dǎo)體存儲(chǔ)器件，其中在所述半導(dǎo)體襯底的公共阱中形成在所述行方向布置的所述單元對(duì)中的所述第一和第二控制柵。
9.根據(jù)權(quán)利要求8的非易失性半導(dǎo)體存儲(chǔ)器件，其中形成每個(gè)所述單元對(duì)中的所述第一和第二控制柵以便互相共享。
10.根據(jù)權(quán)利要求9的非易失性半導(dǎo)體存儲(chǔ)器件，其中形成每個(gè)所述單元對(duì)中的所述第一和第二控制柵的所述阱以便由所述第一和第二控制柵共享。
11.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中以和系統(tǒng)LSI中的輸入/輸出單元中包括的MOS晶體管相同的工藝步驟形成所述第一和第二位單元中包括的所述MOS晶體管。
全文摘要
一種非易失性半導(dǎo)體存儲(chǔ)器件，包括第一位單元，第一位單元包括第一MOS晶體管和第二MOS晶體管，第一MOS晶體管的源極和漏極連接以形成第一控制柵，第二MOS晶體管具有與第一MOS晶體管公共的浮柵；第二位單元，第二位單元包括第三MOS晶體管和第四MOS晶體管，第三MOS晶體管的源極和漏極連接以形成第二控制柵，第四MOS晶體管具有與第三MOS晶體管公共的浮柵；以及差分放大器，接收來(lái)自各個(gè)第二和第四MOS晶體管的漏極的輸入信號(hào)。
文檔編號(hào)G11C16/04GK1595534SQ20041007460
公開(kāi)日2005年3月16日 申請(qǐng)日期2004年9月7日 優(yōu)先權(quán)日2003年9月8日
發(fā)明者縣政志, 白濱政則, 川崎利昭, 西原龍二 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社