專利名稱：半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲(chǔ)器件，具體涉及1T1C型鐵電存儲(chǔ)器(FRAM(Ferroelectric Randon Access Memory)鐵電隨機(jī)存儲(chǔ)器)的讀出動(dòng)作中基準(zhǔn)電位的發(fā)生技術(shù)。
背景技術(shù)：
圖11示出已有的1T1C(1個(gè)晶體管1個(gè)電容器)型鐵電存儲(chǔ)器的構(gòu)成。
圖中是表示1行2n列1個(gè)I/O構(gòu)成的存儲(chǔ)單元陣列，n能取任意的整數(shù)。
1001～1008為1T1C型鐵電存儲(chǔ)單元。1011～1014為將具有互補(bǔ)關(guān)系的位線BLt[2n+1:0]、BLb[2n+1:0]的電位差放大的讀出放大器。Cb為位線的寄生電容。1021～1024為產(chǎn)生基準(zhǔn)電位的基準(zhǔn)單元。1031為進(jìn)行基準(zhǔn)電位調(diào)整的基準(zhǔn)電位調(diào)整器。
還有，BLt[2n+1:0]表示整個(gè)BLt
、BLt[1]、～BLt[2n+1]，BLb[2n+1:0]表示整個(gè)BLb
、BLb[1]、～BLb[2n+1]。上述之中，位線BLt
和BLb
、位線BLt[1]和BLb[1]、位線BLt[2n+1]和BLb[2n+1]等分別有互補(bǔ)關(guān)系。
WL為有選擇地將1T1C型鐵電存儲(chǔ)單元中鐵電電容的第1端與位線連接的選擇信號(hào)。
CP為將電源電壓或地電位加在1T1C型鐵電存儲(chǔ)單元中鐵電電容的第2端上的單元極板接線。
REFWL為將基準(zhǔn)單元的鐵電電容的第1端與位線連接的選擇信號(hào)。
REFCP為將電源電壓或地電位加在基準(zhǔn)單元的鐵電電容的第2端上的基準(zhǔn)單元極板接線。
REFEQ為使位線電位相等用的等電位晶體管導(dǎo)通的控制信號(hào)。
EQN為連接位線之間的結(jié)點(diǎn)。
REFST為對(duì)基準(zhǔn)單元的鐵電電容施加規(guī)定電壓用的選擇信號(hào)。
REFSET為對(duì)基準(zhǔn)單元的鐵電電容施加電源電壓或地電位的基準(zhǔn)單元寫入線。
FE_tb[m:0]為存儲(chǔ)調(diào)整基準(zhǔn)電位用的電荷的鐵電電容。
EQLEVEL為將電荷存在調(diào)節(jié)基準(zhǔn)電位用的FE_tb[m:0]中的電位。
EQSET為將電荷存在FE_tb[m:0]中用的控制信號(hào)。
EQADJUST為通過連接EQNA和EQN而放出存在FE_tb[m:0]中的電荷并調(diào)整基準(zhǔn)電位的控制信號(hào)。
圖12表示該已有技術(shù)的時(shí)序圖。
在時(shí)刻t1，WL、REFWL為VPP電平(電源電壓VDD+“NMOS Vt”)，鐵電存儲(chǔ)單元的鐵電電容的第1端分別與BLt[2n+1:0]連接，基準(zhǔn)單元的鐵電電容的第1端也分別與BLb[2n+1:0]連接。
在時(shí)刻t2，CP、REFCP為VDD電平(電源電壓電平)，在時(shí)刻t3，CP、REFCP為地電平，通過以上動(dòng)作，對(duì)BLt[2n+1:0]進(jìn)行鐵電存儲(chǔ)單元的讀出(關(guān)于讀出的詳細(xì)原理請(qǐng)基準(zhǔn)(特開平8-115596號(hào)公報(bào)))，從BLb[2n+1:0]讀出寫入基準(zhǔn)單元的數(shù)據(jù)。
在時(shí)刻t4，BLb[2n+1:0]的所有的BLb[2n+1:0]相等。基準(zhǔn)單元的鐵電電容FE_b[n:0]中預(yù)先寫入數(shù)據(jù)“1”FE_t[n:0]中預(yù)先寫入數(shù)據(jù)“0”。利用該等值化，則BLb[2n+1:0]的電位變成基準(zhǔn)電位。設(shè)從BLt[2n+1:0]讀出的數(shù)據(jù)“1”的電位為vH，數(shù)據(jù)“0”的電位為vL，則該等值化處理時(shí)的基準(zhǔn)電位Vrefe變成Vref_e＝(vH+vL)/2。
在時(shí)刻t4a，EQN和EQNA連接。這時(shí)，由于將REF LEVEL作為地電平，所以根據(jù)與EQNA連接的FE_tb[m:0]的容量進(jìn)行電荷再分配，EQN的電位下降。這一動(dòng)作為基準(zhǔn)電位Vref的調(diào)節(jié)動(dòng)作。
在時(shí)刻t5，EQADJUST成為地電位，基準(zhǔn)電位的調(diào)整動(dòng)作結(jié)束。
在時(shí)刻t6，讀出放大器起動(dòng)，進(jìn)行BLt[2n+1:0]、基準(zhǔn)電位BLb[2n+1:0]的放大動(dòng)作。
在時(shí)刻t7，從BLb[2n+1:0]切斷基準(zhǔn)單元的鐵電電容。
在時(shí)刻t8，當(dāng)基準(zhǔn)電位調(diào)整結(jié)點(diǎn)EQNA的預(yù)充電開始時(shí)，REFST就變成VPP電平，在時(shí)刻t9，數(shù)據(jù)“0”開始寫入基準(zhǔn)單元FE_t[n:0]。
在時(shí)刻t10，CP變成VDD電平，再次將數(shù)據(jù)“0”寫入1T1C鐵電存儲(chǔ)單元，在時(shí)刻t11，數(shù)據(jù)“0”的再次寫入動(dòng)作結(jié)束。
在時(shí)刻t12，WL為地電平，從BLt[2n+1:0]切斷1T1C存儲(chǔ)單元的鐵電電容。
在時(shí)刻t13，REFSET為地電平，數(shù)據(jù)“0”寫入基準(zhǔn)單元的鐵電電容FE_t[n:0]的動(dòng)作結(jié)束，REFST變成地電平，由REFSET切斷基準(zhǔn)單元FE_t[n:0]的第1端，由地電平切斷FE_b[n:0]的第1端。
在時(shí)刻t15，位線BLt[2n+1:0]、BLb[2n+1:0]放電至地電平，讀出動(dòng)作結(jié)束(例如參照特開平8-115596號(hào)公報(bào)第12頁、第16圖)。
但是，用已有的方法，基準(zhǔn)電位Vref恰好變成向1T1C型鐵電存儲(chǔ)單元讀出位線輸出的[數(shù)據(jù)“1”]和[數(shù)據(jù)“0”]的中間電位，而且，該調(diào)節(jié)只能是增加或減少一定的電壓ΔVref的調(diào)節(jié)。即，在已有的方法中作為基準(zhǔn)電位，Vref H＝Vref+ΔVrefVref M＝VrefVref L＝Vref-ΔVrefVref被限制為只設(shè)定成向1T1C型鐵電存儲(chǔ)單元讀出的位線輸出的[數(shù)據(jù)“1”]、和[數(shù)據(jù)“0”]的恰好中間電位的三個(gè)值。這樣，存在的問題是對(duì)于1T1C的動(dòng)作上最重要的基準(zhǔn)電位不能進(jìn)行微調(diào)，成品率難以提高。另外，由于記憶后的基準(zhǔn)電位誤差增大，所以鐵電存儲(chǔ)器在記憶上也存在問題。

發(fā)明內(nèi)容
本發(fā)明的半導(dǎo)體存儲(chǔ)器件，包括分別連接第1、第2、第3及第4鐵電存儲(chǔ)單元的第1、第2、第3、及第4位線；和所述第1、第2、第3、及第4位線分別成對(duì)并與讀出放大電路連接的第5、第6、第7、及第8位線；基準(zhǔn)字線被激活時(shí)與各所述第5、第6、第7、及第8位線連接的第1、第2、第3、及第4基準(zhǔn)單元電容；基準(zhǔn)單元寫入控制線選擇信號(hào)被激活時(shí)與各所述第1、第2、第3、及第4基準(zhǔn)單元電容連接的第1、第2、第3及第4基準(zhǔn)單元寫入控制線；等值控制信號(hào)被激活時(shí)使所述第5、第6、第7、及第8位線的電位等值化的等值電路；以及將所述第1、第2、第3、及第4基準(zhǔn)單元寫入控制線中至少一個(gè)電位和其它基準(zhǔn)單元寫入控制線中至少一個(gè)獨(dú)立并有選擇地設(shè)定為第1電位或第2電位的電位設(shè)定電路，
采用這一構(gòu)成能將所要的數(shù)據(jù)寫入多個(gè)基準(zhǔn)單元電容。通過改變寫入基準(zhǔn)單元電容的[數(shù)據(jù)“0”]和[數(shù)據(jù)“1”]的比例，就能對(duì)基準(zhǔn)電位進(jìn)行微調(diào)，提高成品率。
另外，采用的構(gòu)成為，利用非易失性存儲(chǔ)器件的存儲(chǔ)數(shù)據(jù)，進(jìn)行所述電位設(shè)定電路對(duì)所述第1、第2、第3、及第4基準(zhǔn)單元寫入控制線的電位設(shè)定。
另外，所述第1、第2、第3、及第4基準(zhǔn)單元電容為鐵電電容。
另外，采用的構(gòu)成為，在每個(gè)讀出周期利用所述非易失性存儲(chǔ)器件的存儲(chǔ)數(shù)據(jù)，改變所述電位設(shè)定電路對(duì)第1、第2、第3、及第4基準(zhǔn)單元寫入控制線的電位設(shè)定，因此，在每個(gè)讀出周期能改變寫入基準(zhǔn)單元的數(shù)據(jù)，每進(jìn)行一次讀出，只要改變寫入基準(zhǔn)單元的數(shù)據(jù)，就能抑制存儲(chǔ)痕跡。還能安裝檢測(cè)動(dòng)作環(huán)境的電路(溫度檢測(cè)等)，根據(jù)動(dòng)作環(huán)境，來調(diào)整基準(zhǔn)電位，能利用基準(zhǔn)電位的最佳設(shè)定來提高成品率。
另外，采用的構(gòu)成為，利用激活所述基準(zhǔn)字線，所述第1基準(zhǔn)單元電容的第1端、所述第2基準(zhǔn)單元電容的第1端、所述第3基準(zhǔn)單元電容的第1端、及所述第4基準(zhǔn)單元電容的第1端分別與所述第5、第6、第7、及第8位線連接，利用激活所述寫入控制信號(hào)，所述第1基準(zhǔn)單元電容的所述第1端、所述第2基準(zhǔn)單元電容的所述第1端、所述第3基準(zhǔn)單元電容的所述第1端、及所述第4基準(zhǔn)單元電容的第1端分別與所述第1、第2、第3、及第4基準(zhǔn)單元寫入控制線連接。
另外，所述第1、第2、第3、及第4基準(zhǔn)單元電容為鐵電電容。
另外，在沒有選擇包括所述第1、第2、第3、及第4鐵電存儲(chǔ)單元的存儲(chǔ)單元陣列時(shí)，所述第1基準(zhǔn)單元電容的所述第1端、所述第2基準(zhǔn)單元電容的所述第1端、所述第3基準(zhǔn)單元電容的所述第1端、及所述第4基準(zhǔn)單元電容的所述第1端分別與第1、第2、第3、及第4基準(zhǔn)單元寫入控制線連接，控制所述第1基準(zhǔn)單元電容的第2端、所述第2基準(zhǔn)單元電容的第2端、所述第3基準(zhǔn)單元電容的第2端、及所述第4基準(zhǔn)單元電容的第2端，能將數(shù)據(jù)寫入所述第1、第2、第3、及第4基準(zhǔn)單元電容，雖然存在的問題有基準(zhǔn)電位在記憶后誤差增大，由于基準(zhǔn)電位誤差的原因，而記憶不良，但根據(jù)該構(gòu)成，因能獨(dú)立進(jìn)行基準(zhǔn)單元的寫入動(dòng)作，所以通過在即將進(jìn)行存儲(chǔ)單元的讀出之前進(jìn)行基準(zhǔn)單元的寫入動(dòng)作，就能減少基準(zhǔn)電位的誤差，擴(kuò)大讀出動(dòng)作界限，改進(jìn)記憶不良的情況。另外，基準(zhǔn)單元的寫入動(dòng)作能任意地進(jìn)行。
另外，采用的構(gòu)成為，包括電源檢測(cè)電路，在電源接通后能自動(dòng)地執(zhí)行對(duì)所述第1、第2、第3、及第4基準(zhǔn)單元電容再次寫入數(shù)據(jù)的基準(zhǔn)單元再次寫入動(dòng)作，利用這一構(gòu)成，因?yàn)橥ㄟ^接通電源能自動(dòng)地進(jìn)行基準(zhǔn)單元的寫入，所以用戶不必進(jìn)行基準(zhǔn)單元寫入動(dòng)作，能改進(jìn)所述記憶不良的情況。


圖1為本發(fā)明一實(shí)施形態(tài)的半導(dǎo)體存儲(chǔ)器件的構(gòu)成圖。
圖2為本發(fā)明一實(shí)施形態(tài)的時(shí)序圖。
圖3為本發(fā)明一實(shí)施形態(tài)中I/O＝8時(shí)半導(dǎo)體存儲(chǔ)器件的構(gòu)成圖。
圖4為本發(fā)明一實(shí)施形態(tài)中I/O＝8時(shí)對(duì)某基準(zhǔn)單元的數(shù)據(jù)固定寫入數(shù)據(jù)的情況下半導(dǎo)體存儲(chǔ)器件的構(gòu)成圖。
圖5為本發(fā)明一實(shí)施形態(tài)的對(duì)每個(gè)單元極板僅寫入同一數(shù)據(jù)時(shí)的時(shí)序圖。
圖6為本發(fā)明一實(shí)施形態(tài)的對(duì)每個(gè)單元極板寫入不同的數(shù)據(jù)時(shí)的時(shí)序圖。
圖7為表示該實(shí)施形態(tài)的設(shè)定基準(zhǔn)單元寫入控制線電位的電路一示例。
圖8為表示該實(shí)施形態(tài)的設(shè)定基準(zhǔn)單元寫入控制線電位的電路的其它示例。
圖9為檢測(cè)電源電壓后進(jìn)行寫入基準(zhǔn)單元情況下的本發(fā)明一實(shí)施形態(tài)的半導(dǎo)體存儲(chǔ)器件構(gòu)成圖。
圖10為圖9的時(shí)序圖。
圖11為已有例子的半導(dǎo)體存儲(chǔ)器件的構(gòu)成圖。
圖12為該已有例子的時(shí)序圖。
具體實(shí)施例方式
以下參照?qǐng)D1～圖10說明本發(fā)明的實(shí)施形態(tài)。
圖1為表示本發(fā)明一實(shí)施形態(tài)的1T1C型鐵電存儲(chǔ)器件的構(gòu)成圖。
101～108為1T1C型鐵電存儲(chǔ)單元。
111～114為將位線BLt[2n+1:0]和BLb[2n+1:0]的電位差放大的讀出放大器。
121～124為向位線BLb[2n+1:0]輸出基準(zhǔn)電位的基準(zhǔn)單元。FE_t[n:0]、FE_b[n:0]為鐵電電容。Cb為位線BLt[2n+1:0]和BLb[2n+1:0]的寄生電容。
WL為施加使1T1C型存儲(chǔ)單元101～108的鐵電電容的第1端與位線BLt[2n+1:0]連接的選擇信號(hào)的字線。
CP為以VDD或地電平驅(qū)動(dòng)1T1C型存儲(chǔ)單元101～108的鐵電電容101～108的第2端的單元極板線。
REFWL為施加使基準(zhǔn)單元121～124的鐵電電容FE_t[n:0]和FE_b[n:0]的第1端與位線BLb[2n+1:0]連接的選擇信號(hào)的基準(zhǔn)字線。
REFCP為以VDD或地電平驅(qū)動(dòng)基準(zhǔn)單元121～124的鐵電電容FE_t[n:0]和FE_b[n:0]的第2端的單元極板線。
REFST為使基準(zhǔn)單元121～124的鐵電電容FE_t[n:0]和FE_b[n:0]的第1端分別與基準(zhǔn)單元寫入控制線REFSET_t[n:0]和REFSET_b[n:0]連接的選擇信號(hào)。
EQN為用于使BLb[2n+1:0]等值化的等值線，構(gòu)成等值化電路，該等值化電路用該等值線EQN及與其相連接的晶體管Q1～Q4，在激活等值化控制信號(hào)REFEQ時(shí)，使第5、第6、第7、及第8位BLb
、BLb[1]、BLb[2]、BLb[3]的電位等值。
關(guān)于讀出動(dòng)作，現(xiàn)利用圖2的時(shí)序圖加以說明。
在時(shí)刻t1，WL、REFWL變成VPP電平(電源電壓VDD+“NMOS Vt”以上)，鐵電存儲(chǔ)單元的鐵電電容的第1端分別與BLt[2n+1:0]連接，基準(zhǔn)單元的鐵電電容的第1端也分別與BLb[2n+1:0]連接。
在時(shí)刻t2，CP、REFCP進(jìn)而變成VDD電壓(電源電壓電平)，在時(shí)刻t3，通過CP、REFCP變成地電平，對(duì)BLt[2n+1:0]進(jìn)行鐵電存儲(chǔ)單元的讀出(讀出詳細(xì)原理和特開平8-115596號(hào)公報(bào)相同)，對(duì)BLb[2n+1:0]讀出寫入基準(zhǔn)單元的數(shù)據(jù)。
在時(shí)刻t4，所有的BLb[2n+1:0]被等值化。利用該等值處理，BLb[2n+1:0]的電位變成基準(zhǔn)電位Vref。
寫入基準(zhǔn)單元的鐵電電容FE_t[n:0]和FE_b[n:0]的數(shù)據(jù)能分別利用REFSET_t[n:0]和REFSET_b[n:0]逐個(gè)控制，設(shè)寫入數(shù)據(jù)“1”的基準(zhǔn)單元的鐵電電容的個(gè)數(shù)為nH，寫入數(shù)據(jù)“0”的基準(zhǔn)單元的鐵電電容的個(gè)數(shù)為nL，對(duì)BLt[2n+1:0]讀出的數(shù)據(jù)“1”的電位為vH，讀出的數(shù)據(jù)“0”的電位為vL，則基準(zhǔn)電位Vref可以用下式表示，
Vref＝vL+(vH-vL)×nH/(nH+nL)，式中nH為寫入數(shù)據(jù)“1”的基準(zhǔn)單元的鐵電電容數(shù)量，nL為寫入數(shù)據(jù)“0”的基準(zhǔn)單元的鐵電電容數(shù)量，基準(zhǔn)電位能微調(diào)。
在時(shí)刻t6，讀出放大器起動(dòng)，進(jìn)行BLt[2n+1:0]、基準(zhǔn)電位BLb[2n+1:0]的放大動(dòng)作。
在時(shí)刻t7，基準(zhǔn)單元的鐵電電容從BLb[2n+1:0]處切斷。
在時(shí)刻t8，REFST為VPP電平，在時(shí)刻t9，把數(shù)據(jù)“1”寫入將REFSET_t[n:0]和REFSET_b[n:0]成為VDD電平的基準(zhǔn)單元的FE_t[n:0]、FE_b[n:0](基準(zhǔn)單元寫入“1”)。在圖2，因?yàn)橹挥蠷EFSET_t
為VDD電平，所以“1”寫入FE_t
。
在時(shí)刻t10，CP和REFCP為VDD電平，若數(shù)據(jù)“0”再次寫入ITIC型鐵電存儲(chǔ)單元，則把數(shù)據(jù)“0”寫入使REFSET_t[n:0]和REFSET_b[N:0]成為地電平的基準(zhǔn)單元的FE_t[n:0]、FE_b[n:0]，在本實(shí)施例中，由于REFSET_t[1]和REFSET_b[1:0]成為地電平，所以“0”寫入FE_t[1]和FE_b[1:0]在時(shí)刻t11，CP和REFCP變成地電平，再次寫入“0”的動(dòng)作結(jié)束。
在時(shí)刻t12，WL為地電平，1T1C存儲(chǔ)單元的鐵電電容從BLt[2n+1:0]處切斷。
在時(shí)刻t13，REFSET為地電平，數(shù)據(jù)“0”寫入基準(zhǔn)單元的鐵電電容FE_t[n:0]的動(dòng)作結(jié)束，REFST為地電平，基準(zhǔn)單元FE_t[n:0]、FE_b[n:0]的第1端分別由REFSET_t[n:0]、REFSET_t[n:0]切斷。
在時(shí)刻t15，位線BLt[2n+1:0]、BLb[2n+1:0]放電至地電平，讀出動(dòng)作結(jié)束。
圖3表示采用圖1的構(gòu)成的1行i列8個(gè)I/O構(gòu)成的存儲(chǔ)單元陣列的構(gòu)成圖。i可以取任意的正整數(shù)。為將圖1示出的基準(zhǔn)單元的REFSET_t[n:0]、REFSET_b[n:0]以8個(gè)I/O為單位匯總在REFSET
～REFSET[i]上的實(shí)施形態(tài)。即，將REFSET_t[3:0]、和REFSET_b[3:0]作為REFSET(0)，依次將REFSET_t[7:4]和REFSET_b[7:4]作為REFSET[1]，這樣進(jìn)行驅(qū)動(dòng)。圖4表示在I/O＝8時(shí)對(duì)某基準(zhǔn)單元的數(shù)據(jù)固定寫入數(shù)據(jù)的情況下的構(gòu)成。
采用這一構(gòu)成，其效果為能將REFSET_t(n:0)、REFSET_b[n:0]的信號(hào)線數(shù)量削減到1/16，大大減少版面面積。
另外，REFSET[i]只要驅(qū)動(dòng)基準(zhǔn)電位微調(diào)所需的數(shù)量即可，當(dāng)然面積還能進(jìn)一步減少(參照?qǐng)D4)。
另外，由于能將寫入與同一REFCP連接的基準(zhǔn)單元的鐵電電容FE_t[n:0]、FE_b[n:0]的數(shù)據(jù)作為全部相同的數(shù)據(jù)，所以能成為抗噪聲措施。噪聲在圖2中的t13的時(shí)刻產(chǎn)生，在t13時(shí)刻寫入相同數(shù)據(jù)時(shí)的REFCP和REFSET間關(guān)系示于圖5。
另外，在不同數(shù)據(jù)混合存在的情況下(在本例的圖1中，n＝3，將1個(gè)數(shù)據(jù)“0”和7個(gè)數(shù)據(jù)“1”寫入基準(zhǔn)單元的情況下)，REFCP和REFSET_t[3:0]、REFSET_b[3:0]間的關(guān)系示于圖6。
在圖6的時(shí)序圖中，對(duì)寫入數(shù)據(jù)“0”的FE_b[3]，在時(shí)刻t13～t13a的期間將僅為ΔVn的數(shù)據(jù)“1”寫入(稱為單元極板噪聲)。由此，基準(zhǔn)電位偏離規(guī)定的電位。在圖5中，因全部都是相同數(shù)據(jù)，所以不會(huì)產(chǎn)生反寫入，故能獲得規(guī)定的基準(zhǔn)電位。
圖7為表示有選擇地設(shè)定基準(zhǔn)單元寫入控制線電位用的電路構(gòu)成的一個(gè)例子。
301為包括基準(zhǔn)單元和1T1C型FeRAM存儲(chǔ)單元、讀出放大器的存儲(chǔ)單元陣列，即圖1中示出的部分。
302為非易失性存儲(chǔ)裝置，具有2n位存儲(chǔ)容量。303為作為電位設(shè)定電路的復(fù)位控制電路，該電位設(shè)定電路將所述第1、第2、第3、及第4基準(zhǔn)單元寫入控制線REFSET_t
、REFSET_b
、REFSET_t[1]、REFSET_b[1]中的至少一個(gè)電位和其它的基準(zhǔn)單元寫入控制線中的至少一個(gè)電位獨(dú)立，有選擇地設(shè)定為第1電位或第2電位。SETOUT_t[n:0]和SEtOUT_b[n:0]為非易失性存儲(chǔ)裝置302的輸出數(shù)據(jù)，REFSET為控制REFSET_t[n:0]、REFSET_b[n:0]的信號(hào)。通過讓非易失性存儲(chǔ)裝置302存儲(chǔ)所需的數(shù)據(jù)，由于能按需要控制REFSET_t[n:0]、REFSET_b[n:0]，所以基準(zhǔn)電平能調(diào)整。
還有，作為非易失性存儲(chǔ)裝置302，除了用半導(dǎo)體存儲(chǔ)元件外，也能利用激光熔絲等來實(shí)現(xiàn)。
圖8表示有選擇地設(shè)定基準(zhǔn)單元寫入控制線的電位用的電路的構(gòu)成其它示例。
401為包括基準(zhǔn)單元和1T1C型FeRAM存儲(chǔ)單元、讀出放大器在內(nèi)的存儲(chǔ)單元陣列，即圖1中示出的部分。
402為存儲(chǔ)器控制電路，403為復(fù)位控制電路，404為作為非易失性存儲(chǔ)裝置的2n位移位寄存器。ACC為存儲(chǔ)單元的讀出存取識(shí)別信號(hào)，是如進(jìn)入存取則變?yōu)閂DD、存取一結(jié)束就變?yōu)榈仉娖降男盘?hào)。
將該ACC作為時(shí)鐘，移位寄存器進(jìn)行移位。如按照所要的數(shù)據(jù)預(yù)先將移位寄存器初始化，則由于能對(duì)REFSET_t[n:0]和REFSET_b[n:0]進(jìn)行所需要的控制，故基準(zhǔn)電位能調(diào)整。
再因每讀出存取一次SETOUT_t[n:0]和SETOUT_b[n:0]的數(shù)據(jù)就移位，故不改變基準(zhǔn)電位，而基準(zhǔn)單元的寫入數(shù)據(jù)通過2n次的存取一定改變，所以能抑制存儲(chǔ)痕跡。
以上所述的實(shí)施形態(tài)中是這樣構(gòu)成的，它作為抑制基準(zhǔn)單元的存儲(chǔ)痕跡的措施，是每個(gè)讀出周期中改變第1、第2鐵電電容的第1端分別有選擇地連接第1電位或第2電位的控制，但這一構(gòu)成在基準(zhǔn)電位與溫度有關(guān)等具有取決于動(dòng)作環(huán)境的特性時(shí)，還能夠安裝溫度檢測(cè)電路等檢測(cè)電路，在每個(gè)讀出周期取決于溫度等動(dòng)作環(huán)境來控制基準(zhǔn)電位，實(shí)現(xiàn)優(yōu)化。
圖9為表示檢測(cè)電源電壓的進(jìn)行寫入基準(zhǔn)單元而構(gòu)成的本發(fā)明一實(shí)施形態(tài)的電路構(gòu)成。
501為包括基準(zhǔn)單元、1T1C型FeRAM存儲(chǔ)單元、讀出放大器在內(nèi)的存儲(chǔ)單元陣列，即圖1示出的部分。
502為存儲(chǔ)器控制電路，503為電源檢測(cè)器。PDET為電源檢測(cè)信號(hào)，為電源電壓低于設(shè)定值則變成地電位、高于設(shè)定值則變成VDD電平的信號(hào)。
圖10表示時(shí)序圖。
在時(shí)刻t0，因電源為設(shè)定值以上，PDET變?yōu)閂DD。在時(shí)刻t8，REFST為VPP電平，在時(shí)刻t9，把數(shù)據(jù)“1”寫入使REFSET_t[n:0]和REFSET_b[n:0]成為VDD電平的基準(zhǔn)單元的FE_t[n:0]、FE_b[n:0](基準(zhǔn)單元寫入“1”)。圖10中，因?yàn)閮HREFSET_t
為VDD電平，所以“1”寫入FE_t
。
在時(shí)刻t10，REFCP為VDD電平，如再次將數(shù)據(jù)“0”寫入1T1C鐵電存儲(chǔ)單元，則把數(shù)據(jù)“0”寫入使REFSET_t[n:0]和REFSET_b[n:0]成為地電平的基準(zhǔn)單元的FE_t[n:0]、FE_b[n:0](基準(zhǔn)單元寫入“0”)。該實(shí)施例中，因使REFSET_t[1]和REFSET_b[1:0]成為地電平，所以將“0”寫入RE_t[1]和FE_b[1:0]。
在時(shí)刻t11，REFCP為地電平，“0”數(shù)據(jù)的再寫入結(jié)束。
在時(shí)刻t13，REFSET為地電平，數(shù)據(jù)“0”寫入基準(zhǔn)單元的鐵電電容FE_t[n:0]的動(dòng)作結(jié)束，REFST為地電平，基準(zhǔn)單元FE_t[n:0]、FE_b[n:0]的第1端分別由REFSET_t[n:0]、REFSET_t[n:0]切斷，基準(zhǔn)單元的寫入動(dòng)作結(jié)束。
還有，上述實(shí)施形態(tài)中，在電源接通后，通過僅對(duì)基準(zhǔn)單元自動(dòng)寫入，基準(zhǔn)電位能夠穩(wěn)定，但是只有基準(zhǔn)單元的寫入動(dòng)作能任意地實(shí)施。另外，在根據(jù)動(dòng)作環(huán)境的變化(溫度、電壓變化等)要對(duì)基準(zhǔn)電壓作相應(yīng)微調(diào)時(shí)，當(dāng)然能采用圖8示出的有選擇地設(shè)定基準(zhǔn)單元寫入控制線的電位用的電路構(gòu)成技術(shù)進(jìn)行再設(shè)定，能夠根據(jù)動(dòng)作環(huán)境對(duì)基準(zhǔn)單元作相應(yīng)的微調(diào)。
還有，上述實(shí)施形態(tài)中，是對(duì)采用鐵電電容的基準(zhǔn)電位的產(chǎn)生方式進(jìn)行了詳細(xì)闡述，但也可適用于使用順電性材料的基準(zhǔn)電位產(chǎn)生方式。再有，是對(duì)開放位線方式的存儲(chǔ)單元陣列的構(gòu)成作了詳細(xì)的說明，但也能適用于折疊型位線(folded type bit line)的構(gòu)成。
這樣，根據(jù)本發(fā)明，在鐵電存儲(chǔ)器中，就能不修改掩模而對(duì)基準(zhǔn)電位進(jìn)行微調(diào)，由此能提高讀出動(dòng)作界限，提高成品率。
又，通過具有非易失性存儲(chǔ)裝置，從而在檢查后或裝配工序后能對(duì)基準(zhǔn)電位進(jìn)行微調(diào)。
另外，通過采用能只對(duì)基準(zhǔn)單元進(jìn)行寫入動(dòng)作的構(gòu)成，從而能使基準(zhǔn)電位穩(wěn)定(改進(jìn)記憶特性等)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，其特征在于，包括分別連接第1、第2、第3及第4鐵電存儲(chǔ)單元(101、102、103、104)的第1、第2、第3及第4位線(BLt
、BLt[1]、BLt[2]、BLt[3])；和所述第1、第2、第3、及第4位線分別成對(duì)并與讀出放大電路(111、112)連接的第5、第6、第7、及第8位線(BLb
、BLb[1]、BLb[2]、BLb[3])；基準(zhǔn)字線(REFWL)被激活時(shí)與各所述第5、第6、第7及第8位線連接的第1、第2、第3、及第4基準(zhǔn)單元電容(FEt_
、FEb_
、FEt_[1]、FEb_[1])；基準(zhǔn)單元寫入控制線選擇信號(hào)(REFST)被激活時(shí)與所述第1、第2、第3、及第4參考單元電容連接的第1、第2、第3及第4基準(zhǔn)單元寫入控制線(REFSET_t
、REFSET_b
、REFSET_t[1]、REFSET_b[1])；等值控制信號(hào)(REFEQ)被激活時(shí)使所述第5、第6、第7、及第8位線的電位等值化的等值電路(EQN及與EQN連接的4個(gè)晶體管Q1～Q4)；以及將所述第1、第2、第3及第4基準(zhǔn)單元寫入控制線中至少一個(gè)電位和其它基準(zhǔn)單元寫入控制線中至少一個(gè)電位獨(dú)立并有選擇地設(shè)定為第1電位或第2電位的電位設(shè)定電路(例如圖7的303)。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，采用的構(gòu)成為，利用非易失性存儲(chǔ)器件的存儲(chǔ)數(shù)據(jù)，進(jìn)行所述電位設(shè)定電路對(duì)所述第1、第2、第3、及第4基準(zhǔn)單元寫入控制線的電位設(shè)定。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，所述第1、第2、第3、及第4基準(zhǔn)單元電容為鐵電電容。
4.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，采用的構(gòu)成為，在每個(gè)讀出周期利用所述非易失性存儲(chǔ)器件的存儲(chǔ)數(shù)據(jù)，改變所述電位設(shè)定電路對(duì)第1、第2、第3及第4基準(zhǔn)單元寫入控制線的電位設(shè)定。
5.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，采用的構(gòu)成為，利用激活所述基準(zhǔn)字線，所述第1基準(zhǔn)單元電容的第1端、所述第2基準(zhǔn)單元電容的第1端、所述第3基準(zhǔn)單元電容的第1端、及所述第4基準(zhǔn)單元電容的第1端分別與所述第5、第6、第7及第8位線連接，利用激活所述寫入控制信號(hào)，所述第1基準(zhǔn)單元電容的所述第1端、所述第2基準(zhǔn)單元電容的所述第1端、所述第3基準(zhǔn)單元電容的所述第1端、及所述第4基準(zhǔn)單元電容的第1端分別與所述第1、第2、第3、及第4基準(zhǔn)單元寫入控制線連接。
6.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，所述第1、第2、第3及第4參考單元電容為鐵電電容。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，在沒有選擇包括所述第1、第2、第3及第4鐵電存儲(chǔ)單元的存儲(chǔ)單元陣列時(shí)，所述第1基準(zhǔn)單元電容的所述第1端、所述第2基準(zhǔn)單元電容的所述第1端、所述第3基準(zhǔn)單元電容的所述第1端、及所述第4基準(zhǔn)單元電容的所述第1端分別與第1、第2、第3及第4基準(zhǔn)單元寫入控制線連接，控制所述第1基準(zhǔn)單元電容的所述第2端、所述第2基準(zhǔn)單元電容的所述第2端、所述第3基準(zhǔn)單元電容的所述第2端、及所述第4基準(zhǔn)單元電容的所述第2端，能將數(shù)據(jù)寫入所述第1、第2、第3及第4基準(zhǔn)單元電容。
8.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，采用的構(gòu)成為，包括電源檢測(cè)電路，在電源接通后能自動(dòng)地執(zhí)行對(duì)所述第1、第2、第3及第4基準(zhǔn)單元電容再次寫入數(shù)據(jù)的基準(zhǔn)單元再次寫入動(dòng)作。
全文摘要
一種半導(dǎo)體存儲(chǔ)器中，它采用為了產(chǎn)生基準(zhǔn)電位而對(duì)基準(zhǔn)單元電容能任意寫入數(shù)據(jù)“0”、數(shù)據(jù)“1”的構(gòu)成，并具有存儲(chǔ)寫入數(shù)據(jù)的非易失性電容。用這種構(gòu)成可無需修正掩模而基準(zhǔn)電位能微調(diào)，能提高成品率。另外，還具有能只改寫基準(zhǔn)單元電容的裝置。用這種構(gòu)成，能減小基準(zhǔn)電位的誤差，提高成品率。
文檔編號(hào)G11C11/22GK1574074SQ20041004891
公開日2005年2月2日 申請(qǐng)日期2004年6月9日 優(yōu)先權(quán)日2003年6月9日
發(fā)明者村久木康夫 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社