專利名稱：數(shù)據(jù)處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有電可擦除和可寫入的非易失性存儲器的數(shù)據(jù)處理器，特別涉及有效地應(yīng)用于具有在片閃存的微計算機(jī)的技術(shù)。
背景技術(shù)：
能夠選擇操作模式的技術(shù)允許內(nèi)部電路控制內(nèi)置于微計算機(jī)中的閃存的改寫或者允許例如EPROM寫入器這樣的外部設(shè)備執(zhí)行該控制的技術(shù)是現(xiàn)有的(參見專利文獻(xiàn)1)。
現(xiàn)在有把用于修復(fù)在大規(guī)模集成電路中的缺陷或者用于調(diào)整的信息存儲到一個在片閃存并且通過復(fù)位處理最初把該信息裝載到一個相應(yīng)電路的技術(shù)(參見專利文獻(xiàn)2和3)。
應(yīng)用于閃存等等的非易失性存儲單元包括一個分離柵極型存儲單元。一個分離柵極型存儲單元具有兩個晶體管；作為存儲器部分的存儲器MOS類型的晶體管、以及用于選擇該存儲器部分和讀取信息的選擇MOS類型的晶體管(非專利文獻(xiàn)1、專利文獻(xiàn)4和5以及專利文獻(xiàn)6)。例如，非專利文獻(xiàn)1的分離柵極型存儲單元具有源、漏、浮置柵極和控制柵極。通過使用熱電子的產(chǎn)生通過源側(cè)注入方法把電荷注入到浮置柵極。在該浮置柵極中累積的電荷被從浮置柵極的尖端釋放到控制柵極。在此時，需要把12V的高電壓施加到控制柵極。作為一個電荷釋放電極的控制柵極還作為用于讀取的選擇MOS型晶體管的柵極。
一個疊層?xùn)判痛鎯卧ㄔ础⒙┮约隘B加在溝道形成區(qū)上的浮置柵極和控制柵極。通過使用熱電子的產(chǎn)生把電荷注入到該浮置柵極。存儲在該浮置柵極中的電荷被釋放到該基片。在此時，需要把-10V的高負(fù)電壓施加到該控制柵極。通過把3.3V的讀取電壓等等施加到控制柵極而執(zhí)行讀取操作(參見專利文獻(xiàn)7)。
日本未審查專利公告No.Hei 5(1993)-266219[專利文獻(xiàn)2]日本未審查專利公告No.2000-149588[專利文獻(xiàn)3]日本未審查專利公告No.Hei 7(1995)-334999[專利文獻(xiàn)4)美國專利No.4,659,828[專利文獻(xiàn)5]美國專利No.5,408,115[專利文獻(xiàn)6]日本未審查專利公告No.Hei 5(1993)-136422[專利文獻(xiàn)7]日本未審查專利公告No.Hei 11(1999)-232886[非專利文獻(xiàn)1]“IEEE，VLSI技術(shù)討論會，1994文集”，pp.71-72發(fā)明內(nèi)容從更高數(shù)據(jù)處理速度的觀點來看，在非易失性存儲器件中，高速讀取操作是重要的。分離柵極型存儲單元具有一種結(jié)構(gòu)，其中該選擇MOS晶體管還作為一個擦除電極。為了保證絕緣耐壓，該柵絕緣膜的厚度必須與用于寫入/擦除電壓控制的高耐壓MOS晶體管厚度相同。因此選擇MOS晶體管的Gm(作為電流源性能的跨導(dǎo))較小，并且其不能夠保證足夠的讀取電流。在這種情況中，該分離柵極型存儲單元不適用于以低電壓進(jìn)行高速操作。在疊層?xùn)判蛦卧那闆r中，實現(xiàn)高耐壓的厚柵氧化膜被用于該控制柵極，其在寫入/擦除操作中被施加高電壓，并且其使得在讀取操作中的Gm較小。結(jié)果，不能夠說該疊層?xùn)判蛦卧哂锌梢垣@得充足的讀取電流的結(jié)構(gòu)。
在專利文獻(xiàn)4和5中公開的發(fā)明涉及寫入和擦除操作，并且沒有提到改進(jìn)讀取操作的性能。專利文獻(xiàn)6公開一種類似于本發(fā)明的存儲單元。但是，專利文獻(xiàn)6是與把兩個相鄰柵極相互隔離的方法，并且沒有公開讀取性能。因此，為了使得該分離柵極型存儲單元適合于要增加數(shù)據(jù)處理速度的數(shù)據(jù)處理器，還需要其他設(shè)備。
一些非易失性存儲器采用層級位線結(jié)構(gòu)。一種實現(xiàn)高速讀取操作的技術(shù)是通過表面上減小存儲單元在位線的寄生電容，使得該位線被設(shè)置在主位線和子位線的層級結(jié)構(gòu)中，并且僅僅連接到要被選擇的存儲單元的子位線被選擇，并且連接到主位線而實現(xiàn)的。但是，類似于疊層?xùn)判痛鎯卧?，在寫入時位線需要施加高電壓，已經(jīng)對MOS晶體管設(shè)置高耐壓，用于有選擇地把子位線連接到主位線。從而，進(jìn)一步減小讀取路徑的Gm，并且通過層級位線結(jié)構(gòu)實現(xiàn)的高處理速度不能夠充分地發(fā)揮作用。
本發(fā)明的一個目的是從存儲在非易失性存儲器中存儲的信息的讀取路徑中消除具有較大厚度的高耐壓MOS晶體管。
本發(fā)明的另一個目的是提供一種能夠以高速度從一個在片非易失性存儲器讀取所存儲的信息的數(shù)據(jù)處理器。
從下文說明書的描述和附圖中，本發(fā)明的上述和其他目的和新特征將變得清楚。
下面將簡要地描述在說明書中公開的代表性發(fā)明的概括。
1.根據(jù)本發(fā)明的數(shù)據(jù)處理器具有在半導(dǎo)體基片上的多個內(nèi)部電路，并且包含非易失性存儲器和中央處理單元作為內(nèi)部電路。該非易失性存儲器包括一個存儲器陣列，其具有通過在柵絕緣膜上疊加用于存儲信息的電荷存儲絕緣膜和存儲器柵極而構(gòu)成的電可擦除和可寫入的非易失性存儲單元，可以由該數(shù)據(jù)處理器的復(fù)位指令所讀取的特定存儲區(qū)域被提供在一部分存儲器陣列中。從該特定存儲區(qū)域讀出的數(shù)據(jù)是修復(fù)信息，通過該修復(fù)信息可以用冗余存儲區(qū)域替換在預(yù)定內(nèi)部電路中的正常存儲區(qū)域。因此，不需要電熔絲或激光熔絲的編程來指定要被修復(fù)的對象，并且可以提高修復(fù)一個缺陷的效率。
2.根據(jù)本發(fā)明的一種數(shù)據(jù)處理器具有半導(dǎo)體基片上的多個內(nèi)部電路，并且包含非易失性存儲器和中央處理單元作為內(nèi)部電路。該非易失性存儲器包括一個存儲器陣列，其具有通過在柵絕緣膜上疊加用于存儲信息的電荷存儲絕緣膜和存儲器柵極而構(gòu)成的電可擦除和可寫入的非易失性存儲單元，可以由該數(shù)據(jù)處理器的復(fù)位指令所讀取的特定存儲區(qū)域被提供在一部分存儲器陣列中。從該特定存儲區(qū)域讀出的數(shù)據(jù)是調(diào)整信息，通過調(diào)整信息可以調(diào)節(jié)預(yù)定內(nèi)部電路的特性。因此，不需要電熔絲或激光熔絲的編程來調(diào)節(jié)電路特性，并且可以提高調(diào)節(jié)電路特性的效率。
3.根據(jù)本發(fā)明的一種數(shù)據(jù)處理器具有半導(dǎo)體基片上的多個內(nèi)部電路，并且包含非易失性存儲器和中央處理單元作為內(nèi)部電路。該非易失性存儲器包括一個存儲器陣列，其具有通過在柵絕緣膜上疊加用于存儲信息的電荷存儲絕緣膜和存儲器柵極而構(gòu)成的電可擦除和可寫入的非易失性存儲單元。該數(shù)據(jù)處理器具有一個操作模式信號的輸入端，該操作模式信號用于選擇性地指定允許預(yù)定內(nèi)部電路控制存儲在所述非易失性存儲器中的信息的改寫的第一模式或者允許連接到該數(shù)據(jù)處理器的外部設(shè)備控制該改寫的第二模式。在該數(shù)據(jù)處理器被安裝在一個系統(tǒng)上之前，通過指定該第二模式，可以有效地寫入一個程序、修復(fù)信息等等。在該數(shù)據(jù)處理器被安裝在一個系統(tǒng)上之后，通過指定第一操作模式，可以改寫在板上的非易失性存儲器上的程序、修復(fù)信息等等。
4.根據(jù)本發(fā)明的一種數(shù)據(jù)處理器具有半導(dǎo)體基片上的多個內(nèi)部電路，并且包含非易失性存儲器和中央處理單元作為內(nèi)部電路。該數(shù)據(jù)處理器具有一個操作模式信號的輸入端，該操作模式信號用于選擇性地指定允許第一內(nèi)部電路控制存儲在所述非易失性存儲器中的信息的改寫的第一模式或者允許連接到該數(shù)據(jù)處理器的外部設(shè)備控制該改寫的第二模式。該非易失性存儲器包括一個存儲器陣列，其具有通過在柵絕緣膜上疊加用于存儲信息的電荷存儲絕緣膜和存儲器柵極而構(gòu)成的電可擦除和可寫入的非易失性存儲單元，并且可以由該數(shù)據(jù)處理器的復(fù)位指令所讀取的特定存儲區(qū)域被提供在一部分存儲器陣列中。從該特定存儲區(qū)域讀出的數(shù)據(jù)是修復(fù)信息和調(diào)整信息，通過該修復(fù)信息可以用冗余存儲區(qū)域來代替在第二內(nèi)部電路中的普通存儲區(qū)域，通過該調(diào)整信息可以調(diào)節(jié)第三內(nèi)部電路的特性。
5.該非易失性存儲單元具有分離柵極結(jié)構(gòu)，包括用于存儲信息的第一晶體管部分(23)和用于選擇第一晶體管部分的第二晶體管部分(24)。該第一晶體管部分是MONOS類型，其具有該電荷存儲絕緣膜(31)和存儲器柵極(34)。該第二晶體管部分是MOS類型。
更加具體來說，該第一晶體管部分的溝道區(qū)和第二晶體管部分的溝道區(qū)彼此相鄰，以及該第二晶體管部分的柵絕緣耐壓值低于第一晶體管部分的柵絕緣耐壓值。該第二晶體管部分的柵絕緣膜具有與作為中央處理單元的一個部件的MOS類型的晶體管的柵絕緣膜相同的厚度。
通過上述結(jié)構(gòu)，在數(shù)據(jù)讀取操作中，當(dāng)該非易失性存儲單元的第二晶體管部分被導(dǎo)通時，根據(jù)電流是否基于第一晶體管部分的閾值電壓狀態(tài)而流動，所存儲的信息被讀入一個位線。由于第二晶體管部分的柵極耐壓低于第一晶體管部分的柵極耐壓，與用于存儲信息的MOS晶體管部分和用于選擇的MOS晶體管部分具有高耐壓的情況相比，可以相對于用于選擇的MOS晶體管部分的較低柵極電壓更加容易地獲得相對較大的Gm。整個非易失性存儲單元的電流源性能，即Gm，可以相對較大，并且實現(xiàn)增加讀取速度。
例如，第一晶體管部分具有連接到源線的源線電極、連接到存儲器柵極控制線的存儲器柵極控制線、以及直接置于該存儲器柵極之下的電荷存儲絕緣膜。該第二晶體管部分包括連接到位線的位線電極以及連接到控制柵極控制線的控制柵極。
在該第一晶體管部分中設(shè)置相對較高的閾值電壓的操作中，例如，一個高電壓被施加到存儲器柵極，該第二晶體管部分被導(dǎo)通，電流從該源線通向該位線，并且在第一和第二晶體管部分的邊緣部分中產(chǎn)生的熱電子被保存在該電荷存儲絕緣膜中。在第一晶體管部分中設(shè)置相對較低的閾值電壓的操作中，例如一個高電壓被施加到該存儲器柵極，該第二晶體管部分被導(dǎo)通，該地電勢被施加到位線電極和源線電極，并且保存在絕緣電荷存儲層中的熱電子被釋放到存儲器柵極。因此，可以實現(xiàn)把相對較低的閾值電壓或相對較高的閾值電壓設(shè)置在第一晶體管部分中的操作，而不把高電壓施加到該控制柵極控制線和位線。其保證第二晶體管部分的柵極耐壓可以相對較低。
能夠把位線連接到全局位線(GL)的開關(guān)MOS晶體管(39)可以被提供，以應(yīng)用層級位線結(jié)構(gòu)(分離的位線結(jié)構(gòu))。通過該分離的位線結(jié)構(gòu)，在讀取操作中，僅僅部分的非易失性存儲單元被連接到該全局位線，從而在表面上減小位線上的寄生電容。這有助于實現(xiàn)更高速度的讀取操作。由于不需要在擦除/寫入操作中把高電壓應(yīng)用于該位線，因此開關(guān)MOS晶體管的柵氧化膜可以被形成為比第一晶體管部分更薄。簡而言之，可以容易地給予該開關(guān)MOS晶體管相對較高的電流源性能，并且通過分離位線結(jié)構(gòu)可以保證更高的讀取操作速度。
作為一個更加詳細(xì)的模式，該數(shù)據(jù)處理器具有用于驅(qū)動控制柵極控制線的第一驅(qū)動器(41)；用于驅(qū)動存儲器柵極控制線的第二驅(qū)動器(42)；用于把該開關(guān)MOS晶體管驅(qū)動為導(dǎo)通狀態(tài)的第三驅(qū)動器(43)；以及用于驅(qū)動該源線的第四驅(qū)動器(44)，該第一和第三驅(qū)動器使用第一電壓作為一個工作電源，并且第二和第四驅(qū)動器使用比該第一電壓更高的一個電壓作為工作電源。
該數(shù)據(jù)處理器具有一個控制電路，在增加第一晶體管部分的閾值電壓時，用于把該第一驅(qū)動器的操作電源設(shè)置為第一電壓，把第四驅(qū)動器的操作電源設(shè)置為比第二電壓更高的第三電壓，并且使得熱電子被從位線電極側(cè)注入到一個電荷存儲區(qū)域。
在減小第一晶體管部分的閾值電壓時，該控制電路把第二驅(qū)動器的操作電源設(shè)置為比第三電壓更高的第四電壓，并且把來自該電荷存儲區(qū)域的電子釋放到該存儲器柵極。
其閾值電壓被設(shè)置為較低的第一晶體管部分可以是耗盡型的，并且其閾值電壓被設(shè)置為較高的第一晶體管部分可以是增強(qiáng)型的。
在讀取存儲在非易失性存儲單元中的信息時，該控制電路可以把第一驅(qū)動器的操作電源設(shè)置為第一電壓，并且把該電路的地電勢施加到該存儲器柵極和源線電極。在讀取操作時的電流方向是從該位線到源線的方向。
在讀取存儲在非易失性存儲單元中的信息時，該控制電路可以把第一驅(qū)動器的操作電源設(shè)置為第一電壓，并且把該電路的地電勢施加到該存儲器柵極和位線電極。在讀取操作時的電流方向與上文所述的方向相反，為從源線到位線的方向。


圖1為作為本發(fā)明的一個實施例的微計算機(jī)的方框圖。
圖2為示出用于通過一個普通PROM寫入器對閃存進(jìn)行寫入的微計算機(jī)的示意圖。
圖3示出用于通過CPU控制對閃存的改寫的微計算機(jī)的示意圖。
圖4為示出用于閃存的分離柵極結(jié)構(gòu)的非易失性存儲單元的一個例子的示意垂直截面。
圖5為代表性地示出圖4的非易失性存儲單元的特性的示意圖。
圖6為示出在該非易失性存儲單元的擦除/寫入狀態(tài)的耗盡型和增強(qiáng)型的情況中的閾值電壓狀態(tài)的示意圖。
圖7為示出在該非易失性存儲單元的擦除/寫入狀態(tài)的增強(qiáng)型的情況中的閾值電壓狀態(tài)的示意圖。
圖8為示出圖5的非易失性存儲單元的寫入操作的示意圖。
圖9為示出該分離柵極型非易失性存儲單元的另一個垂直截面結(jié)構(gòu)的示意圖。
圖10為示出一個閃存的一般結(jié)構(gòu)的方框圖。
圖11為示出用于在閃存的冗余修復(fù)的電路結(jié)構(gòu)的方框圖。
圖12為示出電源電路的一個例子的電路圖。
具體實施例方式
微計算機(jī)圖1示出作為本發(fā)明的一個實施例的微計算機(jī)。在該圖中所示的微計算機(jī)1形成在例如通過互補(bǔ)MOS(CMOS)集成電路制造技術(shù)由單晶硅等等所制成的半導(dǎo)體基片(半導(dǎo)體芯片)上。
微計算機(jī)1具有如下功能模塊用于控制整體的中央處理單元(CPU)2、中斷控制器(INT)3、作為用于主要存儲例如CPU2的OS(操作系統(tǒng))這樣的處理程序的非易失性存儲器的ROM4、主要作為CPU2的工作區(qū)和作為用于暫時存儲數(shù)據(jù)的存儲器的RAM5、作為用于電可擦除和可寫入地存儲CPU2的處理程序、修復(fù)信息等等的非易失性存儲器的閃存6、定時器7、串行通信接口(SCI)8、模/數(shù)轉(zhuǎn)換器(A/D)9、直接存儲器存取控制器(DMAC)10、輸入/輸出端口(I/O端口)11a至11i、時鐘振蕩器(CPG)12、電源電路13和系統(tǒng)控制器14。
該微計算機(jī)1具有地電平(VSS)、模擬地電平(AVSS)以及模擬電源電壓電平(AVDD)的電源端作為外部電源端；以及復(fù)位端(RES)、待機(jī)端(STBY)、模式控制端(MD0、MD1和MD2)和時鐘輸入端(EXTAL、XTAL)。
微計算機(jī)1與根據(jù)輸入到與CPG12的端子EXTAL和XTAL或端子EXTAL相連接的石英振蕩器或外部時鐘輸入產(chǎn)生的參考時鐘信號(系統(tǒng)時鐘)φ同步地操作。該參考時鐘信號φ的一個周期被稱為一個狀態(tài)。
微計算機(jī)1的功能塊通過內(nèi)部總線16相互連接。該微計算機(jī)1中具有未示出的總線控制器，用于控制該總線。內(nèi)部總線16不僅包括一個地址總線(ABUS)和數(shù)據(jù)總線(DBUS)，而且還包括用于發(fā)送通過對讀取信號、寫入信號和總線大小信號(bus size signal)進(jìn)行編碼所獲得的總線命令的控制總線。
由CPU2通過內(nèi)部總線16讀取/寫入功能塊。該內(nèi)部總線16的數(shù)據(jù)總線寬度為32位。該ROM4和RAM5的讀取/寫入操作可以在一個狀態(tài)中執(zhí)行。
定時器7、SCI8、A/D轉(zhuǎn)換器9、輸入/輸出端口(I/O)11a至11i、電源電路13和系統(tǒng)控制器14的控制寄存器被總稱為內(nèi)部I/O寄存器。該輸入/輸出端口11a至11i還作為地址總線、數(shù)據(jù)總線、控制總線、定時器7、SCI8、A/D轉(zhuǎn)換器9的輸入/輸出端。
CPU2具有一個命令控制部分和執(zhí)行部分。該命令控制部分控制命令獲取并且解碼所獲取的命令。該執(zhí)行部分通過根據(jù)解碼結(jié)果執(zhí)行操作數(shù)存取、算術(shù)和邏輯存取等等而執(zhí)行該命令。
該中斷控制器3接收來自定時器7、SCI8和A/D轉(zhuǎn)換器9的中斷信號和來自微計算機(jī)1的外部的中斷信號，對該信號執(zhí)行優(yōu)先級控制和屏蔽控制，并且向CPU2請求中斷。接收該中斷請求的CPU2完成正在執(zhí)行的命令，并且分支轉(zhuǎn)移到根據(jù)該中斷請求的處理。該CPU2例如在該處理結(jié)束時根據(jù)該中斷請求執(zhí)行返回命令，返回由該分支轉(zhuǎn)移所中斷的處理，并且重新開始中斷的處理。
該電源電路13例如減小來自外部端子的3.3V(VDD＝3.3V以及VSS＝0V)的電源，并且把1.5V的內(nèi)部電源(VDD＝1.5V和VSS＝0V)提供到該芯片。另外，該電源電路13還產(chǎn)生基片偏壓等等，作為用于提供基片偏壓的基片電源。
當(dāng)復(fù)位端RES變?yōu)榈碗娖交蛘卟僮鞴β时惶峁┑诫娫炊薞DD時，例如在微計算機(jī)1中的CPU2這樣的模塊被復(fù)位。在此之后，當(dāng)復(fù)位端RES從低電平變?yōu)楦唠娖交蛘呓?jīng)過預(yù)定時間之后，該復(fù)位被取消。當(dāng)該復(fù)位被取消時，該CPU2從預(yù)定開始地址讀取命令，并且開始該命令的執(zhí)行。
當(dāng)復(fù)位端RES被提供到微計算機(jī)1時，例如CPU2這樣的在片電路模塊被復(fù)位。當(dāng)由復(fù)位端RES導(dǎo)致的復(fù)位狀態(tài)被取消時，該CPU2從預(yù)定控制程序的開始地址獲取命令，并且開始執(zhí)行該程序。
在閃存6中的信息被電擦除和寫入所改寫。在閃存6中的存儲單元可以通過單個晶體管按照類似于EPROM的方式來構(gòu)造。閃存6具有電擦除所有存儲單元或者在一個塊中的存儲單元塊(存儲塊)的功能。該閃存6具有多個存儲塊，每個作為可以在一個塊中擦除的單元。一個小存儲塊的存儲容量被設(shè)置為比該RAM5的存儲容量更小。因此，該RAM5可以接收從一個小存儲塊傳送的數(shù)據(jù)并且暫時保存該信息。按照這種方式，RAM5可以被用作為用于改寫的工作區(qū)或數(shù)據(jù)緩沖區(qū)。
在微計算機(jī)1被安裝在一個系統(tǒng)上的情況中，保存在閃存6中的信息可以被根據(jù)CPU2的控制而改寫，并且還可以在例如普通PROM寫入器這樣的外部寫入裝置的控制下而被改寫。該模式端MD0至MD2被用作為操作模式的輸入端，用于有選擇地指定使得CPU2控制閃存6的改寫的第一操作模式或者用于允許外部寫入裝置控制閃存6的改寫的第二操作模式。
該閃存6在存儲器陣列的一部分中具有一個特定存儲區(qū)域6A，其可以由到該微計算機(jī)1的復(fù)位指令所讀取。作為微計算機(jī)1的復(fù)位處理的一部分，執(zhí)行通過從系統(tǒng)控制器14輸出的控制信號20讀取特定存儲區(qū)域6A的操作。該特定存儲區(qū)域6A被用作為用于存儲修復(fù)信息或調(diào)整信息的一個區(qū)域，該修復(fù)信息能夠用一個冗余存儲區(qū)域替換在例如閃存6或RAM5這樣的預(yù)定內(nèi)部電路中的普通存儲區(qū)域，該調(diào)整信息能夠調(diào)節(jié)例如電源電路13或A/D轉(zhuǎn)換器9這樣的預(yù)定內(nèi)部電路的特性。從特定存儲區(qū)域6A讀出的所存儲的信息被裝載到寄存器17，被裝載的修復(fù)信息18a和18b被傳送到閃存6和RAM5，并且所裝載的調(diào)整信息19a和19b被傳送到電源電路13和A/D轉(zhuǎn)換器9。
由普通PROM寫入器進(jìn)行信息的寫入圖2為示出用于通過一個普通PROM寫入器對閃存6進(jìn)行寫入的微計算機(jī)的示意圖。模式端MD0至MD2被連接到系統(tǒng)控制器14。該系統(tǒng)控制器14解碼來自模式端MD0至MD2的模式信號，確定第一和第二操作模式和其他操作模式中的哪一個模式被指定。當(dāng)?shù)诙僮髂Ｊ奖恢付〞r，該系統(tǒng)控制器14把一個I/O端口指定為與普通PROM寫入器PRW的接口，并且控制閃存6，以由外部普通PROM寫入器PRW直接存取。具體來說，用于對閃存6輸入/輸出數(shù)據(jù)的I/O端口PORTdata、用于把一個地址信號提供到閃存6的I/O端口PORTaddr和用于把各種控制信號提供到閃存6的I/O端口PORTcont被指定。另外，例如CPU2、RAM5和ROM4這樣不直接與普通PROM寫入器PRW執(zhí)行的改寫控制相關(guān)的在片功能模塊的實際操作被抑制。例如，如圖2中所示，通過CPU2和閃存6這樣的在片功能模塊之間的總線的連接通過為數(shù)據(jù)總線DBUS和地址總線ABUS設(shè)置的開關(guān)SWITCH來斷開。該開關(guān)SWITCH可以被控制作為把來自例如CPU2這樣的在片功能模塊的數(shù)據(jù)輸出到數(shù)據(jù)總線DBUS的電路的總線緩沖器或者用于把一個地址輸出到地址總線ABUS或者例如傳輸門這樣的一個三態(tài)(3態(tài))門。響應(yīng)第二操作模式，這種三態(tài)門被控制為進(jìn)入截止?fàn)顟B(tài)(高阻狀態(tài))。在圖2中，例如CPU2、RAM5和ROM4這樣不與由普通PROM寫入器PRW的改寫控制直接聯(lián)系的在片功能模塊被來自待機(jī)端STBY的低電平待機(jī)信號設(shè)置為低功耗模式。另外，通過響應(yīng)由模式信號MD0至MD2指定第二操作模式而把在片功能模塊設(shè)置為低功耗模式，取代三態(tài)門的高阻控制，可以停止例如CPU2、RAM5和ROM4這樣的不直接與普通PROM寫入器PRW的改寫控制相聯(lián)系的在片功能模塊的實際操作。
被設(shè)置在第二操作模式的I/O端口PORTdata、PORTaddr和PORTcont被通過轉(zhuǎn)換插座SOCKET連接到普通PROM寫入器PRW。該轉(zhuǎn)換插座SOCKET具有I/O端口PORTdata、PORTaddr和PORTcont的端子結(jié)構(gòu)以及標(biāo)準(zhǔn)存儲器的端子結(jié)構(gòu)。該相同功能的端子被在內(nèi)部相互連接。
相對較大量的信息可以通過在微計算機(jī)1安裝在一個板上，即一個系統(tǒng)上，之前使用PROM寫入器PRW來初始寫入數(shù)據(jù)或程序而由普通PROM寫入器PRW有效地進(jìn)行寫入。
由CPU控制寫入控制程序圖3示出用于通過CPU控制對閃存6的改寫的微計算機(jī)的示意圖。要由CPU2所執(zhí)行的改寫控制程序最初被普通PROM寫入器PRW寫入在閃存6中或者被保存在ROM4中。微計算機(jī)1被安裝在一個預(yù)定系統(tǒng)上，其也被稱為在機(jī)載狀態(tài)。該I/O端口11a至11i和SCI8連接到該總線和系統(tǒng)上的外部電路。在這個狀態(tài)中，當(dāng)通過模式端MD0至MD2指定第一操作模式并且系統(tǒng)控制器14識別該模式時，CPU2根據(jù)已經(jīng)寫入在閃存6中的寫入控制程序或保存在ROM4中的改寫控制程序在閃存6中的改寫或擦除和寫入數(shù)據(jù)。
假設(shè)該改寫控制程序和傳送控制程序被預(yù)先寫入在閃存6的預(yù)定存儲區(qū)域中。當(dāng)?shù)谝徊僮髂Ｊ奖恢付〞r，CPU2執(zhí)行傳送控制程序，并且把該改寫控制程序傳送到RAM5。在傳送完成之后，CPU2的處理被分支轉(zhuǎn)移到執(zhí)行在RAM5上的改寫控制程序，以在閃存6上執(zhí)行擦除和寫入(包括檢驗)操作。當(dāng)改寫控制程序被保存在ROM4上，該傳送控制程序是不必要的。當(dāng)?shù)谝徊僮髂Ｊ奖恢付〞r，該CPU2順序地執(zhí)行保存在ROM4中的改寫控制程序，以在該閃存6上執(zhí)行擦除和寫入。
在CPU的控制下的寫入被應(yīng)用于在操作安裝有微計算機(jī)1的系統(tǒng)時調(diào)整數(shù)據(jù)的情況，以及應(yīng)用于在微計算機(jī)1被安裝在該系統(tǒng)上的狀態(tài)下(機(jī)載狀態(tài))作為防止程序中的缺陷而必須改變數(shù)據(jù)或程序、伴隨著系統(tǒng)的升級而改變程序等等的情況中。按照這種方式，閃存6可以被改寫而不從該系統(tǒng)上卸下該微計算機(jī)1。
閃存(Flash Memory)圖4為示出用于閃存6的分離柵極結(jié)構(gòu)的非易失性存儲單元(在下文中也簡稱為存儲單元)的一個例子的示意垂直截面。一個非易失性存儲單元21在形成于硅晶片中的p型阱區(qū)22中具有用于存儲信息的第一MOS型晶體管部分23和用于選擇第一晶體管部分23的第二MOS型晶體管部分(選擇MOS晶體管部分)24。該第一晶體管部分23具有一個n型擴(kuò)散層(n型雜質(zhì)區(qū))30作為連接到源線的源線電極、作為絕緣電荷存儲層的電荷存儲區(qū)域(例如，氮化硅膜)31、置于該電荷存儲區(qū)域31的表面和背面上的絕緣膜(例如，氧化硅膜)32和33、用于在寫入和擦除時施加高電壓的存儲器柵極(例如，n型多晶硅層)34、以及用于保護(hù)該存儲器柵極的氧化膜(例如氧化硅膜)35。該絕緣膜32具有5nm的厚度，該電荷存儲區(qū)域31具有10nm的厚度(在氧化硅膜中轉(zhuǎn)化)，以及氧化膜33具有3nm的厚度。該第二晶體管部分24具有作為連接到位線的位線電極的n型擴(kuò)散層(n型雜質(zhì)區(qū))36、柵絕緣膜(例如，氧化硅膜)37、控制柵極(例如，n型多晶硅層)38、以及用于絕緣控制柵極38和存儲器柵極34的絕緣膜(例如，氧化硅膜)29。該選擇MOS晶體管部分24的柵氧化膜具有與作為CPU2為代表的邏輯部分的一個部件的MOS晶體管的柵氧化膜相同的厚度。
當(dāng)在第一MOS型晶體管部分23中的電荷存儲區(qū)域31和置于電荷存儲區(qū)域31的表面和背面上的絕緣膜32和33(其將被稱為存儲器柵極絕緣膜31、32和33)的總厚度為tm，該控制柵極38的柵絕緣膜37的厚度為tc，并且在控制柵極38和電荷存儲區(qū)域31之間提供的絕緣膜的厚度為ti，滿足關(guān)系tc＜tm≤ti。由于在柵絕緣膜37和存儲器柵極絕緣膜31、32和33中的尺寸變化，第二晶體管部分24的絕緣耐壓值比第一晶體管部分23的耐壓值更低。
在位線電極36的部分中“漏”字表示該位線電極36在數(shù)據(jù)讀取操作中作為晶體管的漏極，并且在擴(kuò)散層30的部分中的“源”字表示擴(kuò)散層30在數(shù)據(jù)讀取操作中作為晶體管的源極。擦除/寫入操作中，該漏極和源極的功能可以互換。
圖5為代表性地示出圖4的非易失性存儲單元的特性的示意圖。圖5示出在一個層級位線結(jié)構(gòu)中的非易失性存儲單元21的連接形式。該位線電極36連接到子位線BL(在下文中，也簡稱為位線BL)，擴(kuò)散層30連接到源線SL，該存儲器柵極34連接到一個存儲器柵極控制線ML，并且該控制柵極38連接到控制柵極控制線CL。該位線BL通過n溝道型開關(guān)MOS晶體管(ZMOS)39連接到主位線(也稱為全局位線)GL。盡管未示出，但是多個非易失性存儲單元21連接到該子位線BL，并且多個位線BL中的每個位線通過ZMOS39連接到一條主位線GL。
圖5代表性地示出用于驅(qū)動控制柵極控制線CL的第一驅(qū)動器(字驅(qū)動器)41、用于驅(qū)動存儲器柵極控制線ML的第二驅(qū)動器42、用于開關(guān)驅(qū)動ZMOS39的的第三驅(qū)動器(Z驅(qū)動器)43、以及用于驅(qū)動源線SL的第四驅(qū)動器44。該驅(qū)動器42和44采用高耐壓MOS驅(qū)動器的形式，使用具有高柵絕緣耐壓的MOS晶體管。該驅(qū)動器41和43由使用具有相對較低柵絕緣耐壓的MOS晶體管的驅(qū)動器所構(gòu)成。例如，每個驅(qū)動器41和43可以通過使用由CPU2所代表的邏輯部分的相同MOS晶體管所構(gòu)成。
在一個寫入操作中，其中相對較高的閾值電壓被設(shè)置在非易失性存儲單元21的第一晶體管部分23中，例如存儲器柵極電壓Vmg和源線電壓Vs被設(shè)置為高電壓，施加1.5V的電壓作為控制柵極電壓Vcg，0.8V的電壓被設(shè)置用于寫入選擇位線，并且1.5V的電壓被設(shè)置到寫入不選擇的位線。寫入選擇的位線的第二晶體管部分24被導(dǎo)通，以把來自擴(kuò)散層30的電流通向位線電極36。這個足以把在控制柵極38側(cè)上的電荷存儲區(qū)域31周圍產(chǎn)生的熱電子存儲到電荷存儲區(qū)域31中。在通過使用作為幾微安至幾十微安的恒定電流的寫入電流寫入信息的情況中，寫入選擇的位線的電勢不限于地電勢。這足以施加上述大約0.8V的電壓，并且使溝道電流通過。在寫入操作中，對于n溝道型存儲單元，擴(kuò)散層30作為一個漏區(qū)，并且擴(kuò)散層36作為一個源區(qū)。該寫入方式是把熱電子注入到源區(qū)側(cè)。
在擦除操作中，其中相對較小的閾值電壓被設(shè)置在第一晶體管部分23中，例如施加一個高電壓，作為存儲器柵極電壓Vmg，以把在電荷存儲區(qū)域31中保存的電子釋放到存儲器柵極34。在此時，該電路的地電勢被施加到擴(kuò)散層30。該第二晶體管部分24可以被設(shè)置為導(dǎo)通狀態(tài)。
從在第一晶體管部分23上的寫入/擦除操作可以看出，可以實現(xiàn)本發(fā)明而不把高電壓施加到控制柵極控制線CL和位線BL。這保證第二晶體管部分24的柵極耐壓可以相對較低。ZMOS39不需要具有高耐壓。
盡管沒有限制，但是如圖6中所示，第一晶體管部分23在閾值電壓被設(shè)置為較低的擦除狀態(tài)中是耗盡型的，并且第一晶體管部分23在閾值電壓被設(shè)置為較高的寫入狀態(tài)中是增強(qiáng)型的。在圖6的擦除/寫入狀態(tài)中，該電路的地電壓可以在讀取操作中被施加到存儲器柵極34。另外，在增加讀取操作的速度的情況中，例如，電源電壓Vdd可以被施加到存儲器柵極34。另一方面，在把第一晶體管部分23設(shè)置在如圖7中所示的增強(qiáng)型的擦除和寫入狀態(tài)的情況中，例如電源電壓Vdd被在讀取操作中施加到存儲器柵極34。
在圖6的閾值狀態(tài)中，在讀取圖5的非易失性存儲單元21的操作中，源線電壓Vs被設(shè)置為0V，存儲器柵極電壓Vmg被設(shè)置為1.5V，并且要被選擇用于讀取的控制柵極電壓Vcg被設(shè)置為1.5V的選擇電平。當(dāng)?shù)诙w管部分24被導(dǎo)通時，根據(jù)電流是否基于第一晶體管部分23的閾值電壓狀態(tài)而流動，讀取存儲在位線BL中的信息。第二晶體管部分24具有比第一晶體管部分23的柵極絕緣耐壓更低的柵極絕緣耐壓和相對較薄的柵氧化膜厚度。結(jié)果，與形成具有高耐壓的用于存儲信息的MOS晶體管和用于選擇的MOS晶體管的情況相比，整個非易失性存儲單元21的電流源性能可以制作得相對較高，并且可以增加數(shù)據(jù)讀取速度。
盡管未示出，但是在非易失性存儲單元21的讀取操作中，電流的方向可以與正向方向相反。
圖8為示出圖5的非易失性存儲單元的寫入操作的器件截面視圖。在該圖的寫入電壓的狀態(tài)中，6V的溝道被形成為接近于緊接著在電荷存儲區(qū)域31之下的控制柵極38，并且緊接著在控制柵極38之下的溝道具有0V。利用該結(jié)構(gòu)，緊接著在電荷存儲區(qū)域31的控制柵極38側(cè)之下形成強(qiáng)電場，熱電子被產(chǎn)生并且存儲在電荷存儲區(qū)域31中。由于緊接著在控制柵極38之下的溝道具有0V，該控制柵極38的柵絕緣膜37的厚度被保證相同或者基本上與例如不需要具有高耐壓的邏輯電路的多個MOS晶體管相同。在減小電流的情況中，緊接著在控制柵極38之下的溝道約具有0.8V。
緊接著在控制柵極38之下的電壓在寫入操作中不變?yōu)?V的原因是例如擴(kuò)散層這樣的高濃度雜質(zhì)區(qū)不形成在阱區(qū)22中的位線電極36和擴(kuò)散層30之間。如果形成擴(kuò)散層，則在寫入時的源電壓被傳送到擴(kuò)散層。結(jié)果，需要使得在選擇MOS晶體管部分中的柵絕緣膜變厚，并且變得難以實現(xiàn)高速讀取。
圖9示出根據(jù)本發(fā)明的非易失性存儲單元1的另一個垂直截面結(jié)構(gòu)。還可以把電荷存儲區(qū)域31和存儲器柵極34置于控制柵極38附近，并且使用存儲器柵極34作為側(cè)壁柵極。盡管未示出，但是對于電荷存儲區(qū)域31，不限于采用被例如氮化硅膜這樣的絕緣膜所覆蓋的電荷俘獲絕緣膜，而是可以采用由絕緣膜所覆蓋的導(dǎo)電浮置柵極(例如，多晶硅電極)、由絕緣膜所覆蓋的導(dǎo)電顆粒層等等。該導(dǎo)電顆粒層例如可以由多晶硅的納米顆粒所構(gòu)成。
圖10為示出一個閃存6的一般結(jié)構(gòu)。存儲器陣列50具有參照圖5所述的層級位線結(jié)構(gòu)，并且具有非易失性存儲單元21。一個驅(qū)動電路(DRV)51是包括驅(qū)動器41和43的電路塊，并且選擇一個驅(qū)動器來根據(jù)來自X地址解碼器(XDCR)53的地址解碼信號執(zhí)行輸出操作。一個驅(qū)動器電路(DRV)52具有驅(qū)動器42和44，并且選擇一個驅(qū)動器來根據(jù)控制柵極控制線CL的狀態(tài)等等來執(zhí)行輸出操作。一個讀出放大電路和寫入控制電路58連接到全局位線GL。該讀出放大電路放大讀到全局位線GL的數(shù)據(jù)，并且鎖存該數(shù)據(jù)。該寫入控制電路鎖存要在寫入操作中提供到該全局位線的寫入控制信息。該讀出放大電路和寫入控制電路58被通過Y選擇電路(YG)59連接到數(shù)據(jù)輸入/輸出緩沖器(DTB)60，并且可以與包含在內(nèi)部總線16中的數(shù)據(jù)總線DBUS相接。在讀取操作中，Y選擇電路(YG)59根據(jù)從Y地址解碼器(YDCR)54輸出的地址解碼信號選擇鎖存在讀出放大器電路中的數(shù)據(jù)。所選擇的讀出數(shù)據(jù)可以被通過數(shù)據(jù)輸入/輸出緩沖器60輸出到外部。在寫入操作中，該Y選擇電路59選擇來自數(shù)據(jù)輸入/輸出緩沖器60的寫入數(shù)據(jù)所對應(yīng)的一條全局位線，并且使得該寫入控制電路鎖存該寫入數(shù)據(jù)。
一個地址信號被從地址總線ABUS提供到一個地址緩沖器55，并且被從地址緩沖器55提供到X地址解碼器53和Y地址解碼器54。由電壓產(chǎn)生電路(VS)57根據(jù)外部電源Vdd和Vss產(chǎn)生讀取、擦除和寫入操作所需的操作功率。例如，在圖5中所示的寫入操作電壓假設(shè)為如下Vdd＝1.5V、VCCE＝16V、VCCP＝13V和VCCD＝6V。
控制電路(CONT)56執(zhí)行閃存6的讀取操作、擦除操作和寫入操作的控制次序和根據(jù)設(shè)置在控制寄存器64中的控制信息切換操作電源的控制。切換操作電源的控制是用于根據(jù)圖5的操作模式以及根據(jù)讀取操作、擦除操作或?qū)懭氩僮鬟m當(dāng)?shù)厍袚Q驅(qū)動器41和44的操作電源的控制。
由修復(fù)信息修復(fù)缺陷在圖10中，從系統(tǒng)控制器14輸出的控制信號20被提供到控制電路56，作為微計算機(jī)1的復(fù)位處理的一部分。該控制電路56響應(yīng)控制信號20的指令執(zhí)行讀取存儲器陣列50中的特定區(qū)域6A的操作，并且把修復(fù)信息18a和18b以及調(diào)整信息19a和19b裝載到寄存器17中。裝載到寄存器17中的修復(fù)信息18a和18b調(diào)整信息19a和19b由與時鐘信號同步的相應(yīng)電路6、5、13和9的寄存器鎖存。從寄存器17到相應(yīng)電路的信號路徑由一條專用信號線所構(gòu)成，但是不限于此?？梢允褂脙?nèi)部總線16來取代該專用信號線。
圖11示出用于在閃存6的冗余修復(fù)的電路結(jié)構(gòu)的一個例子。該存儲器陣列50被分為多個存儲塊MBLK，作為普通存儲區(qū)域，并且具有一個冗余存儲塊RBLK，作為一個冗余存儲區(qū)域，用該冗余存儲區(qū)域代替在該普通存儲塊MBLK單元上的一個缺陷區(qū)域。每個普通存儲塊MBLK和冗余存儲塊RBLK具有如圖10中所示的存儲器陣列。該特定區(qū)域6A被分配到預(yù)定普通存儲塊MBLK。對于每個普通存儲塊MBLK和冗余存儲塊RBLK，設(shè)置該驅(qū)動器電路51和52。該X地址解碼器(XDCR)53具有對應(yīng)于每個普通存儲塊MBLK的一個地址解碼器ADC和修復(fù)解碼器RDC，以及對應(yīng)于冗余存儲塊RBLK的冗余地址解碼器RADC和地址比較器ACMP。
從寄存器70輸出的修復(fù)信息18a被提供到修復(fù)解碼器RDC。該修復(fù)信息18a包括修復(fù)使能信息和修復(fù)地址信息。在微計算機(jī)1的復(fù)位處理中，修復(fù)信息18a最初被從寄存器17裝載。該修復(fù)解碼器RDC解碼該修復(fù)信息，并且當(dāng)修復(fù)使能信息表示一個使能狀態(tài)時，解碼由該修復(fù)地址信息所指定的存儲塊。例如，當(dāng)普通存儲塊MBLK的數(shù)目為16個并且冗余存儲塊RBLK的數(shù)目為1個時，該修復(fù)解碼器RDC解碼4位的修復(fù)地址信息，并且當(dāng)檢測到其自身的普通存儲塊MBLK被指定時，使得對應(yīng)于其自身的地址解碼器ADC無效。該修復(fù)地址信息對應(yīng)于一個地址信號的高位。該地址比較器ACMP把修復(fù)地址信息與該地址信號的高位相比較，并且當(dāng)它們相互一致時，使得冗余地址解碼器RADC有效。除了用于地址解碼器ADC的地址信號的高位(修復(fù)地址信息的位數(shù))之外，該冗余地址解碼器RADC具有一個地址解碼邏輯。因此，由該修復(fù)信息所指定的普通存儲塊MBLK可以用冗余存儲塊RBLK所代替。
利用該結(jié)構(gòu)，不需要用于一個電熔絲或激光熔絲的編程來指定要被修復(fù)的對象。因此，可以提高該缺陷修復(fù)的修復(fù)效率。
盡管未示出，還可以類似地執(zhí)行由修復(fù)信息對RAM5的缺陷修復(fù)。
這足以根據(jù)在制造微計算機(jī)1的處理過程中進(jìn)行的器件測試的結(jié)果獲得修復(fù)信息。在最初把修復(fù)信息寫入到特定區(qū)域6A時，通過在第二模式中使用EPROM寫入器而完成該操作。在微計算機(jī)1被安裝在該系統(tǒng)上之后，在出現(xiàn)缺陷時，在剩余有可以用于修復(fù)的冗余結(jié)構(gòu)的情況中，該修復(fù)信息可以以第一模式在板上改寫。
由調(diào)整信息調(diào)節(jié)特性圖12示出電源電路13的一個例子。該電源電路13鎖存調(diào)整信息19a，作為用于確定指定在電壓調(diào)整寄存器75中的內(nèi)部電源電壓Vdd的電平的參考電壓。響應(yīng)一個復(fù)位指令，按照類似于修復(fù)信息的初始裝載的方式，該調(diào)整信息19a最初被從閃存6通過寄存器17裝載到寄存器75中。
內(nèi)部電壓Vdd被從由一個n溝道型MOS晶體管M5和一個電阻元件R5所構(gòu)成的源跟隨器電路輸出。晶體管M5的導(dǎo)電性是由一個運算放大器AMP2所控制的負(fù)反饋。該電壓Vdd被設(shè)置為與控制電壓VDL1相等的邏輯。控制電壓VDL1被從由n溝道型MOS晶體管M4和電阻元件R0至R4所構(gòu)成的源跟隨器電路輸出。該晶體管4的導(dǎo)電性是由運算放大器AMP1所控制的負(fù)反饋。該反饋系統(tǒng)構(gòu)成一個具有開關(guān)MOS晶體管M0至M3的調(diào)節(jié)電路，其可以通過電阻器R0至R4選擇電阻分壓比。開關(guān)MOS晶體管M0至M3中的任何一個由用于解碼2位電壓調(diào)整信息19a的解碼器DEC1所選擇。按照這種方式產(chǎn)生的反饋電壓與通過運算放大器AMP1由參考電壓產(chǎn)生電路VGE1所產(chǎn)生的參考電壓相比較。該運算放大器AMP1執(zhí)行負(fù)反饋控制，使得控制電壓VDL1變?yōu)榕c參考電壓Vref相等。
當(dāng)由于制造工藝的影響導(dǎo)致電源電路13的器件特性相對較大地改變時，由解碼器DEC1所選擇的電阻分壓比被改變，使得控制電壓VDL1位于設(shè)計數(shù)值的所需范圍內(nèi)。用于該目的的信息可以預(yù)先從通過器件測試所掌握的電路特性來獲得。如上文所述，足以最初在EPROM寫入器模式等等中在閃存6內(nèi)的特定區(qū)域6A內(nèi)寫入信息。當(dāng)微計算機(jī)1被復(fù)位時，電壓調(diào)整信息19a被最初從閃存6裝載到電壓調(diào)整寄存器75。
按照這種方式，可以改進(jìn)調(diào)節(jié)電路特性的效率，而不需要用于電熔絲或激光熔絲來調(diào)節(jié)電路特性的編程。
盡管未示出，通過調(diào)整信息19b對A/D轉(zhuǎn)換器9的轉(zhuǎn)換特性調(diào)節(jié)還可以按照類似上述方式來執(zhí)行。
盡管在此已經(jīng)根據(jù)該實施例描述由本發(fā)明人所獲得的方法，但是，顯然本發(fā)明不限于該實施例，而是在不脫離其主旨的情況下可以有各種改變。
例如，在非易失性存儲單元的閾值電壓狀態(tài)和寫入/擦除狀態(tài)之間的對應(yīng)關(guān)系可以與上述方式相反地確定。非易失性存儲單元的低閾值電壓狀態(tài)不一定由耗盡型來設(shè)置，而且可以由增強(qiáng)型來設(shè)置。該寫入、擦除和讀取的操作電壓不限于在圖5中的描述，而是可以適當(dāng)?shù)馗淖儭?br> 該擦除操作不限于把在電荷存儲區(qū)域31中的電子釋放到存儲器柵極34的形式。在擦除操作中的電場的方向可以反向，并且在電荷存儲區(qū)域31中的電子可以被釋放到阱區(qū)22。
位線可能不采用對于全局位線的層級結(jié)構(gòu)，而是可以連接到一個讀出放大器或?qū)懭腚娐贰?br> 在非易失性存儲單元的ONO結(jié)構(gòu)中的厚度可以是與溝道區(qū)側(cè)相距3nm(納米)、26.5nm和0nm的組合或者5nm、10nm和3nm的組合。
內(nèi)置于微計算機(jī)中的外圍電路不限于上述實施例中所述的情況，而是可以適當(dāng)?shù)馗淖儭?br> 上文已經(jīng)描述把由本發(fā)明人所實現(xiàn)的本發(fā)明主要應(yīng)用于作為本發(fā)明的背景領(lǐng)域的微計算機(jī)上。但是本發(fā)明不限于此，而是可以廣泛地應(yīng)用于各種半導(dǎo)體數(shù)據(jù)處理器，例如系統(tǒng)在片LSI等等。
下面簡單地描述由在本說明書中公開的一個代表性發(fā)明所獲得的效果。
可以從存儲在該在片非易失性存儲器中的讀取信息的路徑消除有損于高速度的厚的高耐壓MOS晶體管。
可以高速地從在片非易失性存儲器讀取所存儲的信息。
不需要用于電熔絲或激光熔絲的編程來指定要被修復(fù)的對象，從而可以提高修復(fù)缺陷的效率。
不需要用于電熔絲或激光熔絲的編程來調(diào)節(jié)電路特性，從而可以提高調(diào)節(jié)電路特性的效率。
在一個數(shù)據(jù)處理器被安裝在一個系統(tǒng)上之前，程序、修復(fù)信息等等可以被有效地寫入在該非易失性存儲器中。另外，在數(shù)據(jù)處理器被安裝在該系統(tǒng)上之后，可以在片地改寫在該非易失性存儲器中的程序、修復(fù)信息等等。
權(quán)利要求
1.一種在半導(dǎo)體基片上的數(shù)據(jù)處理器，其中包括包含非易失性存儲器和中央處理單元的多個內(nèi)部電路，其中該非易失性存儲器包括一個存儲器陣列，其中包含電可擦除和可寫入的非易失性存儲單元，每個非易失性存儲單元包括柵絕緣膜、用于存儲信息并且在該柵絕緣膜上的電荷存儲絕緣膜、在該電荷存儲絕緣膜上的存儲器柵極，其中該存儲器陣列包括特定的存儲區(qū)域，其能夠響應(yīng)一個復(fù)位指令而讀取存儲在該存儲單元中的數(shù)據(jù)，以及其中從所述特定存儲區(qū)域讀出的數(shù)據(jù)是用于利用在預(yù)定內(nèi)部電路中的冗余存儲區(qū)域替換在預(yù)定內(nèi)部電路中的正常存儲區(qū)域的修復(fù)信息。
2.一種在半導(dǎo)體基片上的數(shù)據(jù)處理器，其中包括包含非易失性存儲器和中央處理單元的多個內(nèi)部電路，其中該非易失性存儲器包括一個存儲器陣列，其中包含電可擦除和可寫入的非易失性存儲單元，每個非易失性存儲單元包括柵絕緣膜、用于存儲信息并且在該柵絕緣膜上的電荷存儲絕緣膜、在該電荷存儲絕緣膜上的存儲器柵極，其中該存儲器陣列包括特定的存儲區(qū)域，其能夠響應(yīng)一個復(fù)位指令而讀取存儲在該存儲單元中的數(shù)據(jù)，以及其中從所述特定存儲區(qū)域讀出的數(shù)據(jù)是用于調(diào)節(jié)預(yù)定內(nèi)部電路的特性的調(diào)整信息。
3.一種在半導(dǎo)體基片上的數(shù)據(jù)處理器，其中包括包含非易失性存儲器和中央處理單元的多個內(nèi)部電路，其中該非易失性存儲器包括一個存儲器陣列，其中包含電可擦除和可寫入的非易失性存儲單元，每個非易失性存儲單元包括柵絕緣膜、用于存儲信息并且在該柵絕緣膜上的電荷存儲絕緣膜、在該電荷存儲絕緣膜上的存儲器柵極，以及其中該數(shù)據(jù)處理器包括一個操作模式信號的輸入端，該信號用于有選擇地指定允許預(yù)定內(nèi)部電路控制存儲在所述非易失性存儲器中的信息的改寫的第一模式或者允許連接到該數(shù)據(jù)處理器的外部設(shè)備控制該改寫的第二模式。
4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理器，其中該非易失性存儲單元包括用于存儲信息的第一晶體管部分和用于選擇該第一晶體管部分的第二晶體管部分，其中該第一晶體管部分是MONOS類型，包括該電荷存儲絕緣膜和存儲器柵極，以及其中該第二晶體管部分是MOS類型。
5.根據(jù)權(quán)利要求4所述的數(shù)據(jù)處理器，其中該第一晶體管部分的溝道區(qū)和第二晶體管部分的溝道區(qū)彼此相鄰，以及其中該第二晶體管部分的柵絕緣耐壓值低于第一晶體管部分的柵絕緣耐壓值。
6.根據(jù)權(quán)利要求4所述的數(shù)據(jù)處理器，其中該第一晶體管部分的溝道區(qū)和第二晶體管部分的溝道區(qū)彼此相鄰，以及其中該第二晶體管部分的柵絕緣膜具有與作為中央處理單元的一個部件的MOS類型的晶體管的柵絕緣膜相同的厚度。
7.根據(jù)權(quán)利要求5所述的數(shù)據(jù)處理器，其中該第一晶體管部分包括連接到源線的源線電極、連接到存儲器柵極控制線的存儲器柵極、以及直接置于該存儲器柵極之下的電荷存儲絕緣膜，以及其中該第二晶體管部分包括連接到位線的位線電極以及連接到控制柵極控制線的控制柵極。
8.根據(jù)權(quán)利要求7所述的數(shù)據(jù)處理器，進(jìn)一步包括能夠把該位線耦合到一個全局位線的開關(guān)MOS晶體管，其中該開關(guān)MOS晶體管的柵氧化膜比第一晶體管部分的柵氧化膜更薄。
9.根據(jù)權(quán)利要求8所述的數(shù)據(jù)處理器，其中包括用于驅(qū)動控制柵極控制線的第一驅(qū)動器；用于驅(qū)動存儲器柵極控制線的第二驅(qū)動器；用于把該開關(guān)MOS晶體管驅(qū)動為導(dǎo)通狀態(tài)的第三驅(qū)動器；以及用于驅(qū)動該源線的第四驅(qū)動器，其中該第一和第三驅(qū)動器使用第一電壓作為一個工作電源，并且第二和第四驅(qū)動器使用比該第一電壓更高的一個電壓作為工作電源。
10.根據(jù)權(quán)利要求9所述的數(shù)據(jù)處理器，其中進(jìn)一步包括控制電路，在增加所述第一晶體管部分的閾值電壓時，用于把第一驅(qū)動器的工作電源設(shè)置為第一電壓，把該第四驅(qū)動器的工作電源設(shè)置為比第一電壓更高的第二電壓，把該第二驅(qū)動器的工作電源設(shè)置為比該第二電壓更高的第三電壓，并且使得熱電子從位線電極側(cè)注入到電荷存儲區(qū)域中。
11.根據(jù)權(quán)利要求10所述的數(shù)據(jù)處理器，其中在降低該第一晶體管部分的閾值電壓時，該控制電路把該第二驅(qū)動器的工作電源設(shè)置為比第三電壓更高的第四電壓，并且把來自該電荷存儲區(qū)域的電子釋放到存儲器柵極。
12.根據(jù)權(quán)利要求11所述的數(shù)據(jù)處理器，其中其閾值被設(shè)置為較低的第一晶體管部分是耗盡型的，并且其閾值電壓被設(shè)置為較高的第一晶體管部分是增強(qiáng)型的。
13.一種在半導(dǎo)體基片上的數(shù)據(jù)處理器，其中包括包含非易失性存儲器和中央處理單元的多個內(nèi)部電路，以及操作模式信號的輸入端，該信號用于有選擇地指定允許第一內(nèi)部電路控制存儲在該非易失性存儲器中的信息的改寫的第一模式或者允許連接到該數(shù)據(jù)處理器的外部設(shè)備控制該改寫的第二模式，其中該非易失性存儲器包括一個存儲器陣列，其中包含電可擦除和可寫入的非易失性存儲單元，每個非易失性存儲單元包括柵絕緣膜、用于存儲信息并且在該柵絕緣膜上的電荷存儲絕緣膜、在該電荷存儲絕緣膜上的存儲器柵極，其中該存儲器陣列包括特定存儲區(qū)域，其能夠響應(yīng)一個復(fù)位指令而讀取存儲在該存儲單元中的數(shù)據(jù)，以及其中從所述特定存儲區(qū)域讀出的數(shù)據(jù)包括用于利用在第二內(nèi)部電路中的冗余存儲區(qū)域替換在第二內(nèi)部電路中的正常存儲區(qū)域的修復(fù)信息，以及用于調(diào)節(jié)第三內(nèi)部電路的特性的調(diào)整信息。
全文摘要
本發(fā)明提供一種數(shù)據(jù)處理器，其實現(xiàn)在片非易失性存儲器的高速讀取和改進(jìn)缺陷修復(fù)效率。對于一個非易失性存儲器，采用這樣的非易失性存儲單元，其分別具有包括ONO結(jié)構(gòu)的存儲器晶體管部分和用于選擇該存儲器晶體管部分的選擇晶體管部分的分離柵極結(jié)構(gòu)。該選擇晶體管部分的柵極耐壓值可以低于該存儲器晶體管部分的柵極耐壓值，使得它能夠方便地增加讀取速度。可以由該數(shù)據(jù)處理器的復(fù)位結(jié)構(gòu)所讀取的特定存儲區(qū)域被分配到該非易失性存儲器中的存儲區(qū)域，并且修復(fù)信息等等被存儲在該特定存儲區(qū)域中。傳送修復(fù)信息的內(nèi)部電路把由該復(fù)制信息所指示的正常存儲區(qū)域替換為冗余存儲區(qū)域。因此，不需要用于電熔絲和激光熔絲的編程來指定要被修復(fù)的對象。
文檔編號G11C16/02GK1542853SQ20041003294
公開日2004年11月3日 申請日期2004年4月16日 優(yōu)先權(quán)日2003年4月18日
發(fā)明者千葉勝一郎, 奧村浩司, 田中利廣, 司, 廣 申請人:株式會社瑞薩科技