專利名稱：：半導體存儲裝置的制作方法
技術領域：
：本發(fā)明涉及半導體存儲裝置，特別涉及具有數(shù)據(jù)掩碼功能與數(shù)據(jù)線移位冗余功能的半導體存儲裝置。
背景技術：
：近年來，在高集成的半導體存儲裝置中，采用一種不可缺少的技術，即利用冗余單元置換不良單元的冗余技術。特別在混裝型DRAM(動態(tài)隨機存取存儲器)中，采用通過用相鄰的內(nèi)部數(shù)據(jù)線置換不良的內(nèi)部數(shù)據(jù)線來補救不良單元的、稱為數(shù)據(jù)線移位冗余的技術(例如參看非專利文獻1)。非專利文獻1“Dynamicallyshift-switcheddatalineredundancysuitableforDRAMmacrowithwidedatabus”，Namekawa，Tetal，1999SymposiumonVLSICircuits.DigestofPapers，P.P.149-52。為了說明上述的數(shù)據(jù)線移位冗余功能，圖5示出DRAM的主要部分的構成。此外，為簡化說明，這里以每1單元陣列設置16條輸入、輸出數(shù)據(jù)線的情況為例來說明。而且輸入、輸出數(shù)據(jù)線中只示出輸入數(shù)據(jù)線DI[i](i＝0，1，2，…，15)，輸出數(shù)據(jù)線由于與輸入數(shù)據(jù)線DI[i]相同連接，故省略之。圖5(a)中，某單元陣列100的輸入數(shù)據(jù)線DI～[5]各自通過移位開關電路塊(數(shù)據(jù)線移位電路)101，接到讀出放大器寫入電路(SA寫入電路)102。各SA寫入電路102當寫入信號WE有效時，就將輸入數(shù)據(jù)線DI～[15]的各數(shù)據(jù)(“H/L”)寫入到互補的信號線即內(nèi)部數(shù)據(jù)線DQt/c[p](p＝1，2，…，15)。這樣，在“無不良數(shù)據(jù)線”時，各輸入數(shù)據(jù)線DI～[15]分別接到對應的內(nèi)部數(shù)據(jù)線DQt/c～[15]。與之不同的是，如圖5(b)所示那樣，內(nèi)部數(shù)據(jù)線DQt/c[2]不良(圖中的×)時，應與之連接的輸入數(shù)據(jù)線DI[2]利用移位開關電路塊101被接到內(nèi)部數(shù)據(jù)線DQt/c[1]。其相鄰的輸入數(shù)據(jù)線DI[1]接到內(nèi)部數(shù)據(jù)線DQt/c，另外相鄰的輸入數(shù)據(jù)線DI被接到相鄰的另一單元陣列100-1的內(nèi)部數(shù)據(jù)線DQt/c[15(-1)]。這樣，輸入數(shù)據(jù)線DI～[2]由移位開關電路塊101逐1移位，分別被接到內(nèi)部數(shù)據(jù)線DQt/c[p-1]上。又，內(nèi)部數(shù)據(jù)線DQt/c[9]不良時，應與之連接的輸入數(shù)據(jù)線DI[9]利用移位開關電路塊101被接到內(nèi)部數(shù)據(jù)線DQt/c[10]。其相鄰的輸入數(shù)據(jù)線DI[10]接到內(nèi)部數(shù)據(jù)數(shù)DQt/c[11]，…，其相鄰的輸入數(shù)據(jù)線DI[15]被接到相鄰的另一單元陣列100+1的內(nèi)部數(shù)據(jù)線DQt/c上。這樣，輸入數(shù)據(jù)線DI[9]～[15]由移位開關電路塊101逐1移位，分別被接到內(nèi)部數(shù)據(jù)線DQt/c[p+1]上。這樣，輸入數(shù)據(jù)線DI[i]利用移位開關電路塊101移位，分別被接到不良的內(nèi)部數(shù)據(jù)線DQt/c[p]的相鄰的正常的內(nèi)部數(shù)據(jù)線DQt/c[p+1]或DQt/c[p-1]，由此，實現(xiàn)了通過不良的內(nèi)部數(shù)據(jù)線的置換來對不良單元進行補救(數(shù)據(jù)線移位冗余)。為說明上述的數(shù)據(jù)掩碼功能，圖6示出DRAM單元的周邊部分的構成。為簡化說明，這里以1個DRAM單元為例進行說明。輸入、輸出數(shù)據(jù)線(輸入數(shù)據(jù)線DI[i]/輸出數(shù)據(jù)線D0[i])通過上述移位開關電路塊101，連接到SA寫入電路102。寫入信號WE和讀出信號RE供給SA寫入電路102。此外，SA寫入電路102上還連接是互補信號線的內(nèi)部數(shù)據(jù)線DQt/c[p]。通過使寫入信號WE為有效，輸入數(shù)據(jù)線DI[i]的數(shù)據(jù)(“H/L”)被寫入內(nèi)部數(shù)據(jù)線DQt/c[p]。另外，通過使讀出信號RE為有效，內(nèi)部數(shù)據(jù)線DQt/c[p]的數(shù)據(jù)(“H/L”)被寫入輸出數(shù)據(jù)線DO[i]。在內(nèi)部數(shù)據(jù)線DQt/c[p]上通過列選擇晶體管201、201連接有是互補信號線的位線BLt/c[k]。列選擇信號線CSL[j]連接到選擇晶體管201、201的各柵極。通過使列選擇信號線CSL[j]為有效，內(nèi)部數(shù)據(jù)線DQt/c[p]與位線BLt/c[k]電氣連接。在位線BLt/c[k]上接有讀出放大器(SA)202。讀出放大器202具有將從存儲器單元(DRAM單元)203讀出的數(shù)據(jù)進行放大、或者將寫入存儲器單元203用的數(shù)據(jù)進入放大的作用。存儲器單元203由存儲器單元晶體管203a與存儲器單元電容器203b組成。存儲器單元晶體管203a的源極連接到位線BLt/c[k]的某一條線。該例中，示出存儲器單元晶體管203a的源極接到位線BLt[k]的例子。存儲器單元晶體管203a的漏極連接到存儲器單元電容器203b的一節(jié)點(存儲節(jié)點)。存儲器單元晶體管203a的柵極連接到字線WL[m]。通過使字線WL[m]為有效，接到該字線WL[m]上的單元203被選中(訪問)。這樣，將選擇單元203連接到SA202，進行數(shù)據(jù)的讀出或寫入。此外，存儲器單元電容器203b的另一節(jié)點連接到所謂VPL電位。這里，連接到上述SA寫入電路102的數(shù)據(jù)掩碼信號線DM[n]是實現(xiàn)數(shù)據(jù)掩碼功能的，即限制對內(nèi)部數(shù)據(jù)線DQt/c[p]寫入數(shù)據(jù)的信號線。例如，即使寫數(shù)據(jù)時使寫入WE為有效，但在使數(shù)據(jù)掩碼信號線DM[n]為有效的SA寫入電路102中，也使對內(nèi)部數(shù)據(jù)線DQt/c[p]的數(shù)據(jù)寫入無效。又，在上述數(shù)據(jù)掩碼功能中，對多條(如8條)輸入數(shù)據(jù)線DI[i]往往分配1條數(shù)據(jù)掩碼信號線DM[n]?？墒?，在追加上述的數(shù)據(jù)線移位冗余功能并設置上述數(shù)據(jù)功能時，需要根據(jù)數(shù)據(jù)線移位冗余功能的規(guī)格使SA寫入電路102對應于不同的數(shù)據(jù)信號線DM[n]。為此，例如如圖7所示，對數(shù)據(jù)掩碼信號線DM[n](n＝0，1)也必須設置數(shù)據(jù)掩碼(DM)用移位開關電路塊301，同時準備與輸入數(shù)據(jù)線DI[i]相同數(shù)目的內(nèi)部數(shù)據(jù)線DMN[r](此例中r～[15])。DRAM中，特別在輸入、輸出數(shù)據(jù)線DI[i]/DO[i]的條數(shù)較多時，存在的問題是，設置相同數(shù)目的內(nèi)部數(shù)據(jù)線DMN[r]將不利于削減布線層數(shù)，或成為功耗增大的主要原因。這里，本發(fā)明的目的在于提供即使在設置數(shù)據(jù)功能和數(shù)據(jù)線移位冗余功能時也可能減少布線層線、抑制功耗增大的半導體存儲裝置。
發(fā)明內(nèi)容根據(jù)本申請發(fā)明的一個形態(tài)，將提供一種半導體存儲裝置，具備分別連接于多條位線與多條字線之間的、存儲單元數(shù)據(jù)的多個存儲器單元；與所述多個存儲器單元一個個連接、并對各存儲器單元進行單元數(shù)據(jù)讀寫的多個讀出放大器；分別接于所述多個讀出放大器、并用來將各單元數(shù)據(jù)寫入各讀出放大器的多個讀出放大器寫入電路；分別接于所述多個讀出放大器寫入電路、并寫入應分別寫入各讀出放大器的單元數(shù)據(jù)的多條數(shù)據(jù)線；在所述多條數(shù)據(jù)線中使不良數(shù)據(jù)線移位并置換為相鄰的數(shù)據(jù)線的數(shù)據(jù)線移位電路；分別接于所述多個讀出放大器寫入電路的多條數(shù)據(jù)掩碼線；以及分別對所述多條數(shù)據(jù)掩碼線中規(guī)定數(shù)目的數(shù)據(jù)掩碼線的每一條設置的、并對分別接于所述規(guī)定數(shù)目的數(shù)據(jù)掩碼線的所述讀出放大器寫入電路提供對于對應的規(guī)定數(shù)目的數(shù)據(jù)線使所述單元數(shù)據(jù)的寫入為無效用的掩碼信號的多個掩碼電路，所述半導體存儲裝置的所述多個掩碼電路，分別具有至少一個移位開關電路，并在利用所述數(shù)據(jù)線將電路移位數(shù)據(jù)線移位時，對于連接于與移位線不同的掩碼電路的讀出放大器寫入電路，將通過所述移位開關電路供給所述掩碼信號，而對于連接于與移位前相同的掩碼電路的讀出放大器寫入電路，則不通過所述移位開關電路供給所述掩碼信號。又，根據(jù)本申請的一個形態(tài)，將提供一種半導體存儲裝置，具備分別連接于多條位線與多條字線之間的、存儲單元數(shù)據(jù)的多個存儲器單元，與所述多個存儲器單元一個個連接、并對各存儲器單元進行單元數(shù)據(jù)讀寫的多個讀出放大器；分別接于所述多個讀出放大器、并用來將各單元數(shù)據(jù)寫入各讀出放大器的多個讀出放大器寫入電路；分別接于所述多個讀出放大器寫入電路、并寫入應分別寫入各讀出放大器的單元數(shù)據(jù)的多條數(shù)據(jù)線；在所述多條數(shù)據(jù)線中使不良數(shù)據(jù)線移位并置換為相鄰的數(shù)據(jù)線的數(shù)據(jù)線移位電路；分別使所述多條數(shù)據(jù)線為有效用的多個選擇晶體管；分別控制所述多個選擇晶體管的多個柵極電路；分別連接于所述多個柵極電路的一輸入端上的多個數(shù)據(jù)掩碼線；以及對所述多條數(shù)據(jù)掩碼線中規(guī)定數(shù)目的數(shù)據(jù)掩碼線的每1條設置的、并對分別連接于所述規(guī)定數(shù)目的數(shù)據(jù)掩碼線的所述柵極電路供給對于對應的所述讀出放大器使所述單元數(shù)據(jù)的寫入為無效用的掩碼信號的多個掩碼電路，要進行寫入動作時，在將單元數(shù)據(jù)寫入規(guī)定的讀出放大器之后，使訪問的所述存儲器單元的字線為有效。根據(jù)上述的構成，便可更有效地連接掩碼電路與數(shù)據(jù)掩碼線。這樣，能夠大幅度地削減連接掩碼電路與數(shù)據(jù)掩碼線之間的信號線的條數(shù)。圖1示出本發(fā)明第1實施形態(tài)有關的DRAM的主要部分構成圖。圖2示出本發(fā)明第2實施形態(tài)有關的DRAM的主要部分的構成、以及與現(xiàn)有裝置的對比圖。圖3示出本發(fā)明第3實施形態(tài)有關的DRAM的單元周邊部分構成圖。圖4示出說明圖3的DRAM中數(shù)據(jù)寫入時的動作用的時序圖。圖5示出為了說明現(xiàn)有技術及其問題用的在DRAM中的輸入數(shù)據(jù)線的布設例子構成圖。圖6示出現(xiàn)有DRAM中的單元周邊部分構成圖。圖7示出現(xiàn)有DRAM中的數(shù)據(jù)掩碼信號線的布設例子構成圖。標號說明10，10-1，10+1…單元陣列11a，11b，11c…DM用移位開關電路塊12a，12b…緩沖器13，13a…SA寫入電路13b…SA讀出電路21…與門22…列選擇晶體管23…讀出放大器(SA)24…存儲器單元24a存儲器單元晶體管24b…存儲器單元電容器DI[i]/DO[i]…輸入、輸出數(shù)據(jù)線DI[i]…輸入數(shù)據(jù)線DO[i]…輸出數(shù)據(jù)線BLt/c[k]…位線WL[m]…字線DQt/c[p]…內(nèi)部數(shù)據(jù)線CSL[j]…列選擇信號線CSLx[j]…列選擇線DM[n]…數(shù)據(jù)掩碼信號線DMN[r]，DMN[r(a)]，DMN[r(b)]…內(nèi)部數(shù)據(jù)掩碼線WE…寫入信號RE…讀出信號。具體實施例方式以下參照本發(fā)明的實施形態(tài)。(第1實施形態(tài))圖1示出本發(fā)明第1實施形態(tài)的半導體存儲裝置的主要部分構成。這里，示出在具備數(shù)據(jù)線移位冗余功能的DRAM中帶有附加數(shù)據(jù)掩碼功能的布線的布設例子。此外，為簡化說明，對每1單元陣列設置的輸入、輸出數(shù)據(jù)線的條數(shù)設為16條的情況進行說明(關于輸入數(shù)據(jù)線DI[i]的布設，參照例如圖5(a)(b))。本實施形態(tài)場合，對1個單元陣列10設置2條數(shù)據(jù)掩碼信號線DM[n](n＝0，1)。又，對應于數(shù)據(jù)掩碼信號線DM，設置8條內(nèi)部數(shù)據(jù)掩碼線DMN[r(a)](r(a)＝r-r(b)＝0，1，2，…，7)。內(nèi)部數(shù)據(jù)掩碼線DMN～[7]中，內(nèi)部數(shù)據(jù)掩碼線DMN通過DM用移位開關電路塊11a，內(nèi)部數(shù)據(jù)掩碼線DMN[1]～[6]通過緩沖器12a，而內(nèi)部數(shù)據(jù)掩碼線DMN[7]通過DM用移位開關電路塊11b，各自連接到數(shù)據(jù)掩碼信號線DM。同樣，對應于數(shù)據(jù)掩碼信號線DM[1]，設置8條內(nèi)部數(shù)據(jù)掩碼線DMN[r(b)](r(b)＝r-r(a)＝8，9，10，…15)。內(nèi)部數(shù)據(jù)掩碼線DMN[8]～[15]中，內(nèi)部數(shù)據(jù)掩碼線DMN[8]通過上述DM用移位開關電路塊11b，內(nèi)部數(shù)據(jù)掩碼線DMN[9]～[14]通過緩沖器12b，而內(nèi)部數(shù)據(jù)掩碼線DMN[15]通過DM用移位開關電路塊11c，各自連接到數(shù)據(jù)掩碼信號線DM[1]。此外，在上述DM用移位開關電路塊11a和11c上，分別連接相鄰的單元陣列10-1用的內(nèi)部數(shù)據(jù)掩碼線DMN[15-1]和相鄰的單元陣列10+1用的內(nèi)部數(shù)據(jù)掩碼線DMN。各內(nèi)部數(shù)據(jù)掩碼線DMN～[15]分別連接到SA寫入電路13。作為互補信號線的內(nèi)部數(shù)據(jù)線DQt/c[p](p＝0，1，2，…，15)接到各SA寫入電路13。此外，寫入信號WE供給各SA寫入電路13。該寫入信號WE在因寫入命令輸入而進行數(shù)據(jù)寫入時為有效。此外，讀出信號RE也供給SA寫入電路13，但因讀出信號RE與數(shù)據(jù)掩碼功能無關，故省去。這里，DM用移位開關電路塊11a、11b、11c，是根據(jù)上述的數(shù)據(jù)線移位冗余的狀況控制其轉換。也就是說，連到DM用移位開關電路塊11b的上述內(nèi)部數(shù)據(jù)掩碼線DMN[7]、[8]根據(jù)數(shù)據(jù)線移位冗余狀況，單元陣列10的數(shù)據(jù)掩碼信號線DM為有效，或者數(shù)據(jù)掩碼信號線DM[1]為有效。連到DM用移位開關電路塊11a的上述內(nèi)部數(shù)據(jù)掩碼線DMN[15-1]根據(jù)數(shù)據(jù)線移位冗余狀況，單元陣列10的數(shù)據(jù)掩碼信號線DM為有效，或者單元陣列10-1的數(shù)據(jù)掩碼信號線DM[1]為有效。連到DM用移位開關電路塊11c的上述內(nèi)部數(shù)據(jù)掩碼線DMN根據(jù)數(shù)據(jù)線移位冗余狀況，單元陣列10的數(shù)據(jù)掩碼信號線DM[1]為有效，或者單元陣列10+1的數(shù)據(jù)掩碼信號線DM(0)為有效。如圖1所示，例如，在內(nèi)部數(shù)據(jù)線DQt/c[2]、[9]存在不良(圖中的×)的那種情況，對于單元陣列10-1的內(nèi)部數(shù)據(jù)掩碼DMN[15-1]和單元陣列10的內(nèi)部數(shù)據(jù)掩碼線DMN[7]，單元陣列10的數(shù)據(jù)掩碼信號線DM為有效。又，對于單元陣列10的內(nèi)部數(shù)據(jù)掩碼線DMN[8]和單元陣列10+1的內(nèi)部數(shù)據(jù)掩碼線DMN，單元陣列10的數(shù)據(jù)掩碼信號線DM[1]為有效。另一方面，連到緩沖器12a、12b的上述內(nèi)部數(shù)據(jù)掩碼線DMN[1]～[6]、[9]～[14]，與數(shù)據(jù)線移位冗余的狀況無關，由成為有效的數(shù)據(jù)掩碼信號線DM、[1]決定。也就是說，對于內(nèi)部數(shù)據(jù)掩碼線DMN[1]～[6]，數(shù)據(jù)掩碼信號線DM始終為有效，對于內(nèi)部數(shù)據(jù)掩碼線DMN[9]～[14]，數(shù)據(jù)掩碼信號線DM[1]始終為有效。又，上述緩沖器12a、12b是為了減少在將1個數(shù)據(jù)掩碼信號分配到多個SA寫入電路13時的F、0(扇出數(shù))而進行設置的。在上述的構成中，各SA寫入電路13當寫入信號WE為有效時，就將輸入數(shù)據(jù)線DI[i]的數(shù)據(jù)(“H/L”)寫入內(nèi)部數(shù)據(jù)線DQt/c[p]。這時，對應的內(nèi)部數(shù)據(jù)掩碼線DMN[r(a)，r(b)]有效的SA寫入電路13，不進行對內(nèi)部數(shù)據(jù)線DQt/c[p]的數(shù)據(jù)寫入動作。例如，在數(shù)據(jù)掩碼信號線DM為有效、而數(shù)據(jù)掩碼信號線DM[1]為非有效的狀態(tài)中，當輸入寫入信號WE時，則對內(nèi)部數(shù)據(jù)線DQt/c[15-1]、～[7]的數(shù)據(jù)寫入為無效，而對內(nèi)部數(shù)據(jù)線DQt/c[8]～[15]、的數(shù)據(jù)寫入為有效。這樣一來，實現(xiàn)了對內(nèi)部數(shù)據(jù)線DQt/c[p]的數(shù)據(jù)寫入為無效的數(shù)據(jù)掩碼功能。在上述構成的情況下，內(nèi)部數(shù)據(jù)掩碼線DMN[1]～[6]、[9]～[14]只要在SA寫入電路13的附近展開(分叉)就可，實質上可以削減連到內(nèi)部數(shù)據(jù)掩碼線DMN[r]的信號線的條數(shù)或移位開關電路的個數(shù)。這樣，能夠削減電路設計層數(shù)，而且能抑制功耗增大。特別在至SA寫入電路13的距離較長時，如SA寫入電路13位于單元陣列或讀出放大器的附近、而必須將內(nèi)部數(shù)據(jù)掩碼線DMN[r]通過單元陣列的上方那樣的情況，采用本實施形態(tài)的構成是有效的。此外，在本實施形態(tài)中，是對相對于8條輸入數(shù)據(jù)線DI[i]設置1條數(shù)據(jù)掩碼信號線DM[n]的情況作了說明。然而并不限于此，例如與1條數(shù)據(jù)掩碼信號線DM[n]對應的輸入數(shù)據(jù)線DI[i]的條數(shù)越增多，則由于不需要利用數(shù)據(jù)線移位冗余而移位的輸入數(shù)據(jù)線DI[i]的條數(shù)越增多，故效果越好。又，為了簡化說明，是對相對于1條輸入數(shù)據(jù)線DI[i]設置1個SA寫入電路13的情況為例作了說明。然而不限于此，例如對每個單元陣列設置SA寫入電路，SA寫入電路各自選擇性地連接到公共的輸入數(shù)據(jù)線DI[i]，這樣的構成也同樣可適用。(第2實施形態(tài))圖2示出本發(fā)明第2實施形態(tài)的半導體存儲裝置的主要部分構成圖。這里，將本實施形態(tài)的有關裝置(圖(a))與現(xiàn)有裝置(圖(b))進行對比示出。又，在每個單元陣列設置的SA寫入電路各自利用選擇信號選擇性地連接于公共的輸入數(shù)據(jù)線(數(shù)據(jù)輸入線)那樣構成的DRAM中，示出帶有附加數(shù)據(jù)掩碼功能的布線(數(shù)據(jù)掩碼信號線和內(nèi)部數(shù)據(jù)掩碼線)的布設例子。此外，對于與圖1或圖7相同的部分標注相同標號，省略其詳細說明。如圖2(b)所示，以往，在將內(nèi)部數(shù)據(jù)掩碼線DMN[r]共同連接于每個單元陣列100分別設置的SA寫入電路102時，必須使所有內(nèi)部數(shù)據(jù)掩碼線DMN[r]通過單元陣列100的上面。與此不同的是，如圖1所示那樣，在使內(nèi)部數(shù)據(jù)掩碼線DMN[1]～[6]、[9]～[14]可在SA寫入電路13附近展開的情況下，如圖2(a)所示，可大幅度削減通過單元陣列10上面的內(nèi)部數(shù)據(jù)掩碼線DMN(r)的條數(shù)。其結果，能夠擴大布線間距或削減布線層數(shù)。此外，因內(nèi)部數(shù)據(jù)掩碼線DMN[r]的條數(shù)減小，而也能夠削減相應的功耗。(第3實施形態(tài))圖3示出本發(fā)明第3實施形態(tài)的半導體存儲裝置的主要部分構成圖。這里，示出在數(shù)據(jù)寫入時將數(shù)據(jù)寫入讀出放大器后使訪問的單元的字線為有效那樣構成的DRAM的單元周邊部分的構成。此外，為簡化說明，以1個DRAM單元為例進行說明。又，對1個單元陣列的輸入數(shù)據(jù)DI[i]的布設，與對數(shù)據(jù)掩碼信號線DM[n]和內(nèi)部數(shù)據(jù)掩碼線DMN[r]的布設，分別如圖5(a)、(b)與圖1所示。如圖3所示，輸入、輸出數(shù)據(jù)線DI[i]/DO[i]通過SA寫入電路13a和SA讀出電路13b連接于是互補信號線的內(nèi)部數(shù)據(jù)線DQt/c[p]。SA寫入電路13a當寫入信號WE為有效時，將輸入數(shù)據(jù)線DI[i]的數(shù)據(jù)(“H/L”)寫入內(nèi)部數(shù)據(jù)線DQt/c[p]。SA讀出電路13b當讀出信號RE為有效時，將內(nèi)部數(shù)據(jù)線DQt/c[p]的數(shù)據(jù)(“H/L”)寫入輸出數(shù)據(jù)線DO[i]。本例中，上述SA寫入電路13a本身沒有數(shù)據(jù)掩碼功能。為了具有與上述的SA寫入電路13同樣的數(shù)據(jù)掩碼功能，設置與門(門電路)21。與門21的一個輸入端接到列選擇線CSLx[j]，另一輸入端接到內(nèi)部數(shù)據(jù)掩碼線DMN[r]。該與門21的輸出端接到與列選擇晶體管22、22的各柵極相連的列選擇信號線CSL[j]。是互補信號線的位線BLt/c[k]通過列選擇晶體管22、22接于內(nèi)部數(shù)據(jù)線DQt/c[p]。讀出放大器(SA)23接于位線BLt/c[k]。讀出放大器23具有將從存儲器單元(DRAM單元)24讀出的數(shù)據(jù)進行放大、或將用來寫入存儲器單元24的數(shù)據(jù)進行放大的作用。存儲器單元24由存儲器單元晶體管24a與存儲器單元電容器24b組成。存儲器單元晶體管24a的源極接于BLt/c[k]的某一條線。本例中示出它接于位線BLt/c[k]時的例子。存儲器單元晶體管24a的漏極接于存儲器單元電容器24b的一節(jié)點(存儲節(jié)點)。存儲器單元晶體管24a的柵極接于字線WL[m]。通過使字線WL[m]為有效，來選擇(訪問)接于該字線WL[m]的單元24。這樣，選擇單元24被接于讀出放大器23，進行數(shù)據(jù)的讀出和寫入。又，存儲器單元電容器24b的另一節(jié)點連接到VPL電位。當使內(nèi)部數(shù)據(jù)掩碼線DMN[r]為有效時，對內(nèi)部數(shù)據(jù)線DQt/c[p]的數(shù)據(jù)寫入就無效。更具體地說，在使列選擇線CSLx[j]為有效的狀態(tài)中，當使內(nèi)部數(shù)據(jù)掩碼線DMN[r]為有效時，列選擇信號線CSL[j]為非有效的狀態(tài)。這樣一來，即使數(shù)據(jù)寫入時使寫入信號WE為有效，而對于數(shù)據(jù)掩碼信號線DM[n]為有效的讀出放大器23，也禁止對位線BLt/c[k]進行數(shù)據(jù)寫入。在這樣構成的情況下，內(nèi)部數(shù)據(jù)掩碼線DWN[r]結果被引到更接近單元陣列處。因此，通過采用圖1所示那樣能夠在SA寫入電路13的附近展開內(nèi)部數(shù)據(jù)掩碼線DMN[r]的構成，能有效地削減連接于內(nèi)部數(shù)據(jù)掩碼線DMN[r]的信號線的條數(shù)和移位開關電路的個數(shù)。圖4示出圖3所示的DRAM在數(shù)據(jù)寫入時的動作波形(圖4(a))與現(xiàn)有裝置的動作波形(圖4(b))的對比圖。從圖4可見，在數(shù)據(jù)寫入時，在將數(shù)據(jù)寫入讀出放大器23之后，要使訪問的單元24的字線WL[m]為有效，這種情況與讀出動作時同樣，能實行寫入動作。其結果有如下的優(yōu)點不需要推斷將讀出放大器23的數(shù)據(jù)顛倒的時間余量，不需要考慮寫入動作時的噪聲影響。具體地說，圖4(b)中，CLK是動作用的時鐘信號。COM是從裝置外部供給的命令信號，在某時刻輸入讀(R)或寫(W)的指令。這里僅考慮輸入1次寫指令的情況。對于為有效的行地址，作了省略。在現(xiàn)有裝置(參看圖6)的場合，如圖4(b)所示那樣，在數(shù)據(jù)寫入時，接收輸入的命令信號COM，使對應的字線WL[m]為有效。此外，隨著列選擇信號線CSL[j]為有效，來自裝置外部的數(shù)據(jù)被寫入讀出放大器202。然后，通過使讀出放大器202為有效，該數(shù)據(jù)得到放大。放大后的數(shù)據(jù)送到單元203，存于此處(BLt/c[k]中示出寫入逆數(shù)據(jù)時的波形)。此外，通過使字線WL[m]為非有效，使位線BLt/c[k]的電位均衡，恢復到初始電平。另一方面，如圖4(a)所示，在圖3所示構成的DRAM的場合，是如下進行寫入動作。這里考慮2次輸入寫指令的情況。最初的寫入動作為內(nèi)部數(shù)據(jù)掩碼線DMN[r]＝“H(有非效狀態(tài))”，第2次寫入動作為內(nèi)部數(shù)據(jù)掩碼線DMN[r]＝“L(有效狀態(tài))”。也就是，在數(shù)據(jù)寫入時，接收輸入的命令信號COM，首先使列選擇線CSLx[j]為有效。這時(第1次寫入動作)，當使內(nèi)部數(shù)據(jù)掩碼線DMN[r]為非有效時，就使列選擇信號線CSL[j]為有效。這樣一來，來自裝置外部的數(shù)據(jù)通過列選擇晶體管22、22寫入位線BLt/c[k]。然后，在使讀出放大器23為有效之前，使對應的字線WL[m]為有效。此后，通過使讀出放大器23為有效，將經(jīng)放大后的數(shù)據(jù)存入單元24。然后通過使字線WL[m]為非有效，使位線BLt/c[k]的電位均衡，恢復到初始電平。第2次寫入動作中，內(nèi)部數(shù)據(jù)掩碼線DMN[r]已經(jīng)為有效。這時，在使字線WL[m]為有效之前的動作與第1次寫入動作相同。然而，內(nèi)部數(shù)據(jù)掩碼線DMN[r]已處于有效狀態(tài)。因此，雖然使列選擇線CSLx[j]為有效，但未使列選擇信號線CSL[j]有效，結果，內(nèi)部數(shù)據(jù)線DQt/c[p]的數(shù)據(jù)不傳送到位線BLt/c[k]。這時，在位線BLt/c[k]中，與通常的讀出動作情況相同，讀出數(shù)據(jù)(但在內(nèi)部數(shù)據(jù)線DQt/c[p]不讀出數(shù)據(jù)，只作刷新)。此外，在使字線WL[m]為非有效以后的動作，與第1次寫入動作的情況相同。這樣，在將數(shù)據(jù)寫入讀出放大器23后使訪問的單元24的字線WL[m]有效而構成的DRAM中，實現(xiàn)數(shù)據(jù)掩碼功能與數(shù)據(jù)線移位冗余功能的場合，由于必須利用內(nèi)部數(shù)據(jù)掩碼線DMN[r]控制選擇讀出放大器23用的列選擇信號線CSL[j]，故將內(nèi)部數(shù)據(jù)掩碼線DMN[r]更深地布線在單元陣列內(nèi)。因此，按照先前的說明，根據(jù)本實施形態(tài)，則能有效地削減連接于內(nèi)部數(shù)據(jù)掩碼線DMN[r]的信號線條數(shù)。此外，本申請發(fā)明不限于上述(各)實施形態(tài)，在實施階段中不脫離其要點的范圍內(nèi)可作各種變形。而且，在上述(各)實施形態(tài)中包含各種階段性的發(fā)明，通過所揭示的多個構成要件中的適當組合，能提取種種的發(fā)明。例如，即使從(各)實施形態(tài)所示的全部構成要件中刪除幾個構成要件，但在能解決發(fā)明想要解決的問題欄中所述的問題(的至少1個)、得到在發(fā)明的效果欄中所述的效果(的至少1個)的情況下，也能提取刪除其構成要件后的構成作為發(fā)明。根據(jù)以上詳細敘述的本發(fā)明，能夠提供在設置數(shù)據(jù)掩碼功能和數(shù)據(jù)線位移冗余功能的情況下、也可削減布線層數(shù)并能抑制功耗增大的半導體存儲裝置。權利要求1.一種半導體存儲裝置，其特征在于，具備分別連接于多條位線與多條字線之間的、存儲單元數(shù)據(jù)的多個存儲器單元；與所述多個存儲器單元一個個連接、并對各存儲器單元進行單元數(shù)據(jù)讀寫的多個讀出放大器；分別接于所述多個讀出放大器、并用來將各單元數(shù)據(jù)寫入各讀出放大器的多個讀出放大器寫入電路；分別接于所述多個讀出放大器寫入電路、并寫入應分別寫入各讀出放大器的單元數(shù)據(jù)的多條數(shù)據(jù)線；在所述多條數(shù)據(jù)線中使不良數(shù)據(jù)線移位并置換為相鄰的數(shù)據(jù)線的數(shù)據(jù)線移位電路；分別接于所述多個讀出放大器寫入電路的多條數(shù)據(jù)掩碼線；以及分別對所述多條數(shù)據(jù)掩碼線中規(guī)定數(shù)目的數(shù)據(jù)掩碼線的每一條設置的、并對分別接于所述規(guī)定數(shù)目的數(shù)據(jù)掩碼線的所述讀出放大器寫入電路提供對于對應的規(guī)定數(shù)目的數(shù)據(jù)線使所述單元數(shù)據(jù)的寫入為無效用的掩碼信號的多個掩碼電路，所述半導體存儲裝置中，所述多個掩碼電路，分別具有至少一個移位開關電路，并在利用所述數(shù)據(jù)線將電路移位數(shù)據(jù)線移位時，對于連接于與移位線不同的掩碼電路的讀出放大器寫入電路，將通過所述移位開關電路供給所述掩碼信號，而對于連接于與移位前相同的掩碼電路的讀出放大器寫入電路，則不通過所述移位開關電路供給所述掩碼信號。2.如權利要求1所述的半導體存儲裝置，其特征在于，所述多個掩碼電路分別具有至少1條掩碼信號線，分別對連接于與移位前相同的掩碼電路的讀出放大器寫入電路，在各讀出放大器寫入電路的前面，將所述掩碼信號線與各自的數(shù)據(jù)掩碼線連接。3.如權利要求2所述的半導體存儲裝置，其特征在于，所述多個掩碼電路分別具有至少1個緩沖器電路，分別通過所述緩沖器電路，將所述掩碼信號線與各自的數(shù)據(jù)掩碼線連接。4.如權利要求3所述的半導體存儲裝置，其特征在于，進一步包含利用多個存儲器單元中的規(guī)定個數(shù)的存儲器單元分別構成的、至少第1、第2單元陣列；以及分別設置于所述第1、第2單元陣列的附近的第1、第2多個讀出放大器寫入電路，對于所述第2多個讀出放大器寫入電路，至少與所述第1多個讀出放大器寫入電路連接的所述掩碼信號線通過第1單元陣列的上方進行連接。5.如權利要求4所述的半導體存儲裝置，其特征在于，所述第1、第2多個讀出放大器寫入電路分別選擇地連接于公共的數(shù)據(jù)輸入線。6.如權利要求1所述的半導體存儲裝置，其特征在于，所述多條數(shù)據(jù)線分別包含互補的信號線。7.如權利要求1所述的半導體存儲裝置，其特征在于，所述多條位線分別包含互補的信號線。8.如權利要求1所述的半導體存儲裝置，其特征在于，所述數(shù)據(jù)線移位電路是通過將不良的數(shù)據(jù)線移位并置換為相鄰的數(shù)據(jù)線來補救不良的存儲器單元的、實現(xiàn)數(shù)據(jù)線移位冗余功能的電路。9.一種半導體存儲裝置，其特征在于，具備分別連接于多條位線與多條字線之間的、存儲單元數(shù)據(jù)的多個存儲器單元；與所述多個存儲器單元一個個連接、并對各存儲器單元進行單元數(shù)據(jù)讀寫的多個讀出放大器；分別接于所述多個讀出放大器、并用來將各單元數(shù)據(jù)寫入各讀出放大器的多個讀出放大器寫入電路；分別接于所述多個讀出放大器寫入電路、并寫入應分別寫入各讀出放大器的單元數(shù)據(jù)的多條數(shù)據(jù)線；在所述多條數(shù)據(jù)線中使不良數(shù)據(jù)線移位并置換為相鄰的數(shù)據(jù)線的數(shù)據(jù)線移位電路；分別使所述多條數(shù)據(jù)線為有效用的多個選擇晶體管；分別控制所述多個選擇晶體管的多個柵極電路；分別連接于所述多個柵極電路的一輸入端上的多個數(shù)據(jù)掩碼線；以及對所述多條數(shù)據(jù)掩碼線中規(guī)定數(shù)目的數(shù)據(jù)掩碼線的每1條設置的、并對分別連接于所述規(guī)定數(shù)目的數(shù)據(jù)掩碼線的所述柵極電路供給對于對應的所述讀出放大器使所述單元數(shù)據(jù)的寫入為無效用的掩碼信號的多個掩碼電路，要進行寫入動作時，在將單元數(shù)據(jù)寫入規(guī)定的讀出放大器之后，使訪問的所述存儲器單元的字線為有效。10.如權利要求9所述的半導體存儲裝置，其特征在于，所述多個掩碼電路分別具有至少1條掩碼信號線，各自對于連接于與移位前相同的掩碼電路的讀出放大器寫入電路，在各讀出放大器寫入電路之前，將所述掩碼信號線連接到各自的數(shù)據(jù)掩碼線。11.如權利要求10所述的半導體存儲裝置，其特征在于，所述多個掩碼電路分別具有至少1個緩沖器，分別通過所述緩沖器電路，將所述掩碼信號線連接到各自的數(shù)據(jù)掩碼線。12.如權利要求9所述的半導體存儲裝置，其特征在于，所述多條數(shù)據(jù)線各自包含互補的信號線。13.如權利要求9所述的半導體存儲裝置，其特征在于，所述多條位線各自包含互補的信號線。14.如權利要求9所述的半導體存儲裝置，其特征在于，在所述多個柵極電路的另一輸入端上分別連接列選擇用的信號線。15.如權利要求9所述的半導體存儲裝置，其特征在于，所述數(shù)據(jù)線移位電路是通過將不良的數(shù)據(jù)線移位并置換為相鄰的數(shù)據(jù)線來補救不良的存儲器單元的、實現(xiàn)數(shù)據(jù)線移位冗余功能的電路。16.如權利要求9所述的半導體存儲裝置，其特征在于，所述多個掩碼電路分別具有至少1個移位開關電路，在利用所述數(shù)據(jù)線移位電路將數(shù)據(jù)線移位時，對于連接于與移位前不同的掩碼電路的柵極電路，通過所述移位開關電路供給所述掩碼信號，而對于連接于與移位前相同的掩碼電路的柵極電路，則不通過所述移位開關電路供給所述掩碼信號。全文摘要本發(fā)明揭示一種半導體存儲裝置，在具備數(shù)據(jù)掩碼功能與數(shù)據(jù)線移位冗余功能的DRAM中，可削減配數(shù)層數(shù)，抑制功耗的增大。在連接內(nèi)部數(shù)據(jù)掩碼線DMN～[15]的讀出放大器寫入電路13中，利用冗余技術將數(shù)據(jù)線移位時，對于連接到與移位前不同的數(shù)據(jù)掩碼信號線DM、[1]的讀出放大器寫入電路13，通過移位開關電路塊11a、11b、11c供給掩碼信號，而對于連接到與移位前相同的數(shù)據(jù)掩碼信號線DM、[1]的讀出信號放大器寫入電路13，不通過移位開關電路塊11a、11b、11c供給掩碼信號。文檔編號G11C11/4096GK1534783SQ20041003240公開日2004年10月6日申請日期2004年4月2日優(yōu)先權日2003年4月2日發(fā)明者福田良申請人:株式會社東芝