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具有9的倍數(shù)位的數(shù)據(jù)輸入/輸出結(jié)構(gòu)的半導體存儲裝置的制作方法

文檔序號:6751896閱讀:197來源:國知局
專利名稱:具有9的倍數(shù)位的數(shù)據(jù)輸入/輸出結(jié)構(gòu)的半導體存儲裝置的制作方法
技術(shù)領域
本發(fā)明涉及具有多個存儲器陣列(memory arrays)的半導體存儲裝置,具體涉及存儲裝置中的輸入/輸出結(jié)構(gòu)。
背景技術(shù)
圖1包括具有以9的倍數(shù)位定義的數(shù)據(jù)輸入/輸出結(jié)構(gòu)的傳統(tǒng)半導體存儲裝置的框圖。該半導體存儲裝置10包括排列在四行和兩列的區(qū)域中的8個存儲器陣列MAT0至MAT7。圖2是圖1所示的存儲器陣列的詳細框圖,例如,存儲器陣列MAT0。參照圖1和2,每個存儲器陣列包括多個存儲塊(memory blocks)BLK0至BLK7、一主行解碼電路MRD、段行解碼電路(section row decoder circuits)SRD、一列解碼器&列門塊Y-DEC&Y-GATE、以及一讀出放大器和寫驅(qū)動器塊SA&WD。
參見圖2,主行解碼電路MRD有選擇地驅(qū)動設置在列方向的主字線(未示出)。每個段行解碼電路SRD有選擇地驅(qū)動相應存儲塊的段字線。列解碼器和列門塊Y-DEC&Y-GATE選擇所選存儲塊的列,例如,在9的倍數(shù)的數(shù)據(jù)輸入/輸出結(jié)構(gòu)的情況下(下文稱為“X9”)選擇9列,并且將所選列與讀出放大器和寫驅(qū)動器塊SA&WD進行電連接。
在讀操作過程中,讀出放大器和寫驅(qū)動器塊SA&WD通過所選行從所選存儲塊讀取數(shù)據(jù),并將所讀取的數(shù)據(jù)傳送到數(shù)據(jù)總線MDL。在圖2中,數(shù)據(jù)總線包括9條數(shù)據(jù)線MDL0至MDL8。在寫操作過程中,通過列解碼器和列門塊Y-DEC&Y-GATE,讀出放大器和寫驅(qū)動器塊SA&WD將數(shù)據(jù)總線上的寫入數(shù)據(jù)傳送到所選存儲塊的所選列中。
圖3包括圖2的存儲塊BLK的詳細框圖。圖3示出了圖2所示的存儲塊及其外圍電路塊。參見圖3,存儲塊BLK包括9個存儲塊段IO0至IO8。列解碼器和列門塊Y-DEC&Y-GATE是一列選擇電路,它選擇每個存儲塊段IO0至IO8的一列。即選擇9列。在讀操作過程中,讀出放大器SA0至SA8通過相應的所選列從各存儲塊段IO0至IO8中讀取1位數(shù)據(jù),并將所選的9位數(shù)據(jù)傳送到相應的數(shù)據(jù)線。
下面將更加全面地描述具有18(X18)、36(X36)或者72(X72)的倍數(shù)的數(shù)據(jù)輸入/輸出結(jié)構(gòu)的半導體存儲裝置的讀操作。如前所述,圖1所示的半導體存儲裝置10包括8個存儲器陣列并且每個陣列包括8個存儲塊BLK0至BLK7,而每個存儲塊包括9個存儲塊段IO0至IO8。
圖4A示出了一種關(guān)于X72單數(shù)據(jù)傳輸率(single data rate,SDR)讀操作或X36雙數(shù)據(jù)傳輸率(double data rate,DDR)讀操作的數(shù)據(jù)輸出方法。在X72SDR讀操作過程中,同時讀取在每個存儲器陣列中的9位數(shù)據(jù),并且最終將72位數(shù)據(jù)同時向外輸出。在X36 DDR讀操作過程中,與X72 SDR中的讀操作一樣,同時讀取每個存儲器陣列中的9位數(shù)據(jù)。然而,72位數(shù)據(jù)中的一半(36位)在時鐘信號的上升沿(或下降沿)處同步向外輸出,而另外一半(36位)在時鐘信號的下降沿(或上升沿)處同步向外輸出。
圖4B包括表示X36 SDR讀操作或X18 DDR讀操作的數(shù)據(jù)輸出方案的框圖。在X36 SDR讀操作過程中,同時讀取每個存儲器陣列中的9位數(shù)據(jù)。為了向外輸出36位數(shù)據(jù),應當選擇8個存儲器陣列MAT0至MAT7的一半。如圖4B所示,存儲器陣列的選擇是通過多路復用方法來實現(xiàn)的。需要4個多路調(diào)制器以便從8個存儲器陣列中選擇4個存儲器陣列。例如,多路調(diào)制器MUX0從兩個存儲器陣列MAT0、MAT2中選擇一個,多路調(diào)制器MUX1從兩個存儲器陣列MAT1、MAT3中選擇一個,以便從所選存儲器陣列中輸出9位數(shù)據(jù)。多路調(diào)制器MUX2從兩個存儲器陣列MAT4、MAT6中選擇一個,并且從所選存儲器陣列中輸出9位數(shù)據(jù)。多路調(diào)制器MUX3從兩個存儲器陣列MAT5、MAT7中選擇一個,并且從所選存儲器陣列中輸出9位數(shù)據(jù)。由此,采用多路復用方法向外輸出36位數(shù)據(jù)。在X18 DDR讀操作過程中,36位數(shù)據(jù)中的一半(18位)在時鐘信號的上升沿(或下降沿)同步向外輸出,而另一半(18位)在時鐘信號的下降沿(或上升沿)同步向外輸出。
圖4C包括表示X18 SDR讀操作或X9 DDR讀操作的數(shù)據(jù)輸出方案的框圖。在該方法中,6個多路調(diào)制器MUX0至MUX5用于X18 SDR讀操作。如圖4C所示,可采用兩級多路復用方法向外輸出18位數(shù)據(jù)。同樣地,在X9 DDR讀操作過程中,18位數(shù)據(jù)中的一半(9位)在時鐘信號的上升沿(或下降沿)處同步向外輸出,而另一半(9位)在時鐘信號的下降沿(或上升沿)處同步向外輸出。
如上所述,9位數(shù)據(jù)總是從每個存儲器陣列(或所選存儲器陣列)中讀取。因此,圖1所示的半導體存儲裝置具有一個缺點,即該裝置的性能或操作特性隨著數(shù)據(jù)輸入/輸出結(jié)構(gòu)(X9、X18、X36或X72)而變化。其原因在于使用多路復用方法有選擇地輸出數(shù)據(jù)。例如,在X72 SDR/X36 DDR讀操作過程中,如圖4A所示,存儲器陣列的選擇不是通過使用多路復用方法來實現(xiàn)的。另一方面,在X36/X18 SDR讀操作或者X18/X9 DDR讀操作過程中,如圖4B和圖4C所示,存儲器陣列的選擇是通過使用多路復用方法來實現(xiàn)的。該裝置的性能隨著數(shù)據(jù)輸入/輸出結(jié)構(gòu)(X9、X18、X36或X72)而變化。因此,圖1所示的半導體存儲裝置很難保持一致的性能或一致的操作特性而與數(shù)據(jù)輸入/輸出結(jié)構(gòu)無關(guān)。

發(fā)明內(nèi)容
因此,本發(fā)明的一個目的是提供一種具有一致性能的半導體存儲裝置而與數(shù)據(jù)輸入/輸出結(jié)構(gòu)無關(guān)。
本發(fā)明的另一目的是提供一種具有一致運行速度的半導體存儲裝置而與數(shù)據(jù)輸入/輸出結(jié)構(gòu)無關(guān)。
本發(fā)明的另一目的是提供一種用于減少耗電量的半導體存儲裝置。
本發(fā)明涉及一種半導體存儲裝置以及在半導體存儲裝置中處理數(shù)據(jù)的方法。該裝置包括多個存儲器陣列,存儲器陣列的數(shù)量為奇數(shù)。一控制電路與該存儲器陣列相聯(lián)。該控制電路產(chǎn)生控制信號并將控制信號提供給存儲器陣列,使得數(shù)據(jù)可以9的倍數(shù)位輸入到半導體存儲裝置中或從半導體存儲裝置中輸出。在一個實施例中,該控制信號是讀出放大器控制信號。該讀出放大器控制信號有選擇地激活存儲器陣列中的讀出放大器。存儲器陣列中的第一接收兩個控制信號。這兩個控制信號中的每一個可與4位數(shù)據(jù)相聯(lián)。存儲器陣列中的第二可接收8個控制信號,并且這8個控制信號中的每一個可與單一位數(shù)據(jù)相聯(lián)。每個控制信號可被多個存儲器陣列接收。
一個存儲器陣列與一定數(shù)量的位相聯(lián),該數(shù)量包括一位、兩位、4位和8位。位的數(shù)目取決于存儲裝置的數(shù)據(jù)輸入/輸出運行結(jié)構(gòu)。一種結(jié)構(gòu)為以9為倍數(shù)(X9)的運行結(jié)構(gòu)。在該結(jié)構(gòu)中,兩個存儲器陣列的每個與4位相聯(lián),第三存儲器陣列與單一位相聯(lián)。在以18為倍數(shù)(X18)的運行結(jié)構(gòu)中,4個存儲器陣列的每個與4位相聯(lián),第五存儲器陣列與兩位相聯(lián)。在以36為倍數(shù)(X36)的運行結(jié)構(gòu)中,8個存儲器陣列的每個與4位相聯(lián),第九存儲器陣列與4位相聯(lián)。在以72為倍數(shù)(X72)的運行結(jié)構(gòu)中,8個存儲器陣列的每個與8位相聯(lián),第九存儲器陣列與8位相聯(lián)。
在一實施例中,存儲器陣列由多個第一存儲器陣列和至少一個第二存儲器陣列組成。該陣列設置為3列3行。在一實施例中,存儲裝置包括第三存儲器陣列和/或外圍電路(其可包括本發(fā)明的控制電路)。該第三存儲器陣列可以是第一和第二存儲器陣列中至少一個的冗余陣列。該第三陣列和/或該外圍電路可以形成在該存儲器電路中以便它劃分至少一個存儲器陣列。在一具體實施例中,冗余存儲器陣列和/或外圍電路將存儲器陣列劃分成兩半。
在一實施例中,每個存儲器陣列包括8個存儲塊,每個存儲塊包括8個存儲段。本發(fā)明的存儲裝置可以是一靜態(tài)隨機存取存儲器(SRAM)。
在一實施例中,多個存儲器陣列都具有相同的輸入/輸出結(jié)構(gòu)。這些存儲器陣列均可具有相同的存儲密度,或至少兩個存儲器陣列具有不同的存儲密度。
在一實施例中,該存儲裝置包括9個存儲器陣列。在另一實施例中,存儲器陣列的數(shù)量是9的整數(shù)倍。
在一實施例中,存儲器陣列包括多個第一存儲器陣列和一第二存儲器陣列,該第一存儲器陣列在讀/或?qū)懖僮鬟^程中有選擇地被激活,該第二存儲器陣列在每次讀/或?qū)懖僮鬟^程中由控制信號激活。
本發(fā)明提供了優(yōu)于其它存儲器輸入/輸出組織結(jié)構(gòu)的許多優(yōu)點。例如,通過使用奇數(shù)個存儲器陣列,可以很容易地從存儲器中輸入和輸出9的倍數(shù)位的數(shù)據(jù),而不使用現(xiàn)有方法中的復雜電路。尤其是,不使用現(xiàn)有技術(shù)中的多路復用方法即可實現(xiàn)本發(fā)明。這種復雜性的消除大致減少了本發(fā)明存儲裝置的耗電量從而也提高了運行速度。


通過對由附圖顯示的本發(fā)明優(yōu)選實施例的更詳細描述,本發(fā)明的前述以及其它目的、特點和優(yōu)點將變得明顯,貫穿不同的附圖,相同部件采用相同的附圖標記。附圖并不是用來度量,而重要的是要表明本發(fā)明的原理。
圖1是具有多個存儲器陣列的半導體存儲裝置的框圖;圖2是圖1所示裝置中的一存儲器陣列的框圖;圖3是圖2所示存儲器陣列中的一存儲塊的框圖;圖4A-4C包括表示圖1所示存儲裝置中的有關(guān)X72/X36/X18 SDR讀操作或X36/X18/X9 DDR讀操作中數(shù)據(jù)輸出方法的框圖;圖5是按照本發(fā)明的具有9的倍數(shù)位的數(shù)據(jù)輸入/輸出結(jié)構(gòu)的半導體存儲裝置的框圖;圖6是圖5所示裝置中的一存儲器陣列的框圖;圖7是按照本發(fā)明的控制電路的框圖;圖8是圖5所示裝置中的存儲器陣列的框圖;圖9是圖5所示裝置中的另一存儲器陣列的框圖;圖10是圖7所示控制電路的電路圖;圖11是表示按照本發(fā)明的具有外圍電路和冗余電路的半導體存儲裝置的布局方案的示意性平面圖。
具體實施例方式
圖5是按照本發(fā)明一實施例的半導體存儲裝置100的框圖。參見圖5,按照本發(fā)明的半導體存儲裝置100可以是一靜態(tài)隨機存取存儲器(SRAM)。然而,本領域技術(shù)人員可以想到按照本發(fā)明的半導體存儲裝置100也可以是其它類型的存儲裝置,例如DRAM、快閃存儲裝置、FRAM、EEPROM、ROM等。
在一實施例中,按照本發(fā)明的半導體存儲裝置100包括排列在3行和3列區(qū)域中的9個存儲器陣列MAT0至MAT8。例如,如果圖5所示的半導體存儲裝置100的密度為72M位,則每個存儲器陣列的密度為8M位。在一個實施例中,所有的陣列具有相同的密度。然而,本發(fā)明也適用于所有的陣列具有不同密度的系統(tǒng)。
按照本發(fā)明的半導體存儲裝置中的每個存儲器陣列包括用于存儲數(shù)據(jù)的多個存儲塊。圖6是示出一個存儲器陣列的框圖,例如,圖5中所示MAT0。參見圖5和6,在本發(fā)明的一個實施例中,每個存儲器陣列MAT0至MAT8包括8個存儲塊BLK0至BLK7。例如,如果每個存儲器陣列的密度為8M位,則每個存儲塊的密度為1M位。
參見圖6,存儲器陣列(例如MAT0)還包括一主行解碼電路MRD、段行解碼電路SRD、一列解碼器和列門塊Y-DEC&Y-GATE、以及一讀出放大器和寫驅(qū)動器塊SA&WD。主行解碼電路MRD有選擇地驅(qū)動設置在行方向的主字線(未示出)。每個段行解碼電路SRD有選擇地驅(qū)動相應的存儲塊的段字線(未顯示)。列解碼器和列門塊Y-DEC&Y-GATE選擇所選存儲塊的列,例如,在X9數(shù)據(jù)輸入/輸出結(jié)構(gòu)的情況下選擇8列。
在讀操作過程中,讀出放大器和寫驅(qū)動器塊SA&WD通過所選行從所選存儲塊讀取數(shù)據(jù),并將所讀數(shù)據(jù)傳送到數(shù)據(jù)總線MDL。在寫操作中,通過列解碼器和列門塊Y-DEC&Y-GATE,讀出放大器和寫驅(qū)動器塊SA&WD將數(shù)據(jù)總線上的寫入數(shù)據(jù)傳送到所選存儲塊的所選列中。按照本發(fā)明的一個實施例,數(shù)據(jù)總線MDL包括8條數(shù)據(jù)線MDL0至MDL7,且每個存儲塊包括8個存儲塊段。
圖7包括表示按照本發(fā)明的使用存儲塊段的存取方法的框圖。參見圖7,半導體存儲裝置100包括一用于控制每個存儲器陣列中的存儲塊的每個讀出放大器和每個寫驅(qū)動器的控制電路120。例如,為了響應模式選擇信號DR7236、DR3618和DR1809以及地址信號A1至A3,控制電路120產(chǎn)生使能信號EN0至EN7。取決于使能信號EN0至EN7的選擇性激活,讀取在每個存儲器陣列MAT0至MAT3和MAT5至MAT8中的4位數(shù)據(jù)或8位數(shù)據(jù)。同樣,取決于使能信號EN0至EN7的選擇性激活,讀取在存儲器陣列MAT4中的1位數(shù)據(jù)、2位數(shù)據(jù)、4位數(shù)據(jù)或8位數(shù)據(jù)。
例如,在X9 SDR讀操作過程中,如果使能信號EN7被激活,則讀取在每個存儲器陣列MAT3、MAT5中的4位數(shù)據(jù),并且讀取在存儲器陣列MAT4中的1位數(shù)據(jù)。由此,9位數(shù)據(jù)向外輸出而不用如圖4B~4C所示的多路復用方法。在X18 SDR讀操作過程中,如果使能信號EN0、EN4被激活,讀取在每個存儲器陣列MAT0、MAT2、MAT6和MAT8中的4位數(shù)據(jù),并且讀取在存儲器陣列MAT4中的2位數(shù)據(jù)。由此,18位數(shù)據(jù)向外輸出而不用多路復用方法。
圖8示出了圖7所示的存儲塊及其外圍電路。如圖8所示,存儲塊BLK包括8個存儲塊段IO0至IO7。一段行解碼電路SRD是一行選擇電路。該SRD選擇設置在存儲塊中行方向的至少一段字線(未示出)。列解碼器和列門塊Y-DEC&Y-GATE是一用于選擇存儲塊列(例如8列)的列選擇電路。換言之,在每個存儲塊段中選擇一列。由列解碼器和列門塊Y-DEC&Y-GATE選擇的列與相應的讀出放大器SA0至SA3相連接。位于一側(cè)的4個讀出放大器SA0至SA3由使能信號EN0、EN2、EN4和EN6控制,而位于另一側(cè)的4個讀出放大器SA4至SA7由使能信號EN1、EN3、EN5和EN7控制。
例如,如果使能信號EN0被激活且使能信號EN1被去激活,則讀出放大器SA0至SA3執(zhí)行一讀操作過程,而讀出放大器SA4至SA7不執(zhí)行讀操作過程。因此,讀出4位數(shù)據(jù)。如果使能信號EN0和EN1被激活,所有的讀出放大器SA0至SA7都執(zhí)行讀操作。從而讀出8位數(shù)據(jù)。4位數(shù)據(jù)(或8位數(shù)據(jù))從每個存儲器陣列MAT0至MAT3、MAT5至MAT8中讀出或向它們寫入。為方便起見,圖8中沒有示出寫驅(qū)動器。然而,寫驅(qū)動器采用與控制讀出放大器SA0至SA7相同的方法來控制,這對本領域技術(shù)人員而言是顯而易見的。
圖9示出了圖7所示存儲器陣列MAT4的存儲塊及其外圍電路塊。除用于控制讀出放大器SA0至SA7的方法之外,圖9中的電路元件與圖8中的電路元件是相同的。位于本發(fā)明的存儲器電路中央的存儲器陣列MAT4( 見圖5)的相應存儲塊的讀出放大器被單獨控制。按照這些控制方法,1位數(shù)據(jù)、2位數(shù)據(jù)、4位數(shù)據(jù)或8位數(shù)據(jù)可從存儲器陣列MAT4中輸出。為方便起見,圖9中沒有示出寫驅(qū)動器。然而,寫驅(qū)動器采用與控制讀出放大器SA0至SA7相同的方法來控制,這對本領域技術(shù)人員而言是顯而易見的。
圖10表示圖7所示控制電路的優(yōu)選實施例的電路圖。參見圖10,按照本發(fā)明的控制電路120產(chǎn)生使能信號EN0至EN7,以響應模式選擇信號DR7236、DR3618、DR1809和地址信號A1至A3,并且如圖10所示,該控制電路120包括6個“或”門G11至G16、3個“非”門INV11至INV13以及8個“與”門G17至G24。該模式選擇信號DR7236用于選擇X72 SDR讀操作模式或X36 DDR讀操作模式,該模式選擇信號DR3618用于選擇X36SDR讀操作模式或X18 DDR讀操作模式,該模式選擇信號DR 1809用于選擇X18 SDR讀操作模式或X9 DDR讀操作模式。模式選擇信號可利用選擇電路內(nèi)部編程或外部編程,這對本領域技術(shù)人員來說是顯而易見的。
表1示出了按照每種操作模式的模式選擇信號DR7236、DR3618和DR1809的邏輯狀態(tài)。
參見表1,如果所有的模式選擇信號DR7236、DR3618和DR1809具有邏輯“H”(高)電平,則執(zhí)行X72 SDR讀操作或X36 DDR讀操作。此時,不管地址信號A1至A3的邏輯狀態(tài)是什么,所有的使能信號EN0至EN7都具有邏輯“H”電平。
表1

如果模式選擇信號DR7236具有邏輯“L”(低)電平且模式選擇信號DR3618、DR1809具有邏輯“H”電平,則執(zhí)行X36 SDR讀操作或X18 DDR讀操作。如果地址信號A1為邏輯“L”電平,則不管地址信號A2、A3是什么狀態(tài),使能信號EN2、EN3、EN6和EN7被激活且使能信號EN0、EN1、EN4和EN5被去激活。如果地址信號A1為邏輯“H”電平,則使能信號EN0、EN1、EN4和EN5被激活且使能信號EN2、EN3、EN6和EN7被去激活,而不管地址信號A2、A3是什么狀態(tài)。
如果模式選擇信號DR7236、DR3618為邏輯“L”電平且模式選擇信號DR1809為邏輯“H”電平,則執(zhí)行X18 SDR讀操作或X9 DDR讀操作。從而決定使能信號EN0至EN7的邏輯狀態(tài)而不管地址信號A3是什么狀態(tài)。如果地址信號A2A1為邏輯“LL”電平,則使能信號EN3、EN7被激活。如果地址信號A2A1為邏輯“LH”電平,則使能信號EN1、EN5被激活。如果地址信號A2A1為邏輯“HL”電平,則使能信號EN2、EN6被激活。如果地址信號A2A1為邏輯“HH”電平,則使能信號EN0、EN4被激活。
如果所有的模式選擇信號DR7236、DR3618和DR1809為邏輯“L”電平,則執(zhí)行X9 SDR讀操作。如果地址信號A3A2A1為邏輯“LLL”電平,則使能信號EN7被激活。如果地址信號A3A2A1為邏輯“LLH”電平,則使能信號EN5被激活。如果地址信號A3A2A1為邏輯“LHL”電平,則使能信號EN6被激活。如果地址信號A3A2A1為邏輯“LHH”電平,則使能信號EN4被激活。如果地址信號A3A2A1為邏輯“HLL”電平,則使能信號EN3被激活。如果地址信號A3A2A1為邏輯“HLH”電平,則使能信號EN1被激活。如果地址信號A3A2A1為邏輯“HHL”電平,則使能信號EN2被激活。如果地址信號A3A2A1為邏輯“HHH”電平,則使能信號EN0被激活。
表2總結(jié)了上述模式選擇信號、地址信號和使能信號的邏輯狀態(tài)組合。
表2

下面描述按照本發(fā)明半導體存儲裝置100的X9(X18、X36或X72)SDR讀操作。模式選擇信號DR7236、DR3618和DR1809設定為邏輯“H”電平以執(zhí)行X72 SDR讀操作。由于模式選擇信號DR7236、DR3618和DR1809為邏輯“H”電平,使能信號EN0至EN7被激活而不管地址信號A3A2A1的邏輯狀態(tài),這樣每個存儲器陣列MAT0至MAT8的所選存儲塊的讀出放大器被激活。因此,在X72 SDR讀操作過程中,72位數(shù)據(jù)被同時讀取并向外輸出。在X36 DDR讀操作過程中,72位數(shù)據(jù)中的一半(36位數(shù)據(jù))在時鐘信號的上升沿(或下降沿)同步向外輸出,而另一半(36位數(shù)據(jù))在時鐘信號的下降沿(或上升沿)同步向外輸出。
當模式選擇信號DR1809為邏輯“H”電平且模式選擇信號DR7236為邏輯“L”電平時,如果地址信號A1為邏輯“L”電平,則使能信號EN2、EN3、EN6、EN7被激活。從每個存儲器陣列MAT1、MAT3、MAT5、MAT7中輸出8位數(shù)據(jù),作為被每個存儲器陣列MAT1、MAT3、MAT5、MAT7的所選存儲塊的所有讀出放大器激活的結(jié)果。同時,從存儲器陣列MAT4中輸出4位數(shù)據(jù),作為被存儲器陣列MAT4的所選存儲塊的4個讀出放大器激活的結(jié)果。因此,從存儲器陣列MAT1、MAT3、MAT4、MAT5、MAT7中輸出36位數(shù)據(jù)而不使用多路復用方法。在SDR模式下同時向外輸出36位數(shù)據(jù)。在DDR模式下,36位數(shù)據(jù)中的一半(18位數(shù)據(jù))在時鐘信號的上升沿(或下降沿)同步向外輸出,而另一半(18位數(shù)據(jù))在時鐘信號的下降沿(或上升沿)同步向外輸出。如果地址信號為邏輯“H”電平,則使能信號EN0、EN1、EN4、EN5被激活。按照與上述相同的方法,從每個存儲器陣列MAT0、MAT2、MAT6、MAT8中輸出8位數(shù)據(jù)并且從存儲器陣列MAT4中輸出4位數(shù)據(jù)。
通過設定模式選擇信號DR7236、DR3618為邏輯“L”電平及設定模式選擇信號DR1809為邏輯“H”電平來執(zhí)行X18 SDR讀操作。如上所述,這種情況下,按照地址信號A3A2A1激活兩個使能信號。例如,如果地址信號A2、A1為邏輯“H”電平,則使能信號EN3、EN7被激活,并且從每個存儲器陣列MAT1、MAT3、MAT5、MAT7中輸出4位數(shù)據(jù)并且從存儲器陣列MAT4中輸出2位數(shù)據(jù)。因此,從存儲器陣列MAT1、MAT3、MAT4、MAT5、MAT7中輸出18位數(shù)據(jù)而不使用多路復用方法。在SDR模式下同時向外輸出18位數(shù)據(jù)。在DDR模式下,18位數(shù)據(jù)中的一半(9位數(shù)據(jù))在時鐘信號的上升沿(或下降沿)同步向外輸出,而另一半(9位數(shù)據(jù))在時鐘信號的下降沿(或上升沿)同步向外輸出。如果地址信號A3、A2、A1的組合與上述不同,則以上述相同的方法從5個存儲器陣列中讀出18位數(shù)據(jù)。
如果模式選擇信號DR7236、DR3618、DR1809為邏輯“L”電平,則執(zhí)行X9 SDR讀操作。如果地址信號A3、A2、A1為邏輯“LLL”電平,則使能信號EN7被激活并且從每個存儲器陣列MAT3、MAT5中輸出4位數(shù)據(jù)并且從存儲器陣列MAT4中輸出1位數(shù)據(jù)。因此,可以從存儲器陣列中讀出9位數(shù)據(jù)而不使用多路復用方法。如果地址信號A3、A2、A1的組合與上述的不同,則以與上述相同的方法從3個存儲器陣列中讀出9位數(shù)據(jù)。
圖11示出了按照本發(fā)明的具有外圍電路和冗余電路的半導體存儲裝置的布局。參見圖11,按照本發(fā)明的半導體存儲裝置具有被分成兩部分的第二列的存儲器陣列MAT1、MAT4、MAT7中的每一個。在一個實施例中,每個存儲器陣列被分成兩半。外圍電路和冗余電路位于分開的區(qū)域中。數(shù)據(jù)I/O焊盤、地址和控制焊盤以及數(shù)據(jù)I/O電路設置于芯片的邊緣區(qū)域中。
當參照本發(fā)明的優(yōu)選實施例詳細地顯示和描述本發(fā)明時,本領域技術(shù)人員可以理解,可作出各種形式和細節(jié)的改變而不脫離由所附權(quán)利要求所限定的本發(fā)明的精神和范圍。
權(quán)利要求
1.一種半導體存儲裝置,包括多個第一存儲器陣列,該第一存儲器陣列的數(shù)量為偶數(shù);一單一第二存儲器陣列,包括多個存儲塊;以及一控制電路,其與該第一和第二存儲器陣列中的每一個相聯(lián),該控制電路產(chǎn)生控制信號并將該控制信號提供給該第一和第二存儲器陣列,以便向該半導體存儲裝置輸入9的倍數(shù)位的數(shù)據(jù)和從中輸出9的倍數(shù)位的數(shù)據(jù)。
2.如權(quán)利要求1的半導體存儲裝置,其中該控制信號是讀出放大器控制信號,該讀出放大器控制信號有選擇地激活該存儲器陣列中的讀出放大器。
3.如權(quán)利要求1的半導體存儲裝置,其中該存儲器陣列中的一個與1位、2位、4位和8位中的一種數(shù)量位相聯(lián),這取決于該存儲裝置中的數(shù)據(jù)輸入/輸出運行結(jié)構(gòu)。
4.如權(quán)利要求1的半導體存儲裝置,其中在以9為倍數(shù)的運行結(jié)構(gòu)中,兩個該第一存儲器陣列中的每一個與4位相聯(lián),且該第二存儲器陣列與單一位相聯(lián)。
5.如權(quán)利要求1的半導體存儲裝置,其中在以18為倍數(shù)的運行結(jié)構(gòu)中,4個該第一存儲器陣列中的每一個與4位相聯(lián),且該第二存儲器陣列與兩位相聯(lián)。
6.如權(quán)利要求1的半導體存儲裝置,其中在以36為倍數(shù)的運行結(jié)構(gòu)中,4個該第一存儲器陣列中的每一個與8位相聯(lián),且該第二存儲器陣列與4位相聯(lián)。
7.如權(quán)利要求1的半導體存儲裝置,其中在以72為倍數(shù)的運行結(jié)構(gòu)中,8個該第一存儲器陣列中的每一個與8位相聯(lián),且該第二存儲器陣列與8位相聯(lián)。
8.如權(quán)利要求1的半導體存儲裝置,其中該存儲器陣列設置為3列和3行。
9.如權(quán)利要求8的半導體存儲裝置,還包括一第三存儲器陣列,其是該第一和第二存儲器陣列中至少一個的冗余。
10.如權(quán)利要求9的半導體存儲裝置,其中該第一和第二存儲器陣列中至少一個被劃分成兩半。
11.如權(quán)利要求8的半導體存儲裝置,還包括一形成在該半導體存儲裝置上的外圍電路。
12.如權(quán)利要求11的半導體存儲裝置,其中該外圍電路被形成為劃分該第一和第二存儲器陣列中至少一個。
13.如權(quán)利要求12的半導體存儲裝置,其中該第一和第二存儲器陣列中至少一個被劃分成兩半。
14.如權(quán)利要求8的半導體存儲裝置,還包括一第三存儲器陣列和一外圍電路,該第三存儲器陣列是該第一和第二存儲器陣列中至少一個的冗余,該外圍電路形成在該半導體存儲裝置上。
15.如權(quán)利要求14的半導體存儲裝置,其中該第三存儲器陣列和該外圍電路被形成為劃分該第一和第二存儲器陣列中至少一個。
16.如權(quán)利要求1的半導體存儲裝置,其中每個存儲器陣列包括8個存儲塊,而每個存儲塊包括8個存儲段。
17.如權(quán)利要求1的半導體存儲裝置,其中所有的多個存儲器陣列具有相同的輸入/輸出運行結(jié)構(gòu)。
18.如權(quán)利要求1的半導體存儲裝置,其中該存儲器陣列的數(shù)量是9。
19.如權(quán)利要求1的半導體存儲裝置,其中該存儲器陣列的數(shù)量是9的整數(shù)倍。
20.如權(quán)利要求1的半導體存儲裝置,其中該存儲器陣列包括多個第一存儲器陣列和一第二存儲器陣列,該第一存儲器陣列在讀或?qū)懖僮鬟^程中有選擇地被激活,該第二存儲器陣列在每個讀或?qū)懖僮鬟^程中被控制信號激活。
21.如權(quán)利要求1的半導體存儲裝置,其中該存儲器陣列都具有相同的存儲密度。
22.一種在半導體存儲裝置中處理數(shù)據(jù)的方法,包括提供多個第一存儲器陣列,該第一存儲器陣列的數(shù)量為偶數(shù);提供一包括多個存儲塊的第二存儲器陣列;以及產(chǎn)生控制信號并將該控制信號提供給該第一和第二存儲器陣列,以便向該半導體存儲裝置輸入9的倍數(shù)位的數(shù)據(jù)和從該半導體存儲裝置中輸出9的倍數(shù)位的數(shù)據(jù)。
23.如權(quán)利要求22的方法,其中該控制信號是讀出放大器控制信號,該讀出放大器控制信號有選擇地激活該存儲器陣列中的讀出放大器。
24.如權(quán)利要求22的方法,其中該存儲器陣列中的一個與1位、2位、4位和8位中的一種數(shù)量位相聯(lián),這取決于該存儲裝置中的數(shù)據(jù)輸入/輸出運行結(jié)構(gòu)。
25.如權(quán)利要求22的方法,其中在以9為倍數(shù)的運行結(jié)構(gòu)中,兩個該第一存儲器陣列中的每一個與4位相聯(lián),且該第二存儲器陣列與單一位相聯(lián)。
26.如權(quán)利要求22的方法,其中在以18為倍數(shù)的運行結(jié)構(gòu)中,4個該第一存儲器陣列中的每一個與4位相聯(lián),且該第二存儲器陣列與兩位相聯(lián)。
27.如權(quán)利要求22的方法,其中在以36為倍數(shù)的運行結(jié)構(gòu)中,4個該第一存儲器陣列中的每一個與8位相聯(lián),且該第二存儲器陣列與4位相聯(lián)。
28.如權(quán)利要求22的方法,其中在以72為倍數(shù)的運行結(jié)構(gòu)中,8個該第一存儲器陣列中的每一個與8位相聯(lián),且該第二存儲器陣列與8位相聯(lián)。
29.如權(quán)利要求22的方法,其中在以9為倍數(shù)的運行結(jié)構(gòu)中,該第一存儲器陣列中的每一個和該第二存儲器陣列與一位數(shù)據(jù)相聯(lián)。
30.如權(quán)利要求22的方法,其中在以18為倍數(shù)的運行結(jié)構(gòu)中,該第一存儲器陣列中的每一個和該第二存儲器陣列與兩位數(shù)據(jù)相聯(lián)。
31.如權(quán)利要求22的方法,其中在以36為倍數(shù)的運行結(jié)構(gòu)中,該第一存儲器陣列中的每一個和該第二存儲器陣列與4位數(shù)據(jù)相聯(lián)。
32.如權(quán)利要求22的方法,其中每個存儲器陣列包括8個存儲塊,而每個存儲塊包括8個存儲段。
33.如權(quán)利要求22的方法,其中所有的多個存儲器陣列具有相同的輸入/輸出運行結(jié)構(gòu)。
34.如權(quán)利要求22的方法,其中該存儲器陣列的數(shù)量是9。
35.如權(quán)利要求22的方法,其中該存儲器陣列的數(shù)量是9的整數(shù)倍。
36.如權(quán)利要求22的方法,其中該存儲器陣列包括多個第一存儲器陣列和一第二存儲器陣列,該第一存儲器陣列在讀或?qū)懖僮鬟^程中有選擇地被激活,該第二存儲器陣列在每個讀或?qū)懖僮鬟^程中被控制信號激活。
全文摘要
本發(fā)明涉及具有9的倍數(shù)位的數(shù)據(jù)輸入/輸出結(jié)構(gòu)的半導體存儲裝置。該存儲裝置具有多個存儲器陣列,在一個實施例中,具有奇數(shù)個存儲器陣列。該陣列被劃分成塊,而該塊被劃分為段。一控制電路將控制信號提供給該存儲器陣列,以便向該存儲裝置輸入和/或從該存儲裝置中輸出9的倍數(shù)位的數(shù)據(jù)。該數(shù)據(jù)位同時輸入或輸出,而不需要采用多路復用電路。從而減少了耗電量并且提高了存儲器的處理速度。本發(fā)明還提供在半導體裝置中處理數(shù)據(jù)的方法。
文檔編號G11C11/4097GK1489153SQ03155508
公開日2004年4月14日 申請日期2003年7月26日 優(yōu)先權(quán)日2002年7月26日
發(fā)明者梁香子, 樸哲成, 盧龍煥, 趙閏珍 申請人:三星電子株式會社
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