專利名稱：半導體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及內(nèi)部裝有發(fā)生內(nèi)部電壓的內(nèi)部電壓發(fā)生電路的半導體裝置，特別是涉及對應于多個外部電源電壓及多種阻抗規(guī)格，也能根據(jù)外部電源電壓穩(wěn)定地生成內(nèi)部電壓的內(nèi)部電壓發(fā)生電路。
背景技術(shù)：
圖36是簡略地表示現(xiàn)有的動態(tài)隨機存取存儲器(DRAM)的陣列部的結(jié)構(gòu)圖。在圖36中，對應于位線BL及ZBL和字線WL的交叉部，配置著存儲單元MC。在圖36中，具有代表性地示出了對應于位線BL和字線WL的交叉部配置的存儲單元MC。
一般說來，在存儲器陣列中，呈行列狀配置存儲單元MC，對應于各存儲單元行配置著字線WL。另外，對應于各存儲單元列配置著位線BL及ZBL對。對應于位線對中的一條位線和字線的交叉部配置著存儲單元。相輔數(shù)據(jù)被傳輸給位線BL及ZBL。
存儲單元MC包括以電荷狀態(tài)存儲信息的存儲電容器MQ；以及根據(jù)字線WL上的信號電壓，將存儲單元電容器MQ耦合在對應的位線BL(或ZBL)上的存取晶體管MT。存取晶體管MT通常由N溝道MOS晶體管(絕緣柵型場效應晶體管)構(gòu)成，負偏壓Vbb被供給其反向柵極。通過將負偏壓Vbb供給存取晶體管MT的反向柵極，謀求存取晶體管MT的閾值電壓的穩(wěn)定化、降低信號線和基板區(qū)域之間的寄生電容、以及降低存取晶體管MT的漏極/源極的耦合電容。
對應于位線BL及ZBL設(shè)置著在等待狀態(tài)時，將位線BL及ZBL預充電到位線預充電電壓Vbl電平，而且進行均衡的位線均衡電路BPE；以及被激活時，對位線BL及ZBL的電壓進行差動放大、而且進行鎖存的讀出放大器SA。
對應于該讀出放大器SA設(shè)置著讀出放大激活信號/SAP激活時導通，將讀出放大器SA的高電平電源結(jié)點耦合在傳遞陣列電源電壓Vdds的讀出電源線上的讀出激活晶體管ASPT；以及讀出放大激活信號SAN激活時導通，激活時將讀出放大器SA的低電平電源結(jié)點耦合在傳遞接地電壓Vss的讀出地線上的讀出放大激活晶體管ASNT。
位線均衡電路BPE根據(jù)位線均衡指示信號BLEQ，將呈陣列電源電壓Vdds的中間電壓(Vdds/2)的位線預充電電壓Vbl傳遞給位線BL及ZBL。
選擇時，字線WL被驅(qū)動成比陣列電源電壓Vdds高的電壓電平的高電壓Vpp電平。通過將選擇字線WL驅(qū)動成高電壓Vpp電平，在將陣列電源電壓Vdds電平的高電平數(shù)據(jù)存儲在存儲電容器MQ的存儲結(jié)點中時，不伴隨存儲單元MC的存取晶體管MT的閾值電壓損失。
存儲電容器MQ在與存儲數(shù)據(jù)的存儲結(jié)點相對的電極結(jié)點(自行延遲結(jié)點)上接收一定的自行延遲電壓Vcp。通常，自行延遲電壓Vcp也與位線預充電電壓Vbl相同，呈陣列電源電壓Vdds的中間電壓(Vdds/2)的電壓電平。
如上所述，在DRAM中，分別使用電壓電平不同的多種電壓。在外部發(fā)生這些多種電壓后供給DRAM的情況下，系統(tǒng)的規(guī)模大，還由于外部布線的損失，系統(tǒng)總體的消費電流也增大。另外，在DRAM中，由于電源端子數(shù)增大，所以其封裝體的尺寸增大。因此，一般說來，在DRAM內(nèi)部生成這些多種電壓。
圖37是簡略地表示與DRAM的內(nèi)部電壓相關(guān)聯(lián)的部分的結(jié)構(gòu)圖。在圖37中，DRAM包括有呈行列狀排列的多個存儲單元(圖36中的存儲單元MC)的存儲單元陣列902；根據(jù)來自外部的命令CMD，生成實現(xiàn)命令CMD指定的工作模式用的工作控制信號的控制電路904；在控制電路904的控制下被激活，根據(jù)來自外部的行地址信號RA，將對應于存儲單元陣列902的地址指定的行配置的字線驅(qū)動到選擇狀態(tài)用的行選擇電路906；有選擇地被控制電路904激活，激活時檢測并放大由行選擇電路906選擇的行上的存儲單元的數(shù)據(jù)，而且進行鎖存的讀出放大器群908；在控制電路904的控制下工作，激活時根據(jù)來自外部的列地址信號CA，選擇存儲單元陣列902的地址指定的列對應的存儲單元的列選擇電路910；以及激活時，根據(jù)外部電源電壓EXVDD，生成各種內(nèi)部電壓Vpp、Vbb、Vbl、Vcp、Vdds、以及Vddp的內(nèi)部電壓發(fā)生電路900。
來自內(nèi)部電壓發(fā)生電路900的外圍電源電壓Vddp被供給控制電路904及行選擇電路906。來自內(nèi)部電壓發(fā)生電路900的高電壓Vpp還被供給行選擇電路906。
在行選擇電路906中，由將外圍電源電壓Vddp作為工作電源電壓接收的行譯碼電路生成行選擇信號，根據(jù)該行選擇信號，與字驅(qū)動器相比呈高電壓Vpp電平的字線選擇信號被傳遞給對應于所選擇的行配置的字線。
位線預充電電壓Vbl、單元陽極電壓Vcp、以及加在存儲單元陣列902的基板區(qū)域上的負偏壓Vbb被供給存儲單元陣列902。陣列電源電壓Vdds作為工作電源電壓通過讀出電源線被供給讀出放大器群908。
通常，外圍電源電壓Vddp作為工作電源電壓被供給列選擇電路列選擇電路910?？墒牵摿羞x擇電路910輸出的列選擇信號即使呈陣列電源電壓Vdds電平也可以。通常，外圍電源電壓Vddp呈比陣列電源電壓Vdds高的電壓電平。
通過用外圍電源電壓Vddp使控制電路904等外圍電路工作，而且按照陣列電源電壓Vdds使與存儲單元陣列902相關(guān)聯(lián)的讀出放大器群908工作，而使外圍電路高速工作，實現(xiàn)高速存取，另外保證存儲單元的存取晶體管及存儲單元電容器的絕緣耐壓，穩(wěn)定地存儲數(shù)據(jù)。
在半導體裝置中，隨著系統(tǒng)規(guī)模的增大，為了防止發(fā)熱等，強烈地要求低功耗。特別是在以電池為電源的攜帶機器的使用中，從電池壽命的觀點看，也要求降低消費電流。特別是不進行數(shù)據(jù)的存取的等待狀態(tài)的時間，實際上比進行數(shù)據(jù)處理的時間長，另外，在DRAM中，只要求保持數(shù)據(jù)，強烈地要求降低該等待狀態(tài)時的消費電流。
作為這樣的等待狀態(tài)時的降低消費電流的一種方法，采用稱為掉電模式的工作模式。在該掉電模式中，在與數(shù)據(jù)保持無關(guān)的地址輸入緩沖電路等中，停止工作電源電壓的供給。因此，與數(shù)據(jù)保持無關(guān)的電路的直流電流路徑被阻斷，減少電路的漏電流，降低消費電流。
在攜帶機器等的使用中，最近要求進一步降低等待功率，根據(jù)這樣的超低等待電流的要求，采用了一種稱為“深度掉電模式”的模式。在該深度掉電模式時，停止內(nèi)部電壓發(fā)生電路900的內(nèi)部電壓發(fā)生工作。但是，掉電模式是根據(jù)來自外部的命令設(shè)定的，所以電源電壓被供給與接收命令CMD的命令譯碼器等的掉電模式解除相關(guān)聯(lián)的電路。
在給出了該深度掉電模式的指示時，如圖37所示，從控制電路904生成斷電信號PCUT。該斷電信號PCUT是呈外圍電源電壓Vddp電平的信號。由于停止從外部電源電壓EXVDD生成內(nèi)部電壓的電路的工作，所以由電平變換電路915將該斷電信號PCUT變換成振幅呈外部電源電壓EXVDD電平的斷電允許信號PCUTe。該斷電允許信號PCUTe被供給行選擇電路906及列選擇電路910等外圍電路，各外圍電路的電流路徑被阻斷。
在控制電路904內(nèi)，該斷電允許信號PCUTe還被供給進行與深度掉電模式相關(guān)聯(lián)的工作控制的電路以外的部分，阻斷該電流路徑。
深度掉電模式時，在必要的電路部分以外，不消費電流，還由于阻斷電流路徑，所以能防止漏電流的發(fā)生，能極大地降低消費電流。
在各種各樣的系統(tǒng)中使用DRAM。系統(tǒng)中存在各種電源電壓。例如，作為外部電源電壓EXVDD，有3.3V及2.5V。另外，作為接口，除了LVTTL等以外，還有1.8VIO接口。在該1.8VIO接口中，外部電源電壓為2.5V或3.3V時，輸入信號的振幅被設(shè)定為1.8V。根據(jù)輸出電源電壓VDDQ，VIH及VIL被設(shè)定為0.8VDDQ/0.2VDDQ。
在DRAM中，在對應于這樣的各種外部電源電壓，用同一電路結(jié)構(gòu)生成了內(nèi)部電壓的情況下，由于內(nèi)部電壓發(fā)生電路的工作條件隨著外部電源電壓電平的不同而不同，所以存在不能有效地生成呈最佳電壓電平的內(nèi)部電壓的問題。
另外，在根據(jù)各個外部電源電壓電平或接口規(guī)格，設(shè)計了內(nèi)部電壓發(fā)生電路的情況下，由于只對應于外部電源電壓的電壓電平，所以主要的內(nèi)部電路結(jié)構(gòu)相同，有必要只制作內(nèi)部電壓發(fā)生電路的結(jié)構(gòu)不同的多種芯片，出現(xiàn)制造效率低、成本高的問題。
因此，從產(chǎn)品管理及成本的觀點看，最好在主工序中對應于多種外部電源電壓/接口，制作公共電路部分，通過屏蔽布線或焊接區(qū)的電壓的固定，實現(xiàn)對應于外部電源電壓電平或接口規(guī)格的內(nèi)部電壓發(fā)生電路。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種能與外部電源電壓電平及接口規(guī)格無關(guān)地穩(wěn)定地生成內(nèi)部電壓的半導體裝置。
本發(fā)明的另一個目的在于提供一種能根據(jù)所使用的外部電源電壓電平，有效地生成所希望的電壓電平的內(nèi)部電壓的半導體裝置。
本發(fā)明的第一種觀點的半導體裝置包括激活時，對來自基準電壓發(fā)生電路的基準電壓和內(nèi)部電壓進行比較，輸出對應于該比較結(jié)果的信號的比較電路；根據(jù)該比較電路的輸出信號，從電源結(jié)點將電流供給內(nèi)部電壓線，生成內(nèi)部電壓的驅(qū)動電路；根據(jù)內(nèi)部電壓電平設(shè)定信號，使比較電路的比較工作停止，將其輸出信號固定在規(guī)定的電壓電平，將驅(qū)動電路設(shè)定在恒常導通狀態(tài)用的比較控制電路；以及根據(jù)內(nèi)部電壓電平設(shè)定信號，將內(nèi)部電壓線耦合在電源結(jié)點上的輔助晶體管。
本發(fā)明的第二種觀點的半導體裝置包括接收第一電源電壓作為工作電源電壓，響應模式設(shè)定信號有選擇地激活，根據(jù)外部信號生成第一內(nèi)部信號的第一輸入電路；接收第二電源電壓作為工作電源電壓，響應模式設(shè)定信號有選擇地激活，根據(jù)外部信號生成第二內(nèi)部信號的第二輸入電路；將來自第二輸入電路的第二內(nèi)部信號變換成第一電源電壓電平的振幅信號，生成第三內(nèi)部信號的電平變換電路；以及接收第一電源電壓作為工作電源電壓，根據(jù)第一及第三內(nèi)部信號，生成傳遞給內(nèi)部電路的第四內(nèi)部信號的輸入門電路。該輸入門電路在第一及第二輸入電路非激活時，根據(jù)該非激活的輸入電路的輸出信號，作為緩沖電路工作，對激活的電平變換電路或第一輸入電路的輸出信號進行緩沖處理。
本發(fā)明的第三種觀點的半導體裝置包括連接在接收第一控制信號的第一控制信號輸入結(jié)點和第一內(nèi)部結(jié)點之間的第一電容元件；根據(jù)第一內(nèi)部結(jié)點的電壓電平，將第二及第三內(nèi)部結(jié)點分別預充電到外部電源電壓電平的第二及第三晶體管；連接在輸入第二控制信號的第二控制信號輸入結(jié)點和第二內(nèi)部結(jié)點之間的第二電容元件；根據(jù)第二內(nèi)部結(jié)點的電壓電平有選擇地導通，導通時在第三內(nèi)部結(jié)點和輸出結(jié)點之間傳遞電荷的輸出晶體管；接收外部電源結(jié)點的電源電壓及第一內(nèi)部電壓結(jié)點的電壓作為工作電源電壓，根據(jù)第三控制信號驅(qū)動第四內(nèi)部結(jié)點的驅(qū)動電路；連接在第四內(nèi)部結(jié)點和第三內(nèi)部結(jié)點之間的第三電容元件、第四電容元件；以及在接收第五控制信號的第四控制信號輸入結(jié)點和第三內(nèi)部結(jié)點之間、或者在第四控制信號輸入結(jié)點和第一內(nèi)部電壓結(jié)點之間有選擇地而且固定地連接第四電容元件的布線。
通過將驅(qū)動電路設(shè)定為經(jīng)常導通狀態(tài)、而且將輔助晶體管設(shè)定為導通狀態(tài)，能增加對內(nèi)部電壓線的供給電流量，在外部電源結(jié)點被耦合在內(nèi)部電壓線上的情況下，能穩(wěn)定地將外部電源電壓傳遞給內(nèi)部電壓線。
另外，由于在輸入電路中，對第二輸入電路的輸出信號進行電平變換，根據(jù)第一輸入電路的輸出信號及電平變換電路的輸出信號，生成內(nèi)部信號，所以即使在輸入接口不同的情況下，通過將一個輸入電路激活，能穩(wěn)定地生成內(nèi)部信號。
另外，由于在生成內(nèi)部電壓的情況下，并聯(lián)連接電容元件供給電荷，所以在外部電壓高的情況下，能有足夠的能力供給電荷，能穩(wěn)定地生成所希望的電壓電平的內(nèi)部電壓。
另外，由于用電容元件變更驅(qū)動電路的兩個工作電源電壓中一者的電壓電平，所以能通過電容耦合，進行兩個階段的升壓工作，能在內(nèi)部結(jié)點上產(chǎn)生大的電壓電平變化，即使在外部電源電壓電平低的情況下，也能穩(wěn)定地生成所希望的電壓電平的內(nèi)部電壓。
另外，由于能變更地設(shè)定電容元件的連接，所以能實現(xiàn)用對應于外部電源電壓電平的最佳能力發(fā)生內(nèi)部電壓的內(nèi)部電壓發(fā)生電路。


圖1是簡略地表示本發(fā)明的實施形態(tài)1的內(nèi)部電壓發(fā)生電路的結(jié)構(gòu)圖。
圖2是表示圖1所示的基準電壓發(fā)生電路的結(jié)構(gòu)之一例圖。
圖3是表示圖1所示的外圍有源VDC的結(jié)構(gòu)之一例圖。
圖4是表示圖1所示的發(fā)生電壓電平設(shè)定信號的部分的結(jié)構(gòu)之一例圖。
圖5是簡略地表示電壓電平設(shè)定信號發(fā)生部的變更例的結(jié)構(gòu)圖。
圖6是表示圖1所示的陣列有源VDC及輸入有源VDC的結(jié)構(gòu)之一例圖。
圖7是表示圖1所示的等待VDC的結(jié)構(gòu)之一例圖。
圖8是表示本發(fā)明的實施形態(tài)2的輸入電路的結(jié)構(gòu)圖。
圖9是表示對圖8所示的輸入電路的電源供給的形態(tài)的圖。
圖10是表示對圖8所示的輸入電路的電源供給的形態(tài)的圖。
圖11是簡略地表示本發(fā)明的實施形態(tài)3的內(nèi)部電壓發(fā)生部的結(jié)構(gòu)圖。
圖12是表示本發(fā)明的實施形態(tài)3的變更例的圖。
圖13是簡略地表示本發(fā)明的實施形態(tài)4的斷電允許信號發(fā)生部的結(jié)構(gòu)圖。
圖14是表示圖13所示的斷電允許信號發(fā)生部的工作的信號波形圖。
圖15是表示本發(fā)明的實施形態(tài)5的內(nèi)部狀態(tài)設(shè)定信號發(fā)生部的結(jié)構(gòu)圖。
圖16是表示本發(fā)明的實施形態(tài)6的陣列有源VDC的結(jié)構(gòu)圖。
圖17是表示圖16所示的陣列有源VDC的工作的信號波形圖。
圖18是簡略地表示備有本發(fā)明的實施形態(tài)6的陣列有源VDC的半導體存儲裝置的主要部分的結(jié)構(gòu)圖。
圖19是表示圖18所示的過激控制電路的結(jié)構(gòu)之一例圖。
圖20是表示本發(fā)明的實施形態(tài)6的中間電壓發(fā)生部的結(jié)構(gòu)圖。
圖21是表示本發(fā)明的實施形態(tài)7的高壓發(fā)生部的結(jié)構(gòu)圖。
圖22是表示圖21所示的高壓發(fā)生電路的工作的信號波形圖。
圖23是簡略地表示圖21所示的MOS電容器的剖面結(jié)構(gòu)圖。
圖24是表示圖21所示的發(fā)生輸出門控制信號的部分的結(jié)構(gòu)之一例圖。
圖25是表示圖24所示的輸出門控制信號發(fā)生部的工作的信號波形圖。
圖26是表示本發(fā)明的實施形態(tài)7的高壓發(fā)生電路的變更例的結(jié)構(gòu)圖。
圖27是簡略地表示本發(fā)明的實施形態(tài)8的高壓發(fā)生電路的結(jié)構(gòu)圖。
圖28是表示本發(fā)明的實施形態(tài)8的高壓發(fā)生電路的變更例的結(jié)構(gòu)圖。
圖29是表示本發(fā)明的實施形態(tài)8的高壓發(fā)生電路的變更例2的結(jié)構(gòu)圖。
圖30是簡略地表示圖29所示的連接控制信號發(fā)生部的結(jié)構(gòu)圖。
圖31是表示圖30所示的負電壓發(fā)生電路的結(jié)構(gòu)之一例圖。
圖32是表示圖30所示的高壓發(fā)生電路的結(jié)構(gòu)之一例圖。
圖33是表示本發(fā)明的實施形態(tài)9的高壓發(fā)生控制部的結(jié)構(gòu)圖。
圖34是表示本發(fā)明的實施形態(tài)9的高壓發(fā)生控制部的變更例的圖。
圖35是表示本發(fā)明的實施形態(tài)9的基準電壓發(fā)生電路的結(jié)構(gòu)之一例圖。
圖36是簡略地表示現(xiàn)有的半導體存儲裝置的陣列部的結(jié)構(gòu)圖。
圖37是簡略地表示現(xiàn)有的半導體存儲裝置的總體結(jié)構(gòu)圖。
發(fā)明的
具體實施例方式
圖1是簡略地表示本發(fā)明的實施形態(tài)1的內(nèi)部電壓發(fā)生電路的結(jié)構(gòu)圖。圖37所示的內(nèi)部電壓發(fā)生電路900中包括該圖1所示的內(nèi)部電壓發(fā)生電路。
在圖1中，內(nèi)部電壓發(fā)生電路包括生成恒定電流ICST的恒定電流發(fā)生電路1；接收外部電源電平指定信號ZCMPE和斷電允許信號PCUTe的OR電路6；在控制輸入端DIS接收OR電路6的輸出信號，OR電路6的輸出信號呈非激活狀態(tài)(低電平)時工作，生成外圍基準電壓Vrefp的外圍基準電壓發(fā)生電路2p；在被供給控制輸入端DIS的斷電允許信號PCUTe非激活時工作，生成陣列基準電壓Vrefs的陣列基準電壓發(fā)生電路2s；以及在被供給控制輸入端DIS的斷電允許信號PCUTe非激活時工作，生成輸入基準電壓Vrefi的輸入基準電壓發(fā)生電路2I。
根據(jù)對該半導體裝置使用的外部電源電壓EXVDD的電壓電平，固定地設(shè)定外部電源電平指定信號ZCMPE。即，外部電源電壓EXVDD例如在較低的2.5V的情況下，外部電源電平指定信號ZCMPE被設(shè)定成高電平，外部電源電壓EXVDD例如在較高的3.3V的情況下，外部電源電平指定信號ZCMPE被設(shè)定成低電平。通過屏蔽布線或焊接區(qū)的電壓固定，設(shè)定該外部電源電平指定信號ZCMPE的電壓電平。
與以往相同，在指定了深掉電模式時，斷電允許信號PCUTe被設(shè)定為高電平?？墒?，在深掉電模式時，停止發(fā)生陣列基準電壓Vrefs、外圍基準電壓Vrefp、以及輸入基準電壓Vrefi。在深掉電模式時，有必要受理解除深掉電模式的命令，使進行深掉電模式的解除工作的電路工作。如后面所述，在深掉電模式時，根據(jù)外部電源電壓從另一路徑生成外圍電源電壓，作為工作電源電壓供給與該深掉電模式的設(shè)定/解除相關(guān)聯(lián)的控制電路。
內(nèi)部電壓發(fā)生電路還包括根據(jù)外圍基準電壓Vrefp，在外圍電源線10p上生成外圍電源電壓VDDP的外圍電源電路3；根據(jù)陣列基準電壓Vrefs，在陣列電源線10s上生成陣列電源電壓(讀出電源電壓)VDDS的陣列電源電路4；以及根據(jù)輸入基準電壓Vrefi，在輸入電源線10i上生成輸入電源電壓VDDI的輸入電源電路5。
根據(jù)圖37所示的外圍電源電壓Vddp，外圍電源線10p上的外圍電源電壓VDDP被供給外圍電路。根據(jù)圖37所示的讀出電源電壓Vdds，陣列電源電壓VDDS被供給讀出放大器群等。接口規(guī)格例如為1.8VIO接口時，生成輸入電源電壓VDDI，作為工作電源電壓被供給輸入電路初級的輸入緩沖器。輸出電源電壓VDDQ輸出專用，被從外部供給輸出電路。
外圍電源電路3包括響應被供給控制輸入端AIN及BIN的陣列激活信號ACT及外部電源電平指定信號ZCMPE，有選擇地被激活，激活時根據(jù)外圍基準電壓Vrefp，在外圍電源線10p上生成外圍電源電壓VDDP的外圍有源VDC(降壓電路)3a；根據(jù)被供給控制輸入端CIN的信號，有選擇地被激活，激活時，在外圍電源線10p上生成外圍電源電壓VDDP的外圍等待VDC3s。
外圍等待VDC3s工作時，用大電流驅(qū)動力將電流供給外圍電源線10p，即使由于內(nèi)部工作致使外圍電源電壓VDDP被消費，也能將其電壓電平維持在規(guī)定的電壓電平。
外圍等待VDC3s在被設(shè)定為工作狀態(tài)的情況下，用小電流驅(qū)動力將電流供給外圍電源線10p，防止在等待狀態(tài)時，外圍電源電壓VDDP由于漏電流等致使其電壓電平下降。
與外圍基準電壓發(fā)生電路2p相同，接收外部電源電平指定信號ZCMPE和斷電允許信號PCUTe的OR門6的輸出信號被供給該外圍等待VDC3s的控制輸入端CIN。這些外圍有源VDC3a及外圍等待VDC3s工作時，對外圍基準電壓Vrefp和外圍電源電壓VDDP進行比較，根據(jù)其比較結(jié)果，從外部電源結(jié)點將電流供給外圍電源線10p，將外圍電源電壓VDDP維持在與外圍基準電壓Vrefp的電壓電平對應的電壓電平。
在被供給控制輸入端AIN的陣列激活信號ACT呈激活狀態(tài)、而且被供給控制輸入端BIN的外部電源電平指定信號ZCMPE呈低電平時，外圍有源VDC3a被激活，生成外圍電源電壓VDDP。在外部電源電平指定信號ZCMPE及斷電允許信號PCUTe都呈低電平時，外圍等待VDC3s被激活，在選擇存儲單元的有源循環(huán)及存儲單元選擇結(jié)束后的等待循環(huán)時工作，生成外圍電源電壓VDDP。
陣列電源電路4包括被供給控制輸入端AIN的陣列激活信號ACT激活時工作，對陣列電源電壓VDDS和陣列基準電壓Vrefs進行比較，根據(jù)其比較結(jié)果，從外部電源結(jié)點將電流供給陣列電源線10s的陣列有源VDC4a；以及被供給控制輸入端CIN的斷電允許信號PCUTe非激活時(呈低電平時)工作，根據(jù)陣列基準電壓Vrefs和陣列電源電壓VDDS的比較結(jié)果，從外部電源結(jié)點將電流供給陣列電源線10s的陣列等待VDC4s。
外部電源電平指定信號ZCMPE不供給陣列電源電路4。因為外部電源電壓EXVDD例如即使為2.5V及3.3V，陣列電源電壓VDDS例如為2.0V，對于外部電源電壓EXVDD的任意的電壓電平來說，外部電源電壓EXVDD都會下降，有必要生成電源電壓VDDS。
輸入電源電路5包括被供給控制輸入端AIN的信號呈激活狀態(tài)時被激活，對輸入基準電壓Vrefi和輸入電源電壓VDDI進行比較，根據(jù)其比較結(jié)果，將電流供給輸入電源線10i的輸入有源VDC5a；以及被供給控制輸入端CIN的信號呈低電平時被激活，對輸入基準電壓Vrefi和輸入電源電壓VDDI進行比較，根據(jù)其比較結(jié)果，將電流供給輸入電源線10i的輸入等待VDC5s。
接收陣列激活信號ACD和模式選擇信號MLV的門電路7的輸出信號被供給輸入有源VDC5a。陣列激活信號ACD呈高電平、而且模式選擇信號MLV呈低電平時，該門電路7輸出呈高電平的信號。模式選擇信號MLV呈低電平時，指定1.8VIO(接口)模式。接收模式選擇信號MLV和斷電允許信號PCUTe的OR門8的輸出信號被供給輸入等待VDC5s的控制輸入端CIN。
OR電路6及8和門電路7接收外部電源電壓作為工作電源電壓，根據(jù)呈外部電源電壓電平的斷電允許信號PCUTe或模式選擇信號MLV，分別生成控制信號。
內(nèi)部電壓發(fā)生電路還包括使模式選擇信號MLV反相的反相器11；以及反相器11的輸出信號呈低電平時導通、導電性地連接外圍電源線10p和輸入電源線10i的連接門12。在圖1中，連接門12由P溝道MOS晶體管構(gòu)成?？墒?，該連接門12也可以由CMOS傳輸門構(gòu)成。
即，模式選擇信號MLV呈低電平時，連接門12呈非導通狀態(tài)，分別生成外圍電源電壓VDDP及輸入電源電壓VDDI。另一方面，如果模式選擇信號MLV呈高電平，則連接門12導通，導電性地連接外圍電源線10p和輸入電源線10i。在此情況下，用外圍電源電壓VDDP作為輸入電源電壓VDDI(因為輸入電源電路5保持非工作狀態(tài))。
即，該模式設(shè)定信號MLV呈高電平時，作為接口指定LVTTL模式，模式設(shè)定信號MLV呈低電平時，指定1.8VIO模式。在LVTTL模式中，輸入信號的高電平VIH為2.0V，低電平VIL為0.8V。另一方面，在1.8VIO模式中，輸入信號呈高電平，但比LVTTL電平低。
因此，在該模式設(shè)定信號MLV被設(shè)定成低電平的情況下，使輸入電源電路5工作，生成對應于1.8VIO模式的輸入電源電壓VDDI。另一方面，在模式設(shè)定信號MLV呈高電平、指定LVTTL模式的情況下，使輸入電源電壓VDDI和外圍電源電壓VDDP為同一電壓電平，停止輸入電源電路5的工作。因此，降低了LVTTL模式時的功耗。
圖2是表示圖1所示的基準電壓發(fā)生電路2p、2s及2i的結(jié)構(gòu)之一例圖。這些基準電壓發(fā)生電路2p、2s及2i具有同樣的結(jié)構(gòu)，所以在圖2中，具有代表性地示出了一個基準電壓發(fā)生電路2。
在圖2中，基準電壓發(fā)生電路2包括耦合在外部電源結(jié)點上，供給恒定電流I0的恒定電流源20a；連接在恒定電流源20a和輸出結(jié)點20f之間，而且其柵極連接在控制輸入端DIS上的P溝道MOS晶體管20b；其一端連接在輸出結(jié)點20f上的電阻元件20c；連接在電阻元件20c和接地結(jié)點之間，而且其柵極連接在接地結(jié)點上的P溝道MOS晶體管20d；以及連接在輸出結(jié)點20f和接地結(jié)點之間，而且其柵極連接在控制輸入端DIS上的N溝道MOS晶體管20e。
在該基準電壓發(fā)生電路2中，被供給控制輸入端DIS的信號呈低電平時，MOS晶體管20b呈導通狀態(tài)，MOS晶體管20e呈非導通狀態(tài)。MOS晶體管20d用二極管模式工作，導通時，產(chǎn)生其閾值電壓的絕對值Vtp的電壓降。利用該MOS晶體管20d時，外部電源電壓EXVDD上升，MOS晶體管20d的源極電位超過電壓Vtp之前，使來自輸出結(jié)點20f的電壓Vref隨著外部電源電壓EXVDD而上升。因此，外部電源接通時，高速地使基準電壓Vref的電壓電平上升。
因此，被供給該控制輸入端DIS的信號呈低電平時，來自輸出結(jié)點20f的基準電壓Vref的電壓電平由下式給出Vref＝I0·R+Vtp式中，R表示電阻元件20c的電阻值。
被供給該控制輸入端DIS的控制信號呈高電平時，MOS晶體管20b呈非導通狀態(tài)，MOS晶體管20e呈導通狀態(tài)。因此，在此情況下，來自恒定電流源20a的電流供給路徑被阻斷，基準電壓Vref利用MOS晶體管20e，被固定在接地電壓電平。
該基準電壓發(fā)生電路2在圖1所示的外圍基準電壓發(fā)生電路2b的情況下，外部電源電平指定信號ZCMPE被供給控制輸入端DIS。該外部電源電平指定信號ZCMPE呈高電平時，外部電源電壓EXVDD例如為2.5V。在此情況下，后面將詳細說明，外圍電源電壓VDDP被設(shè)定為與外部電源電壓EXVDD相同的電壓電平。因此，在此情況下，沒有必要生成外圍基準電壓Vrefp，外圍基準電壓發(fā)生電路2p的工作停止。另一方面，在外部電源電壓EXVDD例如為3.3V的情況下，外部電源電平指定信號ZCMPE被設(shè)定為低電平，隨著該外圍基準電壓Vrefp使外部電源電壓EXVDD下降，生成外圍電源電壓VDDP。
圖2所示的基準電壓發(fā)生電路2在陣列基準電壓發(fā)生電路2s或輸入基準電壓發(fā)生電路2i的情況下，斷電允許信號PCUTe被供給控制輸入端DIS。因此，在深掉電模式時該斷電允許信號PCUTe呈高電平，這些陣列基準電壓發(fā)生電路2s及輸入基準電壓發(fā)生電路2i的基準電壓發(fā)生工作停止。
在外圍基準電壓發(fā)生電路2p的情況下，在控制輸入端DIS上接收OR電路6的輸出信號，外部電源電平指定信號ZCMPE呈高電平時，與工作模式無關(guān)，基準電壓發(fā)生工作停止，外圍基準電壓Vrefp被固定在接地電壓電平。外部電源電平指定信號ZCMPE呈低電平時，OR電路6的輸出信號根據(jù)斷電允許信號PCUTe而呈高電平，深度掉電模式時，陣列基準電壓Vrefs及輸入基準電壓Vrefi相同，停止發(fā)生外圍基準電壓Vrefp。
圖3是表示圖1所示的外圍有源VDC3a的結(jié)構(gòu)之一例圖。在圖3中，外圍有源VDC3a包括對外圍電源電壓VDDP和外圍基準電壓Vrefp進行比較的比較電路23；以及工作時根據(jù)比較電路23的輸出信號，將電流從外部電源結(jié)點供給外圍電源線10p的電流驅(qū)動晶體管24。
比較電路23包括連接在外部電源結(jié)點和結(jié)點ND1之間、而且其柵極連接在結(jié)點ND1上的P溝道MOS晶體管23a；連接在結(jié)點ND1和結(jié)點ND3之間、而且在其柵極上接收外圍電源電壓VDDP的N溝道MOS晶體管23c；連接在外部電源結(jié)點和結(jié)點ND2之間、而且其柵極連接在結(jié)點ND1上的P溝道MOS晶體管23b；連接在結(jié)點ND2和結(jié)點ND3之間、而且在其柵極上接收基準電壓Vrefp的N溝道MOS晶體管23d；以及連接在結(jié)點ND3和接地結(jié)點之間、而且在其柵極上接收門電路25的輸出信號的N溝道MOS晶體管23e。
MOS晶體管23a及23b構(gòu)成電流鏡電路，流過MOS晶體管23a的電流的鏡像電流通過MOS晶體管23b。在鏡像比為1的情況下，在MOS晶體管23a及23b中流過相同大小的電流。
MOS晶體管23c及23d構(gòu)成對外圍電源電壓VDDP和外圍基準電壓Vrefp進行比較的差動級。MOS晶體管23e作為該比較電路23的電流源晶體管工作，導通時，允許進行該比較電路23的比較工作，非導通狀態(tài)時，阻斷工作電流的路徑，使該比較電路23的比較工作失效。
門電路25接收被供給控制輸入端AIN的陣列激活信號ACT和被供給控制輸入端BIN的外部電源電平指定信號ZCMPE。該門電路25在陣列激活信號ACT呈高電平、而且外部電源電平指定信號ZCMPE呈低電平時輸出呈高電平的信號。因此，在外部電源電平指定信號ZCMPE呈高電平時，門電路25的輸出信號被固定在低電平，禁止該比較電路23的比較工作。即，在外部電源電壓EXVDD例如為較低的2.5V的情況下，該外部電源電平指定信號ZCMPE被設(shè)定為高電平，比較電路23的比較工作被禁止。
外圍有源VDC3a還包括接收被供給控制輸入端BIN的外部電源電平指定信號ZCMPE的反相器26；反相器26的輸出信號呈低電平時導通，將結(jié)點ND1耦合在外部電源結(jié)點上的P溝道MOS晶體管27；接收被供給控制輸入端AIN的陣列激活信號ACT和被供給控制結(jié)點BIN的外部電源電平指定信號ZCMPE的門電路32的輸出信號非激活時(呈低電平時)導通，將結(jié)點ND2耦合在外部電源結(jié)點上的P溝道MOS晶體管29；接收被供給控制輸入端DIN的外部電源電平指定信號ZCMPE的反相器30；反相器30的輸出信號呈低電平時導通，外圍電源線10p導通時，耦合在外部電源結(jié)點上的P溝道MOS晶體管31；以及被供給控制輸入端BIN的外部電源電平指定信號ZCMPE呈高電平時導通，導通時，將結(jié)點ND2保持在接地電壓電平的N溝道MOS晶體管28。
門電路32在陣列激活信號ACT呈高電平、而且外部電源電平指定信號ZCMPE呈低電平時輸出呈高電平的信號。
外部電源電平指定信號ZCMPE呈高電平時，反相器26及30的輸出信號呈低電平，MOS晶體管27及31導通。另外，門電路32的輸出信號呈高電平，MOS晶體管29呈非導通狀態(tài)，結(jié)點ND2從外部電源結(jié)點分離。另外，MOS晶體管28呈導通狀態(tài)，結(jié)點ND2被固定在接地電壓電平。
在該狀態(tài)下，結(jié)點ND1呈外部電源電壓電平，MOS晶體管23a及23b呈截止狀態(tài)。比較電路23的比較工作被鎖定。
另一方面，外圍電源線10p通過MOS晶體管31耦合在外部電源結(jié)點上，外圍電源電壓VDDP呈外部電源電壓EXVDD電平。另外，由于結(jié)點ND2保持接地電壓電平，所以MOS晶體管24被固定在導通狀態(tài)。在只用電流驅(qū)動晶體管24、外部電源電壓EXVDD低的情況下，直接連接了外部電源結(jié)點和外圍電源線10p時，由于其溝道電阻而產(chǎn)生電壓降，外圍電源電壓VDDP的電壓電平比外部電源電壓EXVDD低，不能獲得必要的電壓電平。在此情況下，由于溝道電阻降低，所以在增大了電流驅(qū)動晶體管24的尺寸(溝道寬度和溝道長度的比)的情況下，外部電源電平指定信號ZCMPE呈低電平時外圍有源VDC3a的增益增大，容易振蕩，不能穩(wěn)定地生成外圍電源電壓VDDP。另外為了抑制振蕩工作，維持比較電路23的響應性，有必要增大該比較電路23的各晶體管的電流驅(qū)動力(尺寸)，有產(chǎn)生比較電路23的功耗增加的問題的可能性。
與電流驅(qū)動晶體管24不同地設(shè)計MOS晶體管31，只在外部電源電平指定信號ZCMPE呈高電平時，使MOS晶體管31呈導通狀態(tài)，將外圍電源電壓VDDP的電壓電平設(shè)定在外部電源電壓EXVDD電平。即使該MOS晶體管31的尺寸增大，外部電源電平指定信號ZCMPE呈低電平時，該MOS晶體管31呈非導通狀態(tài)，不會影響外圍有源VDC3a的電流發(fā)生工作。
因此，在電源電壓EXVDD的電壓電平例如為2.5V低的情況下，能用MOS晶體管24及31，將外圍電源電壓VDDP可靠地維持在外部電源電壓EXVDD電平。另外，在外部電源電壓EXVDD的電壓電平高的情況下，通過電流驅(qū)動晶體管24的電流驅(qū)動，不穩(wěn)定地產(chǎn)生振蕩工作，而能生成所希望的電壓電平的外圍電源電壓VDDP。另外，能使比較電路23的各晶體管的尺寸小，能降低消費電流(工作電流)。
另外，如圖2所示，外部電源電平指定信號ZCMPE呈高電平時，比較基準電壓Vrefp呈接地電壓電平，MOS晶體管23d能維持非導通狀態(tài)。因此，該外部電源電平指定信號ZCMPE呈高電平時，結(jié)點ND2也被固定在接地電壓電平，能防止漏電流從MOS晶體管27通過MOS晶體管23c及23d流向接地結(jié)點。
在外圍電路的晶體管被設(shè)計成電源電壓為2.5V時其工作特性為最佳的情況下，在制造對應于3.3V的外部電源電壓EXVDD的3.3V制品的情況下，將外部電源電平指定信號ZCMPE設(shè)定為低電平，使外圍有源VDC3a工作，使外部電源電壓EXVDD下降，生成2.5V電平的外圍電源電壓VDDP。另一方面，在制造適用于2.5V的外部電源電壓EXVDD的2.5V制品的情況下，將該外部電源電平指定信號ZCMPE設(shè)定為高電平，直接連接外圍電源線10p和外部電源結(jié)點。能用同一電路結(jié)構(gòu)實現(xiàn)對應于多種外部電源電壓的外圍電源電路。
另外，外部電源電平指定信號ZCMPE呈低電平時，MOS晶體管27、28及31都呈非導通狀態(tài)。在此情況下，陣列激活信號ACT呈高電平，外圍電路工作時，MOS晶體管23e呈導通狀態(tài)，MOS晶體管29呈非導通狀態(tài)，比較電路23工作，電流驅(qū)動晶體管24根據(jù)該比較電路23的輸出信號，將電流供給外圍電源線10b。
陣列激活信號ACT呈低電平時，MOS晶體管23e呈非導通狀態(tài)，MOS晶體管31呈導通狀態(tài)，結(jié)點ND2被設(shè)定為外部電源電壓EXVDD電平，電流驅(qū)動晶體管24呈非導通狀態(tài)。
圖4是表示發(fā)生外部電源電平指定信號ZCMPE的部分的結(jié)構(gòu)之一例圖。在圖4中，外部電源電平指定信號發(fā)生部包括其連接路徑利用金屬布線35a設(shè)定在外部電源結(jié)點或接地結(jié)點兩者中的任意一者上的金屬開關(guān)35。通過設(shè)定該金屬開關(guān)35的連接路徑，能固定地設(shè)定外部電源電平指定信號ZCMPE的電壓電平。該金屬布線35a是屏蔽布線，通過切片工序形成。在圖4中，作為一例示出了金屬布線35a被耦合在外部電源結(jié)點上，生成呈高電平的外部電源電平指定信號ZCMPE的狀態(tài)。因此，在切片工序中，通過設(shè)定該金屬布線35a的連接路徑，用同一芯片結(jié)構(gòu)的DRAM，能制造與3.3V制品及2.5V制品等不同的外部電源電壓電平對應的制品。
圖5是簡略地表示發(fā)生外部電源電平指定信號ZCMPE的部分的另一結(jié)構(gòu)圖。在圖5中，外部電源電平指定信號發(fā)生部包括焊接區(qū)40；以及根據(jù)該焊接區(qū)40的電壓電平，生成外部電源電平指定信號ZCMPE的ZCMPE發(fā)生電路41。焊接區(qū)40焊接時，根據(jù)設(shè)定為外部電源電壓及接地電壓兩者中的某一者，決定ZCMPE發(fā)生電路41的內(nèi)部結(jié)構(gòu)?；旧?，該ZCMPE發(fā)生電路41包括鎖存焊接區(qū)40的電位的鎖存電路。即，在該ZCMPE發(fā)生電路41中，焊接區(qū)40被連接在外部電源結(jié)點或接地結(jié)點上，或者設(shè)定為開放狀態(tài)。
另外，該外部電源電平指定信號ZCMPE也可以用能熔斷的連接元件，從設(shè)定其輸出信號的電壓電平的程序電路生成。
另外，外部電源電平指定信號ZCMPE的高電平是外部電源電壓EXVDD電平，圖3所示的反相器26及30和門電路32接收外部電源電壓EXVDD作為工作電源電壓。門電路25也可以接收外圍電源電壓VDDP作為工作電源電壓。
圖6是表示圖1所示的陣列有源VDC4a及輸入有源VDC5a的結(jié)構(gòu)之一例圖。這些陣列有源VDC4a及輸入有源VDC5a有相同的結(jié)構(gòu)，所以在圖6中，示出了陣列有源VDC4a的結(jié)構(gòu)，將輸入有源VDC5a的結(jié)構(gòu)要素的參照標號示于括弧內(nèi)。
在圖6中，陣列有源VDC4a包括被供給控制輸入端AIN的信號呈高電平時被激活，對陣列電源線10s上的陣列電源電壓VDDS和陣列基準電壓Vrefs進行比較的比較電路50；根據(jù)比較電路50的輸出信號，將電流從外部電源結(jié)點供給陣列電源線10s的電流驅(qū)動晶體管51；以及被供給控制輸入端AIN的信號呈低電平時導通，將電流驅(qū)動晶體管51的柵極結(jié)點ND4維持在外部電源電壓EXVDD電平的P溝道MOS晶體管52。
在該陣列有源VDC4a的結(jié)構(gòu)中，比較電路50由電流鏡像型差動放大電路構(gòu)成，被供給控制輸入端AIN的信號呈高電平時，通過比較電路50的比較工作，在結(jié)點ND4上出現(xiàn)與陣列基準電壓Vrefs和陣列電源電壓VDDS的差對應的電壓電平的信號。電流驅(qū)動晶體管51根據(jù)該結(jié)點ND4上的信號，將電流從外部電源結(jié)點供給陣列電源線10s。因此，在該結(jié)構(gòu)中，陣列電源電壓VDDS被維持在陣列基準電壓Vrefs的電壓電平。
被供給控制輸入端AIN的信號呈低電平時，在比較電路50中，流過工作電流的路徑被阻斷，停止比較工作。另外，MOS晶體管52導通，結(jié)點ND4被維持在外部電源電壓EXVDD電平，電流驅(qū)動晶體管51呈非導通狀態(tài)。因此，具有較大的電流驅(qū)動力的陣列有源VDC4a在內(nèi)部電路工作時(如后面所述，讀出工作時)工作，用大的電流驅(qū)動力生成陣列電源電壓VDDS，防止其電壓電平的下降。
在輸入有源VDC5a的情況下，電流驅(qū)動晶體管51根據(jù)輸入電源線10i上的輸入電源電壓VDDI和輸入基準電壓Vtefi的差，將電流供給輸入電源線10i，將輸入電源電壓VDDI的電壓電平設(shè)定為輸入基準電壓Vrefi的電壓電平。
在陣列有源VDC4a中，陣列激活信號ACT被供給控制輸入端AIN。另一方面，在輸入有源VDC5a的情況下，圖1所示的門電路7的輸出信號被供給其控制輸入端AIN。因此，在模式設(shè)定信號MLV被設(shè)定為高電平、輸入接口被設(shè)定為LVTTL模式的情況下，該輸入有源VDC5a的工作停止。在該狀態(tài)下，如圖1所示，輸入電源電壓VDDI和外圍電源電壓VDDP被設(shè)定為同一電壓電平。另一方面，在模式設(shè)定信號MLV被設(shè)定為低電平、指定了1.8VIO模式作為接口模式的情況下，該輸入有源VDC5a根據(jù)陣列激活信號ACT有選擇地被激活。
模式選擇信號MLV與外部電源電平指定信號ZCMPE相同，通過屏蔽布線或焊接區(qū)選擇性的導線連接，設(shè)定其電壓電平。
另外，在發(fā)生輸入基準電壓Vrefi的輸入基準電壓發(fā)生電路2i中，斷電允許信號PCUTe被供給其控制輸入端DIS。可是，接收斷電允許信號PCUTe和模式設(shè)定信號MLV的門電路的輸出信號也可以供給該輸入基準電壓發(fā)生電路2i的控制輸入端DIS。即，模式設(shè)定信號MLV被設(shè)定為高電平，指定了LVTTL模式時，沒有必要生成輸入電源電壓VDDI，所以該輸入基準電壓發(fā)生電路2i的基準電壓發(fā)生工作停止。因此，能降低消費電流。作為將信號供給該輸入基準電壓發(fā)生電路2i的控制輸入端DIS的門電路，也可以使用OR電路。
圖7是表示圖1所示的等待VDC3s、4s及5s的結(jié)構(gòu)之一例圖。這些等待VDC3s、4s及5s有相同的結(jié)構(gòu)，所以在圖7中，代表性地示出了一個等待VDC。在圖7中，等待VDC包括被供給控制輸入端CIN的信號呈高電平時被激活，激活時，對基準電壓Vref(Vrefi、Vrefp、Vrefs)和電源電壓VDD(VDDI、VDDP、VDDS)進行比較的比較電路60；根據(jù)比較電路60的輸出信號，將電流從外部電源結(jié)點供給內(nèi)部電壓線(10i、10p、10s)的電流驅(qū)動晶體管61；以及被供給控制輸入端CIN的信號呈低電平時導通，導通時將外部電源電壓EXVDD傳遞給電流驅(qū)動晶體管61的柵極結(jié)點ND5的P溝道MOS晶體管62。
在外圍等待VDC3a的情況下，圖1所示的OR門6的輸出信號被供給控制輸入端CIN。因此在外圍等待VDC3a的情況下，斷電允許信號PCUTe及外部電源電平指定信號ZCMPE都呈高電平時被激活，根據(jù)基準電壓Vref和內(nèi)部電源電壓VDD的差，調(diào)整內(nèi)部電源電壓VDD的電壓電平。即，在外部電源電壓例如為2.5V、外部電源電平指定信號ZCMPE被設(shè)定為高電平的情況下，外圍等待VDC3a的工作停止，另外在外部電源電壓EXVDD為3.3V的情況下，如果斷電允許信號PCUTe被激活，則該內(nèi)部電源電壓發(fā)生工作停止。
在陣列等待VDC4s的情況下，斷電允許信號PCUTe被供給其控制輸入端CIN。因此，只在深度掉電模式時，該陣列等待VDC4s停止陣列電源電壓VDDS的發(fā)生工作。
在輸入等待VDC5s的情況下，接收模式設(shè)定信號MLV和斷電允許信號PCUTe的OR門的輸出信號被供給控制輸入端CIN。因此，在指定LVTTL模式、模式設(shè)定信號MLV呈高電平時及深度掉電模式時，如果斷電允許信號PCUTe被設(shè)定為高電平，則該輸入等待VDC5s停止輸入電源電壓VDDI的發(fā)生工作。
如上所述，如果按照本發(fā)明的實施形態(tài)1，則根據(jù)電源電平指定信號、模式設(shè)定信號、以及斷電允許信號，有選擇地將等待VDC及有源VDC激活，根據(jù)各工作模式/外部電源電壓電平，只使必要的電路工作，能降低功耗，穩(wěn)定地生成必要的電壓電平的內(nèi)部電源電壓。
特別是在外圍電源電路中，設(shè)有在外部電源電壓例如為2.5V時直接連接傳遞外圍電源電壓VDDP的外圍電源線和外部電源結(jié)點用的專用輔助驅(qū)動晶體管，不使響應比較電路的輸出而工作的電流驅(qū)動晶體管的溝道電阻下降，能將外圍電源電壓設(shè)定為外部電源電壓電平，不會對該外部電源電壓為3.3V時的外圍電源電路的工作特性產(chǎn)生不良影響，能穩(wěn)定地生成所希望的電壓電平的外圍電源電壓。
另外，指定了該1.8VIO接口模式時，使發(fā)生輸入電源電壓的電路的工作停止，連接外圍電源線和輸入電源線，能降低1.8VIO接口模式時的功耗，生成必要的電壓電平的內(nèi)部電源電壓。
圖8是表示本發(fā)明的實施形態(tài)2的輸入電路的結(jié)構(gòu)之一例圖。在圖8中，在根據(jù)外部信號生成內(nèi)部信號的信號輸入部中，相對于公用的外部信號EXSG，設(shè)有接收外圍電源電壓VDDP作為工作電源電壓的輸入緩沖電路72；以及接收輸入電源電壓VDDI作為工作電源電壓的輸入緩沖電路78。為了選擇啟動這些輸入緩沖電路72及78中的一個，設(shè)有接收輸入啟動信號EN和模式設(shè)定信號MLV的門電路70及76。
門電路70在輸入啟動信號EN及模式設(shè)定信號MLV都呈高電平時，啟動輸入緩沖電路72。門電路76在輸入啟動信號EN呈高電平、而且模式設(shè)定信號MLV呈低電平時，啟動輸入緩沖電路78。
輸入緩沖電路72包括串聯(lián)連接在外圍電源結(jié)點和內(nèi)部結(jié)點ND10之間的P溝道MOS晶體管72a及72b；以及并聯(lián)連接在內(nèi)部結(jié)點ND10和接地結(jié)點之間的N溝道MOS晶體管72c及72d。
門電路70的輸出信號被供給MOS晶體管72a及72d的柵極，外部信號EXSG被供給MOS晶體管72b及72c的柵極。因此，在該輸入緩沖電路72中，門電路70的輸出信號呈高電平時，內(nèi)部結(jié)點ND10由MOS晶體管72d固定在接地電壓電平。門電路70的輸出信號呈低電平時，MOS晶體管72d呈非導通狀態(tài)，MOS晶體管72a呈導通狀態(tài)，使外部信號EXSG反相的信號被輸入給結(jié)點ND10。
門電路70的輸出信號呈高電平時，MOS晶體管72a呈非導通狀態(tài)，另外，MOS晶體管72d被設(shè)定為導通狀態(tài)，內(nèi)部結(jié)點ND10被固定在接地電壓電平。
輸入緩沖電路78包括串聯(lián)連接在輸入電源結(jié)點和內(nèi)部結(jié)點ND11之間的P溝道MOS晶體管78a及78b；以及并聯(lián)連接在內(nèi)部結(jié)點ND11和接地結(jié)點之間的N溝道MOS晶體管78c及78d。門電路76的輸出信號被供給MOS晶體管78a及78d的柵極，外部信號EXSG被供給MOS晶體管78b及78c的柵極。
門電路76在啟動信號EN呈高電平、而且模式設(shè)定信號MLV呈低電平時輸出呈低電平的信號。
該輸入緩沖電路78也與輸入緩沖電路72一樣，門電路76的輸出信號呈低電平時，MOS晶體管78a呈導通狀態(tài)，MOS晶體管78d呈非導通狀態(tài)，在結(jié)點ND11上生成使外部信號EXSG反相的信號。另一方面，門電路76的輸出信號呈高電平時，MOS晶體管78a呈非導通狀態(tài)，MOS晶體管78d呈導通狀態(tài)，不管外部信號EXSG的邏輯電平如何，結(jié)點ND11都被固定在接地電壓電平。
輸入電路還包括使輸入緩沖電路72的輸出信號反相的CMOS反相器74；使輸入緩沖電路78的輸出信號反相的CMOS反相器80；根據(jù)輸入緩沖器78的輸出信號和反相器80的輸出信號，將該反相器80的輸出信號變換成其振幅呈外圍電源電壓VDDP電平的信號的電平變換電路82；以及接收CMOS反相器74的輸出信號和電平變換電路82的輸出信號，生成內(nèi)部信號INSG的與電路84。
CMOS反相器74接收外圍電源電壓VDDP作為工作電源電壓，CMOS反相器80接收輸入電源電壓VDDI作為工作電源電壓。電平變換電路82接收外圍電源電壓VDDP作為工作電源電壓，與電路84接收外圍電源電壓VDDP作為工作電源電壓。
電平變換電路82包括連接在外圍電源結(jié)點和結(jié)點NG12之間、而且其柵極連接在結(jié)點ND13上的P溝道MOS晶體管82a；連接在外圍電源結(jié)點和結(jié)點NG13之間、而且其柵極連接在結(jié)點ND12上的P溝道MOS晶體管82b；連接在結(jié)點ND12和接地結(jié)點之間、而且在其柵極上接收CMOS反相器80的輸出信號的N溝道MOS晶體管82c；連接在結(jié)點ND13和接地結(jié)點之間、而且在其柵極上接收輸入緩沖電路78的輸出信號的N溝道MOS晶體管82d。
該電平變換電路82在CMOS反相器80的輸出信號呈輸入電源電壓VDDI的高電平時，輸出呈外圍電源電壓VDDP電平的信號。CMOS反相器80的輸出信號呈低電平(接地電壓電平)時，輸入緩沖電路78的輸出信號呈輸入電源電壓VDDI電平，MOS晶體管82d導通，呈低電平的信號被輸出給電平變換電路82的輸出結(jié)點ND13。因此，該電平變換電路82將輸入緩沖電路78的呈低電平的輸出信號變換成呈外圍電源電壓電平的信號，將呈高電平的信號變換成呈接地電壓電平的信號。
與電路84包括接收CMOS反相器74的輸出信號和電平變換電路82的輸出信號的與非門84a；以及使與非門84a的輸出信號反相，生成內(nèi)部信號INSG的反相器84b。
由該與電路84將CMOS反相器74的輸出信號及電平變換電路82的輸出信號合并，生成與被啟動的輸入緩沖電路的輸出信號對應的內(nèi)部信號INSG。
輸入緩沖電路72及78根據(jù)模式設(shè)定信號MLV，有選擇地被啟動其中的一個，失效時其輸出信號呈接地電壓電平。CMOS反相器74及電平變換電路82分別使輸入緩沖電路72及78的輸出信號反相。因此，呈失效狀態(tài)的輸入緩沖電路的輸出信號反相后被供給與電路84，與電路84根據(jù)被啟動的輸入緩沖電路的輸出信號，生成內(nèi)部信號INSG。
圖9是簡略地表示模式設(shè)定信號MLV呈高電平、指定了LVTTL模式時的輸入緩沖電路和內(nèi)部電壓發(fā)生電路的狀態(tài)的圖。該模式設(shè)定信號MLV呈高電平時，指定LVTTL模式，輸入信號的高電平VIH為2.0V，輸入信號的低電平VIL為0.8V。在此情況下，如圖1所示，輸入電源電壓發(fā)生電路5被設(shè)定為失效狀態(tài)，外圍電源線10p被供給輸入電源線10i。輸入緩沖電路72接收外圍電源電壓VDDP作為工作電源電壓而工作，根據(jù)外部信號，通過門電路84生成內(nèi)部信號INSG。在此情況下，輸入緩沖電路78呈失效狀態(tài)，其輸出信號被固定在低電平。
在輸入緩沖電路72中，根據(jù)該外圍電源電壓VDDP的電壓電平(2.5V)，對VIH/VIL來說，使容限最佳化。因此，對LVTTL模式的輸入信號，能正確地生成內(nèi)部信號INSG。另外，使輸入電源電壓發(fā)生電路5的工作停止，能降低消費電流。
圖10是簡略地表示模式設(shè)定信號MLV呈低電平時的輸入緩沖電路及內(nèi)部電壓發(fā)生電路的狀態(tài)的圖。該模式設(shè)定信號MLV呈低電平時，指定1.8VI/O接口模式。在該模式中，輸入信號的高電平VIH及低電平VIL比LVTTL模式的電平低。例如，在該1.8VIO模式(1.8VIO接口模式)中，輸入信號的H/L電平VIH/VIL例如被設(shè)定為0.65VDDQ/0.35VDDQ或0.8VDDQ/0.2VDDQ。這里，VDDQ是被供給輸出電路的輸出電源電壓的電壓電平，是等于外部電源電壓電平的電壓電平。外圍電源電壓VDDP通常為2.5V。
因此，在用該輸入緩沖器72以1.8VI/O模式工作的情況下，對該輸入信號電平VIH/VIL的容限不同，不能進行正確的輸入信號的邏輯電平判斷，不能正確地生成內(nèi)部信號INSG(在1.8VI/O模式中，輸入信號的邏輯電平的基準值VIH及VIL都比LVTTL模式時的電平低)。因此，該1.8VI/O模式專用時生成1.8V的輸入電源電壓VDDI，使輸入緩沖電路78工作。在此情況下，使輸入緩沖電路78的輸入邏輯閾值與該1.8VI/O模式的VIH/VIL一致而最佳化。根據(jù)該輸入緩沖電路78的輸出信號，通過門電路84生成內(nèi)部信號INSG。
在該1.8VI/O模式中，圖1所示的連接門12呈非導通狀態(tài)，外圍電源線10p及輸入電源線10s被分離，外圍電源電壓發(fā)生電路3及輸入電源電壓發(fā)生電路5都分別在外圍電源線10p及輸入電源線10s上生成外圍電源電壓VDDP及輸入電源電壓VDDI。
另外，外圍電源電壓發(fā)生電路3根據(jù)外部電源電平指定信號ZCMPE，設(shè)定成失效狀態(tài)或啟動狀態(tài)。
如上所述，如果按照本發(fā)明的實施形態(tài)2，則分別設(shè)置LVTTL模式及1.8VI/O模式專用時工作的輸入緩沖電路，根據(jù)指定的接口有選擇地使這些輸入緩沖電路工作，能穩(wěn)定地實現(xiàn)用指定的接口模式進行工作的輸入電路。另外，在LVTTL模式時，通過使輸入電源電壓發(fā)生電路的工作停止，能降低功耗。
另外，在時鐘同步型半導體存儲裝置的情況下，輸入啟動信號EN相當于使內(nèi)部時鐘信號有效而使內(nèi)部電路工作的時鐘啟動信號CKE。在該半導體裝置中根據(jù)外部信號指定生成輸入信號時，輸入啟動信號EN被激活。
圖11是簡略地表示本發(fā)明的實施形態(tài)3的內(nèi)部電壓發(fā)生部的結(jié)構(gòu)圖。在圖11中，對外圍電源線10p設(shè)置外圍電源電壓發(fā)生電路3，另外對輸入電源線10i設(shè)置輸入電源電壓發(fā)生電路5。對陣列電源線10s設(shè)置陣列電源電壓發(fā)生電路4。斷電允許信號PCUTe被供給這些外圍電源電壓發(fā)生電路3、輸入電源電壓發(fā)生電路5及陣列電源電壓發(fā)生電路4。在掉電模式時，由于陣列激活信號ACT呈非激活狀態(tài)，所以在斷電允許信號PCUTe被設(shè)定為高電平的情況下，外圍電源電壓發(fā)生電路3、輸入電源電壓發(fā)生電路5及陣列電源電壓發(fā)生電路4停止其內(nèi)部電源電壓發(fā)生工作(參照圖1)。這些外圍電源電壓發(fā)生電路3、輸入電源電壓發(fā)生電路5及陣列電源電壓發(fā)生電路4的結(jié)構(gòu)與前面的圖1至圖7所示的結(jié)構(gòu)相同。
對外圍電源線10p設(shè)置N溝道MOS晶體管90，該N溝道MOS晶體管90在斷電允許信號PCUTe激活時導通，導通時，將外圍電源線10p耦合在外部電源結(jié)點上。該MOS晶體管90有閾值電壓Vthn。在使外部電源電壓EXVDD下降生成外圍電源電壓VDDP的模式時，斷電允許信號PCUTe呈高電平時，該外圍電源線10p上的外圍電源電壓VDDP變成電壓EXVDD-Vthn。
但是，在外部電源電平指定信號ZCMPE被設(shè)定為高電平、外部電源電壓EXVDD例如為2.5V時，在外圍電源電壓發(fā)生電路3中，圖3所示的MOS晶體管31呈導通狀態(tài)，外圍電源線10p被耦合在外部電源結(jié)點上。因此，在此情況下，與斷電允許信號PCUTe的激活/非激活無關(guān)，外圍電源電壓VDDP被維持在外部電源電壓EXVDD電平。
另一方面，外部電源電壓EXVDD為3.3V時，在斷電允許信號PCUTe被激活的深度掉電模式時，外圍電源電壓VDDP變成外部電源電壓EXVDD-Vthn。
在電源接通時，如果由于噪聲等的影響，斷電允許信號PCUTe被激活，則外圍電源電壓發(fā)生電路3使外圍電源電壓VDDP的發(fā)生工作停止。在此情況下，即使電源接通檢測信號POR未被激活，但在工作電源電壓不被供給外圍電路的情況下，斷電允許信號PCUTe不能復位，不能在內(nèi)部生成外圍電源電壓VDDP。在斷電允許信號PCUTe被激活時，通過將外圍電源線10p耦合在外部電源結(jié)點上，能將電源電壓VDDP供給與掉電模式的控制相關(guān)聯(lián)的外圍電路。電源接通后，使該外圍電路工作，使斷電允許信號PCUTe復位，將電源電壓發(fā)生電路3激活，生成內(nèi)部外圍電源電壓。
電源接通時，在斷電允許信號PCUTe維持在非激活狀態(tài)的情況下，電源接通后，外圍電源電壓發(fā)生電路3工作，生成外圍電源電壓VDDP。
另外，在深度掉電模式時，在與深度掉電控制相關(guān)的電路以外，電流路徑被阻斷。另一方面，通過使供給與該深度掉電模式的控制相關(guān)聯(lián)的電路的外圍電源電壓VDDP的電壓電平比外部電源電壓EXVDD低MOS晶體管90的閾值電壓Vthn，來抑制該電路部分的漏電流。
對輸入電源線10i設(shè)置接收模式設(shè)定信號MLV的反相器11；以及反相器11的輸出信號呈低電平時導通，連接輸入電源線10i和外圍電源線10p的P溝道MOS晶體管12。這些反相器11和MOS晶體管12與圖1所示的相同。
對輸入電源線10i還設(shè)置接收反相器11的輸出信號和斷電允許信號PCUTe的與電路92；以及與電路92的輸出信號呈低電平時導通，將外部電源結(jié)點連接在輸入電源線10i上的P溝道MOS晶體管93。
模式設(shè)定信號MLV呈高電平時，指定LVTTL模式。在該LVTTL模式時，輸入電源電壓VDDI被設(shè)定為與外圍電源電壓VDDP電平相同的電壓電平，輸入電源電壓發(fā)生電路5的工作停止。這時，與非電路92的輸出信號呈高電平，MOS晶體管93呈非導通狀態(tài)，供給外部電源電壓EXVDD的外部電源結(jié)點和輸入電源線10I分離。
另一方面，在設(shè)定了1.8VI/O模式時，模式設(shè)定信號MLV呈低電平。在此情況下，MOS晶體管12呈非導通狀態(tài)，外圍電源線10p和輸入電源線10i分離。如果斷電允許信號PCUTe呈高電平，則與非電路92的輸出信號呈低電平，MOS晶體管93導通，外部電源結(jié)點和輸入電源線10i連接，輸入電源電壓VDDI變成外部電源電壓EXVDD電平。
在輸入電源電壓VDDI被設(shè)定為1.8V的情況下，深度掉電模式時，使該輸入電源電壓VDDI比1.8V低，特別是在下降到N溝道MOS晶體管及P溝道MOS晶體管的閾值電壓的絕對值左右的情況下，CMOS電路有可能誤工作。使用該輸入電源電壓VDDI的輸入電路接收來自進行深度掉電模式輸入及輸出的指示的外部的控制信號(命令)。因此，在根據(jù)外部信號不能正確地生成內(nèi)部信號的情況下，有可能不能正確地解除深度掉電模式。因此，在該深度掉電模式時，將輸入電源電壓VDDI設(shè)定為外部電源電壓EXVDD。因此使命令輸入電路正確地工作，解除深度掉電模式。
另外，電源接通時，即使斷電允許信號PCUTe被錯誤地設(shè)定為激活狀態(tài)，也能根據(jù)外部電源電壓EXVDD生成輸入電源電壓VDDI。因此，外圍電路工作，斷電允許信號PCUTe復位后，能高速地根據(jù)該輸入電源電壓VDDI進行輸入電路的初始設(shè)定。
對陣列電源線10s設(shè)置接收斷電允許信號PCUTe和外部電源電平指定信號ZCMPE的門電路95；門電路95的輸出信號呈高電平時導通，連接外部電源結(jié)點EXVDD和陣列電源線10s的N溝道MOS晶體管96；接收斷電允許信號PCUTe和外部電源電平指定信號ZCMPE的與電路97；與電路97的輸出信號呈低電平時導通，連接外部電源結(jié)點和陣列電源線10s的N溝道MOS晶體管98。
N溝道MOS晶體管98是閾值電壓低的低Vth晶體管。
外部電源電壓為3.3V時，外部電源電平指定信號ZCMPE呈低電平，與電路97的輸出信號被固定在呈低電平，MOS晶體管98呈非導通狀態(tài)。另一方面，如果斷電允許信號PCUTe呈高電平，則門電路95輸出呈低電平的信號，MOS晶體管96呈導通狀態(tài)。在此情況下，陣列電源電壓VDDS變成電壓EXVDD-Vthn(96)。這里，Vthn(96)表示MOS晶體管96的閾值電壓。
另一方面，外部電源電壓EXVDD例如為2.5V時，外部電源電平指定信號ZCMPE被設(shè)定為高電平，門電路95的輸出信號變成低電平，MOS晶體管96變成非導通狀態(tài)。另一方面，如果斷電允許信號PCUTe呈高電平，則與電路97的輸出信號呈高電平，MOS晶體管98導通。在該狀態(tài)下，陣列電源電壓VDDS變成電壓EXVDD-Vth(98)。這里，Vthn(98)表示MOS晶體管98的閾值電壓。
因為外部電源電壓EXVDD低，所以用低Vth晶體管98，防止陣列電源電壓VDDS的電壓電平過低。因此，深度掉電模式時，在電流路徑被阻斷的情況下，該深度掉電模式解除時，在該陣列電源電壓VDDS返回規(guī)定的電壓(Vrefs)電平之前，能防止使用該陣列電源電壓VDDS的電路的誤工作。
另外，電源接通時即使斷電允許信號PCUTe錯誤地被激活，也能按照外部電源電壓EXVDD驅(qū)動陣列電源電壓VDDS，另外，在電壓EXVDD-Vthn(98)的電壓電平為外部電源電壓EXVDD附近的電壓電平、斷電允許信號PCUTe的非激活轉(zhuǎn)移時，能對使用陣列電源電壓的電路進行初始設(shè)定。
因此，能降低深度掉電模式時的消費電流，可靠地、正確地進行深度掉電模式的輸出，正確地使內(nèi)部電路工作。另外，電源接通時即使斷電允許信號PCUTe錯誤地被激活，也能可靠地根據(jù)外部電源電壓生成內(nèi)部電源電壓。
另外，與電路92及97、門電路95、以及反相器11用外部電源電壓EXVDD作為工作電源電壓進行工作。
圖12是簡略地表示本發(fā)明的實施形態(tài)3的變更例的圖。在圖12中，對陣列電源線10s設(shè)置接收斷電允許信號PCUTe和外部電源電平指定信號ZCMPE的與電路100；以及與電路100的輸出信號呈低電平時導通，將陣列電源線10s連接在外部電源結(jié)點上的P溝道MOS晶體管102。與圖11所示的結(jié)構(gòu)相同，對該陣列電源線10s還設(shè)置門電路95及N溝道MOS晶體管96。
在圖12所示的結(jié)構(gòu)中，外部電源電壓EXVDD例如為2.5V時，外部電源電平指定信號ZCMPE被設(shè)定為高電平。如果斷電允許信號PCUTe被激活，則相應地MOS晶體管102導通，陣列電源電壓VDDS被設(shè)定為外部電源電壓EXVDD電平。在此情況下，在深度掉電模式時，由于陣列電源電壓VDDS被設(shè)定為比外部電源電壓EXVDD為3.3V時還低的電壓電平，所以能獲得與前面的圖11所示的結(jié)構(gòu)相同的效果，深度掉電模式解除時或斷電允許信號的非激活轉(zhuǎn)移時，能使利用陣列電源電壓的電路正確地而且穩(wěn)定地工作。
外部電源電平指定信號ZCMPE被設(shè)定為低電平時，在斷電允許信號PCUTe被激活時，MOS晶體管96導通，將電壓EXVDD-Vthn(96)傳遞給陣列電源線10s。因此，與圖11所示的結(jié)構(gòu)相同，能將比外部電源電壓低的電壓供給使用陣列電源電壓的電路，能使陣列電源電壓系統(tǒng)的電路穩(wěn)定地工作。
另外，對外圍電源線10p及輸入電源線10i設(shè)置的結(jié)構(gòu)與圖11所示的結(jié)構(gòu)相同。
如上所述，如果按照本發(fā)明的實施形態(tài)3，則深度掉電模式時，通過將內(nèi)部電源電壓設(shè)定為與外部電源電壓電平對應的電壓電平，在深度掉電模式解除時，能根據(jù)來自外部的深度掉電模式輸出命令，使內(nèi)部電路正確地工作。
另外，外部電源接通時即使斷電允許信號PCUTe錯誤地被激活，但如果外部電源電壓達到一定的電壓電平以上，則能可靠地使斷電允許信號PCUTe復位，生成內(nèi)部電源電壓。
圖13是簡略地表示本發(fā)明的實施形態(tài)4的電源控制部的結(jié)構(gòu)圖。在圖13中，電源控制部包括檢測外圍電源電壓VDDP的接通的外圍電源接通檢測電路110；外圍電源接通檢測信號/PORP激活時其內(nèi)部狀態(tài)復位，再根據(jù)來自外部的命令CMD，生成斷電信號PCUT的外圍電路112；將來自外圍電路112的斷電信號PCUT變換成呈外部電源電壓EXVDD的振幅的信號的電平變換電路114；使電平變換電路114的輸出信號反相的CMOS反相器116；檢測外部電源電壓EXVDD的接通的外部電源接通檢測電路118；以及接收來自外部電源接通檢測電路118的外部電源接通檢測信號/POREX和CMOS反相器116的輸出信號，生成斷電允許信號PCUTe的與電路120。
外圍電路112接收外圍電源電壓VDDP作為工作電源電壓。CMOS反相器116及與電路120接收外部電源電壓EXVDD作為工作電源電壓。
電平變換電路114使從外圍電路112輸出的斷電信號PCUT的邏輯電平反相，而且變換其振幅。
如果外圍電源電壓VDDP達到規(guī)定的電壓電平以上或穩(wěn)定在規(guī)定的電壓電平，則外圍電源接通檢測電路110將外圍電源接通檢測信號/PORP設(shè)定為高電平。
如果外部電源電壓EXVDD達到規(guī)定的電壓電平或穩(wěn)定在規(guī)定的電壓電平，則外部電源接通檢測電路118將外部電源接通檢測信號/POREX設(shè)定為高電平。
根據(jù)外部電源電壓EXVDD，生成外圍電源電壓VDDP。因此，外部電源電壓EXVDD接通時，由于外圍電源電壓VDDP未達到規(guī)定的電壓電平，所以從外圍電路112輸出的斷電信號PCUT的邏輯電平呈不穩(wěn)定狀態(tài)。該斷電信號PCUT的邏輯電平增大，在電平變換電路114中，如果其輸出信號被驅(qū)動成低電平，則CMOS反相器116的輸出信號變成高電平。在此情況下，外部電源接通檢測信號/POREX如果維持低電平，則來自與電路120的斷電允許信號PCUTe被固定在低電平。因此，斷電允許信號PCUTe隨著外部電源接通時呈不穩(wěn)定狀態(tài)的斷電信號PCUT而被激活，能防止內(nèi)部電源電壓發(fā)生電路的內(nèi)部電壓發(fā)生工作停止，外部電源電壓接通時能穩(wěn)定地生成包括內(nèi)部電源電壓的內(nèi)部電壓。
即，如圖14所示，外部電源電壓EXVDD接通時，外部電源接通檢測信號/POREX在外部電源電壓EXVDD達到規(guī)定的電壓電平或穩(wěn)定之前呈低電平，在此期間，能可靠地將斷電允許信號PCUTe設(shè)定為低電平。
另外，如圖14所示，外部電源電壓EXVDD接通后，外圍電源電壓VDDP的電壓電平的上升比該外部電源電壓EXVDD慢(特別是在3.3V模式時外部電源電平指定信號ZCMPE被設(shè)定為低電平時)。在此情況下，來自外圍電源接通檢測電路110的外圍電源接通檢測信號/PORP在外圍電源電壓VDDP穩(wěn)定之前維持低電平。
該外圍電源電壓VDDP呈不穩(wěn)定狀態(tài)時，來自外圍電路112的斷電信號PCUT的邏輯電平呈不穩(wěn)定狀態(tài)。因此該斷電信號PCUT的電位電平上升，如果電平變換電路114的輸出信號呈低電平，則CMOS反相器116的輸出信號變成高電平。因此，在此情況下，外部電源接通檢測信號/POREX呈低電平，來自與電路120的斷電允許信號PCUTe維持低電平，外圍電源電壓VDDP隨著外部電源電壓EXVDD的上升而被驅(qū)動到規(guī)定的電壓電平。該外圍電源電壓VDDP如果達到規(guī)定的電壓電平，則外圍電路112的內(nèi)部狀態(tài)穩(wěn)定，該斷電信號/PORP的狀態(tài)確定，被驅(qū)動成接地電壓電平(由于外圍電源接通檢測信號/PORP呈低電平，所以根據(jù)該外圍電源接通檢測信號/PORP，外圍電路112的內(nèi)部狀態(tài)被可靠地設(shè)定為初始狀態(tài))。
該外圍電源接通檢測信號/PORP上升到高電平后，外部電源接通檢測信號/POREX上升到高電平。因此，斷電信號PCUT被可靠地設(shè)定為低電平后，能將與電路120作為緩沖電路工作，能根據(jù)來自外部的深度掉電模式指示，將斷電允許信號PCUTe激活。
另外，外部電源電壓EXVDD接通后，也可以考慮外圍電源電壓VDDP達到規(guī)定電壓電平的時間，在適當?shù)臅r間內(nèi)規(guī)定該外部電源接通檢測信號/POREX的非激活。即外部電源電壓EXVDD穩(wěn)定后，如果經(jīng)過了規(guī)定時間，則將該外部電源接通檢測信號/POREX驅(qū)動成高電平。因此，斷電信號PCUT復位后，通過將外部電源接通檢測信號/POREX驅(qū)動成高電平，能可靠地防止電源接通時斷電允許信號PCUTe被錯誤地激活。
外部電源接通檢測電路118及外圍電源接通檢測電路110的結(jié)構(gòu)能利用通常的電源接通檢測電路，例如通過用延遲電路延遲其輸出信號至高電平的上升時間，能按照規(guī)定的時序，將這些電源接通檢測信號/PORP及/POREX驅(qū)動到高電平。
如上所述，如果按照本發(fā)明的實施形態(tài)4，則外部電源接通時，用外部電源電壓的接通檢測信號，將斷電允許信號維持在復位狀態(tài)，電源接通后，能可靠地根據(jù)該外部電源電壓生成內(nèi)部電源電壓，另外能可靠地用快的時序，將內(nèi)部電源電壓驅(qū)動成規(guī)定的電壓電平。
圖15是簡略地表示本發(fā)明的實施形態(tài)5的模式設(shè)定信號發(fā)生部的結(jié)構(gòu)之一例圖。在圖15中，模式設(shè)定信號發(fā)生部包括使連接在焊接區(qū)130上的結(jié)點ND20上的信號反相的反相器131；使反相器131的輸出信號反相后生成模式設(shè)定信號MOD的反相器132；根據(jù)反相器131的輸出信號，將結(jié)點ND20耦合在接地結(jié)點上的N溝道MOS晶體管133；接收斷電允許信號PCUTe的反相器134；以及根據(jù)反相器134的輸出信號有選擇地導通，導通時將將結(jié)點ND20耦合在接地結(jié)點上的N溝道MOS晶體管135。
反相器131、132及134接收外部電源電壓EXVDD作為工作電源電壓。MOS晶體管135由溝道長度長的MOS晶體管構(gòu)成，溝道電阻等效地增大，其電流驅(qū)動力足夠小。
模式設(shè)定信號MOD例如為外部電源電平指定信號ZCMPE或模式指定信號MLV。該模式設(shè)定信號MOD還可以是設(shè)定輸入輸出數(shù)據(jù)的位數(shù)的字結(jié)構(gòu)指定信號，或者也可以是設(shè)定快速循環(huán)等的內(nèi)部工作模式的信號，通過對焊接區(qū)130的電壓設(shè)定，其電壓電平被固定，是固定地設(shè)定內(nèi)部狀態(tài)的信號即可。
在該圖15所示的模式設(shè)定信號發(fā)生部中，焊接區(qū)130通過焊絲137有選擇地連接在外部電源端子136上。在焊接區(qū)130通過焊絲137連接在外部電源端子136上的情況下，結(jié)點20的電壓電平變成外部電源電壓EXVDD電平，模式設(shè)定信號MOD也變成外部電源電壓EXVDD電平的信號。在此情況下，反相器131的輸出信號呈低電平，MOS晶體管133呈非導通狀態(tài)。
通常工作模式時，斷電允許信號PCUTe呈低電平，MOS晶體管135維持導通狀態(tài)。因此，在該狀態(tài)下，微小電流通過MOS晶體管135從結(jié)點ND20流到接地結(jié)點。為了使從該結(jié)點ND20通過MOS晶體管135流到接地結(jié)點的電流量足夠小，使該MOS晶體管135的溝道長度足夠長，能使其溝道電阻足夠大。
深度掉電模式時，斷電允許信號PCUTe被設(shè)定為高電平，MOS晶體管135呈非導通狀態(tài)。因此，深度掉電模式時，流過結(jié)點ND20和接地結(jié)點之間的電流的路徑被阻斷，從外部電源端子136通過焊絲137、焊接區(qū)130、MOS晶體管135流向接地結(jié)點的電流路徑被阻斷，能降低深度掉電模式時的消費電流。
在焊接區(qū)130呈斷開狀態(tài)的情況下，MOS晶體管135在通常工作模式時呈導通狀態(tài)，結(jié)點ND20被固定在接地電壓電平。在此情況下，反相器131的輸出信號變成高電平，MOS晶體管133導通，由反相器131及MOS晶體管133構(gòu)成鎖存電路，結(jié)點ND20被固定在接地電壓電平。
深度掉電模式時，如果斷電允許信號PCUTe被激活，則MOS晶體管135呈非導通狀態(tài)。在該狀態(tài)下，根據(jù)反相器131的輸出信號，MOS晶體管133呈導通狀態(tài)，所以結(jié)點ND20被維持在接地電壓電平，模式設(shè)定信號MOD相應地被維持在低電平。
因此，在該結(jié)點ND20被設(shè)定為斷開狀態(tài)的情況下，通過深度掉電模式時將把結(jié)點ND20固定在規(guī)定電壓電平用的MOS晶體管135設(shè)定為非導通狀態(tài)，在焊接區(qū)130被耦合在電源端子上的模式時，能降低深度掉電模式時的消費電流。
另外，在焊接區(qū)130被設(shè)定為外部電源電壓EXVDD電平的情況下，即使在深度掉電模式時，結(jié)點ND20也呈外部電源電壓EXVDD電平，模式設(shè)定信號MOD維持高電平。另外，在焊接區(qū)130呈斷開狀態(tài)時，利用MOS晶體管133，結(jié)點ND20呈接地電壓電平，模式設(shè)定信號MOD維持低電平。因此，在深度掉電模式時，也將防止結(jié)點ND20未接地用的MOS晶體管135設(shè)定為非導通狀態(tài)，該模式設(shè)定信號MOD的邏輯電平?jīng)]有任何變化。
另外，在圖15所示的結(jié)構(gòu)中，根據(jù)連接到焊接區(qū)130的焊絲137的有無，設(shè)定模式設(shè)定信號MOD的邏輯電平。可是，也可以根據(jù)能熔斷的連接元件的熔斷/非熔斷，設(shè)定該模式設(shè)定信號MOD的邏輯電平。固定地設(shè)定內(nèi)部結(jié)點ND20的電壓電平，深度掉電模式時將防止該內(nèi)部結(jié)點的未接地狀態(tài)用的MOS晶體管阻斷。因此，能降低深度掉電模式時的消費電流。
焊接區(qū)130在用導線連接在接地端子上的情況下，該未接地防止用的MOS晶體管被連接在外部電源結(jié)點和結(jié)點ND20之間。
如上所述，如果按照本發(fā)明的實施形態(tài)5，則在固定地設(shè)定內(nèi)部狀態(tài)設(shè)定信號的邏輯電平用的程序電路中，在深度掉電模式時將焊接區(qū)未接地防止用的晶體管設(shè)定為非導通狀態(tài)，能降低深度掉電模式時的消費電流。
圖16是表示本發(fā)明的實施形態(tài)6的陣列有源VDC4a的結(jié)構(gòu)圖。在圖16中，陣列有源VDC4a包括電流鏡電路的P溝道MOS晶體管140及141；對陣列電源電壓VDDS和陣列基準電壓Vrefs進行比較的構(gòu)成差動級的N溝道MOS晶體管142及143；響應被供給控制輸入端AIN的陣列激活信號ACT的激活，將陣列有源VDC4a激活的N溝道MOS晶體管144；以及根據(jù)結(jié)點ND32的輸出信號，將電流從外部電源結(jié)點供給陣列電源線10s的電流驅(qū)動用的P溝道MOS晶體管145。
MOS晶體管140及141的柵極連接在結(jié)點ND30上，MOS晶體管140構(gòu)成電流鏡電路的主級。MOS晶體管142及143分別在柵極上接收陣列電源電壓VDDS及陣列基準電壓Vrefs。
陣列有源VDC4a還包括過激信號ZOVR激活時導通，將陣列電源電壓VDDS供給結(jié)點ND30的過激用的P溝道MOS晶體管146。過激信號ZOVR在讀出放大器工作時在規(guī)定期間(例如10ns)被激活。
圖17是表示圖16所示的陣列有源VDC4a的工作的信號波形圖。以下，參照圖17說明圖16所示的陣列有源VDC4a的工作。
如果指定存儲單元選擇工作，則陣列激活信號ACT被激活。如果該陣列激活信號ACT被激活，則陣列有源VDC4a被激活，進行陣列電源線10s上的陣列電源電壓VDDS和陣列基準電壓Vrefs的比較，根據(jù)該比較結(jié)果，將電流從外部電源結(jié)點供給陣列電源線10s。
進行該比較工作時，陣列基準電壓Vrefs比陣列電源電壓VDDS高時，MOS晶體管143的電導比MOS晶體管142的電導大，使從MOS晶體管141供給的電流放電，結(jié)點ND32的電壓電平下降，電流驅(qū)動晶體管145的驅(qū)動電流增大，陣列電源電壓VDDS的電壓電平上升。
反之，在陣列電源電壓VDDS比陣列基準電壓Vrefs高的情況下，MOS晶體管142的電導比MOS晶體管143的電導大，驅(qū)動電流增大，MOS晶體管140的供給電流相應地增大。MOS晶體管143不能使從MOS晶體管141供給的電流全部放電，結(jié)點ND32的電壓電平上升。相應地電流驅(qū)動晶體管145的驅(qū)動電流減少、或電流供給停止。
如果該陣列激活信號ACT被激活后經(jīng)過了規(guī)定期間，則讀出觸發(fā)信號S0N被激活，選擇存儲單元數(shù)據(jù)的讀出工作開始。響應該讀出觸發(fā)信號S0N的激活，過激信號ZOVR被激活規(guī)定期間。如果過激信號ZOVR被激活，則過激用MOS晶體管146導通，在規(guī)定期間將結(jié)點30固定在陣列電源電壓VDDS電平。通過將結(jié)點30固定在陣列電源電壓VDDS電平，在陣列有源VDC4a的比較電路內(nèi)，等效地強制地實現(xiàn)陣列電源電壓VDDS下降的狀態(tài)，減少MOS晶體管141的供給電流，降低結(jié)點ND32的電壓電平，增加電流驅(qū)動晶體管145的供給電流量。
讀出放大器響應讀出觸發(fā)信號S0N的激活而工作，消費陣列電源線10s上的陣列電源電壓VDDS，即使在其電壓電平下降的情況下，電流驅(qū)動晶體管145的電流驅(qū)動力也增大，能抑制陣列電源電壓VDDS的下降，能穩(wěn)定地進行讀出工作。
陣列電源電壓VDDS例如為1.6V。在外部電源電壓EXVDD為2.5V的情況下，MOS晶體管141的柵-源間的電壓為0.9V，能使該MOS晶體管141的電流供給量足夠小，利用MOS晶體管143的放電工作，能使結(jié)點ND32的電壓電平足夠低。
另一方面，在外部電源電壓EXVDD為3.3V的情況下，MOS晶體管141的柵-源間的電壓為-1.7V，該MOS晶體管141供給比外部電源電壓EXVDD為2.5V時大的電流，抑制結(jié)點ND32的電壓電平過度下降。因此，在外部電源電壓EXVDD例如為3.3V高的情況下，電流被過剩地供給陣列電源線10s，能抑制該陣列電源電壓VDDS電平過剩而比規(guī)定電壓電平高。
圖18是簡略地表示本發(fā)明的實施形態(tài)6的半導體存儲裝置的行系統(tǒng)電路的結(jié)構(gòu)圖。
在圖18中，行系統(tǒng)電路包括接收來自外部的命令CMD，該命令CMD指示行選擇時將陣列激活信號ACT激活的陣列激活控制電路150；響應陣列激活信號ACT的激活，按照規(guī)定的時序生成字線驅(qū)動時序信號RXT的字線驅(qū)動控制電路152；以及響應字線驅(qū)動控制電路152的輸出信號，經(jīng)過了規(guī)定期間后將讀出觸發(fā)信號S0N激活的讀出控制電路154?？刂齐娐?50、152及154接收外圍電源電壓VDDP作為工作電源電壓。
在半導體裝置為與時鐘信號同步工作的同步型存儲器的情況下，陣列激活控制電路150與該時鐘信號的例如上升邊同步地取入多個外部控制信號，根據(jù)這些控制信號的邏輯電平的組合，生成內(nèi)部工作控制信號。如果陣列激活信號ACT被激活，則經(jīng)過規(guī)定時間后，字線驅(qū)動控制電路152及讀出控制電路154分別將字線驅(qū)動時序信號RXT及讀出觸發(fā)信號S0N激活。如果陣列激活信號ACT例如通過施加預充電命令而被非激活，則字線驅(qū)動時序信號RXT被非激活，其次，讀出觸發(fā)信號S0N被非激活。
行系統(tǒng)外圍電路包括根據(jù)字線驅(qū)動時序信號RXT，將指定了地址的字線WL驅(qū)動到選擇狀態(tài)的字線選擇電路160；以及根據(jù)讀出觸發(fā)信號S0N，生成讀出放大激活信號S1N并供給讀出放大器SA的讀出放大激活電路162。外圍電源電壓VDDP及高電壓Vpp被供給字線選擇電路160，選擇字線WL被驅(qū)動成高電壓Vpp電平。
讀出放大器SA包括由進行交叉耦合的P溝道MOS晶體管構(gòu)成的P讀出放大器；以及由進行交叉耦合的N溝道MOS晶體管構(gòu)成的N讀出放大器。讀出放大器SA根據(jù)該讀出放大激活信號S1N的激活，N讀出放大器被耦合在地線上，使低電位的位線放電到接地電壓電平。
讀出放大激活電路162還根據(jù)讀出觸發(fā)信號S0N，生成激活P讀出放大器的P讀出激活信號SPE，供給讀出放大器SA。P讀出放大器根據(jù)該P讀出放大激活信號SPE，被耦合在陣列電源線10s上，將位線BL及ZBL的高電位的位線驅(qū)動成陣列電源電壓VDDS電平。因此，該讀出放大器SA工作時，進行位線BL及ZBL的充放電，該位線充電時消費陣列電源電壓VDDS。
讀出放大器SA對應于各存儲單元列(位線對)配置，讀出工作時，多個讀出放大器SA同時進行充放電工作。為了補償該讀出工作時的位線充電電流，如圖16所示，采用過激用MOS晶體管146，增大陣列有源VDC4a的電流驅(qū)動力，抑制陣列電源電壓VDDS的下降。
對該陣列有源VDC4a設(shè)置過激控制電路156，該過激控制電路156響應讀出觸發(fā)信號S0N的激活，生成單次過激信號ZOVR。該過激控制電路156接收外部電源電壓EXVDD作為工作電源電壓。
通常，存儲單元陣列被分割成多個行塊，對包括選擇存儲單元的行塊進行讀出工作。根據(jù)讀出觸發(fā)信號S0N對選擇行塊設(shè)置的讀出放大器根據(jù)讀出放大激活信號S1N而被激活。
另外，在等待狀態(tài)時，位線BL及ZBL利用位線預充電/均衡電路BPE，預充電到規(guī)定的位線預充電電壓Vb1電平，而且進行均衡。
圖19是表示圖18所示的過激控制電路156的結(jié)構(gòu)之一例圖。在圖19中，過激控制電路156包括將讀出觸發(fā)信號S0N的振幅變換成外部電源電壓EXVDD電平的電平變換電路156a；使電平變換電路156a的輸出信號反相，而且延遲規(guī)定時間的反相/延遲電路156b；以及接收反相/延遲電路156b的輸出信號和電平變換電路156a的輸出信號，生成過激信號ZOVR的與非電路156c。外部電源電壓EXVDD作為工作電源電壓被供給反相/延遲電路156b及與非電路156c。
電平變換電路156a只進行讀出觸發(fā)信號S0N的振幅變換，不進行邏輯電平的變換。因此，如果讀出觸發(fā)信號S0N被激活、其電壓電平上升，則電平變換電路156a的輸出信號也上升。反相/延遲電路156b例如由奇數(shù)級的串聯(lián)連接的反相器構(gòu)成，經(jīng)過規(guī)定時間后，根據(jù)電平變換電路156a的輸出信號，將其輸出信號驅(qū)動成低電平。因此，在該反相/延遲電路156b所具有的延遲時間內(nèi)，與非電路156c的兩個輸入端呈高電平，將該過激信號XOVR驅(qū)動成低電平。
如果外部電源電壓EXVDD的電壓電平上升，則反相/延遲電路156b的延遲時間變短，而且與非電路156c的柵極延遲也變短。因此，在外部電源電壓EXVDD變高的情況下，激信號XOVR的激活期間也變短，能使讀出過激期間短，在陣列有源VDC4a中，能使其電流驅(qū)動力大的期間短，陣列電源電壓VDDS能抑制過度地進行過激，能降低消費電流。
圖20是表示本發(fā)明的實施形態(tài)6的發(fā)生中間電壓Vb1及Vcp的中間電壓電路的結(jié)構(gòu)之一例圖。在圖20中，中間電壓發(fā)生電路170包括對陣列基準電壓Vrefs進行分壓的分壓電路；以及根據(jù)該分壓電路的輸出信號，生成中間電壓Vb1及Vcp的輸出電路。
分壓電路包括連接在基準電壓輸入結(jié)點ND和內(nèi)部結(jié)點ND41之間的電阻元件170a；串聯(lián)連接在結(jié)點ND41及ND42之間的MOS晶體管170b及170c；以及連接在結(jié)點ND42和接地結(jié)點之間的電阻元件170d。
MOS晶體管170b是N溝道MOS晶體管，其柵極及漏極連接在結(jié)點ND41上，以二極管模式工作。MOS晶體管170c是P溝道MOS晶體管，其柵極及漏極連接在結(jié)點ND42上，以二極管模式工作。
電阻元件170a及170d有足夠大的電阻值，流過微小電流。因此MOS晶體管170b及170c分別以二極管模式工作，結(jié)點ND41的電壓電平為Vrefs/2+Vthn，結(jié)點ND42的電壓電平為Vrefs/2-Vthp。這里，Vthn表示MOS晶體管170b的閾值電壓，Vthp表示MOS晶體管170c的閾值電壓的絕對值。
輸出電路包括連接在外部電源結(jié)點和輸出結(jié)點ND43之間、而且其柵極連接在結(jié)點ND41上的N溝道MOS晶體管170e；以及連接在結(jié)點ND43和接地結(jié)點之間、而且其柵極連接在結(jié)點ND42上的P溝道MOS晶體管170f。
由于結(jié)點ND41的電壓電平比外部電源電壓EXVDD低，所以MOS晶體管170e以源極跟蹤模式工作，在結(jié)點ND43上將閾值電壓Vthn箝位到比結(jié)點ND41的電位低的電壓電平。另外，MOS晶體管170f的源極電壓也是接地電壓電平，比其柵極電壓低，所以以源極跟蹤模式工作，將結(jié)點ND43的電壓Vthp箝位到比結(jié)點ND42的電壓高的電壓電平。
如果來自ND接點3的中間電壓Vb1(或Vcp)比電壓Vrefs/2低，則MOS晶體管170e導通，將電流供給結(jié)點ND43。這時，MOS晶體管170f呈非導通狀態(tài)。如果中間電壓Vb1(或Vcp)比電壓Vrefs/2高，則MOS晶體管170e呈截止狀態(tài)，另一方面，MOS晶體管170f導通，將電流從結(jié)點ND43放電到接地結(jié)點。因此，該中間電壓Vb1(或Vcp)維持在Vrefs/2的電壓電平。這里，假設(shè)MOS晶體管170b及170e的閾值電壓的大小相等，另外MOS晶體管170c及170f的閾值電壓的大小相等。
為了生成該中間電壓Vb1(或Vcp)，由于使用基準電壓Vrefs，所以即使過激陣列電源電壓VDDS，也不受其影響，這些中間電壓Vb1及Vcp的電壓電平能維持在Vrefs/2的電壓電平。因此，讀出工作時，能將參照位線的電壓電平準確地維持在中間電壓Vrefs/2的電壓電平。
除了過激期間以外，陣列電源電壓VDDS是該基準電壓Vrefs的電壓電平，在由讀出放大器進行的恢復工作時，存儲在存儲單元中的高電平數(shù)據(jù)呈電壓Vrefs電平。因此，等待時，能將位線預充電電壓電平準確地維持在存儲單元存儲數(shù)據(jù)的中間電壓電平，即使采用讀出過激方式，也能準確地生成呈中間電壓電平的位線預充電電壓Vb1及單元陽極電壓Vcp。
關(guān)于單元陽極電壓，存儲單元電容器的蓄積電荷量也隨著該單元陽極電壓而變化(Q＝C·(Vcp-V(data)))。
因此，由于根據(jù)該陣列基準電壓Vrefs生成單元陽極電壓Vcp，所以不受讀出過激的影響，關(guān)于高電平及低電平數(shù)據(jù)，能使蓄積電荷量的絕對值相等，對于高電平及低電平數(shù)據(jù)來說，存儲單元選擇時能使位線上出現(xiàn)的讀出電壓的絕對值相同，能穩(wěn)定地進行讀出工作。
如上所述，如果按照本發(fā)明的實施形態(tài)6，則讀出工作時過激陣列電源電壓，讀出工作時，不消費陣列電源電壓，能穩(wěn)定地將陣列電源電壓供給讀出放大器。
另外，根據(jù)決定陣列電源電壓的電壓電平的陣列基準電壓，生成位線預充電電壓及單元陽極電壓，根據(jù)讀出過激方式，即使陣列電源電壓被過激、其電壓電平上升，也能穩(wěn)定地維持該位線預充電電壓及單元陽極電壓的電壓電平，能準確地進行位線的預充電，另外對于高電平數(shù)據(jù)及低電平數(shù)據(jù)來說，在位線上能生成大小相同的讀出電壓，能準確地進行讀出工作。
圖21是表示本發(fā)明的實施形態(tài)7的高壓發(fā)生電路的結(jié)構(gòu)圖。如圖18所示，在選擇字線上傳遞高電壓Vpp。
在圖21中，高壓發(fā)生電路包括根據(jù)預充電控制信號PRE，將電荷供給結(jié)點ND50的電容元件180；將結(jié)點ND50的電壓電平從外部電源電壓箝位到其閾值電壓低的電壓EXVDD-Vthn的電平的N溝道MOS晶體管181；根據(jù)結(jié)點ND50的電壓電平有選擇地導通，導通時，將外部電源電壓EXVDD傳遞給結(jié)點ND53的N溝道MOS晶體管182；根據(jù)結(jié)點ND50的電壓電平有選擇地導通，導通時，將外部電源電壓EXVDD傳遞給結(jié)點ND51的N溝道MOS晶體管183；以及根據(jù)輸出門控制信號GATEE，將電荷供給結(jié)點ND51的電容元件184。
預充電控制信號PRE是振幅呈外部電源電壓EXVDD電平的信號，輸出門控制信號GATEE有振幅呈高電壓Vpp或2·VDDS的振幅Vg。因此結(jié)點ND51上的電壓GATE在電壓Vg+EXVDD和外部電源電壓EXVDD之間變化。結(jié)點ND50利用MOS晶體管181，其電壓的下限電平被箝位到EXVDD-Vthn，MOS晶體管182及183導通時，分別傳遞外部電源電壓EXVDD。
高壓發(fā)生電路還包括泵控制信號ZPUMP呈低電平時導通，將外部電源電壓EXVDD傳遞給結(jié)點ND52的P溝道MOS晶體管185；泵控制信號ZPUMP呈高電平時導通，將結(jié)點ND54的電壓VBTB傳遞給結(jié)點ND52的N溝道MOS晶體管186；根據(jù)負升壓控制信號ZVBTB，從結(jié)點ND54取出電荷的電容元件187；根據(jù)負升壓預充電控制信號ZPREB，從結(jié)點ND55取出電荷的電容元件188；將結(jié)點ND55的上限電壓箝位到電壓Vthp電平的P溝道MOS晶體管189；以及根據(jù)結(jié)點ND55上的電壓，將結(jié)點ND54預充電到接地電壓電平的P溝道MOS晶體管190。
泵控制信號ZPUMP是振幅呈外部電源電壓EXVDD電平的信號。負升壓控制信號ZVBTB是振幅呈外部電源電壓EXVDD的信號。負升壓預充電控制信號ZPREB是振幅呈外部電源電壓EXVDD電平的信號。
電容元件187由P溝道MOS晶體管構(gòu)成，其反向柵極、源極及漏極共同連接，接收負升壓控制信號ZVBTB，其柵極連接在結(jié)點ND54上。如后面所述，結(jié)點ND54被驅(qū)動成負電壓電平，所以通過將結(jié)點ND54連接在其電容元件187的柵極上，防止電荷流過構(gòu)成電容元件187的MOS晶體管的襯底區(qū)域。
高壓發(fā)生電路還包括根據(jù)結(jié)點ND54的電壓電平，對結(jié)點ND53進行電荷的供給/取出的電容元件191；以及根據(jù)結(jié)點ND51上的電壓GATE有選擇地導通，導通時，將電荷從結(jié)點ND53供給輸出結(jié)點，生成高電壓Vpp的N溝道MOS晶體管192。
電容元件191由P溝道MOS晶體管構(gòu)成，其柵極連接在結(jié)點ND52上，反向柵極、源極及漏極共同連接在結(jié)點ND53上。在該電容元件191中，結(jié)點ND52被驅(qū)動成負電壓，所以電容元件191的柵極連接在結(jié)點ND52上，反向柵極、源極及漏極連接在結(jié)點ND53上。通過在柵極上接收負電壓，防止電荷流入襯底區(qū)域。
圖22是表示圖21所示的高壓發(fā)生電路的工作的信號波形圖。以下參照圖22，說明圖21所示的高壓發(fā)生電路的工作。
在時刻t0之前，負升壓控制信號ZVBTB呈高電平，另外負升壓預充電控制信號ZPREB呈接地電壓電平。在該狀態(tài)下，結(jié)點ND55呈Vthp-EXVDD電平，MOS晶體管190導通，結(jié)點ND54被預充電到接地電壓電平。負升壓預充電控制信號ZPREB上升到高電平，如果結(jié)點ND55的電壓電平上升到MOS晶體管198的閾值電壓Vthp，則MOS晶體管190呈非導通狀態(tài)，結(jié)點ND54的預充電工作結(jié)束。
其次，在時刻t0，如果負升壓控制信號ZVBTB被驅(qū)動成接地電壓電平，則通過電容元件187的電容耦合，結(jié)點ND54的電壓VBTB下降到負電壓-Vb電平。該結(jié)點ND54的電壓電平下降時，即使控制信號ZPUMP呈接地電壓電平，但由于MOS晶體管186導通，所以通過電容元件187及191的電容值C1及C2的電容分割，供給結(jié)點ND54的電壓VBTB的到達電壓電平。即，用下式表示電壓Vb。
Vb＝C1·EXVDD/(C1+C2)-L1s這里，L1s表示耦合損失。另外，電容值C1及C2的值相等，在沒有耦合損失的情況下，結(jié)點ND50的電壓VBTB到達-EXVDD/2的電壓電平。
其次，在時刻t1，預充電控制信號PRE上升到外部電源電壓EXVDD電平，通過電容元件180的電容耦合，結(jié)點ND50的電壓電平上升到2·EXVDD-Vthn的電壓電平(這里假定沒有耦合損失)。根據(jù)該結(jié)點ND50的電壓電平的上升，MOS晶體管182及183導通，結(jié)點ND53的電壓電平呈外部電源電壓EXVDD電平，另外，結(jié)點ND51的電壓GATE的電壓電平被預充電到外部電源電壓EXVDD電平。
在時刻t1b，如果預充電控制信號PRE下降到接地電壓電平，則結(jié)點ND50的電壓電平下降，通過MOS晶體管181的箝位工作，結(jié)點ND50的電壓電平呈EXVDD-Vthn電平，MOS晶體管182及183呈非導通狀態(tài)。
在時刻t2，使負上壓預充電控制信號ZPREB下降到接地電壓電平，另外幾乎同時在時刻t3，使負升壓控制信號ZVBTB上升到外部電源電壓EXVDD電平。通過電容元件188的電容耦合，MOS晶體管190導通，結(jié)點ND54上的電壓VBTB被預充電到接地電壓電平。在該狀態(tài)下，在時刻t0，泵控制信號ZPUMP被驅(qū)動成外部電源電壓EXVDD電平，MOS晶體管186呈導通狀態(tài)。因此，如果該結(jié)點ND54的電壓VBTB上升到接地電壓電平，則結(jié)點ND52的電壓電平也相應地上升，通過電容元件191的電容耦合，結(jié)點ND53的電壓電平上升，變成電壓EXVDD+Vb電平。
在時刻t4，如果使泵控制信號ZPUMP從外部電源電壓EXVDD下降到接地電壓電平，則MOS晶體管185導通，另一方面，MOS晶體管186呈非導通狀態(tài)，結(jié)點ND52的電壓電平從接地電壓電平上升到外部電源電壓EXVDD電平。因此，通過電容元件191的電容耦合，結(jié)點ND53的電壓電平再上升EXVDD，變成2·EXVDD+Vb電壓電平。
其次，在時刻t5，如果輸出門控制信號GATEE上升到高電壓Vg電平，則結(jié)點ND51的電壓GATE從外部電源電壓EXVDD通過電容元件184的電容耦合而上升到電壓Vg+EXVDD電平。電壓Vg呈2·VDDS或高電壓Vpp附近的電壓電平，MOS晶體管192導通，蓄積在結(jié)點ND53上的電荷被傳遞給輸出結(jié)點，高電壓Vpp的電壓電平上升。
在時刻t6，如果輸出門控制信號GATEE下降到接地電壓電平，則結(jié)點ND51的電壓電平通過電容元件184的電容耦合而下降。在該時刻t6之后的時刻t7，預充電控制信號PRE再次上升到外部電源電壓EXVDD電平，結(jié)點ND51及53分別被預充電到外部電源電壓EXVDD電平。
另一方面，在時刻t2，結(jié)點ND50的電壓VBTB被預充電到接地電壓電平，準備下一次的升壓工作。以后，通過反復進行從時刻t0開始的工作，使高電壓Vpp的電壓電平上升。高電壓Vpp的最高到達電壓電平隨著外部電源電壓EXVDD、陣列電源電壓VDDS及MOS晶體管192的閾值電壓的不同而不同。在電壓GATE的最高電壓電平比2·EXVDD+Vb+Vthn高的情況下，高電壓Vpp最大能達到2·EXVDD+Vb電壓電平。
如該圖21所示，通過利用泵工作將電荷傳遞給結(jié)點ND53的電容元件191進行的使結(jié)點的最低電壓升壓到負電壓電平，能將結(jié)點ND53的電壓電平提高該負的升壓電壓Vb，在C1＝C2的情況下，能理想地上升到2.5·EXVDD電壓電平。因此，即使利用外部電源電壓EXVDD的標準值的下限電壓電平進行工作，也能充分地提高高電壓Vpp的電壓電平。
圖23是簡略地表示電容元件187及191的剖面結(jié)構(gòu)圖。該電容元件187及191有相同的結(jié)構(gòu)，所以在圖23中，示出了電容元件187的剖面結(jié)構(gòu)。
在圖23中，在P型襯底區(qū)域200的表面上形成的N阱202內(nèi)形成電容元件187。P型襯底區(qū)域200被偏壓到接地電壓電平。
電容元件187包括在N阱202的表面上相間地形成的P型雜質(zhì)區(qū)域203a及203b；在這些雜質(zhì)區(qū)域203a及203b之間的溝道形成區(qū)域上通過圖中未示出的柵極絕緣膜形成的柵極203；以及在N阱202的表面上形成的N阱雜質(zhì)區(qū)域204。這些雜質(zhì)區(qū)域203a、203b及204互相連接，共同接收負升壓控制信號ZVBTB。柵極203連接在圖21所示的結(jié)點ND50上，接收電壓VBTB。
如該圖23所示，在電容元件187中，即使電壓VBTB低于負電壓-Vb，但雜質(zhì)區(qū)域203a、203b及204都呈接地電壓電平。P型襯底區(qū)域200被偏壓到接地電壓電平，該P型襯底區(qū)域200及N阱202之間的PN結(jié)呈非導通狀態(tài)。因此，能防止電荷從N阱202流到P型襯底區(qū)域200。
在高壓發(fā)生電路中，即使在內(nèi)部結(jié)點升壓到負電壓電平的情況下，只通過在形成P溝道MOS晶體管的P型襯底區(qū)域200內(nèi)將N阱202分離，形成通常結(jié)構(gòu)的MOS晶體管，能作為負電壓升壓電容利用。
另外，高電壓Vpp通常被設(shè)定為1.5·VDDS電壓電平。
圖24是表示輸出門控制信號GATEE發(fā)生部的結(jié)構(gòu)之一例圖。在圖24中，輸出門控制信號發(fā)生部包括導通時將外部電源電壓EXVDD傳遞給結(jié)點ND60的N溝道MOS晶體管211；將MOS晶體管211的柵極的下限電壓箝位到EXVDD-Vthn電平的N溝道MOS晶體管212；根據(jù)控制信號GAT0，將電荷供給MOS晶體管211的柵極的電容元件210；根據(jù)控制信號GAT1，將電荷供給結(jié)點ND60的電容元件213；控制信號GAT2呈低電平時導通，將結(jié)點ND60的電壓傳遞給輸出結(jié)點，生成輸出門控制信號GATEE的P溝道MOS晶體管214；及控制信號GAT2呈高電平時導通，將輸出門控制信號GATEE驅(qū)動成接地電壓電平的N溝道MOS晶體管215。控制信號GAT0-GAT2的振幅為外部電源電壓EXVDD電平。
圖25是表示圖24所示的輸出門控制信號發(fā)生部的工作的信號波形圖。以下，參照圖25說明圖24所示的門控制信號發(fā)生電路的工作。
控制信號GAT1從外部電源電壓EXVDD下降到接地電壓電平。這時，控制信號GAT0呈接地電壓電平，MOS晶體管211的柵極電位為電壓EXVDD-Vthn電平。隨著控制信號GAT1的電壓電平的下降，結(jié)點ND60的電壓電平下降?？刂菩盘朑AT2的電壓電平幾乎與該控制信號GAT1的下降的同時上升到外部電源電壓EXVDD電平，MOS晶體管215呈導通狀態(tài)，輸出門控制信號GATEE被驅(qū)動成接地電壓電平。這時，結(jié)點ND60的電壓電平為最大外部電源電壓EXVDD電平，MOS晶體管214維持非導通狀態(tài)。
接著，控制信號GAT0上升到電源電壓EXVDD，MOS晶體管211導通，結(jié)點ND60的電壓電平被預充電到外部電源電壓EXVDD電平。
如果控制信號GAT0下降到接地電壓電平，則MOS晶體管211的源極及漏極電壓變得比其柵極電壓高，MOS晶體管211呈非導通狀態(tài)。
接著，在規(guī)定的時刻，控制信號GAT1上升到外部電源電壓EXVDD電平，結(jié)點ND60的電壓電平上升到2·EXVDD電平。幾乎與該控制信號GAT1上升的同時，控制信號GAT2下降到接地電壓電平，MOS晶體管214導通，而MOS晶體管215呈非導通狀態(tài)，輸出門控制信號GATEE的電壓電平上升到結(jié)點ND60上的電壓電平、即電壓2·EXVDD電平。
以后，通過反復進行該工作，能生成振幅為2·EXVDD電平的輸出門控制信號GATEE。控制信號GAT1及GAT2由互相相輔的控制信號構(gòu)成，通過用幾乎與輸出門控制信號GATEE相同的信號波形驅(qū)動控制信號GAT1，能根據(jù)振幅為外部電源電壓EXVDD電平的控制信號，生成振幅為2·EXVDD電平的輸出門控制信號GATEE。
另外，設(shè)有該輸出門控制信號GATEE專用的升壓電路，用該專用的升壓電路的輸出電壓，對振幅呈外部電源電壓EXVDD電平的輸出門控制信號GATEE進行電平變換，也可以生成輸出門控制信號GATEE。
圖26是表示本發(fā)明的實施形態(tài)7的高壓發(fā)生電路的變更例的結(jié)構(gòu)圖。在圖26所示的結(jié)構(gòu)中，電容元件187的主電極連接在結(jié)點ND53上，生壓控制信號ZVBTB由CMOS反相器220供給電容元件187的另一電極。該CMOS反相器220將與泵控制信號ZPUMP同相的控制信號ZPUMPA反相，生成負升壓控制信號ZVBTB。
另外，驅(qū)動電容元件191的一個電極結(jié)點電位的MOS晶體管186的源極結(jié)點被耦合在接地結(jié)點上。驅(qū)動結(jié)點ND51及ND53的電路部分與圖21所示的高壓發(fā)生電路的結(jié)構(gòu)相同，對應的部分標以同一參照編號，其詳細說明從略。
在該圖26所示的高壓發(fā)生電路中，對結(jié)點ND53并聯(lián)地設(shè)置電容元件187及191。因此，電荷通過兩個電容元件187及191被供給該結(jié)點ND53。因此，結(jié)點ND53對振幅為2·EXVDD的輸出結(jié)點的電荷供給力增大，能快速且穩(wěn)定地生成高電壓Vpp。
另外，在圖26所示的結(jié)構(gòu)中，與雙升壓時相同，電容元件191的柵極連接在結(jié)點ND52上。可是，在單升壓時，結(jié)點ND52只在接地電壓和電源電壓EXVDD之間變化，不被驅(qū)動成負電位。因此，也可以將電容元件191的柵極連接在結(jié)點ND53上，將源/漏/襯底區(qū)域連接在結(jié)點ND52上。在該配置的情況下，電容元件191的柵極電容和電容元件187的柵極電容連接在結(jié)點ND53上。因此，與電容元件191的襯底區(qū)域等的寄生電容連接在結(jié)點ND53上的結(jié)構(gòu)相比，能降低結(jié)點ND53的寄生電容，能提高結(jié)點ND52和結(jié)點ND53之間的耦合系數(shù)，能改善泵效率。
如上所述，如果按照本發(fā)明的實施形態(tài)7，則將內(nèi)部結(jié)點升壓到負電壓，然后將內(nèi)部結(jié)點驅(qū)動成外部電源電壓電平，能將內(nèi)部結(jié)點的最大電壓振幅設(shè)定為2·EXVDD+0.5·EXVDD，外部電源電壓EXVDD即使下降到下限電平，也能穩(wěn)定地生成呈規(guī)定的電壓電平的高電壓Vpp。
圖27是簡略地表示本發(fā)明的實施形態(tài)8的高壓發(fā)生電路的結(jié)構(gòu)圖。在圖27中，為了將內(nèi)部結(jié)點ND53的振幅設(shè)定為2·EXVDD及2.5·EXVDD兩者中的某一者而使用屏蔽金屬布線。
即，在將內(nèi)部結(jié)點ND53的電壓電平設(shè)定成振幅為2.5·EXVDD的情況下，有必要采用雙升壓型。在此情況下，配置屏蔽金屬布線235a、235b、以及242。因此，電容元件187連接在MOS晶體管186的源極結(jié)點上，另外在其另一個電極上通過屏蔽金屬布線242接收偏壓升壓信號ZVBTB。另外，MOS晶體管190的漏極結(jié)點通過屏蔽金屬布線235a，被耦合在MOS晶體管186的源極結(jié)點上。因此，能實現(xiàn)與圖21所示的結(jié)構(gòu)相同的雙升壓型高壓發(fā)生電路。
另一方面，在將結(jié)點ND53的電壓振幅設(shè)定為2·EXVDD的情況下，指定單升壓結(jié)構(gòu)。在此情況下，配置金屬屏蔽布線240a、240b、以及237。因此，在此情況下，泵控制信號ZPUMPA通過反相器220供給電容元件187，另外電容元件187的電極不用MOS晶體管186、而是通過屏蔽金屬布線240a連接在結(jié)點ND53上。
另外，MOS晶體管186的源極結(jié)點通過屏蔽金屬布線240c連接在接地結(jié)點上，另外MOS晶體管190的漏極結(jié)點通過屏蔽金屬布線240b連接在接地結(jié)點上。負電壓升壓預充電控制信號ZPREB在單升壓模式時被固定在低電平。
因此在此情況下，由電容元件191及187并聯(lián)地驅(qū)動結(jié)點ND53，能實現(xiàn)單升壓型的內(nèi)部電壓發(fā)生電路。
因此，通過主工序作成同一電路結(jié)構(gòu)，然后，對應于電源電壓EXVDD的電壓電平，通過切片工序有選擇地配置屏蔽金屬布線，能有選擇地形成雙升壓型及單升壓型的內(nèi)部高壓發(fā)生電路。
另外，在圖27所示的結(jié)構(gòu)中，電容元件191的柵極連接在ND52上，而且襯底區(qū)域及雜質(zhì)區(qū)域(源/漏區(qū))連接在結(jié)點ND53上。因此，在單升壓時，在使電容元件191的連接方向相反的情況下，對應于單升壓型/雙升壓型，用布線切換電容元件191的柵極和襯底區(qū)域/雜質(zhì)區(qū)域的連接端。
在圖21及圖26所示的結(jié)構(gòu)中，電壓發(fā)生部包括生成電壓GATE及結(jié)點ND53的預充電電壓的電路部分，示出了根據(jù)預充電控制信號PRE及輸出門控制信號GATEE工作的電路部分。
圖28是表示本發(fā)明的實施形態(tài)8的變更例的結(jié)構(gòu)圖。在圖28中，金屬開關(guān)250配置在MOS晶體管186的源極結(jié)點上，金屬開關(guān)251配置在MOS晶體管190的漏極結(jié)點上，對結(jié)點ND53配置金屬開關(guān)253。另外，金屬開關(guān)252配置在電容元件187的電極結(jié)點上。在切片工序中用金屬布線設(shè)定這些金屬開關(guān)250-253的連接路徑。
在雙升壓方式的情況下，金屬開關(guān)250將布線245和電容元件187的柵極連接在MOS晶體管186的源極結(jié)點上。金屬開關(guān)251將MOS晶體管190的漏極結(jié)點連接在布線245上。金屬開關(guān)253將接地結(jié)點連接在布線247上。金屬開關(guān)252將負電壓生壓控制信號ZVBTB耦合在電容元件187的源/漏/襯底區(qū)域上。
在單升壓結(jié)構(gòu)時，金屬開關(guān)250將接地結(jié)點連接在MOS晶體管186的源極結(jié)點上，另外將電容元件187的柵極連接在布線245上。金屬開關(guān)251將布線245連接在布線247上，而且將MOS晶體管190的漏極結(jié)點耦合在接地結(jié)點上。金屬開關(guān)253將布線247連接在結(jié)點ND53上。金屬開關(guān)252將反相器220的輸出信號連接在電容元件187的源/漏/反向柵極結(jié)點上。
因此，通過在切片工序中用金屬布線設(shè)定這些金屬開關(guān)250-253的連接路徑，能對應于外部電源電壓EXVDD電壓電平，實現(xiàn)雙升壓結(jié)構(gòu)的高壓發(fā)生電路及單升壓結(jié)構(gòu)的高壓發(fā)生電路。
另外，在該圖28所示的結(jié)構(gòu)中，在單升壓型及雙升壓型兩者中不能變更電容元件191的連接?？墒?，在單升壓型的情況下，在將電容元件191的柵極連接在結(jié)點ND53上的情況下，配置對電容元件191的柵極及襯底區(qū)域/雜質(zhì)區(qū)域切換連接端用的金屬開關(guān)。
另外，在圖28所示的結(jié)構(gòu)中，示出了電壓發(fā)生部230根據(jù)預充電控制信號PRE及輸出門控制信號GATEE，生成結(jié)點ND53的電壓及電壓GATE的電路部分。
圖29是簡略地表示本發(fā)明的實施形態(tài)8的變更例2的結(jié)構(gòu)圖。在圖29中，示出了對結(jié)點ND53的電壓電平進行預充電的電壓發(fā)生部的結(jié)構(gòu)。
在圖29中，高壓發(fā)生電路包括連接在MOS晶體管186的源極結(jié)點和接地結(jié)點之間、而且在其柵極上接收控制信號CTL1的N溝道MOS晶體管260；連接在結(jié)點ND60和結(jié)點ND61之間、而且在其柵極上接收控制信號CTL2的N溝道MOS晶體管261；連接在結(jié)點ND61和結(jié)點ND62之間、而且其柵極連接在接地結(jié)點上的P溝道MOS晶體管262；連接在結(jié)點ND62和接地結(jié)點之間、而且在其柵極上接收控制信號CTL3的N溝道MOS晶體管263；連接在結(jié)點ND62和結(jié)點ND53之間的P溝道MOS晶體管264；根據(jù)控制信號CTL4，將MOS晶體管264的柵極耦合在結(jié)點ND53上的P溝道MOS晶體管265；以及根據(jù)控制信號CTL5，將MOS晶體管264的柵極耦合在接地結(jié)點上的N溝道MOS晶體管266。
接收負電壓生壓控制信號ZVBTB和反相器220的輸出信號的OR電路270的輸出信號被供給電容元件187的電極結(jié)點。
在雙升壓結(jié)構(gòu)時，控制信號CTL1被設(shè)定為負電壓VBB電平，控制信號CTL2被設(shè)定為外部電源電壓。另外，控制信號CTL3被設(shè)定為高電平(外部電源電壓電平)。因此，MOS晶體管260呈非導通狀態(tài)，MOS晶體管263呈導通狀態(tài)，結(jié)點ND62被固定在接地電壓電平。
另外，控制信號CTL4及CTL5被設(shè)定為低電平，MOS晶體管265呈導通狀態(tài)，MOS晶體管266呈截止狀態(tài)，MOS晶體管264的柵極連接在結(jié)點ND53上。
在雙升壓結(jié)構(gòu)時，結(jié)點ND61在負電壓-Vb和接地電壓電平之間變化。因此，MOS晶體管262在結(jié)點ND61的電壓電平高于其閾值電壓以上時呈導通狀態(tài)，所以在該雙升壓結(jié)構(gòu)時，MOS晶體管262維持非導通狀態(tài)。另一方面，MOS晶體管261呈導通狀態(tài)，另外由于該控制信號CTL2維持在外部電源電壓EXVDD電平，所以結(jié)點ND61的電壓能被正確地傳遞給結(jié)點ND60。
在雙升壓結(jié)構(gòu)時，結(jié)點ND53在外部電源電壓EXVDD和2.5·EXVDD之間變化。因此，由于結(jié)點ND62維持在接地電壓電平，所以MOS晶體管264經(jīng)常維持非導通狀態(tài)。
在雙升壓模式時，泵控制信號ZPUMPA被固定在高電平，反相器220的輸出信號呈低電平。相應地，OR電路270作為緩沖電路工作，根據(jù)負電壓生壓控制信號ZVBTB，驅(qū)動電容元件187。
另一方面，在單升壓結(jié)構(gòu)時，控制信號CTL1被設(shè)定為外部電源電壓電平，MOS晶體管260被設(shè)定為導通狀態(tài)。另外控制信號CTL2被維持在接地電壓電平，MOS晶體管261呈非導通狀態(tài)。同樣，控制信號CTL3被維持在接地電壓電平，MOS晶體管263呈截止狀態(tài)。因此，在單升壓模式時，結(jié)點ND60被固定在接地電壓電平。
在單升壓結(jié)構(gòu)時，負電壓生壓控制信號ZVBTB被固定在低電平，OR電路270根據(jù)反相器220的輸出信號，驅(qū)動電容元件187。因此結(jié)點ND61在接地電壓和外部電源電壓EXVDD之間變化，MOS晶體管262導通，將外部電源電壓EXVDD的振幅信號傳遞給結(jié)點ND62。
另外，在單升壓模式時，控制信號CTL4被設(shè)定為高電壓電平的高電平，MOS晶體管265呈截止狀態(tài)，另一方面，控制信號CTL5被設(shè)定為外部電源電壓電平，MOS晶體管266呈導通狀態(tài)，MOS晶體管264的柵極被固定在接地電壓電平。因此在此情況下，結(jié)點ND62上的外部電源電壓EXVDD電平的振幅信號通過MOS晶體管264被傳遞給結(jié)點ND53。因此，結(jié)點ND53的電壓電平能在外部電源電壓EXVDD和2·EXVDD電壓電平之間變化。
結(jié)點ND53的預充電電壓電平為外部電源電壓EXVDD電平，結(jié)點ND61的預充電電壓也能通過MOS晶體管264及262設(shè)定為外部電源電壓EXVDD電平，利用電容元件187的充電泵作用，能使結(jié)點ND61在外部電源電壓EXVDD和2·EXVDD之間變化。
另外，在以上的說明中，沒有特別說明電容元件191的連接方向。在按照單升壓型和雙升壓型切換電容元件191的連接方向的情況下，同樣，根據(jù)控制信號切換連接端。在此情況下，利用泵工作通過電容元件191傳輸電荷，所以能防止晶體管開關(guān)電路中的電荷損失，所以也可以用金屬布線進行電容元件191的連接端的切換。
另外，為了連接端的切換，CMOS傳輸門也可以作為開關(guān)電路用。在電容元件191的連接端的切換中使用開關(guān)電路的情況下，在雙升壓結(jié)構(gòu)中結(jié)點ND52被驅(qū)動成負電壓，所以對連接在該結(jié)點ND52上的開關(guān)電路來說，作為控制信號與控制信號CTL1相同，有必要利用進行負電壓電平變換的控制信號。對于連接結(jié)點ND53用的開關(guān)電路來說，作為控制信號，與控制信號CTL4相同，使用呈高電壓VP電平的信號。因此，能對應于泵電路的結(jié)構(gòu)，切換電容元件191的連接端。
圖30是簡略地表示圖29所示的發(fā)生控制信號的部分的結(jié)構(gòu)之一例圖。在圖30中，控制信號發(fā)生部包括雙升壓指示信號DBLE激活時被激活，發(fā)生負電壓VBB的負電壓發(fā)生電路300；接收外部電源電壓EXVDD及負電壓VBB作為工作電源電壓，對雙升壓指示信號DBLE進行變換，生成控制信號CTL1的電平變換電路302；雙升壓指示信號DBLE非激活時被激活，激活時生成高電壓VP的高電壓發(fā)生電路304；接收來自高電壓發(fā)生電路304的高電壓VP和接地電壓作為工作電源電壓，進行雙升壓指示信號DBLE的電平變換，生成控制信號CTL4的電平變換電路306；以及使雙升壓指示信號DBLE反相后生成控制信號CTL5的反相器308。
根據(jù)雙升壓指示信號DBLE，生成控制信號CTL2及CTL3。
由金屬布線、焊接區(qū)的電壓固定、或模式指定信號，決定雙升壓指示信號DBLE的邏輯電平。作為一例，在雙升壓模式設(shè)定時，雙升壓指示信號DBLE被設(shè)定為高電平，在單升壓模式設(shè)定時，被設(shè)定為低電平。
負電壓發(fā)生電路300在指定了雙升壓結(jié)構(gòu)時生成負電壓VBB。該負電壓VBB是圖21所示的結(jié)點ND54的電壓VBTB的負電壓-Vb以下的電壓電平。負電壓發(fā)生電路300非激活時輸出接地電壓。
電平變換電路302根據(jù)雙升壓指示信號DBLE，生成控制信號CTL1。如果指定了雙升壓結(jié)構(gòu)時，控制信號CTL1被設(shè)定為負電壓VBB電平，在指定了單升壓結(jié)構(gòu)時，被固定在高電平(外部電源電壓EXVDD電平)。電平變換電路302用眾所周知的電路結(jié)構(gòu)構(gòu)成，例如在圖13所示的電平變換電路114中，通過使電源結(jié)點的電壓極性及MOS晶體管的極性全部相反就能實現(xiàn)。
在指定了單升壓結(jié)構(gòu)時，控制信號CTL2及CTL3呈低電平(接地電壓電平)，在指定了雙升壓結(jié)構(gòu)時，呈高電平。
高壓發(fā)生電路304在單升壓結(jié)構(gòu)時被激活，生成高電壓VP。該高電壓VP呈2·EXVDD以上的電壓電平。高壓發(fā)生電路304非激活時輸出呈外部電源電壓EXVDD電平的電壓。
電平變換電路306將雙升壓指示信號DBLE反相，而且將其輸出信號的高電平設(shè)定為高電壓VP電平。因此，在單升壓結(jié)構(gòu)時，控制信號CTL4呈電壓VP電平，在雙升壓結(jié)構(gòu)時，呈接地電壓電平的低電平。
反相器308接收外部電源電壓作為工作電源電壓，使雙升壓指示信號DBLE反相，生成控制信號CTL5。因此控制信號CTL5在雙升壓結(jié)構(gòu)時呈低電平，在單升壓結(jié)構(gòu)時呈高電平。
另外，負電壓發(fā)生電路300及高電壓發(fā)生電路304分別由利用電容器的充電泵作用的充電泵電路構(gòu)成。
圖31是簡略地表示圖30所示的負電壓發(fā)生電路300的結(jié)構(gòu)之一例圖。在圖31中，負電壓發(fā)生電路300包括激活時，利用電容器的充電泵作用，在輸出結(jié)點ND70上生成負電壓VBB的充電泵電路300a；對雙升壓指示信號DBLE的電平進行變換的電平變換電路300b；以及根據(jù)電平變換電路300b的輸出信號，有選擇地導通，導通時將結(jié)點ND70耦合在接地結(jié)點上的N溝道MOS晶體管300c。
充電泵電路300a在雙升壓指示信號DBLE呈高電平激活時，根據(jù)來自圖中未示出的時鐘控制信號發(fā)生電路的時鐘控制信號，進行充電泵工作，在結(jié)點ND70上生成負電壓。在此情況下，雙升壓指示信號DBLE呈高電平時，電平變換電路300b的輸出信號呈輸出結(jié)點ND70的電壓電平，MOS晶體管300c維持非導通狀態(tài)。因此，隨著充電泵工作，生成來自充電泵電路300a的負電壓VBB。
另一方面，雙升壓指示信號DBLE呈低電平時，電平變換電路300b的輸出信號呈外部電源電壓EXVDD電平，MOS晶體管300c呈導通狀態(tài)，結(jié)點ND70被固定在接地電壓電平。充電泵電路300a在雙升壓指示信號DBLE呈低電平時停止充電泵工作。因此，來自該輸出結(jié)點ND70的負電壓VBB呈接地電壓電平。
另外，也可以利用該圖31所示的電平變換電路300b作為圖30所示的電平變換電路302。在此情況下，電平變換電路300b的輸出信號相當于控制信號CTL1。
圖32是表示圖30所示的高壓發(fā)生電路304的結(jié)構(gòu)之一例圖。在圖32中，高壓發(fā)生電路304包括激活時，利用電容器的充電泵作用，在結(jié)點ND72上生成高電壓VP的充電泵電路304a；使雙升壓指示信號DBLE反相，而且單升壓結(jié)構(gòu)時變換起電平的電平變換電路304b；根據(jù)電平變換電路304b的輸出信號，將結(jié)點ND72設(shè)定為外部電源電壓EXVDD電平的P溝道MOS晶體管304c。
充電泵電路304a在雙升壓指示信號DBLE呈低電平、表示單升壓結(jié)構(gòu)時進行充電泵工作，在輸出結(jié)點ND72上生成高電壓VP。在該單升壓結(jié)構(gòu)時，電平變換電路304b的輸出信號呈結(jié)點ND72上的電壓VP電平，MOS晶體管304c呈非導通狀態(tài)。因此，在結(jié)點ND72上被設(shè)定為該充電泵電路304a生成的呈高電壓的電壓電平。另一方面，在雙升壓結(jié)構(gòu)時，雙升壓指示信號DBLE呈高電平，該電平變換電路304b的輸出信號呈低電平(接地電壓電平)，MOS晶體管304c導通，將外部電源電壓EXVDD傳遞給結(jié)點ND72。充電泵電路304a在雙升壓結(jié)構(gòu)時不進行充電泵工作。因此，該結(jié)點ND72上的高電壓VP在雙升壓結(jié)構(gòu)時變成外部電源電壓EXVDD電平。
另外，在該圖32所示的高壓發(fā)生電路304的結(jié)構(gòu)中，電平變換電路304b也可以作為生成控制信號CTL4的電平變換電路306用。從電平變換電路304b供給MOS晶體管304c的柵極的信號被作為控制信號CTL4用。
另外，關(guān)于圖29所示的控制信號ZVBTB及ZPNPA的狀態(tài)，也可以根據(jù)雙升壓指示信號DBLE設(shè)定其狀態(tài)。例如，將取得了雙升壓指示信號DBLE和控制信號ZVBTB的與的信號作為負電壓生壓控制信號ZVBTB利用。另一方面，根據(jù)取得了雙升壓指示信號DBLE和泵控制信號ZPNPA的OR的信號，生成泵控制信號ZPNPA。
如上所述，如果按照本發(fā)明的實施形態(tài)8，則在外部電源電壓的電壓電平低的情況下，分成兩個階段進行電容器的充電泵工作，增大內(nèi)部結(jié)點的輸出電壓振幅，在外部電源電壓高的情況下，并行地使該電容器同時工作，蓄積電荷，能根據(jù)外部電源電壓有效地生成呈必要的電壓電平的高電壓。
圖33是簡略地表示本發(fā)明的實施形態(tài)9的高壓發(fā)生電路的控制部的結(jié)構(gòu)圖。在圖33中，高電壓發(fā)生控制部包括對高電壓Vpp進行分壓，生成分電壓VPDIV的分壓電路400；對分電壓VPDIV和基準電壓Vrefd進行比較的比較電路402；根據(jù)比較電路402的輸出信號和分電壓VPDIV，生成電平檢測信號DETN的偏壓補償電路404；響應電平檢測信號DETN，有選擇地被激活，激活時按照規(guī)定的周期進行振蕩工作，生成泵時鐘信號PCLK的環(huán)形振蕩器406；以及將泵時鐘信號PCLK作為基本時序信號，生成泵控制信號PRE、GATEE、ZPNP等的控制信號發(fā)生電路408。
來自該控制信號發(fā)生電路408的泵控制信號PRE等被供給前面的實施形態(tài)7及8所示的高壓發(fā)生電路。
分壓電路400包括串聯(lián)連接在高壓輸入結(jié)點和接地結(jié)點之間的電阻元件400a及400b。該分壓電路400的分壓比被設(shè)定為0.43，分電壓VPDIV被設(shè)定為比高電壓Vpp的1/2電壓電平低的電壓電平。
比較電路402包括構(gòu)成對分電壓VPDIV和基準電壓Vrefd進行比較的差動級的N溝道MOS晶體管NQ1及NQ2；構(gòu)成將電流供給這些MOS晶體管NQ1及NQ2的電流鏡像級的P溝道MOS晶體管PQ1及PQ2；以及供給該比較電路工作電流的MOS晶體管NQ3。
MOS晶體管PQ1構(gòu)成電流鏡像級的主級，流過MOS晶體管PQ1的電流的鏡像電流流過MOS晶體管PQ2。
激活信號EN被供給該比較電路402的電流源晶體管NQ3的柵極。該激活信號EN也可以是陣列激活信號，還可以是斷電允許信號的反相信號。
在該比較電路402中，在分電壓VPDIV比基準電壓Vrefd高的情況下，比較電路402的輸出信號呈高電平，另一方面，在分電壓VPDIV比基準電壓Vrefd低的情況下，比較電路402的輸出信號呈低電平。
偏壓補償電路404包括在柵極上接收比較電路402的輸出信號，該比較電路402的輸出信號呈高電平時，將電平檢測信號DATN驅(qū)動成高電平的P溝道MOS晶體管PQ3；以及在柵極上接收分電壓VPDIV，對MOS晶體管PQ3的驅(qū)動電流進行補償?shù)腘溝道MOS晶體管NQ4。MOS晶體管NQ4連接在電流源晶體管NQ3上。因此，偏壓補償電路404也在激活信號EN激活時，進行生成電平檢測信號DETN的工作。
在外部電源電壓EXVDD變低的情況下，分電壓VPDIV為Vpp/2電壓電平時，外部電源電壓EXVDD和分電壓VPDIV的差變小，差動級的MOS晶體管NQ1及NQ2在線性區(qū)域內(nèi)工作，該比較電路402的靈敏度有可能下降。因此，使分電壓VPDIV的分壓比小，例如為43/100，降低分電壓VPDIV的電壓電平，另外，基準電壓Vrefd的電壓電平也下降，使MOS晶體管NQ1及NQ2在飽和區(qū)域內(nèi)工作。
另外，該差動級的分電壓VPDIV與外部電源電壓EXVDD的電壓電平相比即使相對地高，但設(shè)有偏壓補償電路404，以便其電平檢測的靈敏度不下降。在分電壓VPDIV比基準電壓Vrefd高的情況下，比較電路402的輸出信號呈高電平，MOS晶體管NQ3的電導下降，另一方面，MOS晶體管NQ4的電導增大，偏壓補償電路404的輸出信號被驅(qū)動成低電平。
另一方面，在分電壓VPDIV比基準電壓Vrefd低的情況下，比較電路402的輸出信號呈低電平，MOS晶體管PQ3的電導增大，另外，MOS晶體管NQ4的電導下降。因此，在該狀態(tài)下，偏壓補償電路404的輸出信號被驅(qū)動成高電平。
即，關(guān)于MOS晶體管PQ3及NQ4，使它們的柵壓隨著比較電路402的輸入信號和輸出信號的變化而向同一方向變化，另外，通過使MOS晶體管NQ4在飽和區(qū)域內(nèi)工作，能使MOS晶體管NQ4及PQ3隨著比較電路402的輸出信號的變化，而使電導相輔地變化，能使輸出信號隨著比較電路402的輸出信號的變化而高速地變化。
因此，在比較電路402的靈敏度低的情況下，能根據(jù)該比較電路402的輸出信號高速地驅(qū)動偏壓補償電路404的輸出信號DETEN，在分電壓VPDIV的電壓電平高的情況下，也能正確地進行電壓電平的檢測工作。
環(huán)形振蕩器496包括偶數(shù)級的反相器；以及接收其最后一級的反相器的輸出信號和電平檢測信號DETN的門電路。該門電路的輸出信號被供給反相器列中的初級反相器。電平檢測信號DETN呈高電平，分電壓VPDIV比基準電壓Vrefd低時，進行振蕩工作。在分電壓VPDIV比基準電壓Vrefd高的情況下，電平檢測信號DETN呈低電平，環(huán)形振蕩器406停止振蕩工作。因此，作為高電壓Vpp的電壓電平，能將高電壓Vpp維持在100·Vrefd/43電壓電平。
圖34是簡略地表示本發(fā)明的實施形態(tài)9的變更例的高壓發(fā)生控制部的結(jié)構(gòu)圖。在該圖34所示的結(jié)構(gòu)中，在分壓電路400中，電阻元件400ba及400bb串聯(lián)連接在分壓輸出結(jié)點ND75和接地結(jié)點之間。在柵極上接收雙升壓指示信號的輔助信號ZDBLE的N溝道MOS晶體管400c與該電阻元件400ba并聯(lián)連接。另外，雙升壓指示信號DBLE被供給控制信號發(fā)生電路408。該圖34所示的高壓發(fā)生控制部的其他結(jié)構(gòu)與圖33所示的結(jié)構(gòu)相同，對應的部分標以同一參照編號，其詳細說明從略。
在外部電源電壓EXVDD例如為1.8V或2.5V低的情況下，指定雙升壓結(jié)構(gòu)，進行雙升壓工作，生成高電壓Vpp。在此情況下，輔助雙升壓指示信號ZDBLE被設(shè)定為低電平，MOS晶體管400c呈導通狀態(tài)。因此，在此情況下，用分壓比0.43對高電壓Vpp進行分壓，生成分電壓VPDIV。
另一方面，在外部電源電壓EXVDD例如為3.3V高的情況下，用單升壓結(jié)構(gòu)生成高電壓Vpp。在此情況下輔助雙升壓指示信號ZDBLE被設(shè)定為高電平，MOS晶體管400c導通，電阻元件400b短路。因此，通過使電阻元件400a及400bb的電阻值相同，用分壓比1/2從高電壓Vpp生成來自輸出結(jié)點ND75的分電壓VPDIV。在該單升壓結(jié)構(gòu)時，控制信號發(fā)生電路408根據(jù)雙升壓指示信號DBLE，切換控制信號的發(fā)生形態(tài)(參照實施形態(tài)8)。
因此，通過利用該圖34所示的結(jié)構(gòu)，利用一個高壓發(fā)生控制部，就能實現(xiàn)對應于多種外部電源電壓的控制形態(tài)，另外，對應于高電壓發(fā)生方式進行最佳的電平檢測工作，能控制高電壓發(fā)生工作。
另外，在圖34中，也可以用屏蔽金屬布線、或者用連接元件(熔絲元件)代替MOS晶體管400c。
圖35是表示發(fā)生基準電壓Vrefd的部分的結(jié)構(gòu)之一例圖。
在圖35中，基準電壓發(fā)生電路包括耦合在外部電源結(jié)點上，供給恒定電流i0的恒定電流源420a；響應被供給控制輸入端DIS的信號而有選擇地導通，導通時將來自恒定電流源420a的電流供給結(jié)點ND78的P溝道MOS晶體管420b；串聯(lián)連接在結(jié)點ND78及ND79之間的電阻元件420c及420d；連接在結(jié)點ND79和接地結(jié)點之間、其柵極連接在接地結(jié)點上的P溝道MOS晶體管420e；與電阻元件420c并聯(lián)連接、而且在其柵極上接收雙升壓指示信號DBLE的N溝道MOS晶體管DBLE；以及響應被供給控制輸入端DIS的信號而有選擇地導通，導通時將輸出結(jié)點ND78耦合在接地結(jié)點上的N溝道MOS晶體管420g。
圖34所示的激活信號EN的反相信號被供給控制輸入端DIS。
在外部電源電壓EXVDD的電壓電平低、雙升壓指示信號DBLE被設(shè)定為高電平的情況下，MOS晶體管420f導通，電阻元件420c短路。因此，用電阻元件420d的電阻值和恒定電流i0的積與MOS晶體管420e的閾值電壓的絕對值Vthp的和供給結(jié)點ND78的基準電壓Vrefd。
另一方面，在外部電源電壓EXVDD高、高壓發(fā)生電路被設(shè)定成雙升壓結(jié)構(gòu)的情況下，雙升壓指示信號DBLE被設(shè)定為低電平，MOS晶體管420f呈非導通狀態(tài)。在此情況下，用電阻元件420c及420d的合成電阻值與MOS晶體管420e的閾值電壓的絕對值的和供給基準電壓Vrefd。
因此，在外部電源電壓EXVDD被設(shè)定得高的情況下，基準電壓Vrefd的電壓電平被設(shè)定得高、為Vpp/2，另一方面，在外部電源電壓EXVDD被設(shè)定得低的情況下，基準電壓Vrefd的電壓電平被設(shè)定得低，例如為0.43Vpp.
另外，在圖35所示的基準電壓發(fā)生電路中，MOS晶體管420e也可以省略。
如上所述，如果按照本發(fā)明的實施形態(tài)9，則在外部電源電壓被設(shè)定得低、用雙升壓方式生成內(nèi)部高電壓的情況下，檢測該高電壓的電平時，將供給比較電路的偏壓設(shè)定得低，能用比較電路的所謂的“瞬時中斷區(qū)域”進行比較工作，能準確地進行電平檢測工作。
另外，根據(jù)該高電壓的分壓，調(diào)整最后輸出電平檢測信號的電路的驅(qū)動電流，補償比較電路的靈敏度下降，能正確地生成電平檢測信號。
另外，在該圖35所示的基準電壓發(fā)生電路的結(jié)構(gòu)中，也可以用能熔斷的連接元件、或者用屏蔽金屬布線有選擇地使電阻元件420c短路，來代替MOS晶體管420f。
如上所述，如果按照本發(fā)明，則根據(jù)外部電源電壓的電壓電平，調(diào)整內(nèi)部電壓發(fā)生形態(tài)，能能用一個芯片實現(xiàn)能對應于多種外部電源電壓的半導體裝置。
權(quán)利要求
1.一種半導體裝置，其特征在于備有發(fā)生基準電壓的基準電壓發(fā)生電路；激活時，對上述基準電壓和內(nèi)部電壓進行比較，輸出對應于該比較結(jié)果的信號的比較電路；根據(jù)上述比較電路的輸出信號，從電源結(jié)點將電流供給內(nèi)部電壓線，生成上述內(nèi)部電壓的驅(qū)動電路；根據(jù)外部電壓電平設(shè)定信號，使上述比較電路的比較工作停止，將其輸出信號固定在規(guī)定的電壓電平，將上述驅(qū)動電路設(shè)定在恒常導通狀態(tài)用的比較控制電路；以及根據(jù)上述外部電壓電平設(shè)定信號，將上述內(nèi)部電壓線耦合在電源結(jié)點上的輔助晶體管。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于還備有根據(jù)上述外部電壓電平設(shè)定信號，使上述基準電壓發(fā)生電路的基準電壓發(fā)生工作停止的基準電壓控制電路。
3.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于上述比較電路備有對上述基準電壓和相當于上述內(nèi)部電壓的電壓進行比較的差動級；以及將電流供給上述差動級的電流鏡像級，上述驅(qū)動電路備有導通時，將電流從上述電源結(jié)點供給上述內(nèi)部電壓線的驅(qū)動晶體管，上述比較控制電路備有根據(jù)上述內(nèi)部電壓電平設(shè)定信號，將上述比較電路的第一內(nèi)部輸出結(jié)點耦合在第一電壓供給源上的第一晶體管；以及根據(jù)上述內(nèi)部電壓電平設(shè)定信號，將上述比較電路的第二內(nèi)部輸出結(jié)點耦合在與上述第一電壓供給源不同的第二電壓供給源上的第二晶體管，上述第二內(nèi)部輸出結(jié)點被耦合在上述驅(qū)動晶體管的柵極上，在上述第一及第二內(nèi)部輸出結(jié)點上產(chǎn)生對應于上述比較電路激活時上述差動級的比較結(jié)果的差動電壓。
4.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于上述比較電路備有激活時，對上述內(nèi)部電壓和上述基準電壓進行比較，生成對應于該比較結(jié)果的信號的比較器；以及根據(jù)上述內(nèi)部電壓電平設(shè)定信號和工作模式指示信號，使工作電流有選擇地流過上述比較器的電流源晶體管。
5.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于上述比較電路備有激活時，對上述內(nèi)部電壓和上述基準電壓進行比較，生成表示該比較結(jié)果的信號的比較器；以及根據(jù)上述內(nèi)部電壓電平設(shè)定信號，使上述比較器的工作電流的生成停止的電流源晶體管。
6.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于還備有多個存儲單元；以及接收上述內(nèi)部電壓作為工作電源電壓進行工作，根據(jù)地址信號從上述多個存儲單元選擇存儲單元的外圍電路。
7.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于還備有根據(jù)上述內(nèi)部電壓電平設(shè)定信號，有選擇地被激活，根據(jù)第二基準電壓和第二內(nèi)部電源線上的第二內(nèi)部電壓的比較，在上述內(nèi)部電源線上發(fā)生上述第二內(nèi)部電壓的內(nèi)部電壓發(fā)生電路；以及根據(jù)電壓模式設(shè)定信號，導電性地連接上述內(nèi)部電源線和上述內(nèi)部電壓線的連接控制電路。
8.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于還備有接收上述內(nèi)部電源線上的第二內(nèi)部電壓作為工作電源電壓進行工作，根據(jù)外部信號生成內(nèi)部信號的輸入電路。
9.一種半導體裝置，其特征在于備有接收第一電源電壓作為工作電源電壓，根據(jù)模式設(shè)定信號有選擇地激活，激活時，根據(jù)外部信號生成第一內(nèi)部信號的第一輸入電路；接收第二電源電壓作為工作電源電壓，響應上述模式設(shè)定信號有選擇地激活，根據(jù)上述外部信號生成第二內(nèi)部信號的第二輸入電路；將來自上述第二輸入電路的第二內(nèi)部信號變換成上述第一電源電壓電平的振幅信號，生成第三內(nèi)部信號的電平變換電路；以及接收上述第一電源電壓作為工作電源電壓，根據(jù)上述第一及第三內(nèi)部信號，生成傳遞給內(nèi)部電路的第四內(nèi)部信號的輸入門電路，上述輸入門電路在上述第一及第二輸入電路非激活時，根據(jù)該非激活的輸入電路的輸出信號，作為緩沖電路工作，對上述電平變換電路或上述第一輸入電路的輸出信號進行緩沖處理。
10.根據(jù)權(quán)利要求9所述的半導體裝置，其特征在于還備有根據(jù)上述模式設(shè)定信號，使上述第一及第二電源電壓的供給結(jié)點電氣短路的電路。
11.根據(jù)權(quán)利要求9所述的半導體裝置，其特征在于還備有根據(jù)上述模式設(shè)定信號有選擇地被非激活，非激活時，使上述第二電源電壓的發(fā)生工作停止的內(nèi)部電壓發(fā)生電路。
12.一種半導體裝置，其特征在于備有連接在接收第一控制信號的第一控制信號輸入結(jié)點和第一內(nèi)部結(jié)點之間的第一電容元件；根據(jù)上述第一內(nèi)部結(jié)點的電壓電平，將第二及第三內(nèi)部結(jié)點分別預充電到外部電源電壓電平的第二及第三晶體管；連接在接收第二控制信號的第二控制信號輸入結(jié)點和上述第二內(nèi)部結(jié)點之間的第二電容元件；根據(jù)上述第二內(nèi)部結(jié)點的電壓電平有選擇地呈導通狀態(tài)，導通時在上述第三內(nèi)部結(jié)點和輸出結(jié)點之間傳遞電荷的輸出晶體管；接收外部電源結(jié)點及第一內(nèi)部電壓結(jié)點的電壓作為工作電源電壓，根據(jù)第三控制信號驅(qū)動第四內(nèi)部結(jié)點的驅(qū)動電路；連接在上述第四內(nèi)部結(jié)點和上述第三內(nèi)部結(jié)點之間的第三電容元件、第四電容元件；以及在接收第五控制信號的第四控制信號輸入結(jié)點和上述第一內(nèi)部電壓結(jié)點之間、以及在上述第四控制信號輸入結(jié)點和上述第三內(nèi)部結(jié)點之間任意兩者之間有選擇地而且固定地連接第四電容元件的布線。
13.根據(jù)權(quán)利要求12所述的半導體裝置，其特征在于上述布線在上述第四控制信號輸入結(jié)點和上述第三內(nèi)部結(jié)點之間連接上述第四電容元件。
14.根據(jù)權(quán)利要求12所述的半導體裝置，其特征在于還備有在接收第六控制信號的第五控制信號輸入結(jié)點和第六內(nèi)部結(jié)點之間連接的第五電容元件；以及工作時，根據(jù)上述第五內(nèi)部結(jié)點的電壓，有選擇地呈導通狀態(tài)，導通時將上述第一內(nèi)部結(jié)點預充電到規(guī)定電壓電平的第五晶體管，上述第四電容元件連接在上述第四控制信號輸入結(jié)點和上述第一內(nèi)部結(jié)點之間。
15.根據(jù)權(quán)利要求12所述的半導體裝置，其特征在于上述第二控制信號有比上述外部電源電壓大的振幅。
全文摘要
根據(jù)電壓電平設(shè)定信號(ZCMPE)切換高電壓、中間電壓及內(nèi)部電源電壓等內(nèi)部電壓的發(fā)生形態(tài)。即具體地說，在外部電源電壓(EXVDD)的電壓電平低的情況下，將接收比較電路的輸出的電流驅(qū)動晶體管(24)和輔助驅(qū)動晶體管(31)強制地設(shè)定為導通狀態(tài)，在內(nèi)部電源線(10p)上生成外部電源電壓。這時停止比較電路(23)的比較工作。在外部電源電壓的電平高的情況下，將比較電路激活，降低外部電源電壓，生成外圍電源電壓(VDDP)。因此，能根據(jù)外部電源電壓電平生成最佳電壓電平的外圍電源電壓。
文檔編號G11C11/4074GK1461009SQ03136750
公開日2003年12月10日 申請日期2003年5月20日 優(yōu)先權(quán)日2002年5月20日
發(fā)明者山內(nèi)忠昭, 松本淳子, 岡本武郎, 諏訪真人, 市口哲一郎, 米谷英樹, 長澤勉, 田增成 申請人:三菱電機株式會社