專利名稱：半導(dǎo)體電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體電路器件，特別是涉及安裝在多種封裝中的半導(dǎo)體電路器件。更特定地說(shuō)，本發(fā)明涉及可用同一芯片結(jié)構(gòu)安裝在多種封裝中的半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)。更特定地說(shuō)，本發(fā)明涉及可用同一芯片結(jié)構(gòu)安裝在單芯片封裝及多芯片封裝中的半導(dǎo)體存儲(chǔ)器。
背景技術(shù)：
在半導(dǎo)體芯片上形成的半導(dǎo)體電路作為最終產(chǎn)品在出廠前被安裝在封裝中。用該封裝的引腳端子與電路板上的布線進(jìn)行電連接，或者用封裝來(lái)保護(hù)半導(dǎo)體芯片，使之免受外部污染源及來(lái)自外部的機(jī)械應(yīng)力和電磁等外部不良因素的影響。
根據(jù)所應(yīng)用的電路板系統(tǒng)的結(jié)構(gòu)，這種封裝存在多種封裝形式。近年來(lái)，為在電路板的兩面進(jìn)行安裝，被稱作表面安裝器件(SMD)的封裝得到廣泛應(yīng)用。
圖72是概略地示出了現(xiàn)有SMD之一的TSOP(thin small outlinepackage薄型小外形封裝)的外觀。在圖72中，TSOP用模塑樹(shù)脂MRJ密封內(nèi)部的半導(dǎo)體芯片。該模塑樹(shù)脂MRJ具有矩形形狀，沿其兩邊配置有端子PT。在圖72中，代表性地示出了沿其一邊配置的引線端子。
通常，引線端子PT為鷗翼(L引線)形，將該引線端子PT用焊料焊接在電路板上，因?yàn)橐€端子PT未被插入電路板上所形成的貫通孔中，所以在電路板的兩面都可以配置該TSOP。
TSOP的厚度極薄，薄至1mm左右，并且，引線端子PT的形狀是鷗翼形，引腳端子的形狀比J形引線的SOJ(small outline with Jleads帶J形引線的小外形)容易加工，因而可把引線的節(jié)距做小。
用這種薄型封裝且只沿其矩形形狀封裝的長(zhǎng)邊配置引線端子PT的封裝形式，此外還有作為縱型表面安裝器件的SVP(表面縱向封裝)及厚度為0.5mm的薄型USOP(超小外形封裝)，作為半導(dǎo)體存儲(chǔ)器的封裝得到廣泛應(yīng)用。
在便攜式裝置等的用途中要求高密度安裝。在這種用途中，用在1個(gè)封裝內(nèi)配置多個(gè)芯片的MCP(多芯片封裝)替代TSOP這樣的在1個(gè)封裝內(nèi)配置1個(gè)芯片的SCP(單芯片封裝)。這種MCP包括多個(gè)芯片在平面上被安裝在插入物(基板)上的MCM(多芯片組件)型及在插入物上層疊多個(gè)半導(dǎo)體芯片的層疊型。
圖73概略地示出了現(xiàn)有的層疊型MCP的結(jié)構(gòu)。在圖73中，對(duì)于層疊型MCP來(lái)說(shuō)，是在插入物IPS上層疊半導(dǎo)體芯片CH3-CH1，在半導(dǎo)體芯片CH1與CH2之間配置支撐絕緣體ISD1，在半導(dǎo)體芯片CH2與CH3之間配置支撐絕緣體ISD2。在插入物IPS與半導(dǎo)體芯片CH3之間配置支撐絕緣體ISD3。
在該支撐絕緣體ISD3上形成貫通孔，在半導(dǎo)體芯片CH3上形成的焊區(qū)通過(guò)焊料球SLS與在插入物IPS上形成的焊區(qū)PD連接。
對(duì)于半導(dǎo)體芯片CH1來(lái)說(shuō)，在焊區(qū)上形成的焊料球(微凸點(diǎn))SLS通過(guò)鍵合絲BW1a及BW1b與在該插入物IPS上形成的焊區(qū)PD電連接。
對(duì)半導(dǎo)體芯片CH2來(lái)說(shuō)，在焊區(qū)上形成的焊料球SLS通過(guò)鍵合絲BW2a及BW2b與插入物IPS上的、圖中未示出的焊區(qū)電連接。該插入物IPS在內(nèi)部形成布線，在其表面上形成的焊區(qū)PD與在背面形成的凸點(diǎn)球BPS連接。也可以在支撐絕緣體ISD上形成內(nèi)部布線。
這些半導(dǎo)體芯片CH1-CH3及焊區(qū)PD用模塑樹(shù)脂MRJ密封。
如該圖73所示，在層疊型MCP中層疊式地安裝了多個(gè)半導(dǎo)體芯片CH1-CH3，因而能在小的占有面積上安裝多個(gè)芯片。
圖74是概略地示出了該MCP的背面的圖。在MCP背面，凸點(diǎn)球BPS被配置成陣列狀。該凸點(diǎn)球BPS與在安裝電路板上形成的焊料球連接。因而，在該MCP上不使用引線端子，借助于凸點(diǎn)球BPS就能進(jìn)行半導(dǎo)體芯片CH1-CH3與外部裝置的電連接。在膜塑樹(shù)脂MRJ的背面，通過(guò)將凸點(diǎn)球BPS配置成陣列狀能夠配置多個(gè)凸點(diǎn)球，因而能夠增多輸入輸出信號(hào)/數(shù)據(jù)的數(shù)量。把這種凸點(diǎn)球配置成陣列狀的封裝稱作BGP(球柵格封裝)。因而，MCP也是BGP的一種。
現(xiàn)將半導(dǎo)體存儲(chǔ)器作為一種半導(dǎo)體電路器件考慮。在半導(dǎo)體存儲(chǔ)器中，為了用同一芯片結(jié)構(gòu)與不同的字結(jié)構(gòu)(輸入輸出數(shù)據(jù)位數(shù))對(duì)應(yīng)，通過(guò)掩模布線或用鍵合絲連接的焊區(qū)電位的設(shè)定等方法切換字結(jié)構(gòu)，就可以進(jìn)行與多種字結(jié)構(gòu)的對(duì)應(yīng)。內(nèi)部電路結(jié)構(gòu)是相同的，只是所使用的數(shù)據(jù)輸入輸出電路的數(shù)量不同，這就能用一種芯片結(jié)構(gòu)對(duì)應(yīng)于多種字結(jié)構(gòu)，并能夠改善制造/設(shè)計(jì)效率。
然而，在封裝不同的情況下，焊區(qū)的配置不同，必須根據(jù)這種封裝分別地對(duì)半導(dǎo)體芯片的內(nèi)部電路布局進(jìn)行最佳化。以往，例如對(duì)于SCP的BGP(球柵格封裝)及TSOP，須分別進(jìn)行焊區(qū)配置的最佳化。
特別是在半導(dǎo)體存儲(chǔ)器中，邏輯電路與集成在同一半導(dǎo)體芯片上的埋入式DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)不同，在輸入輸出數(shù)據(jù)位數(shù)少(32位)時(shí)，一般用TSOP作為安裝的封裝。對(duì)于這種TSOP，以往在半導(dǎo)體存儲(chǔ)器中一般用LOC(芯片上的引線)結(jié)構(gòu)，在芯片中央部配置焊區(qū)能夠減少芯片面積。
在BGP中如果不采取這種LOC結(jié)構(gòu)，則用引線鍵合、TAB(tapeautomated bonding帶式自動(dòng)鍵合)及倒裝芯片鍵合等進(jìn)行芯片焊區(qū)與封裝端子(凸點(diǎn)球)的電連接。
因而，不能把在這種TSOP封裝中具有最佳化焊區(qū)配置的半導(dǎo)體存儲(chǔ)器芯片應(yīng)用于BGP。
而且，在處理的用途中，對(duì)存儲(chǔ)器所要求的存儲(chǔ)容量不同。例如，在進(jìn)行簡(jiǎn)單處理的場(chǎng)合需要1個(gè)128兆比特的存儲(chǔ)器芯片，另外，例如在便攜式裝置等中，為處理圖像數(shù)據(jù)/聲音數(shù)據(jù)則有要求256兆比特存儲(chǔ)容量的情況。
為了用已有的128兆比特的存儲(chǔ)器芯片實(shí)現(xiàn)256兆比特的存儲(chǔ)器，只簡(jiǎn)單地利用2個(gè)128兆比特的存儲(chǔ)器即可。在這種用2個(gè)TSOP滿足所要求的存儲(chǔ)容量的情況下，存儲(chǔ)器的占有面積變大，對(duì)便攜式裝置小型化是一大障礙。
于是，考慮把具有與TSOP存儲(chǔ)器芯片相同結(jié)構(gòu)的存儲(chǔ)器芯片用于MCP以實(shí)現(xiàn)256兆比特的存儲(chǔ)器的情況。然而，MCP是BGP，因而應(yīng)用于該TSOP的存儲(chǔ)器芯片不能應(yīng)用于MCP。
而且，對(duì)128兆比特存儲(chǔ)器所要求的規(guī)格與對(duì)256兆比特存儲(chǔ)器所要求的規(guī)格往往不同。例如，在256兆比特存儲(chǔ)器中字結(jié)構(gòu)為16位的情況下更新周期是8K周期。另一方面，在128兆比特存儲(chǔ)器中字結(jié)構(gòu)為16位的情況下更新周期是4K周期。因而，這種情況下，在原封不動(dòng)地用2個(gè)128兆比特存儲(chǔ)器不能實(shí)現(xiàn)256兆比特存儲(chǔ)器。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體電路器件，它能以同一芯片結(jié)構(gòu)應(yīng)用于單芯片封裝及多芯片封裝。
本發(fā)明的另一目的在于提供一種半導(dǎo)體電路器件，它具有能用在單芯片封裝中安裝的2個(gè)存儲(chǔ)器芯片來(lái)形成多芯片封裝的芯片布局。
本發(fā)明的又一目的在于提供一種半導(dǎo)體存儲(chǔ)器的內(nèi)部數(shù)據(jù)總線結(jié)構(gòu)，它能安裝在多種封裝形式中。
本發(fā)明的又一目的在于提供一種半導(dǎo)體存儲(chǔ)器，它在各種內(nèi)部數(shù)據(jù)總線結(jié)構(gòu)中都能與字結(jié)構(gòu)無(wú)關(guān)地準(zhǔn)確地進(jìn)行存儲(chǔ)單元的試驗(yàn)。
本發(fā)明第1方面的半導(dǎo)體電路器件包括在半導(dǎo)體芯片上形成的含有供存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元的內(nèi)部電路以及配置在內(nèi)部電路的外部區(qū)域的芯片周圍的多個(gè)焊區(qū)。這多個(gè)焊區(qū)包括分散配置在芯片的至少4個(gè)分區(qū)的外圍部分并按照內(nèi)部電路的輸入輸出的數(shù)據(jù)的字結(jié)構(gòu)在各分區(qū)有選擇地使用的多個(gè)數(shù)據(jù)焊區(qū)。
本發(fā)明第2方面的半導(dǎo)體電路器件包括多個(gè)存儲(chǔ)單元；在測(cè)試工作模式中對(duì)多個(gè)存儲(chǔ)單元中規(guī)定的存儲(chǔ)單元傳送同時(shí)寫入的數(shù)據(jù)的測(cè)試寫入數(shù)據(jù)線；在測(cè)試工作模式中把測(cè)試寫入數(shù)據(jù)線的數(shù)據(jù)同時(shí)寫入到規(guī)定數(shù)目的存儲(chǔ)單元的寫入電路；以及壓縮規(guī)定數(shù)目的存儲(chǔ)單元的數(shù)據(jù)并把該數(shù)據(jù)輸出到與測(cè)試寫入數(shù)據(jù)線不同的測(cè)試讀出數(shù)據(jù)線的壓縮電路。在通常工作模式中，測(cè)試寫入數(shù)據(jù)線及測(cè)試讀出數(shù)據(jù)線傳送寫入數(shù)據(jù)及讀出數(shù)據(jù)雙方。
本發(fā)明第3方面的半導(dǎo)體電路器件包括各自更新存儲(chǔ)數(shù)據(jù)所必須的多個(gè)存儲(chǔ)單元；用設(shè)定的更新周期更新多個(gè)存儲(chǔ)單元中的存儲(chǔ)數(shù)據(jù)用的更新電路；以及按照所容納的安裝的封裝固定地設(shè)定更新周期用的更新周期設(shè)定電路。
本發(fā)明第4方面的半導(dǎo)體電路器件包括分別配置在芯片的4個(gè)分區(qū)并各自輸入輸出數(shù)據(jù)的多個(gè)輸入輸出電路；以及分別對(duì)應(yīng)于這4個(gè)分區(qū)配置，在激活時(shí)各自輸入對(duì)于對(duì)應(yīng)區(qū)域的輸入輸出電路的數(shù)據(jù)寫入及讀出都施加掩蔽的多個(gè)掩蔽信號(hào)的掩蔽焊區(qū)。
本發(fā)明第5方面的半導(dǎo)體電路器件包括具有多個(gè)存儲(chǔ)單元的存儲(chǔ)器陣列；各自與存儲(chǔ)器陣列中所選擇的存儲(chǔ)單元進(jìn)行數(shù)據(jù)授受的多條全局?jǐn)?shù)據(jù)線；對(duì)應(yīng)于各全局?jǐn)?shù)據(jù)線配置的、在激活時(shí)各自將對(duì)應(yīng)的全局?jǐn)?shù)據(jù)線的數(shù)據(jù)進(jìn)行放大并輸出的多個(gè)前置放大電路；具有規(guī)定的位寬度并傳送多個(gè)前置放大電路的輸出信號(hào)的內(nèi)部數(shù)據(jù)總線；具有與內(nèi)部數(shù)據(jù)總線的總線數(shù)相同數(shù)目的焊區(qū)并對(duì)應(yīng)于內(nèi)部數(shù)據(jù)總線的總線線配置的多個(gè)焊區(qū)；以及至少根據(jù)字結(jié)構(gòu)信息設(shè)定內(nèi)部數(shù)據(jù)總線的總線線與多個(gè)焊區(qū)的耦合的焊區(qū)連接電路。
即使在進(jìn)行多芯片封裝的安裝時(shí)，通過(guò)分散在半導(dǎo)體芯片的4個(gè)分區(qū)外圍部配置數(shù)據(jù)焊區(qū)也能容易地與多芯片封裝的球柵格陣列對(duì)應(yīng)地配置數(shù)據(jù)焊區(qū)。對(duì)于單芯片封裝及多芯片封裝能利用同一結(jié)構(gòu)的半導(dǎo)體芯片。
而且，在多芯片測(cè)試時(shí)，通過(guò)分別設(shè)置1位測(cè)試寫入數(shù)據(jù)傳送總線及傳送多位測(cè)試讀出結(jié)果的數(shù)據(jù)線，能夠使連接在總線上的測(cè)試數(shù)據(jù)寫入電路/讀出電路分散，從而能降低總線的負(fù)荷，在通常工作模式中也能以高速傳送數(shù)據(jù)(因?yàn)椴槐馗鶕?jù)字結(jié)構(gòu)分別將專用的寫入/讀出數(shù)據(jù)總線連接在同一數(shù)據(jù)總線上)。
另外，通過(guò)根據(jù)安裝的封裝改變更新周期，可根據(jù)安裝的封裝的存儲(chǔ)器的存儲(chǔ)容量以最佳的周期進(jìn)行更新，從而能確切地保持存儲(chǔ)數(shù)據(jù)。
另外，對(duì)于分別對(duì)應(yīng)于芯片的4個(gè)分區(qū)而配置的存儲(chǔ)電路，通過(guò)分別施加數(shù)據(jù)輸入輸出掩蔽信號(hào)可對(duì)4個(gè)分區(qū)的每一個(gè)中的數(shù)據(jù)輸入輸出都施加掩蔽，這使得數(shù)據(jù)輸入輸出掩蔽焊區(qū)與數(shù)據(jù)端子之間的連接變得容易，從而可以簡(jiǎn)化多芯片封裝的安裝時(shí)的焊區(qū)與端子的數(shù)據(jù)布線的布局。
而且，通過(guò)至少按照字結(jié)構(gòu)信息設(shè)定內(nèi)部數(shù)據(jù)總線與焊區(qū)的連接，就可以與字結(jié)構(gòu)無(wú)關(guān)地把內(nèi)部的前置放大器等讀出電路的結(jié)構(gòu)做得相同，從而能簡(jiǎn)化內(nèi)部數(shù)據(jù)讀出部的布局。
通過(guò)參照附圖的后述的本發(fā)明的詳細(xì)說(shuō)明，本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點(diǎn)會(huì)變得更加明白。


圖1是概略地表示本發(fā)明的半導(dǎo)體電路器件的多芯片封裝安裝時(shí)的結(jié)構(gòu)的圖。
圖2是概略地表示本發(fā)明的半導(dǎo)體電路器件主要部分的結(jié)構(gòu)的圖。
圖3是概略地表示圖2所示的存儲(chǔ)器陣列的結(jié)構(gòu)的圖。
圖4是概略地表示圖2所示的更新控制電路及行相關(guān)控制電路的結(jié)構(gòu)的圖。
圖5是概略地表示圖4所示的存儲(chǔ)體控制電路及圖2所示的行相關(guān)電路的結(jié)構(gòu)的圖。
圖6是表示圖4所示的更新區(qū)域指定電路結(jié)構(gòu)的一例的圖。
圖7A是表示8K更新周期時(shí)的更新存儲(chǔ)體，圖7B是表示4K更新周期時(shí)的更新存儲(chǔ)體的圖。
圖8是表示圖2所示的更新周期設(shè)定電路結(jié)構(gòu)的一例的圖。
圖9是表示圖2所示的更新周期設(shè)定電路的另一種結(jié)構(gòu)的圖。
圖10是表示圖4所示的更新定時(shí)器結(jié)構(gòu)的一例的圖。
圖11是表示圖10所示的偏壓設(shè)定電路結(jié)構(gòu)的一例的圖。
圖12是表示圖10所示的環(huán)形振蕩電路結(jié)構(gòu)的一例的圖。
圖13是概略地表示圖4所示的更新定時(shí)器的另一種結(jié)構(gòu)的圖。
圖14是表示圖13所示的計(jì)數(shù)器結(jié)構(gòu)的一例的圖。
圖15A是表示128兆比特存儲(chǔ)器的外部行地址結(jié)構(gòu)，圖15B是表示256兆比特存儲(chǔ)器的外部行地址結(jié)構(gòu)的圖。
圖16是表示本發(fā)明的實(shí)施例2的半導(dǎo)體電路器件的存儲(chǔ)器陣列的地址分配的圖。
圖17是概略地表示圖16所示的存儲(chǔ)器陣列的全局?jǐn)?shù)據(jù)線配置的圖。
圖18是概略地表示在本發(fā)明的實(shí)施例2中的數(shù)據(jù)線選擇部的結(jié)構(gòu)的圖。
圖19是概略地表示在本發(fā)明的實(shí)施例2中的數(shù)據(jù)線選擇信號(hào)發(fā)生部的結(jié)構(gòu)的圖。
圖20是概略地表示在本發(fā)明的實(shí)施例2中的寫入/讀出控制部的結(jié)構(gòu)的圖。
圖21是概略地表示在本發(fā)明的實(shí)施例2中的內(nèi)部寫入/讀出部的結(jié)構(gòu)的圖。
圖22是概略地表示本發(fā)明的實(shí)施例3的半導(dǎo)體電路器件的焊區(qū)配置的圖。
圖23是概略地表示圖22所示的DQ焊區(qū)組及DQ焊區(qū)的配置的圖。
圖24是表示本發(fā)明的實(shí)施例3的多芯片封裝安裝時(shí)的芯片配置的一例的圖。
圖25是表示本發(fā)明的實(shí)施例3的多芯片封裝安裝時(shí)的另一種芯片配置的圖。
圖26A-26D是概略地表示本發(fā)明的實(shí)施例4的半導(dǎo)體電路器件中的使用數(shù)據(jù)焊區(qū)的配置圖。
圖27是概略地表示本發(fā)明的實(shí)施例4的數(shù)據(jù)焊區(qū)的配置的圖。
圖28是具體地表示本發(fā)明的實(shí)施例4的半導(dǎo)體電路器件的焊區(qū)配置的圖。
圖29是概略地表示本發(fā)明的實(shí)施例5的半導(dǎo)體電路器件在×32位的字結(jié)構(gòu)時(shí)進(jìn)行壓縮測(cè)試的部分的結(jié)構(gòu)的圖。
圖30是概略地表示在×16位的字結(jié)構(gòu)時(shí)進(jìn)行壓縮測(cè)試的部分的結(jié)構(gòu)的圖。
圖31是概略地表示本發(fā)明的實(shí)施例5的半導(dǎo)體電路器件在×8位的字結(jié)構(gòu)時(shí)進(jìn)行壓縮工作部分的結(jié)構(gòu)的32是表示本發(fā)明的實(shí)施例5的半導(dǎo)體電路器件的數(shù)據(jù)焊區(qū)及壓縮結(jié)果輸出焊區(qū)的配置例的圖。
圖33是概略地表示本發(fā)明的實(shí)施例6的半導(dǎo)體電路器件的內(nèi)部數(shù)據(jù)焊區(qū)配置的圖。
圖34是更具體地表示圖33所示的內(nèi)部數(shù)據(jù)總線配置的圖。
圖35是概略地表示本發(fā)明的實(shí)施例6的半導(dǎo)體電路器件的存儲(chǔ)器子塊與內(nèi)部數(shù)據(jù)總線的連接的圖。
圖36是概略地表示本發(fā)明的實(shí)施例6的半導(dǎo)體電路器件在×16位的字結(jié)構(gòu)時(shí)的內(nèi)部數(shù)據(jù)總線與存儲(chǔ)器塊的連接的圖。
圖37是概略地表示本發(fā)明的實(shí)施例6的半導(dǎo)體電路器件在×8位的字結(jié)構(gòu)時(shí)的存儲(chǔ)器子塊與內(nèi)部數(shù)據(jù)總線的連接的圖。
圖38是概略地表示本發(fā)明實(shí)施例6的變例的存儲(chǔ)器陣列的數(shù)據(jù)位的分配的圖。
圖39是概略地表示本發(fā)明實(shí)施例6的變例的半導(dǎo)體電路器件的內(nèi)部數(shù)據(jù)寫入/讀出部結(jié)構(gòu)的圖。
圖40是表示圖39所示的多路調(diào)制器結(jié)構(gòu)的一例的圖。
圖41是概略地表示本發(fā)明實(shí)施例6的變例在×32位的字結(jié)構(gòu)時(shí)的內(nèi)部數(shù)據(jù)總線與全局?jǐn)?shù)據(jù)線的連接的圖。
圖42是概略地表示本發(fā)明實(shí)施例6的變例在×16位的字結(jié)構(gòu)時(shí)的內(nèi)部數(shù)據(jù)總線與全局?jǐn)?shù)據(jù)線的連接的圖。
圖43是概略地表示本發(fā)明的實(shí)施例6的變例在×8位的字結(jié)構(gòu)時(shí)的全局?jǐn)?shù)據(jù)線與內(nèi)部數(shù)據(jù)線的連接的圖。
圖44是概略地表示本發(fā)明的實(shí)施例7的內(nèi)部數(shù)據(jù)總線結(jié)構(gòu)的圖。
圖45是概略地表示本發(fā)明的實(shí)施例7的半導(dǎo)體電路器件的數(shù)據(jù)焊區(qū)配置的圖。
圖46是概略地表示本發(fā)明的實(shí)施例7的半導(dǎo)體電路器件在多芯片封裝安裝時(shí)的結(jié)構(gòu)的圖。
圖47是具體地表示在本發(fā)明的實(shí)施例7中的數(shù)據(jù)焊區(qū)配置的圖。
圖48是概略地表示本發(fā)明的實(shí)施例7的變例的圖。
圖49是表示圖48所示的數(shù)據(jù)線切換電路的結(jié)構(gòu)的一例的圖。
圖50是表示本發(fā)明的實(shí)施例7的半導(dǎo)體電路器件在單芯片封裝安裝時(shí)的鍵合形態(tài)的一例的圖。
圖51是概略地表示本發(fā)明的實(shí)施例8的半導(dǎo)體電路器件的主要部分的結(jié)構(gòu)的52是表示圖51所示的全局?jǐn)?shù)據(jù)線選擇用多路調(diào)制器結(jié)構(gòu)的一例的圖。
圖53是表示圖51所示的×8位的字結(jié)構(gòu)用多路調(diào)制器結(jié)構(gòu)的一例的圖。
圖54是表示圖51所示的×16位的字結(jié)構(gòu)用多路調(diào)制器結(jié)構(gòu)的一例的圖。
圖55是概略地表示本發(fā)明的實(shí)施例8的半導(dǎo)體電路器件的數(shù)據(jù)焊區(qū)與選擇存儲(chǔ)單元的對(duì)應(yīng)的圖。
圖56是概略地表示本發(fā)明實(shí)施例8的變例的結(jié)構(gòu)的圖。
圖57是概略地表示本發(fā)明的實(shí)施例9的半導(dǎo)體電路器件的主要部分結(jié)構(gòu)的圖。
圖58是更具體地表示圖57所示的內(nèi)部寫入/讀出電路的結(jié)構(gòu)的圖。
圖59是表示圖58所示的寫驅(qū)動(dòng)器的結(jié)構(gòu)的一例的圖。
圖60是表示圖58所示的前置放大器的結(jié)構(gòu)的一例的圖。
圖61是表示圖58所示的壓縮器的結(jié)構(gòu)的一例的圖。
圖62是表示本發(fā)明的實(shí)施例9的半導(dǎo)體電路器件的數(shù)據(jù)輸入輸出部分的結(jié)構(gòu)的一例的圖。
圖63是概略地表示本發(fā)明的實(shí)施例10的半導(dǎo)體電路器件的主要部分結(jié)構(gòu)的圖。
圖64是具體地表示圖63所示的結(jié)構(gòu)中的內(nèi)部數(shù)據(jù)總線與傳輸數(shù)據(jù)的關(guān)系的圖。
圖65是概略地表示本發(fā)明的實(shí)施例10的變例的半導(dǎo)體電路器件的主要部分的結(jié)構(gòu)的圖。
圖66是具體地表示圖65所示的結(jié)構(gòu)的內(nèi)部數(shù)據(jù)總線與多位測(cè)試傳輸數(shù)據(jù)的關(guān)系的圖。
圖67是具體地表示在本發(fā)明的實(shí)施例10中的內(nèi)部數(shù)據(jù)線與多位測(cè)試時(shí)的傳送數(shù)據(jù)的對(duì)應(yīng)關(guān)系的圖。
圖68是概略地表示本發(fā)明的實(shí)施例11的半導(dǎo)體電路器件的主要部分的結(jié)構(gòu)的圖。
圖69是概略地表示在本發(fā)明的實(shí)施例11中的測(cè)試數(shù)據(jù)與存儲(chǔ)單元寫入數(shù)據(jù)的對(duì)應(yīng)關(guān)系的圖。
圖70是概略地表示在本發(fā)明的實(shí)施例11中的測(cè)試數(shù)據(jù)與存儲(chǔ)單元寫入數(shù)據(jù)的對(duì)應(yīng)關(guān)系的圖。
圖71是概略地表示在本發(fā)明的實(shí)施例11中的通常工作模式中的寫入數(shù)據(jù)與外部數(shù)據(jù)的對(duì)應(yīng)關(guān)系的圖。
圖72是概略地表示現(xiàn)有的單芯片封裝的結(jié)構(gòu)的圖。
圖73是概略地表示現(xiàn)有的多芯片封裝安裝時(shí)的芯片配置的圖。
圖74是概略地表示圖73所示的多芯片封裝時(shí)的數(shù)據(jù)端子配置的圖。
具體實(shí)施例方式
(實(shí)施例1)圖1是概略地示出本發(fā)明實(shí)施例1的半導(dǎo)體電路器件的結(jié)構(gòu)的圖。在圖1中，用單芯片封裝用的半導(dǎo)體芯片1實(shí)現(xiàn)在多芯片封裝(MCP)中安裝的半導(dǎo)體存儲(chǔ)器2。半導(dǎo)體存儲(chǔ)器芯片1具有128兆比特的存儲(chǔ)容量，其字結(jié)構(gòu)是16位。
半導(dǎo)體存儲(chǔ)器芯片1a及1b的存儲(chǔ)容量同為128兆比特，字結(jié)構(gòu)是16位。使這兩個(gè)半導(dǎo)體存儲(chǔ)器芯片1a及1b同時(shí)工作。因此，該半導(dǎo)體存儲(chǔ)器2具有256兆比特存儲(chǔ)容量，字結(jié)構(gòu)為32位。
另一方面，若把半導(dǎo)體存儲(chǔ)器芯片1a及1b制成×8位的字結(jié)構(gòu)，在使這兩個(gè)半導(dǎo)體芯片1a及1b同時(shí)工作的情況下字結(jié)構(gòu)則為×16位的字結(jié)構(gòu)。在使半導(dǎo)體存儲(chǔ)器芯片1a及1b中的一個(gè)工作的情況下必須根據(jù)行地址信號(hào)的最高位選擇芯片，行地址信號(hào)的分配則與128兆比特結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片的情況不同。因而，用2個(gè)同樣芯片結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片不能實(shí)現(xiàn)256兆比特的半導(dǎo)體存儲(chǔ)器。所以，在用同樣結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片增大存儲(chǔ)容量的情況下，這兩個(gè)半導(dǎo)體存儲(chǔ)器芯片1a及1b需同時(shí)工作。
另外，在對(duì)半導(dǎo)體存儲(chǔ)器2進(jìn)行更新的情況下必須同時(shí)對(duì)半導(dǎo)體存儲(chǔ)器芯片1a及1b并行地進(jìn)行更新。這種情況下更新時(shí)的電流消耗增大。尤其是在所設(shè)定的自更新模式例如停電模式等要求保持?jǐn)?shù)據(jù)時(shí)，因?yàn)橐蟮拖碾娏?，所以不能滿足該低功耗規(guī)格。
而且，一般地說(shuō)，對(duì)于128兆比特半導(dǎo)體存儲(chǔ)器，更新周期按規(guī)格被設(shè)定為4K更新周期。另一方面，對(duì)于256兆比特存儲(chǔ)器，在字結(jié)構(gòu)為×16位時(shí)按更新周期規(guī)格通常設(shè)定為8K更新周期。因而，用2個(gè)×8位的128兆比特存儲(chǔ)器芯片不能實(shí)現(xiàn)×16位的256兆比特存儲(chǔ)器。
這里，對(duì)于4K更新周期，為了1次更新全部存儲(chǔ)單元，要求進(jìn)行4K次更新；而對(duì)于8K更新周期，通過(guò)進(jìn)行8K次更新可進(jìn)行1次對(duì)全部存儲(chǔ)單元的更新。因而，在8K更新周期中更新行數(shù)為8K條，在4K更新周期中更新行數(shù)為4K條。在1次的更新工作中選擇1條更新行進(jìn)行更新。更新行由更新地址指定，因而有與存儲(chǔ)單元連接的字線在同一行的情況及在不同行的情況。
對(duì)于本實(shí)施例1，在半導(dǎo)體存儲(chǔ)器芯片1中，以按照所安裝的封裝及字結(jié)構(gòu)能在4K更新周期及8K更新周期之間切換更新周期的方式，可以在1塊半導(dǎo)體存儲(chǔ)器芯片上有選擇地執(zhí)行4K更新周期及8K更新周期。
圖2是概略地示出了在圖1所示半導(dǎo)體存儲(chǔ)器芯片1(1a、1b)上所形成的半導(dǎo)體電路器件(以下簡(jiǎn)稱為半導(dǎo)體存儲(chǔ)器)的主要部分的結(jié)構(gòu)的圖。
在圖2中，半導(dǎo)體存儲(chǔ)器包含具有被配置成行列狀的多個(gè)存儲(chǔ)單元MC的存儲(chǔ)器陣列10。在該存儲(chǔ)器陣列10中，字線WL與存儲(chǔ)單元MC的行對(duì)應(yīng)地配置，位線對(duì)BLP與存儲(chǔ)單元MC的列對(duì)應(yīng)地配置。一般地說(shuō)，存儲(chǔ)單元MC用1個(gè)晶體管/1個(gè)電容器型的DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)單元構(gòu)成。因而，信息以電荷的形態(tài)被存儲(chǔ)在電容器中，所以必須用規(guī)定的周期對(duì)周期性地再寫入的存儲(chǔ)數(shù)據(jù)進(jìn)行更新。
半導(dǎo)體存儲(chǔ)器還含有按照安裝該半導(dǎo)體存儲(chǔ)器芯片1的封裝種類及字結(jié)構(gòu)設(shè)定更新周期的更新周期設(shè)定電路11；在執(zhí)行更新時(shí)根據(jù)來(lái)自更新周期設(shè)定電路11的更新周期指定信號(hào)RFF8K用設(shè)定的周期生成必要的控制信號(hào)的更新控制電路12；根據(jù)來(lái)自更新控制電路12的更新控制信號(hào)生成為了進(jìn)行與存儲(chǔ)單元陣列10的行選擇有關(guān)的工作所必需的控制信號(hào)的行相關(guān)控制電路13；以及根據(jù)來(lái)自行相關(guān)控制電路1 3的行相關(guān)控制信號(hào)進(jìn)行與存儲(chǔ)器陣列10的行選擇有關(guān)的工作的行相關(guān)電路14。
該行相關(guān)電路14含有驅(qū)動(dòng)字線WL到選擇狀態(tài)的字線選擇/驅(qū)動(dòng)電路；檢測(cè)連接在選擇字線上的存儲(chǔ)單元MC的存儲(chǔ)數(shù)據(jù)并進(jìn)行放大及再寫入的讀出放大器；在備用狀態(tài)時(shí)把位線對(duì)BLP的各位線設(shè)定為規(guī)定電平的位線預(yù)充電/均衡電路。
位線對(duì)BLP含有存儲(chǔ)單元選擇時(shí)傳輸互補(bǔ)數(shù)據(jù)的位線BL及ZBL。存儲(chǔ)單元MC與該互補(bǔ)位線BL及ZBL的一方與字線WL的交叉部對(duì)應(yīng)地配置。
對(duì)于圖2所示結(jié)構(gòu)，在該半導(dǎo)體存儲(chǔ)器芯片1被安裝在單芯片封裝中時(shí)，更新周期設(shè)定電路11設(shè)定4K更新周期，另一方面，在多芯片封裝安裝時(shí)，在×16位的字結(jié)構(gòu)(對(duì)于單塊半導(dǎo)體芯片為×8位的字結(jié)構(gòu))中，設(shè)定8K更新周期。更新控制電路12按照該更新周期指定信號(hào)REF8K用設(shè)定的周期發(fā)布更新要求，進(jìn)行更新地址的更新，生成更新激活信號(hào)并供給行相關(guān)控制電路13。
行相關(guān)控制電路13根據(jù)來(lái)自更新控制電路12的更新激活信號(hào)，為用規(guī)定的時(shí)序把與更新地址指定的行對(duì)應(yīng)的字線驅(qū)動(dòng)到選擇狀態(tài)而生成各種行相關(guān)控制信號(hào)。行相關(guān)電路14根據(jù)來(lái)自該行相關(guān)控制電路13的控制信號(hào)，以規(guī)定的時(shí)序按照更新地址信號(hào)進(jìn)行對(duì)應(yīng)的字線的選擇、讀出工作及恢復(fù)工作(再寫入工作)。
因而，在更新控制電路12中，對(duì)于8K更新周期，激活更新工作的間隔被設(shè)定為4K更新周期時(shí)的1/2。因而，在單芯片封裝安裝時(shí)，通過(guò)倍增更新行的數(shù)目，即使同時(shí)進(jìn)行半導(dǎo)體存儲(chǔ)器芯片1a及1b的更新，各存儲(chǔ)單元的更新間隔也成為相同，例如為64ms，用同一芯片結(jié)構(gòu)能可靠地進(jìn)行更新并保持存儲(chǔ)數(shù)據(jù)。
此外，因?yàn)楦滦斜对隽?，所以?次更新時(shí)工作的讀出放大器的數(shù)目可以減半，并可以減少在更新工作時(shí)1個(gè)半導(dǎo)體存儲(chǔ)器芯片中消耗的電流，對(duì)于256兆比特結(jié)構(gòu)來(lái)說(shuō)，能夠防止更新時(shí)消耗電流增大。
圖3是概略地示出了圖2所示存儲(chǔ)單元陣列10的結(jié)構(gòu)。如圖3所示，存儲(chǔ)單元陣列10被分割為4個(gè)存儲(chǔ)體A-D。這些存儲(chǔ)體A-D由存儲(chǔ)體地址BA<10>指定。在圖3中，作為一例示出了作為存儲(chǔ)體地址BA<10>的(0，0)、(0，1)、(1，0)及(1，1)分別分配給存儲(chǔ)體A-D的情況。
圖4是更具體地示出了圖2所示的更新控制電路12及行相關(guān)控制電路13的結(jié)構(gòu)的圖。在圖4中，該半導(dǎo)體存儲(chǔ)器含有對(duì)從外部指定工作模式的指令CMD進(jìn)行譯碼并生成內(nèi)部工作指示信號(hào)的指令譯碼器20。該指令譯碼器20在圖中未示出的時(shí)鐘信號(hào)的例如上升沿取入由外部給予的指令CMD并對(duì)其譯碼，生成特定該指令指定的工作模式的工作模式指示信號(hào)。在圖4中，代表性地示出了指示從指令譯碼器20驅(qū)動(dòng)到存儲(chǔ)器陣列的選擇狀態(tài)的陣列激活指示信號(hào)ACT；指示選擇陣列的非激活的預(yù)充電指示信號(hào)PRE；指示執(zhí)行自更新的自更新進(jìn)入信號(hào)SRFEN；以及指示結(jié)束自更新模式的自更新退出信號(hào)SRFEX。
更新控制電路12含有激活時(shí)以規(guī)定的周期發(fā)布更新請(qǐng)求RFREQ的更新定時(shí)器31；按照來(lái)自指令譯碼器20的自更新進(jìn)入信號(hào)SRFEN及自更新退出信號(hào)SRFEX啟動(dòng)更新定時(shí)器31，并按照來(lái)自更新定時(shí)器31的更新請(qǐng)求RFREQ生成更新激活信號(hào)RFACT及更新結(jié)束指示信號(hào)RAPRE的更新執(zhí)行控制電路32；在更新執(zhí)行控制電路32的控制下，生成更新地址QAD的更新地址計(jì)數(shù)器33；以及按照來(lái)自更新地址計(jì)數(shù)器33的更新地址位QAD<12>及更新周期指定信號(hào)REF8K指定更新區(qū)域(更新存儲(chǔ)體)的更新區(qū)域指定電路34。
更新執(zhí)行控制電路32如果激活自更新進(jìn)入信號(hào)SRFEN，則啟動(dòng)更新定時(shí)器31，如果激活自更新退出信號(hào)SRFEX，則非激活更新定時(shí)器31，并結(jié)束更新工作。該更新執(zhí)行控制電路32若發(fā)布更新請(qǐng)求RFREQ，則激活更新激活信號(hào)RFACT，若規(guī)定的時(shí)間(更新時(shí)恢復(fù)數(shù)據(jù)所需要的時(shí)間)結(jié)束，則激活更新結(jié)束指示信號(hào)RFPRE。
更新地址計(jì)數(shù)器33每執(zhí)行一次更新，該計(jì)數(shù)器即增分或減分。更新地址計(jì)數(shù)器33生成13位更新地址位QAD<120>即是一例。在圖4中，代表性地示出了來(lái)自更新地址計(jì)數(shù)器33的最高位更新地址位QAD<12>。
在更新周期指定信號(hào)REF8K處于激活狀態(tài)時(shí)，更新區(qū)域指定電路34按照更新地址位QAD<12>指定更新區(qū)域(更新存儲(chǔ)體)。在更新周期指定信號(hào)REF8K為L(zhǎng)電平時(shí)，不論該更新地址位QAD<12>如何，更新區(qū)域指定電路34對(duì)所有的存儲(chǔ)體同時(shí)地激活更新工作。該更新周期指定信號(hào)REF8K通過(guò)掩模布線或模式設(shè)定用的焊區(qū)的電位的固定，按照半導(dǎo)體存儲(chǔ)器的安裝的封裝及字結(jié)構(gòu)設(shè)定其邏輯電平。
行相關(guān)控制電路13含有按照來(lái)自指令譯碼器20的陣列激活指示信號(hào)ACT和預(yù)充電指示信號(hào)PRE及來(lái)自更新執(zhí)行控制電路32的更新激活信號(hào)RFACT和更新結(jié)束指示信號(hào)RFPRE，在存儲(chǔ)體A-D中生成共同的主陣列激活指示信號(hào)MACT及主預(yù)充電指示信號(hào)MPRE的行相關(guān)控制信號(hào)發(fā)生電路21；分別與存儲(chǔ)體A-D對(duì)應(yīng)地設(shè)置的存儲(chǔ)體控制電路22a-22d。來(lái)自更新區(qū)域指定電路34的存儲(chǔ)體指定信號(hào)/STPAB被供給存儲(chǔ)體A控制電路22a及存儲(chǔ)體B控制電路22b，對(duì)于存儲(chǔ)體C控制電路22c及存儲(chǔ)體D控制電路22d，則供給來(lái)自更新區(qū)域指定電路34的存儲(chǔ)體指定信號(hào)/STPCD。
對(duì)這些存儲(chǔ)體控制電路22(存儲(chǔ)體A控制電路22a-存儲(chǔ)體D控制電路22d的總稱)提供存儲(chǔ)體地址BA<10>。另外，對(duì)這些存儲(chǔ)體控制電路22a-22d還供給主陣列激活指示信號(hào)MACT及主預(yù)充電指示信號(hào)MPRE。
激活時(shí)，這些存儲(chǔ)體控制電路22a-22d分別生成激活對(duì)應(yīng)的存儲(chǔ)體的行選擇工作的陣列激活信號(hào)RASA-RASD。這些存儲(chǔ)體控制電路22a-22d能相互獨(dú)立地驅(qū)動(dòng)到激活/非激活狀態(tài)。在通常工作模式中，陣列激活信號(hào)RASA-RASD之一按照存儲(chǔ)體地址BA<10>而被激活/非激活。在更新工作模式中，該陣列激活信號(hào)RASA-RASD中的2個(gè)或4個(gè)同時(shí)被激活。
圖5是概略地示出了1個(gè)存儲(chǔ)體中的行相關(guān)控制電路及行相關(guān)電路的結(jié)構(gòu)的圖。在圖5中，存儲(chǔ)體控制電路22i含有對(duì)存儲(chǔ)體地址BA<10>進(jìn)行譯碼的存儲(chǔ)體譯碼器41；接受來(lái)自存儲(chǔ)體譯碼器41的存儲(chǔ)體選擇信號(hào)BAi和更新存儲(chǔ)體指定信號(hào)/STP的OR門42；接受門電路42的輸出信號(hào)和主陣列激活指示信號(hào)MACT的AND門43；接受主預(yù)充電指示信號(hào)MPRE和OR門42的輸出信號(hào)的AND門44；響應(yīng)于AND門43的輸出信號(hào)的上升而被置位并且響應(yīng)于AND門44的輸出信號(hào)的上升而被復(fù)位的置位/復(fù)位觸發(fā)器45；以及按照來(lái)自該置位/復(fù)位觸發(fā)器45的陣列激活信號(hào)RASi以規(guī)定的時(shí)序發(fā)生行相關(guān)控制信號(hào)的行相關(guān)控制信號(hào)發(fā)生電路46。
存儲(chǔ)體譯碼器41也可以共同地被設(shè)置在存儲(chǔ)體控制電路22a-22d中。若存儲(chǔ)體選擇信號(hào)BAi成為H電平或更新存儲(chǔ)體指定信號(hào)/STP成為H電平，則OR門42輸出H電平的信號(hào)。因而，在指定的存儲(chǔ)體中，可根據(jù)主陣列激活指示信號(hào)MACT及主預(yù)充電指示信號(hào)MPRE進(jìn)行陣列激活信號(hào)RASi的激活/非激活。在陣列激活信號(hào)RASi處于激活狀態(tài)期間，該存儲(chǔ)體維持選擇狀態(tài)，選擇字線維持在選擇狀態(tài)。
行相關(guān)控制信號(hào)發(fā)生電路46生成位線預(yù)充電/均衡指示信號(hào)、讀出放大器激活信號(hào)、字線驅(qū)動(dòng)定時(shí)信號(hào)及行譯碼器選通信號(hào)。在選擇存儲(chǔ)體中，地址指定的行按照該行相關(guān)控制信號(hào)發(fā)生電路46的控制信號(hào)被驅(qū)動(dòng)到選擇狀態(tài)，對(duì)連接在該選擇行的字線上的存儲(chǔ)單元數(shù)據(jù)進(jìn)行讀出、放大及閂鎖。
該行相關(guān)電路含有在激活時(shí)，對(duì)通過(guò)多路調(diào)制器51給予的地址信號(hào)進(jìn)行譯碼并生成字線選擇信號(hào)WS的行譯碼器52。行譯碼器52把在對(duì)應(yīng)的存儲(chǔ)器存儲(chǔ)體陣列50中配置的4K行中的1行驅(qū)動(dòng)到選擇狀態(tài)。在這種情況下，也可通過(guò)1行的指定把2條字線驅(qū)動(dòng)到選擇狀態(tài)。
多路調(diào)制器51被共同設(shè)置在存儲(chǔ)體A-D上，按照選擇信號(hào)MX從來(lái)自更新地址計(jì)數(shù)器(參照?qǐng)D4)的更新地址QAD<110>和來(lái)自外部的地址信號(hào)AD<110>中選擇一方。在更新工作時(shí)，選擇信號(hào)MX被設(shè)定為選擇更新地址QAD<110>的狀態(tài)。
圖6是表示圖4所示的更新區(qū)域指定電路34的結(jié)構(gòu)的一例的圖。在圖6中，更新區(qū)域指定電路34含有接受更新地址位QAD<12>及更新周期指定信號(hào)REF8K的NAND門34a；接受更新地址位QAD<12>及更新周期指定信號(hào)REF8K的門電路34b；接受更新模式指示信號(hào)REFM及NAND門34a的輸出信號(hào)而生成更新區(qū)域指定信號(hào)/STPAB的AND門34c；以及接受更新模式指定信號(hào)REFM及門電路34b的輸出信號(hào)而生成更新區(qū)域指定信號(hào)/STPCD的AND門34d。
在激活時(shí)，即為L(zhǎng)電平時(shí)，更新區(qū)域指定信號(hào)/STPAB停止對(duì)存儲(chǔ)體A及B的更新。在激活時(shí)，即為L(zhǎng)電平時(shí)，更新區(qū)域指定信號(hào)/STPCD停止對(duì)存儲(chǔ)體C及D的更新。
在自更新模式及自動(dòng)更新模式中，更新模式指示信號(hào)REFM被設(shè)定為H電平。在自更新模式中，在內(nèi)部以設(shè)定的周期執(zhí)行更新。在自動(dòng)更新模式中，按照來(lái)自外部的自動(dòng)更新模式指示信號(hào)在內(nèi)部生成更新地址并進(jìn)行更新。
在圖4所示的更新執(zhí)行控制電路32的控制下，該更新模式指示信號(hào)根據(jù)來(lái)自指令譯碼器20的自更新進(jìn)入信號(hào)SRFEN、自更新退出信號(hào)SRFEX以及圖中未示出的自動(dòng)更新模式指示信號(hào)ARF而被設(shè)定。因而，在通常工作模式中，自更新區(qū)域指定信號(hào)/STPAB及/STPCD均為L(zhǎng)電平。如圖5所示，在這種狀態(tài)下，利用OR門42根據(jù)存儲(chǔ)體選擇信號(hào)Bai來(lái)選擇存儲(chǔ)體。
在更新周期指定信號(hào)REF8K被設(shè)定為H電平并指定8K更新周期時(shí)，NAND門34a及門電路34b根據(jù)更新地址位QAD<12>生成互補(bǔ)信號(hào)。因而，在這種8K更新周期時(shí)執(zhí)行更新的情況下，根據(jù)更新地址位QAD<12>，更新區(qū)域指定信號(hào)/STPAB及/STPCD中的一方被設(shè)定為H電平，另一方被設(shè)定為L(zhǎng)電平。
另一方面，在更新周期指定信號(hào)REF8K被設(shè)定為L(zhǎng)電平的情況下，該NAND門34a及門電路34b的輸出信號(hào)被設(shè)定為H電平。因而，在更新模式中，更新區(qū)域指定信號(hào)/STPAB及/STPCD均被設(shè)定為H電平，在存儲(chǔ)體A-D中共同地執(zhí)行更新。
因而，如圖7A所示，在更新周期指定信號(hào)REF8K被設(shè)定為H電平以指定8K更新周期的情況下，存儲(chǔ)體A和存儲(chǔ)體B或存儲(chǔ)體C和存儲(chǔ)體D同時(shí)被更新。該被更新的存儲(chǔ)體按照更新存儲(chǔ)體地址位QAD<12>而被指定。
另一方面，如圖7B所示，在更新周期指定信號(hào)RFE8K被設(shè)定為L(zhǎng)電平的情況下，存儲(chǔ)體A-D同時(shí)被更新。從而，在用2個(gè)半導(dǎo)體存儲(chǔ)器芯片在多芯片封裝中進(jìn)行安裝的情況下，通過(guò)執(zhí)行8K更新周期可對(duì)4個(gè)存儲(chǔ)體同時(shí)進(jìn)行更新，在4K更新周期及8K更新周期中的更新時(shí)的消耗電流變得相同，就能用同一芯片結(jié)構(gòu)實(shí)現(xiàn)在單芯片封裝及多芯片封裝中安裝的半導(dǎo)體電路器件。因而，即使在例如用2個(gè)128兆比特(×8位的字結(jié)構(gòu))的半導(dǎo)體存儲(chǔ)器芯片來(lái)實(shí)現(xiàn)256兆比特(×16位的字結(jié)構(gòu))的情況下，也能不增大更新模式中的消耗電流而進(jìn)行更新。
另外，在8K更新周期時(shí)，存儲(chǔ)體A及存儲(chǔ)體D同時(shí)被更新，同樣，也可以存儲(chǔ)體C及存儲(chǔ)體B同時(shí)被更新。這種情況下，能夠使同時(shí)工作的電路部分分散在芯片上，從而可以防止功率集中，能夠有效地進(jìn)行散熱。
而且，在8K更新周期及4K更新周期中，存儲(chǔ)單元必須例如每64ms進(jìn)行更新。因而，對(duì)于這種8K更新周期及4K更新周期的設(shè)定，如后面將要詳細(xì)說(shuō)明該結(jié)構(gòu)的那樣，對(duì)于8K更新周期，把更新要求發(fā)布間隔例如設(shè)定為8μs，而在4K更新周期時(shí)則設(shè)定為16μs。
例如，在256兆比特存儲(chǔ)器中，對(duì)于×8位及×32位的字結(jié)構(gòu)，更新周期按規(guī)格定為4K更新周期；對(duì)于所有的字結(jié)構(gòu)，在128兆比特存儲(chǔ)器中更新周期按規(guī)格也可以定為4K更新周期。在這種情況下，在用2個(gè)×8位的字結(jié)構(gòu)的128兆比特半導(dǎo)體存儲(chǔ)器芯片制作×16位的字結(jié)構(gòu)的256兆比特多芯片封裝存儲(chǔ)器時(shí)，其更新周期被設(shè)定為8K更新周期。由此，就能用128兆比特半導(dǎo)體存儲(chǔ)器來(lái)實(shí)現(xiàn)256兆比特MCP存儲(chǔ)器，而與字結(jié)構(gòu)無(wú)關(guān)。
另外，所設(shè)定的更新周期對(duì)單芯片封裝存儲(chǔ)器和多芯片封裝存儲(chǔ)器也可以是不同的，具體數(shù)值并不限定于上述的數(shù)值?？梢愿鶕?jù)安裝封裝的情況適當(dāng)?shù)卦O(shè)定更新周期。
圖8是示出圖2所示的更新周期設(shè)定電路11的結(jié)構(gòu)的一例的圖。在圖8中，更新周期設(shè)定電路11含有源極被連接在電源節(jié)點(diǎn)上且柵極被連接在接地節(jié)點(diǎn)上的P溝道MOS晶體管(絕緣柵型場(chǎng)效應(yīng)晶體管)11a；連接在MOS晶體管11a的漏極節(jié)點(diǎn)與節(jié)點(diǎn)ND1之間的可熔斷連接元件(熔絲元件)11b；連接在節(jié)點(diǎn)ND1與接地節(jié)點(diǎn)之間的電阻元件11c；使節(jié)點(diǎn)ND1上的電壓信號(hào)反轉(zhuǎn)而生成更新周期指定信號(hào)REF8K的反相器11d；以及連接在節(jié)點(diǎn)ND1與接地節(jié)點(diǎn)之間并在其柵極上接受反相器11d的輸出信號(hào)REF8K的N溝道MOS晶體管11e。
MOS晶體管11a的柵極接受接地電壓以維持常通狀態(tài)，具有作為限流元件的功能。電阻元件11c的電阻值比MOS晶體管11a的溝道電阻大得多。
在把更新周期設(shè)定為8K更新周期時(shí)，連接元件11b熔斷，在把更新周期設(shè)定為4K更新周期時(shí)，連接元件11b維持在非熔斷狀態(tài)。連接元件11b為熔斷狀態(tài)時(shí)，節(jié)點(diǎn)ND1由電阻元件11c維持在接地電壓電平，更新周期指定信號(hào)REF8K通過(guò)反相器11d被驅(qū)動(dòng)到H電平。更新周期指定信號(hào)REF8K若成為H電平則MOS晶體管11e導(dǎo)通，節(jié)點(diǎn)ND1被可靠地維持在接地電壓電平。
在連接元件11b處于非熔斷狀態(tài)的情況下，因經(jīng)過(guò)MOS晶體管11a供給的電流而節(jié)點(diǎn)ND1的電壓電平上升，更新周期指定信號(hào)REF8K通過(guò)反相器11d被置為L(zhǎng)電平。在這種狀態(tài)下，MOS晶體管11e維持在非導(dǎo)通狀態(tài)。在這種狀態(tài)下，雖然經(jīng)電阻元件11c流過(guò)電流，但因該電阻元件11c的電阻值十分大，所流過(guò)的電流受到充分抑制。
并且，也可響應(yīng)于電源接通檢測(cè)信號(hào)等的復(fù)位信號(hào)而使在規(guī)定期間導(dǎo)通的晶體管與電阻元件11c串聯(lián)連接。在初期設(shè)定時(shí)晶體管導(dǎo)通，節(jié)點(diǎn)ND1被驅(qū)動(dòng)到接地電壓電平，如果晶體管為非導(dǎo)通狀態(tài)，則按照連接元件的熔斷/非熔斷狀態(tài)設(shè)定更新周期指定信號(hào)REF8K的電壓電平。若晶體管僅在初期設(shè)定期間導(dǎo)通，則能減少該電路消耗的電流。
在任一種結(jié)構(gòu)中，都能根據(jù)連接元件11b的熔斷/非熔斷而有選擇地把更新周期設(shè)定為8K更新周期及4K更新周期。
圖9是示出圖2所示的更新周期設(shè)定電路11的另一種結(jié)構(gòu)的圖。在圖9中，更新周期設(shè)定電路11在以下方面與圖8所示的更新周期設(shè)定電路11的結(jié)構(gòu)不同。即對(duì)于圖9所示的更新周期設(shè)定電路11，節(jié)點(diǎn)ND1與焊區(qū)11g連接。不設(shè)連接元件11b及MOS晶體管11a。更新周期設(shè)定信號(hào)REF8K從接受反相器11d的輸出信號(hào)的反相器11f被輸出。
焊區(qū)11g通過(guò)鍵合絲61有選擇地與電源端子60連接。該圖9所示的更新周期設(shè)定電路11的另一種結(jié)構(gòu)與圖8所示的更新周期設(shè)定電路的結(jié)構(gòu)相同，因而在對(duì)應(yīng)的部分標(biāo)以同樣的參照序號(hào)而省略其詳細(xì)說(shuō)明。
對(duì)于圖9所示的更新周期設(shè)定電路11，在設(shè)定8K更新周期的情況下，焊區(qū)11g通過(guò)鍵合絲61與電源端于60連接。對(duì)于這種情況，更新周期指定信號(hào)REF8K被設(shè)定為H電平。另一方面，在焊區(qū)11g被設(shè)定為關(guān)斷狀態(tài)的情況下，焊區(qū)11g與電源端子60分離，節(jié)點(diǎn)ND1因電阻元件11c而成為L(zhǎng)電平，反相器11d的輸出信號(hào)成為H電平而使MOS晶體管11e導(dǎo)通，節(jié)點(diǎn)ND1被保持在接地電壓電平。反相器11f使反相器11d的輸出信號(hào)反轉(zhuǎn)而使更新周期指定信號(hào)REF8K成為L(zhǎng)電平。
對(duì)于該圖9所示的更新周期設(shè)定電路11，在用鍵合絲61連接焊區(qū)11g與電源端子60的情況下。為抑制從電源端子60通過(guò)電阻元件11c流向接地節(jié)點(diǎn)的電流，電阻元件11c的電阻值被做得足夠大。
如圖9所示，在封裝安裝時(shí)，可通過(guò)對(duì)焊區(qū)11g有選擇地連接鍵合絲來(lái)設(shè)定該半導(dǎo)體存儲(chǔ)器芯片的更新周期。
另外，焊區(qū)11g也可采用通過(guò)鍵合絲有選擇地連接到接地端子的結(jié)構(gòu)。這種情況下，電阻元件11c被連接在節(jié)點(diǎn)ND1與電源節(jié)點(diǎn)之間，并用連接在電源節(jié)點(diǎn)與節(jié)點(diǎn)ND1之間的P溝道MOS晶體管替代MOS晶體管11e。
而且，在初期設(shè)定時(shí)，按照復(fù)位信號(hào)導(dǎo)通的開(kāi)關(guān)晶體管也可與電阻元件11c串聯(lián)連接。
圖10是概略地示出圖4所示的更新定時(shí)器31的結(jié)構(gòu)的圖。在圖10中，更新定時(shí)器31含有在自更新模式指示信號(hào)SELRF激活時(shí)進(jìn)行振蕩工作的環(huán)形振蕩電路31a；對(duì)環(huán)形振蕩電路31a的振蕩信號(hào)PHY進(jìn)行計(jì)數(shù)并對(duì)每個(gè)規(guī)定的計(jì)數(shù)值發(fā)布更新請(qǐng)求RFREQ的計(jì)數(shù)器31b；以及按照更新周期指定信號(hào)REF8K調(diào)整環(huán)形振蕩電路31a的工作電流的偏壓設(shè)定電路31c。
如果自更新模式進(jìn)入信號(hào)SRFEN被激活，則自更新模式指示信號(hào)SELRF被激活，如果使自更新模式退出信號(hào)SRFEX被激活，則自更新模式指示信號(hào)SELRF非激活。因而，環(huán)形振蕩電路31a可在指定自更新模式期間進(jìn)行振蕩工作。
偏壓設(shè)定電路31c按照更新周期指定信號(hào)REF8K設(shè)定偏壓BIAS的電壓電平并變更環(huán)形振蕩電路31a的工作電流。在更新周期指定信號(hào)REF8K指定8K更新周期的情況下，來(lái)自偏壓設(shè)定電路31c的偏壓BIAS被增大，從而使環(huán)形振蕩電路31a的工作電流增大并使其振蕩周期變短。另一方面，在更新周期指定信號(hào)REF8K指定4K更新周期的情況下，來(lái)自偏壓設(shè)定電路31c的偏壓BIAS的電壓電平降低，環(huán)形振蕩電路31a的工作電流減小，比該環(huán)形振蕩電路31a的振蕩周期為8K更新周期時(shí)電流減少，其振蕩周期變長(zhǎng)。
此時(shí)，在4K更新周期作為缺省值而被設(shè)定的情況下，在4K更新周期時(shí)，環(huán)形振蕩電路31a的偏壓BIAS被設(shè)定為缺省值。在8K更新周期時(shí)，其偏壓BIAS偏離缺省值而改變(比缺省值高)，振蕩周期變短。
計(jì)數(shù)器31b對(duì)來(lái)自該環(huán)形振蕩電路31a的振蕩信號(hào)PHY進(jìn)行計(jì)數(shù)，在每個(gè)規(guī)定的計(jì)數(shù)值發(fā)布更新請(qǐng)求RFREQ。因而，如果環(huán)形振蕩電路31a的振蕩周期變短，則來(lái)自計(jì)數(shù)器31b的更新請(qǐng)求RFREQ的發(fā)布周期變短，在8K更新周期時(shí)可用例如8μs間隔發(fā)布更新請(qǐng)求RFREQ。在這種情況下，對(duì)于4K更新周期，環(huán)形振蕩電路31a的振蕩周期被設(shè)定為8K更新周期時(shí)的1/2，來(lái)自計(jì)數(shù)器31b的更新請(qǐng)求RFREQ例如每16μs發(fā)布一次。
通過(guò)利用圖10所示的更新定時(shí)器31，可用同一電路結(jié)構(gòu)按照更新周期指定信號(hào)REF8K改變更新請(qǐng)求RFREQ的發(fā)布周期，對(duì)于8K更新周期，通過(guò)縮短更新請(qǐng)求RFREQ的發(fā)布周期，可把各存儲(chǔ)單元的更新間隔設(shè)為與4K更新周期時(shí)相同，從而可以可靠地保持存儲(chǔ)數(shù)據(jù)。
圖11是示出了圖10所示偏壓設(shè)定電路31c的結(jié)構(gòu)的一例的圖。在圖11中，偏壓設(shè)定電路31c含有連接在電源節(jié)點(diǎn)與節(jié)點(diǎn)ND2之間的并且其柵極與節(jié)點(diǎn)ND2連接的P溝道MOS晶體管PQ1；連接在電源節(jié)點(diǎn)與節(jié)點(diǎn)ND3之間的并且其柵極與節(jié)點(diǎn)ND2連接的P溝道MOS晶體管PQ2；連接在節(jié)點(diǎn)ND2與接地節(jié)點(diǎn)之間的并且其柵極接受基準(zhǔn)電壓BIASL的N溝道MOS晶體管NQ1；連接在節(jié)點(diǎn)ND3與接地節(jié)點(diǎn)之間的并且其柵極與節(jié)點(diǎn)ND3連接的N溝道MOS晶體管NQ2；連接在電源節(jié)點(diǎn)與節(jié)點(diǎn)ND3之間的并且其柵極通過(guò)反相器接受更新周期指定信號(hào)REF8K的P溝道MOS晶體管PQ3。偏壓BIAS從節(jié)點(diǎn)ND3輸出。
在該圖11所示的偏壓設(shè)定電路31c的結(jié)構(gòu)中，MOS晶體管PQ1及PQ2構(gòu)成電流鏡電路，在兩者尺寸相同的情況下分別把同樣大小的電流供給MOS晶體管NQ1及NQ2?，F(xiàn)在，更新周期指定信號(hào)REF8K為L(zhǎng)電平，在指定4K更新周期的情況下MOS晶體管PQ3為非導(dǎo)通狀態(tài)。在這種狀態(tài)下，MOS晶體管PQ1、PQ2、NQ1以及NQ2構(gòu)成電壓跟隨器，偏壓BIAS與基準(zhǔn)電壓BIASL為相同的電壓電平。
由圖中未示出的恒壓發(fā)生電路供給基準(zhǔn)電壓BIASL。該恒壓發(fā)生電路的輸出驅(qū)動(dòng)能力被設(shè)定為非常小，僅僅具有對(duì)MOS晶體管NQ1的柵極充電的能力。通過(guò)利用該偏壓設(shè)定電路31c，可用大的驅(qū)動(dòng)能力調(diào)整環(huán)形振蕩電路31a中的電源晶體管的偏壓(柵極電壓)。
在把更新周期指定信號(hào)REF8K設(shè)定為H電平的情況下，MOS晶體管PQ3導(dǎo)通而把電流從電源節(jié)點(diǎn)供給節(jié)點(diǎn)ND3。從而，MOS晶體管NQ2的驅(qū)動(dòng)電流增大，來(lái)自節(jié)點(diǎn)ND3的偏壓BIAS的電壓電平也隨之上升。通過(guò)調(diào)整該MOS晶體管PQ3的尺寸(溝道的寬長(zhǎng)比)來(lái)調(diào)整偏壓BIAS的電壓電平、調(diào)整環(huán)形振蕩電路31a的工作電流，使得環(huán)形振蕩電路31a的振蕩周期在8K更新周期時(shí)能調(diào)整成4K更新周期時(shí)的振蕩周期的2倍。
圖12是示出了圖10所示的環(huán)形振蕩電路31a的結(jié)構(gòu)的一例的圖。在圖12中，環(huán)形振蕩電路34a含有在第1輸入端接受自更新模式指示信號(hào)SELRF的NAND電路NA1；接受NAND電路NA1的輸出信號(hào)的呈2級(jí)縱向連接的反相器IV1及IV2；以及使反相器IV2的輸出信號(hào)反轉(zhuǎn)而生成振蕩信號(hào)PHY的反相器IV3。反相器IV2的輸出信號(hào)給予NAND電路NA1的第2輸入端。
而且，環(huán)形振蕩電路31a含有在柵極接受偏壓BIAS的N溝道MOS晶體管NQ5；其柵極與漏極相互連接并從電源節(jié)點(diǎn)向MOS晶體管NQ5提供電流的P溝道MOS晶體管PQ5；各自的柵極與MOS晶體管PQ5的柵極連接并對(duì)NAND電路NA1及反相器IV1、IV2供給充電電流的P溝道MOS晶體管PQ6-PQ8；以及分別與NAND電路NA1及反相器IV1、IV2對(duì)應(yīng)地配置并在各自的柵極接受偏壓BIAS的N溝道MOS晶體管NQ6及NQ8。
P溝道MOS晶體管PQ5向MOS晶體管NQ5供給驅(qū)動(dòng)電流，與流經(jīng)MOS晶體管NQ5的電流同樣大小的電流流經(jīng)MOS晶體管PQ5。MOS晶體管NQ5與MOS晶體管NQ2構(gòu)成電流鏡電路并按照該偏壓BIAS向MOS晶體管NQ2供給鏡像電流MOS晶體管PQ6-PQ8與MOS晶體管PQ5構(gòu)成電流鏡電路并分別供給流經(jīng)MOS晶體管PQ5的電流的鏡像電流。因而，通過(guò)提高該偏壓BIAS的電壓電平，可使MOS晶體管NQ5-NQ8的驅(qū)動(dòng)電流增大，MOS晶體管PQ5-PQ8的驅(qū)動(dòng)電流也相應(yīng)地增大并使該環(huán)形振蕩電路31a的工作電流增大，使振蕩周期變短。另一方面，在偏壓BIAS低的情況下，MOS晶體管NQ5-NQ8的驅(qū)動(dòng)電流降低，同樣，MOS晶體管PQ5-PQ8的驅(qū)動(dòng)電流也降低，使該環(huán)形振蕩電路31a的工作電流降低，振蕩周期變長(zhǎng)。
自更新模式指示信號(hào)SELRF為L(zhǎng)電平時(shí)，NAND電路NA1的輸出信號(hào)為H電平，利用反相器IV3將振蕩信號(hào)PHY固定為L(zhǎng)電平。如果自更新模式SELRF變?yōu)镠電平，則利用NAND電路NA1和反相器IV1及IV2等效地形成了3級(jí)反相器被連接成環(huán)形的環(huán)形振蕩器，進(jìn)行振蕩工作。在該振蕩工作時(shí)，用MOS晶體管PQ6-PQ8及NQ6-NQ8的驅(qū)動(dòng)電流設(shè)定這些NAND電路NA1及反相器IV1、IV2的工作電流，從而設(shè)定其振蕩周期。尤其是，在自更新模式指示信號(hào)SELRF為非激活時(shí)，為了將振蕩信號(hào)PHY固定為L(zhǎng)電平而設(shè)置反相器IV3，反相器IV3的工作電流不必因更新周期而變更。并且，該反相器IV3對(duì)反相器IV2的輸出信號(hào)的波形進(jìn)行整形并生成陡峭地變化的振蕩信號(hào)PHY。
因而，利用該圖10至圖12所示的結(jié)構(gòu)，可在所設(shè)定的更新周期中按照更新周期指定信號(hào)REF8K來(lái)設(shè)定更新定時(shí)器31發(fā)布的更新請(qǐng)求RFREQ的發(fā)布間隔。
圖13是概略地示出圖10所示的更新定時(shí)器31的變例的結(jié)構(gòu)的圖。在圖13中，更新定時(shí)器31含有在自更新模式指示信號(hào)SELRF激活時(shí)被激活并以規(guī)定的周期進(jìn)行振蕩工作的環(huán)形振蕩電路31d，以及對(duì)環(huán)形振蕩電路31d的振蕩信號(hào)PHY進(jìn)行計(jì)數(shù)并每當(dāng)計(jì)數(shù)值到達(dá)規(guī)定值時(shí)發(fā)布更新請(qǐng)求RFREQ的計(jì)數(shù)器31e。對(duì)該計(jì)數(shù)器31e給予更新周期指定信號(hào)REF8K時(shí)，其規(guī)定的計(jì)數(shù)值按照更新周期而被設(shè)定。
對(duì)于該圖13所示的更新定時(shí)器31的結(jié)構(gòu)，環(huán)形振蕩電路31d以規(guī)定的周期進(jìn)行振蕩工作，而與更新周期無(wú)關(guān)。對(duì)于計(jì)數(shù)器31e，根據(jù)更新周期指定信號(hào)REF8K變更發(fā)布更新請(qǐng)求的規(guī)定計(jì)數(shù)值。在更新周期指定信號(hào)REF8K指定8K更新周期時(shí)把發(fā)布更新請(qǐng)求RFREQ時(shí)的計(jì)數(shù)值設(shè)定為4K更新周期時(shí)的計(jì)數(shù)值的1/2。因此，在8K更新周期時(shí)能用4K更新周期時(shí)的1/2的周期發(fā)布更新請(qǐng)求RFREQ。
圖14是示出了圖13所示的計(jì)數(shù)器31e的結(jié)構(gòu)的一例的圖。在圖14中，計(jì)數(shù)器31e含有(n+1)位計(jì)數(shù)電路61；接受計(jì)數(shù)電路61的最高位(n)的輸出計(jì)數(shù)位COn及更新周期指定信號(hào)REF8K的OR電路62；接受計(jì)數(shù)電路61的輸出計(jì)數(shù)位CO0-COn-1和NOR電路62的輸出信號(hào)的AND電路63；以及響應(yīng)于AND電路63的輸出信號(hào)的上升而發(fā)生單拍脈沖信號(hào)的單拍脈沖發(fā)生電路64。
從單拍脈沖發(fā)生電路64發(fā)布更新請(qǐng)求RFREQ。
計(jì)數(shù)電路61各自含有例如用D觸發(fā)器構(gòu)成的1位計(jì)數(shù)電路61a。在計(jì)數(shù)電路61中，如果計(jì)數(shù)值達(dá)到規(guī)定值，則輸出計(jì)數(shù)值CO0-COn全部為“1”(對(duì)于(n+1)位計(jì)數(shù)電路結(jié)構(gòu)的情況)。因而，更新周期指定信號(hào)REF8K被設(shè)定為H電平，在指定8K更新周期的情況下，因?yàn)镺R電路62的輸出是H電平，在計(jì)數(shù)電路的計(jì)數(shù)值CO0-COn-1全部為“1”時(shí)，AND電路63輸出H電平的信號(hào)，而由單拍脈沖發(fā)生電路64發(fā)布更新請(qǐng)求RFREQ。另一方面，更新周期指定信號(hào)REF8K為L(zhǎng)電平，在指定4K更新周期的情況下，在輸出計(jì)數(shù)值CO0-COn為“1”時(shí)，AND電路63的輸出信號(hào)為H電平，來(lái)自單拍脈沖發(fā)生電路64的更新請(qǐng)求RFREQ被激活。因而，在8K更新周期時(shí)能以4K更新周期時(shí)的更新請(qǐng)求RFREQ的發(fā)布周期的1/2的周期發(fā)布更新請(qǐng)求RFREQ。
如上所述，如果按照本發(fā)明的實(shí)施例1，根據(jù)所安裝的封裝形式，由于更新周期可以變更，所以能實(shí)現(xiàn)在1個(gè)芯片上容納多種封裝形式的半導(dǎo)體存儲(chǔ)器芯片。
尤其是，通過(guò)在MCP中安裝2個(gè)128兆比特半導(dǎo)體存儲(chǔ)器芯片即可容易地實(shí)現(xiàn)256兆比特存儲(chǔ)器。
(實(shí)施例2)圖15A及圖15B是示出本發(fā)明的實(shí)施例2的存儲(chǔ)器芯片的行地址的結(jié)構(gòu)的圖。如圖15A所示，對(duì)于在單芯片封裝中所安裝的半導(dǎo)體存儲(chǔ)器芯片1，給予12位的行地址RA<110>。另一方面，如圖15B所示，對(duì)于在多芯片封裝中所安裝的半導(dǎo)體存儲(chǔ)器芯片1a及1b，因?yàn)榇鎯?chǔ)容量為2倍，所以共同地給予13位的行地址RA<120>。這些半導(dǎo)體存儲(chǔ)器芯片1a及1b同時(shí)被存取。從而，在該圖15B所示結(jié)構(gòu)的情況下，與圖15A所示的在單芯片封裝中安裝的半導(dǎo)體存儲(chǔ)器芯片1相比，半導(dǎo)體存儲(chǔ)器芯片1a及1b的輸入輸出數(shù)據(jù)位數(shù)被設(shè)定為它的1/2，總計(jì)而言，與單芯片封裝中安裝的半導(dǎo)體存儲(chǔ)器芯片1輸出輸入相同字結(jié)構(gòu)的數(shù)據(jù)。
對(duì)于圖15A所示的半導(dǎo)體存儲(chǔ)器芯片1，更新周期是4K更新周期，另一方面，對(duì)于圖15B所示的在多芯片封裝中安裝的半導(dǎo)體存儲(chǔ)器芯片1a及1b，更新周期是8K更新周期。該半導(dǎo)體存儲(chǔ)器芯片1、1a及1b的內(nèi)部結(jié)構(gòu)相同。
在更新周期中，如前面圖5所示，更新地址位QAD<12>用于存儲(chǔ)體選擇而不是用于字線選擇。在通常工作模式時(shí)，按照存儲(chǔ)體地址BA<10>進(jìn)行存儲(chǔ)體的選擇。雖然考慮到在用行地址位RA<12>選擇半導(dǎo)體存儲(chǔ)器芯片1a及1b的情況，但此時(shí)半導(dǎo)體存儲(chǔ)器芯片的內(nèi)部結(jié)構(gòu)尤其是譯碼器的結(jié)構(gòu)必須變更。因而，在MCP安裝時(shí)，將從外部給予的行地址位RA<12>用于列(數(shù)據(jù)線)選擇。
圖16是示出本發(fā)明的實(shí)施例2的存儲(chǔ)體存儲(chǔ)器陣列的數(shù)據(jù)線地址的分配的圖。數(shù)據(jù)線地址指定從存儲(chǔ)體存儲(chǔ)器陣列50同時(shí)選擇的數(shù)據(jù)線(全局?jǐn)?shù)據(jù)線)。在內(nèi)部寫入/讀出電路70中，根據(jù)數(shù)據(jù)線地址進(jìn)行該全局?jǐn)?shù)據(jù)線的選擇。內(nèi)部寫入/讀出電路70的結(jié)構(gòu)將在后面說(shuō)明，但它含有對(duì)應(yīng)于各全局?jǐn)?shù)據(jù)線而配置的寫驅(qū)動(dòng)器/前置放大器并根據(jù)數(shù)據(jù)線地址有選擇地激活寫驅(qū)動(dòng)器/前置放大器。
存儲(chǔ)體存儲(chǔ)器陣列50在列方向(列延伸方向)被分割為上側(cè)塊UB和下側(cè)塊LB，上側(cè)塊UB及下側(cè)塊LB各自配置4K條字線WL。上側(cè)塊UB及下側(cè)塊LB各自按照行地址RA<110>將1條字線WL驅(qū)動(dòng)到選擇狀態(tài)。因而，在存儲(chǔ)體存儲(chǔ)器陣列50中2條字線WL同時(shí)被驅(qū)動(dòng)到選擇狀態(tài)。該存儲(chǔ)體存儲(chǔ)器陣列50被包含在1個(gè)存儲(chǔ)體內(nèi)。
如實(shí)施例1所示，對(duì)于4存儲(chǔ)體結(jié)構(gòu)，4K更新周期中同時(shí)更新全部存儲(chǔ)體，另一方面，在8K更新周期中則同時(shí)更新2個(gè)存儲(chǔ)體。對(duì)于1個(gè)存儲(chǔ)體，可通過(guò)進(jìn)行4K次更新把全部存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)更新1次。
上側(cè)塊UB沿著行方向(行延伸方向)被分割為上側(cè)存儲(chǔ)器塊UMB0-UMB3。下側(cè)塊LB沿著行方向被分割為下側(cè)存儲(chǔ)器塊LMB0-LMB3。
由在列方向排列的存儲(chǔ)器塊構(gòu)成列塊CMB。即，由上側(cè)存儲(chǔ)器塊UMB0及下側(cè)存儲(chǔ)器塊LMB0構(gòu)成列塊CMB0，由上側(cè)存儲(chǔ)器塊UMB1及下側(cè)存儲(chǔ)器塊LMB1構(gòu)成列塊CMB1。由上側(cè)存儲(chǔ)器塊UMB2及下側(cè)存儲(chǔ)器塊LMB2構(gòu)成列塊CMB2。由上側(cè)存儲(chǔ)器塊UMB3及下側(cè)存儲(chǔ)器塊LMB3構(gòu)成列塊CMB3。
外部列地址信號(hào)CA8被分配給列塊CMB0及CMB2，列地址信號(hào)ZCA8被分配給列塊CMB1及CMB3。該列地址信號(hào)CA8及ZCA8是由來(lái)自外部的列地址信號(hào)位CA<8>生成的互補(bǔ)信號(hào)。即，當(dāng)列地址信號(hào)CA8為H電平時(shí)對(duì)列塊CMB0及CMB2進(jìn)行數(shù)據(jù)存取，當(dāng)列地址信號(hào)ZCA8為H電平時(shí)對(duì)列塊CMB1及CMB3進(jìn)行數(shù)據(jù)存取。
在1個(gè)存儲(chǔ)體中，在4K更新周期及8K更新周期時(shí)同時(shí)選擇2條字線。在一個(gè)半導(dǎo)體存儲(chǔ)器芯片中，用同時(shí)變更被更新的存儲(chǔ)體的數(shù)目的方法來(lái)實(shí)現(xiàn)更新周期的變更，在1個(gè)存儲(chǔ)體中，同時(shí)被更新的字線數(shù)不變。
在指定更新周期為4K更新周期時(shí)，用列地址位CA<9>指定上側(cè)塊UB及下側(cè)塊LB，在列地址信號(hào)CA9為H電平時(shí)指定上側(cè)塊UB，在列地址信號(hào)ZCA9為H電平時(shí)指定下側(cè)塊LB。
另一方面，在設(shè)定更新周期為8K更新周期時(shí)，用行地址位RA<12>指定上側(cè)塊UB及下側(cè)塊LB。在行地址信號(hào)RA12為H電平時(shí)指定上側(cè)塊UB，在行地址信號(hào)ZRA12為H電平時(shí)指定下側(cè)塊LB。
對(duì)于4K更新周期及8K更新周期的任一種在行選擇時(shí)都不用行地址位RA<12>進(jìn)行行指定。在更新時(shí)用更新地址位QAD<12>去指定存儲(chǔ)體。另一方面，如圖15(B)所示，在多芯片封裝安裝時(shí)從外部供給行地址RA<120>。從而，在設(shè)定8K更新周期時(shí)可用來(lái)自外部的行地址位RA<12>代替4K更新周期時(shí)的列地址位CA<12>。由此，不必變更行譯碼器的結(jié)構(gòu)就可用×8位的字結(jié)構(gòu)的128兆比特的半導(dǎo)體存儲(chǔ)器芯片(4K更新周期)來(lái)實(shí)現(xiàn)×16位的字結(jié)構(gòu)的256兆比特被安裝在MCP中的存儲(chǔ)器(8K更新周期)。
圖17是概略地示出圖16所示的存儲(chǔ)體存儲(chǔ)器陣列50的數(shù)據(jù)線配置的圖。在圖17中，上側(cè)塊UB被分割為8個(gè)行塊RB0-RB7，下側(cè)塊LB也被分割為8個(gè)行塊RB0-RB7。以這些行塊RB0-RB7為單位進(jìn)行字線的選擇。即，在上側(cè)塊UB及下側(cè)塊LB的行塊RB0-RB7的每一個(gè)中，字線沿行方向延伸并被共同配置在列塊CMB0-CMB3上。在上側(cè)塊UB及下側(cè)塊LB中，分別選擇1個(gè)行塊將字線驅(qū)動(dòng)到選擇狀態(tài)。
與列塊CMB0-CMB3和行塊RB0-RB7的交叉區(qū)對(duì)應(yīng)地配置局部I0線LIO。例如，在1個(gè)行塊RBi中，分別對(duì)應(yīng)于列塊CMB0-CMB3配置4條局部數(shù)據(jù)線LIO。局部數(shù)據(jù)線LIO通過(guò)對(duì)應(yīng)的塊選擇門BSG分別與全局?jǐn)?shù)據(jù)線GIOU或GIOL連接。與包含在上側(cè)塊UB中的行塊RB0-RB7對(duì)應(yīng)地配置的局部數(shù)據(jù)線LIO與全局?jǐn)?shù)據(jù)線GIOU連接。與包含在下側(cè)塊LB中的行塊RB0-RB7對(duì)應(yīng)地配置的局部數(shù)據(jù)線LIO通過(guò)對(duì)應(yīng)的塊選擇門電路BSG與下側(cè)全局?jǐn)?shù)據(jù)線GIOL連接。
塊選擇門BSG例如按照指定行塊的行塊選擇信號(hào)被設(shè)定為導(dǎo)通狀態(tài)。在上側(cè)塊UB中，對(duì)于1個(gè)列塊CMBj配置4條上側(cè)全局?jǐn)?shù)據(jù)線GIOU，同樣，在下側(cè)塊LB中，對(duì)于1個(gè)行塊RBj，在1個(gè)列塊CMBj中配置4條下側(cè)全局?jǐn)?shù)據(jù)線GIOL。因而，在存儲(chǔ)體存儲(chǔ)器陣列內(nèi)共配置16條上側(cè)全局?jǐn)?shù)據(jù)線GIOU0-GIOU15和16條下側(cè)全局?jǐn)?shù)據(jù)線GIOL0-GIOL15。
對(duì)于這些全局?jǐn)?shù)據(jù)線GIOU0-GIOU15及GIOL0-GIOL15，在4K更新周期時(shí)，按照列地址信號(hào)CA9及ZCA9進(jìn)行上側(cè)全局?jǐn)?shù)據(jù)線及下側(cè)全局?jǐn)?shù)據(jù)線的選擇，在8K更新周期時(shí)，按照行地址信號(hào)RA12及ZRA12進(jìn)行上側(cè)全局?jǐn)?shù)據(jù)線及下側(cè)全局?jǐn)?shù)據(jù)線的選擇。從而可在總計(jì)32位的數(shù)據(jù)中選擇16位的數(shù)據(jù)。用列地址信號(hào)CA8及ZCA8還可進(jìn)行1/2選擇，即進(jìn)行8位的選擇。從而，對(duì)于該圖17所示的數(shù)據(jù)線地址分配的情況，利用地址的省并可選擇×32位、×16位及×8位的字結(jié)構(gòu)的任意一種作為內(nèi)部讀出數(shù)據(jù)。在8K更新周期時(shí)對(duì)于×8位的字結(jié)構(gòu)，用行地址位RA<12>代替列地址位CA<9>。行譯碼器按照行地址RA<110>進(jìn)行用于行選擇的譯碼工作而與字結(jié)構(gòu)無(wú)關(guān)。
圖18是概略地示出了該數(shù)據(jù)線與數(shù)據(jù)地址信號(hào)及數(shù)據(jù)線地址的對(duì)應(yīng)關(guān)系。在圖18中，按照8位的列地址CA<70>生成列選擇信號(hào)CSL，并從存儲(chǔ)體存儲(chǔ)器陣列50的上側(cè)塊UB及下側(cè)塊LB的每一種中同時(shí)選擇16列(同一位置的列)，選擇存儲(chǔ)單元(選擇列)分別連接32條全局?jǐn)?shù)據(jù)線GIOU<150>及GIOL<150>。然后，按照列地址位CA<8>進(jìn)行列塊CMB0-CMB3中的偶數(shù)列塊或奇數(shù)列塊的選擇，并選擇16條全局?jǐn)?shù)據(jù)線GIOU及GIOL。進(jìn)而，按照上下塊選擇信號(hào)BS(CA<9>或RA<12>)從這16條全局?jǐn)?shù)據(jù)線中選擇上側(cè)全局?jǐn)?shù)據(jù)線GIOU及下側(cè)全局?jǐn)?shù)據(jù)線GIOL中的一方。
因而，如果列地址位CA<8>及塊選擇信號(hào)BS(CA<9>或RA<12>)全部為有效狀態(tài)，則進(jìn)行8位數(shù)據(jù)的傳輸。對(duì)于×8位的字結(jié)構(gòu)，在設(shè)定4K更新周期時(shí)用列地址位CA<9>，在設(shè)定8K更新周期時(shí)(MCP安裝時(shí))用行地址位RA<12>。
對(duì)于×16位的字結(jié)構(gòu)，在MCP安裝時(shí)存儲(chǔ)器成為×32位的字結(jié)構(gòu)，即使在MCP安裝的存儲(chǔ)器中也不用行地址位RA<12>。因而，在這種情況下，在半導(dǎo)體存儲(chǔ)器芯片中根據(jù)列地址CA<80>選擇16位的存儲(chǔ)單元。
圖19是示出本發(fā)明的實(shí)施例2中的數(shù)據(jù)線譯碼器的結(jié)構(gòu)的一例的圖。在圖19中，該數(shù)據(jù)線譯碼器含有接受指示×16位的字結(jié)構(gòu)的16位結(jié)構(gòu)指示信號(hào)MX16并接受指示×32位的字結(jié)構(gòu)的32位結(jié)構(gòu)指示信號(hào)MX32的OR電路75；將列地址信號(hào)位CA<8>反轉(zhuǎn)的反相器76；接受列地址信號(hào)位CA<8>和32位結(jié)構(gòu)指示信號(hào)MX32而生成列地址信號(hào)CA8的OR電路77；接受反相器76的輸出信號(hào)和32位結(jié)構(gòu)指示信號(hào)MX32而生成列地址信號(hào)ZCA8的OR電路78；接受列地址位CA<9>和更新周期指定信號(hào)REF8K的門電路79；接受更新周期指定信號(hào)REF8K和行地址位RA<12>的門電路80；接受門電路79及80的輸出信號(hào)的OR電路81；將OR電路81的輸出信號(hào)反轉(zhuǎn)的反相器82；接受OR電路75的輸出信號(hào)和OR電路81的輸出信號(hào)而生成塊選擇信號(hào)BS的OR電路83；以及接受反相器82的輸出信號(hào)和OR電路75的輸出信號(hào)而生成塊選擇信號(hào)ZBS的OR電路84。
由塊選擇信號(hào)BS及ZBS指定上側(cè)塊UB及下側(cè)塊LB。
在更新周期指定信號(hào)REF8K為L(zhǎng)電平并且指定4K更新周期時(shí)，門電路79作為緩沖電路工作，在更新周期指定信號(hào)REF8K為H電平時(shí)輸出L電平的信號(hào)。
在更新周期指定信號(hào)REF8K為H電平時(shí)門電路80作為緩沖電路工作，另一方面，在更新周期指定信號(hào)REF8K為L(zhǎng)電平時(shí)輸出L電平的信號(hào)。因而，在設(shè)定更新周期指定信號(hào)REF8K為H電平并指定8K更新周期時(shí)，用行地址位RA<12>代替列地址信號(hào)位CA<9>。在4K更新周期時(shí)列地址信號(hào)位CA<9>與塊選擇信號(hào)BS及ZBS相對(duì)應(yīng)地設(shè)置。
對(duì)于該圖19所示數(shù)據(jù)線譯碼器的結(jié)構(gòu)，在×8位的字結(jié)構(gòu)時(shí)，32位結(jié)構(gòu)指示信號(hào)MX32及16位結(jié)構(gòu)指示信號(hào)MX16均為L(zhǎng)電平，OR電路77及78作為緩沖電路工作，同樣，OR電路83及84也作為緩沖電路工作。當(dāng)更新周期指定信號(hào)REF8K為L(zhǎng)電平時(shí)，指定4K更新周期，在這種狀態(tài)下，按照列地址位CA<98>生成列地址信號(hào)CA8、ZCA8及塊選擇信號(hào)BS及ZBS。
在×16位的字結(jié)構(gòu)時(shí)設(shè)定16位結(jié)構(gòu)指示信號(hào)MX16為H電平，另一方面，32位結(jié)構(gòu)指示信號(hào)MX32則為L(zhǎng)電平。OR電路75的輸出信號(hào)變?yōu)镠電平而使塊選擇信號(hào)BS及ZBS均成為H電平，并同時(shí)指定上側(cè)塊UB及下側(cè)塊LB。另一方面，OR電路77及78作為緩沖電路工作，按照列地址位CA<8>生成列地址信號(hào)CA8及ZCA8。因而，在這種情況下，在圖18所示的列塊CMB0-CMB3中，按照列地址位CA<8>選擇偶數(shù)列塊或奇數(shù)列塊，從選擇列塊中各自選擇2條全局?jǐn)?shù)據(jù)線，總計(jì)選擇16條全局?jǐn)?shù)據(jù)線。
在×32位的字結(jié)構(gòu)時(shí)設(shè)定32位結(jié)構(gòu)指示信號(hào)MX32為H電平。在這種情況下，OR電路78、77、83及84的輸出信號(hào)全部為H電平，列地址信號(hào)CA8、ZCA8及塊選擇信號(hào)BS和ZBS全部為H電平。從而，全局?jǐn)?shù)據(jù)線GIOU<150>及GIOL<150>全部被選擇。
另外，在×16位的字結(jié)構(gòu)時(shí)，塊選擇信號(hào)BS及ZBS均被設(shè)定為H電平而與4K更新周期及8K更新周期無(wú)關(guān)。按照規(guī)格，對(duì)于具有×32位的字結(jié)構(gòu)的256兆比特半導(dǎo)體存儲(chǔ)器，4K更新周期通常被設(shè)定為缺省值。因而，在這種情況下，按照行地址RA<110>進(jìn)行行選擇，按照RA<12>及CA<80>進(jìn)行列選擇。這是因?yàn)樾械刂稲A<120>與列地址CA<80>通常被施加給具有×32位的字結(jié)構(gòu)的256兆比特半導(dǎo)體存儲(chǔ)器的緣故。于是可用2個(gè)相同結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片安裝在多芯片封裝中來(lái)實(shí)現(xiàn)具有指定的更新周期及字結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器。
在4K更新周期時(shí)，在1個(gè)半導(dǎo)體存儲(chǔ)器芯片中省并更新地址QAD<12>且4存儲(chǔ)體同時(shí)進(jìn)行更新，所以在128兆比特的半導(dǎo)體存儲(chǔ)器芯片中尤其不利用行地址位RA<12>。在256兆比特多芯片封裝安裝時(shí)指定8K更新周期，并且即使在施加行地址位RA<12>的情況下也可準(zhǔn)確地進(jìn)行更新及數(shù)據(jù)線的選擇。
即使在改變更新周期時(shí)，數(shù)據(jù)線譯碼器也只改換列地址信號(hào)位CA<9>及行地址信號(hào)位RA<12>，其電路結(jié)構(gòu)不必進(jìn)行任何改變就能容易地進(jìn)行更新周期的變更。
圖20是概略地示出圖16所示的發(fā)生對(duì)內(nèi)部讀出電路70的控制信號(hào)的部分的結(jié)構(gòu)的一例的圖。在圖20中，內(nèi)部讀出/寫入控制部含有對(duì)列地址信號(hào)CA8、ZCA8、塊選擇信號(hào)BS及ZBS進(jìn)行譯碼并生成數(shù)據(jù)線選擇信號(hào)DBSLi的數(shù)據(jù)線譯碼器85；根據(jù)來(lái)自圖中未示出的指令譯碼器的工作模式指示信號(hào)生成前置放大器激活信號(hào)PAE及寫驅(qū)動(dòng)啟動(dòng)信號(hào)WDE的讀/寫控制電路86；根據(jù)來(lái)自數(shù)據(jù)線譯碼器85的數(shù)據(jù)線選擇信號(hào)DBSLi及前置放大器激活信號(hào)PAR生成局部前置放大器激活信號(hào)PAEi的AND門87；以及接受來(lái)自數(shù)據(jù)線譯碼器85的數(shù)據(jù)線選擇信號(hào)DBSi及寫驅(qū)動(dòng)啟動(dòng)信號(hào)WDE而生成局部寫驅(qū)動(dòng)啟動(dòng)信號(hào)WDEi的AND門88。
數(shù)據(jù)線譯碼器85只用譯碼電路構(gòu)成，并以上側(cè)塊UB、下側(cè)塊LB與列塊CMB0-CMB3的交叉區(qū)為單位生成數(shù)據(jù)線選擇信號(hào)DBSLi。因而，對(duì)4條全局?jǐn)?shù)據(jù)線的一組生成1個(gè)這種數(shù)據(jù)線選擇信號(hào)DBSLi。
圖21是概略地示出內(nèi)部讀出寫入電路70的對(duì)1條全局?jǐn)?shù)據(jù)線GIOi的結(jié)構(gòu)的圖。該全局?jǐn)?shù)據(jù)線GIOi與上側(cè)全局?jǐn)?shù)據(jù)線GIOU或下側(cè)全局?jǐn)?shù)據(jù)線GIOL相對(duì)應(yīng)。與全局?jǐn)?shù)據(jù)線GIOi對(duì)應(yīng)地設(shè)置前置放大器70p和寫驅(qū)動(dòng)器70w。這些前置放大器70p及寫驅(qū)動(dòng)器70w與內(nèi)部數(shù)據(jù)總線DBi耦合。
前置放大器70p響應(yīng)于局部前置放大器激活信號(hào)PAEi的激活而被激活，對(duì)全局?jǐn)?shù)據(jù)線GIOi上的內(nèi)部讀出數(shù)據(jù)進(jìn)行放大并傳輸?shù)綌?shù)據(jù)線DBi中。
寫驅(qū)動(dòng)器70w響應(yīng)于局部寫驅(qū)動(dòng)啟動(dòng)信號(hào)WDEi的激活而被激活，對(duì)數(shù)據(jù)線DBi上的數(shù)據(jù)進(jìn)行放大并驅(qū)動(dòng)全局?jǐn)?shù)據(jù)線GIOi。全局?jǐn)?shù)據(jù)線GIOi及內(nèi)部數(shù)據(jù)線DBi是互補(bǔ)的信號(hào)線，但為簡(jiǎn)化圖面在圖21中作為單端信號(hào)線示出。
在該內(nèi)部讀出寫入電路70中，以4個(gè)前置放大器或4個(gè)寫驅(qū)動(dòng)器為單位，按照局部前置放大器激活信號(hào)PAEi或局部寫驅(qū)動(dòng)啟動(dòng)信號(hào)WDEi進(jìn)行讀出工作/寫入工作的激活并進(jìn)行內(nèi)部數(shù)據(jù)的傳輸。
如后面將要詳細(xì)說(shuō)明的那樣，也可以按照列地址信號(hào)CA8及ZCA8進(jìn)行內(nèi)部數(shù)據(jù)線DBi的選擇。關(guān)于按照字結(jié)構(gòu)變更內(nèi)部數(shù)據(jù)線與數(shù)據(jù)輸出端的對(duì)應(yīng)關(guān)系的結(jié)構(gòu)將在后面詳細(xì)說(shuō)明。
由上述可知，按照本發(fā)明的實(shí)施例2，在數(shù)據(jù)線譯碼時(shí)根據(jù)更新周期變換行地址位和列地址位，即可不必變更數(shù)據(jù)線譯碼器的電路結(jié)構(gòu)而容易地變更更新周期。由此，就可在MCP中安裝相同結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片并實(shí)現(xiàn)大存儲(chǔ)容量的半導(dǎo)體存儲(chǔ)器。
另外，在上述說(shuō)明中闡述了用2片128兆比特的半導(dǎo)體存儲(chǔ)器芯片實(shí)現(xiàn)具有256兆比特存儲(chǔ)容量的半導(dǎo)體存儲(chǔ)器。然而，這種存儲(chǔ)容量只是一個(gè)例子，同樣，更新周期也只是一個(gè)例子，也可以用其他更新周期及存儲(chǔ)容量的半導(dǎo)體存儲(chǔ)器芯片。
(實(shí)施例3)圖22是概略地示出本發(fā)明實(shí)施例3的半導(dǎo)體存儲(chǔ)器芯片的焊區(qū)配置的圖。在圖22中，半導(dǎo)體存儲(chǔ)器芯片1含有配置了存儲(chǔ)體及外圍控制電路的內(nèi)部電路區(qū)90以及分散配置在該內(nèi)部電路區(qū)90的外圍的DQ焊區(qū)組95a-95d。
沿著該半導(dǎo)體存儲(chǔ)器芯片1相向的兩條邊中的一條邊配置DQ焊區(qū)組95a及95b，沿另一條邊配置DQ焊區(qū)組95c及95d。在這些DQ焊區(qū)組95a-95d中分別配置8個(gè)DQ焊區(qū)即可實(shí)現(xiàn)最大×32位的字結(jié)構(gòu)的字結(jié)構(gòu)。通過(guò)分別與該半導(dǎo)體存儲(chǔ)器芯片1的4個(gè)分區(qū)對(duì)應(yīng)地在其外圍區(qū)配置DQ焊區(qū)組95a-95d，即可用同一焊區(qū)配置與單芯片封裝及多芯片封裝的任一種類型相對(duì)應(yīng)。
圖23是概略地示出與1個(gè)DQ焊區(qū)組相關(guān)部分的結(jié)構(gòu)的圖。在圖23中，DQ焊區(qū)組95包括DQ焊區(qū)DQa-DQn。輸入輸出電路97a-97n與這些DQ焊區(qū)DQa-DQn對(duì)應(yīng)地配置。該DQ焊區(qū)組95中包含的DQ焊區(qū)DQP與輸入輸出電路97a-97n按照半導(dǎo)體存儲(chǔ)器芯片1的字結(jié)構(gòu)有選擇地耦合，使這些輸入輸出電路97a-97n與內(nèi)部的寫入/讀出電路的前置放大器/寫驅(qū)動(dòng)器的耦合關(guān)系不同。然而，即使在字結(jié)構(gòu)不同的情況下可能與該DQ焊區(qū)組95中包含的DQ焊區(qū)DQP進(jìn)行連接的前置放大器/寫驅(qū)動(dòng)器的候選者也要預(yù)先確定。雖然前置放大器/寫驅(qū)動(dòng)器與DQ焊區(qū)DQP的對(duì)應(yīng)關(guān)系因字結(jié)構(gòu)而異，但前置放大器/寫驅(qū)動(dòng)器按照這種字結(jié)構(gòu)與對(duì)應(yīng)的DQ焊區(qū)組中所包含的DQ焊區(qū)DQP有選擇地耦合在一起。
接受對(duì)數(shù)據(jù)輸入輸出端施加掩蔽的掩蔽信號(hào)DQM的DQM焊區(qū)96與該DQ焊區(qū)組9 5對(duì)應(yīng)地配置。按照來(lái)自該DQM焊區(qū)9 6的掩蔽信號(hào)DQM，對(duì)輸入輸出電路97a-97n的數(shù)據(jù)寫入/讀出施加掩蔽。因而，即使在字結(jié)構(gòu)不同的情況下，按照從該DQM焊區(qū)96施加的掩蔽信號(hào)DQM，通過(guò)對(duì)相對(duì)應(yīng)配置的輸入輸出電路97a-97n共同地施加掩蔽可以可靠地對(duì)寫入/讀出數(shù)據(jù)施加掩蔽而與字結(jié)構(gòu)無(wú)關(guān)。該掩蔽信號(hào)DQM也可施加給對(duì)應(yīng)的寫驅(qū)動(dòng)器。如后面將要詳細(xì)說(shuō)明的那樣，通過(guò)唯一地設(shè)定內(nèi)部數(shù)據(jù)總線與數(shù)據(jù)焊區(qū)組的對(duì)應(yīng)關(guān)系即可唯一地設(shè)定對(duì)數(shù)據(jù)焊區(qū)組95配置的寫驅(qū)動(dòng)器組，并能夠按照來(lái)自掩蔽焊區(qū)96的掩蔽信號(hào)對(duì)相應(yīng)的寫驅(qū)動(dòng)器的數(shù)據(jù)寫入施加掩蔽。
圖24是概略地示出本發(fā)明的實(shí)施例3的多芯片封裝安裝時(shí)的半導(dǎo)體電路器件的布局圖。在圖24中，對(duì)于多芯片封裝，由球柵格(凸點(diǎn)球)構(gòu)成的數(shù)據(jù)端子組BGDQ0-BGDQ3被分散地配置在封裝背面的4個(gè)分區(qū)中。
半導(dǎo)體存儲(chǔ)器芯片CHA與半導(dǎo)體存儲(chǔ)器芯片CHB構(gòu)成相互成90°旋轉(zhuǎn)角的層疊結(jié)構(gòu)。
在半導(dǎo)體存儲(chǔ)器芯片CHA中，沿著一條邊配置數(shù)據(jù)焊區(qū)(DQ焊區(qū))DQ0-DQ3和DQ掩蔽焊區(qū)DQM0，以及數(shù)據(jù)焊區(qū)DQ4-DQ7和DQ掩蔽焊區(qū)DQM1，在另一條邊配置數(shù)據(jù)焊區(qū)DQ8-DQ11和DQ掩蔽焊區(qū)DQM2，以及數(shù)據(jù)焊區(qū)DQ12-DQ15和DQ掩蔽焊區(qū)DQM3。
半導(dǎo)體存儲(chǔ)器芯片CHB也與半導(dǎo)體存儲(chǔ)器芯片CHA一樣，沿其一條邊配置數(shù)據(jù)焊區(qū)DQ0-DQ3和DQ掩蔽焊區(qū)DQM0，以及數(shù)據(jù)焊區(qū)DQ4-DQ7和DQ掩蔽焊區(qū)DQM1，同樣，沿其另一條邊配置數(shù)據(jù)焊區(qū)DQ8-DQ11和DQ掩蔽焊區(qū)DQM2，以及數(shù)據(jù)焊區(qū)DQ12-DQ15和DQ掩蔽焊區(qū)DQM3。半導(dǎo)體存儲(chǔ)器芯片CHB與半導(dǎo)體存儲(chǔ)器芯片CHA構(gòu)成相互成90°旋轉(zhuǎn)角的層疊結(jié)構(gòu)。因而，在封裝安裝時(shí)，從平面圖上看到的是沿著該矩形區(qū)的4條邊配置著數(shù)據(jù)焊區(qū)及DQ掩蔽焊區(qū)。半導(dǎo)體存儲(chǔ)器芯片CHA的數(shù)據(jù)焊區(qū)DQ0-DQ3及半導(dǎo)體存儲(chǔ)器芯片CHB的數(shù)據(jù)焊區(qū)DQ4-DQ7與數(shù)據(jù)端子組BGDQ連接，而多芯片封裝(MCP)安裝時(shí)則連接數(shù)據(jù)端子DQ24-DQ31。并且，這些半導(dǎo)體存儲(chǔ)器芯片CHA及CHB的DQ掩蔽焊區(qū)DQM0及DQM1與DQ掩蔽端子BDQM0連接。
半導(dǎo)體存儲(chǔ)器芯片CHA的數(shù)據(jù)端子DQ4-DQ7和半導(dǎo)體存儲(chǔ)器芯片CHB的數(shù)據(jù)端子DQ12-DQ15與球柵格區(qū)BGDQ1的數(shù)據(jù)端子DQ16-DQ23連接，半導(dǎo)體存儲(chǔ)器芯片CHA的DQ掩蔽焊區(qū)DQM1及半導(dǎo)體存儲(chǔ)器芯片CHB的DQ掩蔽焊區(qū)DQM3與該球柵格區(qū)BGDQ1的DQ掩蔽端子BGQM1連接。
半導(dǎo)體存儲(chǔ)器芯片CHA的數(shù)據(jù)焊區(qū)DQ12-DQ15與球柵格區(qū)BGDQ3的數(shù)據(jù)端于連接，同樣，半導(dǎo)體存儲(chǔ)器芯片CHB的數(shù)據(jù)焊區(qū)DQ8-DQ11也與該球柵格區(qū)BGDQ3的數(shù)據(jù)端子連接。該半導(dǎo)體存儲(chǔ)器芯片CHA的DQ掩蔽焊區(qū)DQM3及半導(dǎo)體存儲(chǔ)器芯片CHB的DQ掩蔽焊區(qū)DQM2與包含在該球柵格區(qū)BGDQ3中的DQ掩蔽端子BDQM3相互連接。
因而，在多芯片封裝安裝時(shí)的數(shù)據(jù)端子DQ0-DQ7與半導(dǎo)體存儲(chǔ)器芯片CHA的數(shù)據(jù)焊區(qū)DQ12-DQ15及半導(dǎo)體存儲(chǔ)器芯片CHB的數(shù)據(jù)焊區(qū)DQ8-DQ11連接。
半導(dǎo)體存儲(chǔ)器芯片CHA的數(shù)據(jù)焊區(qū)DQ8-DQ11及半導(dǎo)體存儲(chǔ)器芯片CHB的數(shù)據(jù)焊區(qū)DQ0-DQ3與球柵格區(qū)BGDQ3的數(shù)據(jù)端子DQ8-DQ15連接。
半導(dǎo)體存儲(chǔ)器芯片CHA的DQ掩蔽焊區(qū)DQM2及半導(dǎo)體存儲(chǔ)器芯片CHB的DQ掩蔽焊區(qū)DQM0與球柵格區(qū)BGDQ2中的DQ掩蔽端子BDQM2連接。
如圖24所示，球柵格區(qū)BGDQ0-BGDQ3各自含有8位的數(shù)據(jù)端子。根據(jù)分別給予DQ掩蔽端子BDQM0-BDQM3的DQ掩蔽信號(hào)，該球柵格區(qū)BGDQ0-BGDQ3各自對(duì)對(duì)應(yīng)的數(shù)據(jù)端子的掩蔽進(jìn)行控制，由此，即使在多芯片封裝(MCP)中安裝半導(dǎo)體存儲(chǔ)器芯片CHA及CHB時(shí)也能防止這些半導(dǎo)體存儲(chǔ)器芯片CHA及CHB的數(shù)據(jù)焊區(qū)與MCP的球柵格陣列的數(shù)據(jù)端子進(jìn)行連接時(shí)布線變復(fù)雜，因而能與字結(jié)構(gòu)無(wú)關(guān)地用同樣結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片CHA及CHB很容易地實(shí)現(xiàn)具有2倍存儲(chǔ)容量(具有2倍字結(jié)構(gòu))的半導(dǎo)體電路器件。
也就是說(shuō)，DQ掩蔽焊區(qū)分別與4個(gè)分區(qū)的數(shù)據(jù)焊區(qū)組對(duì)應(yīng)地配置，對(duì)對(duì)應(yīng)的分區(qū)的數(shù)據(jù)輸入輸出施加掩蔽，從而在該半導(dǎo)體存儲(chǔ)器芯片CHA及CHB的字結(jié)構(gòu)為×8位的字結(jié)構(gòu)時(shí)，即使在多芯片封裝中進(jìn)行安裝時(shí)，對(duì)球柵格區(qū)的布線也不會(huì)變復(fù)雜，因而能容易地用2個(gè)×8位的字結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片來(lái)實(shí)現(xiàn)×16位的字結(jié)構(gòu)的被安裝在多芯片封裝中的半導(dǎo)體電路器件。
同樣，也可以用×32位的字結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片CHA及CHB來(lái)實(shí)現(xiàn)×64位的字結(jié)構(gòu)的在多芯片封裝中安裝的半導(dǎo)體電路器件。
圖25是概略地示出在本發(fā)明的實(shí)施例3的多芯片封裝中安裝的半導(dǎo)體存儲(chǔ)器芯片的配置圖。對(duì)于圖25所示的配置，半導(dǎo)體存儲(chǔ)器芯片CHA及CHB相互間以0°旋轉(zhuǎn)角層疊配置。因而，在平面圖上看到的是這些半導(dǎo)體存儲(chǔ)器芯片CHA及CHB的數(shù)據(jù)焊區(qū)DQ0-DQ3、DQ4-DQ7、DQ8-DQ11及DQ12-DQ14與DQ掩蔽焊區(qū)DQM0、DQM1、DQM2及DQM3以0度的旋轉(zhuǎn)角重疊配置。
半導(dǎo)體存儲(chǔ)器芯片CHA及CHB的數(shù)據(jù)焊區(qū)DQ0-DQ3與球柵格區(qū)BGDQ0的數(shù)據(jù)端子DQ20-DQ31連接，DQ掩蔽焊區(qū)DQM0共同地與DQ掩蔽端子BDQM0連接。半導(dǎo)體存儲(chǔ)器芯片CHA及CHB的數(shù)據(jù)焊區(qū)DQ4-DQ7與球柵格區(qū)BGDQ1的數(shù)據(jù)端子MCPDQ16-MCPDQ23連接，DQ掩蔽焊區(qū)DQM1與DQ掩蔽端子BDQM1連接。
半導(dǎo)體存儲(chǔ)器芯片CHA及CHB的數(shù)據(jù)焊區(qū)DQ8-DQ11與球柵格區(qū)BGDQ2的數(shù)據(jù)端子MCPDQ8-MCPDQ15連接，同樣，DQ掩蔽焊區(qū)DQM2與DQ掩蔽端子BDQM2連接。
進(jìn)而，半導(dǎo)體存儲(chǔ)器芯片CHA及CHB的數(shù)據(jù)焊區(qū)DQ12-DQ15與球柵格區(qū)BGDQ3的數(shù)據(jù)端子MCPDQ0-MCPDQ7連接，同樣，DQ掩蔽焊區(qū)DQM3與DQ掩蔽端子BDQM3連接。
因而，如圖25所示，在多芯片封裝中安裝時(shí)，即使在以0度旋轉(zhuǎn)角層疊半導(dǎo)體存儲(chǔ)器芯片CHA及CHB的情況下，通過(guò)分別對(duì)應(yīng)于4個(gè)分區(qū)配置DQ掩蔽焊區(qū)，即可根據(jù)球柵格區(qū)BGDQ0-BGDQ3對(duì)該對(duì)應(yīng)的數(shù)據(jù)輸入焊區(qū)施加掩蔽。
另外，由于布線布局不會(huì)變復(fù)雜，所以把同樣結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片層疊配置就能容易地實(shí)現(xiàn)2倍字結(jié)構(gòu)及存儲(chǔ)容量的在多芯片封裝中安裝的半導(dǎo)體電路器件。
而且，對(duì)于該圖24及圖25所示的在多芯片封裝中安裝的半導(dǎo)體電路器件，數(shù)據(jù)掩蔽按字節(jié)(8位)單位從外部施加。
在將該相同結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片CHA及CHB層疊配置的情況下，下側(cè)的半導(dǎo)體存儲(chǔ)器芯片的焊區(qū)連接凸點(diǎn)球，也可以通過(guò)插入物用該凸點(diǎn)球與多芯片封裝的球柵格連接。這時(shí)，半導(dǎo)體存儲(chǔ)器芯片CHA及CHB的一方面朝上配置，另一方則面朝下配置。
并且，也可以代之以用上側(cè)支撐構(gòu)件在2片層疊的半導(dǎo)體存儲(chǔ)器芯片的焊區(qū)之間形成縫隙，用該縫隙形成鍵合絲。
另外，用其他的連線方法或布線方法也能實(shí)現(xiàn)0度安裝。
如上所述，按照本發(fā)明的實(shí)施例3，與芯片的4個(gè)分區(qū)對(duì)應(yīng)地在外圍區(qū)配置數(shù)據(jù)焊區(qū)即可實(shí)現(xiàn)能在單芯片封裝及多芯片封裝(球柵格封裝)中安裝的半導(dǎo)體存儲(chǔ)器芯片。
而且，通過(guò)分別對(duì)應(yīng)于4個(gè)分區(qū)分配DQ掩蔽信號(hào)，能對(duì)各分區(qū)單位的數(shù)據(jù)輸入輸出施加掩蔽，因而即使在多芯片封裝安裝時(shí)，焊區(qū)與端子間的布線布局也變得容易。
(實(shí)施例4)圖26(A)是概略地示出圖22所示的DQ焊區(qū)組95a-95d中的1個(gè)DQ焊區(qū)組的數(shù)據(jù)焊區(qū)(DQ焊區(qū))的配置。該DQ焊區(qū)組95a-95d具有相同的結(jié)構(gòu)，在圖26(A)中代表性地示出了1個(gè)DQ焊區(qū)組95。
在圖26(A)中，DQ焊區(qū)組95含有8個(gè)數(shù)據(jù)焊區(qū)(DQ焊區(qū))DQP0-DQP7。如圖26(B)所示，在×32位的字結(jié)構(gòu)時(shí)使用該數(shù)據(jù)焊區(qū)組95內(nèi)的全部數(shù)據(jù)焊區(qū)DQP0-DQP7。
另一方面，在×16位的字結(jié)構(gòu)時(shí)使用數(shù)據(jù)焊區(qū)組95內(nèi)的4個(gè)數(shù)據(jù)焊區(qū)。以在圖26(C)中用斜線表示的在所使用的數(shù)據(jù)焊區(qū)之間配置不打算使用的數(shù)據(jù)焊區(qū)(用空白表示)的方式選擇所使用的數(shù)據(jù)焊區(qū)。因而，在×16位的字結(jié)構(gòu)時(shí)是隔一個(gè)使用一個(gè)數(shù)據(jù)焊區(qū)。具體地說(shuō)，在圖26(C)中，使用數(shù)據(jù)焊區(qū)DQP0、DQP2、DQP4、DQP6，而數(shù)據(jù)焊區(qū)DQP1、DQP3、DQP5、DQP7則被維持在不使用狀態(tài)。通過(guò)在該使用的焊區(qū)之間配置不使用的空焊區(qū)的方法可把使用的焊區(qū)間的間隔變長(zhǎng)，從而能夠降低在數(shù)據(jù)輸出時(shí)輸出信號(hào)線間的電容耦合，降低輸出噪聲。
對(duì)于×8位的字結(jié)構(gòu)，如圖26(D)所示，在該DQ焊區(qū)組95中使用兩個(gè)數(shù)據(jù)焊區(qū)。在圖26(D)中用了數(shù)據(jù)焊區(qū)DQP0及DQP4，剩余的數(shù)據(jù)焊區(qū)DQP1-DQP3及DQP5-DQP7被維持在不使用狀態(tài)。
從而，如圖26(C)及(D)所示，當(dāng)數(shù)據(jù)位的數(shù)目在字結(jié)構(gòu)中比在最大字結(jié)構(gòu)中減少、焊區(qū)間存在空焊區(qū)的情況下，在所使用的數(shù)據(jù)焊區(qū)之間存在不使用的數(shù)據(jù)焊區(qū)，并且，使用的數(shù)據(jù)焊區(qū)間的間隔對(duì)所有使用的數(shù)據(jù)焊區(qū)而言都變得相等，從而，通過(guò)選擇使用焊區(qū)可降低信號(hào)線間的電容耦合，相應(yīng)地能降低噪聲(尤其是輸出噪聲)。
圖27是概略地示出按照本發(fā)明實(shí)施例4的數(shù)據(jù)焊區(qū)組的引腳配置的圖。該半導(dǎo)體存儲(chǔ)器的字結(jié)構(gòu)可被設(shè)定為×32位的字結(jié)構(gòu)、×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)的任一種結(jié)構(gòu)。
在圖27中概略地示出了對(duì)于各分區(qū)在各種字結(jié)構(gòu)中的數(shù)據(jù)焊區(qū)的數(shù)據(jù)位的分配情況。
在數(shù)據(jù)焊區(qū)組95a-95d中各自使用8位的數(shù)據(jù)焊區(qū)，實(shí)現(xiàn)總計(jì)為32位的數(shù)據(jù)輸入輸出電路。對(duì)于該×32位的字結(jié)構(gòu)，數(shù)據(jù)位DQ<70>被分配給數(shù)據(jù)焊區(qū)組95a，數(shù)據(jù)位DQ<158>被分配給數(shù)據(jù)焊區(qū)組95b，數(shù)據(jù)位DQ<2316>被分配給數(shù)據(jù)焊區(qū)組95c，數(shù)據(jù)位DQ<3124>分配給數(shù)據(jù)焊區(qū)組95d。
對(duì)于×16位的字結(jié)構(gòu)，數(shù)據(jù)焊區(qū)組95a-95d各自使用4位數(shù)據(jù)焊區(qū)。對(duì)于該×16位的字結(jié)構(gòu)，數(shù)據(jù)位DQ<30>被分配給數(shù)據(jù)焊區(qū)組95a，數(shù)據(jù)位DQ<74>被分配給數(shù)據(jù)焊區(qū)組95b，數(shù)據(jù)位DQ<118>被分配給數(shù)據(jù)焊區(qū)組95c，數(shù)據(jù)位DQ<1512>被分配給數(shù)據(jù)焊區(qū)組95d。
對(duì)于×8位的字結(jié)構(gòu)，數(shù)據(jù)焊區(qū)組95a-95d各自使用2位的數(shù)據(jù)焊區(qū)。數(shù)據(jù)位DQ<10>被分配給數(shù)據(jù)焊區(qū)組95a，數(shù)據(jù)位DQ<32>被分配給數(shù)據(jù)焊區(qū)組95b，數(shù)據(jù)位DQ<54>被分配給數(shù)據(jù)焊區(qū)組95c，數(shù)據(jù)位DQ<76>被分配給數(shù)據(jù)焊區(qū)組95d。
在各種字結(jié)構(gòu)中，即使所使用的數(shù)據(jù)焊區(qū)相同，只要字結(jié)構(gòu)不同，所分配的數(shù)據(jù)位就不同。在圖27中，示出了在各種字結(jié)構(gòu)中分配給數(shù)據(jù)焊區(qū)的數(shù)據(jù)位，從而圖27中也示出了所使用的數(shù)據(jù)焊區(qū)的位置。
因此，對(duì)于×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)，在數(shù)據(jù)焊區(qū)組95a-95d的每一個(gè)中，在所使用的數(shù)據(jù)焊區(qū)之間配置不使用的數(shù)據(jù)焊區(qū)，可使該所使用的數(shù)據(jù)焊區(qū)的間隔變長(zhǎng)，噪聲降低。
圖28是更具體地示出了本發(fā)明的實(shí)施例4的焊區(qū)配置的圖。在圖28中，在半導(dǎo)體存儲(chǔ)器芯片1中與4個(gè)分區(qū)對(duì)應(yīng)地配置數(shù)據(jù)焊區(qū)組95a-95d。在該半導(dǎo)體存儲(chǔ)器芯片1的一條邊的兩端部相向地配置接受電源電壓VDD的電源焊區(qū)PV1及接受接地電壓VSS的接地焊區(qū)PS2。電源焊區(qū)PV2及接地焊區(qū)PS1被配置在這條邊的中央?yún)^(qū)。
接受控制信號(hào)的控制信號(hào)焊區(qū)組99和通過(guò)鍵合選擇指定特定的工作模式的模式選擇焊區(qū)100a被配置在數(shù)據(jù)焊區(qū)組95a與電源焊區(qū)PV2之間。這里，在鍵合選擇中，依賴于鍵合時(shí)鍵合絲的有無(wú)對(duì)特定焊區(qū)的電位進(jìn)行固定，從而設(shè)定例如更新周期及字結(jié)構(gòu)等的工作模式。
接受地址位的地址焊區(qū)組101a和接受時(shí)鐘信號(hào)CLK及時(shí)鐘啟動(dòng)信號(hào)CKE的焊區(qū)被配置在接地焊區(qū)PS1與數(shù)據(jù)焊區(qū)組95b之間。該半導(dǎo)體存儲(chǔ)器芯片1含有與時(shí)鐘信號(hào)CLK同步工作的同步型半導(dǎo)體存儲(chǔ)器作為內(nèi)部電路。在時(shí)鐘啟動(dòng)信號(hào)CKE處于激活狀態(tài)時(shí)，按照時(shí)鐘信號(hào)CLK生成內(nèi)部時(shí)鐘信號(hào)并按照時(shí)鐘信號(hào)進(jìn)行內(nèi)部工作。在時(shí)鐘啟動(dòng)信號(hào)CKE非激活時(shí)不生成內(nèi)部時(shí)鐘信號(hào)，并且也不取入外部信號(hào)，不進(jìn)行新的內(nèi)部工作。
在該半導(dǎo)體存儲(chǔ)器芯片1的另一條邊的兩端相向地配置電源焊區(qū)PV3及接地焊區(qū)PS4，另外，電源焊區(qū)PV4及接地焊區(qū)PS3被配置在中央?yún)^(qū)。模式選擇焊區(qū)100b與電源焊區(qū)PV4相鄰配置。接受地址信號(hào)位的地址焊區(qū)組101c被配置在該模式選擇焊區(qū)組100b與數(shù)據(jù)焊區(qū)組95c之間。同樣，接受地址信號(hào)位的地址焊區(qū)組101b被配置在接地焊區(qū)PS3與數(shù)據(jù)焊區(qū)組95d之間。
在數(shù)據(jù)焊區(qū)組95a-95d的每一個(gè)中，接受輸出專用的電源電壓VddQ的輸出電源焊區(qū)和接受輸出專用的接地電壓VssQ的輸出接地焊區(qū)以相同的形態(tài)被配置在數(shù)據(jù)焊區(qū)之間。在圖28中，為簡(jiǎn)化圖面對(duì)數(shù)據(jù)焊區(qū)組95a中的這些輸出電源焊區(qū)及輸出接地焊區(qū)只標(biāo)以參考符號(hào)。
在×32位的字結(jié)構(gòu)中，接受輸出接地電壓VssQ的輸出接地焊區(qū)PSQ1被配置在接受數(shù)據(jù)位DQ7及DQ6的數(shù)據(jù)焊區(qū)DQP之間；在×32位的字結(jié)構(gòu)中，接受輸出電源電壓VddQ的輸出電源焊區(qū)PVQ1被配置在接受數(shù)據(jù)位DQ5及DQ4的數(shù)據(jù)焊區(qū)DQP之間。在×32位的字結(jié)構(gòu)中，輸出接地焊區(qū)PSQ2被配置在接受數(shù)據(jù)位DQ3及DQ2的數(shù)據(jù)焊區(qū)DQP之間；同樣，在×32位的字結(jié)構(gòu)中，輸出電源焊區(qū)PVQ2被配置在接受數(shù)據(jù)位DQ1及DQ0的數(shù)據(jù)焊區(qū)DQP之間。在該×32位的字結(jié)構(gòu)中，DQ掩蔽焊區(qū)DQMP與接受數(shù)據(jù)位DQ0的數(shù)據(jù)焊區(qū)DQP相鄰配置。
把給予這些輸出電源焊區(qū)PVQ1、PVQ2和輸出接地焊區(qū)PSQ1、PSQ2的輸出電源電壓VddQ及輸出接地電壓VssQ作為工作電源電壓提供給與這些數(shù)據(jù)焊區(qū)DQP對(duì)應(yīng)地配置的輸出緩沖電路。由于輸出緩沖電路能以高速驅(qū)動(dòng)大的負(fù)載，所以其驅(qū)動(dòng)能力非常大，當(dāng)在數(shù)據(jù)輸出時(shí)產(chǎn)生電源噪聲的情況下，有可能產(chǎn)生對(duì)其他內(nèi)部電路的誤工作。為防止該數(shù)據(jù)輸出時(shí)因電源噪聲而產(chǎn)生誤工作，需為這些輸出焊區(qū)專門提供輸出電源電壓VddQ及輸出接地電壓VssQ。
在×16位的字結(jié)構(gòu)中，不使用輸出電源焊區(qū)PVQ2及輸出接地焊區(qū)PSQ2。另一方面，在×8位的字結(jié)構(gòu)中也不使用輸出電源焊區(qū)PVQ1及輸出接地焊區(qū)PSQ1。對(duì)于該被使用的輸出緩沖電路，利用與其對(duì)應(yīng)地配置的接地焊區(qū)及輸出電源焊區(qū)可穩(wěn)定地把工作電源電壓提供給所工作的輸出緩沖電路。
另外，在該圖28所示的數(shù)據(jù)焊區(qū)配置中，所使用的數(shù)據(jù)焊區(qū)相鄰配置。但是，如前面參照?qǐng)D27所說(shuō)明的那樣，在×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中，也可以使用數(shù)據(jù)焊區(qū)，使得在所使用的各數(shù)據(jù)焊區(qū)之間配置不使用的焊區(qū)。
并且，在根據(jù)字結(jié)構(gòu)相間配置數(shù)據(jù)焊區(qū)的情況下，不相間配置輸出電源焊區(qū)及輸出接地焊區(qū)也可被用來(lái)強(qiáng)化所使用的輸出緩沖電路的電源，能保證更穩(wěn)定的數(shù)據(jù)輸出工作。在這種情況下，如為各對(duì)應(yīng)的輸出緩沖器組配置的電源線及輸出接地線在各自的輸出電路中對(duì)應(yīng)于電源焊區(qū)而被分割，則按照字結(jié)構(gòu)信息，通過(guò)連接這些分割電源線，能夠?qū)崿F(xiàn)輸出電源的強(qiáng)化。并且，輸出電源線及輸出接地線也可以對(duì)與各數(shù)據(jù)焊區(qū)區(qū)對(duì)應(yīng)地配置的輸出電路而被共同配置。在這種情況下，與共同的輸出電源線/接地線耦合的電源端子/接地端子的數(shù)目隨字結(jié)構(gòu)而不同(對(duì)于相間使用電源焊區(qū)的場(chǎng)合)。
如上所述，如果按照本發(fā)明的實(shí)施例4，因?yàn)榘凑兆纸Y(jié)構(gòu)在各數(shù)據(jù)焊區(qū)區(qū)以所使用的數(shù)據(jù)焊區(qū)之間配置不使用的數(shù)據(jù)焊區(qū)的方式相間地使用數(shù)據(jù)焊區(qū)，所以能夠加長(zhǎng)使用數(shù)據(jù)焊區(qū)間的距離，從而可降低輸出噪聲。
(實(shí)施例5)圖29是概略地示出了本發(fā)明實(shí)施例5的多位測(cè)試的結(jié)構(gòu)圖。在圖29中概略地示出了×32位的字結(jié)構(gòu)時(shí)輸出多位測(cè)試壓縮結(jié)果的部分的結(jié)構(gòu)。在多位測(cè)試中對(duì)多位的存儲(chǔ)單元同時(shí)進(jìn)行測(cè)試。即，把相同邏輯電平的數(shù)據(jù)同時(shí)寫入多位的存儲(chǔ)單元，在內(nèi)部判斷從多位存儲(chǔ)單元讀出的數(shù)據(jù)的邏輯電平是否相同并向外部輸出判斷結(jié)果。對(duì)多位存儲(chǔ)單元可同時(shí)地進(jìn)行測(cè)試，因而能縮短測(cè)試時(shí)間。
在圖29中，與高位全局?jǐn)?shù)據(jù)線GIOU0-GIOU7對(duì)應(yīng)地設(shè)置前置放大電路110a，與低位全局?jǐn)?shù)據(jù)線GIOL0-GIOL7對(duì)應(yīng)地設(shè)置前置放大電路110b。與高位全局?jǐn)?shù)據(jù)線GIOU8-GIOU15對(duì)應(yīng)地設(shè)置前置放大電路110c，與低位全局?jǐn)?shù)據(jù)線GIOL8-GIOL15對(duì)應(yīng)地設(shè)置前置放大電路110d。各前置放大電路110a-110d均含有8位前置放大器。
在×32位的字結(jié)構(gòu)中，在數(shù)據(jù)讀出時(shí)前置放大電路110a-110d同時(shí)被激活。在×32位的字結(jié)構(gòu)中前置放大電路110a生成與數(shù)據(jù)DQ<70>對(duì)應(yīng)的內(nèi)部數(shù)據(jù)，在×32位的字結(jié)構(gòu)中前置放大電路110b生成與數(shù)據(jù)DQ<2316>對(duì)應(yīng)的內(nèi)部讀出數(shù)據(jù)。在×32位的字結(jié)構(gòu)中前置放大電路110c生成與數(shù)據(jù)DQ<158>對(duì)應(yīng)的內(nèi)部讀出數(shù)據(jù)。在×32位的字結(jié)構(gòu)中前置放大電路110d生成與數(shù)據(jù)位DQ<3120>對(duì)應(yīng)的內(nèi)部讀出數(shù)據(jù)。
為進(jìn)行多位測(cè)試，壓縮電路112a-112d分別對(duì)應(yīng)于這些前置放大電路110a-110d而被設(shè)置。壓縮電路112a-112d的每一個(gè)均對(duì)所給予的8位數(shù)據(jù)的邏輯電平的一致/不一致進(jìn)行檢測(cè)并輸出表示該檢測(cè)結(jié)果的信號(hào)。這些壓縮電路112a-112d例如可用一致檢測(cè)電路或AND電路構(gòu)成。
壓縮電路112a的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DB6傳輸?shù)酵獠繑?shù)據(jù)焊區(qū)DQP6。壓縮電路112b的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DB2傳輸?shù)捷敵鰯?shù)據(jù)焊區(qū)DQP2。壓縮電路112c的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DB9傳輸?shù)綌?shù)據(jù)焊區(qū)DQP9，壓縮電路112d的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DB13傳輸?shù)綌?shù)據(jù)焊區(qū)DQP13。
在×32位的字結(jié)構(gòu)中，數(shù)據(jù)位DQ<6>被輸出到數(shù)據(jù)焊區(qū)DQP6，數(shù)據(jù)位DQ<2>被輸出到數(shù)據(jù)焊區(qū)DQP2，數(shù)據(jù)位DQ<9>被輸出到數(shù)據(jù)焊區(qū)DQP9，數(shù)據(jù)位DQ<13>被輸出到數(shù)據(jù)焊區(qū)DQP13。
在該×32位的字結(jié)構(gòu)的多位測(cè)試中，把對(duì)應(yīng)的8位數(shù)據(jù)壓縮(省并)為1位數(shù)據(jù)后的數(shù)據(jù)被輸出到各自的數(shù)據(jù)焊區(qū)。
因而，在×32位的字結(jié)構(gòu)中，壓縮結(jié)果被輸出到數(shù)據(jù)焊區(qū)DQP6、DQP2、DQP9及DQP13所連接的數(shù)據(jù)引腳端子DQ<6>、DQ<2>、DQ<9>及DQ<13>。
圖30是概略地示出了在×16位的字結(jié)構(gòu)中的壓縮數(shù)據(jù)的輸出部的結(jié)構(gòu)圖。在圖30中，分別與前置放大電路110a-110c對(duì)應(yīng)地設(shè)置了根據(jù)列地址位CA<8>從對(duì)應(yīng)的前置放大器的8位輸出信號(hào)中選擇4位輸出信號(hào)的多路轉(zhuǎn)換器113a-113d以及把多路轉(zhuǎn)換器113a-113d各自的4位輸出信號(hào)壓縮成1位數(shù)據(jù)的壓縮電路114a-114d。壓縮電路114a的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DB6傳輸?shù)綌?shù)據(jù)焊區(qū)DQP6，壓縮電路114b的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DP17傳輸?shù)綌?shù)據(jù)焊區(qū)DQP17。壓縮電路114c的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DB9傳輸?shù)綌?shù)據(jù)焊區(qū)DQP9。壓縮電路114d的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DB27傳輸?shù)綌?shù)據(jù)焊區(qū)DQP27。
在×16位的字結(jié)構(gòu)中，數(shù)據(jù)焊區(qū)DQP6輸出數(shù)據(jù)位DQ<2>，在×16位的字結(jié)構(gòu)中，數(shù)據(jù)焊區(qū)DQP17輸出數(shù)據(jù)位DQ<9>，在×16位的字結(jié)構(gòu)中，數(shù)據(jù)焊區(qū)DQP9輸出數(shù)據(jù)位DQ<6>。在×16位的字結(jié)構(gòu)中，數(shù)據(jù)焊區(qū)DQP27輸出數(shù)據(jù)位DQ<13>。
另外，也可以用下述結(jié)構(gòu)代替該圖30所示的結(jié)構(gòu)壓縮電路114a把輸出信號(hào)傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB4上，壓縮電路114b把該輸出信號(hào)傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB18上，壓縮電路114c把該輸出信號(hào)傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB12上，壓縮電路114d把該輸出信號(hào)傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB26上。這些內(nèi)部數(shù)據(jù)總線DB4、DB18、DB12及DB26分別與各數(shù)據(jù)焊區(qū)DQP4、DQP18、DQP12及DQP26耦合。即使在這種情況下，在×16位的字結(jié)構(gòu)中的輸出數(shù)據(jù)位也是相同的。
圖31是概略地示出×8位的字結(jié)構(gòu)中的多位測(cè)試結(jié)果輸出部的結(jié)構(gòu)圖。在圖31中，設(shè)有分別對(duì)應(yīng)于前置放大電路110a-110d按照列地址位CA<98>分別選擇2位信號(hào)的多路轉(zhuǎn)換器(MUX)115a-115d，以及對(duì)分別來(lái)自多路轉(zhuǎn)換器115a-115d的2位數(shù)據(jù)進(jìn)行壓縮的壓縮電路116a-116d。
壓縮電路116a的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DB1傳輸?shù)綌?shù)據(jù)焊區(qū)DQP1，壓縮電路116b的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DB22傳輸?shù)綌?shù)據(jù)焊區(qū)DQP22。壓縮電路116c的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DB14傳輸?shù)綌?shù)據(jù)焊區(qū)DQP14，壓縮電路116d的輸出信號(hào)通過(guò)內(nèi)部數(shù)據(jù)總線DB25傳輸?shù)綌?shù)據(jù)焊區(qū)DQP25。在×8位的字結(jié)構(gòu)中，數(shù)據(jù)位DQ<0>被輸出到數(shù)據(jù)焊區(qū)DQP1，數(shù)據(jù)位DQ<4>被輸出到數(shù)據(jù)焊區(qū)DQP22，數(shù)據(jù)位DQ<2>被輸出到數(shù)據(jù)焊區(qū)DQP14，數(shù)據(jù)位DQ<6>被輸出到數(shù)據(jù)焊區(qū)DQP25。
另外，在圖31所示的結(jié)構(gòu)中，也可以把壓縮電路116a的輸出信號(hào)傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB6上，把壓縮電路116b的輸出信號(hào)傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB20上，把壓縮電路116c的輸出信號(hào)傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB14上，把壓縮電路116d的輸出信號(hào)傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB28上。在利用這些內(nèi)部數(shù)據(jù)總線DB6、DB20、DB14及DB28時(shí)，數(shù)據(jù)位DQ<1>、DQ<5>、DQ<3>及DQ<7>被輸出到對(duì)應(yīng)的數(shù)據(jù)焊區(qū)。
如圖29至圖31所示，在×32位的字結(jié)構(gòu)、×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中，輸出壓縮結(jié)果的焊區(qū)(內(nèi)部數(shù)據(jù)線)不同。因而，壓縮電路112a-112d、114a-114d及116a-116d各自驅(qū)動(dòng)的數(shù)據(jù)總線變得不同。從而可分散數(shù)據(jù)總線的負(fù)荷而使各內(nèi)部數(shù)據(jù)總線的負(fù)荷均勻。由于使各內(nèi)部數(shù)據(jù)線的負(fù)荷均勻，所以能使各內(nèi)部數(shù)據(jù)線在數(shù)據(jù)傳輸時(shí)的傳輸特性相同，在通常工作模式中能以高速傳輸內(nèi)部數(shù)據(jù)并能實(shí)現(xiàn)高速存取。
圖32是示出了本發(fā)明實(shí)施例5中的數(shù)據(jù)焊區(qū)與在各字結(jié)構(gòu)中的輸出數(shù)據(jù)焊區(qū)的對(duì)應(yīng)關(guān)系的圖。在圖32中，示出了在各數(shù)據(jù)焊區(qū)區(qū)中的數(shù)據(jù)焊區(qū)與在各字結(jié)構(gòu)中的數(shù)據(jù)焊區(qū)的關(guān)系。
在×32位的字結(jié)構(gòu)中，使用全部數(shù)據(jù)焊區(qū)并輸出32位數(shù)據(jù)DQ<310>。在×16位的字結(jié)構(gòu)中，在各該數(shù)據(jù)焊區(qū)組95a-95d中使用隔一個(gè)的數(shù)據(jù)焊區(qū)并輸出數(shù)據(jù)位DQ<150>。在×8位的字結(jié)構(gòu)中，在該數(shù)據(jù)焊區(qū)組區(qū)95a-95d，分別使用兩個(gè)數(shù)據(jù)焊區(qū)并輸出數(shù)據(jù)位DQ<70>。
即使所使用的數(shù)據(jù)焊區(qū)相同，所分配的數(shù)據(jù)焊區(qū)也會(huì)隨字結(jié)構(gòu)而不同。根據(jù)字結(jié)構(gòu)塊定內(nèi)部數(shù)據(jù)總線與寫入/讀出電路(前置放大器/寫驅(qū)動(dòng)器)的連接以及內(nèi)部數(shù)據(jù)總線與數(shù)據(jù)焊區(qū)的連接。
在×32位的字結(jié)構(gòu)中，如符號(hào)×32-MBT所示，在數(shù)據(jù)焊區(qū)組區(qū)95a及95b中，把壓縮結(jié)果輸出到分別輸入輸出數(shù)據(jù)位DQ<2>、DQ<6>、DQ<9>及DQ<13>的數(shù)據(jù)的焊區(qū)上。
在×16位的字結(jié)構(gòu)(×16-MBT)中，壓縮結(jié)果被輸出到數(shù)據(jù)焊區(qū)DQP4、DQP12、DQP18及DQP26。因而，在×16位的字結(jié)構(gòu)中，壓縮結(jié)果數(shù)據(jù)被輸出到與×16位的字結(jié)構(gòu)中的數(shù)據(jù)位DQ<2>、DQ<6>、DQ<9>及DQ<13>相對(duì)應(yīng)的數(shù)據(jù)焊區(qū)。
在×8位的字結(jié)構(gòu)中，壓縮結(jié)果分別被輸出到數(shù)據(jù)焊區(qū)DQP2、DQP14、DQP20及DQP28。在×8位的字結(jié)構(gòu)中，將數(shù)據(jù)位DQ<1>、DQ<3>、DQ<5>及DQ<7>輸出到這些數(shù)據(jù)焊區(qū)。
該圖32所示的數(shù)據(jù)焊區(qū)與壓縮結(jié)果輸出焊區(qū)的對(duì)應(yīng)關(guān)系相當(dāng)于圖30及圖31中括號(hào)內(nèi)所示的與內(nèi)部數(shù)據(jù)總線及數(shù)據(jù)焊區(qū)的對(duì)應(yīng)關(guān)系。對(duì)于實(shí)現(xiàn)該圖30及圖31中所示的內(nèi)部數(shù)據(jù)總線與數(shù)據(jù)焊區(qū)的對(duì)應(yīng)關(guān)系用的焊區(qū)與內(nèi)部數(shù)據(jù)總線的連接將在后面詳細(xì)說(shuō)明。對(duì)于任何結(jié)構(gòu)，壓縮結(jié)果被輸出到相互不同的內(nèi)部數(shù)據(jù)總線(不同的數(shù)據(jù)焊區(qū))中，均可使各內(nèi)部數(shù)據(jù)總線的負(fù)荷均勻。
如上所述，按照本發(fā)明的實(shí)施例5，以按照各種字結(jié)構(gòu)把壓縮結(jié)果輸出到不同的內(nèi)部數(shù)據(jù)總線(不同的數(shù)據(jù)焊區(qū))的方式進(jìn)行構(gòu)成就能使各內(nèi)部數(shù)據(jù)總線的負(fù)荷均勻并使內(nèi)部數(shù)據(jù)總線的數(shù)據(jù)傳輸速度相同，從而可實(shí)現(xiàn)高速存取。
(實(shí)施例6)圖33是概略地示出了本發(fā)明實(shí)施例6的半導(dǎo)體存儲(chǔ)器芯片的結(jié)構(gòu)圖。在圖33中，半導(dǎo)體存儲(chǔ)器芯片1含有分別構(gòu)成存儲(chǔ)體A-D的存儲(chǔ)體存儲(chǔ)器陣列50a-50d。該存儲(chǔ)體存儲(chǔ)器陣列50a-50d的每一個(gè)都按照列地址位CA<8>被分割為4個(gè)列塊。在圖33中示出了用存儲(chǔ)體存儲(chǔ)器陣列50a中的列地址信號(hào)CA8及ZCA8產(chǎn)生的列塊。分別對(duì)應(yīng)于這些存儲(chǔ)體存儲(chǔ)器陣列50a-50d配置兩列前置放大器(PA)組。在圖33中，示出了對(duì)應(yīng)于存儲(chǔ)體存儲(chǔ)器陣列50a而配置的前置放大電路110a-110d及對(duì)應(yīng)于存儲(chǔ)體存儲(chǔ)器陣列50b而配置的前置放大電路110a-110d。這些前置放大電路110a-110d與圖29至圖31所示的前置放大電路110a-110d相同。
前置放大電路110a及110c相對(duì)于存儲(chǔ)體存儲(chǔ)器陣列50a呈一條直線配置，同樣，前置放大電路110b及110d相對(duì)于存儲(chǔ)體存儲(chǔ)器陣列50a也呈一條直線配置。存儲(chǔ)體存儲(chǔ)器陣列50b的內(nèi)部結(jié)構(gòu)將在后面進(jìn)行詳細(xì)說(shuō)明，但因?yàn)槠鋬?nèi)部數(shù)據(jù)位的構(gòu)圖與存儲(chǔ)體存儲(chǔ)器陣列50a不同，所以前置放大電路110a及110b之對(duì)存儲(chǔ)體存儲(chǔ)器陣列50b與前置放大電路110a及110b之對(duì)存儲(chǔ)體存儲(chǔ)器陣列50a呈點(diǎn)對(duì)稱配置，前置放大電路110c及110d之對(duì)存儲(chǔ)體存儲(chǔ)器陣列50b與前置放大電路110c及110d之對(duì)存儲(chǔ)體存儲(chǔ)器陣列50a也呈點(diǎn)對(duì)稱配置。
在這些存儲(chǔ)體存儲(chǔ)器陣列50a及50c與存儲(chǔ)體存儲(chǔ)器陣列50b及50d之間的區(qū)域配置16位數(shù)據(jù)總線DBB0及DBB1。這些16位數(shù)據(jù)總線DBB0及DBB1，在涉及存儲(chǔ)體存儲(chǔ)器陣列50a及50b的行方向的中央?yún)^(qū)域CETA具有交叉區(qū)域，同樣，在涉及存儲(chǔ)體存儲(chǔ)器陣列50c及50d的行方向的中央?yún)^(qū)域CETB也具有交叉區(qū)域，這些交叉區(qū)域的位置可以互換。
16位數(shù)據(jù)總線DBB0含有8位數(shù)據(jù)總線DB<158>及DB<3124>，16位數(shù)據(jù)總線DBB1含有8位數(shù)據(jù)總線DB<2316>及DB<70>。在該中央?yún)^(qū)CETA及CETB，這些數(shù)據(jù)總線DBB0及DBB1具有交叉區(qū)域，由此，在4存儲(chǔ)體結(jié)構(gòu)中可對(duì)各存儲(chǔ)體耦合32位數(shù)據(jù)總線，并能把數(shù)據(jù)位的輸出位置分割為4個(gè)分區(qū)。
與存儲(chǔ)體存儲(chǔ)器陣列50a相鄰地在Y方向延伸配置8位數(shù)據(jù)總線DB<70>，并且，與存儲(chǔ)體存儲(chǔ)器陣列50b相鄰地在Y方向延伸配置8位數(shù)據(jù)總線DB<158>。
同樣，與存儲(chǔ)體存儲(chǔ)器陣列50c相鄰地在Y方向延伸配置8位數(shù)據(jù)總線DB<2316>，并且，與存儲(chǔ)體存儲(chǔ)器陣列50d相鄰地在Y方向延伸配置8位數(shù)據(jù)總線DB<3124>。8位數(shù)據(jù)總線DB<70>、DB<158>、DB<2316>及DB<3124>各自的布線長(zhǎng)度相同，負(fù)載也相同。因而，能夠使數(shù)據(jù)總線的負(fù)載相同并能用同樣的傳輸速度傳輸數(shù)據(jù)位。
尤其是，通過(guò)把這些內(nèi)部數(shù)據(jù)總線DBB0及DBB1對(duì)存儲(chǔ)體存儲(chǔ)器陣列的4個(gè)分區(qū)的分割線對(duì)稱地配置，可使8位數(shù)據(jù)總線DB<70>、DB<158>、DB<2316>及DB<3124>的布線長(zhǎng)度相同，并可容易地使布線的負(fù)荷相同。從而，能以相同的時(shí)序向分散配置在4個(gè)分區(qū)的數(shù)據(jù)焊區(qū)傳輸數(shù)據(jù)而與選擇存儲(chǔ)體的位置無(wú)關(guān)。
并且，在該中央?yún)^(qū)CETA及CETB通過(guò)使16位數(shù)據(jù)總線DBB0及DBB1交叉，能夠從1個(gè)存儲(chǔ)體向分散配置在4個(gè)分區(qū)的數(shù)據(jù)焊區(qū)傳輸數(shù)據(jù)位而與字結(jié)構(gòu)無(wú)關(guān)。并且，可以按照其交叉結(jié)構(gòu)把16位數(shù)據(jù)總線DBB0及DBB1配置在前置放大電路之間的區(qū)域。
而且，可在這些16位數(shù)據(jù)總線DBB0及DBB1之間配置外圍電路形成區(qū)PH，與在存儲(chǔ)體存儲(chǔ)器陣列50a及50c與50b及50d之間的區(qū)域沿著X方向使16位數(shù)據(jù)總線DBB0及DBB1線性地延伸的結(jié)構(gòu)相比，外圍電路的布局變得較為容易。
圖34是概略地示出了8位內(nèi)部數(shù)據(jù)總線線DB<70>及DB<158>的內(nèi)部數(shù)據(jù)總線的配置圖。如圖34所示，內(nèi)部數(shù)據(jù)總線DB<70>及DB<158>的內(nèi)部數(shù)據(jù)總線含有互補(bǔ)的數(shù)據(jù)總線線DB<i>及/DB<i>。在×32位的字結(jié)構(gòu)中，內(nèi)部數(shù)據(jù)總線線DB<70>及DB<158>的各內(nèi)部數(shù)據(jù)總線線分別用于傳輸內(nèi)部數(shù)據(jù)位DB<70>及DB<158>。
在×16位的字結(jié)構(gòu)中，該內(nèi)部數(shù)據(jù)總線DB<70>中相間設(shè)置的內(nèi)部數(shù)據(jù)總線線，即偶數(shù)內(nèi)部數(shù)據(jù)總線線DB<2j>及/DB<2j>用于傳輸內(nèi)部數(shù)據(jù)位。奇數(shù)內(nèi)部數(shù)據(jù)總線線DB<2j+1>及/DB<2j+1>被設(shè)定為接地電壓gnd。
此外，在×8位的字結(jié)構(gòu)中，數(shù)據(jù)總線DB<6>和DB<1>、/DB<1>用于傳輸數(shù)據(jù)位DQ<1>、/DQ<1>和數(shù)據(jù)位DQ<0>、/DQ<0>。另一方面，在數(shù)據(jù)總線DB<158>中，使用數(shù)據(jù)總線線DB<9>、/DB<9>和數(shù)據(jù)總線線DB<14>、/DB<14>。
以2位的內(nèi)部數(shù)據(jù)線為一組，將另一內(nèi)部數(shù)據(jù)總線線夾在其間來(lái)相互配置內(nèi)部數(shù)據(jù)總線。即，例如內(nèi)部數(shù)據(jù)總線線DB<6>、/DB<6>與DB<7>、/DB<7>交互地配置。
并且，這些內(nèi)部數(shù)據(jù)總線被配置成具有交叉部的扭曲結(jié)構(gòu)。在圖34中，在交叉部TWA及TWC中奇數(shù)內(nèi)部數(shù)據(jù)總線線具有交叉部，在交叉部TWB，偶數(shù)內(nèi)部數(shù)據(jù)總線線具有交叉部。由于具有這種扭曲結(jié)構(gòu)，能夠減少內(nèi)部數(shù)據(jù)總線線的耦合電容，同樣，通過(guò)交互地配置互補(bǔ)的內(nèi)部數(shù)據(jù)總線線，能使各內(nèi)部數(shù)據(jù)總線線中產(chǎn)生同相的噪聲，從而使噪聲相互抵消。
如上所述，在×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中，不使用的內(nèi)部數(shù)據(jù)總線線維持在接地電壓gnd上，并對(duì)所使用的內(nèi)部數(shù)據(jù)總線線具有屏蔽布線的功能，在傳輸數(shù)據(jù)時(shí)能抑制噪聲的發(fā)生，并能準(zhǔn)確地把傳輸數(shù)據(jù)用作內(nèi)部數(shù)據(jù)。尤其是，內(nèi)部讀出數(shù)據(jù)即使是小振幅的信號(hào)也不會(huì)受噪聲的影響而能準(zhǔn)確地高速傳輸內(nèi)部讀出數(shù)據(jù)。
圖35是概略地示出×32位的字結(jié)構(gòu)時(shí)的一個(gè)存儲(chǔ)體存儲(chǔ)器陣列的一半?yún)^(qū)域的子存儲(chǔ)體存儲(chǔ)器陣列50aa與內(nèi)部數(shù)據(jù)總線的連接的圖。在圖35中，子存儲(chǔ)體存儲(chǔ)器陣列50aa含有子存儲(chǔ)器塊MBUA、MBLA、MBUB、MBLB。
當(dāng)列地址信號(hào)CA9為“0”時(shí)指定子存儲(chǔ)器塊MBUB及MBUA，當(dāng)列地址信號(hào)CA9為“1”時(shí)指定子存儲(chǔ)器塊MBLA及MBLB，當(dāng)列地址信號(hào)CA8為“1”時(shí)指定子存儲(chǔ)器塊MBUA及MBLA，當(dāng)列地址信號(hào)CA8為“0”時(shí)指定子存儲(chǔ)器塊MBUB及MBLB。
這些子存儲(chǔ)器塊MBUA、MBLA、MBUB、MBLB各自按照列選擇信號(hào)同時(shí)地選擇4位的存儲(chǔ)單元。
在×32位的字結(jié)構(gòu)中，列地址信號(hào)CA8被設(shè)定為省并狀態(tài)，相對(duì)于列地址位CA<8>，列地址信號(hào)CA8及ZCA8均被設(shè)定為“1”的狀態(tài)。因而，在子存儲(chǔ)體存儲(chǔ)器陣列50aa中選擇全部子存儲(chǔ)器塊，子存儲(chǔ)器塊MBUA及MBLA的8位存儲(chǔ)單元與內(nèi)部數(shù)據(jù)總線DB<70>并列耦合，子存儲(chǔ)器塊MBUB及MBLB的8位存儲(chǔ)單元與內(nèi)部數(shù)據(jù)總線DB<2316>并列連接。
圖36概略地示出了×16位的字結(jié)構(gòu)中的子存儲(chǔ)器塊的選擇存儲(chǔ)單元與內(nèi)部數(shù)據(jù)總線的連接。在圖36中，存儲(chǔ)體存儲(chǔ)器陣列50aa按照列地址位CA8被分割為2個(gè)列塊。按照列地址信號(hào)CA8，相對(duì)于這兩個(gè)列塊設(shè)置選擇一個(gè)列塊的多路轉(zhuǎn)換器(MUX)120。在列地址信號(hào)CA8為“1”時(shí)多路轉(zhuǎn)換器(MUX)120選擇子存儲(chǔ)器塊MBUA及MBLA，在列地址信號(hào)CA8為“0”時(shí)選擇子存儲(chǔ)器塊MBUB及MBLB。
在由多路轉(zhuǎn)換器120選擇的8位存儲(chǔ)單元數(shù)據(jù)中，子存儲(chǔ)器塊MBU的4位與內(nèi)部數(shù)據(jù)總線DB<70>的偶數(shù)數(shù)據(jù)線耦合，子存儲(chǔ)器塊MBL的4位數(shù)據(jù)與內(nèi)部數(shù)據(jù)總線DB<2316>的奇數(shù)數(shù)據(jù)線耦合。
MOS晶體管TXUA及TXUB分別相對(duì)于這些內(nèi)部數(shù)據(jù)總線DB<70>及DB<2316>設(shè)置，在×16位結(jié)構(gòu)指示信號(hào)MX16激活時(shí)導(dǎo)通并把不使用的內(nèi)部數(shù)據(jù)總線線驅(qū)動(dòng)到接地電壓電平。從而，MOS晶體管TXUA把內(nèi)部數(shù)據(jù)總線DB<70>中的在×16位的字結(jié)構(gòu)中不使用的奇數(shù)數(shù)據(jù)線DB1、DB3、DB5及DB7驅(qū)動(dòng)到接地電壓電平。同樣，在內(nèi)部數(shù)據(jù)總線DB<2316>中該MOS晶體管TXUB把不使用的奇數(shù)內(nèi)部數(shù)據(jù)線DB23、DB21、DB19及DB17維持在接地電壓電平。
因而，在該圖36所示的結(jié)構(gòu)中，對(duì)于數(shù)據(jù)總線DB<70>傳輸來(lái)自上側(cè)子存儲(chǔ)器塊MBUA及MBUB的4位數(shù)據(jù)而對(duì)于內(nèi)部數(shù)據(jù)總線DB<2316>則傳輸來(lái)自下側(cè)子存儲(chǔ)器塊MBLA及MBLB的4位數(shù)據(jù)。在該內(nèi)部數(shù)據(jù)總線DB<2316>中，對(duì)于偶數(shù)數(shù)據(jù)線并列傳輸4位數(shù)據(jù)并由MOS晶體管TXUB把不使用的內(nèi)部數(shù)據(jù)線固定在接地電壓電平。
圖37是概略地示出了×8位的字結(jié)構(gòu)中的子存儲(chǔ)器塊的選擇存儲(chǔ)單元與內(nèi)部數(shù)據(jù)總線的耦合的圖。在圖37中，設(shè)置有根據(jù)列地址信號(hào)CA9選擇上側(cè)子存儲(chǔ)器塊MBUA、MBUB和下側(cè)子存儲(chǔ)器塊MBLA、MBLB中的一方的多路轉(zhuǎn)換器122以及根據(jù)列地址信號(hào)CA8從來(lái)自多路轉(zhuǎn)換器(MUX)122的8位數(shù)據(jù)中生成4位數(shù)據(jù)的多路轉(zhuǎn)換器124。
多路轉(zhuǎn)換器122根據(jù)列地址信號(hào)CA9選擇上側(cè)子存儲(chǔ)器塊及下側(cè)子存儲(chǔ)器塊中的一方的8位數(shù)據(jù)，多路轉(zhuǎn)換器124根據(jù)列地址信號(hào)CA8選擇2個(gè)列塊的一方的列塊。
由多路轉(zhuǎn)換器(MUX)124選擇的4位數(shù)據(jù)中的2位數(shù)據(jù)被傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB<70>的內(nèi)部數(shù)據(jù)線DB1及DB6，剩余的2位數(shù)據(jù)被傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB<2316>的內(nèi)部數(shù)據(jù)線DB22及DB17。也可以代之以下述結(jié)構(gòu)在內(nèi)部數(shù)據(jù)總線DB<70>中把2位數(shù)據(jù)并列地傳輸?shù)絻?nèi)部數(shù)據(jù)線DB2及DB6，并且在內(nèi)部數(shù)據(jù)總線DB<2316>中把2位數(shù)據(jù)傳輸?shù)絻?nèi)部數(shù)據(jù)線DB16及DB20中。
對(duì)于這些內(nèi)部數(shù)據(jù)總線DB<70>及DB<2316>中不使用的內(nèi)部數(shù)據(jù)線，設(shè)置根據(jù)8位結(jié)構(gòu)指示信號(hào)MX8而導(dǎo)通并在導(dǎo)通時(shí)傳輸接地電壓的MOS晶體管TXUC及TXUB。
對(duì)于圖37所示的結(jié)構(gòu)，由多路轉(zhuǎn)換器122及124選擇子存儲(chǔ)器塊MBUA、MBUB、MBLA及MBLB中的1個(gè)子存儲(chǔ)器塊，把該被選擇的子存儲(chǔ)器塊的4位數(shù)據(jù)分割為2位數(shù)據(jù)并分別將其傳輸?shù)脚c內(nèi)部數(shù)據(jù)總線DB<70>對(duì)應(yīng)的內(nèi)部數(shù)據(jù)總線線中及與內(nèi)部數(shù)據(jù)總線DB<2316>對(duì)應(yīng)的內(nèi)部數(shù)據(jù)總線線中。由MOS晶體管TXUC及TXUB將不使用的內(nèi)部數(shù)據(jù)總線線維持為接地電壓電平。
根據(jù)該圖35至圖37所示的列地址信號(hào)的分配情況，可以隨著字結(jié)構(gòu)的變化用多路轉(zhuǎn)換器切換內(nèi)部數(shù)據(jù)總線與子存儲(chǔ)器塊(前置放大器/讀驅(qū)動(dòng)器)的連接路徑從而實(shí)現(xiàn)×32位的字結(jié)構(gòu)、×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)。在這種情況下，對(duì)于一個(gè)子存儲(chǔ)器塊，選擇存儲(chǔ)單元與內(nèi)部數(shù)據(jù)總線的構(gòu)圖因字結(jié)構(gòu)而異。然而，可根據(jù)各字結(jié)構(gòu)準(zhǔn)確地變換選擇存儲(chǔ)單元與內(nèi)部數(shù)據(jù)總線的耦合并把不使用的內(nèi)部數(shù)據(jù)總線線固定在接地電壓電平。
(變例)圖38是示出本發(fā)明的實(shí)施例6的子存儲(chǔ)器塊與列地址位的分配的變例的圖。在圖38中，1個(gè)存儲(chǔ)體子存儲(chǔ)器陣列50aa沿著行方向被分割為4個(gè)子列塊SCBK0-SCBK3。子列塊SCBK0-SCBK3各自含有與上側(cè)全局?jǐn)?shù)據(jù)線及下側(cè)全局?jǐn)?shù)據(jù)線連接的上側(cè)子存儲(chǔ)器塊UB及下側(cè)子存儲(chǔ)器塊LB。
對(duì)于這些上側(cè)子存儲(chǔ)器塊UB及下側(cè)子存儲(chǔ)器塊LB不分配列地址。子列塊SCBK0及SCBK1由列地址信號(hào)CA8＝“0”指定，對(duì)于子列塊SCBK2及SCBK3分配列地址信號(hào)CA8＝“1”。對(duì)于子列塊SCBK0及SCBK2分配列地址信號(hào)CA9＝“0”，同樣，對(duì)于子列塊SCBK1及SCBK3分配列地址信號(hào)CA9＝“1”。
即，對(duì)于該圖38所示的列地址位的分配，列地址信號(hào)CA8及CA9用于列塊的分割，對(duì)于上側(cè)子存儲(chǔ)器塊及下側(cè)子存儲(chǔ)器塊可同時(shí)進(jìn)行存取。對(duì)于該存儲(chǔ)器陣列50aa分配內(nèi)部數(shù)據(jù)總線DB<70>及DB<2316>。
圖39是概略地示出對(duì)圖38所示的存儲(chǔ)體子存儲(chǔ)器陣列50aa的上側(cè)塊UB配置的上側(cè)全局?jǐn)?shù)據(jù)線GIOU0-GIOU7的數(shù)據(jù)的寫入/讀出部的結(jié)構(gòu)。在列地址信號(hào)CA8為“0”時(shí)選擇上側(cè)全局?jǐn)?shù)據(jù)線GIOU0-GIOU3，在列地址信號(hào)CA8為“1”時(shí)指定上側(cè)全局?jǐn)?shù)據(jù)線GIOU4-GIOU7。
在列地址信號(hào)CA9為“0”時(shí)指定全局?jǐn)?shù)據(jù)線GIOU0、GIOU1、GIOU4及GIOU5，在列地址信號(hào)CA9為“1”時(shí)指定上側(cè)全局?jǐn)?shù)據(jù)線GIOU2、GIOU3、GIOU6及GIOU7。
前置放大器/寫驅(qū)動(dòng)器(P/W)PW0-PW7分別與上側(cè)全局?jǐn)?shù)據(jù)線GIOU0-GIOU7的每一個(gè)對(duì)應(yīng)地配置。這些前置放大器/寫驅(qū)動(dòng)器PW0-PW7與字結(jié)構(gòu)無(wú)關(guān)地同時(shí)被激活。
內(nèi)部數(shù)據(jù)線DB0-DB7對(duì)上側(cè)全局?jǐn)?shù)據(jù)線GIOU0-GIOU7配置。內(nèi)部數(shù)據(jù)線DB0-DB7與圖38所示的內(nèi)部數(shù)據(jù)總線DB<70>相對(duì)應(yīng)。
32位結(jié)構(gòu)指示信號(hào)MX32激活時(shí)導(dǎo)通的開(kāi)關(guān)電路(SW)SW0-SW7分別與前置放大器/寫驅(qū)動(dòng)器PW0-PW7相對(duì)應(yīng)而配置。這些開(kāi)關(guān)電路SW0-SW7導(dǎo)通時(shí)將對(duì)應(yīng)的前置放大器/寫驅(qū)動(dòng)器PW0-PW7分別與內(nèi)部數(shù)據(jù)總線DB0-DB7耦合。
為實(shí)現(xiàn)×16位的字結(jié)構(gòu)，設(shè)置了激活時(shí)按照列地址信號(hào)CA8進(jìn)行選擇工作的多路轉(zhuǎn)換器(MUX)130a-130d，以及與這些多路轉(zhuǎn)換器130a-130d相對(duì)應(yīng)而設(shè)置的、在×8位結(jié)構(gòu)指示信號(hào)MX8激活時(shí)成為非導(dǎo)通狀態(tài)的開(kāi)關(guān)電路131a-131d。在導(dǎo)通時(shí)，開(kāi)關(guān)電路131a使多路轉(zhuǎn)換器130a與內(nèi)部數(shù)據(jù)總線DB0耦合，開(kāi)關(guān)電路131b使多路轉(zhuǎn)換器130b與內(nèi)部數(shù)據(jù)總線DB2耦合，開(kāi)關(guān)電路131c使多路轉(zhuǎn)換器130c與內(nèi)部數(shù)據(jù)總線DB4耦合，開(kāi)關(guān)電路131d使多路轉(zhuǎn)換器130d與內(nèi)部數(shù)據(jù)總線DB6耦合。
接受16位結(jié)構(gòu)指示信號(hào)MX16和8位結(jié)構(gòu)指示信號(hào)MX8的OR電路133的輸出信號(hào)作為激活控制信號(hào)共同供給這些多路轉(zhuǎn)換器130a-130d。該OR電路133的輸出信號(hào)為激活狀態(tài)時(shí)多路轉(zhuǎn)換器130a-130d根據(jù)列地址信號(hào)CA8進(jìn)行選擇工作。
OR電路133的輸出信號(hào)為非激活狀態(tài)(L電平)時(shí)多路轉(zhuǎn)換器130a-130d維持非導(dǎo)通狀態(tài)。OR電路133的輸出信號(hào)在激活狀態(tài)時(shí)進(jìn)行數(shù)據(jù)線的選擇工作。多路轉(zhuǎn)換器130a選擇前置放大器/寫驅(qū)動(dòng)器PW0及PW7中的一方，多路轉(zhuǎn)換器130b選擇前置放大器/寫驅(qū)動(dòng)器PW2及PW5中的一方，多路轉(zhuǎn)換器130c選擇前置放大器/寫驅(qū)動(dòng)器PW3及PW4中的一方，多路轉(zhuǎn)換器130d選擇前置放大器/寫驅(qū)動(dòng)器PW1及PW6中的一方。
在多路轉(zhuǎn)換器130a-130d與內(nèi)部數(shù)據(jù)總線DB0、DB2、DB4及DB6之間配置了在8位結(jié)構(gòu)指示信號(hào)MX8激活時(shí)成為非導(dǎo)通狀態(tài)的開(kāi)關(guān)電路131a-131d，并且，在前置放大器/寫驅(qū)動(dòng)器PW0-PW7與內(nèi)部數(shù)據(jù)線DB0-DB7之間設(shè)置了在32位結(jié)構(gòu)指示信號(hào)MX32激活時(shí)導(dǎo)通的開(kāi)關(guān)電路SW0-SW7。
在×16位的字結(jié)構(gòu)中，前置放大器/寫驅(qū)動(dòng)器PW0與PW7中的一方通過(guò)多路轉(zhuǎn)換器130a-130d及開(kāi)關(guān)電路131a-131d與內(nèi)部數(shù)據(jù)總線線DB0耦合，前置放大器/寫驅(qū)動(dòng)器PW2與PW5中的一方通過(guò)多路轉(zhuǎn)換器130b與內(nèi)部數(shù)據(jù)總線線DB2耦合，前置放大器/寫驅(qū)動(dòng)器PW3與PW4中的一方通過(guò)多路轉(zhuǎn)換器130c與內(nèi)部數(shù)據(jù)總線線DB4耦合，前置放大器/寫驅(qū)動(dòng)器PW1與PW6中的一方通過(guò)多路轉(zhuǎn)換器130d與內(nèi)部數(shù)據(jù)總線線DB6耦合。
為實(shí)現(xiàn)×8位的字結(jié)構(gòu)，設(shè)置了根據(jù)列地址信號(hào)CA9選擇多路轉(zhuǎn)換器130a及130b的輸出信號(hào)并與內(nèi)部數(shù)據(jù)總線DB1連接的多路轉(zhuǎn)換器132a，以及根據(jù)列地址信號(hào)CA9選擇多路轉(zhuǎn)換器130c及130d中的一方并與內(nèi)部數(shù)據(jù)總線DB6連接的多路轉(zhuǎn)換器132b。這些多路轉(zhuǎn)換器132a及132b在8位結(jié)構(gòu)指示信號(hào)MX8激活時(shí)導(dǎo)通并按照列地址信號(hào)CA9進(jìn)行選擇工作。8位結(jié)構(gòu)指示信號(hào)MX8處于非激活狀態(tài)時(shí)，多路轉(zhuǎn)換器MUX 132a及132b維持非導(dǎo)通狀態(tài)。
如圖39中虛線所示，對(duì)于內(nèi)部數(shù)據(jù)總線線DB0-DB7，設(shè)置開(kāi)關(guān)晶體管，用于驅(qū)動(dòng)不使用的內(nèi)部數(shù)據(jù)總線到接地電壓電平。在圖39中，為簡(jiǎn)化圖面未示出開(kāi)關(guān)晶體管。在×8位的字結(jié)構(gòu)中，內(nèi)部數(shù)據(jù)總線線DB0被固定為接地電壓電平，在×16位的字結(jié)構(gòu)中，內(nèi)部數(shù)據(jù)總線線DB1被固定為接地電壓電平。在×8位的字結(jié)構(gòu)中，內(nèi)部數(shù)據(jù)總線線DB2被固定為接地電壓電平，在×8位的字結(jié)構(gòu)及×16位的字結(jié)構(gòu)中，內(nèi)部數(shù)據(jù)總線線DB3被固定為接地電壓電平。在×8位的字結(jié)構(gòu)中，內(nèi)部數(shù)據(jù)總線線DB4被固定為接地電壓電平，在×8位的字結(jié)構(gòu)及×16位的字結(jié)構(gòu)中，內(nèi)部數(shù)據(jù)總線線DB5被固定為接地電壓電平。在×8位的字結(jié)構(gòu)及×16位的字結(jié)構(gòu)中，內(nèi)部數(shù)據(jù)線總線DB7被固定為接地電壓電平，內(nèi)部數(shù)據(jù)總線DB6被用于各種字結(jié)構(gòu)。按照字結(jié)構(gòu)指示信號(hào)MX8及MX16通過(guò)有選擇地把MOS晶體管設(shè)置為導(dǎo)通狀態(tài)就可以實(shí)現(xiàn)有選擇地將這些內(nèi)部數(shù)據(jù)總線線固定為接地電壓電平。
圖40是圖39所示的多路轉(zhuǎn)換器130a-130d及132a-132b的結(jié)構(gòu)的一例的圖。在圖40中因?yàn)檫@些多路轉(zhuǎn)換器具有相同的結(jié)構(gòu)，所以只代表性地示出了一個(gè)多路轉(zhuǎn)換器的結(jié)構(gòu)。在圖40中，多路轉(zhuǎn)換器130a-130d、132a及132b的每一個(gè)都含有根據(jù)字結(jié)構(gòu)指示信號(hào)MX(MX8或MX16)而有選擇地導(dǎo)通、在導(dǎo)通時(shí)與節(jié)點(diǎn)NDA及NDD電耦合的CMOS傳輸門TG0；根據(jù)字結(jié)構(gòu)指示信號(hào)MX有選擇地導(dǎo)通的CMOS傳輸門TG1及TG2；以及根據(jù)列地址信號(hào)CA互補(bǔ)地導(dǎo)通并使內(nèi)部節(jié)點(diǎn)NDD分別與CMOS傳輸門TG1及TG2電耦合的CMOS傳輸門TG3及TG4。CMOS傳輸門TG0及TG1分別與節(jié)點(diǎn)NDB及NDC耦合。
在字結(jié)構(gòu)指示信號(hào)MX處于非激活狀態(tài)時(shí)，CMOS傳輸門TG0-TG3全部為非導(dǎo)通狀態(tài)，節(jié)點(diǎn)NDA和NDB、NDC被電隔離。因而，在這種狀態(tài)下，該多路轉(zhuǎn)換器不能與列地址信號(hào)CA(CA8或CA9)無(wú)關(guān)地維持在非導(dǎo)通狀態(tài)并且不進(jìn)行選擇工作。
另一方面，如果字結(jié)構(gòu)指示信號(hào)MX(MX16或MX8)被激活，則CMOS傳輸門TG0-TG2導(dǎo)通。在這種狀態(tài)下，根據(jù)列地址信號(hào)CA設(shè)定CMOS傳輸門TG3及TG4的一方為導(dǎo)通狀態(tài)，節(jié)點(diǎn)NDA與節(jié)點(diǎn)NDB及NDC的一方電耦合。由此，可以按照字結(jié)構(gòu)及列地址位設(shè)定數(shù)據(jù)的雙向傳輸路徑。
圖41是概略地示出了×32位的字結(jié)構(gòu)中的全局?jǐn)?shù)據(jù)線GIU0-GIU7與內(nèi)部數(shù)據(jù)線的連接的圖。如圖41所示，在×32位的字結(jié)構(gòu)中，在子列塊SCBK0-SCBK3的每一個(gè)中選擇2位的上側(cè)全局?jǐn)?shù)據(jù)線且并列地與內(nèi)部數(shù)據(jù)總線DB<70>耦合。即在圖39所示結(jié)構(gòu)中，多路轉(zhuǎn)換器130a-130d、132a及132b全部維持非導(dǎo)通狀態(tài)，并且開(kāi)關(guān)電路SW0-SW7維持導(dǎo)通狀態(tài)，各全局?jǐn)?shù)據(jù)線GIOU0-GIOU7與內(nèi)部數(shù)據(jù)總線線DB0-DB7耦合。另外，開(kāi)關(guān)電路131a-131d及SW0-SW7例如用CMOS傳輸門構(gòu)成。
圖42是概略地示出了×16位的字結(jié)構(gòu)中的全局?jǐn)?shù)據(jù)線GIOU0-GIOU7與內(nèi)部數(shù)據(jù)總線DB<70>的連接的圖。在圖42的×16位的字結(jié)構(gòu)中，選擇上側(cè)塊UB中的子列塊SCBK0與SCBK3中的一個(gè)子列塊的兩條全局?jǐn)?shù)據(jù)線GIOU以及子列塊SCBK1及SCBK2中的兩條全局?jǐn)?shù)據(jù)線GIOU并將其與內(nèi)部數(shù)據(jù)總線DB<70>的對(duì)應(yīng)的內(nèi)部數(shù)據(jù)線耦合。即，圖39所示的多路轉(zhuǎn)換器130a-130d被激活而進(jìn)行選擇工作，并且因?yàn)殚_(kāi)關(guān)電路131a-131d分別導(dǎo)通而可進(jìn)行從2個(gè)列塊中選擇1個(gè)即總計(jì)從4個(gè)子列塊中選擇2個(gè)子列塊的選擇工作。
圖43是概略地示出了×8位的字結(jié)構(gòu)時(shí)的全局?jǐn)?shù)據(jù)線與內(nèi)部數(shù)據(jù)總線線的連接的圖。在×8位的字結(jié)構(gòu)中，圖39所示的開(kāi)關(guān)電路131a-131d成為非導(dǎo)通狀態(tài)，并且開(kāi)關(guān)電路SW0-SW7也處于非導(dǎo)通狀態(tài)。多路轉(zhuǎn)換器132a和132d被激活并按照列地址信號(hào)CA9進(jìn)行選擇工作。因而，由列地址信號(hào)CA8及CA9選擇子列塊SCBK0及SCBK3的4條全局?jǐn)?shù)據(jù)線中的1條全局?jǐn)?shù)據(jù)線并與內(nèi)部數(shù)據(jù)總線線DB1或DB6連接。同樣，在子列塊SCBK1及SCBK2中也選擇1條全局?jǐn)?shù)據(jù)線并與剩余的內(nèi)部數(shù)據(jù)線DB6或DB1連接。
從而，如圖39至圖43所示，由于用列地址信號(hào)CA8及CA9選擇子列塊，所以對(duì)于8位的內(nèi)部數(shù)據(jù)總線DB<70>，在×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中可從4個(gè)子列塊的上側(cè)塊UB中含有的8位數(shù)據(jù)中分別選擇4位及2位。
在下側(cè)塊中也進(jìn)行同樣的數(shù)據(jù)線選擇。
如上所述，按照本發(fā)明的實(shí)施例6，能以8位寬的內(nèi)部數(shù)據(jù)總線線為單位在內(nèi)部對(duì)稱地配置內(nèi)部數(shù)據(jù)總線，通過(guò)使其布線長(zhǎng)度相等，能使內(nèi)部數(shù)據(jù)線的負(fù)荷相等并能與字結(jié)構(gòu)無(wú)關(guān)地使數(shù)據(jù)輸出時(shí)序相同。并且由于把不使用的內(nèi)部數(shù)據(jù)總線線固定為接地電壓電平而作為屏蔽線使用，因而能不受電容耦合噪聲的影響而以高速傳輸數(shù)據(jù)。
(實(shí)施例7)圖44是概略地示出了本發(fā)明實(shí)施例7的半導(dǎo)體存儲(chǔ)器的內(nèi)部數(shù)據(jù)總線的配置的圖。在圖44中，內(nèi)部數(shù)據(jù)總線含有16位數(shù)據(jù)總線DBB0及DBB1。16位數(shù)據(jù)總線DBB0含有8位數(shù)據(jù)總線DB<158>及DB<3120>，16位數(shù)據(jù)總線DBB1含有8位數(shù)據(jù)總線DB<70>及DB<2316>。
8位數(shù)據(jù)總線MDB0-MDB3分別與數(shù)據(jù)焊區(qū)區(qū)對(duì)應(yīng)地配置。這些數(shù)據(jù)總線MDB0-MDB3與對(duì)應(yīng)于數(shù)據(jù)焊區(qū)而配置的數(shù)據(jù)輸入輸出電路耦合。
在16位數(shù)據(jù)總線DBB1與8位數(shù)據(jù)總線MDB0之間配置數(shù)據(jù)總線切換電路150a，在16位數(shù)據(jù)總線DBB0與8位數(shù)據(jù)總線MDB1之間配置數(shù)據(jù)總線切換電路150b。在16位數(shù)據(jù)總線DBB1與8位數(shù)據(jù)總線MDB2之間配置數(shù)據(jù)總線切換電路150c，在16位數(shù)據(jù)總線DBB0與8位數(shù)據(jù)總線MDB3之間配置數(shù)據(jù)總線切換電路150d。數(shù)據(jù)總線切換電路150a-150d根據(jù)模式選擇信號(hào)MSDSL切換數(shù)據(jù)總線DBB1與數(shù)據(jù)總線MDDB0和MDB2的連接路徑以及數(shù)據(jù)總線DBB0與數(shù)據(jù)總線MDDB1和MDB3的連接路徑。該模式選擇信號(hào)表示封裝的種類及字結(jié)構(gòu)。
在×32位的字結(jié)構(gòu)中，8位數(shù)據(jù)總線MDB2以1∶1的比例關(guān)系與數(shù)據(jù)總線DB<2316>連接，在×32位的字結(jié)構(gòu)中，數(shù)據(jù)總線MDB3以1∶1的比例關(guān)系與內(nèi)部數(shù)據(jù)總線DB<3124>連接。同樣，8位數(shù)據(jù)總線MDB0以1∶1的比例關(guān)系與數(shù)據(jù)總線DB<70>連接，數(shù)據(jù)總線MDB1以1∶1的對(duì)應(yīng)比例關(guān)系與數(shù)據(jù)總線DB<158>連接。
圖45是概略地示出用數(shù)據(jù)總線切換電路150a-150d進(jìn)行總線切換的樣式圖。在該半導(dǎo)體存儲(chǔ)器中設(shè)有4存儲(chǔ)體A-B，在其間配置數(shù)據(jù)總線DBB0及DBB1。在×16位的字結(jié)構(gòu)中，數(shù)據(jù)位DB<70>被輸出到數(shù)據(jù)總線MDB2，數(shù)據(jù)位DB<158>被輸出到數(shù)據(jù)總線MDB3。在×8位的字結(jié)構(gòu)中，4位數(shù)據(jù)DQ<30>被輸出到數(shù)據(jù)總線MDB2，數(shù)據(jù)位<74>被輸出到數(shù)據(jù)總線MDB3。因而，數(shù)據(jù)不向設(shè)置在焊區(qū)組區(qū)95a及95b中的焊區(qū)傳輸而向設(shè)置在數(shù)據(jù)焊區(qū)區(qū)95c及95d中的數(shù)據(jù)焊區(qū)傳輸。
圖46是概略地示出了該圖45所示的半導(dǎo)體存儲(chǔ)器封裝安裝時(shí)的結(jié)構(gòu)的圖。在圖46中，半導(dǎo)體存儲(chǔ)器芯片1被安裝在TSOP封裝160內(nèi)。在該TSOP封裝160中，在矩形區(qū)的相向的兩條邊的一端配置數(shù)據(jù)端子組165a及165b。在該相向的兩條邊的另一端配置接受控制信號(hào)/地址信號(hào)的焊區(qū)組166a及166b。如上所示，在半導(dǎo)體存儲(chǔ)器芯片1中，通過(guò)數(shù)據(jù)總線切換電路150a-150d數(shù)據(jù)被傳輸?shù)窖刂匦螀^(qū)的一條邊配置的數(shù)據(jù)焊區(qū)組95c及95d。
因而，TSOP封裝安裝時(shí)，將數(shù)據(jù)焊區(qū)組95c的數(shù)據(jù)焊區(qū)與TSOP封裝160的數(shù)據(jù)端子組165a的端子連接，將半導(dǎo)體存儲(chǔ)器芯片1的數(shù)據(jù)焊區(qū)組95d的數(shù)據(jù)焊區(qū)與TSOP封裝160的數(shù)據(jù)端子組165b的數(shù)據(jù)端子連接。在被分解配置在4個(gè)分區(qū)中的數(shù)據(jù)焊區(qū)組中為了用同一芯片結(jié)構(gòu)在BGA封裝中進(jìn)行安裝，通過(guò)在半導(dǎo)體存儲(chǔ)器芯片的一條邊上配置所使用的數(shù)據(jù)焊區(qū)能夠容易地在TSOP封裝中安裝半導(dǎo)體存儲(chǔ)器芯片1。
另外，TSOP有沿長(zhǎng)邊配置引腳端子的類型及沿短邊配置引腳端子的類型。作為TSOP，不管用哪一種封裝形式，通過(guò)沿半導(dǎo)體存儲(chǔ)器芯片的一條邊配置所使用的數(shù)據(jù)焊區(qū)就能在TSOP封裝中安裝半導(dǎo)體存儲(chǔ)器芯片1。
圖47是示出了在TSOP封裝中安裝時(shí)各種字結(jié)構(gòu)的數(shù)據(jù)端子配置的一例的圖。在圖47中，在×32位的字結(jié)構(gòu)中，內(nèi)部數(shù)據(jù)總線DB0-DB31分別與在數(shù)據(jù)焊區(qū)組區(qū)95a-95d中配置的數(shù)據(jù)焊區(qū)耦合并傳輸數(shù)據(jù)位DQ<0>-DQ<31>。
在×16位的字結(jié)構(gòu)中，數(shù)據(jù)位DQ<0>-DQ<15>被傳輸?shù)綌?shù)據(jù)焊區(qū)組區(qū)95c及95d。數(shù)據(jù)不向數(shù)據(jù)焊區(qū)組區(qū)95a及95b傳輸。在這種狀態(tài)下，圖44所示的數(shù)據(jù)總線切換電路150a及150b成為輸出高阻抗?fàn)顟B(tài)，內(nèi)部數(shù)據(jù)總線DB<158>與內(nèi)部輸出數(shù)據(jù)總線MDB1隔離，同樣，內(nèi)部數(shù)據(jù)總線DB<70>與輸出數(shù)據(jù)總線MDB0隔離。用數(shù)據(jù)總線切換電路150c及150d切換內(nèi)部數(shù)據(jù)總線DB<70>及DB<2316>與數(shù)據(jù)總線MDB2的連接，并切換內(nèi)部數(shù)據(jù)總線DB<3124>及DB<158>與數(shù)據(jù)總線MDB3的總線線的連接。
在×8位的字結(jié)構(gòu)，中在數(shù)據(jù)焊區(qū)組區(qū)95c及95a中數(shù)據(jù)位DQ<0>-DQ<3>及DQ<4>-DQ<7>被輸出到相間的數(shù)據(jù)焊區(qū)中。
圖48是概略地示出了與圖44所示的數(shù)據(jù)總線切換電路150c有關(guān)的部分的圖。數(shù)據(jù)總線切換電路150c對(duì)內(nèi)部數(shù)據(jù)總線DB<2316>及DB<70>的數(shù)據(jù)總線MDDB<30>及MDDB<74>的連接進(jìn)行切換。對(duì)于數(shù)據(jù)總線切換電路150c，給予16位結(jié)構(gòu)指示信號(hào)MX16、8位結(jié)構(gòu)指示信號(hào)MX8以及封裝指示信號(hào)PTYTS作為模式選擇信號(hào)MDSL。在×8位的字結(jié)構(gòu)或×16位的字結(jié)構(gòu)中，在用TSOP作為封裝的情況下，封裝指示信號(hào)PTYTS被設(shè)定為H電平的激活狀態(tài)。
在字結(jié)構(gòu)為×32位的字結(jié)構(gòu)中，在用TSOP作為封裝的情況下一般地都與4個(gè)分區(qū)對(duì)應(yīng)地配置數(shù)據(jù)端子。因而，這種情況下不特別要求對(duì)數(shù)據(jù)焊區(qū)的連接進(jìn)行切換。
數(shù)據(jù)總線DTPa及DTPb分別與內(nèi)部數(shù)據(jù)總線DB<70>及DB<2316>耦合。這些數(shù)據(jù)總線DTPa及DTPb的結(jié)構(gòu)與圖39所示的對(duì)內(nèi)部數(shù)據(jù)總線和前置放大器/寫驅(qū)動(dòng)器的連接進(jìn)行切換的部分的結(jié)構(gòu)相對(duì)應(yīng)。這些數(shù)據(jù)總線DTPa及DTPb按照列地址信號(hào)CA8及CA9切換前置放大器/寫驅(qū)動(dòng)器與內(nèi)部數(shù)據(jù)總線的連接。
在該數(shù)據(jù)總線切換電路150c中配置CMOS傳輸門，用于切換數(shù)據(jù)傳輸路徑。按照模式選擇信號(hào)MDSL通過(guò)對(duì)內(nèi)部數(shù)據(jù)總線DB<70>及DB<2316>與輸出數(shù)據(jù)總線MDDB<30>及MDDB的連接進(jìn)行切換，能夠?qū)崿F(xiàn)與安裝封裝相對(duì)應(yīng)的數(shù)據(jù)焊區(qū)的配置。
圖49是概略地示出了與圖48所示的數(shù)據(jù)總線切換電路150c的數(shù)據(jù)總線MDDB0及MDDB4有關(guān)的部分的結(jié)構(gòu)的圖。數(shù)據(jù)總線線MDDB0含有數(shù)據(jù)總線MDDB<30>，數(shù)據(jù)總線線MDDB4含有數(shù)據(jù)總線MDDB<74>。數(shù)據(jù)總線線MDDB0及MDDB4各自與圖49所示的×16位的字結(jié)構(gòu)中輸出數(shù)據(jù)位DQ<0>及DQ<4>的部分相對(duì)應(yīng)。
為滿足圖32所示的數(shù)據(jù)總線與數(shù)據(jù)焊區(qū)的對(duì)應(yīng)關(guān)系，用內(nèi)部數(shù)據(jù)總線DB0、DB2及DB16實(shí)現(xiàn)內(nèi)部數(shù)據(jù)總線與前置放大器/寫驅(qū)動(dòng)器的連接。通過(guò)內(nèi)部數(shù)據(jù)總線DB0、DB2及DB16，用圖39所示的數(shù)據(jù)總線進(jìn)行數(shù)據(jù)的傳送。在×32位的字結(jié)構(gòu)及×16位的字結(jié)構(gòu)中，對(duì)數(shù)據(jù)總線DB0傳送內(nèi)部讀出數(shù)據(jù)，在×32位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中數(shù)據(jù)被傳送到內(nèi)部數(shù)據(jù)總線DB2。另一方面，在×32位的字結(jié)構(gòu)、×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中，內(nèi)部數(shù)據(jù)被傳送到內(nèi)部數(shù)據(jù)線DB16。
CMOS傳輸門172a對(duì)內(nèi)部數(shù)據(jù)總線線DB0被配置，在內(nèi)部數(shù)據(jù)總線線DB2上配置CMOS傳輸門172b。在接受封裝指定信號(hào)PTYTS與16位結(jié)構(gòu)指示信號(hào)MX16的門電路170a的輸出信號(hào)為H電平時(shí)CMOS傳輸門172a導(dǎo)通并把內(nèi)部數(shù)據(jù)總線線DB0電耦合到數(shù)據(jù)總線線MDDB0上。在接受8位結(jié)構(gòu)指示信號(hào)MX8與封裝指定信號(hào)PTYTS的門電路170b的輸出信號(hào)為H電平時(shí)CMOS傳輸門172b導(dǎo)通并把內(nèi)部數(shù)據(jù)線DB2耦合在輸出數(shù)據(jù)線MDDB0上。
從而，在×16位的字結(jié)構(gòu)中，在進(jìn)行TSOP安裝時(shí)內(nèi)部數(shù)據(jù)總線線DB0與輸出數(shù)據(jù)總線線MDDB0耦合，而在×8位的字結(jié)構(gòu)中，則是內(nèi)部數(shù)據(jù)總線線DB2與輸出數(shù)據(jù)總線線MDDB0耦合。在×32位的字結(jié)構(gòu)中并進(jìn)行BGP(MCP)安裝時(shí)，這些CMOS傳輸門172a及172b為非導(dǎo)通狀態(tài)，內(nèi)部數(shù)據(jù)總線線DB0及DB2與數(shù)據(jù)總線線MDDB0電隔離。
根據(jù)封裝指定信號(hào)PTYTS及ZPTYTS互補(bǔ)地導(dǎo)通的CMOS傳輸門173a及173b對(duì)內(nèi)部數(shù)據(jù)總線線DB16被設(shè)置。在進(jìn)行BGP(MCP)安裝封裝時(shí)，若封裝指定信號(hào)PTYTS為L(zhǎng)電平，補(bǔ)封裝指定信號(hào)ZPTYTS為H電平，則CMOS傳輸門173a為導(dǎo)通狀態(tài)而CMOS傳輸門173b為非導(dǎo)通狀態(tài)。因而，在這種情況下內(nèi)部數(shù)據(jù)總線線DB16與數(shù)據(jù)總線線MDDB0電耦合。另一方面，在封裝指定信號(hào)PTYTS為H電平而補(bǔ)封裝指定信號(hào)ZPTYTS為L(zhǎng)電平時(shí)，TSOP被指定為安裝的封裝形式，CMOS傳輸門173a為非導(dǎo)通狀態(tài)而CMOS傳輸門173b為導(dǎo)通狀態(tài)，內(nèi)部數(shù)據(jù)總線線DB16與數(shù)據(jù)總線線MDDB4耦合。
因而，在進(jìn)行這種TSOP安裝時(shí)，在×32位的字結(jié)構(gòu)、×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中，對(duì)數(shù)據(jù)總線線MDDB4傳送從內(nèi)部數(shù)據(jù)總線線DB16傳送來(lái)的數(shù)據(jù)并通過(guò)對(duì)應(yīng)的輸出緩沖電路傳送到外部的數(shù)據(jù)焊區(qū)上。
另外，該圖49所示的只是數(shù)據(jù)總線切換電路結(jié)構(gòu)的一例，也可以根據(jù)實(shí)際使用的數(shù)據(jù)焊區(qū)與數(shù)據(jù)位的對(duì)應(yīng)關(guān)系適當(dāng)?shù)卦O(shè)定所使用的內(nèi)部數(shù)據(jù)總線和與最終的焊區(qū)耦合的數(shù)據(jù)總線的各總線線的連接。
字結(jié)構(gòu)指示信號(hào)MX8、MX16及封裝指定信號(hào)PTYTS的電壓電平例如也可以由對(duì)圖28所示的模式選擇焊區(qū)MS的鍵合絲設(shè)定。
圖50概略地示出了TSOP安裝時(shí)的外部端子與焊區(qū)的連接。在圖50中，在TSOP160的相向的兩條邊的各一端設(shè)置數(shù)據(jù)輸出端子組。在這些數(shù)據(jù)輸出端子組之間配置供給輸出電壓VddQ及VssQ的引腳端子。在它們的一端配置供給電源電壓VDD及VSS的電源端子及接地端子。
并且，在該TSOP160的相向的兩條邊的另一端，同樣相向地配置接受電源電壓VDD及接地電壓VSS的電源端子及接地端子。地址端子組與這些電源端子及接地端子相鄰地配置，地址信號(hào)位AD被供給這些地址端子組。沿著TSOP160的一邊與地址信號(hào)端子組相鄰地配置控制輸入端子組，并且在另一邊與地址信號(hào)端子組相鄰地配置接受時(shí)鐘信號(hào)CLK的時(shí)鐘端于及接受時(shí)鐘啟動(dòng)信號(hào)CKE的時(shí)鐘啟動(dòng)端子。
而且，對(duì)數(shù)據(jù)輸入輸出端施加掩蔽的DQ掩蔽引腳端子DQM分別相向地被配置在這兩條邊上。供給電源電壓VDD及VSS的電源端子及接地端子相向地被配置在TSOP的中央?yún)^(qū)。
在半導(dǎo)體存儲(chǔ)器芯片1中，數(shù)據(jù)焊區(qū)及供給電源電壓及輸出接地電壓的焊區(qū)被配置在數(shù)據(jù)焊區(qū)組區(qū)95c及95d。這些焊區(qū)通過(guò)引線框架及鍵合絲分別與對(duì)應(yīng)的端子連接。另外，地址信號(hào)、控制信號(hào)及電源電壓端子通過(guò)引線框架及鍵合絲分別與半導(dǎo)體存儲(chǔ)器芯片1的焊區(qū)耦合。
另外，地址信號(hào)焊區(qū)、電源焊區(qū)及接地焊區(qū)與半導(dǎo)體存儲(chǔ)器芯片1的數(shù)據(jù)焊區(qū)組區(qū)95a及95b相鄰地配置。通過(guò)鍵合絲及引線框架，這些焊區(qū)還與配置在TSOP相向的兩條邊的另一端的地址端子、電源端子及接地端子連接。
如該圖50所示，即使是只在安裝封裝的相向的兩條邊的一端配置數(shù)據(jù)輸入輸出端子的結(jié)構(gòu)，對(duì)于半導(dǎo)體存儲(chǔ)器芯片1，用沿其一邊配置數(shù)據(jù)焊區(qū)組的方法也可容易地使數(shù)據(jù)焊區(qū)組與外部端子連接并能把該半導(dǎo)體存儲(chǔ)器芯片1安裝在×16位或×8位的字結(jié)構(gòu)的TSOP中。
另外，半導(dǎo)體存儲(chǔ)器芯片1的×32位的字結(jié)構(gòu)中的焊區(qū)配置與圖28所示的焊區(qū)配置相同。在×16位的字結(jié)構(gòu)中，圖28所示的沿一條邊配置的16位的數(shù)據(jù)焊區(qū)被連接在引線端子上，在×8位的字結(jié)構(gòu)中，這些焊區(qū)中的8位數(shù)據(jù)焊區(qū)與引線端子耦合。
如上所述，按照本發(fā)明的實(shí)施例7，以沿半導(dǎo)體存儲(chǔ)器芯片的一條邊配置的數(shù)據(jù)焊區(qū)與內(nèi)部數(shù)據(jù)總線連接的方式構(gòu)成，通過(guò)用該鍵合絲切換內(nèi)部總線的連接可以把一個(gè)半導(dǎo)體存儲(chǔ)器芯片容納在BGP或TSOP中。相應(yīng)地，也可以把具有相同芯片結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片安裝在單芯片封裝及多芯片封裝的任一封裝中。
(實(shí)施例8)圖51是概略地示出了本發(fā)明實(shí)施例8的半導(dǎo)體電路器件的數(shù)據(jù)輸出部的結(jié)構(gòu)的圖。在圖51中概略地示出了8位全局?jǐn)?shù)據(jù)線GIO0-GIO7與對(duì)應(yīng)的數(shù)據(jù)焊區(qū)DPD0-DPD7之間的數(shù)據(jù)讀出部的結(jié)構(gòu)。前置放大器/寫驅(qū)動(dòng)器PW0-PW7與全局?jǐn)?shù)據(jù)線GIO0-GIO7對(duì)應(yīng)地配置。
在補(bǔ)8位結(jié)構(gòu)指示信號(hào)ZMX8為L(zhǎng)電平并指示×8位的字結(jié)構(gòu)時(shí)，前置放大器/寫驅(qū)動(dòng)器PW0、PW3、PW4及PW7被維持在非激活狀態(tài)。在8位的字結(jié)構(gòu)中這些前置放大器/寫驅(qū)動(dòng)器PW0、PW3、PW4及PW7分別把內(nèi)部數(shù)據(jù)總線線DB0、DB3、DB4及DB7固定為接地電壓電平。
在×8位的字結(jié)構(gòu)中，設(shè)置多路轉(zhuǎn)換器(MUX)200a-200d，以便根據(jù)列地址信號(hào)CA9選擇全局?jǐn)?shù)據(jù)線。多路轉(zhuǎn)換器200a-200d按照8位結(jié)構(gòu)指示信號(hào)MX8及列地址位CA9進(jìn)行選擇工作。多路轉(zhuǎn)換器200a選擇全局?jǐn)?shù)據(jù)線GIO0及GIO1的一方并使選擇的全局?jǐn)?shù)據(jù)線與前置放大器/寫驅(qū)動(dòng)器PW1耦合。多路轉(zhuǎn)換器200b選擇全局?jǐn)?shù)據(jù)線GIO2及GIO3的一方并與前置放大器/寫驅(qū)動(dòng)器PW2耦合。
多路轉(zhuǎn)換器200c選擇全局?jǐn)?shù)據(jù)線GIO4及GIO5的一方并與前置放大器/寫驅(qū)動(dòng)器PW5耦合。多路轉(zhuǎn)換器200d選擇全局?jǐn)?shù)據(jù)線GIO6及GIO7的一方并與前置放大器/寫驅(qū)動(dòng)器PW6耦合。在8位結(jié)構(gòu)指示信號(hào)MX8為L(zhǎng)電平時(shí)，多路轉(zhuǎn)換器200a-200d使全局?jǐn)?shù)據(jù)線GIO1、GIO2、GIO5及GIO6分別與前置放大器/寫驅(qū)動(dòng)器PW1、PW2、PW5及PW6耦合。如果8位結(jié)構(gòu)指示信號(hào)MX8成為H電平，則這些多路轉(zhuǎn)換器200a-200d按照列地址信號(hào)CA9進(jìn)行選擇工作。
列地址信號(hào)C49(或ZC49)也可以選擇對(duì)應(yīng)的存儲(chǔ)器陣列的上側(cè)塊或下側(cè)塊的一方，并且還可以從列塊中選擇子列塊。CA9為了從8條全局?jǐn)?shù)據(jù)線中選擇4條全局?jǐn)?shù)據(jù)線，使用了列地址信號(hào)。
前置放大器/寫驅(qū)動(dòng)器PW0-PW7分別與內(nèi)部數(shù)據(jù)總線線DB0-DB7耦合。對(duì)應(yīng)于這些內(nèi)部數(shù)據(jù)總線線DB0-DB7，按照讀觸發(fā)信號(hào)RTEG設(shè)置將所給予的數(shù)據(jù)放大并輸出的讀驅(qū)動(dòng)器RDR0-RDR7。
分別與數(shù)據(jù)焊區(qū)DPD0-DPD7對(duì)應(yīng)地配置的輸出緩沖器OBF0-OBF7對(duì)應(yīng)于這些讀驅(qū)動(dòng)器RDR0-RDR7而被設(shè)置。其數(shù)據(jù)焊區(qū)與數(shù)據(jù)焊區(qū)DQP相對(duì)應(yīng)，但在這里因?yàn)閳D51所示的數(shù)據(jù)總線被配置在數(shù)據(jù)焊區(qū)區(qū)95a-95d的任一區(qū)而在圖51中用符號(hào)DPD表示數(shù)據(jù)焊區(qū)。
讀驅(qū)動(dòng)器RDR0及RDR3在×32位的字結(jié)構(gòu)時(shí)被激活，按照讀觸發(fā)信號(hào)RTEG放大并傳送所給予的數(shù)據(jù)。讀驅(qū)動(dòng)器RDR1及RDR2在16位結(jié)構(gòu)指示信號(hào)MX16被激活時(shí)維持在非激活狀態(tài)。讀驅(qū)動(dòng)器RDR4-RDR7在8位結(jié)構(gòu)指示信號(hào)MX8被激活時(shí)維持在非激活狀態(tài)。在數(shù)據(jù)讀出為非激活時(shí)這些讀驅(qū)動(dòng)器RDR0-RDR7驅(qū)動(dòng)各自的輸出節(jié)點(diǎn)到接地電壓電平。在數(shù)據(jù)寫入時(shí)這些讀驅(qū)動(dòng)器RDR0-RDR7被設(shè)定在輸出高阻抗?fàn)顟B(tài)。
與這些讀驅(qū)動(dòng)器RDR0-RDR7同樣，輸出緩沖器OBF0-OBF7也根據(jù)字結(jié)構(gòu)有選擇地被啟動(dòng)。即，輸出緩沖器OBF0及OBF3在32位結(jié)構(gòu)指示信號(hào)MX32激活時(shí)被啟動(dòng)并根據(jù)所給予的數(shù)據(jù)驅(qū)動(dòng)數(shù)據(jù)焊區(qū)DPD0及DPD3。輸出緩沖器OBF1及OBF2在16位結(jié)構(gòu)指示信號(hào)MX16激活時(shí)成為截止?fàn)顟B(tài)并被設(shè)定為輸出高阻抗?fàn)顟B(tài)。輸出緩沖器OBF4-OBF7在8位結(jié)構(gòu)指示信號(hào)MX8激活時(shí)被設(shè)定為輸出高阻抗?fàn)顟B(tài)。
在對(duì)應(yīng)的數(shù)據(jù)焊區(qū)不使用時(shí)，這些輸出緩沖器OBF0-OBF7在封裝安裝時(shí)成為開(kāi)路狀態(tài)并且往往不供給輸出電源電壓及輸出接地電壓。這種情況下，與不使用的數(shù)據(jù)總線對(duì)應(yīng)地配置的輸出緩沖器的輸出節(jié)點(diǎn)也可以僅被維持在高阻抗?fàn)顟B(tài)或被固定在接地電壓電平。
為設(shè)定×8位的字結(jié)構(gòu)中的數(shù)據(jù)傳輸路徑，按照8位結(jié)構(gòu)指示信號(hào)MX8及列地址信號(hào)CA8進(jìn)行選擇工作的多路轉(zhuǎn)換器202a及202b與讀驅(qū)動(dòng)器RDR1及RDR2對(duì)應(yīng)地設(shè)置。多路轉(zhuǎn)換器202a選擇內(nèi)部數(shù)據(jù)總線DB1及DB5的一方并把所選擇的內(nèi)部數(shù)據(jù)線與讀驅(qū)動(dòng)器RDR1耦合。把數(shù)據(jù)線與讀驅(qū)動(dòng)器RDR2耦合。從而，8位的字結(jié)構(gòu)時(shí)的多路轉(zhuǎn)換器202b選擇內(nèi)部數(shù)據(jù)總線DB2及DB6的一方，對(duì)于所選擇的內(nèi)部總線通過(guò)輸出緩沖器OBF1及OBF2把來(lái)自讀驅(qū)動(dòng)器RDR1及RDR2的數(shù)據(jù)輸出到數(shù)據(jù)焊區(qū)DPD1及DPD2。
在16位的字結(jié)構(gòu)中，為輸出4位數(shù)據(jù)，根據(jù)16位結(jié)構(gòu)指示信號(hào)MX16和列地址信號(hào)CA8進(jìn)行選擇工作的多路轉(zhuǎn)換器204a-204d與讀驅(qū)動(dòng)器RDR3-RDR7對(duì)應(yīng)地設(shè)置。在進(jìn)行選擇工作時(shí)多路轉(zhuǎn)換器204a選擇內(nèi)部數(shù)據(jù)總線線DB0及DB4的一方并與讀驅(qū)動(dòng)器RDR4耦合。多路轉(zhuǎn)換器204b選擇內(nèi)部數(shù)據(jù)總線線DB1及DB5的一方并與讀驅(qū)動(dòng)器RDR5耦合。多路轉(zhuǎn)換器204c選擇內(nèi)部數(shù)據(jù)總線線DB2及DB6的一方并與讀驅(qū)動(dòng)器RDR6耦合。多路轉(zhuǎn)換器204d選擇內(nèi)部數(shù)據(jù)總線線DB3及DB7的一方并與讀驅(qū)動(dòng)器RDR7耦合。
在8位結(jié)構(gòu)指示信號(hào)MX8為L(zhǎng)電平時(shí)，這些多路轉(zhuǎn)換器202a及202b不進(jìn)行選擇工作，而把內(nèi)部數(shù)據(jù)線DB1及DB2分別與讀驅(qū)動(dòng)器RDR1及RDR2耦合，在8位結(jié)構(gòu)指示信號(hào)MX8為H電平且指示×8位的字結(jié)構(gòu)時(shí)，根據(jù)列地址信號(hào)CA8進(jìn)行選擇工作。
在16位結(jié)構(gòu)指示信號(hào)MX16為L(zhǎng)電平時(shí)，多路轉(zhuǎn)換器204a-204d分別把內(nèi)部數(shù)據(jù)線DB4-DB7與讀驅(qū)動(dòng)器RDR4-RDR7耦合。如果16位結(jié)構(gòu)指示信號(hào)MX16為H電平，則這些多路轉(zhuǎn)換器204a-204d根據(jù)列地址信號(hào)CA8進(jìn)行選擇工作。在×16位的字結(jié)構(gòu)中根據(jù)讀驅(qū)動(dòng)器RDR4-RDR7把數(shù)據(jù)輸出到數(shù)據(jù)焊區(qū)RDR4-RDR7上。
圖52是圖51所示的多路轉(zhuǎn)換器200a及200b的結(jié)構(gòu)的一例的圖。因?yàn)槎嗦忿D(zhuǎn)換器200a及200b結(jié)構(gòu)相同，所以圖52中只代表性地示出了1個(gè)多路轉(zhuǎn)換器200。該多路轉(zhuǎn)換器200與全局?jǐn)?shù)據(jù)線GIOa及GIOb對(duì)應(yīng)地設(shè)置并把所選擇的全局?jǐn)?shù)據(jù)線與前置放大器/寫驅(qū)動(dòng)器PWb耦合。
接受列地址信號(hào)CA9及8位結(jié)構(gòu)指示信號(hào)MX8的AND門210c的輸出信號(hào)及其反轉(zhuǎn)信號(hào)被共同地給予多路轉(zhuǎn)換器200a及200b。多路轉(zhuǎn)換器200含有在AND門210的輸出信號(hào)為H電平時(shí)導(dǎo)通并把全局?jǐn)?shù)據(jù)線GIOa與前置放大器/寫驅(qū)動(dòng)器PWb耦合的CMOS傳輸門211a，以及在AND門210c的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通并把全局?jǐn)?shù)據(jù)線GIOb與前置放大器/寫驅(qū)動(dòng)器PWb耦合的CMOS傳輸門211b。
對(duì)于該圖52所示的多路轉(zhuǎn)換器200的結(jié)構(gòu)，在×16位的字結(jié)構(gòu)及×32位的字結(jié)構(gòu)中，AND門210的輸出信號(hào)為L(zhǎng)電平，全局?jǐn)?shù)據(jù)線GIOb與前置放大器/寫驅(qū)動(dòng)器PWb耦合。另一方面，如果8位結(jié)構(gòu)指示信號(hào)MX8為H電平，則AND門210被啟動(dòng)并根據(jù)列地址信號(hào)CA9使CMOS傳輸門211a及211b的一方成為導(dǎo)通狀態(tài)。由此，在×8位的字結(jié)構(gòu)中就能根據(jù)列地址信號(hào)CA9有選擇地進(jìn)行全局?jǐn)?shù)據(jù)線與前置放大器/寫驅(qū)動(dòng)器的耦合。
圖53是圖51所示的多路轉(zhuǎn)換器202a及202b的結(jié)構(gòu)的一例的圖。在圖53中，因?yàn)槎嗦忿D(zhuǎn)換器202a及202b結(jié)構(gòu)相同，所以只代表性地示出了多路轉(zhuǎn)換器202。多路轉(zhuǎn)換器202設(shè)置在內(nèi)部數(shù)據(jù)線DBa及DBb與讀驅(qū)動(dòng)器RDRa之間。
接受列地址信號(hào)CA8及8位結(jié)構(gòu)指示信號(hào)MX8的AND門212的輸出信號(hào)及其反轉(zhuǎn)信號(hào)被共同地給予多路轉(zhuǎn)換器202a及202b。多路轉(zhuǎn)換器202含有在AND門212的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通并把內(nèi)部數(shù)據(jù)總線線Dba與讀驅(qū)動(dòng)器RDRa耦合的CMOS傳輸門213a，以及在AND門212的輸出信號(hào)為H電平時(shí)導(dǎo)通并把內(nèi)部數(shù)據(jù)總線線DBb與讀驅(qū)動(dòng)器RDRa耦合的CMOS傳輸門213b。
在8位結(jié)構(gòu)指示信號(hào)MX8為L(zhǎng)電平時(shí)，CMOS傳輸門213a為導(dǎo)通狀態(tài)，而CMOS傳輸門213b處于非導(dǎo)通狀態(tài)，內(nèi)部數(shù)據(jù)總線線DBa與讀驅(qū)動(dòng)器RDRa耦合。另一方面，如果8位結(jié)構(gòu)指示信號(hào)MX8為H電平并指定×8位的字結(jié)構(gòu)時(shí)，AND門212被啟動(dòng)，AND門212的輸出信號(hào)根據(jù)列地址信號(hào)CA8而成為H電平或L電平，多路轉(zhuǎn)換器202選擇內(nèi)部數(shù)據(jù)總線線DBa及DBb的一方。
圖54是示出了圖51所示的多路轉(zhuǎn)換器204a-204d的結(jié)構(gòu)的一例的圖。因?yàn)檫@些多路轉(zhuǎn)換器204a-204d具有相同結(jié)構(gòu)，所以在圖54中只代表性地示出了多路轉(zhuǎn)換器204的結(jié)構(gòu)。該多路轉(zhuǎn)換器204選擇內(nèi)部數(shù)據(jù)線DBc及DBd的一方并與讀驅(qū)動(dòng)器RDRd耦合。
接受列地址信號(hào)CA8及16位結(jié)構(gòu)指示信號(hào)MX16的AND門214的輸出信號(hào)及其反轉(zhuǎn)信號(hào)被共同地給予多路轉(zhuǎn)換器204a及204b。多路轉(zhuǎn)換器204含有在AND門214的輸出信號(hào)為H電平時(shí)導(dǎo)通并把內(nèi)部數(shù)據(jù)總線線DBc與讀驅(qū)動(dòng)器RDRb耦合的CMOS傳輸門215a，以及在AND門214的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通并把內(nèi)部數(shù)據(jù)總線線DBd與讀驅(qū)動(dòng)器RDRb耦合的CMOS傳輸門215b。
在×16位的字結(jié)構(gòu)中，16位結(jié)構(gòu)指示信號(hào)MX16為H電平，AND門214被啟動(dòng)。因而，在這種情況下，按照列地址信號(hào)CA8選擇CMOS傳輸門215a及215b的一方。在×32位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中，16位結(jié)構(gòu)指示信號(hào)MX16為L(zhǎng)電平，AND門214的輸出信號(hào)為L(zhǎng)電平，CMOS傳輸門215b導(dǎo)通并使內(nèi)部數(shù)據(jù)總線線DBd與讀驅(qū)動(dòng)器RDRd耦合。
另外，在圖52至圖54所示的多路轉(zhuǎn)換器的結(jié)構(gòu)中，在列地址信號(hào)CA8為“0”時(shí)指定全局?jǐn)?shù)據(jù)線GIO0-GIO3，在列地址信號(hào)CA8為“1”時(shí)指定全局?jǐn)?shù)據(jù)線GIO4-GIO7。并且，在列地址信號(hào)CA9為“0”時(shí)指定全局?jǐn)?shù)據(jù)線GIO0、G1O3、GIO4、GIO7。然而這些列地址信號(hào)的分配也可以根據(jù)陣列結(jié)構(gòu)適當(dāng)?shù)卮_定，圖52至圖54所示的作為多路轉(zhuǎn)換器而給予的列地址信號(hào)CA9及CA8的邏輯電平也可以根據(jù)分配給各全局?jǐn)?shù)據(jù)線GIO0-GIO7的列地址信號(hào)位而適當(dāng)?shù)馗淖儭?br> 圖55是概略地示出了內(nèi)部數(shù)據(jù)總線與數(shù)據(jù)焊區(qū)的連接的圖。在圖55中，示出了存儲(chǔ)體A-D的各存儲(chǔ)器塊的數(shù)據(jù)位及列地址信號(hào)CA8的分配。
在存儲(chǔ)體A-D中按照列地址信號(hào)CA8及/CA8(＝ZCA8)被分割為4個(gè)列塊。上側(cè)的子存儲(chǔ)器塊的全局?jǐn)?shù)據(jù)線與內(nèi)部數(shù)據(jù)線DB<70>及DB<158>耦合，下側(cè)子存儲(chǔ)器塊與內(nèi)部數(shù)據(jù)總線DB<2316>及DB<3124>耦合。
對(duì)于該圖55所示的配置，內(nèi)部數(shù)據(jù)總線DB<70>有選擇地與數(shù)據(jù)總線MDB<70>耦合，內(nèi)部數(shù)據(jù)總線DB<157>與數(shù)據(jù)總線MDB<157>耦合。同樣，數(shù)據(jù)總線MDB<2316>有選擇地與內(nèi)部數(shù)據(jù)總線DB<2316>耦合，數(shù)據(jù)總線MDB<3124>與內(nèi)部數(shù)據(jù)總線DB<3124>耦合。
在存儲(chǔ)體A-D的外部的4個(gè)區(qū)域配置數(shù)據(jù)焊區(qū)區(qū)95a-95d，如圖51所示，在×32位的字結(jié)構(gòu)中因?yàn)槎嗦忿D(zhuǎn)換器200a、200d及202a、202d以及204a-204d不進(jìn)行選擇工作，所以內(nèi)部數(shù)據(jù)總線DB<310>與數(shù)據(jù)總線MDB<310>1對(duì)1地耦合。
另一方面，在×16位的字結(jié)構(gòu)中根據(jù)列地址信號(hào)CA8切換連接路徑。即，在×16位的字結(jié)構(gòu)中，按照列地址信號(hào)CA8及/CA8(ZCA8)選擇2個(gè)列塊。在圖51中，在該×16位的字結(jié)構(gòu)中，多路轉(zhuǎn)換器204a-204d按照列地址信號(hào)CA8進(jìn)行選擇工作。因而，內(nèi)部數(shù)據(jù)總線線DB0-DB7通過(guò)對(duì)應(yīng)于內(nèi)部數(shù)據(jù)線DB4-DB7而設(shè)置的讀驅(qū)動(dòng)器RDR4-RDR7與輸出緩沖器OBF4-OBF7耦合。從而，使4位數(shù)據(jù)輸出到數(shù)據(jù)焊區(qū)DBD4-DBD7上。
在這種情況下，由于多路轉(zhuǎn)換器202a-204d的選擇工作可使內(nèi)部數(shù)據(jù)總線線DB0-DB3上的數(shù)據(jù)作為數(shù)據(jù)位DQ0-DQ3輸出，或者內(nèi)部數(shù)據(jù)總線線DB4-DB7上的數(shù)據(jù)作為數(shù)據(jù)位DQ0-DQ3輸出。不使用的讀驅(qū)動(dòng)器RDR0-RDR3的輸出信號(hào)被固定在接地電壓電平上。即使在數(shù)據(jù)寫入工作時(shí)，因?yàn)榕c這些不使用的數(shù)據(jù)輸出電路連接的數(shù)據(jù)線不傳輸寫入數(shù)據(jù)，所以即使把不使用的讀驅(qū)動(dòng)器的輸出信號(hào)固定在接地電壓電平上，對(duì)于數(shù)據(jù)寫入工作也不會(huì)產(chǎn)生任何問(wèn)題。
在×16位的字結(jié)構(gòu)中，圖51所示的前置放大器/寫驅(qū)動(dòng)器PW0-PW7處于激活狀態(tài)，內(nèi)部數(shù)據(jù)總線DB0-DB7按照讀出數(shù)據(jù)而驅(qū)動(dòng)。
在×8位的字結(jié)構(gòu)中，多路轉(zhuǎn)換器200a-200b進(jìn)行選擇工作，或者多路轉(zhuǎn)換器202a及202b進(jìn)行選擇工作。多路轉(zhuǎn)換器204a-204d不進(jìn)行選擇工作，在×8位的字結(jié)構(gòu)中不使用的讀驅(qū)動(dòng)器RDR0及RDR3-RDR7的輸出被固定在接地電壓GND上。
在該×8位的字結(jié)構(gòu)中，用多路轉(zhuǎn)換器200a-200d根據(jù)列地址信號(hào)CA9進(jìn)行2∶1的全局?jǐn)?shù)據(jù)線的選擇，所選擇的數(shù)據(jù)被傳輸?shù)絻?nèi)部數(shù)據(jù)總線線DB1、DB2、DB5及DB6上。然后，根據(jù)列地址信號(hào)CA8用多路轉(zhuǎn)換器202a及202b進(jìn)行選擇工作，通過(guò)輸出緩沖器OBF1及OBF2用讀驅(qū)動(dòng)器RDR1及RDR2驅(qū)動(dòng)數(shù)據(jù)焊區(qū)DPD1及DPD2。從而，例如在數(shù)據(jù)焊區(qū)區(qū)95a，內(nèi)部數(shù)據(jù)線DB1及DB2上的數(shù)據(jù)被輸出到數(shù)據(jù)焊區(qū)DPD1及DPD2上或者內(nèi)部數(shù)據(jù)線DB5及DB6上的數(shù)據(jù)被輸出到數(shù)據(jù)焊區(qū)DPD1及DPD2上。
即使對(duì)于其他的數(shù)據(jù)焊區(qū)區(qū)95b-95d，只要所設(shè)置的結(jié)構(gòu)與圖51所示的結(jié)構(gòu)相同就能進(jìn)行同樣的選擇工作，在×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中，根據(jù)列地址信號(hào)CA8及CA9進(jìn)行選擇工作。
在該圖51所示的結(jié)構(gòu)的情況下，在×32位的字結(jié)構(gòu)、×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中，前置放大器/寫驅(qū)動(dòng)器可以利用共同的前置放大器/寫驅(qū)動(dòng)器。并且，對(duì)于讀驅(qū)動(dòng)器而言，在×32位的字結(jié)構(gòu)和×16位的字結(jié)構(gòu)中所用的讀驅(qū)動(dòng)器是相同的，同樣，在×32位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中所用的讀驅(qū)動(dòng)器也是相同的讀驅(qū)動(dòng)器。因而，不必配置×16位或×8位專用的讀驅(qū)動(dòng)器及前置放大器，可以簡(jiǎn)化電路結(jié)構(gòu)并簡(jiǎn)化前置放大器帶的布局。
而且，在數(shù)據(jù)焊區(qū)區(qū)95a-95d中，只按照字結(jié)構(gòu)切換內(nèi)部數(shù)據(jù)總線與連接到輸入輸出緩沖器上的數(shù)據(jù)總線的連接，可以共同地配置輸出緩沖器OBF0-OBF7而與字結(jié)構(gòu)無(wú)關(guān)，作為該數(shù)據(jù)輸出部的布局，對(duì)各字結(jié)構(gòu)能夠用共同的布局。
(變例)圖56是概略地示出了本發(fā)明的實(shí)施例8的變例的圖。在圖56中，全局?jǐn)?shù)據(jù)總線GIO與內(nèi)部數(shù)據(jù)總線DBB通過(guò)前置放大電路220耦合。該前置放大電路含有與全局?jǐn)?shù)據(jù)總線GIO的全局?jǐn)?shù)據(jù)線分別對(duì)應(yīng)地配置的前置放大器。包含在該前置放大電路220中的前置放大器的連接路徑按照列地址信號(hào)CA9而被設(shè)定。內(nèi)部數(shù)據(jù)總線DBB通過(guò)連接電路222與讀驅(qū)動(dòng)器RDR0-RDR15耦合。該連接電路222按照封裝指示信號(hào)PTYTS、列地址信號(hào)CA8與字結(jié)構(gòu)指定信號(hào)MX8、MX16及MX32設(shè)定其連接路徑。
因而，對(duì)于圖56所示結(jié)構(gòu)的場(chǎng)合，可以按照字結(jié)構(gòu)指定信號(hào)及列地址信號(hào)CA8設(shè)定與16位的數(shù)據(jù)總線DBB的連接，從而可實(shí)現(xiàn)任意的全局?jǐn)?shù)據(jù)線與內(nèi)部數(shù)據(jù)總線線(讀驅(qū)動(dòng)器)的連接并可容易地實(shí)現(xiàn)與BGP及TSOP分別對(duì)應(yīng)的任意字結(jié)構(gòu)的數(shù)據(jù)焊區(qū)的配置位置。
現(xiàn)在，在圖56所示的配置中，列地址信號(hào)CA9也可以被給予連接電路222。在這種結(jié)構(gòu)的情況下，在×8位的字結(jié)構(gòu)中，前置放大電路220按照列地址信號(hào)CA9有選擇地被設(shè)定為激活狀態(tài)，在連接電路222中被設(shè)定為該激活狀態(tài)的前置放大電路的輸出信號(hào)的傳輸路徑按照列地址信號(hào)CA9而被設(shè)定。
在圖56所示結(jié)構(gòu)中示出了數(shù)據(jù)讀出時(shí)的結(jié)構(gòu)。然而，由于是用雙向傳輸門構(gòu)成連接電路222，所以數(shù)據(jù)寫入路徑同樣也可以按照所使用的數(shù)據(jù)焊區(qū)的位置來(lái)設(shè)定。
如上所述，按照本發(fā)明的實(shí)施例8，讀驅(qū)動(dòng)器驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線與輸出數(shù)據(jù)總線之間的輸出緩沖器，對(duì)該讀驅(qū)動(dòng)器的內(nèi)部數(shù)據(jù)總線的連接路徑可以按照列地址信號(hào)而被設(shè)定并能夠?qū)τ诟鞣N字結(jié)構(gòu)共有內(nèi)部數(shù)據(jù)輸入輸出部的結(jié)構(gòu)，從而可簡(jiǎn)化前置放大器帶的布局。
而且，由于與圖39所示的結(jié)構(gòu)組合起來(lái)使用以變換連接路徑，可容易地實(shí)現(xiàn)對(duì)于任意字結(jié)構(gòu)的數(shù)據(jù)焊區(qū)的配置。而且，也可以容易地實(shí)現(xiàn)與封裝對(duì)應(yīng)的數(shù)據(jù)焊區(qū)的配置。
另外，在TSOP安裝時(shí)，在×8位的字結(jié)構(gòu)及×16位的字結(jié)構(gòu)中均使用在半導(dǎo)體存儲(chǔ)器芯片的一條邊上配置的數(shù)據(jù)焊區(qū)區(qū)。在這種情況下，封裝指定信號(hào)PTYPS被給予連接電路222，對(duì)該不打算使用的焊區(qū)區(qū)的讀驅(qū)動(dòng)器斷開(kāi)與內(nèi)部數(shù)據(jù)總線的連接，并設(shè)定與所使用的數(shù)據(jù)焊區(qū)區(qū)對(duì)應(yīng)的讀驅(qū)動(dòng)器的連接路徑。因而，在這種情況下，在連接電路222中，按照焊區(qū)位置用CMOS傳輸門變更圖51所示的多路轉(zhuǎn)換器的輸出信號(hào)的傳輸路徑(實(shí)施例9)圖57是概略地示出了本發(fā)明實(shí)施例9的半導(dǎo)體電路器件的主要部分的結(jié)構(gòu)的圖。在圖57中內(nèi)部寫入/讀出電路70進(jìn)行存儲(chǔ)器陣列50的選擇存儲(chǔ)單元與內(nèi)部寫入/讀出數(shù)據(jù)的受授，對(duì)該內(nèi)部寫入/讀出電路70設(shè)置擴(kuò)展電路250及壓縮電路260。在多位測(cè)試模式指示信號(hào)MBT激活并進(jìn)行數(shù)據(jù)寫入時(shí)，擴(kuò)展電路250擴(kuò)展內(nèi)部數(shù)據(jù)總線線DBw上的信號(hào)并將其傳送到內(nèi)部寫入/讀出電路70中。
在多位測(cè)試模式指示信號(hào)MBT激活并進(jìn)行數(shù)據(jù)讀出時(shí)，壓縮電路260對(duì)從內(nèi)部寫入/讀出電路70讀出的數(shù)據(jù)進(jìn)行壓縮并將壓縮結(jié)果傳遞到內(nèi)部數(shù)據(jù)線DBr中。內(nèi)部數(shù)據(jù)總線線DBw及DBr是分離的數(shù)據(jù)總線線并共同地與輸入輸出電路265耦合。
內(nèi)部寫入/讀出電路70與內(nèi)部數(shù)據(jù)總線DB上的例如32位數(shù)據(jù)線進(jìn)行數(shù)據(jù)的傳送。在輸入輸出電路265中與該內(nèi)部數(shù)據(jù)總線DB的各數(shù)據(jù)總線線對(duì)應(yīng)地設(shè)置輸入輸出緩沖電路。
在多位測(cè)試模式中，通過(guò)擴(kuò)展電路250把共同的數(shù)據(jù)寫入存儲(chǔ)器陣列50的多個(gè)存儲(chǔ)單元中，并從來(lái)自存儲(chǔ)器陣列50的這多個(gè)存儲(chǔ)單元中同時(shí)讀出數(shù)據(jù)，用壓縮電路260生成表示這些邏輯電平的一致/不一致的數(shù)據(jù)并判斷在這多個(gè)存儲(chǔ)單元中是否存在不合格的存儲(chǔ)單元。擴(kuò)展電路250具有擴(kuò)展數(shù)據(jù)的位寬度的功能，通過(guò)對(duì)所給予的測(cè)試數(shù)據(jù)進(jìn)行復(fù)制工作而生成多位的數(shù)據(jù)。
在這樣的多位測(cè)試模式中，通過(guò)分別設(shè)置傳輸多位測(cè)試寫入數(shù)據(jù)的內(nèi)部數(shù)據(jù)總線線DBw及傳輸表示壓縮(省并)結(jié)果的數(shù)據(jù)的數(shù)據(jù)總線線DBr可以得到下述優(yōu)點(diǎn)。即，在把擴(kuò)展電路250及壓縮電路260與同一數(shù)據(jù)總線線耦合的情況下，與其他數(shù)據(jù)總線線相比該數(shù)據(jù)總線線的負(fù)荷變大，在通常工作模式中，數(shù)據(jù)傳送速度由于被這個(gè)負(fù)荷大的數(shù)據(jù)總線線的數(shù)據(jù)傳送速度所限制而不能進(jìn)行高速的數(shù)據(jù)傳送。通過(guò)分別設(shè)置傳輸該多位測(cè)試寫入數(shù)據(jù)的總線線及傳送表示壓縮結(jié)果的數(shù)據(jù)的總線線就可以分散總線線的負(fù)荷，從而在通常工作模式中也可以高速地傳送數(shù)據(jù)。
圖58是具體地示出了圖57所示的內(nèi)部寫入/讀出電路70、擴(kuò)展電路250及壓縮電路260的結(jié)構(gòu)的圖。在圖58中示出了與傳送4位數(shù)據(jù)的全局?jǐn)?shù)據(jù)線GIOa-GIOd有關(guān)的部分的結(jié)構(gòu)。在以下的說(shuō)明中為簡(jiǎn)化說(shuō)明而以×32位的字結(jié)構(gòu)中的多位測(cè)試的結(jié)構(gòu)為例說(shuō)明。然而，即使是對(duì)于×16位及×8位的字結(jié)構(gòu)的多位測(cè)試結(jié)構(gòu)也一樣，通過(guò)對(duì)按照字結(jié)構(gòu)選擇數(shù)據(jù)位的多路轉(zhuǎn)換器配置擴(kuò)展/壓縮電路可以同樣地實(shí)現(xiàn)多位測(cè)試。
內(nèi)部寫入/讀出電路70含有分別與全局?jǐn)?shù)據(jù)線GIOa-GIOd對(duì)應(yīng)地設(shè)置的寫驅(qū)動(dòng)器WDRa-WDRd以及前置放大器PAa-PAd。在通常工作模式中，寫驅(qū)動(dòng)器WDRa及前置放大器PAa進(jìn)行向內(nèi)部數(shù)據(jù)總線線DBa的數(shù)據(jù)傳送。在通常工作模式中，寫驅(qū)動(dòng)器WDRb及前置放大器PAb進(jìn)行向內(nèi)部數(shù)據(jù)總線線DBb的數(shù)據(jù)傳送。在通常工作模式中，寫驅(qū)動(dòng)器WDRc及前置放大器PAc進(jìn)行向內(nèi)部數(shù)據(jù)總線線DBc的數(shù)據(jù)傳送。在通常工作模式中，寫驅(qū)動(dòng)器WDRd及前置放大器PAd進(jìn)行向內(nèi)部數(shù)據(jù)總線線DBd的數(shù)據(jù)傳送。
在多位測(cè)試指示信號(hào)MBT激活時(shí)，擴(kuò)展電路250含有對(duì)內(nèi)部數(shù)據(jù)總線線DBa上的數(shù)據(jù)進(jìn)行緩沖處理并共同地傳送到寫驅(qū)動(dòng)器WDRa-WDRd中的測(cè)試寫驅(qū)動(dòng)器250a。在多位測(cè)試模式指示信號(hào)MBT激活時(shí)，壓縮電路260含有把來(lái)自前置放大器PAa-PAd的數(shù)據(jù)壓縮(省并)為1位數(shù)據(jù)并傳輸?shù)絻?nèi)部數(shù)據(jù)總線線DBb中的壓縮器260b。
因而，在多位測(cè)試模式中，相同邏輯電平的數(shù)據(jù)通過(guò)該測(cè)試寫驅(qū)動(dòng)器250a傳輸?shù)綄戲?qū)動(dòng)器WDRa-WDRd中，也把相同邏輯電平的數(shù)據(jù)傳輸?shù)饺謹(jǐn)?shù)據(jù)線GIOa-GIOd中。在數(shù)據(jù)讀出時(shí)，來(lái)自傳輸?shù)饺謹(jǐn)?shù)據(jù)線GIOa-GIOd中的選擇存儲(chǔ)單元的數(shù)據(jù)由前置放大器PAa-PAd放大并傳輸?shù)綁嚎s器260a中。壓縮器260a生成表示這些所接受的數(shù)據(jù)的邏輯電平的一致/不一致的信號(hào)并傳輸?shù)絻?nèi)部數(shù)據(jù)總線線DBb中。由此，僅把測(cè)試寫驅(qū)動(dòng)器250a及壓縮器260a分別與內(nèi)部數(shù)據(jù)總線線DBa及DBb耦合就能減輕這些內(nèi)部數(shù)據(jù)總線線DBa及DBb上的負(fù)荷，從而能以高速傳輸數(shù)據(jù)。
圖59是示出了圖58所示的寫驅(qū)動(dòng)器WDRa-WDRd的結(jié)構(gòu)的一例的圖。在圖59中，因?yàn)閷戲?qū)動(dòng)器WDRa-WDRd的結(jié)構(gòu)相同，所以只代表性地示出了對(duì)全局?jǐn)?shù)據(jù)線GIO設(shè)置的寫驅(qū)動(dòng)器WDR。
在圖59中，寫驅(qū)動(dòng)器WDR含有在寫驅(qū)動(dòng)啟動(dòng)信號(hào)WDE激活時(shí)根據(jù)所給予的數(shù)據(jù)驅(qū)動(dòng)全局?jǐn)?shù)據(jù)線GIO的驅(qū)動(dòng)電路280；在多位測(cè)試模式指示信號(hào)MBT的反轉(zhuǎn)信號(hào)ZMBT為H電平時(shí)導(dǎo)通并把對(duì)應(yīng)的內(nèi)部數(shù)據(jù)總線線DB與驅(qū)動(dòng)電路280耦合的傳輸門281；以及在多位測(cè)試模式指示信號(hào)MBT激活時(shí)導(dǎo)通并把測(cè)試寫驅(qū)動(dòng)器250a的輸出信號(hào)傳輸?shù)津?qū)動(dòng)電路280中的傳輸門282。
在通常工作模式中，多位測(cè)試模式指示信號(hào)MBT為L(zhǎng)電平，傳輸門281為導(dǎo)通狀態(tài)而傳輸門282為非導(dǎo)通狀態(tài)。從而，驅(qū)動(dòng)電路280按照寫驅(qū)動(dòng)啟動(dòng)信號(hào)WDE并按照對(duì)應(yīng)的內(nèi)部數(shù)據(jù)總線線DB上的數(shù)據(jù)驅(qū)動(dòng)對(duì)應(yīng)的全局?jǐn)?shù)據(jù)線GIO。
另一方面，在多位測(cè)試模式中，多位測(cè)試模式指示信號(hào)MBT為H電平，傳輸門281為非導(dǎo)通狀態(tài)而傳輸門282為導(dǎo)通狀態(tài)。驅(qū)動(dòng)電路280按照來(lái)自測(cè)試寫驅(qū)動(dòng)器250a的測(cè)試寫入數(shù)據(jù)驅(qū)動(dòng)全局?jǐn)?shù)據(jù)線GIO。
該測(cè)試寫驅(qū)動(dòng)器250a也可以是驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線的總線驅(qū)動(dòng)電路。該測(cè)試寫驅(qū)動(dòng)器250a按照來(lái)自對(duì)應(yīng)的輸入電路的測(cè)試數(shù)據(jù)驅(qū)動(dòng)4位的內(nèi)部數(shù)據(jù)線DBa-DBd。該總線驅(qū)動(dòng)電路也可以是分別對(duì)內(nèi)部數(shù)據(jù)線DBa-DBd而配置的總線驅(qū)動(dòng)器。在多位測(cè)試模式中，來(lái)自一個(gè)輸入緩沖電路的測(cè)試數(shù)據(jù)共同地被傳輸?shù)竭@些總線驅(qū)動(dòng)器，各總線驅(qū)動(dòng)器按照所傳輸?shù)臏y(cè)試數(shù)據(jù)驅(qū)動(dòng)對(duì)應(yīng)的內(nèi)部數(shù)據(jù)總線線DBa-DBd。
圖60是概略地示出了圖58所示的前置放大器PAa-PAb結(jié)構(gòu)的一例的圖。在圖60中因?yàn)榍爸梅糯笃鱌Aa-PAb結(jié)構(gòu)相同，所以只代表性地示出了對(duì)全局?jǐn)?shù)據(jù)線GIO設(shè)置的前置放大器PA。
在圖60中，前置放大器PA含有響應(yīng)于前置放大器激活信號(hào)PAE的激活而放大對(duì)應(yīng)的全局?jǐn)?shù)據(jù)線GIO的數(shù)據(jù)的前置放大電路290；在多位測(cè)試模式指示信號(hào)MBT為L(zhǎng)電平且補(bǔ)多位測(cè)試模式指示信號(hào)ZMBT激活時(shí)導(dǎo)通并把前置放大電路290與對(duì)應(yīng)的內(nèi)部數(shù)據(jù)總線線DB耦合的傳輸門292；以及在多位測(cè)試模式指示信號(hào)MBT為H電平時(shí)導(dǎo)通并把前置放大電路290的輸出與壓縮器260a耦合的傳輸門294。
對(duì)于該圖60所示的前置放大器PA的結(jié)構(gòu)，在通常工作模式中前置放大電路290與對(duì)應(yīng)的內(nèi)部數(shù)據(jù)總線線DB耦合，在多位測(cè)試工作模式中前置放大電路290的輸出信號(hào)被傳輸?shù)綁嚎s器260a并與對(duì)應(yīng)的內(nèi)部數(shù)據(jù)總線線DB分離。由于在多位測(cè)試模式中前置放大電路290與對(duì)應(yīng)的內(nèi)部數(shù)據(jù)總線線DB分離，所以在多位測(cè)試模式中可以把與傳輸表示壓縮結(jié)果的數(shù)據(jù)的數(shù)據(jù)總線相鄰的內(nèi)部數(shù)據(jù)總線線固定在接地電壓電平作為屏蔽布線使用(關(guān)于這種結(jié)構(gòu)將在后面說(shuō)明)。
圖61是示出了圖58所示的壓縮器260a的結(jié)構(gòu)的一例的圖。在圖61中，壓縮器260a含有在多位測(cè)試模式中接受前置放大器PAa-PAd的輸出信號(hào)的不一致檢測(cè)電路(EXOR電路)300；接受多位測(cè)試模式指示信號(hào)MBT及不一致檢測(cè)電路300的輸出信號(hào)的AND電路302；以及在多位測(cè)試模式指示信號(hào)MBT激活時(shí)(H電平時(shí))導(dǎo)通并把AND電路302的輸出信號(hào)傳輸?shù)絻?nèi)部數(shù)據(jù)總線線DBb的傳輸門304。
在通常工作模式中，多位測(cè)試模式指示信號(hào)MBT為L(zhǎng)電平，傳輸門304為非導(dǎo)通狀態(tài)，該壓縮器260a的輸出信號(hào)不被傳輸?shù)絻?nèi)部數(shù)據(jù)總線線DBb。
如果多位測(cè)試模式指示信號(hào)MBT為H電平，則傳輸門304導(dǎo)通，AND電路302的輸出信號(hào)被傳輸?shù)綌?shù)據(jù)總線線DBb。而且，如圖60所示，前置放大器PA的輸出與對(duì)應(yīng)的數(shù)據(jù)總線線分離，而與壓縮器260a耦合。
在數(shù)據(jù)寫入時(shí)，前置放大器PAa-PAd的輸出信號(hào)全部被設(shè)定為待機(jī)狀態(tài)的例如H電平，不一致檢測(cè)電路300的輸出信號(hào)為L(zhǎng)電平，AND電路302的輸出信號(hào)也相應(yīng)地成為L(zhǎng)電平。從而，在多位測(cè)試模式中的測(cè)試數(shù)據(jù)寫入時(shí)內(nèi)部數(shù)據(jù)總線線DBb被固定在L電平。
在多位測(cè)試模式中，在讀出壓縮結(jié)果數(shù)據(jù)的情況下，該前置放大器PAa-PAd的輸出信號(hào)被傳輸?shù)讲灰恢聶z測(cè)電路300。如果前置放大器PAa-PAd的輸出信號(hào)的邏輯電平全部相同，則該不一致檢測(cè)電路300的輸出信號(hào)為L(zhǎng)電平，相應(yīng)地，AND電路302的輸出信號(hào)維持L電平。另一方面，當(dāng)H電平的信號(hào)和L電平的信號(hào)混在前置放大器PAa-PAd的輸出信號(hào)中的情況下，該不一致檢測(cè)電路300的輸出信號(hào)為H電平，相應(yīng)地，AND電路302的輸出信號(hào)為H電平。由此，能夠把表示4位數(shù)據(jù)的省并結(jié)果(壓縮結(jié)果)的數(shù)據(jù)傳輸?shù)絻?nèi)部數(shù)據(jù)總線線DBb。
在多位測(cè)試模式指示信號(hào)MBT為L(zhǎng)電平時(shí)，如圖60所示，前置放大器PA與對(duì)應(yīng)的數(shù)據(jù)總線耦合，對(duì)壓縮器260a的輸入信號(hào)成為不確定狀態(tài)。但是，因?yàn)锳ND門電路302的輸出信號(hào)被固定在L電平并且傳輸門304被設(shè)定為非導(dǎo)通狀態(tài)，所以在通常工作模式中不會(huì)產(chǎn)生任何問(wèn)題。即使在寫驅(qū)動(dòng)器WDR中，如圖59所示，因?yàn)轵?qū)動(dòng)電路280與對(duì)應(yīng)的數(shù)據(jù)總線線耦合，所以能夠根據(jù)寫入數(shù)據(jù)準(zhǔn)確地驅(qū)動(dòng)對(duì)應(yīng)的全局?jǐn)?shù)據(jù)線。
圖62是概略地示出了圖57所示的輸入輸出電路265及與內(nèi)部數(shù)據(jù)總線線DBb對(duì)應(yīng)的輸入輸出電路310的結(jié)構(gòu)的圖。
在圖62中，輸入輸出電路265含有在寫入工作指示信號(hào)WE激活時(shí)被激活并按照施加到數(shù)據(jù)輸入節(jié)點(diǎn)的數(shù)據(jù)DQa生成內(nèi)部寫入數(shù)據(jù)的輸入緩沖器312a；在讀出工作激活信號(hào)OE激活時(shí)被激活，對(duì)所給予的數(shù)據(jù)進(jìn)行緩沖處理并生成讀出數(shù)據(jù)DQa的輸出緩沖器314a；以及按照補(bǔ)多位測(cè)試模式指示信號(hào)ZMBT把輸出緩沖器314a的輸入與輸入緩沖器312a的輸出耦合的傳輸門315。
在通常工作模式及多位測(cè)試模式中，該輸入緩沖器312a按照來(lái)自外部的數(shù)據(jù)DQa生成內(nèi)部寫入數(shù)據(jù)并驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線DBa。在通常工作模式中多位測(cè)試模式指示信號(hào)ZMBT為H電平，傳輸門315為導(dǎo)通狀態(tài)，輸出緩沖器314a的輸入與內(nèi)部數(shù)據(jù)總線線DBa耦合，按照傳輸?shù)絻?nèi)部數(shù)據(jù)總線線DBa上的數(shù)據(jù)生成外部讀出數(shù)據(jù)DQa。
輸入輸出電路310含有響應(yīng)于寫入工作指示信號(hào)WE的激活而按照來(lái)自外部的數(shù)據(jù)位DQb生成內(nèi)部寫入數(shù)據(jù)的輸入緩沖器312b；響應(yīng)于讀出工作指示信號(hào)OE的激活而被激活，對(duì)所給予的數(shù)據(jù)進(jìn)行緩沖處理并生成外部讀出數(shù)據(jù)DQb的輸出緩沖器314b；以及在多位測(cè)試模式指示信號(hào)ZMBT非激活(H電平)時(shí)導(dǎo)通并把輸入緩沖器312b的輸出及輸出緩沖器314b的輸入與內(nèi)部數(shù)據(jù)總線線DBb耦合的傳輸門316及317。
在多位測(cè)試模式中，補(bǔ)多位測(cè)試模式指示信號(hào)ZMBT為L(zhǎng)電平，傳輸門316及317為非導(dǎo)通狀態(tài)，輸入緩沖器312b及輸出緩沖器314b與內(nèi)部數(shù)據(jù)總線線DBb分離。
為輸出多位測(cè)試結(jié)果，設(shè)置在多位測(cè)試模式指示信號(hào)MBT激活時(shí)導(dǎo)通并把內(nèi)部數(shù)據(jù)總線線DBb連接到輸出緩沖器314a上的傳輸門318。
在通常工作模式中，多位測(cè)試模式指示信號(hào)MBT為非導(dǎo)通狀態(tài)，輸出緩沖器314a與內(nèi)部數(shù)據(jù)總線線DBb分離。另一方面，在多位測(cè)試模式中，多位測(cè)試模式指示信號(hào)MBT為H電平，傳輸門318導(dǎo)通，被傳輸?shù)絻?nèi)部數(shù)據(jù)總線線DBb上的壓縮結(jié)果數(shù)據(jù)(省并結(jié)果數(shù)據(jù))被傳輸?shù)捷敵鼍彌_器314a并作為讀出數(shù)據(jù)Dqa而被輸出。
從而，在多位測(cè)試模式中，即使用相同的焊區(qū)傳輸寫入數(shù)據(jù)及省并結(jié)果數(shù)據(jù)(壓縮結(jié)果數(shù)據(jù))，在內(nèi)部也可以通過(guò)不同的數(shù)據(jù)總線線傳輸多位測(cè)試寫入數(shù)據(jù)及壓縮結(jié)果數(shù)據(jù)。
如上所述，按照本發(fā)明的實(shí)施例9，在多位測(cè)試模式中通過(guò)把測(cè)試寫入數(shù)據(jù)及壓縮結(jié)果數(shù)據(jù)傳輸?shù)讲煌膬?nèi)部數(shù)據(jù)線就可以把內(nèi)部數(shù)據(jù)總線線的負(fù)荷分散開(kāi)，從而在通常工作模式中也能以高速傳送數(shù)據(jù)。
(實(shí)施例10)圖63是概略地示出了本發(fā)明實(shí)施例10的半導(dǎo)體存儲(chǔ)器的主要部分的結(jié)構(gòu)的圖。在圖63中示出了與數(shù)據(jù)端子DPDa-DPDd相關(guān)部分的結(jié)構(gòu)。對(duì)這些數(shù)據(jù)端子DPDa-DPDd分別設(shè)置輸入輸出電路350a-350d。這些輸入輸出電路350a-350d分別與內(nèi)部數(shù)據(jù)總線線DBa-DBd耦合。內(nèi)部數(shù)據(jù)總線線DBa-DBd分別通過(guò)前置放大器/寫驅(qū)動(dòng)器PW0-PW3與全局?jǐn)?shù)據(jù)線GIOa-GIOd耦合。
為進(jìn)行多位測(cè)試，設(shè)置了在多位測(cè)試模式指示信號(hào)MBT激活時(shí)按照內(nèi)部數(shù)據(jù)總線線DBc的數(shù)據(jù)驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線DBa的測(cè)試寫驅(qū)動(dòng)器352；壓縮前置放大器/寫驅(qū)動(dòng)器PW0及PW1中的前置放大電路的輸出信號(hào)并把壓縮結(jié)果輸出到內(nèi)部數(shù)據(jù)總線線DBb上的壓縮器354a；以及壓縮前置放大器/寫驅(qū)動(dòng)器PW2及PW3中的前置放大電路的輸出信號(hào)并把壓縮結(jié)果傳輸?shù)絻?nèi)部數(shù)據(jù)總線線DBd上的壓縮器354b。
另外，內(nèi)部數(shù)據(jù)總線線DBa與前置放大器/寫驅(qū)動(dòng)器PW1的寫驅(qū)動(dòng)器耦合，同樣，內(nèi)部數(shù)據(jù)總線線DBc與前置放大器/寫驅(qū)動(dòng)器PW3的寫驅(qū)動(dòng)器耦合。
這些前置放大器/寫驅(qū)動(dòng)器PW1及PW3與圖59所示的寫驅(qū)動(dòng)器具有同樣的結(jié)構(gòu)。內(nèi)部數(shù)據(jù)總線線DBa及DBc與前置放大器/寫驅(qū)動(dòng)器PW0及PW2的寫驅(qū)動(dòng)器直接耦合。但是，如果這些前置放大器/寫驅(qū)動(dòng)器PWO及PW2的寫驅(qū)動(dòng)器與圖59所示寫驅(qū)動(dòng)器具有同樣的結(jié)構(gòu)也可以。
前置放大器/寫驅(qū)動(dòng)器PW0-PW3的前置放大器的結(jié)構(gòu)與圖60所示的前置放大電路的結(jié)構(gòu)相同。
除了用2輸入不一致檢測(cè)電路代替4輸入不一致檢測(cè)電路外，壓縮器354a及354b與圖61所示的壓縮器260a的結(jié)構(gòu)相同。
在該圖63所示的結(jié)構(gòu)的情況下，如圖64所示，在內(nèi)部數(shù)據(jù)總線線中，傳輸測(cè)試寫入數(shù)據(jù)的總線線與傳輸表示壓縮結(jié)果的數(shù)據(jù)的總線線交互地配置。在圖64中示出了與內(nèi)部數(shù)據(jù)總線線DB0-DB7互補(bǔ)的數(shù)據(jù)線組DB<i>及/DB<i>。這里i＝0-7。
這些內(nèi)部數(shù)據(jù)總線線DB<0>及/DB<0>-DB<7>及/DB<7>具有扭曲結(jié)構(gòu)，相鄰的內(nèi)部數(shù)據(jù)總線線對(duì)在不同的位置具有相互交叉的部分，并且，在2位的內(nèi)部數(shù)據(jù)總線線中，分別在1位數(shù)據(jù)總線線之間設(shè)置另一方的1位數(shù)據(jù)總線線。即，在圖64中，在內(nèi)部數(shù)據(jù)總線線DB<7>與/DB<7>之間配置內(nèi)部數(shù)據(jù)總線線DB<6>或/DB<6>，在這些內(nèi)部數(shù)據(jù)總線線DB<6>與/DB<6>之間配置內(nèi)部數(shù)據(jù)總線線DB<7>或/DB<7>。
表示壓縮結(jié)果的數(shù)據(jù)被傳送到奇數(shù)內(nèi)部數(shù)據(jù)總線線，測(cè)試寫入數(shù)據(jù)被傳送到偶數(shù)內(nèi)部數(shù)據(jù)總線線。即，在圖64中，測(cè)試寫入數(shù)據(jù)被傳送到內(nèi)部數(shù)據(jù)線DB<2k>及/DB<2k>，表示壓縮結(jié)果的數(shù)據(jù)被傳送到內(nèi)部數(shù)據(jù)總線線DB<2k+1>及DB<2k+1>。這里，k＝0-3。
因而，在傳送測(cè)試寫入數(shù)據(jù)時(shí)，傳輸壓縮結(jié)果的數(shù)據(jù)線具有屏蔽布線的功能，或者在讀出壓縮結(jié)果時(shí)傳輸測(cè)試寫入數(shù)據(jù)的奇數(shù)數(shù)據(jù)線具有屏蔽布線的功能。
在多位測(cè)試模式中，在傳輸壓縮結(jié)果的情況下，可采用下述結(jié)構(gòu)作為偶數(shù)內(nèi)部數(shù)據(jù)線被驅(qū)動(dòng)到接地電壓電平的結(jié)構(gòu)例如在圖63中，多位測(cè)試模式指示信號(hào)MBT激活時(shí)測(cè)試寫驅(qū)動(dòng)器352被激活而與數(shù)據(jù)的寫入/讀出無(wú)關(guān)，并且，在輸入輸出電路350c中，在多位測(cè)試模式中的數(shù)據(jù)讀出工作模式時(shí)，輸入緩沖器把接地電壓電平的信號(hào)傳送到對(duì)應(yīng)的內(nèi)部數(shù)據(jù)線的互補(bǔ)數(shù)據(jù)線上。
圖65是概略地示出了圖63所示的輸入輸出電路350c的輸出電路的結(jié)構(gòu)的圖。在圖65中輸入輸出電路350c含有對(duì)讀出工作指示信號(hào)OE激活時(shí)所給予的數(shù)據(jù)進(jìn)行緩沖處理并輸出到數(shù)據(jù)焊區(qū)DPDc上的輸出緩沖器360；根據(jù)寫入工作指示信號(hào)WE激活時(shí)提供給數(shù)據(jù)焊區(qū)DPDc的數(shù)據(jù)生成內(nèi)部寫入數(shù)據(jù)的緩沖器368；在多位測(cè)試模式指示信號(hào)MBT激活時(shí)壓縮內(nèi)部數(shù)據(jù)總線線DBb及DBd上的數(shù)據(jù)的壓縮器366；在多位測(cè)試模式指示信號(hào)MBT激活時(shí)導(dǎo)通并把壓縮器366的輸出信號(hào)傳輸?shù)捷敵鼍彌_器360中的傳輸門362；在補(bǔ)多位測(cè)試模式指示信號(hào)ZMBT激活時(shí)導(dǎo)通并在導(dǎo)通時(shí)把輸出緩沖器360與內(nèi)部數(shù)據(jù)總線線DBc耦合的傳輸門364；接受多位測(cè)試模式指示信號(hào)MBT及補(bǔ)寫入工作指示信號(hào)/WE(ZWE)的AND電路365；以及在AND電路365的輸出信號(hào)為H電平時(shí)導(dǎo)通并把內(nèi)部數(shù)據(jù)總線線DBc維持在接地電壓電平的傳輸門366。測(cè)試寫驅(qū)動(dòng)器352與該內(nèi)部數(shù)據(jù)總線線DBc耦合。
壓縮器366的結(jié)構(gòu)與圖61所示的壓縮器260a有以下幾點(diǎn)不同。即，用2輸入不一致檢測(cè)電路代替4輸入不一致檢測(cè)電路而不用傳輸門。圖61所示的傳輸門304與圖65中的傳輸門362對(duì)應(yīng)。
在通常工作模式中，多位測(cè)試模式指示信號(hào)MBT為L(zhǎng)電平，輸出緩沖器360通過(guò)傳輸門364與內(nèi)部數(shù)據(jù)總線線DBc耦合。輸入緩沖器368還與該內(nèi)部數(shù)據(jù)總線線DBc耦合。在通常工作模式中，AND門365的輸出信號(hào)為L(zhǎng)電平，傳輸門366也是非導(dǎo)通狀態(tài)。因而，按照給予數(shù)據(jù)焊區(qū)DPDc的數(shù)據(jù)位DQc驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線DBc，并按照傳送到內(nèi)部數(shù)據(jù)線DBc上的數(shù)據(jù)由輸出緩沖器360驅(qū)動(dòng)數(shù)據(jù)焊區(qū)DPDc。
在多位測(cè)試模式中傳輸門364為非導(dǎo)通狀態(tài)，另一方面，傳輸門362為導(dǎo)通狀態(tài)。在多位測(cè)試模式中的數(shù)據(jù)寫入時(shí)，寫入工作指示信號(hào)/WE為L(zhǎng)電平，相應(yīng)地，AND門365的輸出信號(hào)為L(zhǎng)電平，傳輸門366為非導(dǎo)通狀態(tài)。
在這種狀態(tài)下，輸入緩沖器368按照給予數(shù)據(jù)焊區(qū)DPDc的測(cè)試寫入數(shù)據(jù)DQc驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線DBc。并且，測(cè)試寫驅(qū)動(dòng)器352按照該內(nèi)部數(shù)據(jù)總線線DBc上的數(shù)據(jù)驅(qū)動(dòng)圖63所示的內(nèi)部數(shù)據(jù)總線線DBa。
另一方面，在多位測(cè)試中的數(shù)據(jù)讀出時(shí)，AND門365的輸出信號(hào)為H電平，內(nèi)部數(shù)據(jù)總線線DBc被固定在接地電壓電平。而且，數(shù)據(jù)總線線DBa也由測(cè)試寫驅(qū)動(dòng)器352保持在所設(shè)置的電壓電平。
在這種狀態(tài)下，壓縮器366按照內(nèi)部數(shù)據(jù)線DBb及DBd上的數(shù)據(jù)進(jìn)行省并工作(壓縮工作)，壓縮結(jié)果通過(guò)傳輸門362傳輸?shù)捷敵鼍彌_器362。輸出緩沖器360按照所給予的壓縮結(jié)果數(shù)據(jù)驅(qū)動(dòng)數(shù)據(jù)焊區(qū)DPDc。
對(duì)于圖63所示結(jié)構(gòu)的情況，擴(kuò)展/壓縮工作以2位為單位進(jìn)行，尤其是在壓縮工作時(shí)，重復(fù)進(jìn)行以2位為單位的壓縮工作可把壓縮器的輸出負(fù)荷分散到數(shù)據(jù)總線線DBb及DBd中，從而能降低數(shù)據(jù)總線的負(fù)荷。即，即使在利用圖61所示的壓縮器260a的結(jié)構(gòu)的情況下，4輸入1輸出的不一致檢測(cè)電路的輸出負(fù)荷也比2輸入1輸出的不一致檢測(cè)電路的輸出負(fù)荷大，相應(yīng)地，AND電路302的尺寸也必須增大(為與輸入電容相適應(yīng)地進(jìn)行高速驅(qū)動(dòng))。傳輸門304的尺寸也會(huì)相應(yīng)增大。因而，通過(guò)利用2輸入1輸出的壓縮器能夠減小各結(jié)構(gòu)要素的尺寸，相應(yīng)地減少了傳輸門的尺寸，從而減輕了數(shù)據(jù)總線的負(fù)荷。
而且，通過(guò)測(cè)試寫驅(qū)動(dòng)器352把數(shù)據(jù)總線線DBc上的數(shù)據(jù)傳輸?shù)搅硪粌?nèi)部數(shù)據(jù)總線線Dba上，從而能夠在通常工作模式及多位測(cè)試模式中用相同的寫驅(qū)動(dòng)器(含有后述的總線驅(qū)動(dòng)器)進(jìn)行測(cè)試數(shù)據(jù)的寫入及通常數(shù)據(jù)的寫入而不必配置測(cè)試專用驅(qū)動(dòng)器，從而可以減小電路占有面積。
圖66是示出了多位測(cè)試模式時(shí)傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB<150>中的數(shù)據(jù)位一覽表的圖。在圖66中，在通常工作模式中給予數(shù)據(jù)焊區(qū)DPD<150>的數(shù)據(jù)位DQ<150>分別以1對(duì)1的對(duì)應(yīng)關(guān)系傳輸?shù)絻?nèi)部數(shù)據(jù)總線DB<150>。在多位測(cè)試模式中，通過(guò)與數(shù)據(jù)位DQ<2>、DQ<6>、DQ<9>及DQ<13>對(duì)應(yīng)的端子進(jìn)行測(cè)試數(shù)據(jù)的輸入輸出。
在多位測(cè)試模式中的數(shù)據(jù)讀出時(shí)(TMBT讀)，對(duì)數(shù)據(jù)總線DB<1>及DB<3>中出現(xiàn)的壓縮數(shù)據(jù)進(jìn)行再壓縮并作為數(shù)據(jù)位DQ<2>輸出。對(duì)出現(xiàn)在內(nèi)部數(shù)據(jù)線DB<5>及DB<7>中的壓縮數(shù)據(jù)進(jìn)行再壓縮并作為數(shù)據(jù)位DQ<6>輸出。傳輸?shù)絻?nèi)部數(shù)據(jù)總線線DQ<8>及DB<10>中的省并(壓縮)數(shù)據(jù)進(jìn)行再壓縮并作為數(shù)據(jù)DQ<9>輸出。此外，對(duì)在內(nèi)部數(shù)據(jù)總線線DB<12>及DB<14>上出現(xiàn)的壓縮數(shù)據(jù)進(jìn)行再壓縮并作為數(shù)據(jù)位DQ<13>輸出。
在多位測(cè)試模式中的數(shù)據(jù)寫入時(shí)，按照數(shù)據(jù)位DQ<2>驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線DB<0>及DB<2>。按照數(shù)據(jù)位DQ<6>驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線DB<4>及DB<6>，同樣，按照數(shù)據(jù)位DB<9>驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線DB<9>及DB<11>。按照數(shù)據(jù)位DQ<13>驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線DB<13>及DB<15>。
在數(shù)據(jù)總線DB<70>中，壓縮數(shù)據(jù)被輸出到奇數(shù)內(nèi)部數(shù)據(jù)線，測(cè)試寫入數(shù)據(jù)被傳輸?shù)脚紨?shù)數(shù)據(jù)線。另一方面，在數(shù)據(jù)總線DB<158>中，壓縮結(jié)果數(shù)據(jù)被傳輸?shù)脚紨?shù)數(shù)據(jù)線，寫入數(shù)據(jù)被傳送到奇數(shù)內(nèi)部數(shù)據(jù)線。在數(shù)據(jù)總線中，傳送壓縮結(jié)果數(shù)據(jù)的總線線與傳送測(cè)試寫入數(shù)據(jù)的內(nèi)部數(shù)據(jù)總線線的奇數(shù)/偶數(shù)線之所以進(jìn)行交換是因?yàn)樵跀?shù)據(jù)總線DB<70>與DB<158>之間數(shù)據(jù)總線線的配置是對(duì)稱的(參見(jiàn)圖55)。即使在這種情況下，如圖55所示，在BGP安裝時(shí)內(nèi)部數(shù)據(jù)總線DB<70>與內(nèi)部數(shù)據(jù)總線DB<158>也是分開(kāi)配置的。在8位數(shù)據(jù)總線中，相鄰的內(nèi)部數(shù)據(jù)總線線的一方傳送測(cè)試寫入數(shù)據(jù)，另一方傳送壓縮結(jié)果數(shù)據(jù)。在TSOP安裝時(shí)，在×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中使用了內(nèi)部數(shù)據(jù)總線DB<2316>及DB<3124>。在這些內(nèi)部數(shù)據(jù)總線DB<2316>及DB<3124>中維持上述的內(nèi)部數(shù)據(jù)線的傳送數(shù)據(jù)的關(guān)系。
如圖67所示，不論是哪種結(jié)構(gòu)，在多位測(cè)試時(shí)，寫數(shù)據(jù)與壓縮結(jié)果數(shù)據(jù)(讀數(shù)據(jù))的一方被傳送到內(nèi)部數(shù)據(jù)總線線。相鄰的內(nèi)部數(shù)據(jù)總線線中一方傳送壓縮數(shù)據(jù)，另一方傳送測(cè)試寫入數(shù)據(jù)。
而且，對(duì)于圖67所示的配置，在多位測(cè)試模式中壓縮結(jié)果數(shù)據(jù)被傳輸?shù)絻?nèi)部數(shù)據(jù)線DB<7>及DB<8>。然而，如前面的例如圖33及圖55所示，內(nèi)部數(shù)據(jù)總線DB<70>與內(nèi)部數(shù)據(jù)總線DB<158>是各自相互分離配置的數(shù)據(jù)總線。與內(nèi)部數(shù)據(jù)總線DB<70>相鄰配置的內(nèi)部數(shù)據(jù)總線是數(shù)據(jù)總線DB<2316>，傳送壓縮結(jié)果數(shù)據(jù)的總線與傳送作為測(cè)試結(jié)果的測(cè)試寫入數(shù)據(jù)的總線相鄰地配置。
然而，在一般的半導(dǎo)體存儲(chǔ)器中，在16位內(nèi)部數(shù)據(jù)總線DB<150>被線性地延伸配置、內(nèi)部數(shù)據(jù)總線DB<150>的內(nèi)部數(shù)據(jù)總線線相鄰地配置的情況下，通過(guò)更換數(shù)據(jù)總線DB<158>的配置順序，與內(nèi)部數(shù)據(jù)總線DB<7>相鄰地配置數(shù)據(jù)總線DB<15>，在多位測(cè)試模式中就能夠把傳送寫入數(shù)據(jù)及壓縮結(jié)果數(shù)據(jù)的總線線全部相鄰地交互配置。
如上所述，在多位測(cè)試模式中，如果按照本發(fā)明的實(shí)施例10，把傳送測(cè)試寫入數(shù)據(jù)的總線與傳送壓縮結(jié)果數(shù)據(jù)的總線分別配置并且交互配置，就能夠抑制由數(shù)據(jù)總線線間的電容耦合引起的噪聲，從而可以準(zhǔn)確地傳輸測(cè)試數(shù)據(jù)。
而且，把測(cè)試寫入數(shù)據(jù)從與接受來(lái)自外部的多位寫入數(shù)據(jù)的輸入緩沖器對(duì)應(yīng)的總線線傳送到另一數(shù)據(jù)總線線，在通常工作模式及多位測(cè)試模式中就可以共有由擴(kuò)展工作生成測(cè)試寫入數(shù)據(jù)的電路結(jié)構(gòu)(在設(shè)置總線驅(qū)動(dòng)電路的情況下，在通常工作模式及多位測(cè)試模式中可以共有該總線驅(qū)動(dòng)電路)。由此能夠減小電路布局面積。
而且，由于該測(cè)試寫入數(shù)據(jù)與壓縮結(jié)果數(shù)據(jù)的傳送總線線交互地配置，所以能夠通過(guò)多個(gè)階段進(jìn)行壓縮工作，可以減輕各壓縮電路的輸出電容，相應(yīng)地減輕總線線的負(fù)荷。
另外，還可以把擴(kuò)展電路及壓縮電路分散配置在各總線線上而使各總線線的負(fù)荷變得均勻。
(實(shí)施例11)圖68是概略地示出本發(fā)明實(shí)施例11的半導(dǎo)體存儲(chǔ)器的數(shù)據(jù)輸入部的結(jié)構(gòu)的圖。在圖68中代表性地示出了輸入輸出數(shù)據(jù)位DQ<0>及/DQ<2>的電路部分。
在圖68中分別與數(shù)據(jù)線DQ<2>及DQ<0>對(duì)應(yīng)地設(shè)置輸入緩沖器400及401。輸入緩沖器400的輸出信號(hào)通過(guò)反相緩沖器402給予總線驅(qū)動(dòng)器/閂鎖器409。在寫數(shù)據(jù)觸發(fā)信號(hào)WDTG激活時(shí)總線驅(qū)動(dòng)器/閂鎖器404從反相緩沖器給予的信號(hào)中生成互補(bǔ)寫入信號(hào)并驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線DB<2>及/DB<2>。緩沖器400與圖65所示的輸入緩沖器368相對(duì)應(yīng)。同樣，內(nèi)部數(shù)據(jù)總線對(duì)DB<2>及/DB<2>與內(nèi)部數(shù)據(jù)總線線DB2相對(duì)應(yīng)。
作為與圖65所示的測(cè)試寫驅(qū)動(dòng)器352對(duì)應(yīng)的結(jié)構(gòu)，設(shè)置了接受輸入緩沖器400的輸出信號(hào)及補(bǔ)多位測(cè)試模式指示信號(hào)ZMBT的NOR電路406；接受補(bǔ)多位測(cè)試模式指示信號(hào)ZMBT和測(cè)試寫入數(shù)據(jù)反轉(zhuǎn)指示信號(hào)WDCNV的NOR電路408；以及接受這些NOR電路406及408的輸出信號(hào)和輸入緩沖器400的輸出信號(hào)的復(fù)合門410。
復(fù)合門410等效地含有接受測(cè)試寫入數(shù)據(jù)反轉(zhuǎn)指示信號(hào)WDCNV和NOR電路406的輸出信號(hào)的AND門；接受NOR電路408的輸出信號(hào)及輸入緩沖器400的輸出信號(hào)的AND；以及接受這些AND門的輸出信號(hào)的OR門。在補(bǔ)多位測(cè)試模式指示信號(hào)ZMBT為H電平的通常工作模式中，因?yàn)镹OR電路406及408的輸出信號(hào)同為L(zhǎng)電平，所以該復(fù)合門410輸出L電平的信號(hào)。
另一方面，在補(bǔ)多位測(cè)試模式指示信號(hào)ZMBT為L(zhǎng)電平的多位測(cè)試時(shí)，這些NOR電路406及408具有作為反相器的功能。在測(cè)試寫入數(shù)據(jù)反轉(zhuǎn)指示信號(hào)WDCNV為H電平并指示測(cè)試寫入數(shù)據(jù)的反轉(zhuǎn)的情況下，NOR電路408的輸出信號(hào)為L(zhǎng)電平，與通過(guò)NOR電路406從輸入緩沖器400傳輸來(lái)的數(shù)據(jù)對(duì)應(yīng)的數(shù)據(jù)從復(fù)合門410輸出。即，在多位測(cè)試時(shí)測(cè)試寫入數(shù)據(jù)反轉(zhuǎn)指示信號(hào)WDCNV為H電平時(shí)，輸入緩沖器400的輸出數(shù)據(jù)的反轉(zhuǎn)信號(hào)從復(fù)合門410傳送。
另一方面，在多位測(cè)試中，在且測(cè)試寫入數(shù)據(jù)反轉(zhuǎn)指示信號(hào)WDCLV為L(zhǎng)電平時(shí)，NOR電路408的輸出信號(hào)為H電平，與輸入緩沖器400的輸出數(shù)據(jù)對(duì)應(yīng)的信號(hào)從復(fù)合門410輸出。
輸入緩沖器401的輸出信號(hào)通過(guò)復(fù)合門412傳輸?shù)娇偩€驅(qū)動(dòng)器/閂鎖器414。復(fù)合門412等效地含有接受補(bǔ)多位測(cè)試模式指示信號(hào)ZMBT和輸入緩沖器401的輸出信號(hào)的AND門；以及接受該AND門和復(fù)合門410的輸出信號(hào)的NOR門。
總線驅(qū)動(dòng)器/閂鎖器414隨著寫數(shù)據(jù)觸發(fā)信號(hào)WDTG的激活而對(duì)取入所給予的數(shù)據(jù)進(jìn)行閂鎖并驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線DB<0>及/DB<0>。內(nèi)部數(shù)據(jù)總線線DB<0>及/DB<0>與內(nèi)部數(shù)據(jù)總線線DB0相對(duì)應(yīng)。
在通常工作模式中，因?yàn)檠a(bǔ)多位測(cè)試模式指示信號(hào)ZMBT為H電平并且復(fù)合門410的輸出信號(hào)為L(zhǎng)電平，所以復(fù)合門412使輸入緩沖器401的輸出信號(hào)反轉(zhuǎn)并傳輸?shù)娇偩€驅(qū)動(dòng)器/閂鎖器414。
另一方面，在補(bǔ)多位測(cè)試模式指示信號(hào)ZMBT為L(zhǎng)電平并指示多位測(cè)試模式時(shí)，復(fù)合門412使復(fù)合門410的輸出信號(hào)反轉(zhuǎn)并傳輸?shù)娇偩€驅(qū)動(dòng)器/閂鎖器414。
即，在多位測(cè)試模式中，在測(cè)試寫入數(shù)據(jù)反轉(zhuǎn)指示信號(hào)WDCNV為H電平時(shí)，反相緩沖器402與復(fù)合門412的輸出信號(hào)的邏輯電平成為互補(bǔ)的邏輯電平，另一方面，在測(cè)試寫入數(shù)據(jù)反轉(zhuǎn)指示信號(hào)WDCNV為L(zhǎng)電平時(shí)，反相緩沖器402及復(fù)合門412所輸出的信號(hào)的邏輯電平成為相同的邏輯電平。
因而，如圖69所示，在多位測(cè)試模式中當(dāng)測(cè)試寫入數(shù)據(jù)反轉(zhuǎn)指示信號(hào)WDCNV為“1(H電平)”時(shí)，內(nèi)部數(shù)據(jù)總線線DB2及DB0根據(jù)數(shù)據(jù)位DQ<2>傳輸互補(bǔ)的數(shù)據(jù)?？偩€驅(qū)動(dòng)器/閂鎖器404及414在使所給予的數(shù)據(jù)反轉(zhuǎn)并驅(qū)動(dòng)對(duì)應(yīng)的內(nèi)部數(shù)據(jù)總線線DB0及DB2的場(chǎng)合，向內(nèi)部數(shù)據(jù)總線線DB0傳送與測(cè)試寫入數(shù)據(jù)DQ<2>相同邏輯電平的數(shù)據(jù)，向內(nèi)部數(shù)據(jù)總線線DB0傳送測(cè)試寫入數(shù)據(jù)DQ<2>的反轉(zhuǎn)數(shù)據(jù)。
在多位測(cè)試模式中，按照內(nèi)部數(shù)據(jù)總線線DB2上的數(shù)據(jù)驅(qū)動(dòng)全局?jǐn)?shù)據(jù)線GIO2及GIO3，另一方面，按照內(nèi)部數(shù)據(jù)總線線DB0上的數(shù)據(jù)驅(qū)動(dòng)全局?jǐn)?shù)據(jù)線GIO0及GIO1。從而，傳輸?shù)饺謹(jǐn)?shù)據(jù)線GIO0及GIO1中的測(cè)試寫入數(shù)據(jù)與傳送到全局?jǐn)?shù)據(jù)線GIO2及GIO3中的測(cè)試寫入數(shù)據(jù)的邏輯電平成為互補(bǔ)的邏輯電平。
因而，在這些全局?jǐn)?shù)據(jù)線GIO0-GIO3與相鄰的存儲(chǔ)單元對(duì)應(yīng)地配置的情況下，在多位測(cè)試模式中能以2位為單位寫入使存儲(chǔ)數(shù)據(jù)的邏輯電平反轉(zhuǎn)的檢驗(yàn)?zāi)Ｊ健２⑶?，在全局?jǐn)?shù)據(jù)線GIO0及GIO2與上側(cè)塊的存儲(chǔ)單元耦合、全局?jǐn)?shù)據(jù)線GIO1及GIO3與下側(cè)塊的存儲(chǔ)單元連接的情況下，在各存儲(chǔ)器塊中可在相鄰的存儲(chǔ)單元中寫入互不相同的邏輯電平的數(shù)據(jù)并可以進(jìn)行位線間的干擾等的測(cè)試。這些全局?jǐn)?shù)據(jù)線與內(nèi)部數(shù)據(jù)總線線的對(duì)應(yīng)關(guān)系也可以適當(dāng)?shù)卮_定。
在多位測(cè)試模式中，當(dāng)測(cè)試寫入數(shù)據(jù)反轉(zhuǎn)指示信號(hào)WDCNV為“0(L電平)”時(shí)，復(fù)合門410生成與輸入緩沖器400的輸出信號(hào)相同邏輯電平的信號(hào)并給予復(fù)合門412。因而，從反相緩沖器402及復(fù)合門412輸出相同邏輯電平的信號(hào)。
如圖70所示，在這種情況下，相同邏輯電平的數(shù)據(jù)被傳輸?shù)絻?nèi)部數(shù)據(jù)總線線DB2及DB0，相應(yīng)地，相同邏輯電平的數(shù)據(jù)也被傳輸?shù)饺謹(jǐn)?shù)據(jù)線GIO0-GIO3。
在通常工作模式中，補(bǔ)多位測(cè)試模式指示信號(hào)ZMBT為H電平，復(fù)合門410的輸出信號(hào)為L(zhǎng)電平，復(fù)合門412作為反相緩沖器工作。因而，輸入緩沖器400及401分別按照外部給予的數(shù)據(jù)位DQ<2>及DQ<0>生成內(nèi)部寫入數(shù)據(jù)并分別給予總線驅(qū)動(dòng)器/閂鎖器404及414。
從而，如圖71所示，在這種通常工作模式中，按照來(lái)自外部的寫入數(shù)據(jù)位DQ<0>-DQ<3>驅(qū)動(dòng)內(nèi)部數(shù)據(jù)總線線DB0-DB3，相應(yīng)地，由這些來(lái)自外部的寫入數(shù)據(jù)位DQ<0>-DQ<3>設(shè)定其邏輯電平的數(shù)據(jù)被傳送到全局?jǐn)?shù)據(jù)線GIO0-GIO3。
通過(guò)利用圖68所示的結(jié)構(gòu)，即使在多位測(cè)試模式中，在通常工作模式及多位測(cè)試模式中也可以共有總線驅(qū)動(dòng)器/閂鎖器，因而不必設(shè)置多位測(cè)試模式專用的總線驅(qū)動(dòng)器/閂鎖器。因而，能夠簡(jiǎn)化內(nèi)部電路結(jié)構(gòu)，同時(shí)也能夠減少電路占有面積。
而且，由于向不同的內(nèi)部數(shù)據(jù)總線線傳送該測(cè)試寫入數(shù)據(jù)的測(cè)試寫驅(qū)動(dòng)器中具有寫入數(shù)據(jù)的反轉(zhuǎn)功能，所以能在多位的存儲(chǔ)單元中寫入邏輯電平不同的檢測(cè)模式數(shù)據(jù)。
另外，在測(cè)試模式中，測(cè)試寫入數(shù)據(jù)反轉(zhuǎn)信號(hào)WCNV由外部給予，并且是以指令的形式給予，也可以將其設(shè)定在模式寄存器中。在測(cè)試寫入工作模式中，寫入數(shù)據(jù)觸發(fā)信號(hào)WDTG按照寫入工作指示信號(hào)WE以規(guī)定的時(shí)序被激活。
另外，在×32位的字結(jié)構(gòu)、×16位的字結(jié)構(gòu)及×8位的字結(jié)構(gòu)中，在進(jìn)行多位測(cè)試模式的情況下，圖51所示的數(shù)據(jù)總線中也可以采用以下結(jié)構(gòu)。
即，圖68所示的寫驅(qū)動(dòng)器/閂鎖器與圖51所示的讀驅(qū)動(dòng)器對(duì)應(yīng)地配置。并且，圖68所示的輸入緩沖器與圖51所示的輸出緩沖器OBF0-OBF7對(duì)應(yīng)地配置。
即，對(duì)于圖51所示的結(jié)構(gòu)，設(shè)置了把內(nèi)部數(shù)據(jù)總線線DB0-DB3的4位數(shù)據(jù)壓縮為2位數(shù)據(jù)并傳送到奇數(shù)讀驅(qū)動(dòng)器的第1壓縮器；以及接受多路轉(zhuǎn)換器204a-204d的輸出信號(hào)(內(nèi)部讀出數(shù)據(jù))，在×32位的字結(jié)構(gòu)及×16位的字結(jié)構(gòu)中進(jìn)行壓縮工作而把4位數(shù)據(jù)壓縮為2位數(shù)據(jù)并傳送到奇數(shù)讀驅(qū)動(dòng)器的第2壓縮器。在與偶數(shù)數(shù)據(jù)焊區(qū)對(duì)應(yīng)地配置的輸出電路中，這些壓縮器的輸出信號(hào)最終被壓縮為1位數(shù)據(jù)而輸出。因而，來(lái)自4位存儲(chǔ)單元的數(shù)據(jù)被壓縮為1位數(shù)據(jù)，通過(guò)對(duì)應(yīng)的數(shù)據(jù)端子而輸出。
在×8位的字結(jié)構(gòu)中，對(duì)于圖51所示的結(jié)構(gòu)，因?yàn)樽x驅(qū)動(dòng)器RDR1及RDR2傳送數(shù)據(jù)，所以在與數(shù)據(jù)位DQ<0>對(duì)應(yīng)的輸出電路中把這些2位數(shù)據(jù)壓縮為1位數(shù)據(jù)而輸出。
在測(cè)試數(shù)據(jù)寫入時(shí)，配置數(shù)據(jù)總線驅(qū)動(dòng)器/閂鎖器以代替圖51所示的讀驅(qū)動(dòng)器RDR0-RDR7，在其前級(jí)，與各內(nèi)部數(shù)據(jù)總線對(duì)應(yīng)地配置圖68所示的結(jié)構(gòu)。圖51所示的多路轉(zhuǎn)換器(MX)因?yàn)榘凑兆纸Y(jié)構(gòu)而有選擇地導(dǎo)通，所以能根據(jù)各種字結(jié)構(gòu)可靠地傳送測(cè)試寫入數(shù)據(jù)。
因而，即使使用本實(shí)施例11所示的結(jié)構(gòu)也能按照各種字結(jié)構(gòu)準(zhǔn)確地進(jìn)行多位測(cè)試。在使測(cè)試寫入數(shù)據(jù)反轉(zhuǎn)的情況下，測(cè)試數(shù)據(jù)讀出時(shí)不必使所給予的對(duì)應(yīng)的內(nèi)部讀出數(shù)據(jù)的邏輯電平反轉(zhuǎn)。這是因?yàn)榧扰袛喾崔D(zhuǎn)數(shù)據(jù)的一致/不一致也判斷非反轉(zhuǎn)數(shù)據(jù)的一致/不一致的緣故。
如上所述，按照本發(fā)明的實(shí)施例11，在構(gòu)成為能使從1個(gè)輸入緩沖器傳輸?shù)絻?nèi)部數(shù)據(jù)總線線的測(cè)試寫入數(shù)據(jù)的邏輯電平反轉(zhuǎn)，在多位測(cè)試模式中能生成變換寫入數(shù)據(jù)的邏輯電平的檢驗(yàn)板模式并寫入到選擇存儲(chǔ)單元中。
另外，在該實(shí)施例11中，對(duì)于與各數(shù)據(jù)端子對(duì)應(yīng)地配置的全局?jǐn)?shù)據(jù)線GIO0-GIO3的配置，既可以是在1個(gè)子存儲(chǔ)器塊中配置的全局?jǐn)?shù)據(jù)線，也可以用1個(gè)子列塊中包含的上側(cè)全局?jǐn)?shù)據(jù)線與下側(cè)全局?jǐn)?shù)據(jù)線構(gòu)成。根據(jù)圖51所示的讀驅(qū)動(dòng)器與全局?jǐn)?shù)據(jù)線的對(duì)應(yīng)關(guān)系，能夠把該數(shù)據(jù)端子與全局?jǐn)?shù)據(jù)線的對(duì)應(yīng)關(guān)系設(shè)定為所希望的關(guān)系。
并且，在上述實(shí)施例2至實(shí)施例11中，作為半導(dǎo)體存儲(chǔ)器，既可以是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)，也可以是靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)和非易失性半導(dǎo)體存儲(chǔ)器。本發(fā)明可以應(yīng)用于在同一結(jié)構(gòu)的芯片中與多種字結(jié)構(gòu)對(duì)應(yīng)的半導(dǎo)體存儲(chǔ)器。
如上所述，按照本發(fā)明，把數(shù)據(jù)焊區(qū)分別對(duì)應(yīng)于芯片的4個(gè)分區(qū)分散配置，就能以同一芯片結(jié)構(gòu)與多種安裝封裝形式相對(duì)應(yīng)。
而且，在按照字結(jié)構(gòu)變更內(nèi)部數(shù)據(jù)總線的測(cè)試工作模式中的結(jié)構(gòu)，即使按照安裝封裝變更字結(jié)構(gòu)，也能夠在不使內(nèi)部電路結(jié)構(gòu)復(fù)雜化的同時(shí)準(zhǔn)確地進(jìn)行測(cè)試。
而且，準(zhǔn)備多種更新周期并有選擇地激活1個(gè)更新周期，就能夠用同一結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器芯片與多芯片封裝及單芯片封裝的任一種相對(duì)應(yīng)。
這次公開(kāi)的實(shí)施例在全部方面可認(rèn)為是例示性的而不是限制性的。本發(fā)明的范圍由權(quán)利要求書的范圍而不是由上述實(shí)施例的說(shuō)明來(lái)表示，其意圖是包含與權(quán)利要求的范圍均等的意義和范圍的全部變更。
權(quán)利要求
1.一種半導(dǎo)體電路器件，其特征在于備有內(nèi)部電路，包含存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元并在半導(dǎo)體芯片上形成；以及多個(gè)焊區(qū)，配置在上述內(nèi)部電路的外部區(qū)域的芯片周圍，上述多個(gè)焊區(qū)包含分散配置在上述芯片的至少4個(gè)分區(qū)的外圍部，按照上述內(nèi)部電路的被輸入輸出數(shù)據(jù)的字結(jié)構(gòu)在上述各分區(qū)中有選擇地被使用的多個(gè)數(shù)據(jù)焊區(qū)。
2.如權(quán)利要求1所述的半導(dǎo)體電路器件，其特征在于上述芯片具有矩形形狀，上述多個(gè)數(shù)據(jù)焊區(qū)沿著上述芯片的相向的兩條邊分散地配置。
3.如權(quán)利要求1所述的半導(dǎo)體電路器件，其特征在于上述多個(gè)焊區(qū)包含電源焊區(qū)，與分散配置在上述4個(gè)分區(qū)的數(shù)據(jù)焊區(qū)對(duì)應(yīng)地配置，對(duì)上述數(shù)據(jù)焊區(qū)及上述電源焊區(qū)來(lái)說(shuō)，各分區(qū)中使用的焊區(qū)的數(shù)目隨上述字結(jié)構(gòu)而不同，當(dāng)上述字結(jié)構(gòu)與允許的最大位數(shù)不同時(shí)，在各上述分區(qū)中以在所使用的焊區(qū)之間配置不使用的焊區(qū)的方式相間地使用上述焊區(qū)。
4.如權(quán)利要求1所述的半導(dǎo)體電路器件，其特征在于上述內(nèi)部電路配置在上述4個(gè)分區(qū)的每一個(gè)中，各自包含存儲(chǔ)數(shù)據(jù)的多個(gè)存儲(chǔ)電路，上述半導(dǎo)體存儲(chǔ)電路還備有將各上述存儲(chǔ)電路與上述多個(gè)數(shù)據(jù)焊區(qū)耦合的多條數(shù)據(jù)總線，各上述數(shù)據(jù)總線的負(fù)荷電容相同。
5.如權(quán)利要求1所述的半導(dǎo)體電路器件，其特征在于上述內(nèi)部電路含有對(duì)上述存儲(chǔ)單元進(jìn)行存取的存儲(chǔ)器選擇電路，上述半導(dǎo)體電路器件還備有壓縮電路，在測(cè)試工作模式中對(duì)從上述存儲(chǔ)器選擇電路同時(shí)讀出的存儲(chǔ)單元數(shù)據(jù)進(jìn)行壓縮并輸出，連接控制電路，按照表示上述字結(jié)構(gòu)的字結(jié)構(gòu)指示信號(hào)設(shè)定上述壓縮電路的輸出與上述多個(gè)數(shù)據(jù)焊區(qū)的連接。
6.如權(quán)利要求1所述的半導(dǎo)體電路器件，其特征在于上述芯片具有矩形形狀，上述多個(gè)數(shù)據(jù)焊區(qū)沿著上述芯片的相向的兩條邊分散地配置，在安裝第1種封裝時(shí)分散配置在上述4個(gè)分區(qū)的數(shù)據(jù)焊區(qū)按照字結(jié)構(gòu)而被使用，在安裝第2種封裝時(shí)沿著上述兩條邊中的一條邊分散地配置的數(shù)據(jù)焊區(qū)按照上述字結(jié)構(gòu)有選擇地被使用。
7.如權(quán)利要求1所述的半導(dǎo)體電路器件，其特征在于還包含多條數(shù)據(jù)總線，與上述多個(gè)數(shù)據(jù)焊區(qū)對(duì)應(yīng)地配置，上述多條數(shù)據(jù)總線線按照上述字結(jié)構(gòu)以在所使用的數(shù)據(jù)總線線之間配置不打算使用的數(shù)據(jù)總線線的方式而被配置。
8.一種半導(dǎo)體電路器件，其特征在于備有多個(gè)存儲(chǔ)單元；測(cè)試寫入數(shù)據(jù)線，在測(cè)試工作模式中，對(duì)上述多個(gè)存儲(chǔ)單元中的規(guī)定數(shù)目的存儲(chǔ)單元同時(shí)傳送寫入數(shù)據(jù)；寫入電路，在上述測(cè)試工作模式中，對(duì)上述規(guī)定數(shù)目的存儲(chǔ)單元同時(shí)寫入上述測(cè)試寫入數(shù)據(jù)線的數(shù)據(jù)；以及壓縮電路，在上述測(cè)試工作模式中，對(duì)來(lái)自上述規(guī)定數(shù)目的存儲(chǔ)單元的讀出數(shù)據(jù)進(jìn)行壓縮并把表示壓縮結(jié)果的信號(hào)輸出到與上述測(cè)試寫入數(shù)據(jù)線不同的測(cè)試讀出數(shù)據(jù)線中，上述測(cè)試寫入及讀出數(shù)據(jù)線在通常工作模式中分別傳送寫入數(shù)據(jù)及讀出數(shù)據(jù)雙方。
9.如權(quán)利要求8所述的半導(dǎo)體電路器件，其特征在于上述測(cè)試讀出數(shù)據(jù)線至少包含第1及第2數(shù)據(jù)線，上述壓縮電路備有第1及第2壓縮電路，各自與上述規(guī)定數(shù)目的存儲(chǔ)單元對(duì)應(yīng)地配置，在激活時(shí)壓縮從對(duì)應(yīng)的存儲(chǔ)單元讀出的數(shù)據(jù)并把該壓縮結(jié)果輸出到上述第1及第2數(shù)據(jù)線；以及最終壓縮電路，在上述測(cè)試工作模式中，壓縮上述第1及第2壓縮電路的輸出信號(hào)，生成最終壓縮結(jié)果，并通過(guò)與對(duì)應(yīng)于上述第1及第2數(shù)據(jù)線而配置的輸出電路不同的輸出電路將其輸出。
10.如權(quán)利要求8所述的半導(dǎo)體電路器件，其特征在于還備有在通常工作模式中傳送多位數(shù)據(jù)的內(nèi)部數(shù)據(jù)總線，在上述內(nèi)部數(shù)據(jù)總線中，上述測(cè)試寫入數(shù)據(jù)線與上述測(cè)試讀出數(shù)據(jù)線相鄰地配置。
11.如權(quán)利要求8所述的半導(dǎo)體電路器件，其特征在于上述測(cè)試讀出數(shù)據(jù)線備有第1及第2數(shù)據(jù)線，上述壓縮電路備有第1壓縮電路，進(jìn)行上述規(guī)定數(shù)目的存儲(chǔ)單元的第1數(shù)目的存儲(chǔ)單元的數(shù)據(jù)的壓縮并把表示該壓縮結(jié)果的信號(hào)輸出到上述第1數(shù)據(jù)線；以及第2壓縮電路，進(jìn)行上述規(guī)定數(shù)目的存儲(chǔ)單元中剩余的存儲(chǔ)單元的數(shù)據(jù)的壓縮并把表示該壓縮結(jié)果的信號(hào)輸出到上述第2數(shù)據(jù)線。
12.如權(quán)利要求8所述的半導(dǎo)體電路器件，其特征在于上述測(cè)試寫入數(shù)據(jù)線包含多條內(nèi)部數(shù)據(jù)線，各自與不同的數(shù)據(jù)輸入輸出焊區(qū)對(duì)應(yīng)地配置，并在通常工作模式中傳送來(lái)自對(duì)應(yīng)的焊區(qū)的數(shù)據(jù)，上述寫入電路備有耦合電路，在上述測(cè)試工作模式中，把上述多條內(nèi)部數(shù)據(jù)線的預(yù)先確定的內(nèi)部數(shù)據(jù)線的數(shù)據(jù)傳輸?shù)缴鲜龆鄺l內(nèi)部數(shù)據(jù)線的剩余的內(nèi)部數(shù)據(jù)線中；以及寫入驅(qū)動(dòng)器，根據(jù)各上述內(nèi)部數(shù)據(jù)線的數(shù)據(jù)將數(shù)據(jù)傳送到選擇存儲(chǔ)單元，上述預(yù)先確定的內(nèi)部數(shù)據(jù)線在通常工作模式及上述測(cè)試工作模式中傳送來(lái)自同一對(duì)應(yīng)的數(shù)據(jù)輸入輸出焊區(qū)的數(shù)據(jù)，上述耦合電路及上述寫入驅(qū)動(dòng)器的至少一方備有反轉(zhuǎn)電路，在上述測(cè)試工作模式中，按照模式指示信號(hào)，有選擇地反轉(zhuǎn)并傳送所給予的數(shù)據(jù)。
13.一種半導(dǎo)體電路器件，其特征在于備有多個(gè)存儲(chǔ)單元，各自對(duì)存儲(chǔ)數(shù)據(jù)進(jìn)行必要的更新；更新電路，用于以設(shè)定的更新周期更新上述多個(gè)存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)；以及更新周期設(shè)定電路，用于按照所容納的安裝封裝形式固定地設(shè)定上述更新周期。
14.如權(quán)利要求13所述的半導(dǎo)體電路器件，其特征在于上述更新周期設(shè)定電路根據(jù)封裝指定信息固定地將上述更新周期設(shè)定在第1及第2更新周期的一方。
15.如權(quán)利要求13所述的半導(dǎo)體電路器件，其特征在于上述更新周期包括4K更新周期，通過(guò)進(jìn)行4K次更新而1次進(jìn)行上述多個(gè)存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)的更新；以及8K更新周期，為了1次更新上述存儲(chǔ)單元中全部的存儲(chǔ)數(shù)據(jù)而進(jìn)行8K次更新，在安裝2個(gè)同樣芯片的多芯片組件安裝時(shí)，上述更新周期設(shè)定電路把上述更新周期設(shè)定為上述8K更新周期。
16.如權(quán)利要求13所述的半導(dǎo)體電路器件，其特征在于上述更新電路包括更新定時(shí)電路，以設(shè)定的周期發(fā)布要求執(zhí)行更新的請(qǐng)求；以及更新執(zhí)行電路，按照上述更新請(qǐng)求執(zhí)行更新，上述更新周期設(shè)定電路按照上述安裝的封裝形式設(shè)定上述更新定時(shí)電路的更新請(qǐng)求發(fā)布周期。
17.如權(quán)利要求13所述的半導(dǎo)體電路器件，其特征在于還備有多條全局?jǐn)?shù)據(jù)線，與上述多個(gè)存儲(chǔ)單元對(duì)應(yīng)地配置，并各自進(jìn)行與選擇存儲(chǔ)單元的數(shù)據(jù)授受；生成數(shù)據(jù)線選擇信號(hào)的電路，按照地址信號(hào)選擇上述多條全局?jǐn)?shù)據(jù)線并將其與內(nèi)部數(shù)據(jù)總線耦合；以及設(shè)定電路，根據(jù)上述的安裝封裝形式，把給予上述數(shù)據(jù)線選擇電路的地址信號(hào)的規(guī)定位設(shè)定為行地址信號(hào)的規(guī)定位和列地址信號(hào)的規(guī)定位中的任一方。
18.一種半導(dǎo)體電路器件，其特征在于備有多個(gè)輸入輸出電路，分別配置在芯片的4個(gè)分區(qū)，各自輸入輸出數(shù)據(jù)；以及掩蔽焊區(qū)，分別與上述4個(gè)分區(qū)對(duì)應(yīng)地配置，并在激活時(shí)各自為對(duì)于對(duì)應(yīng)區(qū)域的輸入輸出電路的數(shù)據(jù)的寫入及讀出施加掩蔽而輸入多個(gè)掩蔽信號(hào)。
19.如權(quán)利要求18所述的半導(dǎo)體電路器件，其特征在于各上述輸入輸出電路進(jìn)行多位數(shù)據(jù)的輸入輸出，各上述掩蔽信號(hào)在激活時(shí)對(duì)于對(duì)應(yīng)區(qū)域的輸入輸出電路的多位數(shù)據(jù)共同地施加掩蔽。
20.如權(quán)利要求18所述的半導(dǎo)體電路器件，其特征在于還備有多個(gè)焊區(qū)組，與上述4個(gè)分區(qū)對(duì)應(yīng)地配置在上述芯片的外圍，各自與對(duì)應(yīng)區(qū)域的輸入輸出電路進(jìn)行數(shù)據(jù)的授受，各上述焊區(qū)組備有多個(gè)焊區(qū)。
21.如權(quán)利要求18所述的半導(dǎo)體電路器件，其特征在于上述半導(dǎo)體電路器件被安裝在多芯片封裝中，在上述多芯片封裝中，至少配置了2個(gè)相同結(jié)構(gòu)的上述芯片。
22.一種半導(dǎo)體電路器件，其特征在于備有存儲(chǔ)器陣列，包括多個(gè)存儲(chǔ)單元；多條全局?jǐn)?shù)據(jù)線，各自與上述存儲(chǔ)器陣列的選擇存儲(chǔ)單元進(jìn)行數(shù)據(jù)的授受；多個(gè)前置放大電路，與各上述全局?jǐn)?shù)據(jù)線對(duì)應(yīng)地配置，各自在激活時(shí)放大對(duì)應(yīng)的全局?jǐn)?shù)據(jù)線的數(shù)據(jù)并將其輸出；內(nèi)部數(shù)據(jù)總線，具有規(guī)定數(shù)目的位寬度，并傳送上述多個(gè)前置放大電路的輸出信號(hào)；以及多個(gè)焊區(qū)，與上述內(nèi)部數(shù)據(jù)總線的總線線對(duì)應(yīng)地配置，上述多個(gè)焊區(qū)的數(shù)目與上述規(guī)定數(shù)目的位寬度相等，還備有焊區(qū)連接電路，至少根據(jù)表示外部輸入輸出數(shù)據(jù)的位寬度的字結(jié)構(gòu)來(lái)設(shè)定上述內(nèi)部數(shù)據(jù)總線的總線線與上述多個(gè)焊區(qū)的耦合。
23.如權(quán)利要求22所述的半導(dǎo)體電路器件，其特征在于上述焊區(qū)連接電路備有多個(gè)讀驅(qū)動(dòng)電路，分別與上述內(nèi)部數(shù)據(jù)總線的總線線對(duì)應(yīng)地配置；以及連接電路，按照字結(jié)構(gòu)設(shè)定上述內(nèi)部數(shù)據(jù)總線的總線線與上述讀驅(qū)動(dòng)電路的連接，上述讀驅(qū)動(dòng)電路的輸出信號(hào)被傳送到與各上述焊區(qū)對(duì)應(yīng)地配置的輸出緩沖電路中的對(duì)應(yīng)的輸出緩沖電路。
24.如權(quán)利要求22所述的半導(dǎo)體電路器件，其特征在于上述焊區(qū)連接電路按照列地址信號(hào)位和上述字結(jié)構(gòu)信息設(shè)定上述內(nèi)部數(shù)據(jù)總線的總線線與上述多個(gè)焊區(qū)的連接。
25.如權(quán)利要求22所述的半導(dǎo)體電路器件，其特征在于上述連接電路還響應(yīng)于根據(jù)列地址信號(hào)而生成的信號(hào)。
26.如權(quán)利要求22所述的半導(dǎo)體電路器件，其特征在于上述連接控制電路還通過(guò)指示來(lái)自前置放大器的數(shù)據(jù)的內(nèi)部讀出/傳送的數(shù)據(jù)閂鎖指示信號(hào)和列地址信號(hào)位響應(yīng)于所生成的信號(hào)。
27.如權(quán)利要求22所述的半導(dǎo)體電路器件，其特征在于上述內(nèi)部數(shù)據(jù)總線當(dāng)按照字結(jié)構(gòu)產(chǎn)生了使用的數(shù)據(jù)總線線與不打算使用的數(shù)據(jù)總線線時(shí)，利用不使用的總線線將使用的數(shù)據(jù)總線線與相鄰使用的總線線屏蔽開(kāi)的方式配置。
全文摘要
在矩形形狀的半導(dǎo)體存儲(chǔ)器芯片(1)的4個(gè)分區(qū)中分別配置數(shù)據(jù)焊區(qū)區(qū)(95a－95d)，按照字結(jié)構(gòu)，在4個(gè)分區(qū)的每一個(gè)中有選擇地使用數(shù)據(jù)焊區(qū)。從而實(shí)現(xiàn)了能夠安裝在單芯片封裝及多芯片封裝中的半導(dǎo)體存儲(chǔ)器芯片。
文檔編號(hào)G11C5/00GK1461008SQ0313640
公開(kāi)日2003年12月10日 申請(qǐng)日期2003年5月20日 優(yōu)先權(quán)日2002年5月20日
發(fā)明者諏訪真人, 松本淳子, 山內(nèi)忠昭, 岡本武郎, 市口哲一郎, 米谷英樹(shù), 長(zhǎng)澤勉, 田增成 申請(qǐng)人:三菱電機(jī)株式會(huì)社