專利名稱：用于對缺陷單元地址編程的缺陷單元地址編程電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體存儲器件，尤其涉及缺陷單元地址編程電路，以及對缺陷單元地址編程以便修復缺陷存儲單元的方法。
背景技術(shù)：
通常在半導體存儲器封裝之后測試半導體存儲器。當發(fā)現(xiàn)損壞或缺陷存儲單元時，在另外提供器件中存儲用于存取損壞或缺陷存儲單元的地址(在此之后稱作″缺陷單元地址″)。確定是否能夠修復缺陷存儲單元。如果能夠修復缺陷存儲單元，則通過把缺陷單元地址施加到模式設(shè)置寄存器，把存儲在附加提供的器件中的缺陷單元地址編程到半導體存儲器件中。
圖1是傳統(tǒng)半導體存儲器件的示意框圖，其已在由本發(fā)明同一受讓人在韓國專利局提交的2000-57067號韓國專利申請中公開。
如圖1所示，傳統(tǒng)的半導體存儲器件包括存儲單元陣列10、列地址解碼器12、行地址解碼器14、讀出放大器16、寫入放大器18、數(shù)據(jù)輸入緩存器20、數(shù)據(jù)輸出驅(qū)動器22、數(shù)據(jù)輸出緩存器24、模式設(shè)置寄存器26、缺陷單元地址控制信號產(chǎn)生電路28、列地址緩存器30、行地址緩存器32、已修復單元啟動控制信號產(chǎn)生電路34、已修復單元讀/寫控制電路36、已修復單元38、轉(zhuǎn)換開關(guān)40、41和比較器42。
下面描述圖1的傳統(tǒng)半導體存儲器件的操作。存儲單元陣列10具有多個用于存儲數(shù)據(jù)的存儲單元。響應(yīng)來自行地址解碼器14的多個字線選擇信號WL1-WLm和來自列地址解碼器12的多個列選擇信號Y1-Yn，將數(shù)據(jù)輸入存儲單元并從存儲單元輸出。
通過將緩存的地址CAi、CAiB解碼，列地址解碼器12產(chǎn)生多個列選擇信號Y1-Yn(n信號)。
通過將緩存的行地址RAj、RAjB解碼，行地址解碼器14產(chǎn)生多個字線選擇信號WL1-WLm(m信號)。
響應(yīng)讀出啟動信號CRE，讀出放大器16放大從存儲單元陣列10輸出的數(shù)據(jù)或從轉(zhuǎn)換開關(guān)40傳輸?shù)臄?shù)據(jù)。
寫入放大器18放大從數(shù)據(jù)輸入緩存器20輸出的緩存數(shù)據(jù)，并且輸出要送到存儲單元陣列10的已放大的數(shù)據(jù)。
數(shù)據(jù)輸入緩存器20緩存數(shù)據(jù)DQ1-DQy，并且輸出緩存的數(shù)據(jù)。數(shù)據(jù)輸出驅(qū)動器22驅(qū)動由讀出放大器16放大的數(shù)據(jù)。數(shù)據(jù)輸出緩存器24緩存由數(shù)據(jù)輸出驅(qū)動器22驅(qū)動的數(shù)據(jù)，并且輸出緩存的數(shù)據(jù)DQ1-DQy。
響應(yīng)模式控制信號MRS，模式設(shè)置寄存器26存儲經(jīng)輸入引腳(未示出)從外部施加的并行比特測試控制信號PBT和缺陷單元地址MRSK，然后輸出并行的比特測試控制信號PBT和缺陷單元地址MRSK。
缺陷單元地址控制信號產(chǎn)生電路28響應(yīng)缺陷單元地址MRSk，產(chǎn)生缺陷單元列地址PCEI和缺陷單元行地址PREj。
列地址緩存器30緩存從地址輸入引腳(沒示出)施加的外部提供地址Ak的列地址，鎖存列地址，并且產(chǎn)生緩存的列地址CAi、CAiB。
行地址緩存器32緩存從地址輸入引腳施加的外部提供地址Ak的行地址，鎖存行地址，并且產(chǎn)生緩存的行地址RAj、RAjB。
當缺陷單元列地址PCEi和緩存的列地址CAi、CAiB對應(yīng)，并且缺陷單元行地址PREj和緩存的行地址RAi、RAjB對應(yīng)時，已修復單元啟動控制信號產(chǎn)生電路34產(chǎn)生已修復單元啟動控制信號PS。
響應(yīng)控制命令CONTi和讀出命令RE，或響應(yīng)控制命令CONTi和寫命令WE，已修復單元讀/寫控制電路36產(chǎn)生已修復單元啟動信號PS。用通過使用控制命令CONTi和讀出命令RE產(chǎn)生的已修復單元啟動信號PS作為已修復單元讀取控制信號CRE。用通過使用控制命令CONTi和寫命令WE產(chǎn)生的已修復單元啟動信號PS作為已修復單元寫控制信號CWE。
已修復單元38鎖存數(shù)據(jù)。響應(yīng)已修復單元讀取控制信號CRE，接通轉(zhuǎn)換開關(guān)40，由此傳輸存儲在已修復單元38中的數(shù)據(jù)。
響應(yīng)并行比特測試控制信號PBT，比較器42比較從讀出放大器16輸出的數(shù)據(jù)，并且產(chǎn)生比較結(jié)果信號。
轉(zhuǎn)換開關(guān)44響應(yīng)已修復單元寫控制信號CWE而接通，并且傳輸從數(shù)據(jù)輸入緩存器20輸出的數(shù)據(jù)。
圖1所示的傳統(tǒng)的半導體存儲器件在其被封裝之后作電測試。當測試之后發(fā)現(xiàn)缺陷存儲單元時，將缺陷單元地址，即缺陷存儲單元的地址首先存儲在外部器件中。外部器件把缺陷單元地址編程到半導體存儲器件中的缺陷單元地址控制信號產(chǎn)生電路。當在半導體存儲器件的正常操作期間通過半導體存儲器件輸入引腳施加的地址與缺陷單元地址匹配時，則能夠把數(shù)據(jù)輸入已修復單元或從已修復單元輸出數(shù)據(jù)，而不是缺陷存儲單元。
即，當已封裝的傳統(tǒng)的半導體存儲器件具有缺陷存儲單元時，缺陷單元的地址首先存儲在外部器件中，然后在半導體存儲器件的修復期間，把缺陷單元的地址從外部器件編程到半導體存儲器件。
因此，在已封裝的半導體存儲器件的測試和修復期間，傳統(tǒng)的半導體存儲器件使用昂貴外部設(shè)備來暫存缺陷單元地址。結(jié)果是，增加半導體存儲器件的測試成本。
下面參考圖2描述在傳統(tǒng)半導體存儲器件中編程缺陷單元地址的操作。
測試器把模式控制信號MRS和并行比特測試控制信號PBT一起輸入到半導體存儲器件(步驟100)。在模式設(shè)置寄存器26中存儲施加到半導體存儲器件的并行比特測試控制信號PBT。
響應(yīng)并行比特測試控制信號PBT，對于半導體存儲器件執(zhí)行并行比特測試操作(步驟110)。并行比特測試操作包括把用于測試存儲單元陣列10的測試數(shù)據(jù)存儲在半導體存儲器件中，并且并行讀出存儲在存儲單元陣列10中的測試數(shù)據(jù)。將從存儲單元陣列10輸出的測試數(shù)據(jù)發(fā)送到測試器。
測試器確定所測試的存儲單元陣列10是否正常(步驟120)。當發(fā)送到測試器的測試數(shù)據(jù)指示相對一致時，確定相應(yīng)的存儲單元陣列10正常，而當測試數(shù)據(jù)指示相對不一致時，確定相應(yīng)的存儲單元陣列10異?；蛴腥毕荨?br> 如果測試器指示測試的存儲單元陣列10是異?；蛴腥毕?，則把被稱作缺陷單元地址的缺陷存儲單元的地址存儲在外部器件中(步驟130)。
當在步驟120測試器指示所檢測的存儲單元陣列10正常時，則確定是否已經(jīng)對于存儲單元陣列的全部單元執(zhí)行了并行比特測試操作(步驟140)。
如果在步驟140的結(jié)果是否，則重復步驟110-130，而如果在步驟140的結(jié)果是肯定的，則測試器確定是否能夠修復缺陷存儲單元(步驟150)。
當測試器確定能夠修復缺陷存儲單元，則把模式控制信號MRS和缺陷單元地址從外部器件輸入到半導體存儲器件(步驟160)。響應(yīng)模式控制信號，將缺陷單元地址存儲在模式設(shè)置寄存器26中，并且將缺陷單元地址寫入缺陷單元地址控制信號產(chǎn)生電路28。
當確定不能修復缺陷存儲單元時，放棄已結(jié)束測試的半導體存儲器件(步驟210)。
在將缺陷單元地址編程到在半導體存儲器件中的缺陷單元地址控制信號產(chǎn)生電路28之后，再一次將模式控制信號MRS和并行比特測試控制信號PBT輸入到對應(yīng)的已經(jīng)修復的半導體存儲器件(步驟170)。
響應(yīng)并行比特測試控制信號PBT，已修復的半導體存儲器件再一次經(jīng)歷并行比特測試(步驟180)。
測試器確定對于已修復的半導體存儲器件中所有存儲單元陣列的并行比特測試是否結(jié)束(步驟190)。
如果測試器指示并行比特測試沒有結(jié)束，則重復步驟180-190，而如果并行比特測試完成，則測試器確定已修復的半導體存儲器件是否正常(步驟200)。
當測試器確定已修復的半導體存儲器件正常時，則將已修復的半導體器件商品化。
如上述討論，昂貴的外部器件能用于測試和修復通常的半導體存儲器件。因此，可能增加半導體存儲器件的測試成本。

發(fā)明內(nèi)容
在優(yōu)選實施例中，本發(fā)明旨在一種半導體存儲器件，其能夠在測試和修復已封裝的半導體存儲器件過程中，不使用附加外部器件而被修復。
在優(yōu)選實施例中，本發(fā)明旨在采用在半導體存儲器件中采用的缺陷單元地址編程電路，用于把缺陷存儲單元的地址編程到半導體存儲器件中。
在優(yōu)選實施例中，本發(fā)明旨在一種把缺陷單元地址編程到封裝的半導體存儲器件中的方法。
在優(yōu)選實施例中，本發(fā)明提供一種半導體存儲器件，包括存儲單元陣列，具有通過內(nèi)部地址存取的多個存儲單元；多個冗余存儲單元，其通過缺陷存儲單元的缺陷單元地址存取，冗余存儲單元用于修復缺陷存儲單元；比較器，用于在測試已封裝的半導體存儲器件期間，比較從存儲單元輸出的數(shù)據(jù)，并且用于產(chǎn)生比較輸出信號；模式設(shè)置寄存器，用于響應(yīng)模式控制信號，存儲缺陷單元地址編程控制信號；地址產(chǎn)生電路，用于通過緩存和鎖存外部施加的地址，產(chǎn)生內(nèi)部地址；缺陷單元地址編程電路，用于當比較輸出信號指示在半導體存儲器件中檢測到缺陷存儲單元時，響應(yīng)缺陷單元地址編程控制信號，鎖存從地址產(chǎn)生電路輸出的內(nèi)部地址，并且把鎖存器的內(nèi)部地址作為缺陷單元地址編程；以及缺陷單元地址編碼電路，用于當從地址產(chǎn)生電路輸出的內(nèi)部地址和從缺陷單元地址編程電路輸出的缺陷單元地址相對應(yīng)時，產(chǎn)生冗余存儲單元選擇信號，其中響應(yīng)冗余存儲單元選擇信號，存取冗余存儲單元。
在優(yōu)選實施例中，本發(fā)明提供一種半導體存儲器件的缺陷單元地址編程電路，所述半導體存儲器件具有存儲單元陣列，其具有多個通過內(nèi)部地址存取的多個存儲單元；多個冗余存儲單元，其通過缺陷存儲單元的缺陷單元地址存??；比較器，用于在測試已封裝的半導體存儲器件期間，在比較從存儲單元陣列輸出的數(shù)據(jù)之后，產(chǎn)生比較輸出信號；以及地址發(fā)生器，用于通過緩存和鎖存外部施加的地址，產(chǎn)生內(nèi)部地址，所述缺陷單元地址編程電路包括模式設(shè)置寄存器，用于響應(yīng)模式控制信號，存儲外部施加的缺陷單元地址鎖存控制信號和編程控制信號；缺陷單元地址鎖存工具，用于當比較輸出信號指示至少一個存儲單元具有缺陷時，響應(yīng)缺陷單元地址鎖存控制信號，鎖存從地址發(fā)生器輸出的地址；以及缺陷單元地址編程工具，用于響應(yīng)編程控制信號，對從缺陷單元地址鎖存工具輸出的地址編程。
在優(yōu)選實施例中，本發(fā)明提供一種用于對半導體存儲器件的缺陷存儲單元的缺陷單元地址編程的方法，所述半導體存儲器件具有存儲單元陣列，其具有多個通過內(nèi)部地址存取的多個存儲單元；多個冗余存儲單元，其通過缺陷單元地址存??；比較器，用于在測試封裝的半導體存儲器件期間，在比較從存儲單元陣列輸出的數(shù)據(jù)之后，產(chǎn)生比較輸出信號；以及地址發(fā)生器，用于通過緩存和鎖存外部施加的地址，產(chǎn)生內(nèi)部地址，所述方法包括下述步驟當比較輸出信號指示至少一個存儲單元具有缺陷時，響應(yīng)缺陷單元地址鎖存控制信號，鎖存從地址發(fā)生器輸出的內(nèi)部地址；以及響應(yīng)編程控制信號，對鎖存的內(nèi)部地址編程。
在優(yōu)選實施例中，本發(fā)明提供半導體存儲器件，包括缺陷單元地址編程電路，用于當檢測到缺陷存儲單元時，響應(yīng)缺陷單元地址編程控制信號，鎖存來自地址產(chǎn)生電路的內(nèi)部地址，并且將鎖存內(nèi)部地址作為缺陷單元地址編程；以及缺陷單元地址編碼電路，用于當內(nèi)部地址和從缺陷單元地址編程電路輸出的缺陷單元地址相對應(yīng)時，產(chǎn)生冗余存儲單元選擇信號，其中響應(yīng)冗余存儲單元選擇信號，存取冗余存儲單元。
在優(yōu)選實施例中，本發(fā)明提供缺陷單元地址編程電路，包括缺陷單元地址鎖存器件，用于當至少一個存儲單元具有缺陷時，響應(yīng)缺陷單元地址鎖存控制信號，鎖存從地址發(fā)生器輸出的地址；以及缺陷單元地址編程器件，用于響應(yīng)程序控制信號，對從缺陷單元地址鎖存器件輸出的地址編程。
在優(yōu)選實施例中，本發(fā)明提供一種用于對存儲單元陣列的缺陷存儲單元的缺陷單元地址編程的一種方法，存儲單元陣列具有通過缺陷單元地址存取的多個存儲單元和多個冗余存儲單元，所說的方法包括當至少一個存儲單元具有缺陷時，響應(yīng)缺陷單元內(nèi)部地址鎖存控制信號，鎖存從地址發(fā)生器輸出的內(nèi)部地址；以及響應(yīng)編程控制信號，對鎖存的內(nèi)部地址編程。


為了更完全地理解本發(fā)明以及其優(yōu)點，下面結(jié)合附圖進行描述，其中相同的參考數(shù)字表示相同的部分，其中圖1是根據(jù)傳統(tǒng)技術(shù)的半導體存儲器件的示意方框圖；圖2是根據(jù)傳統(tǒng)技術(shù)的測試和修復半導體存儲器件的方法的流程圖；圖3是根據(jù)本發(fā)明優(yōu)選實施例的半導體存儲器件的方框圖；圖4是圖3所示的根據(jù)本發(fā)明優(yōu)選實施例的缺陷單元地址鎖存電路的示例性電路圖；圖5是圖3所示的根據(jù)本發(fā)明優(yōu)選實施例的缺陷單元地址鎖存電路的另一示例性電路圖；圖6是圖3所示的根據(jù)發(fā)明優(yōu)選實施例的缺陷單元地址編程電路的電路圖；圖7是圖3所示的根據(jù)本發(fā)明優(yōu)選實施例的缺陷單元地址編碼電路的電路圖；以及圖8是根據(jù)本發(fā)明優(yōu)選實施例的對半導體存儲器件中的缺陷單元地址編程的方法的流程圖。
具體實施例方式
現(xiàn)在參考附圖所示的實例詳細描述本發(fā)明的優(yōu)選實施例。
圖3是根據(jù)本發(fā)明優(yōu)選實施例的半導體存儲器件的方框圖。
如圖3所示，半導體存儲器件被封裝，并且包括存儲單元陣列50，其具有正常存儲單元陣列50-1和列冗余存儲單元陣列50-2。半導體存儲器件還包括行地址解碼器52、列地址解碼器54、讀出放大器58、寫入放大器60、數(shù)據(jù)輸入緩存器62、數(shù)據(jù)輸出驅(qū)動器64、數(shù)據(jù)輸出緩存器66、模式設(shè)置寄存器68、列地址緩存器70、行地址緩存器72、缺陷單元鎖存電路74、缺陷單元編程電路76、缺陷單元地址編碼電路78和比較器80。
存儲單元陣列50、行地址解碼器52、列地址解碼器54、讀出放大器58、寫入放大器60、數(shù)據(jù)輸入緩存器62、數(shù)據(jù)輸出驅(qū)動器64、數(shù)據(jù)輸出緩存器66、以及比較器80的功能實質(zhì)上與圖1相同名稱的對應(yīng)元件相同。因此，將省略對其功能的說明。
模式設(shè)置寄存器68響應(yīng)模式控制信號MRS，通過半導體存儲器件的地址輸入引腳，接收外部施加的信號，并且產(chǎn)生編程控制信號EFC、缺陷單元地址鎖存控制信號FAL和并行比特測試控制信號PBT。
列地址緩存器70緩存并且鎖存外部提供地址Ak的列地址，然后產(chǎn)生緩存的列地址CAi、CAiB。行地址緩存器70緩存并且鎖存外部提供地址Ak的行地址，然后產(chǎn)生緩存的行地址RAi、RAiB。
缺陷單元地址鎖存電路74響應(yīng)比較器80的輸出信號和缺陷單元地址鎖存控制信號FAL，輸出緩存的列地址CAi、CAiB。缺陷單元地址編程電路76響應(yīng)編程控制信號EFC，對從缺陷單元地址鎖存電路74輸出的缺陷單元地址編程。
當已編程的單元地址對應(yīng)于緩存的列地址CAi、CAiB時，缺陷單元地址編碼電路78產(chǎn)生冗余列選擇信號RY。可以響應(yīng)冗余列選擇信號RY，禁止列地址解碼器54。
在圖3的半導體存儲器件中，存儲單元陣列50-1具有多個存儲單元列，并且通過列選擇信號Y1-Yn中的列選擇信號存取每列。當半導體存儲器件具有包括至少一個缺陷存儲單元的列時，將包括缺陷存儲單元的列替換為包括多個冗余存儲單元50-2并通過冗余列選擇信號RY存取的冗余列。即，逐列地修復半導體存儲器件。在另一優(yōu)選實施例中，能夠逐個單元地修復半導體存儲器件。
圖4是本發(fā)明優(yōu)選實施例中的缺陷單元地址鎖存電路74的示例性電路圖。如圖4所示，缺陷單元地址鎖存電路74-1-74-i中的每一個包括由NAND門NA1和反相器I1組成的鎖存控制信號產(chǎn)生電路75和由CMOS發(fā)送柵極C1、反相器I2、以及反相器I3和I4組成的鎖存元件L。
當比較器80的輸出信號COUT和缺陷單元鎖存控制信號FAL具有邏輯″高″電平時，鎖存控制信號產(chǎn)生電路75產(chǎn)生邏輯″高″電平的寄存控制信號。
響應(yīng)邏輯″高″電平的缺陷單元地址鎖存控制信號FAL，接通CMOS傳送柵極C1，并且傳送缺陷單元地址CA1-CAi。地址鎖存器電路74-1-74-i中每一個中的鎖存單元L鎖存CMOS傳送柵極C1的輸出信號，并且產(chǎn)生缺陷單元地址輸出信號PCA1-PCAi。
圖5是根據(jù)本發(fā)明另一優(yōu)選實施例的缺陷單元地址鎖存電路74的另一示例性電路圖。如圖5所示，除了圖4所示的元件之外，缺陷單元地址鎖存電路還包括PMOS晶體管。
在圖4和圖5中由相同參考號碼表示的元件是相同的元件，因此操作方式實質(zhì)上相同。因此，將省略結(jié)合圖5對其的討論。
當NAND門NA1的輸出信號是邏輯″低″電平時，接通PMOS晶體管P1，由此傳輸邏輯″高″電平信號。隨后，所傳送的邏輯″高″電平信號通過半導體存儲器件的管腳輸入到測試器，從而測試器能夠檢測正被使用的缺陷單元地址鎖存電路。即，測試器使用結(jié)合信號確定是否能夠修復半導體存儲器件，其中所述結(jié)合信號通過結(jié)合缺陷單元地址鎖存控制信號和比較輸出信號產(chǎn)生，并且由PMOS晶體管P1發(fā)送。因此，可以認為結(jié)合的信號是修復起始信號。
圖6是根據(jù)本發(fā)明優(yōu)選實施例的缺陷單元地址編程電路76的示例性電路圖。如圖6所示，缺陷單元地址編程電路包括多個缺陷單元控制信號發(fā)生器76-1-76-i。每一個缺陷單元控制信號發(fā)生器76-1-76-i都包括CMOS發(fā)射柵極C2、反相器I5、I6、I7、以及電熔化絲電路EF，每一個電熔化絲電路EF都由NMOS晶體管N1、N2、N3、N4、N5、PMOS晶體管P2、P3和熔化絲F1、F2組成。圖6中，與熔化絲F1相比，熔化絲F2具有相對較低的電阻。
下面討論缺陷單元地址編程電路76-1的操作。當將邏輯″高″電平的程序控制信號EFC施加到缺陷單元控制信號發(fā)生器76-1時，接通CMOS發(fā)射柵極C2。此時，當將邏輯″低″電平的缺陷單元輸出信號PCA1輸入到缺陷單元控制信號發(fā)生器76-1時，斷開NMOS晶體管N1，以便不燒斷熔化絲F1。隨后，響應(yīng)邏輯″高″電平的程序控制信號EFC，接通NMOS晶體管N2、N5，并且節(jié)點A的電位變成稍高于節(jié)點B的電位。因此，將具有邏輯″低″電平的輸出信號OPCA1通過反相器I6、I7從缺陷單元控制信號發(fā)生器76-1輸出。
當將邏輯″高″電平的編程控制信號EFC和邏輯″高″電平的缺陷單元輸出信號PCAL施加到缺陷單元控制信號發(fā)生器76-1時，接通NMOS晶體管N1，并且燒斷熔化絲F1。隨后，響應(yīng)邏輯″高″電平的編程控制信號EFC，接通NMOS晶體管N2、N5，并且將節(jié)點A的電位降低到稍低于節(jié)點B的電位。因此，具有邏輯″高″電平的輸出信號OPCA1通過反相器I6、I7從缺陷單元控制信號發(fā)生器76-1輸出。
即，當將邏輯″高″電平的缺陷單元地址輸出信號PCA1-PCAi分別發(fā)送到缺陷單元地址編程電路76-1-76-i時，缺陷單元地址編程電路76-1-76-i分別響應(yīng)邏輯″高″電平的編程控制信號EFC，產(chǎn)生邏輯″低″電平的輸出信號OPCA1-OPCAi。而且，當將邏輯″低″電平的缺陷單元地址輸出信號PCA1-PCAi分別發(fā)送到缺陷單元地址編程電路76-1-76-i時，缺陷單元地址編程電路76-1-76-i分別響應(yīng)邏輯″高″電平的編程控制信號EFC，產(chǎn)生邏輯″高″電平的輸出信號OPCA1-OPCAi。
如上述討論，可以修復從缺陷單元控制信號發(fā)生器76-1-76-i輸出的輸出信號OPCA1-OPCAi的電平。
圖7是根據(jù)本發(fā)明優(yōu)選實施例的缺陷單元編碼電路78的電路圖。如圖7所示，缺陷單元編碼電路78包括冗余列選擇信號產(chǎn)生電路79，其包括NAND門N5和反相器I9；以及缺陷單元地址編碼器78-1-78-1，每一個都具有反相器18和NAND門NA2、NA3、NA4。
當輸出信號OPCA1是邏輯″高″電平時，NAND門N2反向并輸出緩存的列地址CA1，而NAND門N3反向并輸出反向的緩存列地址CAIB。NAND門N4與非操作NAND門N2和NAND門N3的輸出信號，并且產(chǎn)生比較輸出信號COM1。
結(jié)果是，當輸出信號OPCA1是邏輯″高″電平，并且緩存的列地址PCA1是邏輯″高″電平時，比較輸出信號COM1具有邏輯″高″電平。而且，當輸出信號OPCA1是邏輯″高″電平，并且緩存的列地址PCA1是邏輯″低″電平時，比較輸出信號COM1具有邏輯″低″電平。
當輸出信號OPCA1是邏輯″低″電平時，NAND門NA2反向并輸出緩存的反相列地址CA1B，而NAND門NA3反向并輸出的緩存列地址CA1。NAND門NA4與非操作NAND門NA2和NAND門NA3的輸出信號，并且產(chǎn)生比較輸出信號COM1。
結(jié)果是，當輸出信號OPCA1是邏輯″低″電平，并且緩存的列地址CA1是邏輯″高″電平時，比較輸出信號COM1具有邏輯″低″電平。當輸出信號OPCA1是邏輯″低″電平，并且緩存的列地址CA1是邏輯″低″電平時，比較輸出信號COM1具有邏輯″高″電平。
當所有比較輸出信號COM1-COMi都具有邏輯″高″電平時，冗余列選擇信號產(chǎn)生電路79以邏輯″高″電平產(chǎn)生冗余列選擇信號RY，而當比較輸出信號COM1-COMi中至少一個具有邏輯″低″電平時，冗余列選擇信號產(chǎn)生電路79以邏輯″低″電平產(chǎn)生冗余列選擇信號RY。
即，將缺陷單元地址直接編程在已封裝的半導體存儲器件中，而不使用外部器件來暫存用于修復已封裝的傳統(tǒng)半導體存儲器件的缺陷單元地址。
下面將參照圖8描述根據(jù)本發(fā)明優(yōu)選實施例把缺陷單元地址編程到半導體存儲器件中的方法。
測試器把模式控制信號MRS和并行比特測試控制信號PBT輸入到已封裝的半導體存儲器件(步驟300)。響應(yīng)模式控制信號MRS，將并行比特測試控制信號PBT存儲在已封裝的半導體存儲器件中的模式設(shè)置寄存器68中。對已封裝的半導體存儲器件執(zhí)行并行比特測試操作(步驟310)。
在并行比特測試操作過程中，測試器確定已封裝的半導體存儲器件中的比較器80是否輸出邏輯″高″電平的輸出信號(步驟320)。即，測試器使用比較器80的輸出信號，確定已封裝的半導體存儲器件是否具有缺陷存儲單元。
當在步驟320比較器80輸出″低″電平的輸出信號時，在步驟330測試器確定是否已完成對于已封裝在半導體存儲器件中的全部存儲單元的測試。如果在步驟330的結(jié)果為未完成，則重復步驟310-320。如果在步驟330的結(jié)果為已完成，則執(zhí)行步驟410。
當在步驟320比較器80輸出具有邏輯″高″電平的輸出信號時，測試器確定能夠修復已封裝的半導體存儲器件(步驟340)。
當圖5所示的缺陷單元地址鎖存電路產(chǎn)生的缺陷單元鎖存控制信號從邏輯″低″電平過渡到邏輯″高″電平時，能夠修復半導體存儲器件。如果半導體存儲器件具有圖4所示的缺陷單元地址鎖存電路，則可以省略步驟320。
在步驟340中，如果不能修復已封裝的半導體存儲器件，則放棄已結(jié)束測試的半導體存儲器件，而如果在步驟340中能夠修復已封裝的半導體存儲器件，則測試器將模式控制信號MRS、缺陷單元地址鎖存控制信號FAL和編程控制信號EFC輸入到半導體存儲器件(步驟350)。在半導體存儲器件中的模式設(shè)置寄存器68接收缺陷單元地址寄存控制信號FAL和程序控制信號EFC。
響應(yīng)缺陷單元地址鎖存控制信號FAL，已封裝半導體存儲器件中的缺陷單元地址鎖存電路74對缺陷單元地址編程(步驟360)。響應(yīng)編程控制信號EFC，缺陷單元地址編程電路76對缺陷單元地址編程(步驟370)。測試器把模式控制信號MRS和并行比特測試控制信號PBT發(fā)送到半導體存儲器件(步驟380)。響應(yīng)并行比特測試控制信號PBT，執(zhí)行對已修復半導體存儲器件的并行比特測試操作(步驟390)。
然后確定是否已完成對已修復半導體存儲器件中的全部存儲單元的并行比特測試(步驟400)。如果未完成，則重復步驟390。如果步驟400的結(jié)果是已完成，則確定已修復的半導體存儲器件是否正常(步驟410)。如果步驟410的結(jié)果是肯定的，則將已結(jié)束測試的半導體存儲器件商品化(步驟430)，而如果否，則放棄已結(jié)束測試的半導體存儲器件(步驟420)。
結(jié)果是，如果根據(jù)本發(fā)明優(yōu)選實施例的半導體存儲器件具有缺陷存儲單元，則將用于存取缺陷存儲單元的地址(缺陷單元地址)存儲在半導體存儲器件中的缺陷單元地址鎖存電路74中，隨后在缺陷單元編程電路76中對其編程。
如上述討論的本發(fā)明的優(yōu)選實施例公開了逐列修復半導體存儲器件的情況，但是本發(fā)明的優(yōu)選實施例同樣可以包括逐行或逐單元地修復半導體存儲器件。
而且，本發(fā)明上述優(yōu)選實施例的冗余存儲單元的結(jié)構(gòu)不局限于上述討論的結(jié)構(gòu)，而是可以按照本領(lǐng)域普通技術(shù)人員已知的方式修改。
本發(fā)明優(yōu)選實施例描述了對缺陷存儲單元的一個比特的修復，但是本發(fā)明也可以用于修復缺陷存儲單元的多個比特的方法。
而且，本發(fā)明的示例的實施例可以用于具有多個存儲單元陣列的半導體存儲器件，其每一個存儲單元陣列都有多個存儲體，其中針對多個存儲體同時執(zhí)行并行比特測試。
雖然已經(jīng)參照優(yōu)選實施例具體地展示和描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng)該明白，在不脫離本發(fā)明的精神和范圍的條件下，可以進行各種形式和細節(jié)上的改變。
權(quán)利要求
1.一種半導體存儲器件，包括存儲單元陣列，具有通過內(nèi)部地址存取的多個存儲單元；多個冗余存儲單元，其通過缺陷存儲單元的缺陷單元地址存取，冗余存儲單元用于修復缺陷存儲單元；比較器，用于在測試已封裝的半導體存儲器件期間，比較從存儲單元輸出的數(shù)據(jù)，并且用于產(chǎn)生比較輸出信號；模式設(shè)置寄存器，用于響應(yīng)模式控制信號，存儲缺陷單元地址編程控制信號；地址產(chǎn)生電路，用于通過緩存和鎖存外部施加的地址，產(chǎn)生內(nèi)部地址；缺陷單元地址編程電路，用于當比較輸出信號指示在半導體存儲器件中檢測到缺陷存儲單元時，響應(yīng)缺陷單元地址編程控制信號，鎖存從地址產(chǎn)生電路輸出的內(nèi)部地址，并且把鎖存器的內(nèi)部地址作為缺陷單元地址編程；以及缺陷單元地址編碼電路，用于當從地址產(chǎn)生電路輸出的內(nèi)部地址和從缺陷單元地址編程電路輸出的缺陷單元地址相對應(yīng)時，產(chǎn)生冗余存儲單元選擇信號，其中響應(yīng)冗余存儲單元選擇信號，存取冗余存儲單元。
2.如權(quán)利要求1所述的半導體存儲器件，其中缺陷單元地址編程控制信號包括缺陷單元地址鎖存控制信號和編程控制信號。
3.如權(quán)利要求2所述的半導體存儲器件，其中缺陷單元地址編程電路包括地址鎖存工具，用于當比較輸出信號指示檢測到缺陷存儲單元時，響應(yīng)缺陷單元地址鎖存控制信號，鎖存缺陷單元地址；以及編程工具，用于響應(yīng)編程控制信號，對從缺陷單元地址鎖存工具輸出的地址編程。
4.如權(quán)利要求3所述的半導體存儲器件，其中地址鎖存工具包括第一地址傳送工具，用于響應(yīng)通過把比較輸出信號與缺陷單元地址鎖存控制信號相組合而產(chǎn)生的組合信號，傳送外部地址；以及鎖存元件，用于鎖存從第一地址傳送工具輸出的外部地址。
5.如權(quán)利要求4所述的半導體存儲器件，其中地址鎖存工具還包括修復起始信號產(chǎn)生電路，用于響應(yīng)通過把比較輸出信號與缺陷單元地址寄存控制信號相組合而產(chǎn)生的組合信號，產(chǎn)生修復起始信號。
6.如權(quán)利要求2所述的半導體存儲器件，其中編程工具包括第二地址傳送工具，用于響應(yīng)程序控制信號，傳送從缺陷單元地址鎖存工具輸出的地址；以及缺陷單元地址編程電路，用于響應(yīng)編程控制信號，對從第二地址傳送工具輸出的缺陷單元地址編程。
7.如權(quán)利要求6所述的半導體存儲器件，其中缺陷單元地址編程電路包括第一熔化絲，其連接在電源電壓和第一節(jié)點之間；第一NMOS晶體管，其連接在第一結(jié)點和地電壓之間，并且具有被施加來自第二地址傳送工具的輸出地址的柵極；第一PMOS晶體管，其連接在第一節(jié)點和第二節(jié)點之間，并且具有連接到第四節(jié)點的柵極；第二NMOS晶體管，其連接在第二節(jié)點和地電壓之間，并且有連接到第四節(jié)點的柵極；第三NMOS晶體管，其連接在第二節(jié)點和地電壓之間，并且有被施加編程控制信號的柵極；第二熔化絲，其連接在電源電壓和第三節(jié)點之間；第二PMOS晶體管，其連接在第三節(jié)點和第四節(jié)點之間，并且有連接到第二節(jié)點的柵極；第四NMOS晶體管，其連接在第四節(jié)點和地電壓之間，并且有連接到第二節(jié)點的柵極；以及第五NMOS晶體管，其連接在第四節(jié)點和地電壓之間，并且有被施加編程控制信號的柵極；
8.一種半導體存儲器件的缺陷單元地址編程電路，所述半導體存儲器件具有存儲單元陣列，其具有多個通過內(nèi)部地址存取的多個存儲單元；多個冗余存儲單元，其通過缺陷存儲單元的缺陷單元地址存?。槐容^器，用于在測試已封裝的半導體存儲器件期間，在比較從存儲單元陣列輸出的數(shù)據(jù)之后，產(chǎn)生比較輸出信號；以及地址發(fā)生器，用于通過緩存和鎖存外部施加的地址，產(chǎn)生內(nèi)部地址，所述缺陷單元地址編程電路包括模式設(shè)置寄存器，用于響應(yīng)模式控制信號，存儲外部施加的缺陷單元地址鎖存控制信號和編程控制信號；缺陷單元地址鎖存工具，用于當比較輸出信號指示至少一個存儲單元具有缺陷時，響應(yīng)缺陷單元地址鎖存控制信號，鎖存從地址發(fā)生器輸出的地址；以及缺陷單元地址編程工具，用于響應(yīng)編程控制信號，對從缺陷單元地址鎖存工具輸出的地址編程。
9.如權(quán)利要求8所述的缺陷單元地址編程電路，其中缺陷單元地址鎖存工具包括第一地址傳送工具，響應(yīng)通過把比較一致信號和缺陷單元地址鎖存控制信號相組合而產(chǎn)生的組合信號，傳送缺陷單元地址；以及鎖存單元，用于鎖存從第一地址傳送工具輸出的外部地址。
10.如權(quán)利要求9所述的缺陷單元地址編程電路，其中缺陷單元地址鎖存工具還包括修復起始信號產(chǎn)生電路，用于響應(yīng)通過把比較輸出信號與缺陷單元地址鎖存控制信號相組合而產(chǎn)生的組合信號，產(chǎn)生冗余起始信號。
11.如權(quán)利要求8所述的缺陷單元地址編程電路，其中缺陷單元地址編程工具包括第二地址傳送工具，用于響應(yīng)編程控制信號，傳送從缺陷單元地址鎖存工具輸出的第二地址；以及缺陷單元地址編程電路，用于響應(yīng)編程控制信號，對從第二地址傳送工具輸出的缺陷單元地址編程。
12.如權(quán)利要求11所述的缺陷單元地址編程電路，其中編程電路包括第一熔化絲，其連接在電源電壓和第一節(jié)點之間；第一NMOS晶體管，其連接在第一結(jié)點和地電壓之間，并且具有被施加來自第二地址傳送工具的輸出地址的柵極；第一PMOS晶體管，其連接在第一節(jié)點和第二節(jié)點之間，并且具有連接到第四節(jié)點的柵極；第二NMOS晶體管，其連接在第二節(jié)點和地電壓之間，并且有連接到第四節(jié)點的柵極；第三NMOS晶體管，其連接在第二節(jié)點和地電壓之間，并且有被施加編程控制信號的柵極；第二熔化絲，其連接在電源電壓和第三節(jié)點之間；第二PMOS晶體管，其連接在第三節(jié)點和第四節(jié)點之間，并且有連接到第二節(jié)點的柵極；第四NMOS晶體管，其連接在第四節(jié)點和地電壓之間，并且有連接到第二節(jié)點的柵極；以及第五NMOS晶體管，其連接在第四節(jié)點和地電壓之間，并且有被施加編程控制信號的柵極。
13.一種用于對半導體存儲器件的缺陷存儲單元的缺陷單元地址編程的方法，所述半導體存儲器件具有存儲單元陣列，其具有多個通過內(nèi)部地址存取的多個存儲單元；多個冗余存儲單元，其通過缺陷單元地址存??；比較器，用于在測試封裝的半導體存儲器件期間，在比較從存儲單元陣列輸出的數(shù)據(jù)之后，產(chǎn)生比較輸出信號；以及地址發(fā)生器，用于通過緩存和鎖存外部施加的地址，產(chǎn)生內(nèi)部地址，所述方法包括下述步驟當比較輸出信號指示至少一個存儲單元具有缺陷時，響應(yīng)缺陷單元地址鎖存控制信號，鎖存從地址發(fā)生器輸出的內(nèi)部地址；以及響應(yīng)編程控制信號，對鎖存的內(nèi)部地址編程。
14.如權(quán)利要求13所述的方法，其中當比較輸出信號指示在測試期間至少一個存儲單元有缺陷時，鎖存步驟還包括響應(yīng)缺陷單元地址鎖存控制信號，產(chǎn)生修復起始信號的步驟。
15.用于執(zhí)行權(quán)利要求13所述的方法的缺陷單元地址編程電路。
16.一種半導體存儲器件，包括缺陷單元地址編程電路，用于當檢測到缺陷存儲單元時，響應(yīng)缺陷單元地址編程控制信號，鎖存來自地址產(chǎn)生電路的內(nèi)部地址，并且將鎖存內(nèi)部地址作為缺陷單元地址編程；以及缺陷單元地址編碼電路，用于當內(nèi)部地址和從缺陷單元地址編程電路輸出的缺陷單元地址相對應(yīng)時，產(chǎn)生冗余存儲單元選擇信號，其中響應(yīng)冗余存儲單元選擇信號，存取冗余存儲單元。
17.如權(quán)利要求16所述的半導體存儲器件，其中缺陷單元地址編程電路包括地址鎖存工具，用于當檢測到缺陷存儲單元時，響應(yīng)缺陷單元地址鎖存控制信號，鎖存缺陷單元地址；以及編程工具，用于響應(yīng)編程控制信號，對從地址鎖存工具輸出的缺陷單元地址編程。
18.如權(quán)利要求17所述的半導體存儲器件，其中地址鎖存工具包括第一地址傳送工具，用于響應(yīng)通過把比較輸出信號與缺陷單元地址鎖存控制信號相組合而產(chǎn)生的組合信號，傳送外部地址；以及鎖存元件，對于鎖存從第一地址傳送工具輸出的外部地址。
19.如權(quán)利要求18所述的半導體存儲器件，其中地址鎖存工具還包括修復起始信號產(chǎn)生電路，用于響應(yīng)通過把比較輸出信號與缺陷單元地址鎖存控制信號相組合而產(chǎn)生的組合信號，產(chǎn)生修復起始信號。
20.如權(quán)利要求17所述的半導體存儲器件，其中編程工具包括第二地址傳送工具，用于響應(yīng)編程控制信號，傳送從缺陷單元地址鎖存工具輸出的地址；以及缺陷單元地址編程電路，用于響應(yīng)編程控制信號，對從第二地址傳送工具輸出的缺陷單元地址編程。
全文摘要
一種半導體存儲器件以及其中可用的缺陷單元地址編程電路。已封裝的半導體存儲器件包括存儲單元陣列；多個冗余存儲單元，用于修復缺陷存儲單元；比較器，用于比較在測試已封裝的半導體存儲器件的測試過程中從存儲單元輸出的數(shù)據(jù)，并產(chǎn)生比較對應(yīng)信號；模式設(shè)置寄存器，用于存儲外部施加的缺陷單元地址編程控制信號；地址產(chǎn)生電路，用于產(chǎn)生內(nèi)部地址；缺陷單元地址編程電路，當比較一致信號指示檢測到缺陷存儲單元時，鎖存來自地址產(chǎn)生電路的內(nèi)部地址，并且對缺陷單元地址編程；以及缺陷單元地址解碼電路，用于當從地址產(chǎn)生電路輸出的內(nèi)部地址和從缺陷單元地址編程電路輸出的缺陷單元地址相對應(yīng)時，產(chǎn)生冗余存儲單元選擇信號。
文檔編號G11C29/04GK1441437SQ0311986
公開日2003年9月10日 申請日期2003年2月4日 優(yōu)先權(quán)日2002年2月4日
發(fā)明者金載勛, 徐東一, 吳孝鎮(zhèn) 申請人:三星電子株式會社