專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及具有用MIS晶體管作為積累電荷的裝置的DRAM單元，可以高速傳輸數(shù)據(jù)的半導體存儲裝置。
因此，近年來，為了降低成本，正在開發(fā)用MIS晶體管作為積累電荷的裝置的半導體存儲裝置。
下面，作為已有的例子，我們一面參照附圖一面說明用在美國專利第5,600,598號公報中揭示的MIS晶體管中積累電荷的DRAM單元的半導體存儲裝置。
圖11表示與已有的例子有關的半導體存儲裝置的DRAM單元的電路構(gòu)成。圖11所示的DRAM單元200是通過在作為n溝道型的MIS晶體管的第1晶體管201的柵極上加上偏壓Vcp形成溝道，為了將電荷積累在溝道中生成的電容中而構(gòu)成的。在這種構(gòu)成中，通過將形成數(shù)據(jù)的信號輸入到位線BL，驅(qū)動字線WL，使第2晶體管202接通，能夠在位線BL和第1晶體管201的溝道之間傳送電荷，寫入數(shù)據(jù)。又，當將位線BL預充電到所定電壓，驅(qū)動字線WL，使第2晶體管202接通時，根據(jù)第1晶體管201的溝道上有無電荷，位線BL的電位變化，通過讀出放大這個電位變化，將數(shù)據(jù)輸出到位線BL。
已有例的半導體存儲裝置，因為是由第1晶體管201和第2晶體管202形成平面型的構(gòu)造實現(xiàn)的，所以不需要復雜的制造技術，可以降低制造成本。
本發(fā)明的目的就是要解決上述已有問題，為了能夠在用MIS晶體管作為積累電荷的裝置的半導體存儲裝置中，提高數(shù)據(jù)的傳輸速度。
為了達到上述目的，本發(fā)明形成用兩個晶體管訪問積累電荷的晶體管的構(gòu)成。
具體地說，與本發(fā)明有關的第1半導體存儲裝置備有分別具有第1晶體管、源極或漏極與上述第1晶體管的源極或漏極的一部分連接的第2晶體管、和源極或漏極與上述第1晶體管的源極或漏極的其它部分連接的第3晶體管的多個存儲單元，第1晶體管將從第2和第3晶體管傳送過來的電荷積累在溝道中。
當根據(jù)本發(fā)明的第1半導體存儲裝置時，因為為了能夠分別獨立地控制由兩個晶體管對第1晶體管的電荷傳送，可以由第2晶體管和第3晶體管中的一個傳輸數(shù)據(jù)后，由另一個晶體管訪問第1晶體管，所以能夠提高數(shù)據(jù)的傳輸速度。
在第1半導體存儲裝置中，最好第1晶體管，第2晶體管，第3晶體管是同一導電型的晶體管。當這樣做時，不需要在存儲單元之間實施元件分離，在本申請中所說的“元件”可以理解成集成電路中的“電路單元”，也就是說，在本發(fā)明中，可以將“元件”理解成即包括無源元件又包括有源器件。能夠以更低的成本實現(xiàn)數(shù)據(jù)傳輸速度卓越的半導體存儲裝置。在第1半導體存儲裝置中，最好第1晶體管，第2晶體管和第3晶體管是p溝道型的晶體管。當這樣做時，能夠減少第1晶體管，第2晶體管和第3晶體管中的漏電流，能夠減少功率消耗并且以低的成本實現(xiàn)數(shù)據(jù)傳輸速度卓越的半導體存儲裝置。
在第1半導體存儲裝置中，最好第1晶體管，第2晶體管和第3晶體管是n溝道型的晶體管。當這樣做時，能夠提高第1晶體管，第2晶體管和第3晶體管中在溝道中的載流子的遷移率，能夠?qū)崿F(xiàn)可以更高速工作的半導體存儲裝置。
在第1半導體存儲裝置中，最好為了在電源接通的狀態(tài)總是可以使第1晶體管導通而在柵極上加上所定電壓。當這樣做時，能夠?qū)㈦姾煞e累在柵極和溝道之間的電容中。
在第1半導體存儲裝置中，最好第1晶體管是耗盡型晶體管。當這樣做時，能夠?qū)㈦姾煞e累在柵極和溝道之間的電容中，從而實現(xiàn)更少的功率消耗。
在第1半導體存儲裝置中，最好進一步備有分別與多個存儲單元中的第2晶體管的柵極連接的多條第1字線、和分別與多個存儲單元中的第3晶體管的柵極連接的多條第2字線，開始多條第1字線中的1條字線和多條第2字線中的1條字線的交互活性化。
在第1半導體存儲裝置中，最好在多條第1字線和多條第2字線中，與相互不同的存儲單元連接的第1字線和第2字線，各自的活性化期間重復，另一方面與同一存儲單元連接的第1字線和第2字線，各自的活性化期間不同。
在第1半導體存儲裝置中，最好在與同一存儲單元連接的第1字線和第2字線中，先活性化一方的字線，為了它的活性化期間不與另一方的字線重復而處于不活性狀態(tài)。
在第1半導體存儲裝置中，最好進一步備有分別與在第2晶體管中的源極和漏極中的不與第1晶體管連接的部分連接的多條第1位線、和分別與在第3晶體管中的源極和漏極中的不與上述第1晶體管連接的部分連接的多條第2位線，存儲單元在第1和第2字線延伸的方向上夾著元件分離區(qū)域地排列，另一方面在第1和第2位線延伸的方向上交互替換地將第2晶體管和第3晶體管排列在連續(xù)的活性區(qū)域中，連接第2晶體管與第1位線連接的接點是在鄰接的存儲單元中相互面對的第2晶體管之間共有的，連接第3晶體管與第2位線連接的接點是在鄰接的存儲單元中相互面對的第3晶體管之間是共有的。當這樣做時，不需要在位線方向鄰接的存儲單元之間實施元件分離，能夠得到高密度的半導體存儲裝置。
在第1半導體存儲裝置中，最好第2晶體管是為了它的溝道區(qū)域跨越第1位線而形成的，第3晶體管是為了它的溝道區(qū)域跨越上述第2位線而形成的。當這樣做時，能夠減小在第2晶體管和第3晶體管中的溝道區(qū)域的面積，能夠抑制漏電流。
在第1半導體存儲裝置中，最好將第1晶體管的柵極與第1和第2字線并性地配置在第1和第2字線之間。
在第1半導體存儲裝置中，最好第1晶體管，第2晶體管和第3晶體管是為了各自的溝道區(qū)域跨越第1位線和第2位線而形成的。
又，與本發(fā)明有關的第2半導體存儲裝置，備有分別具有第1晶體管，源極或漏極與第1晶體管的柵極連接的第2晶體管、和源極或漏極與第1晶體管的柵極連接的第3晶體管的多個存儲單元，第1晶體管將從第2和第3晶體管傳送過來的電荷積累在柵極上。
當根據(jù)本發(fā)明的第2半導體存儲裝置時，與第1半導體存儲裝置相同，因為為了能夠分別獨立地控制由兩個晶體管對第1晶體管的電荷傳送，可以由第2晶體管和第3晶體管中的一個傳輸數(shù)據(jù)后，由另一個晶體管訪問第1晶體管，所以能夠提高數(shù)據(jù)的傳輸速度。在第2半導體存儲裝置中，最好第1晶體管、第2晶體管和第3晶體管都是同一導電型的晶體管。在第2半導體存儲裝置中，最好第1晶體管、第2晶體管和第3晶體管都是p溝道型的晶體管。在第2半導體存儲裝置中，最好第1晶體管、第2晶體管和第3晶體管都是n溝道型的晶體管。


圖1是表示與本發(fā)明的第1實施形態(tài)有關的半導體存儲裝置中的DRAM單元的構(gòu)成的電路圖。
圖2是表示與本發(fā)明的第1實施形態(tài)有關的半導體存儲裝置中的存儲單元陣列的構(gòu)成的電路圖。
圖3(a)是表示與第1實施形態(tài)有關的半導體存儲裝置中的存儲單元陣列的構(gòu)成的平面圖，(b)和(c)分別是(a)中的IIIb-IIIb線和IIIc-IIIc線上的截面構(gòu)成圖。
圖4是表示與本發(fā)明的第1實施形態(tài)有關的存儲單元陣列的讀出工作的定時圖。
圖5(a)是表示與本發(fā)明的第1實施形態(tài)有關的字線驅(qū)動器的構(gòu)成的電路圖，(b)和(c)是表示(a)中所示的字線驅(qū)動器的工作的定時圖。
圖6(a)是表示與本發(fā)明的第1實施形態(tài)有關的半導體存儲裝置中的存儲單元陣列的一個變形例的平面圖，(b)和(c)分別是(a)中的VIb-VIb線和VIc-VIc線上的截面構(gòu)成圖。
圖7是表示與本發(fā)明的第1實施形態(tài)有關的半導體存儲裝置中的DRAM單元的一個變形例的電路圖。
圖8(a)和(b)是表示與本發(fā)明的第2實施形態(tài)有關的半導體存儲裝置中的DRAM單元的構(gòu)成例的電路圖。
圖9(a)是表示圖8(a)的電路圖所示的DRAM單元的具體構(gòu)成的平面圖，(b)和(c)分別是(a)中的XIb-XIb線和XIc-XIc線上的截面構(gòu)成圖。
圖10(a)和(b)是表示與本發(fā)明的第3實施形態(tài)有關的半導體存儲裝置中的DRAM單元的構(gòu)成例的電路圖。
圖11是表示已有的半導體存儲裝置中的DRAM單元的構(gòu)成的電路圖。
第1實施形態(tài)的半導體存儲裝置備有由DRAM單元構(gòu)成的存儲單元陣列、和用于將數(shù)據(jù)輸入輸出到該存儲單元陣列的外圍電路。這里，首先，我們說明構(gòu)成第1實施形態(tài)的半導體存儲裝置的DRAM單元。
圖1表示與本發(fā)明的第1實施形態(tài)有關的半導體存儲裝置中的DRAM單元的電路構(gòu)成。如圖1所示，第1實施形態(tài)的DRAM單元10由用于積累電荷的p溝道型的MIS晶體管構(gòu)成的第1晶體管11、源極與第1晶體管11的源極或漏極連接的p溝道型MIS晶體管構(gòu)成的第2晶體管12、和源極與第1晶體管11的源極或漏極連接的p溝道型MIS晶體管構(gòu)成的第3晶體管13構(gòu)成，第2晶體管12的柵極與第1字線WLa連接并且其漏極與第1位線BLa連接，第3晶體管13的柵極與第2字線WLb連接并且漏極與第2位線BLb連接。
此外，在DRAM單元中，因為第1晶體管11是為了使電荷在兩個方向上移動而構(gòu)成的，所以不限于除去第1晶體管11中的柵極的兩個端子的一個是源極而另一個是漏極那樣的構(gòu)成，也可以兩者都是源極或兩者都是漏極。
第1晶體管11為了在半導體存儲裝置的電源接通的狀態(tài)中總是導通的而在柵極上加上負電壓作為偏壓Vcp。因此，在第1晶體管11中，能夠?qū)㈦姾煞e累在溝道和柵極之間的電容中，可以由有無電荷來保存數(shù)據(jù)。
又，第2晶體管12和第3晶體管13，通過使與各個的柵極連接的第1字線WLa和第2字線WLb成為低電位狀態(tài)進行活性化，可以進行從與各個的漏極連接的第1位線BLa和第2位線BLb到第1晶體管11的訪問。
其次，我們一面參照附圖一面說明排列具有上述那樣的電路構(gòu)成的DRAM單元10的存儲單元的構(gòu)成。
圖2表示與第1實施形態(tài)有關的半導體存儲裝置中的存儲單元陣列的電路構(gòu)成。
如圖2所示，在第1實施形態(tài)的半導體存儲裝置中，將存儲單元陣列20在列方向上排列兩個，從各個存儲單元陣列20延伸的位線BLa，BLb與設置在存儲單元陣列20之間的讀出放大器21連接。
存儲單元陣列20，將由第1晶體管11、第2晶體管12和第3晶體管13構(gòu)成的DRAM單元10排列成m×n(m和n是正整數(shù))的行列狀。在存儲單元陣列20中，在行方向并列的m個第2晶體管12由1條第1字線WLa連接起來，并且在列方向并列的n個第2晶體管12由1條第1位線BLa連接起來。同樣，m個第3晶體管13由1條第2字線WLb連接起來，并且n個第3晶體管13由1條第2位線BLb連接起來。又，圖中被省略了，但是在行方向并列的m個第1晶體管11的柵極相互連接。
此外，在圖2所示的第1字線WLa及第2字線WLb和第1位線BLa及第2位線BLb上，附在接尾處的(k∶1)分別表示字線的行地址和位線的列地址。此外，k指定兩個存儲單元陣列20中的任何1個，1指定由k指定的存儲單元陣列20中的n條字線或m條位線中的任何1條。
第1實施形態(tài)的半導體存儲裝置的特征是DRAM單元10由積累電荷的第1晶體管11、將電荷傳送到該第1晶體管11的第2晶體管12和第3晶體管13構(gòu)成，通過使用用與第2晶體管12連接的第1字線WLa和第1位線BLa的路徑(以下稱為通道a)、和用與第3晶體管13連接的第2字線WLb和第2位線BLb的路徑(以下稱為通道b)的兩個通道訪問DRAM單元10，可以進行數(shù)據(jù)的寫入和讀出。
此外，圖中未畫出，但是第1字線WLa(1∶1)～WLa(2∶n)與第1行解碼器連接，第2字線WLb(1∶1)～WLb(2∶n)與第2行解碼器連接。又，第1位線BLa和第2位線BLb，通過開關或放大器分別與數(shù)據(jù)總線連接，與外部進行數(shù)據(jù)的輸入輸出。
其次，我們一面參照附圖一面說明具有上述那樣的電路構(gòu)成的存儲單元陣列20的具體構(gòu)成。
圖3(a)表示與第1實施形態(tài)有關的半導體存儲裝置中的存儲單元陣列20的平面構(gòu)成，圖3(b)和圖3(c)分別表示圖3(a)的IIIb-IIIb線和IIIc-IIIc線上的截面構(gòu)成。此外，圖3(a)只畫出了存儲單元陣列20中的3×3個DRAM單元，由2點虛線圍起來的區(qū)域是1個DRAM單元。
如圖3(a)～圖3(c)所示，例如，在由硅構(gòu)成的半導體基片上形成的n型阱31上，通過由氧化硅形成的多個元件分離絕緣膜32相互間隔地設置沿大致相同的方向延伸，在元件分離絕緣膜32之間將活性區(qū)域33劃分成帶狀。在n型阱31上，在與活性區(qū)域33交叉的方向上，通過由氧化硅形成的柵極絕緣膜34，形成相互并行并且間隔地設置的由多晶硅構(gòu)成的多個第1柵極35。
又，在第1柵極35的一側(cè)，形成與第1柵極35相互并行并且間隔地設置的由多晶硅構(gòu)成的第2柵極36，在另一側(cè)，形成與第1柵極35相互并行并且間隔地設置的由多晶硅構(gòu)成的第3柵極37。
這里，在相互鄰接的第1柵極35上，在各自的兩側(cè)上形成的第2柵極36和第3柵極37交替地形成在對于第1柵極35的相對位置上。即，成為在第1柵極35與一側(cè)鄰接的第1柵極35之間形成2條第2柵極36而在第1柵極35與另一側(cè)鄰接的第1柵極35之間形成2條第3柵極37的狀態(tài)。
又，在各柵極(第1柵極35、第2柵極36和第3柵極37)之間的活性區(qū)域33中形成p型雜質(zhì)擴散的雜質(zhì)擴散區(qū)域38，進一步在相互并行地延伸的活性區(qū)域33的各個活性區(qū)域上，通過由在各柵極上形成的氧化硅構(gòu)成的層間絕緣膜39，形成相互并行并且間隔地設置的由沿活性區(qū)域33延伸的鋁(Al)或銅(Cu)等構(gòu)成的第1金屬配線40和第2金屬配線41。
在雜質(zhì)擴散區(qū)域38中的第2柵極36之間形成的區(qū)域，通過由鎢等構(gòu)成的接點42與第1金屬配線40連接，又，在雜質(zhì)擴散區(qū)域38中的第3柵極37之間形成的區(qū)域通過接點42與第2金屬配線41連接。因此，通過在鄰接的DRAM單元之間共有接點42，可以實現(xiàn)緊湊的設計。
這里，由第1柵極35和它兩側(cè)的雜質(zhì)擴散區(qū)域38構(gòu)成第1晶體管11，同樣，由第2柵極36和它兩側(cè)的雜質(zhì)擴散區(qū)域38構(gòu)成第2晶體管12，由第3柵極37和它兩側(cè)的雜質(zhì)擴散區(qū)域38構(gòu)成第3晶體管13。第2柵極36和第3柵極37，分別形成第1字線WLa和第2字線WLb，包含在活性區(qū)域33中的第1柵極35、在第1柵極35兩側(cè)形成的第2柵極36和第3柵極37的區(qū)域成為1個DRAM單元。
又，各晶體管(第1晶體管11、第2晶體管12和第3晶體管13)的溝道區(qū)域包含在寬度方向中的第1金屬配線40和第2金屬配線41的下部。
在上述那樣地構(gòu)成的存儲單元陣列20中，在字線延長的方向向同一個方向重復配置DRAM單元10，在位線延長的方向一面變成相互成180度的方向一面重復配置DRAM單元10。即，為了使各個第2晶體管12或第3晶體管13相互對置而配置在位線延長的方向相互鄰接的DRAM單元10。
具體地說，對于行地址為j的DRAM單元(即，與第1字線WLa(j)和第2字線WLb(j)連接的DRAM單元)，行地址為j-1的DRAM單元與各個第2晶體管12相互對置，并且行地址為j+1的DRAM單元與第3晶體管13相互對置。
又，與接點42連接的雜質(zhì)擴散區(qū)域38是在作為第2晶體管12或第3晶體管13的源極或漏極相互鄰接的存儲單元之間共有的。
當這樣地構(gòu)成存儲單元陣列20時，在活性區(qū)域33中在位線方向鄰接的DRAM單元10之間不需要實施元件分離，能夠得到高密度的存儲單元陣列。
下面，我們一面參照附圖一面說明具有上述那樣構(gòu)成的第1實施形態(tài)的半導體存儲裝置的工作。
圖4是表示與圖2所示的存儲單元陣列20的讀出工作有關的工作定時，作為一個例子表示對各個行地址為(1∶1)、(2∶2)、(2∶m)和(1∶2)的4個DRAM單元10進行讀出時的工作定時。
在圖4所示的工作中，首先，從半導體存儲裝置的外部，將讀出工作命令輸入到控制信號，將以通道a、通道b的順序重復指定的信號輸入到通道選擇信號，將(1∶1)、(2∶2)、(2∶m)和(1∶2)順次地輸入到行地址信號。
這時，通道選擇信號，通過指定通道a，將與時鐘信號同步的活性化信號輸入第1行解碼器，根據(jù)行地址信號選擇第1字線WLa(1∶1)。因此，第1字線WLa(1∶1)只在所定期間成為活性化狀態(tài)。此外，這里，因為DRAM單元10是作為p溝道型構(gòu)成的，所以為了使低電位狀態(tài)成為活性化狀態(tài)而設計各字線。
這里，第1行地址和第2行地址，根據(jù)行地址信號分別從第1字線WLa和第2字線WLb選擇1條字線，根據(jù)時鐘信號，只在所定期間使選出的字線活性化。
通過第1字線WLa(1∶1)成為活性化狀態(tài)，與第1字線WLa(1∶1)連接的n個DRAM單元中，第2晶體管12成為完全接通狀態(tài)，通過使電荷在各個第2晶體管12和第1晶體管11之間移動，改變第1位線BLa(1∶1)～BLa(1∶n)的電位。這時，由讀出放大器21放大各第1位線BLa的電位變化，通過數(shù)據(jù)總線輸出數(shù)據(jù)。此后，使第1字線WLa非活性化，對第1位線BLa進行預充電一直達到所定電位為止。
結(jié)束如以上那樣地對1個DRAM單元10的讀出工作，但是因為隨著第1字線的非活性化，通道選擇信號選擇通道b，使第2字線非活性化，所以通過驅(qū)動第2行解碼器，第2字線WLb(2∶2)成為活性化狀態(tài)。因此，與第2字線WLb(2∶2)連接的第3晶體管13成為接通(on)狀態(tài)，將積累在各個第1晶體管中的電荷輸出到與各個第3晶體管13連接的第2位線BLb(2∶1)～BLb(2∶n)，由讀出放大器21放大，通過數(shù)據(jù)總線輸出數(shù)據(jù)。
下面同樣地，能夠順次讀出行地址為(2∶m)和(1∶2)的DRAM單元10的信息。這樣，因為可以由用第2晶體管12的通道a和用第3晶體管13的通道b的這樣兩個通道進行讀出工作和寫入工作，所以在一個通道中例如在進行預充電工作期間，在另一個通道可以使字線活性化。即，可以使數(shù)據(jù)的傳輸速度約為已有的半導體存儲裝置的2倍。
進一步，在第1實施形態(tài)的半導體存儲裝置中，例如，通過用延遲電路等擴大字線WLa，WLb的活性化期間，在第1晶體管11中積累足夠的電荷，可以提高保持在DRAM單元10中的數(shù)據(jù)的可靠性。可是，當擴大第1字線WLa和第2字線WLb的活性化期間時，因為各個活性化期間重復，所以當行地址連續(xù)訪問同一個DRAM單元10時，因為在各個DRAM單元10中第2晶體管12和第3晶體管13同時接通，所以破壞了存儲在第1晶體管11中的數(shù)據(jù)。因此，在第1實施形態(tài)中，第1字線WLa及第2字線WLb和第1行地址及第2行地址之間，設置用于排他地使第1字線WLa和第2字線WLb活性化的字線驅(qū)動器。
圖5(a)表示與第1實施形態(tài)有關的半導體存儲裝置中的字線驅(qū)動器的電路構(gòu)成。
如圖5(a)所示，字線驅(qū)動器50由設置在選擇第1字線WLa的第1行解碼器51及選擇第2字線WLb的第2行解碼器52和第1字線WLa及第2字線WLb之間，反相輸出第2行解碼器52的輸出信號的第1倒相器53、反相輸出第1行解碼器51的輸出信號的第2倒相器54、輸入第1行解碼器51的輸出信號及第1倒相器53的輸出信號的第1NAND(與非)電路55、和輸入第2行解碼器52的輸出信號及第2倒相器54的輸出信號的第2NAND電路56構(gòu)成。NAND是“與非”的意思。
此外，將字線驅(qū)動器50設置在第1字線WLa(1∶1)～WLa(2∶n)和第2字線WLb(1∶1)～WLb(2∶n)的每個字線對上。
圖5(b)和圖5(c)是說明關于第1實施形態(tài)的字線驅(qū)動器50的工作，當順次訪問行地址不同的DRAM單元10時和當順次訪問行地址相同的DRAM單元10時的工作不同的定時圖。
如圖5(b)所示，當順次訪問各個行地址為(1∶1)及(1∶2)的兩個DRAM單元10時的字線的工作波形。
首先，由通道選擇信號選擇通道a，第1行解碼器51進行驅(qū)動，根據(jù)地址信號在與第1字線WLa(1∶1)連接的字線驅(qū)動器50的一個端子上輸入高電位信號。另一方面，第2行解碼器52不進行驅(qū)動，在與第2字線WLb(1∶1)連接的字線驅(qū)動器50的另一個端子處于低電位狀態(tài)。因此，因為在第1NAND電路55的一個端子上從第1行解碼器51輸入高電位信號，在另一個端子上從第2行解碼器52通過第2倒相器54輸入高電位信號，所以第1NAND電路55輸出低電位信號。因此，使第1字線WLa(1∶1)活性化。
接著，由通道選擇信號選擇通道b，第2行解碼器52進行驅(qū)動，在與第2字線WLb(1∶2)連接的字線驅(qū)動器50的一個端子上輸入高電位信號。另一方面，第1行解碼器51不驅(qū)動，與第1字線WLa(1∶2)連接的字線驅(qū)動器50的另一個端子處于低電位狀態(tài)。因此，因為在第2NAND電路56的一個端子上從第1行解碼器51輸入高電位信號，在另一個端子上從第2行解碼器52通過第1倒相器53輸入高電位信號，所以第2NAND電路56輸出低電位信號。因此，使第2字線WLb(1∶1)活性化。
這里，第1字線WLa(1∶1)和第2字線WLb(1∶2)的活性化期間，因為各自受到延遲電路等的延長，所以第1行解碼器51非活性化，其次，在第2行解碼器52進行驅(qū)動，第2字線開始活性化的時刻，第1字線WLa(1∶1)不進行非活性化，兩者的活性化期間重復。此外，因為兩者的行地址不同，所以即便使字線的活性化期間加長，也不會相互影響工作。
又，如圖5(c)所示，當連續(xù)訪問各個行地址為(1∶1)的兩個DRAM單元10時，首先，與如圖5(b)所示的相同，第1NAND電路55輸出低電位信號，使第1字線WLa(1∶1)活性化。其次，因為第1行解碼器51非活性化，并且第2行解碼器52進行驅(qū)動，在字線驅(qū)動器50上輸入高電位信號。因此，因為在第1NAND電路55的一個端子上從第1行解碼器51輸入低電位信號，在另一端子上從第2行解碼器52通過第1倒相器53輸入低電位信號，所以第1NAND電路55輸出高電位信號，使第1字線WLa(1∶1)非活性化。同時，因為在第2NAND電路56的一個端子上從第2行解碼器52輸入高電位信號，在另一端子上從第1行解碼器51通過第2倒相器54輸入高電位信號，所以第2NAND電路56輸出低電位信號，使第2字線WLb(1∶1)活性化。
這樣，當通過用字線驅(qū)動器50，使行地址相同的第1字線WLa和第2字線WLb連接起來進行活性化時，為了活性期間不與另一方的字線重復而使先活性化一方的字線不活性化。從而，即便擴大第1字線WLa和第2字線WLb的活性化期間，也不會破壞保持在第1晶體管11中的數(shù)據(jù)。
如以上說明的那樣，如果根據(jù)第1實施形態(tài)的半導體存儲裝置，則因為通過用第2晶體管12的通道a和用第3晶體管13的通道b，可以訪問作為保持數(shù)據(jù)的裝置的是MIS晶體管的第1晶體管11，所以能夠使數(shù)據(jù)的傳輸速度約為已有的半導體存儲裝置的2倍。
又，在第1實施形態(tài)的半導體存儲裝置中，DRAM單元10，因為將電荷積累在第1晶體管11中，所以不需要用堆棧型(stack)電容器等的復雜構(gòu)成。從而，因為能夠作為平面型MIS晶體管形成DRAM單元10，所以能夠低成本地實現(xiàn)高性能的半導體存儲裝置。
進一步，在第1實施形態(tài)的半導體存儲裝置中，因為作為p溝道型的MIS晶體管形成構(gòu)成DRAM單元10的各晶體管，所以可以制成漏電流很小的半導體存儲裝置。
此外，在第1實施形態(tài)的DRAM單元10的構(gòu)成中，第2晶體管12和第3晶體管13不一定需要是p溝道型的，其中任何一個晶體管或兩者也可以是n溝道型的。當然這時，需要變更加在存儲單元陣列的具體構(gòu)成和字線WLa，WLb上的電壓，但是關于上述那樣的數(shù)據(jù)傳輸速度的高速化的效果，能夠得到同樣的效果。(第1實施形態(tài)的各變形例)下面，我們一面參照附圖一面說明作為與本發(fā)明的第1實施形態(tài)有關的半導體存儲裝置的變形例，變更存儲單元陣列20的設計的一個變形例和變更DRAM單元的構(gòu)成的一個變形例。
——存儲單元陣列的一個變形例——圖6(a)～圖6(c)表示與第1實施形態(tài)有關的半導體存儲裝置中的存儲單元陣列20的一個變形例，圖6(a)表示平面構(gòu)成，圖6(b)和圖6(c)分別是圖6(a)中的VIb-VIb線和VIc-VIc線上的截面構(gòu)成圖。此外，在圖6(a)～圖6(c)中，在與圖3(a)～圖3(c)中所示的存儲單元陣列20相同的部件上加上相同的標號，并省略對它們的說明。
如圖6(a)～圖6(c)所示，在本變形例的存儲單元陣列20中，在n型阱31上，使例如由氧化硅形成的多個元件分離絕緣膜61在形成在第1實施形態(tài)的元件分離絕緣膜32相同的帶狀區(qū)域之外，還形成在包含作為在第1柵極35一側(cè)的第1金屬配線40的下部的第3柵極37的下部的區(qū)域上、和包含作為在第1柵極35另一側(cè)的第2金屬配線41的下部的第2柵極36的下部的區(qū)域上。因此，在第1柵極35之間的區(qū)域中，在第1金屬配線40的下部形成活性區(qū)域62，而在第2金屬配線41的下部不形成活性區(qū)域62的區(qū)域，相反地在第1金屬配線40的下部不形成活性區(qū)域62而在第2金屬配線41的下部形成活性區(qū)域62的區(qū)域形成相互重復的圖案。
在這樣的構(gòu)成中，第2晶體管12由第2柵極36和它兩側(cè)的雜質(zhì)擴散區(qū)域38構(gòu)成，溝道區(qū)域的寬度約為包含第1金屬配線40的下部和它周圍的活性區(qū)域62的寬度。同樣，第3晶體管13由第3柵極37和它兩側(cè)的雜質(zhì)擴散區(qū)域38構(gòu)成，溝道區(qū)域的寬度約為包含第2金屬配線41的下部和它周圍的活性區(qū)域62的寬度。當這樣做時，因為與第1實施形態(tài)比較能夠減小溝道區(qū)域的面積，所以能夠抑制在第2晶體管12和第3晶體管13的各個晶體管中的漏電流。
——DRAM單元的一個變形例——圖7表示與第1實施形態(tài)有關的半導體存儲裝置中的DRAM單元10的一個變形例。此外，在圖7中，在與第1實施形態(tài)相同的部件上加上相同的標號，并省略對它們的說明。
如圖7所示，本變形例的DRAM單元10具有在耗盡型的p溝道型的第1型晶體管71中積累電荷的構(gòu)成，第2晶體管12和第3晶體管13與第1實施形態(tài)相同。
如果根據(jù)本變形例的DRAM單元10，則因為第1型晶體管71是耗盡型的，即便柵極電壓Vcp為0V左右也成為可以導通的狀態(tài)，所以與第1實施形態(tài)的半導體存儲裝置比較能夠減少功率消耗。
此外，本變形例的DRAM單元10，只使在與第1實施形態(tài)有關的半導體存儲裝置的DRAM單元中的第1晶體管11為耗盡型，存儲單元陣列20的構(gòu)成和工作與第1實施形態(tài)相同。
如果根據(jù)本變形例的DRAM單元10，則除了能夠得到與第1實施形態(tài)相同的效果外，也可以在柵極上不加電壓，能夠?qū)崿F(xiàn)功率消耗很少的的半導體存儲裝置。(第2實施形態(tài))下面，我們一面參照附圖一面說明本發(fā)明的第2實施形態(tài)。
圖8(a)表示與第2實施形態(tài)有關的半導體存儲裝置中的DRAM單元的電路構(gòu)成。如圖8(a)所示，第2實施形態(tài)的DRAM單元80由用于積累電荷的n溝道型的MIS晶體管構(gòu)成的第1晶體管81、源極與第1晶體管81的源極或漏極連接的n溝道型的MIS晶體管構(gòu)成的第2晶體管82、和源極與第1晶體管81的源極或漏極連接的n溝道型的MIS晶體管構(gòu)成的第3晶體管83構(gòu)成，第2晶體管82的柵極與第1字線WLa連接并且漏極與第1位線BLa連接，又第3晶體管83的柵極與第2字線WLb連接并且漏極與第2位線BLb連接。
在第2實施形態(tài)中，因為將n溝道型的MIS晶體管用于構(gòu)成DRAM單元80的個各晶體管(第1晶體管81、第2晶體管82和第3晶體管83)，所以當字線成為高電位狀態(tài)進行活性化時，使第2晶體管82和第3晶體管83接通。又，通過在第1晶體管81的柵極上加上正電壓，形成可以導通溝道的狀態(tài)。
在與第2實施形態(tài)有關的半導體存儲裝置中，作為DRAM單元80的一個變形例，如第1實施形態(tài)的DRAM單元的一個變形例那樣，也可以使第1晶體管81是耗盡型的。下面，我們說明將DRAM單元80的第1晶體管81作為耗盡型形成的DRAM單元80的一個變形例。
圖8(b)表示與第2實施形態(tài)有關的半導體存儲裝置中的DRAM單元的一個變形例。此外，在圖8(b)中，在與圖8(a)相同的部件上加上相同的標號，并省略對它們的說明如圖8(b)所示，第2實施形態(tài)的DRAM單元80的一個變形例，代替第2實施形態(tài)中的第1晶體管81，用具有耗盡型的溝道的n型溝道型的第1晶體管84。
如果根據(jù)本變形例，則因為第1晶體管84是耗盡型的，所以在它的柵極上不加正電壓，使在0V狀態(tài)形成可以導通溝道的狀態(tài)成為可能，與第2變形例的半導體存儲裝置比較能夠降低功率消耗。
此外，在與第2實施形態(tài)有關的半導體存儲裝置中排列DRAM單元80的存儲單元陣列20的電路構(gòu)成可以與第1實施形態(tài)同樣地進行實施。
如果根據(jù)第2實施形態(tài)，則因為構(gòu)成DRAM單元80的晶體管是由n溝道型的晶體管形成的，所以能夠提高在溝道中的電子遷移率，可以制成工作速度更快的半導體存儲裝置。
其次，我們說明第2實施形態(tài)的DRAM單元的具體構(gòu)成。
圖9(a)～圖9(c)表示與第2實施形態(tài)有關的半導體存儲裝置中的DRAM單元80的具體構(gòu)成，圖9(a)表示平面構(gòu)成，圖9(b)和圖9(c)分別表示圖9(a)中的IXb-IXb線和IXc-IXc線上的截面構(gòu)成。在圖9(a)～圖9(c)中，在與圖3(a)～圖3(c)中所示的第2實施形態(tài)的存儲單元陣列的構(gòu)成部件相同的部件上加上相同的標號，并省略對它們的說明。
如圖9(a)～圖9(c)所示，DRAM單元80，例如，通過在由硅構(gòu)成的半導體基片上形成的p型阱91上形成的元件分離絕緣膜，形成劃分成帶狀的活性區(qū)域33，在第1柵極35、第2柵極36和第3柵極37的各個側(cè)部的p型阱91上，形成n雜質(zhì)擴散的雜質(zhì)擴散區(qū)域92。這里，由第1柵極35和它兩側(cè)的雜質(zhì)擴散區(qū)域92構(gòu)成第1晶體管81，同樣，由第2柵極36和它兩側(cè)的雜質(zhì)擴散區(qū)域92構(gòu)成第2晶體管82，由第3柵極37和它兩側(cè)的雜質(zhì)擴散區(qū)域92構(gòu)成第3晶體管83。
這里，在圖9(a)～圖9(c)中，只表示了1個DRAM單元，但是第2實施形態(tài)的存儲單元陣列能夠與圖3(a)～圖3(c)所示的相同構(gòu)成存儲單元陣列20。
在第2實施形態(tài)中，由第1柵極35和它兩側(cè)的雜質(zhì)擴散區(qū)域38構(gòu)成第1晶體管81，同樣，由第2柵極36和它兩側(cè)的雜質(zhì)擴散區(qū)域38構(gòu)成第2晶體管82，由第3柵極37和它兩側(cè)的雜質(zhì)擴散區(qū)域38構(gòu)成第3晶體管83。
此外，各晶體管(第1晶體管81、第2晶體管82和第3晶體管83)的溝道區(qū)域的寬度是為了包含第1金屬配線40和第2金屬配線41的下部而構(gòu)成的，但是不限于這樣的構(gòu)成，如圖6(a)～圖6(c)所示的第1實施形態(tài)的存儲單元陣列的一個變形例那樣，也可以為了通過也在第1金屬配線40和第2金屬配線41的下部形成元件分離絕緣膜，減少第2晶體管82和第3晶體管83的溝道區(qū)域的面積而構(gòu)成。
此外，在第2實施形態(tài)的DRAM單元80的構(gòu)成中，第2晶體管82和第3晶體管83不一定需要是n溝道型的，其中任何一個晶體管或兩者也可以是p溝道型的。當然這時，需要變更加在存儲單元陣列的具體構(gòu)成和字線Wla，WLb上的電壓，但是關于上述那樣的數(shù)據(jù)傳輸速度的高速化的效果，能夠得到同樣的效果。
如以上說明的那樣，如果根據(jù)第2實施形態(tài)的半導體存儲裝置，則除了能夠得到與第1實施形態(tài)和變形例相同的效果外，還能夠由n溝道型MIS晶體管形成第1實施形態(tài)的DRAM單元，能夠?qū)崿F(xiàn)工作速度更卓越的半導體存儲裝置。(第3實施形態(tài))下面，我們一面參照附圖一面說明本發(fā)明的第3實施形態(tài)。
圖10(a)表示與本發(fā)明的第3實施形態(tài)有關的半導體存儲裝置中的DRAM單元的電路構(gòu)成。如圖10(a)所示，第3實施形態(tài)的DRAM單元100由用于積累電荷的p溝道型的MIS晶體管構(gòu)成的第1晶體管101、源極與第1晶體管101的柵極連接的p溝道型的MIS晶體管構(gòu)成的第2晶體管102、和源極與第1晶體管101的柵極連接的p溝道型的MIS晶體管構(gòu)成的第3晶體管103構(gòu)成，第2晶體管102的柵極與第1字線WLa連接并且漏極與第1位線BLa連接，又第3晶體管103的柵極與第2字線WLb連接并且漏極與第2位線BLb連接。
在第1晶體管101中，通過在源極和漏極上加上偏壓Vcp，將電荷積累在溝道和柵極之間的電容中，可以由有無電荷來保存數(shù)據(jù)。
又，第2晶體管102和第3晶體管103，通過使與各個柵極連接的第1字線WLa和第2字線WLb成為低電位狀態(tài)進行活性化，可以進行從與各個柵極連接的第1位線BLa和第2位線BLb到第1晶體管11的訪問。
在第3實施形態(tài)有關的半導體存儲裝置中，通過將DRAM單元100排列成行列狀，構(gòu)成存儲單元陣列，與第1實施形態(tài)相同，通過交互地選擇用第1字線WLa和第1位線的a通道，和用第2字線和第2位線的b通道，可以提高數(shù)據(jù)的傳輸速度。當然，通過用如圖5(a)所示的字線驅(qū)動器50，加長寫入時間，也能夠提高數(shù)據(jù)的可靠性。
又，在第3實施形態(tài)有關的半導體存儲裝置中，也可以代替p型溝道型使構(gòu)成DRAM單元100的各晶體管為n溝道型。下面，我們說明使構(gòu)成DRAM單元100的各晶體管作為n溝道型形成的DRAM單元100的一個變形例。
圖10(b)表示與本發(fā)明的第3實施形態(tài)有關的半導體存儲裝置中的DRAM單元的一個變形例的電路構(gòu)成。
如圖10(b)所示，第3實施形態(tài)的DRAM單元110由用于積累電荷的n溝道型的第1晶體管111、源極與第1晶體管111的柵極連接的n溝道型的第2晶體管112、和源極與第1晶體管111的柵極連接的n溝道型的第3晶體管113構(gòu)成，第2晶體管112的柵極與第1字線WLa連接并且漏極與第1位線BLa連接，又第3晶體管113的柵極與第2字線WLb連接并且漏極與第2位線BLb連接。
如以上說明的那樣，如果根據(jù)第3實施形態(tài)的半導體存儲裝置，則除了能夠得到與第1實施形態(tài)極其變形例相同的效果外，因為將電荷積累在柵極中，所以能夠抑制積累的電荷的流出，能夠使保持在DRAM單元110中的數(shù)據(jù)高可靠性化。
如果根據(jù)本發(fā)明的半導體存儲裝置，則因為備有兩個用于訪問DRAM單元的通道，能夠交互地利用這兩個通道，所以能夠使數(shù)據(jù)的傳輸速度為已有的2倍。進一步，因為通過平面型的構(gòu)造實現(xiàn)3個晶體管，所以能夠低成本地提供可以高速工作的卓越的半導體存儲裝置。
權(quán)利要求
1.半導體存儲裝置，它的特征是備有分別具有第1晶體管、源極或漏極與上述第1晶體管的源極或漏極的一部分連接的第2晶體管、源極或漏極與上述第1晶體管的源極或漏極的其它部分連接的第3晶體管的多個存儲單元，上述第1晶體管將從上述第2和第3晶體管傳送過來的電荷積累在溝道中。
2.權(quán)利要求1所述的半導體存儲裝置，它的特征是上述第1晶體管、第2晶體管和第3晶體管是同一導電型的晶體管。
3.權(quán)利要求1所述的半導體存儲裝置，它的特征是上述第1晶體管、第2晶體管和第3晶體管是p溝道型的晶體管。
4.權(quán)利要求1所述的半導體存儲裝置，它的特征是上述第1晶體管、第2晶體管和第3晶體管是n溝道型的晶體管。
5.權(quán)利要求1～4中任何一項所述的半導體存儲裝置，它的特征是上述第1晶體管，為了在電源接通狀態(tài)總是可以導通而在柵極上加上所定電壓。
6.權(quán)利要求1～4中任何一項所述的半導體存儲裝置，它的特征是上述第1晶體管是耗盡型晶體管。
7.權(quán)利要求1所述的半導體存儲裝置，它的特征是進一步備有分別與上述多個存儲單元中的上述第2晶體管的柵極連接的多條第1字線、和分別與上述多個存儲單元中的上述第3晶體管的柵極連接的多條第2字線，開始上述多條第1字線中的1條字線和上述多條第2字線中的1條字線的交互活性化。
8.權(quán)利要求7所述的半導體存儲裝置，它的特征是在上述多條第1字線和上述多條第2字線中，與相互不同的存儲單元連接的第1字線和第2字線，各自的活性化期間重復，另一方面與同一存儲單元連接的第1字線和第2字線，各自的活性化期間不同。
9.權(quán)利要求8所述的半導體存儲裝置，它的特征是在與同一存儲單元連接的第1字線和第2字線中，先活性化一方的字線，為了它的活性化期間不與另一方的字線重復而處于不活性狀態(tài)。
10.權(quán)利要求7～9中任何一項所述的半導體存儲裝置，它的特征是進一步備有分別與在上述第2晶體管中的源極和漏極中的不與上述第1晶體管連接的部分連接的多條第1位線、和分別與在上述第3晶體管中的源極和漏極中的不與上述第1晶體管連接的部分連接的多條第2位線，上述存儲單元在上述第1和第2字線延伸的方向上夾著元件分離區(qū)域地排列，另一方面在上述第1和第2位線延伸的方向上交互替換地將第2晶體管和第3晶體管排列在連續(xù)的活性區(qū)域中，連接上述第2晶體管與上述第1位線連接的接點是在鄰接的存儲單元中相互面對的第2晶體管之間共有的，連接上述第3晶體管與上述第2位線連接的接點是在鄰接的存儲單元中相互面對的第3晶體管之間共有的。
11.權(quán)利要求10所述的半導體存儲裝置，它的特征是上述第2晶體管是為了它的溝道區(qū)域跨越上述第1位線而形成的，上述第3晶體管是為了它的溝道區(qū)域跨越上述第2位線而形成的。
12.權(quán)利要求10所述的半導體存儲裝置，它的特征是將上述第1晶體管的柵極與上述第1和第2字線并性地配置在上述第1和上述第2字線之間。
13.權(quán)利要求10所述的半導體存儲裝置，它的特征是上述第1晶體管，第2晶體管和第3晶體管是為了它們的溝道區(qū)域跨越上述第1位線和上述第2位線而形成的。
14.半導體存儲裝置，它的特征是備有分別具有第1晶體管、源極或漏極與上述第1晶體管的柵極連接的第2晶體管和源極或漏極與上述第1晶體管的柵極連接的第3晶體管的多個存儲單元，上述第1晶體管將從上述第2和第3晶體管傳送過來的電荷積累在柵極上。
15.權(quán)利要求14所述的半導體存儲裝置，它的特征是上述第1晶體管、第2晶體管和第3晶體管都是同一導電型的晶體管。
16.權(quán)利要求14所述的半導體存儲裝置，它的特征是上述第1晶體管、第2晶體管和第3晶體管都是p溝道型的晶體管。
17.權(quán)利要求14所述的半導體存儲裝置，它的特征是上述第1晶體管、第2晶體管和第3晶體管都是n溝道型的晶體管。
全文摘要
本發(fā)明涉及一種半導體存儲裝置，能夠在用MIS晶體管作為積累電荷的裝置的半導體存儲裝置中，提高數(shù)據(jù)的寫入工作和讀出工作的速度。DRAM單元10是為了由在第1晶體管11的溝道中積累電荷，由第2晶體管12和第3晶體管13傳送電荷而構(gòu)成的，通過交互地使用用與第2晶體管12的柵極連接的第1字線WLa和與第2晶體管12的漏極連接的第1位線BLa的路徑、和用與第2晶體管12的柵極連接的第1字線WLa和與第2晶體管12的漏極連接的第1位線BLa的路徑這樣2條路徑，可以使數(shù)據(jù)傳輸速度高速化。
文檔編號G11C11/401GK1447438SQ0310739
公開日2003年10月8日 申請日期2003年3月25日 優(yōu)先權(quán)日2002年3月25日
發(fā)明者縣政志, 高橋和也, 白濱政則, 黑田直喜, 貞方博之, 西原竜二 申請人:松下電器產(chǎn)業(yè)株式會社