專利名稱：半導(dǎo)體存儲(chǔ)器以及其動(dòng)作模式的輸入方法
技術(shù)區(qū)域本發(fā)明涉及具有根據(jù)被輸入的動(dòng)作模式可使電路的動(dòng)作方式變更而構(gòu)成的半導(dǎo)體存儲(chǔ)器及其動(dòng)作模式的輸入方法，特別是涉及用于動(dòng)作模式輸入的技術(shù)。
背景技術(shù)：
近年來(lái)，手機(jī)作為因特網(wǎng)等的信息終端受到關(guān)注，可以存儲(chǔ)被送信的圖像數(shù)據(jù)、文字?jǐn)?shù)據(jù)等各種數(shù)據(jù)的功能被手機(jī)所請(qǐng)求。這種信息終端，內(nèi)部裝有存儲(chǔ)被送信數(shù)據(jù)的作為緩沖存儲(chǔ)器的大容量的動(dòng)態(tài)隨機(jī)存儲(chǔ)器(Dynamic Random Access Memory)。
但是，動(dòng)態(tài)隨機(jī)存儲(chǔ)器，為了更新存儲(chǔ)單元所存儲(chǔ)的數(shù)據(jù)的動(dòng)作有必要定期進(jìn)行。伴隨這種更新動(dòng)作發(fā)生的消耗電流與存儲(chǔ)容量有關(guān)。也就是說(shuō)，更新動(dòng)作進(jìn)行時(shí)，通過(guò)使存儲(chǔ)單元陣列的行進(jìn)行順次選擇，進(jìn)行數(shù)據(jù)的存取。如果存儲(chǔ)容量大，由于單位時(shí)間內(nèi)應(yīng)該選擇的行數(shù)增加，所以更新的動(dòng)作周期有必要設(shè)定得短。因此，存儲(chǔ)容量大的半導(dǎo)體存儲(chǔ)器，伴隨更新動(dòng)作發(fā)生的消耗功率增加的傾向，給裝有它的手機(jī)的電池的負(fù)擔(dān)變大。
這里，手機(jī)的緩沖存儲(chǔ)器存儲(chǔ)的數(shù)據(jù)的規(guī)模小的情況下，動(dòng)態(tài)存儲(chǔ)器的存儲(chǔ)單元陣列中不存在有用數(shù)據(jù)的區(qū)域的比率大，由于無(wú)效的更新動(dòng)作會(huì)產(chǎn)生消耗電流。作為抑制這樣的無(wú)效的消耗電流的動(dòng)作，就是所謂的部分更新方式。如果利用這種部分更新方式，會(huì)選擇記載有用的數(shù)據(jù)的一部分區(qū)域進(jìn)行更新，可以有效地抑制無(wú)用的消耗電流。
于是，在手機(jī)的區(qū)域，在應(yīng)用方面，動(dòng)態(tài)隨機(jī)存儲(chǔ)器的更新等動(dòng)作方式有根據(jù)存儲(chǔ)數(shù)據(jù)的規(guī)模而相應(yīng)轉(zhuǎn)換的需求。
然而，如果是以往的動(dòng)態(tài)隨機(jī)存儲(chǔ)器存在以下問(wèn)題，為了轉(zhuǎn)換動(dòng)作方式，必須具備特別設(shè)定的時(shí)序方法的輸入信號(hào)，所以，裝有這種動(dòng)態(tài)隨機(jī)存儲(chǔ)器的裝置側(cè)的時(shí)序設(shè)計(jì)變得復(fù)雜。
鑒于上述的情況，本發(fā)明的目的是提供一種不需要特別的時(shí)序方法、并且可以有效的抑制誤輸入、能夠在動(dòng)作中進(jìn)行動(dòng)作方式的輸入的半導(dǎo)體以及這種動(dòng)作方式的輸入方法。
發(fā)明內(nèi)容
為了解決上述課題，本發(fā)明具有以下的構(gòu)成。
即，本發(fā)明涉及的半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，其特征在于，包括(a)第1步驟，在對(duì)多個(gè)地址的讀周期連續(xù)時(shí)，接受動(dòng)作模式輸入的請(qǐng)求(例如，相當(dāng)于后述的步驟S1～S3的要素)，(b)第2步驟，基于緊接著上述讀周期的寫(xiě)周期中被指定的數(shù)據(jù)確定應(yīng)該輸入的動(dòng)作模式(例如，相當(dāng)于后述的步驟S4～S7的要素)。
如果基于這種構(gòu)成，例如半導(dǎo)體存儲(chǔ)器按照既定的時(shí)序在讀周期連續(xù)的情況下接受動(dòng)作模式輸入的請(qǐng)求。此時(shí)，在連續(xù)的讀周期中被指定的多個(gè)地址，例如具有互相是同一地址等的規(guī)定的關(guān)系，滿足這種關(guān)系的多個(gè)地址被輸入的情況下，可以進(jìn)行輸入。因此，不需要特別的時(shí)序，能夠在動(dòng)作中接受輸入，并且能夠有效的抑制誤輸入。緊跟著上述的讀周期，例如由在按照既定時(shí)序的寫(xiě)周期中被指定的數(shù)據(jù)來(lái)確定動(dòng)作模式。
為了接受動(dòng)作模式的輸入，讀周期和寫(xiě)周期的時(shí)序是既定的標(biāo)準(zhǔn)式樣即可，只要對(duì)上述多個(gè)地址的周期連續(xù)就夠了。因此，如果基于這種構(gòu)成，不需要特定的時(shí)序，能夠在動(dòng)作中接受、確定動(dòng)作模式的輸入。
再者，在上述讀周期中被指定的多個(gè)地址，可以互相不相同，也可以互相相同，只要在動(dòng)作模式輸入時(shí)，相連續(xù)的各周期指定的地址是預(yù)先設(shè)定的就可以。
上述的第1步驟，其特征在于，包括例如在上述的讀周期中，把預(yù)先存儲(chǔ)的第1特定的地址(例如，相當(dāng)于后述的最終地址[1FFFFFh]的要素)與從外部順次被指定的地址相比較的步驟，和接受上述的比較結(jié)果，判斷對(duì)第1特定的地址的讀周期是否是2個(gè)周期以上連續(xù)的步驟。
上述的第2步驟，其特征在于，包括例如在緊跟在上述的讀周期之后的寫(xiě)周期中，把預(yù)先存儲(chǔ)的第2特定的地址(例如，相當(dāng)于后述的頭地址
的要素)與從外部順次被指定的地址相比較的步驟，和接受上述結(jié)果，基于在上述寫(xiě)周期中被指定的數(shù)據(jù)確定動(dòng)作模式的步驟。
上述的第1步驟，其特征在于，例如作為上述的多個(gè)地址被指定為相互相同的地址(例如，相當(dāng)于后述的讀周期T3，T4中分別被指定的最終地址[1FFFFFh]的要素)的情況下接受動(dòng)作模式的輸入。
上述第1步驟，其特征在于，例如作為上述的多個(gè)地址被指定為最終地址(例如，相當(dāng)于后述的最終地址[1FFFFFh]的要素)或者頭地址(例如，相當(dāng)于后述的頭地址
的要素)中的任一個(gè)時(shí)接受動(dòng)作模式的輸入。
上述第2步驟，其特征在于，例如頭地址和最終地址中的一個(gè)被指定為上述讀周期的地址的情況下，接受動(dòng)作模式的輸入，上述第2步驟，例如上述頭地址和最終地址中的另一個(gè)被指定為上述寫(xiě)周期的地址的情況下，確定輸入的動(dòng)作模式。
上述第1步驟，其特征在于，例如作為應(yīng)該輸入的動(dòng)作模式，接受用于更新由動(dòng)態(tài)型存儲(chǔ)單元呈行列狀排列形成的存儲(chǔ)單元陣列內(nèi)的一部分區(qū)域的部分更新模式，上述第2的步驟，該部分更新模式被確定為應(yīng)輸入的動(dòng)作模式。
此外，本發(fā)明涉及的半導(dǎo)體存儲(chǔ)器，其構(gòu)成為在動(dòng)作中能夠輸入動(dòng)作模式，其特征在于，具有動(dòng)作模式輸入電路，在對(duì)多個(gè)地址的讀周期連續(xù)時(shí)接受輸入的請(qǐng)求，基于在緊跟在上述讀周期之后的寫(xiě)周期中被指定的數(shù)據(jù)，來(lái)確定應(yīng)輸入的動(dòng)作模式。(相當(dāng)于后述動(dòng)作模式輸入電路MOD的構(gòu)成要素)。
如果基于這種構(gòu)成，動(dòng)作模式輸入電路按照既定的時(shí)序，在讀周期連續(xù)的情況下接受動(dòng)作模式輸入的請(qǐng)求。此時(shí)，連續(xù)的讀周期中被指定的多個(gè)地址，例如具有互相是同一地址等的規(guī)定的關(guān)系，滿足這種關(guān)系的地址被輸入的情況下，可以進(jìn)行輸入。因此，不需要特別的時(shí)序，在動(dòng)作中能夠接受輸入，并且能夠有效的抑制誤輸入。
緊跟在上述讀周期之后，動(dòng)作模式輸入電路按照規(guī)定的時(shí)序，基于在寫(xiě)周期中被指定的數(shù)據(jù)，來(lái)確定動(dòng)作模式。結(jié)果，動(dòng)作模式輸入電路按照規(guī)定的時(shí)序，只在讀周期和寫(xiě)周期中進(jìn)行動(dòng)作模式的輸入。因此，不需要特別的時(shí)序，能夠在動(dòng)作中確定輸入的動(dòng)作模式。
此外，上述半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路具有存儲(chǔ)部分(例如相當(dāng)于后述讀地址寄存器REG或者讀地址寄存器RREG的構(gòu)成要件)，例如存儲(chǔ)在上述讀周期中應(yīng)從外部指定的第1特定的地址；比較部分(例如相當(dāng)于后述比較器CMP或者讀地址比較器RCMP的構(gòu)成要件)，把上述存儲(chǔ)部分存儲(chǔ)的第1特定的地址與從外部順次指定的地址相比較；和判斷部分(例如相當(dāng)于后述由鎖存器LATA、LATB與邏輯與門(mén)GA與鎖存控制部分LCNT構(gòu)成的電路，或者模式判斷電路MDJ的構(gòu)成要件)，接受由上述比較部分比較的結(jié)果，判斷對(duì)應(yīng)于第1特定的地址的讀周期是否為2個(gè)周期以上連續(xù)。
并且，上述半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路，具有存儲(chǔ)部分(例如相當(dāng)于后述寫(xiě)地址寄存器WREG的構(gòu)成要素)，例如存儲(chǔ)在緊跟在上述讀周期之后的寫(xiě)周期中應(yīng)從外部指定的第2特定的地址；比較部分(例如相當(dāng)于后述寫(xiě)地址比較器WCMP的構(gòu)成要素)，把上述存儲(chǔ)部分存儲(chǔ)的第2特定的地址與由外部順次指定的地址相比較；和確定部分(例如相當(dāng)于后述模式設(shè)定電路MDS的構(gòu)成要素)，接受由上述比較部分比較的結(jié)果，基于上述寫(xiě)周期中被指定的數(shù)據(jù)，來(lái)確定動(dòng)作模式。
并且，上述半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路，例如在上述多個(gè)地址互相被指定為同一地址的情況下，接受動(dòng)作模式的輸入。
并且，上述半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路，例如在最終地址或者頭地址中任何一個(gè)被指定為上述多個(gè)地址時(shí)接受動(dòng)作模式的輸入。
并且，上述半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路，例如在頭地址與最終地址中的一方被指定為上述讀周期的地址，上述頭地址與最終地址中的另一方被指定為上述寫(xiě)周期的地址的情況下，接受動(dòng)作模式的輸入。
并且，上述半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路中，例如，作為應(yīng)輸入的動(dòng)作模式，接受用于更新由動(dòng)態(tài)型存儲(chǔ)單元呈行列狀排列形成的存儲(chǔ)單元陣列內(nèi)的一部分區(qū)域的部分更新模式。
(1)并且，本發(fā)明涉及的半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，該方法由動(dòng)作模式輸入電路(MOD)實(shí)現(xiàn)，該動(dòng)作模式輸入電路具有半導(dǎo)體存儲(chǔ)器，至少包括由復(fù)數(shù)的存儲(chǔ)單元呈陣列狀排列形成的存儲(chǔ)單元陣列(例如圖1的MARY)；進(jìn)行地址輸入的地址端子(例如圖1的ADD)；進(jìn)行數(shù)據(jù)的輸入和輸出的數(shù)據(jù)端子(例如圖1的DQ)；和輸入用于半導(dǎo)體存儲(chǔ)器的存取控制、寫(xiě)入控制、以及讀出數(shù)據(jù)的輸出控制的控制信號(hào)的控制端子(例如圖1的/CS、/WE、/OE)，基于輸入至上述地址端子的地址，輸入至上述控制端子(例如圖1的/CS、/WE、/OE)的控制信號(hào)，輸入至上述數(shù)據(jù)端子的數(shù)據(jù)，通過(guò)執(zhí)行半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入，該動(dòng)作模式輸入方法包括比較判斷步驟(圖2的S1)，基于被輸入至上述控制端子的控制信號(hào)，判斷現(xiàn)在的周期是讀周期還是寫(xiě)周期，在現(xiàn)在的周期是讀周期的情況下，比較判斷被輸入到上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；比較判斷步驟(圖2的S2)，在地址一致的情況下，在緊跟在上述讀周期之后的下一個(gè)或者多個(gè)讀周期中，比較判斷分別被輸入至上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；設(shè)定步驟(圖2的S3)，在檢測(cè)出連續(xù)多個(gè)上述讀周期中地址一致的情況下，把控制動(dòng)作模式的輸入許可的模式輸入信號(hào)設(shè)定為激活狀態(tài)；確定步驟(圖2的S4～S7)，在上述模式輸入信號(hào)為激活狀態(tài)的情況下，在緊跟在連續(xù)多個(gè)的上述讀周期之后的至少一個(gè)寫(xiě)周期中，比較判斷被輸入到上述地址端子的地址與預(yù)先設(shè)定的地址是否一致，在一致的情況下，基于被輸入至上述數(shù)據(jù)端子的數(shù)據(jù)，確定應(yīng)輸入的動(dòng)作模式。
(2)本發(fā)明涉及的半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，上述對(duì)應(yīng)輸入的動(dòng)作模式進(jìn)行確定的步驟，包括比較判斷步驟(圖2的S4)，在緊跟在多個(gè)上述讀周期之后的寫(xiě)周期中，比較判斷被輸入到上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；選擇步驟(圖2的S5)，在地址一致的情況下，在上述寫(xiě)周期中，基于被輸入到上述數(shù)據(jù)端子的數(shù)據(jù)，選擇動(dòng)作模式的種類；比較判斷步驟(圖2的S6)，在上述寫(xiě)周期的下一個(gè)寫(xiě)周期中，比較判斷被輸入到上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；和設(shè)定步驟(圖2的S7)，在地址一致的情況下，在上述后一個(gè)寫(xiě)周期中，基于被輸入至上述數(shù)據(jù)端子的數(shù)據(jù)，設(shè)定動(dòng)作模式的條件。
(3)本發(fā)明涉及的半導(dǎo)體裝置，包括動(dòng)作模式輸入電路(圖1的MOD)，該動(dòng)作模式輸入電路具有半導(dǎo)體存儲(chǔ)器，至少包括由多個(gè)存儲(chǔ)單元呈陣列狀排列形成的存儲(chǔ)單元陣列(例如圖1的MARY)；進(jìn)行地址的輸入的地址端子(例如圖1的ADD)；進(jìn)行數(shù)據(jù)的輸入和輸出的數(shù)據(jù)端子(例如圖1的DQ)；和輸入用于半導(dǎo)體存儲(chǔ)器的存取控制、寫(xiě)入控制、以及讀出數(shù)據(jù)的輸出控制的控制信號(hào)的控制端子(例如圖1的/CS、/WE、/OE)，并基于被輸入到地址端子的地址，被輸入到控制端子的控制信號(hào)，以及被輸入到數(shù)據(jù)端子的數(shù)據(jù)，控制上述半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入；上述動(dòng)作模式輸入電路包括模式設(shè)定裝置(例如相當(dāng)于后述圖5的模式判斷部分ADJ的構(gòu)成要素)，模式設(shè)定裝置包括判斷裝置(例如相當(dāng)于后述圖5的讀寫(xiě)判斷部分RWJ的構(gòu)成要素)，基于被輸入到上述控制端子的控制信號(hào)，判斷現(xiàn)在的周期是讀周期還是寫(xiě)周期；比較判斷裝置(例如相當(dāng)于后述各圖的讀地址寄存器RREG與讀地址比較器RCMP的構(gòu)成要素，或者相當(dāng)于圖14的地址寄存器AREG與地址比較器ACMP的構(gòu)成要素)，在現(xiàn)在的周期是讀周期的情況下，比較判斷被輸入到上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；和設(shè)定裝置(例如相當(dāng)于后述圖5、6的讀地址判斷電路ADJ的構(gòu)成要素，或者相當(dāng)于圖14的寄存器REG1、REG2與NAND1～NAND3等的構(gòu)成要素)，具有在上述讀周期中地址一致的情況下，在緊跟在上述讀周期之后的下一個(gè)或者多個(gè)讀周期中，在檢測(cè)出被輸入到上述地址端子的地址與預(yù)先設(shè)定的地址一致的情況下，控制動(dòng)作模式的輸入許可的模式輸入信號(hào)被設(shè)定為激活狀態(tài)；和確定裝置(例如相當(dāng)于后述圖5的模式設(shè)定部CDE的構(gòu)成要素)，判斷在緊跟在多個(gè)上述讀周期之后的至少1個(gè)寫(xiě)周期中，被輸入至上述地址端子的地址與預(yù)先設(shè)定的地址是否一致，在地址一致、上述模式輸入信號(hào)為激活的狀態(tài)的情況下，基于從上述數(shù)據(jù)端子輸入的數(shù)據(jù)，確定應(yīng)輸入的動(dòng)作模式。
(4)本發(fā)明中，上述對(duì)應(yīng)輸入的動(dòng)作模式進(jìn)行確定的裝置(例如相當(dāng)于后述圖5的模式設(shè)定部分CDE的構(gòu)成要素)，包括地址比較裝置(例如相當(dāng)于后述圖6的寫(xiě)地址寄存器WREG與寫(xiě)地址比較器WCMP的構(gòu)成要素，或者圖14的地址寄存器AREG與地址比較器ACMP)，在緊跟在多個(gè)上述讀周期之后的寫(xiě)周期中，比較判斷被輸入到上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；和動(dòng)作模式條件的設(shè)定裝置(例如相當(dāng)于后述圖6的指令解碼器MDS，或者圖14的寄存器REG6、REG7與模式選擇電路MODSEL，部分更新切換信號(hào)生成電路PEGEN等構(gòu)成要素)，上述比較判斷的結(jié)果在地址一致的情況下，在上述寫(xiě)周期中，基于被輸入到數(shù)據(jù)端子的數(shù)據(jù)，選擇動(dòng)作模式的種類，在上述寫(xiě)周期的下一個(gè)寫(xiě)周期中，比較判斷被輸入到上述地址端子的地址與由上述地址比較裝置預(yù)先設(shè)定的地址是否一致，上述比較判斷的結(jié)果，在地址一致的情況下，在上述寫(xiě)周期中，基于被輸入到上述數(shù)據(jù)端子的數(shù)據(jù)，設(shè)定動(dòng)作模式的條件。
(5)本發(fā)明涉及的半導(dǎo)體裝置，包括動(dòng)作模式輸入電路(圖1的MOD)，該動(dòng)作模式輸入電路具有半導(dǎo)體存儲(chǔ)器至少包括由多個(gè)存儲(chǔ)單元呈陣列狀排列形成的存儲(chǔ)單元陣列(例如圖1的MARY)；進(jìn)行地址的輸入的地址端子(例如圖1的ADD)；進(jìn)行數(shù)據(jù)的輸入和輸出的數(shù)據(jù)端子(例如圖1的DQ)；和分別輸入各控制信號(hào)對(duì)半導(dǎo)體存儲(chǔ)器進(jìn)行選擇控制的第1控制信號(hào)(例如圖1的片選信號(hào)/CS)，對(duì)由上述數(shù)據(jù)端子的數(shù)據(jù)進(jìn)行輸入和輸出控制的第2控制信號(hào)(例如圖1的輸出使能信號(hào)/OE)，以及，對(duì)數(shù)據(jù)的寫(xiě)入和讀出進(jìn)行控制的第3控制信號(hào)(例如圖1的寫(xiě)使能信號(hào)/WE)的第1至第3的控制端子，并基于被輸入到上述地址端子的地址、被輸入到上述第1至第3控制端子的控制信號(hào)，以及被輸入到上述數(shù)據(jù)端子的數(shù)據(jù)，控制上述動(dòng)作模式的輸入。上述動(dòng)作模式輸入電路(圖1的MOD)，包括讀寫(xiě)判斷部分(后述圖5的RWJ)，在上述第1控制信號(hào)為激活狀態(tài)的時(shí)候，基于上述第2控制信號(hào)與第3控制信號(hào)，判斷現(xiàn)在的周期是讀周期還是寫(xiě)周期后，輸出讀寫(xiě)識(shí)別信號(hào)；模式判斷部分(圖5的ADJ)，基于在讀周期中被指定的地址，判斷有無(wú)輸入的請(qǐng)求，輸出用于控制動(dòng)作模式輸入許可的模式輸入信號(hào)(圖1、圖5的MENT)，該模式判斷部分具有地址比較器，在通過(guò)上述讀寫(xiě)判斷部分判斷為讀周期的情況下，比較判斷被輸入到上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；和設(shè)定裝置，在緊跟在上述讀周期之后的一個(gè)或者多個(gè)讀周期中，上述地址比較器表示為連續(xù)一致的情況下，把上述模式輸入信號(hào)設(shè)定為激活狀態(tài)；和模式設(shè)定部分(CDE)，在上述模式輸入信號(hào)為激活狀態(tài)的情況下，在緊跟在連續(xù)的多個(gè)上述讀周期之后的至少1個(gè)寫(xiě)周期中，基于被提供到上述數(shù)據(jù)端子的指令數(shù)據(jù)(圖1、圖5的MDATA)產(chǎn)生并輸出模式數(shù)據(jù)。
(6)在本發(fā)明涉及的半導(dǎo)體裝置中，上述模式判斷部分(ADJ)，包括在多個(gè)讀周期中，檢測(cè)上述地址比較器是否表示為連續(xù)一致的檢測(cè)裝置(例如相當(dāng)于后述圖7的鎖存器LATA和LATB，或者圖13的寄存器RA和RB，或者圖14的寄存器REG1和REG2的構(gòu)成要素)；和上述多個(gè)讀周期中，當(dāng)檢測(cè)出上述地址比較器表示為連續(xù)一致的情況下，把上述模式輸入信號(hào)設(shè)定為激活狀態(tài)，當(dāng)上述地址比較器表示為不一致的情況下，把上述模式輸入信號(hào)復(fù)位為非激活狀態(tài)的裝置(例如相當(dāng)于后述圖7的門(mén)GA，或者圖13的門(mén)GA，或者圖14的SR觸發(fā)器的構(gòu)成要素)。
(7)在本發(fā)明涉及的半導(dǎo)體裝置中，上述模式設(shè)定部分(圖5的CDE)，包括寫(xiě)地址寄存器(圖5的WREG)，存儲(chǔ)預(yù)先設(shè)定的寫(xiě)地址；寫(xiě)地址比較部分(圖5的WCMP)，在緊跟在上述讀周期之后的周期通過(guò)上述讀寫(xiě)判斷部分被判斷為寫(xiě)周期的情況下，比較判斷被輸入到上述地址端子的地址與上述寫(xiě)地址寄存器中所存儲(chǔ)的寫(xiě)地址是否一致；指令解碼器(圖5的MDS)，通過(guò)上述讀寫(xiě)判斷部分的比較結(jié)果如果是一致的情況下，基于被輸入到上述數(shù)據(jù)端子的數(shù)據(jù)，確定應(yīng)輸入的動(dòng)作模式，作為模式數(shù)據(jù)輸出。
(8)在本發(fā)明涉及的半導(dǎo)體裝置中，上述模式判斷部分(ADJ)，包括讀地址寄存器(圖7的RREG)，存儲(chǔ)預(yù)先設(shè)定的讀地址；讀地址比較器(圖7的RCMP)，由被輸入至上述地址端子的地址和上述讀地址寄存器中所存儲(chǔ)的讀地址，以由地址轉(zhuǎn)移檢測(cè)電路中地址轉(zhuǎn)移時(shí)輸出的脈沖信號(hào)(SATD)的時(shí)序，進(jìn)行比較，檢測(cè)出被輸入的地址與上述讀地址一致后輸出地址檢測(cè)信號(hào)(圖7的SCR)；第1與第2鎖存電路(圖7的LATA和LATB)，基于被輸入的第1和第2鎖存信號(hào)，分別鎖存上述地址檢測(cè)信號(hào)后作為第1及第2地址檢測(cè)信號(hào)(圖7的SCA和SCB)分別輸出；邏輯門(mén)電路(圖7的GA)，對(duì)上述第1及第2地址檢測(cè)信號(hào)(圖7的SRW)和來(lái)自上述讀寫(xiě)判斷部分的讀寫(xiě)識(shí)別信號(hào)進(jìn)行邏輯與運(yùn)算，把上述運(yùn)算結(jié)果作為上述模式輸入信號(hào)輸出；和鎖存控制部分(圖7的LCNT)，基于由上述地址轉(zhuǎn)移電路進(jìn)行地址轉(zhuǎn)移時(shí)被輸出的脈沖信號(hào)(圖7的SATD)和上述第1控制信號(hào)(圖7的/CS)，產(chǎn)生并輸出用于控制上述第1和第2鎖存電路(圖7的LATA和LATB)的鎖存動(dòng)作的第1和第2鎖存信號(hào)。
(9)在本發(fā)明涉及的半導(dǎo)體裝置中，鎖存控制部分(圖7的LCNT)，包括反轉(zhuǎn)型觸發(fā)器(圖8的TRF)，把上述第1控制信號(hào)向激活狀態(tài)遷移作為觸發(fā)，把輸出信號(hào)進(jìn)行反轉(zhuǎn)；第1邏輯門(mén)電路(圖7的GAA)，把在地址轉(zhuǎn)移時(shí)由上述地址轉(zhuǎn)移檢測(cè)電路輸出的脈沖信號(hào)(圖8的SATD)，與上述反轉(zhuǎn)型觸發(fā)器的反轉(zhuǎn)輸出的邏輯與運(yùn)算結(jié)果作為上述第1鎖存信號(hào)輸出；和第2邏輯門(mén)電路(圖7的GAB)，把在地址轉(zhuǎn)移時(shí)由上述地址轉(zhuǎn)移檢測(cè)電路輸出的脈沖信號(hào)(圖8的SATD)，與上述反轉(zhuǎn)型觸發(fā)器(圖8的TRF)的輸出的邏輯與運(yùn)算結(jié)果作為上述第2鎖存信號(hào)輸出。
(10)在本發(fā)明涉及的半導(dǎo)體裝置中，上述讀寫(xiě)判斷部分(RWJ)，包括第1邏輯門(mén)電路(圖9的GAC)，從第1和第2輸入端子輸入上述第1控制信號(hào)(/CS)的反轉(zhuǎn)信號(hào)和上述第2控制信號(hào)的反轉(zhuǎn)信號(hào)，從第3輸入端子保持原樣輸入上述第3控制信號(hào)，這3個(gè)輸入信號(hào)的邏輯與從輸出端子輸出；第2邏輯門(mén)電路(圖9的GAD)，從第1和第3輸入端子輸入上述第1控制信號(hào)的反轉(zhuǎn)信號(hào)和上述第3控制信號(hào)的反轉(zhuǎn)信號(hào)，從第2輸入端子保持原樣輸入上述第2控制信號(hào)，這3個(gè)輸入信號(hào)的邏輯從由輸出端子輸出；SR型觸發(fā)器(圖9的RSF)，來(lái)自上述第1邏輯門(mén)電路(圖9的GAC)的輸出端子的輸出信號(hào)從置位端子輸入，來(lái)自上述第2邏輯門(mén)電路(圖9的GAD)的輸出端子的輸出信號(hào)從復(fù)位端子輸入，從輸出端子輸出上述讀寫(xiě)識(shí)別信號(hào)(SRW)。
(11)在本發(fā)明涉及的半導(dǎo)體裝置中，上述模式判斷部分(ADJ)，包括地址比較部分(圖13的RCMP)，對(duì)讀地址寄存器(RREG)中存儲(chǔ)的讀地址與讀周期中被輸入至地址端子的地址進(jìn)行比較；第1寄存器(圖13的RA)，輸入上述地址比較部分的輸出信號(hào)；第2寄存器(圖13的RB)，輸入上述第1寄存器的輸出信號(hào)；和邏輯門(mén)電路(圖13的GA)，輸入上述第1和第2寄存器的輸出信號(hào)，并把與來(lái)自上述讀寫(xiě)判斷部分輸出的讀寫(xiě)識(shí)別信號(hào)(SRW)的邏輯與，作為上述模式輸入信號(hào)輸出，在地址轉(zhuǎn)移時(shí)由用于檢測(cè)地址轉(zhuǎn)移的地址轉(zhuǎn)移電路輸出的脈沖信號(hào)SATD被提供作為上述第1和第2寄存器(圖13的RA和RB)的取樣控制信號(hào)。
(12)在本發(fā)明涉及的半導(dǎo)體裝置中，包括存儲(chǔ)單元陣列(圖1的MARY)，由多個(gè)存儲(chǔ)單元呈陣列狀排列形成；地址端子(圖1的ADD)，進(jìn)行地址的輸入；數(shù)據(jù)端子(圖1的DQ)，進(jìn)行數(shù)據(jù)的輸入和輸出；和動(dòng)作模式輸入電路(圖1的MOD)，輸入(上述半導(dǎo)體存儲(chǔ)器的)動(dòng)作模式，上述動(dòng)作模式輸入電路，具有以下的構(gòu)成，即，在上述動(dòng)作模式輸入電路中，作為控制信號(hào)，輸入第1控制信號(hào)(圖81的/CS)，被輸入到第1控制端子，在存儲(chǔ)周期中，半導(dǎo)體存儲(chǔ)器進(jìn)行片選時(shí)被設(shè)定為激活狀態(tài)；第2控制信號(hào)(圖1的/OE)，被輸入到第2控制端子，控制通過(guò)上述數(shù)據(jù)端子的數(shù)據(jù)的輸入和輸出，在數(shù)據(jù)輸出時(shí)被設(shè)定為激活狀態(tài)；和第3控制信號(hào)(圖1的/WE)，被輸入到第3控制端子，讀動(dòng)作時(shí)被設(shè)定為激活狀態(tài)。
上述動(dòng)作模式輸入電路(MOD)，具有地址比較器(圖14的ACMP)，被輸入至上述地址端子的地址，與存儲(chǔ)部(AREG)中存儲(chǔ)的預(yù)先設(shè)定的地址分別被輸入，比較被輸入的2個(gè)地址是否一致，如果一致，輸出激活狀態(tài)的輸出信號(hào)；脈沖生成電路(圖14的PG1)，基于上述第1控制信號(hào)(/CS)向激活狀態(tài)遷移，產(chǎn)生單觸發(fā)脈沖信號(hào)；第1寄存器(圖14的REG3)，從上述脈沖生成電路(PG1)輸出的脈沖信號(hào)作為取樣控制信號(hào)，對(duì)上述地址比較器(ACMP)的輸出信號(hào)進(jìn)行取樣并輸出；第2寄存器(圖14的REG4)，把上述脈沖信號(hào)作為取樣信號(hào)，對(duì)上述第2控制信號(hào)進(jìn)行取樣并輸出；第1邏輯門(mén)電路(圖14的AND1)，輸入上述第1寄存器的輸出信號(hào)、上述第2寄存器的輸出信號(hào)與上述脈沖信號(hào)，把輸入的3個(gè)信號(hào)的邏輯與運(yùn)算結(jié)果作為取樣控制信號(hào)(圖14的PRE)輸出；和多級(jí)寄存器(圖14的REG1和REG2)，上述取樣控制信號(hào)一起輸入，以級(jí)聯(lián)形態(tài)相連接，上述多級(jí)寄存器中初級(jí)的寄存器(圖14的REG1)，被輸入地址比較器(ACMP)的輸出信號(hào)。并且，還具有第2邏輯門(mén)電路(圖14的NAND1)，上述多級(jí)寄存器的輸出信號(hào)被輸入，在上述多級(jí)寄存器的輸出信號(hào)都顯示為激活狀態(tài)時(shí)，輸出激活狀態(tài)的輸出信號(hào)；和SR型觸發(fā)器(圖14的NAND2和NAND3)，上述第2邏輯門(mén)電路的輸出信號(hào)(作為置位信號(hào))被輸入到置位端子，上述第1寄存器的輸出信號(hào)(作為復(fù)位信號(hào))被輸入到復(fù)位端子，從輸出端子輸出用于控制動(dòng)作模式的輸入許可的模式輸入信號(hào)(圖14的MENT)，和模式設(shè)定電路(相當(dāng)于圖14的寄存器REG6和REG7，模式選擇電路MODSEL，部分更新切換信號(hào)生成電路PEGEN，邏輯與門(mén)電路AND2和AND3等構(gòu)成要素)，輸入從上述SR型觸發(fā)器被輸出的上述模式輸入信號(hào)、上述第1寄存器的輸出信號(hào)和上述第3控制信號(hào)，在上述模式輸入信號(hào)為激活狀態(tài)時(shí)，在被輸入到上述地址端子的地址與上述預(yù)先設(shè)定的地址一致的至少1個(gè)寫(xiě)周期中，被輸入到上述數(shù)據(jù)端子的數(shù)據(jù)被接受并解碼，基于解碼的結(jié)果，設(shè)定動(dòng)作模式。
(13)本發(fā)明中，上述模式設(shè)定電路，包括第3寄存器(圖14的REG5)，基于上述脈沖信號(hào)取樣并輸出上述第3控制信號(hào)；第3邏輯門(mén)電路(圖14的AND2)，在上述第1寄存器(圖14的REG3)的輸出信號(hào)表示為激活狀態(tài)，上述第3寄存器(圖14的REG5)的輸出信號(hào)表示為激活狀態(tài)的情況下，基于上述脈沖信號(hào)，產(chǎn)生第2取樣控制信號(hào)(WRE1)；第4寄存器(圖14的REG6)，通過(guò)從上述第3邏輯門(mén)電路被輸出的第2取樣控制信號(hào)(WRE1)，取樣并輸出來(lái)自上述數(shù)據(jù)端子的數(shù)據(jù)；模式選擇電路(圖14的MODSEL)，基于上述第4寄存器的輸出信號(hào)進(jìn)行模式選擇；第4邏輯門(mén)電路(圖14的AND3)，在上述模式選擇電路的輸出信號(hào)為激活狀態(tài)時(shí)，接受上述脈沖信號(hào)，產(chǎn)生第3取樣控制信號(hào)(WRE2)；第5寄存器(圖14的REG7)，通過(guò)上述第3取樣控制信號(hào)(WRE2)，取樣并輸出來(lái)自上述數(shù)據(jù)端子的數(shù)據(jù)；和切換信號(hào)生成電路(PEGEN)，基于上述第5寄存器的輸出信號(hào)，輸出執(zhí)行動(dòng)作切換的切換信號(hào)。
(14)并且，本發(fā)明中包括更新控制電路(圖1的RSH)，當(dāng)按設(shè)定時(shí)間計(jì)時(shí)的定時(shí)已到時(shí)，生成更新地址，進(jìn)行自動(dòng)更新，上述動(dòng)作切換信號(hào)，被用來(lái)作為掩蔽上述被生成的更新地址的規(guī)定高位信號(hào)，基于從上述動(dòng)作模式輸入電路輸出的動(dòng)作切換信號(hào)，改變更新區(qū)域。
(15)本發(fā)明中，半導(dǎo)體存儲(chǔ)器由具備自更新功能的動(dòng)態(tài)半導(dǎo)體存儲(chǔ)器構(gòu)成的虛擬SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)構(gòu)成，這種情況下，上述第1至第3控制信號(hào)，由以SRAM基準(zhǔn)的片選信號(hào)(/CS)、輸出使能信號(hào)(/OE)、以及寫(xiě)使能信號(hào)構(gòu)成(/WE)。
(16)本發(fā)明中，模式設(shè)定部分(CDE)，具有在模式輸入信號(hào)(MENT)為激活狀態(tài)的情況下，在緊跟在多個(gè)連續(xù)的上述讀周期之后的至少1個(gè)寫(xiě)周期中，替換上述數(shù)據(jù)端子，而基于被提供到上述地址端子和/或所定的控制端子的信號(hào)，產(chǎn)生并輸出模式數(shù)據(jù)的裝置。
(17)在本發(fā)明中，用于模式設(shè)定部分(CDE)把模式輸入信號(hào)設(shè)定為激活狀態(tài)的條件，即使在對(duì)應(yīng)于規(guī)定的地址讀周期為連續(xù)的以外的情況下，例如還可以有以下情況由對(duì)應(yīng)于規(guī)定的地址的讀周期以及緊跟在其后的對(duì)應(yīng)于規(guī)定的地址的寫(xiě)周期構(gòu)成的多個(gè)周期，由對(duì)應(yīng)于規(guī)定的地址的寫(xiě)周期以及緊跟在其后的對(duì)應(yīng)于規(guī)定的地址的讀周期構(gòu)成的多個(gè)周期，或者，檢測(cè)出對(duì)應(yīng)于規(guī)定的地址的寫(xiě)周期為連續(xù)。
圖1是表示本發(fā)明的實(shí)施方式1所涉及的半導(dǎo)體存儲(chǔ)器的全體構(gòu)成的簡(jiǎn)要方塊圖。
圖2是表示本發(fā)明的實(shí)施方式1所涉及的動(dòng)作模式輸入電路的動(dòng)作流程的流程圖。
圖3是為了說(shuō)明本發(fā)明的實(shí)施方式1所涉及的動(dòng)作模式輸入電路的動(dòng)作的時(shí)序圖。
圖4是為了說(shuō)明本發(fā)明的實(shí)施方式1所涉及的指令數(shù)據(jù)的構(gòu)成的圖。
圖5是表示本發(fā)明的實(shí)施方式1所涉及的動(dòng)作模式輸入電路的構(gòu)成的方塊圖。
圖6是表示本發(fā)明的實(shí)施方式1所涉及的動(dòng)作模式輸入電路的主要部分的詳細(xì)構(gòu)成的方塊圖。
圖7是表示本發(fā)明的實(shí)施方式1所涉及的構(gòu)成動(dòng)作模式輸入電路的模式判定部分的構(gòu)成例的電路圖。
圖8是表示本發(fā)明的實(shí)施方式1所涉及的構(gòu)成模式判定部分的鎖控制部分的構(gòu)成例的電路圖。
圖9是表示本發(fā)明的實(shí)施方式1所涉及的構(gòu)成動(dòng)作模式輸入電路的讀寫(xiě)判定部分的構(gòu)成例的電路圖。
圖10是用于說(shuō)明本發(fā)明的實(shí)施方式1所涉及的動(dòng)作模式輸入電路的動(dòng)作的時(shí)序圖。
圖11是用于說(shuō)明本發(fā)明的實(shí)施方式1所涉及的模式判定部分的動(dòng)作的時(shí)序圖。
圖12是用于說(shuō)明本發(fā)明的實(shí)施方式1所涉及的讀寫(xiě)判定部分的動(dòng)作的時(shí)序圖。
圖13是表示本發(fā)明的實(shí)施方式2所涉及的模式判定部分的構(gòu)成例的電路圖。
圖14是表示本發(fā)明的實(shí)施方式3所涉及的動(dòng)作模式輸入電路的構(gòu)成例的電路圖。
圖15是用于說(shuō)明本發(fā)明的實(shí)施方式3所涉及的動(dòng)作模式輸入電路的動(dòng)作的時(shí)序圖。
具體實(shí)施例方式
以下根據(jù)附圖，對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。
<實(shí)施方式1>
圖1是概略表示本發(fā)明的實(shí)施方式1所涉及的半導(dǎo)體存儲(chǔ)器的全體構(gòu)成的圖。這種半導(dǎo)體存儲(chǔ)器是以動(dòng)態(tài)RAM作為基礎(chǔ)而構(gòu)成的非同步的虛擬SRAM的一種，具有在動(dòng)作中通過(guò)指令數(shù)據(jù)能夠輸入動(dòng)作模式的構(gòu)成。然而，本發(fā)明不限定虛擬SRAM，只要是非同步的存儲(chǔ)器，無(wú)論什么樣的存儲(chǔ)器都能夠適用。
圖1中，符號(hào)AIN是地址輸入電路系統(tǒng)，用來(lái)從外部讀取地址ADD。符號(hào)MARY是由動(dòng)態(tài)型的存儲(chǔ)單元呈行列狀排列而構(gòu)成的存儲(chǔ)單元陣列。這個(gè)存儲(chǔ)單元陣列MARY中行和列以分別對(duì)應(yīng)字線和位線的方式布線。符號(hào)XDEC是行解碼器，根據(jù)由地址輸入電路系統(tǒng)AIN取來(lái)的行地址選擇存儲(chǔ)單元陣列MARY的行。
符號(hào)SAMP是讀出放大器，把存儲(chǔ)單元陣列MARY中位線上出現(xiàn)的數(shù)據(jù)信號(hào)放大。符號(hào)YDEC是列解碼器，根據(jù)由地址輸入電路系統(tǒng)AIN取來(lái)的列地址選擇存儲(chǔ)單元陣列MARY的列。在通過(guò)SAMP放大的數(shù)據(jù)信號(hào)中，與通過(guò)列解碼器YDEC選擇的列所對(duì)應(yīng)的信號(hào)成為讀出的對(duì)象。符號(hào)DIO是數(shù)據(jù)輸入輸出電路系統(tǒng)，用來(lái)進(jìn)行數(shù)據(jù)DQ的輸入輸出。
符號(hào)RSH是更新控制電路，對(duì)于作為更新對(duì)象所選擇的存儲(chǔ)單元陣列的行的指定進(jìn)行一系列的控制。符號(hào)VGEN是產(chǎn)生各種內(nèi)部電壓的電壓產(chǎn)生電路，具有產(chǎn)生用于驅(qū)動(dòng)字線的附加電壓的功能，具有產(chǎn)生用于使存儲(chǔ)單元陣列的基板偏壓的基板電壓的功能，具有產(chǎn)生通過(guò)讀出放大器把數(shù)據(jù)信號(hào)放大時(shí)所參照的參考電壓的功能。
符號(hào)MOD是作為本發(fā)明的特征部分的動(dòng)作模式輸入電路，輸入通過(guò)指令數(shù)據(jù)指定的動(dòng)作模式，根據(jù)動(dòng)作模式的內(nèi)容輸出用于改變上述的更新控制電路RSH等各種電路塊的功能的模式數(shù)據(jù)MDATA。它具有以下構(gòu)成動(dòng)作模式輸入電路MOD存儲(chǔ)最終地址[1FFFFFh](h16進(jìn)制標(biāo)記)和頭地址
，對(duì)最終地址的讀周期連續(xù)的時(shí)候接收動(dòng)作模式輸入的請(qǐng)求，根據(jù)與此讀周期相連續(xù)的寫(xiě)周期所指定的數(shù)據(jù)，確定輸入的動(dòng)作模式。
再者，圖1中符號(hào)/CS所表示的信號(hào)是片選信號(hào)(chip selectsignal)，用來(lái)控制此半導(dǎo)體存儲(chǔ)器的待機(jī)狀態(tài)的外部控制信號(hào)。此外，符號(hào)/OE所表示的信號(hào)是輸出使能信號(hào)，用來(lái)控制數(shù)據(jù)輸入輸出電路系統(tǒng)DIO的對(duì)外部的輸出阻抗?fàn)顟B(tài)。此外，符號(hào)/WE所表示的信號(hào)是寫(xiě)使能信號(hào)，是用于切換讀動(dòng)作和寫(xiě)動(dòng)作的信號(hào)。
以下按照?qǐng)D2所示的流程圖，參照?qǐng)D3所示的時(shí)序圖，以輸入部分更新模式的情況作為例子來(lái)說(shuō)明圖1所示的模式輸入電路MOD的動(dòng)作(動(dòng)作模式的輸入方法)。這里，圖2是表示輸入動(dòng)作模式的情況的動(dòng)作流程的流程圖。圖3是和該動(dòng)作模式的輸入相關(guān)連的信號(hào)的時(shí)序圖。
動(dòng)作模式輸入電路MOD，把外部地址ADD和最終地址[1FFFFFh]相比較，在每個(gè)讀周期都判斷由外部指定的地址ADD是否是最終地址(步驟S1)。如圖3所示的例子，從讀周期T1到T2，外部地址ADD不是最終地址，外部地址ADD和最終地址不一致。這種情況下，直到指定與最終地址一致的外部地址ADD為止，將反復(fù)進(jìn)行這個(gè)判斷處理(步驟S1NO)。
接著，讀周期T3中，當(dāng)最終地址[1FFFFFh]被指定作為外部地址ADD，外部地址ADD和最終地址一致時(shí)，動(dòng)作模式輸入電路MOD判斷外部的地址ADD是最終地址(步驟S1YES)。在下一個(gè)讀周期T4中，當(dāng)最終地址也被指定作為地址ADD(步驟S2YES)時(shí)，允許動(dòng)作模式的輸入(步驟3)。也就是說(shuō)，在作為特定地址的最終地址的讀周期連續(xù)的條件下，動(dòng)作模式的輸入被許可，動(dòng)作模式的輸入的請(qǐng)求被接受。假如在讀周期T4中，最終地址沒(méi)有被指定，將返回上述的步驟S1的處理，反復(fù)執(zhí)行同樣的處理。
通過(guò)以上所述，動(dòng)作模式的輸入的請(qǐng)求被接受。
在接下來(lái)的讀周期T5中，頭地址被指定作為外部而來(lái)的外部地址ADD，用來(lái)指定輸入動(dòng)作模式的種類的指令數(shù)據(jù)作為數(shù)據(jù)DQ被指定。如圖4(a)所示，可以輸入的動(dòng)作模式的種類有部分更新模式、頁(yè)長(zhǎng)設(shè)定模式、測(cè)試模式。這些動(dòng)作模式的種類，在寫(xiě)周期T5中作為數(shù)據(jù)DQ通過(guò)由數(shù)據(jù)端子I/O1和I/O2輸入的2比特?cái)?shù)據(jù)指定。現(xiàn)在，由于部分更新模式作為輸入的對(duì)象，如果按照?qǐng)D4(a)所示的例子，則由外部分別在數(shù)據(jù)端子I/O1上輸入1，I/O2上輸入0。
再者，圖3中信號(hào)SCW是用于識(shí)別讀周期和寫(xiě)周期的讀寫(xiě)識(shí)別信號(hào)，是動(dòng)作模式輸入MOD的內(nèi)部生成的信號(hào)。有關(guān)這種信號(hào)的詳細(xì)闡述在后面。
寫(xiě)周期T5中，動(dòng)作模式輸入電路MOD判斷外部指定的地址ADD是否是頭地址(步驟S4)。如果是頭地址，動(dòng)作模式輸入電路MOD則根據(jù)上述作為指令數(shù)據(jù)而被指定的數(shù)據(jù)DQ設(shè)定動(dòng)作模式的種類(步驟S5)。于是，部分更新模式作為設(shè)定的動(dòng)作模式，用來(lái)指定它的模式數(shù)據(jù)MDATA被輸出。在頭地址未被指定的情況(步驟S4NO)，則返回上述步驟S1的處理，從最初開(kāi)始反復(fù)進(jìn)行同樣的處理。
接著，在上述寫(xiě)周期T5中，當(dāng)部分更新模式作為動(dòng)作模式的種類被指定時(shí)，在接下來(lái)的寫(xiě)周期T6中，動(dòng)作模式輸入電路也進(jìn)行與上述步驟S4同樣的地址比較。于是，在寫(xiě)周期T6中，當(dāng)頭地址作為外部地址ADD被指定時(shí)，作為部分更新模式的詳細(xì)條件，設(shè)定更新的存儲(chǔ)區(qū)域的規(guī)模，也就是成為更新對(duì)象的存儲(chǔ)單元陣列的規(guī)模。與此相對(duì)，寫(xiě)周期T6的頭地址未被指定的情況(步驟S6NO)，動(dòng)作模式輸入電路MOD則返回上述步驟S1的處理，從最初開(kāi)始反復(fù)進(jìn)行同樣的處理。
通過(guò)以上所述，輸入的動(dòng)作模式被確定。這以后，半導(dǎo)體存儲(chǔ)器將執(zhí)行部分更新的模式動(dòng)作。
圖4(b)表示可指定為部分更新模式的詳細(xì)條件的存儲(chǔ)區(qū)域的規(guī)模。用來(lái)指定這種詳細(xì)的條件的指令數(shù)據(jù)作為寫(xiě)周期T6的外部地址DQ通過(guò)被輸入數(shù)據(jù)端子I/O1和I/O2的2比特?cái)?shù)據(jù)指定。如圖4(b)所示的例子，被輸入數(shù)據(jù)端子I/O1和I/O2的2比特?cái)?shù)據(jù)是
的情況相當(dāng)于16兆比特，[1，0]的情況相當(dāng)于8兆比特，
的情況相當(dāng)于4兆比特的存儲(chǔ)區(qū)域被指定。再者，這個(gè)2比特?cái)?shù)據(jù)是[1，1]的情況不存在更新的存儲(chǔ)區(qū)域，由此不進(jìn)行更新操作，數(shù)據(jù)是非保持的狀態(tài)。
此外，頁(yè)長(zhǎng)設(shè)定模式作為動(dòng)作模式的種類被指定的情況，作為表示動(dòng)作模式的條件的數(shù)據(jù)，如圖4(c)所示，表示頁(yè)長(zhǎng)的字?jǐn)?shù)作為指令數(shù)據(jù)(數(shù)據(jù)DQ)被指定。圖4(c)所示的例子，頁(yè)長(zhǎng)由被輸入數(shù)據(jù)端子I/O3的1比特?cái)?shù)據(jù)指定，被輸入數(shù)據(jù)端子I/O3的數(shù)據(jù)是
的情況，頁(yè)長(zhǎng)是4字，[1]的情況頁(yè)長(zhǎng)是8字。
接著對(duì)于動(dòng)作模式輸入電路MOD進(jìn)行詳細(xì)說(shuō)明。
圖5表示動(dòng)作模式輸入電路MOD的概略的構(gòu)成。圖5中符號(hào)RWJ是讀寫(xiě)判斷部分，根據(jù)輸出使能信號(hào)/OE和寫(xiě)使能信號(hào)/WE，判斷現(xiàn)在的周期是讀周期還是寫(xiě)周期，然后輸出讀寫(xiě)識(shí)別信號(hào)SRW。符號(hào)ADJ是模式判斷部分，根據(jù)讀周期中被指定的地址ADD，判斷有無(wú)輸入的請(qǐng)求然后輸出模式輸入信號(hào)MENT。符號(hào)CDE是模式設(shè)定部分，在輸入請(qǐng)求存在的情況下，根據(jù)數(shù)據(jù)DQ產(chǎn)生模式數(shù)據(jù)MDATA并輸出。這種情況下數(shù)據(jù)DQ作為指令數(shù)據(jù)由外部被提供。
此外，圖5中符號(hào)SATD所表示的信號(hào)是通過(guò)圖中沒(méi)表示的地址轉(zhuǎn)移檢測(cè)電路(ATD)檢測(cè)出地址ADD的轉(zhuǎn)移后產(chǎn)生的脈沖信號(hào)(ATD信號(hào))。
圖6表示模式判斷部分ADJ和模式設(shè)定部分CDE的構(gòu)成例。圖6中符號(hào)RREG是存儲(chǔ)最終地址的讀地址寄存器。符號(hào)RCMP是最終地址和外部地址相比較的讀地址比較器，檢測(cè)出由外部被輸入的地址ADD與最終地址一致后輸出地址檢測(cè)信號(hào)SCR。符號(hào)MDJ是地址判斷電路，輸入脈沖信號(hào)SATD和地址檢測(cè)信號(hào)SCR后，判斷對(duì)最終地址的讀周期是否連續(xù)。
符號(hào)WREG是存儲(chǔ)頭地址的寫(xiě)地址寄存器，符號(hào)WCMP是頭地址和外部地址相比較的寫(xiě)地址比較器。除去檢測(cè)出頭地址后輸出地址檢測(cè)信號(hào)SCW這一點(diǎn)以外，與上述的讀地址寄存器RREG和讀地址比較器RCMP是同樣的。符號(hào)MDS是指令解碼器，輸入外部數(shù)據(jù)DQ和地址檢測(cè)信號(hào)SCW后生成模式數(shù)據(jù)MDATA。
圖7表示模式判斷部分ADJ的詳細(xì)構(gòu)成。圖7中符號(hào)ADET是地址檢測(cè)部分，在輸入動(dòng)作模式的時(shí)候在讀周期中檢測(cè)由外部指定的特定的地址(以下稱作特定讀地址)ADDR。這個(gè)地址檢測(cè)部分ADET由讀地址寄存器RREG和讀地址比較器RCMP構(gòu)成。讀地址比較器RREG存儲(chǔ)作為特定讀地址ADDR的最終地址。讀地址比較器RCMP對(duì)讀地址寄存器RREG存儲(chǔ)的特定讀地址ADDR和外部順次指定的地址ADD相比較，一致的情況下輸出地址檢測(cè)信號(hào)SCR。
符號(hào)LATA，LATB是鎖存器，上述地址檢測(cè)信號(hào)SCR基于鎖存信號(hào)SLA，SLB鎖存后輸出地址檢測(cè)信號(hào)SCA，SCB。符號(hào)GA是邏輯與門(mén)，計(jì)算地址檢測(cè)信號(hào)SCA和SCB的邏輯與，運(yùn)算結(jié)果作為模式輸入信號(hào)MENT輸出。符號(hào)LCNT是鎖存控制部分，控制上述的鎖存器LATA和LATB的鎖存動(dòng)作。鎖存器LATA和LATB、邏輯與門(mén)GA和鎖存控制部分LCNT，具有接受地址檢測(cè)信號(hào)SCR，判斷對(duì)特定讀地址ADDR的讀周期是否2個(gè)周期以上連續(xù)的判斷電路MDJ的功能。
圖8表示鎖存控制電路LCNT的構(gòu)成例。圖8中符號(hào)TRF是反轉(zhuǎn)觸發(fā)器(T-FF)，以片選信號(hào)/CS的負(fù)沿(negative edge)為觸發(fā)，使輸出信號(hào)反轉(zhuǎn)。符號(hào)GN是反相器，輸出反轉(zhuǎn)觸發(fā)器TRF的輸出信號(hào)的反轉(zhuǎn)信號(hào)。符號(hào)GAA，GAB是邏輯與門(mén)。其中，邏輯與門(mén)GAA輸入脈沖信號(hào)SATD和反相器GN的輸出信號(hào)后輸出鎖存信號(hào)SLA。符號(hào)GAB是邏輯與門(mén)，輸入脈沖信號(hào)SATD和反轉(zhuǎn)觸發(fā)器TRF的輸出信號(hào)后輸出鎖存信號(hào)SLA，SLB。如果是這種讀寫(xiě)判斷電路LCNT，如后述，以片選信號(hào)/CS的負(fù)沿為觸發(fā)，脈沖信號(hào)SATD作為鎖存信號(hào)SLA或者鎖存信號(hào)SLB交互出現(xiàn)。
圖9是表示圖5的讀寫(xiě)判斷部分RWJ的構(gòu)成例。圖9中符號(hào)GAC，GAD是邏輯與門(mén)。邏輯與門(mén)GAC反轉(zhuǎn)輸入片選信號(hào)/CS和輸出使能信號(hào)/OE，寫(xiě)使能信號(hào)/WE保持原狀輸入。邏輯與門(mén)GAD反轉(zhuǎn)輸入片選信號(hào)/CS和寫(xiě)使能信號(hào)/WE，輸出使能信號(hào)/OE保持原狀輸入。符號(hào)RSF是復(fù)位置位(Reset/Set)觸發(fā)器(RS-FF)，從邏輯與門(mén)GAC向S端子輸入置位信號(hào)SE，從邏輯與門(mén)GAD向R端子輸入復(fù)位信號(hào)RE，從Q端子輸出讀寫(xiě)識(shí)別信號(hào)SRW。根據(jù)該讀寫(xiě)判斷部分RWJ，如后述，讀寫(xiě)識(shí)別信號(hào)SRW在讀周期變?yōu)楦唠娖剑瑢?xiě)周期變?yōu)榈碗娖健?br>
接下來(lái)，參照?qǐng)D10至圖12所示的時(shí)序圖，對(duì)實(shí)施方式1所涉及的圖5至圖9所示的動(dòng)作模式輸入電路的動(dòng)作進(jìn)行說(shuō)明。其中，圖10是用來(lái)說(shuō)明圖5所示的動(dòng)作模式輸入電路的動(dòng)作的時(shí)序圖，圖11是用來(lái)說(shuō)明圖6至圖8所示的模式判斷部分ADJ的動(dòng)作的時(shí)序圖，圖12是用來(lái)說(shuō)明圖9的讀寫(xiě)判斷部分RWJ的動(dòng)作的時(shí)序圖。
首先，參照?qǐng)D10，對(duì)圖5所示的動(dòng)作模式輸入電路MOD的動(dòng)作進(jìn)行概要的說(shuō)明。讀動(dòng)作的情況，寫(xiě)使能信號(hào)/WE保持高電平，片選信號(hào)/CS和輸出使能信號(hào)/OE與讀動(dòng)作周期同期設(shè)定為低電平。地址ADD在各周期被指定。其中，周期交替的時(shí)候地址ADD發(fā)生變化，通過(guò)圖中沒(méi)表示的地址轉(zhuǎn)移檢測(cè)電路，該地址ADD遷移被檢測(cè)出，產(chǎn)生脈沖信號(hào)SATD。
讀寫(xiě)判斷部分RWJ，在讀周期T1～T4的期間，作為讀寫(xiě)識(shí)別信號(hào)SRW輸出高電平，在寫(xiě)周期T5，T6的期間，作為讀寫(xiě)識(shí)別信號(hào)SRW輸出低電平。模式判斷部分ADJ，在讀寫(xiě)識(shí)別信號(hào)SWR為高電位的期間，在對(duì)最終地址的讀周期2個(gè)連續(xù)的情況下，判斷有無(wú)動(dòng)作模式輸入的請(qǐng)求。于是，接受這種請(qǐng)求后作為模式輸入信號(hào)MENT輸出高電平。圖10所示的例子，在讀周期T3和T4中，對(duì)最終地址[1FFFFFh]的讀周期連續(xù)，在讀周期T4中模式輸入信號(hào)MENT變?yōu)楦唠娖健?br>
接下來(lái)，模式設(shè)定部分CDE，當(dāng)在上述讀周期T4中讀寫(xiě)識(shí)別信號(hào)SRW變?yōu)楦唠娖?，并且在讀周期T4之后的寫(xiě)周期T5，T6中頭地址
被作為地址ADD指定時(shí)，根據(jù)外部的數(shù)據(jù)DQ生成模式數(shù)據(jù)MDATA。此時(shí)，數(shù)據(jù)輸入輸出電路DIO被設(shè)為非激活，禁止讀出數(shù)據(jù)的輸出。模式數(shù)據(jù)MDATA是根據(jù)輸入的動(dòng)作模式，為了半導(dǎo)體存儲(chǔ)器的內(nèi)部電路的信號(hào)路徑的再組合所必需的數(shù)據(jù)設(shè)定，預(yù)先準(zhǔn)備與動(dòng)作模式相對(duì)應(yīng)的數(shù)據(jù)。根據(jù)模式數(shù)據(jù)MDATA的輸出，半導(dǎo)體存儲(chǔ)器的內(nèi)部電路的狀態(tài)進(jìn)行轉(zhuǎn)換，可乾地在被輸入的動(dòng)作模式下的動(dòng)作。也就是說(shuō)，確定了被輸入的動(dòng)作模式。
圖10所示的例子，在最初的寫(xiě)周期T5中動(dòng)作模式的種類被確定，在下一個(gè)寫(xiě)周期T6中動(dòng)作模式的詳細(xì)條件被確定。這種動(dòng)作模式的種類和詳細(xì)條件，按照上述圖4所示的例子進(jìn)行設(shè)定。例如，作為輸入的動(dòng)作模式，設(shè)想相當(dāng)4兆比特的存儲(chǔ)區(qū)域被部分更新的情況，在最初的寫(xiě)周期中，確定動(dòng)作模式的種類即“部分更新模式”的數(shù)據(jù)被指定為數(shù)據(jù)DQ。接下來(lái)的寫(xiě)周期T6中，確定更新的存儲(chǔ)區(qū)域的規(guī)模的數(shù)據(jù)被指定為數(shù)據(jù)DQ。通過(guò)這樣，輸入的動(dòng)作模式被確定，與這個(gè)動(dòng)作模式對(duì)應(yīng)的模式數(shù)據(jù)MDATA被生成。
本發(fā)明涉及的半導(dǎo)體存儲(chǔ)器，由外部看是非同步的存儲(chǔ)器，在通常的動(dòng)作中，不需要外部的同步信號(hào)，根據(jù)片選信號(hào)/CS或者地址ADD進(jìn)行數(shù)據(jù)的寫(xiě)入、讀出操作。
此外，本發(fā)明涉及的半導(dǎo)體存儲(chǔ)器具有以下的構(gòu)成，在連續(xù)的周期中指定同一地址的情況下，進(jìn)行動(dòng)作模式的設(shè)定，而片選信號(hào)/CS在每個(gè)周期都進(jìn)行變化，通過(guò)靈活利用該片選信號(hào)/CS作為同步信號(hào)，效防止了誤輸入。
接下來(lái)，參照?qǐng)D11對(duì)于圖7和圖8所示的模式判斷部分ADJ的動(dòng)作進(jìn)行說(shuō)明。這個(gè)模式判斷部分ADJ，在最終地址[1FFFFFh]持續(xù)2個(gè)周期的情況下，輸出模式輸入信號(hào)MENT。以下具體地說(shuō)明。
首先，通電時(shí)，圖8所示的反轉(zhuǎn)觸發(fā)器TRF處于初期的安定狀態(tài)。這個(gè)例子中，初期狀態(tài)下鎖存信號(hào)SLA是高電平，鎖存信號(hào)SLB是低電平。由這樣的狀態(tài)開(kāi)始，當(dāng)讀周期T1開(kāi)始時(shí)，后述的讀寫(xiě)判斷部分RWJ動(dòng)作，輸出作為讀寫(xiě)識(shí)別信號(hào)SRW的高電平。
圖7所示的邏輯與門(mén)GA，接受到讀寫(xiě)識(shí)別信號(hào)SRW后被激活，輸出與地址檢測(cè)信號(hào)SCA，SCB的組合相對(duì)應(yīng)的模式輸入信號(hào)MENT。此外同樣地，后述的鎖存控制電路LCNT動(dòng)作，鎖存信號(hào)SLA和鎖存信號(hào)SLB在每個(gè)讀周期交互輸出。圖11所示的例子，在讀周期T1，T3中輸出鎖存信號(hào)SLA，在讀周期T2，T4中輸出鎖存信號(hào)SLB，交互輸出上述鎖存信號(hào)。
另一方面，構(gòu)成地址檢測(cè)部分ADET的讀地址比較器RCMP，把從外部被指定的地址ADD與讀地址寄存器RREG中作為特定的讀地址ADDR存儲(chǔ)的最終地址[1FFFFFh]相比較，一致的情況下，輸出作為地址檢測(cè)信號(hào)SCR的高電平。圖11所示的例子，讀周期T3，T4中外部地址ADD與最終地址一致，輸出作為地址檢測(cè)信號(hào)SCR的高電平。
地址檢測(cè)信號(hào)SCR，根據(jù)鎖存信號(hào)SLA和鎖存信號(hào)SLB，輸入鎖存器LATA或者LATB的任一個(gè)。在圖11中，讀周期T3中由于鎖存信號(hào)SLA變高電平，地址檢測(cè)信號(hào)SCR被取入鎖存器LATA，作為地址檢測(cè)信號(hào)SCA被輸出。此時(shí)，在鎖存器LATB中，由于這以前的讀周期T2中取入了低電平的地址檢測(cè)信號(hào)SCR，所以讀周期T3中由鎖存LATB輸出的地址檢測(cè)信號(hào)SCB是低電平。因此，輸入地址檢測(cè)信號(hào)SCA，SCB的邏輯與門(mén)GA，作為模式輸入信號(hào)MENT輸出的是低電平。
接下來(lái)的寫(xiě)周期T4中，當(dāng)鎖存信號(hào)SLB變?yōu)楦唠娖綍r(shí)，地址檢測(cè)信號(hào)SCR被取入另一個(gè)鎖存器LATB，作為地址檢測(cè)信號(hào)SCB輸出。此時(shí)，由于外部的地址ADD是最終地址[1FFFFFh]，地址檢測(cè)信號(hào)SCR保持高電平。此外，鎖存器LATA由于在讀周期T3中取入高電平，寫(xiě)周期T4中地址檢測(cè)信號(hào)SCB保持高電平。因此，邏輯與門(mén)GA輸出作為模式輸入信號(hào)MENT的高電平。
通過(guò)以上所述，最終地址[1FFFFFh]持續(xù)2個(gè)周期的情況下作為模式輸入信號(hào)MENT輸出的是高電平，通過(guò)這個(gè)信號(hào)，能夠把握輸入的請(qǐng)求。
接著，參照?qǐng)D12對(duì)圖9所示的讀寫(xiě)判斷部分RWJ進(jìn)行說(shuō)明。讀寫(xiě)判斷部分RWJ，對(duì)片選信號(hào)/CS與輸出使能信號(hào)/OE以及寫(xiě)使能信號(hào)/WE的組合進(jìn)行判別后，可以識(shí)別讀周期(讀動(dòng)作)與寫(xiě)周期(寫(xiě)動(dòng)作)。以下進(jìn)行詳細(xì)的說(shuō)明。
在圖12中，在周期T10，T20是讀周期的情況下，邏輯與門(mén)GAC在上述周期中輸出作為置位信號(hào)SE的高電平。這種情況，由于邏輯與門(mén)GAD的復(fù)位信號(hào)RE維持低電平，復(fù)位置位觸發(fā)器RSF輸出作為讀寫(xiě)識(shí)別信號(hào)SRW的高電平。
接著，周期T30，T40是寫(xiě)周期的情況，邏輯與門(mén)GAD在上述周期中輸出作為復(fù)位信號(hào)RE的高電平。這種情況，由于邏輯與門(mén)GAC的置位信號(hào)SE維持低電平，復(fù)位置位觸發(fā)器RSF輸出作為讀寫(xiě)識(shí)別信號(hào)SRW的低電平。這樣，讀寫(xiě)識(shí)別信號(hào)SRW在讀周期連續(xù)的情況下維持高電平，在寫(xiě)周期連續(xù)的情況維持低電平。因此，通過(guò)讀寫(xiě)識(shí)別信號(hào)SRW可以識(shí)別讀周期和寫(xiě)周期。
通過(guò)以上所述，本實(shí)施方式1涉及的半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入就完了。這以后就是半導(dǎo)體存儲(chǔ)器在輸入的動(dòng)作模式下進(jìn)行所定的動(dòng)作。
總結(jié)以上的動(dòng)作成為以下幾點(diǎn)。
(1)讀寫(xiě)判斷部分RWJ判斷現(xiàn)在的周期是讀周期還是寫(xiě)周期后，輸出用于識(shí)別現(xiàn)在的周期是哪種周期的讀寫(xiě)識(shí)別信號(hào)SRW。
(2)現(xiàn)在的周期是讀周期的情況，模式判斷部分ADJ對(duì)于各周期，判斷由外部輸入的地址ADD與最終地址是否一致，對(duì)最終地址的讀周期連續(xù)的情況下輸出模式輸入信號(hào)MENT。
(3)模式設(shè)定部分CDE，當(dāng)輸入模式輸入信號(hào)MENT時(shí)，如果現(xiàn)在的周期是寫(xiě)周期，外部地址與頭地址一致，則對(duì)由外部指定的數(shù)據(jù)DQ進(jìn)行解碼，生成模式數(shù)據(jù)MDATA。
根據(jù)這種實(shí)施方式1，由于讀周期和寫(xiě)周期的時(shí)序與通常的時(shí)序相同，使用這種半導(dǎo)體存儲(chǔ)器的系統(tǒng)側(cè)不需要進(jìn)行特別的時(shí)序的準(zhǔn)備，基于此，時(shí)序的設(shè)計(jì)沒(méi)有變得復(fù)雜，并能夠進(jìn)行動(dòng)作模式的輸入。
此外，由于在同一個(gè)特定的地址持續(xù)多個(gè)讀周期的情況下接受動(dòng)作模式的輸入，能夠有效的防止誤輸入。
更進(jìn)一步，由于在對(duì)通常的應(yīng)用中使用頻度少的最終地址連續(xù)讀寫(xiě)2次的情況下，動(dòng)作模式的輸入被允許，所以在應(yīng)用中能夠把地址空間的制約限制在最小。
<實(shí)施方式2>
以下，對(duì)本發(fā)明涉及的實(shí)施方式2進(jìn)行說(shuō)明。
本實(shí)施方式2，替換了與上述的實(shí)施方式1所涉及的構(gòu)成中的圖5所示的模式判定部分ADJ，而具備圖13所示的模式判斷部分ADJ2。此模式判斷部分ADJ2，與圖7所示的模式判斷部分ADJ相比較，替換了鎖存器LATA，LATB和鎖存控制電路LCNT，具備移位寄存器SREG。此移位寄存器SREG由寄存器RA和寄存器RB構(gòu)成。
在本實(shí)施方式2中，移位寄存器SREG基于脈沖信號(hào)SATD，將地址檢測(cè)信號(hào)SC取入初級(jí)的寄存器RA，然后移位到F級(jí)的寄存器RB中。因此，移位寄存器SREG的內(nèi)容隨著周期的進(jìn)行隨時(shí)更新，寄存器RA，RB通常保持在新的周期中得到的地址檢測(cè)信號(hào)SCR和前個(gè)周期得到的地址檢測(cè)信號(hào)SCR。被寄存器RA，RB取入的地址檢測(cè)信號(hào)SCR分別作為地址檢測(cè)信號(hào)SRA，SRB輸出到邏輯與門(mén)GA。邏輯與門(mén)GA輸入的地址檢測(cè)信號(hào)SRA，SRB并進(jìn)行邏輯與運(yùn)算，然后輸出模式輸入信號(hào)MENT。
其中，從寄存器RA，RB輸出的地址檢測(cè)信號(hào)SRA，SRB都是高電平的情況下模式輸入信號(hào)MENT變?yōu)楦唠娖?。這樣就意味著，能夠檢測(cè)出這次的周期和上次的周期中與最終地址一致的地址ADD。因此，與上述的實(shí)施方式1同樣，在對(duì)最終地址的讀周期連續(xù)的情況下得到變?yōu)楦唠娖降哪Ｊ捷斎胄盘?hào)MENT。其它的動(dòng)作和實(shí)施方式1同樣。
根據(jù)實(shí)施方式2涉及的地址判斷部分ADJ2，與上述的實(shí)施方式1涉及的地址判斷電路ADJ相比較，片選信號(hào)/CS不是必需的，因此電路的構(gòu)成能夠簡(jiǎn)略化。
再者，本實(shí)施方式2，使用2級(jí)構(gòu)成的寄存器，例如如果對(duì)最終地址的讀周期在3個(gè)周期連續(xù)的情況下接受輸入的請(qǐng)求的話，則可采用3級(jí)構(gòu)成的移位寄存器，也可以設(shè)定適宜的級(jí)數(shù)。
接下來(lái)，引用圖2所示的流程圖，對(duì)上述的圖6所示的地址判斷電路MDJ和指令解碼器的功能在軟件上的實(shí)現(xiàn)例進(jìn)行說(shuō)明。
圖6中讀地址比較器RCMP對(duì)外部的地址ADD和讀地址寄存器RREG內(nèi)的最終地址相比較，判斷最終地址是否被指定(步驟S1)。從讀周期T1到讀周期T2，外部的地址ADD和最終地址不一致，由于外部的地址ADD不是最終地址，所以直到一致為止都重復(fù)該判斷處理(步驟S1NO)。
接著，在讀周期T3中最終地址[1FFFFFh]作為外部地址ADD被指定，外部的地址ADD和最終地址一致的情況下，讀地址比較器RCMP判斷外部的地址ADD是最終地址后，輸出作為地址檢測(cè)信號(hào)SCR的高電平(步驟S1YES)。在下面的周期T4中，由于最終地址作為地址ADD被指定，地址檢測(cè)信號(hào)SCR維持高電平(步驟S2YES)。然而，讀周期T4中最終地址沒(méi)有被指定的情況下，返回上述的步驟S1的處理，重復(fù)執(zhí)行同樣的處理。通過(guò)以上，動(dòng)作模式的輸入被接受(步驟S3)。
接下來(lái)的寫(xiě)周期T5中，寫(xiě)地址比較器WCMP對(duì)外部的地址ADD和寫(xiě)地址寄存器WREG內(nèi)的頭地址
相比較，判斷是否是頭地址被指定(步驟S4)。頭地址被指定的情況，指令解碼器MDS設(shè)定動(dòng)作模式的種類(步驟S5)。這種情況下，指令解碼器MDJ輸出作為表示設(shè)定的動(dòng)作模式的種類的數(shù)據(jù)，指定部分更新模式的模式數(shù)據(jù)MDATA。然而，判斷頭地址沒(méi)有被指定的情況下(步驟S4NO)，返回上述步驟S1的處理，重復(fù)執(zhí)行同樣的處理。
寫(xiě)周期T5中動(dòng)作模式被設(shè)定后，接下來(lái)的寫(xiě)周期T6中，寫(xiě)地址比較器WCMP執(zhí)行和上述步驟S4同樣的地址的比較。同樣，這個(gè)周期中由于頭地址作為外部地址ADD被指定，所以地址檢測(cè)信號(hào)SCW被輸出。指令解碼器MDS接受此信號(hào)，對(duì)動(dòng)作模式的詳細(xì)的條件進(jìn)行設(shè)定。這個(gè)例子中部分更新模式下設(shè)定應(yīng)該更新的存儲(chǔ)區(qū)域。然而，判斷頭地址沒(méi)有被指定的情況(步驟S6NO)下，則返回上述的步驟S1的處理，重復(fù)執(zhí)行同樣的處理。通過(guò)以上操作，應(yīng)該輸入的動(dòng)作模式被確定。這以后半導(dǎo)體存儲(chǔ)器在被輸入的動(dòng)作模式下進(jìn)行所定的動(dòng)作。
根據(jù)該參考例，由于在軟件上做一連串的判斷處理，能夠減輕硬件的負(fù)擔(dān)。當(dāng)然，這一連串的處理功能也可以通過(guò)硬件實(shí)現(xiàn)。
再者，根據(jù)上述的實(shí)施方式1和2涉及的半導(dǎo)體存儲(chǔ)器，即使在執(zhí)行動(dòng)作模式輸入的情況下，作為讀周期和寫(xiě)周期的時(shí)序，既定的時(shí)序也適用。因此，能夠在最小周期時(shí)間內(nèi)進(jìn)行動(dòng)作，并能夠高速執(zhí)行動(dòng)作模式的輸入。
<實(shí)施方式3>
以下，對(duì)本發(fā)明所涉及的實(shí)施方式3進(jìn)行說(shuō)明。圖14是表示本發(fā)明所涉及的實(shí)施方式3的構(gòu)成圖。圖14表示圖1中動(dòng)作模式輸入電路MOD的一個(gè)構(gòu)成例，圖1的模式數(shù)據(jù)MDATA被用作部分更新的切換信號(hào)。此外，這個(gè)實(shí)施方式3的構(gòu)成具有以下一個(gè)特征，即防止對(duì)地址的時(shí)滯的模式的誤輸入。
參照?qǐng)D14，此實(shí)施方式所涉及的動(dòng)作模式輸入電路具有存儲(chǔ)被編程的地址的地址寄存器AREG；地址信號(hào)ADD和地址寄存器AREG的地址輸入后，對(duì)輸入的2個(gè)地址進(jìn)行比較的地址比較器ACMP；接受由控制端子輸入的片選信號(hào)/CS并反轉(zhuǎn)輸出的反相器INV1；接受反相器INV1的輸出信號(hào)(片選信號(hào)/CS的反轉(zhuǎn)信號(hào))，生成與片選信號(hào)/CS向低電平轉(zhuǎn)移同步的規(guī)定脈寬的單觸發(fā)脈沖信號(hào)的單觸發(fā)脈沖信號(hào)發(fā)生器PG1；接受由控制端子輸入的輸出使能信號(hào)/OE并反轉(zhuǎn)輸出的反相器INV2；接受由控制端子輸入的寫(xiě)使能信號(hào)/WE并反轉(zhuǎn)輸出的反相器INV3；在從單觸發(fā)脈沖信號(hào)發(fā)生器PG1輸出的單觸發(fā)脈沖信號(hào)的上升沿，取樣并輸出地址比較器ACMP的輸出信號(hào)的寄存器REG3；在從單觸發(fā)脈沖信號(hào)發(fā)生器PG1輸出的單觸發(fā)脈沖信號(hào)的上升沿，取樣并輸出反相器INV2的輸出信號(hào)(輸出使能信號(hào)/OE的反轉(zhuǎn)信號(hào))的寄存器REG4；在從單觸發(fā)脈沖信號(hào)發(fā)生器PG1輸出的單觸發(fā)脈沖信號(hào)的上升沿，取樣并輸出反相器INV3的輸出信號(hào)(寫(xiě)使能信號(hào)/WE的反轉(zhuǎn)信號(hào))的寄存器REG5；分別通過(guò)3個(gè)輸入端子輸入單觸發(fā)脈沖信號(hào)發(fā)生器PG1的輸出信號(hào)、寄存器REG3的輸出信號(hào)與寄存器REG4的輸出信號(hào)后，輸出3個(gè)信號(hào)的邏輯與的3輸入邏輯與門(mén)電路AND1；分別通過(guò)3個(gè)輸入端子輸入單觸發(fā)脈沖信號(hào)發(fā)生器PG1的輸出信號(hào)、寄存器REG3的輸出信號(hào)與寄存器REG5的輸出信號(hào)后，輸出3個(gè)信號(hào)的邏輯與的3輸入邏輯與門(mén)電路AND2。
并且，此實(shí)施方式所涉及的動(dòng)作模式輸入電路具有在從邏輯與門(mén)電路AND1的輸出端子輸出的信號(hào)PRE的上升沿，取樣并輸出地址比較器ACMP的輸出信號(hào)的寄存器REG1；在信號(hào)PRE在上升沿時(shí)，取樣并輸出寄存器REG1的輸出信號(hào)的寄存器REG2。還具有分別通過(guò)2個(gè)輸入端子輸入寄存器REG1的輸出信號(hào)與寄存器REG2的輸出信號(hào)后，輸出被輸入的兩個(gè)信號(hào)的邏輯與非的與非門(mén)電路NAND1；輸入與非門(mén)電路NAND1的輸出信號(hào)作為置位信號(hào)SET，輸入寄存器REG3的輸出信號(hào)作為復(fù)位信號(hào)RES的SR觸發(fā)器(也叫做“RS觸發(fā)器”)。這個(gè)非同步的SR觸發(fā)器由2個(gè)與非門(mén)電路NAND2和NAND3構(gòu)成。與非門(mén)電路NAND2輸入與非門(mén)電路NAND1的輸出信號(hào)SET和與非門(mén)電路NAND3的輸出信號(hào)，從輸出端子輸出模式輸入信號(hào)MENT，與非門(mén)電路NAND3輸入寄存器REG3的輸出信號(hào)RES和與非門(mén)電路NAND2的輸出信號(hào)。當(dāng)信號(hào)SET為高電平，RES為高電平時(shí)，這個(gè)SR觸發(fā)器保持原來(lái)的狀態(tài)。當(dāng)模式輸入信號(hào)MENT為低電平時(shí)，信號(hào)SET變?yōu)榈碗娖?，?dāng)信號(hào)RES為高電平時(shí)，模式輸入信號(hào)MENT變?yōu)楦唠娖?即置位)。并且，當(dāng)模式輸入信號(hào)MENT為高電平時(shí)，信號(hào)SET為高電平，當(dāng)信號(hào)RES為低電平時(shí)，模式輸入信號(hào)MENT變?yōu)榈碗娖?即復(fù)位)。再者，如圖14所示，SR觸發(fā)器由2個(gè)與非門(mén)電路NAND2和NAND3構(gòu)成的情況下，信號(hào)SET和RESET同為低電平時(shí)被置為激活狀態(tài)。這個(gè)SR觸發(fā)器由2個(gè)邏輯或非門(mén)構(gòu)成也可以。這種情況下，信號(hào)SET和RESET同為高電平時(shí)被置為激活狀態(tài)，具有以下構(gòu)成圖14的NAND1被置換為邏輯與門(mén)電路，此外寄存器REG3的輸出信號(hào)通過(guò)反相器反轉(zhuǎn)后的信號(hào)被輸入SR觸發(fā)器的復(fù)位端子。
并且，這種實(shí)施方式所涉及的動(dòng)作輸入電路具有寫(xiě)周期中，把由DQ端子(參照?qǐng)D1)輸入的數(shù)據(jù)(Data)，通過(guò)邏輯與門(mén)電路AND2的輸出信號(hào)WRE1取樣后輸出的寄存器REG6；把寄存器REG6的輸出信號(hào)解碼(decode)后進(jìn)行模式選擇的模式選擇電路MODSEL；輸入模式選擇電路MODSEL的輸出信號(hào)和單觸發(fā)脈沖發(fā)生器PG1的輸出信號(hào)的2輸入邏輯與門(mén)電路AND3；在寫(xiě)周期中把由DQ端子輸入的數(shù)據(jù)，通過(guò)邏輯與門(mén)電路AND3的輸出信號(hào)WRE2取樣后輸出的寄存器REG7。
圖14的地址寄存器AREG、地址比較器ACMP等與上述實(shí)施方式2的地址判斷部相對(duì)應(yīng)，寄存器REG1和REG2與圖13所示的2級(jí)寄存器RA，RB相對(duì)應(yīng)。然而，此實(shí)施方式中，如后面所述，寄存器REG1和REG2與圖13所示的寄存器RA，RB的時(shí)序控制信號(hào)不同。此外，此實(shí)施方式與上述實(shí)施方式2的不同是，讀地址寄存器和寫(xiě)地址寄存器的2個(gè)地址寄存器變?yōu)榱艘粋€(gè)地址寄存器，在讀地址周期和寫(xiě)地址周期中共用特定的地址。并且，此實(shí)施方式中用SR觸發(fā)器置換圖13中的門(mén)GA。
下面說(shuō)明寄存器的時(shí)序控制。此實(shí)施方式中基于地址比較器ACMP的輸出信號(hào)、片選信號(hào)/CS和輸出使能信號(hào)/OE，產(chǎn)生寄存器REG1和REG2的取樣控制信號(hào)(鎖時(shí)序信號(hào)，或者稱做取樣時(shí)鐘信號(hào))和SR觸發(fā)器的復(fù)位信號(hào)。
此實(shí)施方式中，在片選信號(hào)/CS變?yōu)榈碗娖?單觸發(fā)脈沖發(fā)生器PG1的輸出信號(hào)變?yōu)楦唠娖?、通過(guò)地址比較器ACMP比較的地址一致(地址比較器ACMP的輸出信號(hào)為高電平)、輸出使能信號(hào)/OE為低電平的時(shí)候，寄存器REG1和REG2的取樣控制信號(hào)PRE變?yōu)楦唠娖?。?dāng)同一地址信號(hào)例如[1FFFFFh]在2個(gè)存儲(chǔ)單元連續(xù)被輸出的時(shí)候，在信號(hào)PRE的上升沿，由于寄存器REG1和REG2的輸出信號(hào)都變?yōu)楦唠娖?，所以置位信?hào)SET變?yōu)榈碗娖剑鳛镾R觸發(fā)器的輸出信號(hào)的模式輸入信號(hào)MENT被置為高電平。寄存器REG3的輸出信號(hào)RES，在通過(guò)地址比較器ACMP的地址比較表示為不一致的時(shí)候(低電平)，與片選信號(hào)/CS向低電平遷移同步變?yōu)榱说碗娖剑琒R觸發(fā)器的輸出信號(hào)(模式輸入信號(hào)MENT)被復(fù)位成低電平。
邏輯與門(mén)電路AND2和AND3、模式選擇電路MODSEL、寄存器REG6和REG7、部分更新切換電路PEGEN，構(gòu)成接受模式輸入信號(hào)的激活狀態(tài)，輸入在寫(xiě)周期被設(shè)定的模式的種別、模式的條件，執(zhí)行模式輸入回路的模式設(shè)定電路。
圖15表示圖14所示構(gòu)成的模式輸入信號(hào)MENT的生成動(dòng)作，以及在模式輸入信號(hào)MENT激活狀態(tài)時(shí)的模式設(shè)定的時(shí)序動(dòng)作的一個(gè)例子。圖15中表示了圖14相關(guān)的地址信號(hào)ADD半導(dǎo)體存儲(chǔ)器的控制端子被提供的片選信號(hào)/CS，輸出使能信號(hào)/OE，寫(xiě)使能信號(hào)/WE，以及動(dòng)作模式輸入電路內(nèi)部產(chǎn)生的信號(hào)PRE、SET、RES、MENT、WRE1的時(shí)序波形。在各存儲(chǔ)周期中，有地址的確定期間和由于地址延遲等而產(chǎn)生的地址時(shí)滯期間。片選信號(hào)/CS與上述實(shí)施的形態(tài)1，2同樣，例如在存儲(chǔ)周期的開(kāi)始被設(shè)定為激活狀態(tài)(即此實(shí)施方式也轉(zhuǎn)移為低電平)。輸出使能信號(hào)/OE，在存儲(chǔ)周期的開(kāi)始的所定期間，讀動(dòng)作時(shí)為低電平，寫(xiě)動(dòng)作時(shí)為高電平。寫(xiě)使能信號(hào)/WE在寫(xiě)動(dòng)作時(shí)，在存儲(chǔ)周期的開(kāi)始的所定期間被設(shè)定為激活(低電平)。此實(shí)施方式中，為了設(shè)定模式輸入，當(dāng)?shù)刂穂1FFFFFh]多次連續(xù)地讀動(dòng)作的情況，在讀周期的數(shù)據(jù)輸出期間，輸出使能信號(hào)/OE由低電平被設(shè)定為高電平(參照?qǐng)D15的周期T1，T2)，數(shù)據(jù)輸入輸出電路DIO(參照?qǐng)D1)接受這個(gè)輸出使能信號(hào)/OE，數(shù)據(jù)的輸出緩沖(無(wú)圖示)的輸出被禁止。也就是說(shuō)，模式輸入用的讀周期中由存儲(chǔ)單元陣列讀出的數(shù)據(jù)不從數(shù)據(jù)端子DQ(無(wú)圖示)向數(shù)據(jù)路徑輸出(即讀周期)。再者可構(gòu)成為，根據(jù)應(yīng)用，在模式輸入用的讀周期時(shí)，輸出使能信號(hào)/OE保持低電平，通過(guò)輸入從數(shù)據(jù)端子輸出的數(shù)據(jù)側(cè)的處理器等，在讀入該數(shù)據(jù)后，將該數(shù)據(jù)廢棄或不用。
周期T0中由于地址信號(hào)ADD不是[1FFFFFh]，因此不執(zhí)行為了實(shí)現(xiàn)動(dòng)作模式輸入的動(dòng)作(通常動(dòng)作)。
周期T1(讀周期)中，地址信號(hào)ADD被設(shè)定為[1FFFFFh]，在片選信號(hào)/CS的低電平的遷移時(shí)刻，在從單觸發(fā)脈沖發(fā)生器PG1輸出的脈沖信號(hào)(無(wú)圖示)的上升沿，將地址比較器ACMP的輸出信號(hào)鎖存的寄存器REG3的輸出信號(hào)RES變?yōu)楦唠娖健．?dāng)片選信號(hào)/CS變?yōu)榈碗娖?單觸發(fā)脈沖發(fā)生器PG1的輸出信號(hào)遷移為高電平)，地址比較器ACMP的地址比較一致，輸出使能信號(hào)/OE為低電平時(shí)，信號(hào)PRE變?yōu)楦唠娖?，被提供作為寄存器REG1和REG2的取樣控制信號(hào)(鎖存時(shí)序信號(hào))。此外，邏輯與非門(mén)電路NAND1的輸出信號(hào)SET為高電平，SR觸發(fā)器保持以前的狀態(tài)(MENT＝低電平)。周期T1(讀周期)的數(shù)據(jù)輸出期間中，輸出使能信號(hào)/OE被設(shè)定為高電平，成為輸出禁止?fàn)顟B(tài)。
在下一個(gè)周期T2(讀周期)中，地址信號(hào)ADD被設(shè)定為[1FFFFFh]，地址比較器ACMP的輸出信號(hào)為高電平。當(dāng)片選信號(hào)/CS變?yōu)榈碗娖?單觸發(fā)脈沖發(fā)生器PG1的輸出信號(hào)遷移為高電平)，地址比較器ACMP的地址比較一致，輸出使能信號(hào)/OE為低電平時(shí)，信號(hào)PRE變?yōu)楦唠娖?，被提供作為寄存器REG1和REG2的取樣控制信號(hào)。在片選信號(hào)/CS向低電平的遷移的時(shí)刻，在上升的單觸發(fā)脈沖的上升沿，對(duì)地址比較器ACMP的輸出信號(hào)進(jìn)行鎖存的寄存器REG3的輸出信號(hào)RES保持原樣為高電平。此外，由于寄存器REG1和REG2的輸出信號(hào)同為高電平，邏輯與非門(mén)電路NAND1的輸出信號(hào)為低電平，模式輸入信號(hào)MENT變?yōu)楦唠娖健?br>
在下一個(gè)周期T3(寫(xiě)周期)中，地址信號(hào)ADD被設(shè)定為[1FFFFFh]，地址比較器ACMP的輸出信號(hào)為高電平。當(dāng)片選信號(hào)/CS為低電平(單觸發(fā)脈沖發(fā)生器PG1的輸出信號(hào)遷移為高電平)，地址比較器ACMP的輸出信號(hào)為高電平，輸出使能信號(hào)/OE為高電平時(shí)，作為邏輯與門(mén)電路AND1的輸出信號(hào)的信號(hào)PRE為低電平，信號(hào)PRE不上升，寄存器REG1和REG2都保持原來(lái)的高電平。邏輯與非門(mén)電路NAND1的輸出信號(hào)SET為低電平，模式輸入信號(hào)MENT變?yōu)楦唠娖健Ｖ芷赥3中，種類數(shù)據(jù)被輸入數(shù)據(jù)端子DQ，在信號(hào)WRE1的上升沿，被輸入的數(shù)據(jù)被取入寄存器REG6。
模式選擇電路MODSEL，接受寄存器REG6的輸出信號(hào)并解碼，在寄存器REG6的輸出信號(hào)是預(yù)先確定的模式的情況下，使輸出信號(hào)為激活狀態(tài)(高電平)。此實(shí)施方式中模式選擇電路MODSEL當(dāng)識(shí)別到是部分更新模式的動(dòng)作設(shè)定(圖4(a))時(shí)，使輸出信號(hào)為激活狀態(tài)。
在下一個(gè)周期T4(寫(xiě)周期)中，地址信號(hào)ADD被設(shè)定為[1FFFFFh]，地址比較器ACMP的輸出信號(hào)為高電平。當(dāng)片選信號(hào)/CS為低電平(單觸發(fā)脈沖發(fā)生器PG1的輸出信號(hào)遷移為高電平)，地址比較器ACMP的輸出信號(hào)為高電平，輸出使能信號(hào)/OE為高電平的時(shí)候，作為邏輯與門(mén)電路AND1的輸出信號(hào)的信號(hào)PRE為低電平，信號(hào)PRE不上升，寄存器REG1和REG2都保持原來(lái)的狀態(tài)。此外，寄存器REG3的輸出信號(hào)RES還是高電平。邏輯與非門(mén)電路NAND1的輸出信號(hào)SET為低電平，模式輸入信號(hào)MENT為高電平。
周期T4中條件數(shù)據(jù)被輸入數(shù)據(jù)端子DQ，被輸入的條件數(shù)據(jù)，在信號(hào)WRE2的上升沿由寄存器REG7取樣。信號(hào)WRE2是使在片選信號(hào)/CS下降為低電平時(shí)通過(guò)單觸發(fā)脈沖發(fā)生器PG1產(chǎn)生的單觸發(fā)脈沖信號(hào)，保持原樣通過(guò)接受模式選擇電路MODSEL輸出的激活狀態(tài)的信號(hào)的邏輯與門(mén)電路的信號(hào)。周期T4中取入寄存器REG7的條件數(shù)據(jù)被提供給部分更新切換信號(hào)發(fā)生電路。從部分更新切換信號(hào)發(fā)生電路PEGEN輸出部分更新切換信號(hào)PEn、PEn-1、PEn-2。部分更新切換信號(hào)PEn、PEn-1、PEn-2的設(shè)定值，在電源開(kāi)的狀態(tài)下，一直保持到設(shè)定下一次部分更新切換信號(hào)。
周期T5中地址信號(hào)ADD不是[1FFFFFh]，因此，地址比較器ACMP的輸出信號(hào)為低電平。在片選信號(hào)/CS下降為低電平時(shí)通過(guò)單觸發(fā)脈沖發(fā)生器PG1產(chǎn)生單觸發(fā)脈沖信號(hào)的上升沿，寄存器REG3的輸出信號(hào)RES變?yōu)榈碗娖?，接受該信?hào)后由SR觸發(fā)器輸出的模式輸入信號(hào)MENT是低電平。模式輸入信號(hào)MENT是低電平時(shí)，取樣控制信號(hào)WRE1為低電平，寄存器REG6不取樣數(shù)據(jù)。因此，模式選擇電路MODSEL的輸出信號(hào)不是激活狀態(tài)，取樣控制信號(hào)WRE2為低電平，寄存器REG7不取樣數(shù)據(jù)。
再者，在上述的實(shí)施方式中，種類和條件的數(shù)據(jù)對(duì)數(shù)據(jù)幅進(jìn)行設(shè)定使得可以在一個(gè)寫(xiě)周期中取入，或者，在2個(gè)寫(xiě)周期以上的周期中對(duì)數(shù)據(jù)(種類和條件)進(jìn)行設(shè)定。
部分更新切換信號(hào)PEn、PEn-1、PEn-2的設(shè)定值，作為模式數(shù)據(jù)MDATA提供給圖1的更新控制電路RSH，然后提供給更新控制電路RSH中的更新地址生成電路(無(wú)圖示)，更新地址的最高位，與從最高位開(kāi)始的第2、第3位的各位的邏輯運(yùn)算結(jié)果(例如或非運(yùn)算)在更新時(shí)，提供給行解碼器。部分更新切換信號(hào)PEn為高電平時(shí)，更新地址的最高位被設(shè)定為低電平(被屏蔽)，存儲(chǔ)區(qū)域的一半被設(shè)定為更新區(qū)域。此外，部分更新切換信號(hào)PEn、PEn-1為高電平時(shí)，更新地址的最高位和第1位被設(shè)定為低電平(被屏蔽)，從而存儲(chǔ)區(qū)域的1/4被設(shè)定為更新區(qū)域。再者，部分更新切換信號(hào)PEn、PEn-1、PEn-2作為模式數(shù)據(jù)MDATA也供給電源發(fā)生電路VGEN(參照?qǐng)D1)，基于此信號(hào)電源發(fā)生電路VGEN，在例如待機(jī)時(shí)進(jìn)行用于部分更新動(dòng)作的電源供給。
在地址信號(hào)被非同步輸入的半導(dǎo)體存儲(chǔ)器中，系統(tǒng)中地址信號(hào)所產(chǎn)生的時(shí)滯被輸入到存儲(chǔ)器芯片的地址端子。于是，處理器指定同一地址的情況下也會(huì)產(chǎn)生地址時(shí)滯。上述適用于本發(fā)明的非同步的半導(dǎo)體存儲(chǔ)器的實(shí)施例中，在各存取周期中向激活狀態(tài)遷移的片選信號(hào)/CS被使用，生成用于在各周期中確實(shí)讀入地址的作為觸發(fā)的時(shí)序沿，實(shí)現(xiàn)了防止由于地址時(shí)滯而產(chǎn)生的誤輸入。
上述的實(shí)施方式中，動(dòng)作模式輸入電路MOD不限定與半導(dǎo)體存儲(chǔ)器設(shè)置在同一芯片內(nèi)的構(gòu)成，例如，也可以在與處理器相連接，對(duì)半導(dǎo)體存儲(chǔ)器進(jìn)行控制的存儲(chǔ)器控制器IC內(nèi)，設(shè)置動(dòng)作模式輸入電路MOD的一部分或者全部功能。此外，本發(fā)明也同樣適用存儲(chǔ)器、處理器、存儲(chǔ)器控制器等的各種邏輯電路設(shè)置在同一芯片內(nèi)的構(gòu)成。
此外，上述實(shí)施方式1的模式設(shè)定部CDE(參照?qǐng)D6)中，寫(xiě)地址比較部WCMP的地址比較結(jié)果一致的情況下，從數(shù)據(jù)端子DQ輸入指令數(shù)據(jù)的構(gòu)成不是被限定的。也就是，作為上述的實(shí)施方式1的變形例，模式設(shè)定部CDE的指令數(shù)據(jù)MDS，在模式輸入信號(hào)MENT是激活狀態(tài)的時(shí)候，從地址端子ADD和/或字節(jié)控制等所定的控制端子被輸入的信號(hào)組合，作為輸入動(dòng)作模式(動(dòng)作模式的種類、條件)被輸入也可以。同樣，上述實(shí)施方式3(參照?qǐng)D13)中，作為被供給寄存器REG6和寄存器REG7的模式數(shù)據(jù)，從數(shù)據(jù)端子DQ(參照?qǐng)D1)被輸入的數(shù)據(jù)替換為從地址端子ADD和/或字節(jié)控制等所定的控制端子被輸入的信號(hào)組合輸入也可以。這是因?yàn)?，在本發(fā)明的實(shí)施方式所涉及的半導(dǎo)體存儲(chǔ)器中，動(dòng)作模式輸入的時(shí)候，從數(shù)據(jù)端子DQ被輸入的動(dòng)作信息不被寫(xiě)入存儲(chǔ)單元陣列，因此使用被輸入地址端子和/或控制端子的信號(hào)也可以。
上述實(shí)施方式1至實(shí)施方式3中，動(dòng)作模式輸入電路MOD，基于被輸入控制端子的控制信號(hào)，判斷現(xiàn)在的周期是讀周期還是寫(xiě)周期，如果連續(xù)2個(gè)讀周期中地址與預(yù)先設(shè)定的讀地址一致，則模式輸入信號(hào)MENT被設(shè)為激活狀態(tài)。這樣，在將模式輸入被許可的條件設(shè)定為對(duì)預(yù)先設(shè)定的地址的連續(xù)的讀動(dòng)作的情況下，可以可靠地避免存儲(chǔ)單元陣列的數(shù)據(jù)的寫(xiě)入(重寫(xiě))。然而，在本發(fā)明中，模式輸入信號(hào)MENT成為激活狀態(tài)的條件不限于對(duì)預(yù)先設(shè)定的地址的連續(xù)的讀周期。
作為上述實(shí)施方式1至3的變形例，讀周期、寫(xiě)周期的判斷結(jié)果如果是現(xiàn)在的周期是讀周期，被輸入地址端子的地址與預(yù)先設(shè)定的地址一致，則下一個(gè)周期是寫(xiě)周期，如果從地址端子被輸入的地址與預(yù)先設(shè)定的地址一致，則模式輸入信號(hào)MENT被設(shè)為激活狀態(tài)的構(gòu)成也是可以的。此變形例中，例如圖7或者圖10所示的模式設(shè)定部中，比較讀地址寄存器RREG存放的地址與輸入的地址的讀地址比較器RCMP的輸出信號(hào)，被輸入圖7的鎖存器LATA或者圖13的寄存器RA，比較寫(xiě)地址寄存器WREG(參照?qǐng)D6)存放的地址與輸入的地址的寫(xiě)地址比較器WCMP(參照?qǐng)D6)的輸出信號(hào)，被輸入圖7的鎖存器LATB或者圖13的寄存器RB，讀寫(xiě)識(shí)別信號(hào)SRW的反轉(zhuǎn)信號(hào)被輸入圖7或者圖10的門(mén)電路GA。這種情況下，門(mén)電路GA在鎖存器LATA(寄存器RA)、鎖存器LATB(寄存器RB)的輸出信號(hào)都是高電平的狀態(tài)，讀寫(xiě)識(shí)別信號(hào)SRW為低電平的時(shí)候，將模式輸入信號(hào)MENT設(shè)定為高電平。再者，讀地址和寫(xiě)地址使用同一地址的情況下，地址寄存器與地址比較器可以為一組。
與此相反，如果讀周期、寫(xiě)周期的判斷的結(jié)果是現(xiàn)在的周期是寫(xiě)周期，被輸入地址端子的地址與預(yù)先設(shè)定的地址一致，則下一個(gè)周期是讀周期，如果被輸入地址端子的地址與預(yù)先設(shè)定的地址一致，則使模式輸入信號(hào)MENT成為激活狀態(tài)的構(gòu)成也是可以的。在此變形例中，例如圖7或者圖10所示的模式設(shè)定部中，比較讀地址寄存器RREG存放的地址與輸入的地址的讀地址比較器RCMP的輸出信號(hào)，被輸入圖7的鎖存器LATB或者圖13的寄存器RB，比較寫(xiě)地址寄存器WREG(參照?qǐng)D6)存放的地址與輸入的地址的寫(xiě)地址比較器WCMP(參照?qǐng)D6)的輸出信號(hào)，被輸入圖7的鎖存器LATA或者圖13的寄存器RA，讀寫(xiě)識(shí)別信號(hào)SRW的反轉(zhuǎn)信號(hào)被輸入圖7或者圖10的門(mén)電路GA。這種情況下，在最初的寫(xiě)周期中，從數(shù)據(jù)端子DQ輸入的數(shù)據(jù)被寫(xiě)入存儲(chǔ)器單元陣列的預(yù)先設(shè)定的地址中。也就是，在這個(gè)寫(xiě)周期中，被寫(xiě)上了模式輸入專用的數(shù)據(jù)(偽的數(shù)據(jù)也可以)被寫(xiě)入預(yù)先設(shè)定的寫(xiě)地址中。并且，作為上述實(shí)施方式1至3的變形例，如果現(xiàn)在的周期是寫(xiě)周期，從地址端子被輸入的地址與預(yù)先設(shè)定的地址一致，則下一個(gè)周期是寫(xiě)周期，如果被輸入地址端子的地址與預(yù)先設(shè)定的地址一致，則模式輸入信號(hào)MENT被設(shè)為激活狀態(tài)的構(gòu)成也是可以的。此變形例，例如在說(shuō)明上述實(shí)施方式3所參照的圖14中的被提供給寄存器REG1和REG2的取樣控制信號(hào)PRE，也可以通過(guò)下面的方式生成通過(guò)寄存器REG3在從單觸發(fā)脈沖發(fā)生器PG1輸出的單觸發(fā)脈沖的上升沿對(duì)地址比較器ACMP的輸出信號(hào)進(jìn)行取樣后的信號(hào)，以及通過(guò)寄存器REG4(或者寫(xiě)使能信號(hào)/WE的反轉(zhuǎn)信號(hào)通過(guò)寄存器REG5)在從單觸發(fā)脈沖發(fā)生器PG1輸出的單觸發(fā)脈沖的上升沿對(duì)輸出使能信號(hào)/OE進(jìn)行取樣后的信號(hào)，以及單觸發(fā)脈沖發(fā)生器PG1的輸出信號(hào)通過(guò)邏輯與門(mén)進(jìn)行邏輯與運(yùn)算后生成。
于是，作為上述實(shí)施方式1至實(shí)施方式3的變形例可以構(gòu)成為，模式輸入信號(hào)MENT由未激活狀態(tài)被設(shè)為激活狀態(tài)的情況下，此時(shí)刻以后，模式設(shè)定電路CDE，基于通過(guò)地址端子、控制端子、數(shù)據(jù)端子中至少一個(gè)或者這些的組合(例如地址端子的所定的位與控制端子中的所定的端子等)被輸入的信號(hào)，確定輸入的動(dòng)作模式。
以上，對(duì)本發(fā)明的實(shí)施方式1至3進(jìn)行了說(shuō)明，但本發(fā)明并不限定與這些實(shí)施方式，只要在不脫離本發(fā)明的主旨的范圍內(nèi)的設(shè)計(jì)變更等都包含于本發(fā)明中。也就是，本發(fā)明自然包括本區(qū)域的技術(shù)人員在本專利的權(quán)利請(qǐng)求范圍的各權(quán)利請(qǐng)求項(xiàng)的發(fā)明范圍內(nèi)進(jìn)行的各種變形、修改。
發(fā)明的效果根據(jù)本發(fā)明，能夠得到以下的效果。
也就是，由于當(dāng)多個(gè)對(duì)地址的讀周期連續(xù)時(shí)接受輸入的請(qǐng)求，在與上述讀周期連接的寫(xiě)周期中，基于被指定的數(shù)據(jù)確定輸入的動(dòng)作模式，所以不需要特別的時(shí)序，并且有效抑制誤輸入的同時(shí)，能夠在動(dòng)作中進(jìn)行半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入。
此外，由于在上述的讀周期中存儲(chǔ)從外部被指定的特定的地址，上述被存儲(chǔ)的特定的地址和從外部被順次指定的地址相比較，接受這個(gè)比較結(jié)果，判斷對(duì)上述特定的地址的讀周期是否在2個(gè)周期以上連續(xù)，所以能夠在多個(gè)對(duì)地址的讀周期連續(xù)時(shí)接受輸入的請(qǐng)求。
并且，由于在上述讀周期之后的寫(xiě)周期中存儲(chǔ)從外部被指定的特定的地址，上述被存儲(chǔ)的特定的地址和從外部被順次指定的地址相比較，接受這個(gè)比較結(jié)果，在上述寫(xiě)周期中基于被指定的數(shù)據(jù)確定動(dòng)作模式，所以能夠在上述讀周期之后的寫(xiě)周期中基于被指定的數(shù)據(jù)確定動(dòng)作模式。
并且，在上述多個(gè)地址互相指定為同一地址的情況下接受動(dòng)作模式的輸入，所以能夠有效的防止誤輸入。
并且，上述多個(gè)地址指定最終地址或者頭地址任何一個(gè)的情況下接受動(dòng)作模式的輸入，所以實(shí)質(zhì)上不存在使用此半導(dǎo)體存儲(chǔ)器的系統(tǒng)側(cè)的地址空間的制約。
并且，在上述讀周期的地址指定頭地址和最終地址中一方，上述寫(xiě)周期的地址指定上述頭地址和最終地址中另一方的情況下，接受動(dòng)作模式的輸入，因此能夠有效地防止誤輸入。
并且，作為輸入的動(dòng)作模式，為了更新由動(dòng)態(tài)型存儲(chǔ)單元呈行列狀排列形成的存儲(chǔ)單元陣列內(nèi)的一部分區(qū)域，部分更新模式被接受，因此能夠根據(jù)存儲(chǔ)區(qū)域的規(guī)模選擇地更新存儲(chǔ)區(qū)域，能夠有效防止與更新動(dòng)作相伴的無(wú)效的消耗電流的產(chǎn)生。
以上，對(duì)本發(fā)明的實(shí)施方式進(jìn)行了說(shuō)明，然而，本發(fā)明并不限定于這些實(shí)施方式，只要在不脫離本發(fā)明的主旨的范圍內(nèi)的設(shè)計(jì)變更等都包含于本發(fā)明中。例如，上述的實(shí)施方式在讀周期中，最終地址作為多個(gè)地址被連續(xù)指定，而互相不同的地址作為多個(gè)地址被指定也可以。同樣，寫(xiě)周期中互相不同的地址被指定也可以。
此外，上述的實(shí)施方式中，讀周期中指定最終地址，寫(xiě)周期中指定頭地址，而在上述周期中指定同一地址也可以。
并且，上述的實(shí)施方式中，讀周期在2個(gè)連續(xù)的情況下接受輸入，但只要是復(fù)數(shù)的周期就可以，周期數(shù)越增加，越能夠有效防止誤輸入。
并且，上述的實(shí)施方式中，在2個(gè)寫(xiě)周期中分開(kāi)進(jìn)行指令數(shù)據(jù)的指定、輸入的確定，而在1個(gè)周期中進(jìn)行指令數(shù)據(jù)的指定的這種構(gòu)成也可以。當(dāng)然，在3個(gè)周期以上的寫(xiě)周期中進(jìn)行指令數(shù)據(jù)的指定也可以。
并且，上述的實(shí)施方式中，使片選信號(hào)/CS與地址ADD同步變化，但把它固定為低電平(激活狀態(tài))固定的這種構(gòu)成也可以。但是，如上述的實(shí)施方式那樣使片選信號(hào)/CS與地址信號(hào)同步，接受輸入的條件變得嚴(yán)格，能夠有效的防止誤輸入。
此外，上述的實(shí)施方式中，以作為動(dòng)作模式的部分更新模式的輸入情況為例進(jìn)行說(shuō)明，但并不限定與此，只要是許容讀動(dòng)作和寫(xiě)動(dòng)作的動(dòng)作模式，無(wú)論什么樣的動(dòng)作模式作為輸入的對(duì)象都可以。
根據(jù)本發(fā)明，把模式輸入的設(shè)定中使用的讀地址和寫(xiě)地址設(shè)定為共用的特定的地址，構(gòu)成就會(huì)簡(jiǎn)易化。并且，根據(jù)本發(fā)明，多個(gè)存取周期中存取地址與所定的地址一致的情況下，設(shè)有用來(lái)將控制設(shè)定模式輸入許可的信號(hào)設(shè)為激活狀態(tài)的觸發(fā)器，時(shí)序的設(shè)計(jì)簡(jiǎn)易化的同時(shí)，地址時(shí)滯等的抗性(時(shí)序范圍)增加，可以更可靠地防止誤操作。
并且，本發(fā)明中，對(duì)應(yīng)于預(yù)先設(shè)定的所定的地址的預(yù)先設(shè)定的所定的順序的讀動(dòng)作與寫(xiě)動(dòng)作的組合(也包含只進(jìn)行寫(xiě)動(dòng)作的情況)被檢測(cè)出，模式輸入的許可控制信號(hào)設(shè)為激活狀態(tài)，根據(jù)以上構(gòu)成，上述同樣的效果，或者上述各效果中至少有一個(gè)能夠奏效。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，其特征在于，包括(a)第1步驟，在對(duì)多個(gè)地址的讀周期連續(xù)時(shí)，接受動(dòng)作模式輸入的請(qǐng)求，(b)第2步驟，根據(jù)緊接著上述讀周期的寫(xiě)周期中被指定的數(shù)據(jù)確定應(yīng)該輸入的動(dòng)作模式。
2.根據(jù)權(quán)利請(qǐng)求1所述的半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，其特征在于上述第1步驟，包括比較步驟，在上述讀周期中，把預(yù)先被存儲(chǔ)的第1特定地址與從外部順次被指定的地址進(jìn)行比較；和判斷步驟，接受上述比較的結(jié)果，判斷對(duì)第1特定地址的讀周期是否在2個(gè)周期以上連續(xù)。
3.根據(jù)權(quán)利請(qǐng)求1或者2所述的半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，其特征在于上述第2步驟，包括比較步驟，在緊接著上述讀周期的寫(xiě)周期中，把預(yù)先被存儲(chǔ)的第2特定地址與從外部順次被指定的地址進(jìn)行比較；和確定步驟，接受上述比較的結(jié)果，基于在上述寫(xiě)周期中被指定的數(shù)據(jù)確定動(dòng)作模式。
4.根據(jù)權(quán)利請(qǐng)求1至3中任何一個(gè)所述的半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，其特征在于，上述第1步驟中，在上述多個(gè)地址互相被指定為同一地址的情況下接受動(dòng)作模式的輸入。
5.根據(jù)權(quán)利請(qǐng)求1至3中任何一個(gè)所述的半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，其特征在于，上述第1步驟中，在上述多個(gè)地址被指定為最終地址或者頭地址中任何一個(gè)時(shí)接受動(dòng)作模式的輸入。
6.根據(jù)權(quán)利請(qǐng)求1至3中任何一個(gè)所述的半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，其特征在于，在上述第2步驟中，在上述讀周期的地址被指定為頭地址與最終地址中的一方的情況下，接受動(dòng)作模式的輸入，在上述第2步驟中，上述寫(xiě)周期的地址被指定為上述頭地址與最終地址中的另一方的情況下，確定應(yīng)該輸入的動(dòng)作模式。
7.根據(jù)權(quán)利請(qǐng)求1至6中任何一個(gè)所述的半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，其特征在于，在上述第1步驟中，作為應(yīng)該輸入的動(dòng)作模式，接受用于更新由動(dòng)態(tài)型存儲(chǔ)單元呈行列狀排列形成的存儲(chǔ)單元陣列內(nèi)的一部分區(qū)域的部分更新模式，在上述第2步驟中，確定該部分更新模式為應(yīng)輸入的動(dòng)作模式。
8.一種半導(dǎo)體存儲(chǔ)器，其構(gòu)成為在動(dòng)作中可進(jìn)行動(dòng)作模式的輸入，其特征在于，具有動(dòng)作模式輸入電路，在對(duì)多個(gè)地址的讀周期連續(xù)時(shí)，接受輸入的請(qǐng)求，基于在緊接著上述讀周期的寫(xiě)周期中被指定的數(shù)據(jù)確定應(yīng)輸入的動(dòng)作模式。
9.根據(jù)權(quán)利請(qǐng)求8所述的半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路，具有存儲(chǔ)部分，存儲(chǔ)上述讀周期中從外部被指定的第1特定地址；比較部分，把上述存儲(chǔ)部分存儲(chǔ)的第1特定地址與從外部順次被指定的地址相比較；和判斷部分，接受由上述比較部分比較的結(jié)果，判斷對(duì)第1特定地址的讀周期是否2個(gè)周期以上連續(xù)。
10.根據(jù)權(quán)利請(qǐng)求8或者9所述的半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路，具有存儲(chǔ)部分，存儲(chǔ)在緊接著上述讀周期的寫(xiě)周期中從外部被指定的第2特定地址；比較部分，把上述存儲(chǔ)部分存儲(chǔ)的第2特定地址與從外部順次被指定的地址相比較；和確定部分，接受由上述比較部分比較的結(jié)果，基于上述寫(xiě)周期中被指定的數(shù)據(jù)確定動(dòng)作模式。
11.根據(jù)權(quán)利請(qǐng)求8至10中任何一個(gè)所述的半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路，在上述多個(gè)地址互相被指定為同一地址的情況下，接受動(dòng)作模式的輸入。
12.根據(jù)權(quán)利請(qǐng)求8至10中任何一個(gè)所述的半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路，在上述多個(gè)地址被指定為最終地址或者頭地址中任何一個(gè)時(shí)接受動(dòng)作模式的輸入。
13.根據(jù)權(quán)利請(qǐng)求8至10中任何一個(gè)所述的半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路，在上述讀周期的地址被指定為頭地址與最終地址中的一方，上述寫(xiě)周期的地址被指定為上述頭地址與最終地址中的另一方的情況下，接受動(dòng)作模式的輸入。
14.根據(jù)權(quán)利請(qǐng)求8至13中任何一個(gè)所述的半導(dǎo)體存儲(chǔ)器，其特征在于，上述動(dòng)作模式輸入電路，作為應(yīng)該輸入的動(dòng)作模式，接受用于更新由動(dòng)態(tài)型存儲(chǔ)單元呈行列狀排列形成的存儲(chǔ)單元陣列內(nèi)的一部分區(qū)域的部分更新模式。
15.一種半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，具有半導(dǎo)體存儲(chǔ)器，至少包括存儲(chǔ)單元陣列，由多個(gè)存儲(chǔ)單元呈陣列狀排列形成；地址端子，進(jìn)行地址的輸入；數(shù)據(jù)端子，進(jìn)行數(shù)據(jù)的輸入和輸出；和控制端子，輸入用于半導(dǎo)體存儲(chǔ)器的存取控制、寫(xiě)控制、以及讀出數(shù)據(jù)的輸出控制的控制信號(hào)，上述半導(dǎo)體存儲(chǔ)器的動(dòng)作模式輸入方法由動(dòng)作模式輸入電路實(shí)現(xiàn)，上述動(dòng)作模式輸入電路基于被輸入上述地址端子的地址、被輸入上述控制端子的控制信號(hào)和被輸入上述數(shù)據(jù)端子的數(shù)據(jù)，進(jìn)行上述半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入，其特征在于，包括比較判斷步驟，基于被輸入上述控制端子的控制信號(hào)，判斷現(xiàn)在的周期是讀周期還是寫(xiě)周期，在現(xiàn)在的周期是讀周期的情況下，比較判斷被輸入上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；比較判斷步驟，在地址一致的情況下，在緊接著上述讀周期的下一個(gè)或者多個(gè)讀周期中，比較判斷分別被輸入上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；設(shè)定步驟，在檢測(cè)出連續(xù)多個(gè)上述讀周期中地址一致的情況下，將控制動(dòng)作模式的輸入許可的模式輸入信號(hào)設(shè)定為激活狀態(tài)；確定步驟，在上述模式輸入信號(hào)為激活狀態(tài)的情況下，在緊接著連續(xù)多個(gè)上述讀周期的至少一個(gè)寫(xiě)周期中，比較判斷被輸入上述地址端子的地址與預(yù)先設(shè)定的地址是否一致，在一致的情況下，基于被輸入上述數(shù)據(jù)端子的數(shù)據(jù)，確定應(yīng)輸入的動(dòng)作模式。
16.根據(jù)權(quán)利請(qǐng)求15所述的半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，其特征在于，上述對(duì)應(yīng)輸入的動(dòng)作模式進(jìn)行確定的步驟，包括比較判斷步驟，在緊接著多個(gè)上述讀周期的寫(xiě)周期中，比較判斷被輸入上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；選擇步驟，在地址一致的情況下，在上述寫(xiě)周期中，基于被輸入上述數(shù)據(jù)端子的數(shù)據(jù)，選擇動(dòng)作模式的種類；比較判斷步驟，在上述寫(xiě)周期的下一個(gè)寫(xiě)周期中，比較判斷被輸入上述地址端子的地址與預(yù)先設(shè)定的地址是否一致的步驟；和設(shè)定步驟，在地址一致的情況下，在上述后一個(gè)寫(xiě)周期中，基于被輸入上述數(shù)據(jù)端子的數(shù)據(jù)，設(shè)定動(dòng)作模式的條件。
17.一種半導(dǎo)體裝置，其特征在于，具有半導(dǎo)體存儲(chǔ)器，至少包括存儲(chǔ)單元陣列，由多個(gè)存儲(chǔ)單元呈陣列狀排列形成；地址端子，進(jìn)行地址的輸入；數(shù)據(jù)端子，進(jìn)行數(shù)據(jù)的輸入和輸出；和控制端子，輸入用于半導(dǎo)體存儲(chǔ)器的存取控制、寫(xiě)控制、以及讀出數(shù)據(jù)的輸出控制的控制信號(hào)，該半導(dǎo)體裝置具有動(dòng)作模式輸入電路，基于被輸入上述地址端子的地址、被輸入上述控制端子的控制信號(hào)以及被輸入上述數(shù)據(jù)端子的數(shù)據(jù)，控制上述半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入，上述動(dòng)作模式輸入電路，包括判斷裝置，基于被輸入上述控制端子的控制信號(hào)，判斷現(xiàn)在的周期是讀周期還是寫(xiě)周期；比較判斷裝置，在現(xiàn)在的周期是讀周期的情況下，比較判斷被輸入上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；設(shè)定裝置，在上述讀周期中地址一致的情況下，在緊接著上述讀周期的下一個(gè)或者多個(gè)讀周期中，在檢測(cè)出被輸入上述地址端子的地址與預(yù)先設(shè)定的地址一致的情況下，將控制動(dòng)作模式的輸入許可的模式輸入信號(hào)設(shè)定為激活狀態(tài)；確定裝置，在緊接著多個(gè)上述讀周期的至少1個(gè)寫(xiě)周期中，比較判斷被輸入上述地址端子的地址與預(yù)先設(shè)定的地址是否一致，在地址一致、上述模式輸入信號(hào)為激活的狀態(tài)的情況下，基于從上述數(shù)據(jù)端子輸入的數(shù)據(jù)，確定應(yīng)輸入的動(dòng)作模式。
18.如權(quán)利請(qǐng)求17所述的半導(dǎo)體裝置，其特征在于，上述對(duì)應(yīng)輸入的動(dòng)作模式進(jìn)行確定的裝置，包括地址比較裝置，在緊接著多個(gè)上述讀周期的寫(xiě)周期中，比較判斷被輸入上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；動(dòng)作模式種類的選擇裝置，上述比較判斷的結(jié)果在地址一致的情況下，在上述寫(xiě)周期中，基于由數(shù)據(jù)端子被輸入的數(shù)據(jù)，選擇動(dòng)作模式的種類；動(dòng)作模式條件的設(shè)定裝置，在上述寫(xiě)周期的下一個(gè)寫(xiě)周期中，比較判斷被輸入上述地址端子的地址與在上述地址比較裝置中預(yù)先設(shè)定的地址是否一致，在上述比較判斷的結(jié)果為地址一致的情況下，在上述寫(xiě)周期中，基于被輸入上述數(shù)據(jù)端子的數(shù)據(jù)，設(shè)定動(dòng)作模式的條件。
19.一種半導(dǎo)體裝置，其特征在于，具有半導(dǎo)體存儲(chǔ)器，至少包括存儲(chǔ)單元陣列，由多個(gè)存儲(chǔ)單元呈陣列狀排列形成；地址端子，進(jìn)行地址的輸入；數(shù)據(jù)端子，進(jìn)行數(shù)據(jù)的輸入和輸出；和第1至第3控制端子，分別輸入控制半導(dǎo)體存儲(chǔ)器的選擇的第1控制信號(hào)，控制來(lái)自上述數(shù)據(jù)端子輸入和輸出數(shù)據(jù)的第2控制信號(hào)，以及，控制數(shù)據(jù)的寫(xiě)入和讀出的第3控制信號(hào)，該半導(dǎo)體裝置具有動(dòng)作模式輸入電路，基于被輸入上述地址端子的地址、被輸入上述第1至第3控制端子的控制信號(hào)以及被輸入上述數(shù)據(jù)端子的數(shù)據(jù)，控制動(dòng)作模式的輸入，上述動(dòng)作模式輸入電路，包括讀寫(xiě)判斷部分，在上述第1控制信號(hào)為激活狀態(tài)的時(shí)候，基于上述第2控制信號(hào)與第3控制信號(hào)，判斷現(xiàn)在的周期是讀周期還是寫(xiě)周期后輸出讀寫(xiě)識(shí)別信號(hào)；模式判斷部分，基于在讀周期中被指定的地址，判斷有無(wú)輸入的請(qǐng)求，輸出控制動(dòng)作模式輸入許可的模式輸入信號(hào)，該模式判斷部具有地址比較器，在通過(guò)上述讀寫(xiě)判斷部分判斷為讀周期的情況下，比較判斷被輸入上述地址端子的地址與預(yù)先設(shè)定的地址是否一致；設(shè)定裝置，在緊接著上述讀周期的一個(gè)或者多個(gè)讀周期中，上述地址比較器表示為連續(xù)一致的情況下，將上述模式輸入信號(hào)設(shè)定為激活狀態(tài)；和模式設(shè)定部分，在上述模式輸入信號(hào)為激活狀態(tài)的情況下，在緊接著連續(xù)的多個(gè)上述讀周期相的至少1個(gè)寫(xiě)周期中，基于被上述數(shù)據(jù)端子提供的指令數(shù)據(jù)生成并輸出模式數(shù)據(jù)。
20.根據(jù)權(quán)利請(qǐng)求19所述的半導(dǎo)體裝置，其特征在于，上述模式判斷部分，包括在多個(gè)讀周期中，檢測(cè)上述地址比較器是否表示為連續(xù)一致的檢測(cè)裝置；和觸發(fā)器，在上述多個(gè)讀周期中，當(dāng)檢測(cè)出上述地址比較器表示為連續(xù)一致的情況下，把上述模式輸入信號(hào)設(shè)定為激活狀態(tài)，當(dāng)上述地址比較器表示為不一致的情況下，把上述模式輸入信號(hào)設(shè)定為非激活狀態(tài)。
21.根據(jù)權(quán)利請(qǐng)求19所述的半導(dǎo)體裝置，其特征在于，上述模式設(shè)定部分，包括寫(xiě)地址寄存器，存儲(chǔ)預(yù)先設(shè)定的寫(xiě)地址；寫(xiě)地址比較部分，緊接著上述讀周期的周期通過(guò)上述讀寫(xiě)判斷部分被判斷為寫(xiě)周期的情況下，比較判斷被輸入上述地址端子的地址與上述寫(xiě)地址寄存器存儲(chǔ)的寫(xiě)地址是否一致；和指令解碼器，通過(guò)上述讀寫(xiě)判斷部分的比較結(jié)果如果是一致的情況下，基于被輸入上述數(shù)據(jù)端子的數(shù)據(jù)，確定應(yīng)輸入的動(dòng)作模式，作為模式數(shù)據(jù)輸出。
22.根據(jù)權(quán)利請(qǐng)求19所述的半導(dǎo)體裝置，其特征在于，上述模式判斷部分，包括讀地址寄存器，存儲(chǔ)預(yù)先設(shè)定的讀地址；讀地址比較器，由上述地址端子被輸入的地址和上述讀地址寄存器存儲(chǔ)的讀地址，以由地址轉(zhuǎn)移檢測(cè)電路進(jìn)行地址轉(zhuǎn)移時(shí)輸出的脈沖信號(hào)的時(shí)序進(jìn)行比較，檢測(cè)出被輸入的地址與上述讀地址一致后輸出地址檢測(cè)信號(hào)；第1與第2鎖存電路，基于被輸入的第1和第2鎖存信號(hào)，分別鎖存上述地址檢測(cè)信號(hào)后作為第1及第2地址檢測(cè)信號(hào)分別輸出；邏輯門(mén)電路，對(duì)上述第1及第2地址檢測(cè)信號(hào)和來(lái)自上述讀寫(xiě)判斷部分的讀寫(xiě)識(shí)別信號(hào)進(jìn)行邏輯與運(yùn)算，將上述運(yùn)算結(jié)果作為上述模式輸入信號(hào)輸出；和鎖存控制部分，生成并輸出第1和第2鎖存信號(hào)，上述第1和第2鎖存信號(hào)基于由上述地址轉(zhuǎn)移電路進(jìn)行地址轉(zhuǎn)移時(shí)被輸出的脈沖信號(hào)以及上述第1控制信號(hào)，控制上述第1和第2鎖存電路的鎖存動(dòng)作。
23.根據(jù)權(quán)利請(qǐng)求22所述的半導(dǎo)體裝置，其特征在于，上述鎖存控制部分，包括反轉(zhuǎn)型觸發(fā)器，輸入上述第1控制信號(hào)，以上述第1控制信號(hào)變?yōu)榧せ顮顟B(tài)為觸發(fā)，對(duì)輸出信號(hào)進(jìn)行反轉(zhuǎn)；第1邏輯門(mén)電路，輸入在上述地址轉(zhuǎn)移檢測(cè)電路進(jìn)行地址轉(zhuǎn)移時(shí)輸出的脈沖信號(hào)和上述反轉(zhuǎn)型觸發(fā)器的輸出信號(hào)的反轉(zhuǎn)信號(hào)，輸出所輸入的2個(gè)信號(hào)的邏輯與運(yùn)算結(jié)果作為上述第1鎖存信號(hào)；和第2邏輯門(mén)電路，輸入在上述地址轉(zhuǎn)移檢測(cè)電路進(jìn)行地址轉(zhuǎn)移時(shí)輸出的脈沖信號(hào)和上述反轉(zhuǎn)型觸發(fā)器的輸出信號(hào)，輸出所輸入的2個(gè)信號(hào)的邏輯與運(yùn)算結(jié)果作為上述第2鎖存信號(hào)。
24.根據(jù)權(quán)利請(qǐng)求19所述的半導(dǎo)體裝置，其特征在于，上述讀寫(xiě)判斷部分，包括第1邏輯門(mén)電路，上述第1控制信號(hào)的反轉(zhuǎn)信號(hào)以及上述第2控制信號(hào)的反轉(zhuǎn)信號(hào)從第1和第2輸入端子被輸入，上述第3控制信號(hào)從第3輸入端子保持原樣被輸入，這3個(gè)輸入信號(hào)的邏輯與從輸出端子被輸出；第2邏輯門(mén)電路，上述第1控制信號(hào)的反轉(zhuǎn)信號(hào)以及上述第3控制信號(hào)的反轉(zhuǎn)信號(hào)從第1和第3輸入端子被輸入，上述第2控制信號(hào)從第2輸入端子保持原樣被輸入，這3個(gè)輸入信號(hào)的邏輯與從輸出端子被輸出；和SR型觸發(fā)器，來(lái)自上述第1邏輯門(mén)電路的輸出端子的輸出信號(hào)從置位端子被輸入，來(lái)自上述第2邏輯門(mén)電路的輸出端子的輸出信號(hào)從復(fù)位端子被輸入，從輸出端子輸出上述讀寫(xiě)識(shí)別信號(hào)。
25.根據(jù)權(quán)利請(qǐng)求19所述的半導(dǎo)體裝置，其特征在于，上述模式判斷部分，包括地址比較部分，比較讀地址寄存器存儲(chǔ)的讀地址和在讀周期中被輸入地址端子的地址；第1寄存器，輸入上述地址比較部分的輸出信號(hào)；第2寄存器，輸入上述第1寄存器的輸出信號(hào)；和邏輯門(mén)電路，輸入上述第1和第2寄存器的輸出信號(hào)，輸出與來(lái)自上述讀寫(xiě)判斷部分的讀寫(xiě)識(shí)別信號(hào)的邏輯與，作為上述模式輸入信號(hào)，在由檢測(cè)出地址轉(zhuǎn)移的地址轉(zhuǎn)移電路進(jìn)行地址轉(zhuǎn)移時(shí)輸出的脈沖信號(hào)被提供作為上述第1和第2寄存器的取樣信號(hào)。
26.一種半導(dǎo)體裝置，其特征在于，具有半導(dǎo)體存儲(chǔ)器，至少包括存儲(chǔ)單元陣列，由復(fù)數(shù)的存儲(chǔ)單元呈陣列狀排列形成；地址端子，進(jìn)行地址的輸入；和數(shù)據(jù)端子，進(jìn)行數(shù)據(jù)的輸入和輸出，該半導(dǎo)體裝置具有動(dòng)作模式輸入電路，進(jìn)行上述半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入，在上述動(dòng)作模式輸入電路中，作為控制信號(hào)，輸入第1控制信號(hào)，被輸入到第1控制端子，在存儲(chǔ)器周期中半導(dǎo)體存儲(chǔ)器進(jìn)行片選時(shí)被設(shè)定為激活狀態(tài)；第2控制信號(hào)，被輸入到第2控制端子，控制上述數(shù)據(jù)端子的數(shù)據(jù)的輸入和輸出，在數(shù)據(jù)輸出時(shí)被設(shè)定為激活狀態(tài)；和第3控制信號(hào)，被輸入到第3控制端子，讀動(dòng)作時(shí)被設(shè)定為激活狀態(tài)，上述動(dòng)作模式輸入電路，具有地址比較器，被輸入的上述地址端子的地址和存儲(chǔ)部存儲(chǔ)的預(yù)先設(shè)定的地址分別被輸入，比較被輸入的2個(gè)地址是否一致，如果一致，輸出激活狀態(tài)的輸出信號(hào)；脈沖生成電路，基于上述第1控制信號(hào)變?yōu)榧せ顮顟B(tài)，生成單觸發(fā)脈沖信號(hào)；第1寄存器，以從上述脈沖生成電路輸出的脈沖信號(hào)為取樣控制信號(hào)，對(duì)上述地址比較器的輸出信號(hào)進(jìn)行取樣并輸出；第2寄存器，以上述脈沖信號(hào)為取樣控制信號(hào)，對(duì)上述第2控制信號(hào)進(jìn)行取樣并輸出；第1邏輯門(mén)電路，上述第1寄存器的輸出信號(hào)、上述第2寄存器的輸出信號(hào)與上述脈沖信號(hào)被輸入，被輸入的3個(gè)信號(hào)的邏輯與運(yùn)算結(jié)果作為取樣控制信號(hào)被輸出；和多級(jí)寄存器，上述取樣控制信號(hào)共同被輸入，以級(jí)聯(lián)形態(tài)相連接，上述多級(jí)寄存器中初級(jí)的寄存器，被輸入地址比較器的輸出信號(hào)，上述半導(dǎo)體裝置具有第2邏輯門(mén)電路，上述多級(jí)寄存器的輸出信號(hào)被輸入，在上述多級(jí)寄存器的輸出信號(hào)都顯示為激活狀態(tài)時(shí)，輸出激活狀態(tài)的輸出信號(hào)；和SR型觸發(fā)器，上述第2邏輯門(mén)電路的輸出信號(hào)作為置位信號(hào)被輸入到置位端子，上述第1寄存器的輸出信號(hào)作為復(fù)位信號(hào)被輸入到復(fù)位端子，控制動(dòng)作模式的輸入許可的模式輸入信號(hào)從輸出端子被輸出，上述半導(dǎo)體裝置具有模式設(shè)定電路，從上述SR型觸發(fā)器被輸出的上述模式輸入信號(hào)、上述第1寄存器的輸出信號(hào)和上述第3控制信號(hào)被輸入，在上述模式輸入信號(hào)為激活狀態(tài)時(shí)，在被輸入到上述地址端子的地址與上述預(yù)先設(shè)定的地址一致的至少1個(gè)寫(xiě)周期中，被輸入到上述數(shù)據(jù)端子的數(shù)據(jù)被接受并解碼，基于解碼的結(jié)果，設(shè)定動(dòng)作模式。
27.根據(jù)權(quán)利請(qǐng)求26所述的半導(dǎo)體裝置，其特征在于，上述模式設(shè)定電路，包括第3寄存器，基于上述脈沖信號(hào)取樣并輸出上述第3控制信號(hào)；第3邏輯門(mén)電路，在上述第1寄存器的輸出信號(hào)表示為激活狀態(tài)，上述第3寄存器的輸出信號(hào)表示為激活狀態(tài)的情況下，基于上述脈沖信號(hào)，生成第2取樣控制信號(hào)；第4寄存器，通過(guò)從上述第3邏輯門(mén)電路被輸出的第2取樣控制信號(hào)取樣并輸出來(lái)自上述數(shù)據(jù)端子的數(shù)據(jù)；模式選擇電路，基于上述第4寄存器的輸出信號(hào)進(jìn)行模式選擇；第4邏輯門(mén)電路，在上述模式選擇電路的輸出信號(hào)為激活狀態(tài)時(shí)，接受上述脈沖信號(hào)，生成第3取樣控制信號(hào)；第5寄存器，通過(guò)上述第3取樣控制信號(hào)取樣并輸出來(lái)自上述數(shù)據(jù)端子的數(shù)據(jù)；和切換信號(hào)生成電路，基于上述第5寄存器的輸出信號(hào)，輸出進(jìn)行動(dòng)作切換的切換信號(hào)。
28.根據(jù)權(quán)利請(qǐng)求26所述的半導(dǎo)體裝置，其特征在于，包括更新控制電路，當(dāng)按設(shè)定時(shí)間計(jì)時(shí)的定時(shí)器超時(shí)時(shí)，生成更新地址，自動(dòng)進(jìn)行更新，上述動(dòng)作切換信號(hào)，被用來(lái)作為屏蔽上述被生成的更新地址的高位的信號(hào)，基于從上述動(dòng)作模式輸入電路被輸出的動(dòng)作切換信號(hào)，改變更新區(qū)域。
29.根據(jù)權(quán)利請(qǐng)求19或者26所述的半導(dǎo)體裝置，其特征在于，上述半導(dǎo)體存儲(chǔ)器，由虛擬SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)構(gòu)成，上述虛擬SRAM由具備自更新功能的動(dòng)態(tài)半導(dǎo)體存儲(chǔ)器構(gòu)成，上述第1至第3控制信號(hào)，由以SRAM為基準(zhǔn)的片選信號(hào)、輸出使能信號(hào)和寫(xiě)使能信號(hào)構(gòu)成。
30.根據(jù)權(quán)利請(qǐng)求19所述的半導(dǎo)體裝置，其特征在于，上述模式設(shè)定部分在上述模式輸入信號(hào)為激活狀態(tài)的情況下，在緊接著連續(xù)多個(gè)上述讀周期的至少1個(gè)寫(xiě)周期中，替換上述數(shù)據(jù)端子，而具有基于被提供到上述地址端子和/或所定的控制端子的信號(hào)，生成并輸出模式數(shù)據(jù)的裝置。
31.根據(jù)權(quán)利請(qǐng)求19所述的半導(dǎo)體裝置，其特征在于，上述模式設(shè)定部具有寫(xiě)地址寄存器，存儲(chǔ)預(yù)先設(shè)定的寫(xiě)地址；寫(xiě)地址比較部分，在通過(guò)上述讀寫(xiě)判斷部分判斷在緊接著上述讀周期的周期為寫(xiě)周期時(shí)，比較判斷輸入到上述地址端子的地址與上述寫(xiě)地址寄存器中存儲(chǔ)的預(yù)先設(shè)定的寫(xiě)地址是否一致；和指令解碼器，上述寫(xiě)地址比較部分比較的結(jié)果如果一致，則替換上述數(shù)據(jù)端子，基于從上述地址端子和/或所定的控制端子被輸入的信號(hào)，確定應(yīng)輸入的動(dòng)作模式，作為模式數(shù)據(jù)輸出。
32.根據(jù)權(quán)利請(qǐng)求26所述的半導(dǎo)體裝置，其特征在于，上述模式設(shè)定部分，具有動(dòng)作模式的設(shè)定裝置，從上述SR型觸發(fā)器被輸出的上述模式輸入信號(hào)、上述第1寄存器的輸出信號(hào)和上述第3控制信號(hào)被輸入，在上述模式輸入信號(hào)為激活狀態(tài)時(shí)，在被輸入到上述地址端子的地址與上述預(yù)先設(shè)定的地址一致的至少1個(gè)寫(xiě)周期中，替換上述數(shù)據(jù)端子，接受并解碼被輸入到上述地址端子和/或所定的控制端子的信號(hào)，基于解碼的結(jié)果，設(shè)定動(dòng)作模式。
33.一種動(dòng)作模式的輸入方法，至少基于被輸入到半導(dǎo)體存儲(chǔ)器的地址端子的地址、被輸入到上述半導(dǎo)體存儲(chǔ)器的控制端子的至少進(jìn)行寫(xiě)和讀訪問(wèn)的控制信號(hào)以及被輸入到上述半導(dǎo)體存儲(chǔ)器的數(shù)據(jù)端子的數(shù)據(jù)信號(hào)中的1個(gè)，通過(guò)動(dòng)作模式輸入電路進(jìn)行上述半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入，其特征在于，上述動(dòng)作模式輸入電路，具有監(jiān)視被輸入到地址端子的地址以及被輸入到上述控制端子的控制信號(hào)，檢測(cè)對(duì)預(yù)先設(shè)定的地址的預(yù)先設(shè)定的多個(gè)讀周期、或者對(duì)預(yù)先設(shè)定的地址的預(yù)先設(shè)定的多個(gè)寫(xiě)周期、或者對(duì)預(yù)先設(shè)定的地址的讀周期和對(duì)預(yù)先設(shè)定的地址的寫(xiě)周期按所定順序的組合構(gòu)成的訪問(wèn)周期的出現(xiàn)，在對(duì)上述預(yù)先設(shè)定的地址的存儲(chǔ)周期出現(xiàn)預(yù)先設(shè)定的次數(shù)的時(shí)候，控制是否允許接受動(dòng)作模式輸入的步驟；和上述動(dòng)作模式輸入電路在上述動(dòng)作模式輸入的請(qǐng)求被允許的情況下，基于被輸入到上述數(shù)據(jù)端子、上述地址端子以及上述控制端子中的任何一個(gè)或者這些端子的組合的信號(hào)，確定輸入的動(dòng)作模式的步驟。
34.一種半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入方法，具有半導(dǎo)體存儲(chǔ)器，至少包括存儲(chǔ)單元陣列，由多個(gè)存儲(chǔ)單元呈陣列狀排列形成；地址端子，進(jìn)行地址的輸入；數(shù)據(jù)端子，進(jìn)行數(shù)據(jù)的輸入和輸出；和控制端子，輸入用于半導(dǎo)體存儲(chǔ)器的訪問(wèn)控制、寫(xiě)控制、以及控制的控制信號(hào)，上述半導(dǎo)體存儲(chǔ)器的動(dòng)作模式輸入方法由動(dòng)作模式輸入電路實(shí)現(xiàn)，該動(dòng)作模式輸入電路基于被輸入到上述地址端子的地址、被輸入到上述控制端子的控制信號(hào)以及被輸入到上述數(shù)據(jù)端子的數(shù)據(jù)信號(hào)中的至少1個(gè)，進(jìn)行半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入，其特征在于，包括比較判斷步驟，基于被輸入到上述控制端子的控制信號(hào)，判斷現(xiàn)在的周期是讀周期還是寫(xiě)周期，如果現(xiàn)在的周期是讀動(dòng)作或者寫(xiě)動(dòng)作中的預(yù)先被設(shè)定的動(dòng)作周期，則比較判斷被輸入到上述地址端子的地址與預(yù)先被設(shè)定的地址是否一致；比較判斷步驟，在地址一致的情況下，在緊接著上述周期的、預(yù)先被設(shè)定的讀周期或者寫(xiě)周期、或者讀周期與寫(xiě)周期的組合構(gòu)成的預(yù)先被設(shè)定的1個(gè)或者多個(gè)的周期中，比較判斷被輸入到上述地址端子的地址與預(yù)先被設(shè)定的地址是否一致；設(shè)定步驟，在上述各周期中，在檢測(cè)出地址一致的情況下，將控制動(dòng)作模式的輸入許可的模式輸入信號(hào)設(shè)定為激活狀態(tài)；和動(dòng)作模式的確定步驟，在上述模式輸入信號(hào)被設(shè)定為激活狀態(tài)的情況下，基于從上述數(shù)據(jù)端子、上述地址端子以及上述控制端子中的任何一個(gè)或者這些端子的組合被輸入的信號(hào)，確定輸入的動(dòng)作模式。
35.一種半導(dǎo)體裝置，其特征在于，具有半導(dǎo)體存儲(chǔ)器，至少包括存儲(chǔ)單元陣列，由多個(gè)存儲(chǔ)單元呈陣列狀排列形成；地址端子，進(jìn)行地址的輸入；數(shù)據(jù)端子，進(jìn)行數(shù)據(jù)的輸入和輸出；和控制端子，輸入用于半導(dǎo)體存儲(chǔ)器的訪問(wèn)控制、寫(xiě)控制、以及控制的控制信號(hào)，該半導(dǎo)體裝置具有動(dòng)作模式輸入電路，基于被輸入到上述地址端子的地址、被輸入到上述控制端子的控制信號(hào)以及被輸入到上述數(shù)據(jù)端子的數(shù)據(jù)信號(hào)中的至少1個(gè)，進(jìn)行上述半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入；上述動(dòng)作模式輸入電路，包括判斷裝置，基于被輸入到上述控制端子的控制信號(hào)，判斷現(xiàn)在的周期是讀周期還是寫(xiě)周期；比較判斷裝置，如果現(xiàn)在的周期是讀周期或者寫(xiě)周期中的預(yù)先被設(shè)定的訪問(wèn)周期，則比較判斷被輸入到上述地址端子的地址與預(yù)先被設(shè)定的地址是否一致；比較判斷裝置，在地址一致的情況下，在緊接著上述周期的、預(yù)先被設(shè)定的讀周期或者寫(xiě)周期、或者是讀周期與寫(xiě)周期的組合構(gòu)成的預(yù)先被設(shè)定的1個(gè)或者多個(gè)的周期中，比較判斷被輸入到上述地址端子的地址與預(yù)先被設(shè)定的地址是否一致；設(shè)定裝置，在上述各周期中，在檢測(cè)出地址一致的情況下，將控制動(dòng)作模式的輸入許可的模式輸入信號(hào)設(shè)定為激活狀態(tài)；動(dòng)作模式的確定裝置，在上述模式輸入信號(hào)由未激活狀態(tài)被設(shè)定為激活狀態(tài)的情況下，基于從上述地址端子、上述控制端子以及上述數(shù)據(jù)端子中的至少一個(gè)或者這些端子的組合被輸入的信號(hào)，確定輸入的動(dòng)作模式。
全文摘要
提供一種不需要特別的時(shí)序、并且能夠有效的抑制誤輸入，在動(dòng)作中能進(jìn)行動(dòng)作模式的輸入的半導(dǎo)體存儲(chǔ)器及其動(dòng)作模式的輸入方法。讀周期中，在對(duì)應(yīng)多個(gè)地址的讀周期連續(xù)時(shí)，接受動(dòng)作模式輸入的請(qǐng)求(步驟S1，S2)。在緊跟在此讀周期之后的寫(xiě)周期中，基于從外部指定的數(shù)據(jù)，確定應(yīng)輸入的動(dòng)作模式。此時(shí)，在最初的寫(xiě)周期中設(shè)定動(dòng)作模式的種類，下一個(gè)周期中設(shè)定動(dòng)作模式的條件。以此來(lái)執(zhí)行半導(dǎo)體存儲(chǔ)器的動(dòng)作模式的輸入。
文檔編號(hào)G11C11/403GK1491418SQ02804498
公開(kāi)日2004年4月21日 申請(qǐng)日期2002年1月30日 優(yōu)先權(quán)日2001年2月1日
發(fā)明者高橋弘行, 下山隆登, 草刈隆, 登 申請(qǐng)人:恩益禧電子股份有限公司