專利名稱：具有降低的寫入速度波動(dòng)的半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的背景1.本發(fā)明的領(lǐng)域本發(fā)明一般涉及半導(dǎo)體存儲(chǔ)器；并特別涉及非易失半導(dǎo)體存儲(chǔ)器(諸如快閃存儲(chǔ)器等)。本發(fā)明涉及一種非易失半導(dǎo)體存儲(chǔ)器，當(dāng)數(shù)據(jù)寫入存儲(chǔ)器單元時(shí)具有降低的寫入速度波動(dòng)。
2.相關(guān)技術(shù)的說明快閃存儲(chǔ)器一般包括非易失存儲(chǔ)器單元，具有連接到字線的控制柵，連接到位線的漏極，連接到源線的源極及浮動(dòng)?xùn)牛ㄓ啥鄠€(gè)排布為矩陣形的非易失存儲(chǔ)器單元組成的存儲(chǔ)器陣列。
在快閃存儲(chǔ)器中，向每一存儲(chǔ)器單元的寫入(編程)操作可這樣執(zhí)行，即向每一控制柵和漏極施加預(yù)定高的電壓，使存儲(chǔ)單元的晶體管導(dǎo)通并然后向浮動(dòng)?xùn)抛⑷霚系罒犭娮右员阍诟?dòng)?xùn)胖惺闺娮泳奂?br> 就達(dá)到較高寫入速度而言，施加到每一存儲(chǔ)單元的電壓在寫入操作期間必須設(shè)置得盡可能高。然而，如果漏極電壓設(shè)置為過高的值，則在與被選擇的存儲(chǔ)單元相鄰的非選擇的存儲(chǔ)單元中會(huì)出現(xiàn)漏極干擾；因而，其結(jié)果是其中聚集在浮動(dòng)?xùn)胖械碾娮觼G失的電荷損失。于是，漏極電壓的電平必須在預(yù)定的恒定范圍內(nèi)。
快閃存儲(chǔ)器包括寫入電路，該電路包括電壓升壓電路及調(diào)節(jié)電路，并控制向存儲(chǔ)單元的寫入(編程)操作。寫入電路通過位線連接到每一存儲(chǔ)單元。
在現(xiàn)有的快閃存儲(chǔ)器中，寫入電路在電壓升壓電路中產(chǎn)生從電源電壓VCC被升壓的電壓VPUMP，并在調(diào)節(jié)電路調(diào)節(jié)被升壓的電壓VPUMP到預(yù)定的恒定電平。然后，在寫入操作期間，寫入電路把被調(diào)節(jié)到以上恒定電平的電壓Vbit作為漏極電壓提供給連接到每一存儲(chǔ)單元的位線。
然而在近年，因?yàn)榭扉W存儲(chǔ)器現(xiàn)在有很大的容量，存儲(chǔ)單元陣列被設(shè)計(jì)為具有很寬的面積。因而，有較長(zhǎng)的位線分布在存儲(chǔ)單元陣列中。于是，在寫入操作期間由流入存儲(chǔ)單元的寫入電流所產(chǎn)生的位線的壓降也增加了。
因而，在寫入操作期間，很難保證存儲(chǔ)單元陣列內(nèi)所有的存儲(chǔ)單元，保持漏極電壓電平在預(yù)定的恒定范圍。當(dāng)寫入操作期間在每一存儲(chǔ)單元漏極電壓的電平波動(dòng)時(shí)，這引起產(chǎn)生諸如這樣的問題，即寫入速度與存儲(chǔ)單元在存儲(chǔ)單元陣列內(nèi)位置相關(guān)的波動(dòng)。這一問題將妨礙快閃存儲(chǔ)器更高速度的操作。
本發(fā)明的概述本發(fā)明的提出是由于注意到以上的問題；因而本發(fā)明的總目的是要通過降低存儲(chǔ)單元陣列的每一存儲(chǔ)單元中寫入速度的波動(dòng)，提供快閃存儲(chǔ)器的高速操作。
本發(fā)明的另一個(gè)且更具體的目的是要提供一種半導(dǎo)體存儲(chǔ)器，包括存儲(chǔ)單元陣列，包含多個(gè)存儲(chǔ)單元，分布在多個(gè)位線與字線的交叉點(diǎn)并連接到所述位線；以及寫入線路，該線路在寫入操作期間接收地址信號(hào)，并向連接到以所述地址信號(hào)被選擇的存儲(chǔ)單元的位線提供位線電壓，其中所述寫入電路基于所述地址信號(hào)，取決于所述被選擇的存儲(chǔ)單元在所述存儲(chǔ)單元陣列中的位置，改變所述位線電壓的電平。
在寫入操作期間至少部分的寫入地址輸入到寫入電路。本發(fā)明的寫入電路基于輸入的寫入地址而操作，以便更多地增加提供給那樣的存儲(chǔ)單元的位線電壓的電平，從寫入電路的位線電壓的輸出端經(jīng)過位線到該單元的寫入距離較長(zhǎng)。因而，能夠向每一存儲(chǔ)單元提供與存儲(chǔ)單元在存儲(chǔ)單元陣列中的位置相關(guān)的，適當(dāng)電平的位線電壓；并因而，降低了存儲(chǔ)單元陣列的每一存儲(chǔ)單元中的寫入速度的波動(dòng)。
附圖的簡(jiǎn)要說明圖1是用于解釋本發(fā)明的原理的非易失半導(dǎo)體存儲(chǔ)器的示意圖。
圖2是表示本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器的主要部分示意結(jié)構(gòu)圖。
圖3是表示本發(fā)明的存儲(chǔ)單元陣列的主要部分示意結(jié)構(gòu)圖。
圖4是表示本發(fā)明的寫入電路的內(nèi)部結(jié)構(gòu)示意結(jié)構(gòu)圖。
圖5是表示本發(fā)明的調(diào)節(jié)電路內(nèi)部結(jié)構(gòu)的電路結(jié)構(gòu)圖。
圖6是非易失半導(dǎo)體存儲(chǔ)器的示意圖，用于說明本發(fā)明的調(diào)節(jié)電路實(shí)際操作。
優(yōu)選實(shí)施例的說明圖1是用于解釋本發(fā)明的原理的非易失半導(dǎo)體存儲(chǔ)器的示意圖。
在這一圖中，標(biāo)號(hào)1標(biāo)記存儲(chǔ)單元陣列；標(biāo)號(hào)2標(biāo)記寫入電路，及標(biāo)號(hào)3標(biāo)記地址輸入部分。
圖1中，寫入電路2連接到存儲(chǔ)單元陣列1，并在寫入操作期間向連接到存儲(chǔ)單元陣列1中的每一存儲(chǔ)單元的位線提供預(yù)定的位線電壓。此外，寫入電路2還裝有地址輸入部分，在寫入操作期間向其提供地址。
在本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器中，至少部分的寫入地址被輸入到寫入電路2。本發(fā)明的寫入電路在寫入操作期間，取決于被輸入的寫入地址而改變提供給存儲(chǔ)單元陣列1中的位線的位線電壓電平。
換言之，本發(fā)明的寫入電路在寫入操作期間，取決于從寫入電路2的位線電壓輸出端到存儲(chǔ)單元陣列1內(nèi)要被寫入的存儲(chǔ)單元經(jīng)過的位線的寫入距離，改變提供給位線的位線電壓。
更具體來說，基于輸入的寫入地址，本發(fā)明的寫入電路在寫入操作期間較多地升高了提供給那樣的存儲(chǔ)單元的位線電平，從寫入電路2的位線電壓的輸出端到這樣的存儲(chǔ)單元經(jīng)過的位線寫入距離較長(zhǎng)。
如以上所述，在本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器中，能夠基于寫入地址，向每一存儲(chǔ)單元提供取決于存儲(chǔ)單元在存儲(chǔ)單元陣列中的位置的適當(dāng)電平的位線電壓。因而，即使快閃存儲(chǔ)器有大的容量，位線壓降的影響能夠被降低，并還能夠降低每一存儲(chǔ)單元中寫入速度的波動(dòng)。
將參照


本發(fā)明的優(yōu)選實(shí)施例。然而，本發(fā)明的實(shí)施例不是要限制本發(fā)明的技術(shù)范圍，且本發(fā)明的技術(shù)領(lǐng)域允許觀眾變化和改型，并僅以其權(quán)利要求范圍為限。
圖2是表示本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器主要部分的示意圖。在這圖中，標(biāo)號(hào)11標(biāo)記存儲(chǔ)單元陣列；標(biāo)號(hào)12標(biāo)記行解碼器；標(biāo)號(hào)13標(biāo)記列解碼器；標(biāo)號(hào)14標(biāo)記列開關(guān)；標(biāo)號(hào)15標(biāo)記寫入電路；標(biāo)號(hào)16標(biāo)記地址緩沖器；標(biāo)號(hào)17標(biāo)記輸入/輸出緩沖器；標(biāo)號(hào)18標(biāo)記控制電路；標(biāo)號(hào)19標(biāo)記地址輸入端，且標(biāo)號(hào)20標(biāo)記數(shù)據(jù)輸入/輸出端。
在圖2的非易失半導(dǎo)體存儲(chǔ)器中，多個(gè)非易失存儲(chǔ)單元以矩陣形排布在存儲(chǔ)單元陣列11中。此外，對(duì)于存儲(chǔ)單元陣列11提供了用于選擇字線的行解碼器12，連接到位線的列開關(guān)14及用于選擇列開關(guān)14的列解碼器13。
由m位組成的地址信號(hào)Am到A0從外部電路通過地址輸入端19被輸入到地址緩沖器16。地址緩沖器16把這些地址信號(hào)提供給行解碼器12及列解碼器13。由n位組成的數(shù)據(jù)信號(hào)DQn到DQ0，從外部電路通過數(shù)據(jù)輸入/輸出端20被輸入到輸入/輸出緩沖器17。輸入/輸出緩沖器17把這些數(shù)據(jù)信號(hào)通過寫入電路15提供給列開關(guān)14。
控制電路18包括命令寄存器，以便對(duì)從外部提供的命令進(jìn)行解碼，并控制每一內(nèi)部電路執(zhí)行對(duì)存儲(chǔ)單元陣列11的操作(諸如寫入(編程)，擦除和讀取操作)。在寫入操作期間，程序信號(hào)PGM提供給寫入電路15。
當(dāng)寫入電路15從控制電路18收到用于指令寫入(編程)操作的控制信號(hào)(程序信號(hào)PGM)時(shí)，寫入電路15通過行解碼器12和列開關(guān)14，向連接到存儲(chǔ)單元陣列11中要被寫入的存儲(chǔ)單元的字線和位線，提供用于寫入數(shù)據(jù)的高電壓。用于寫入數(shù)據(jù)的高電壓被施加到要被寫入的存儲(chǔ)單元的控制柵和漏極，以便使電子注入到浮動(dòng)?xùn)?。例如?V施加到控制柵，同時(shí)5V施加到漏極。
如圖2所示，從地址緩沖器16地址信號(hào)Am，Am-1，···被輸入到本發(fā)明的寫入電路15。這里，被輸入的地址信號(hào)可以施加到所有的位或者部分的位。例如，行地址的兩個(gè)有效位被輸入到寫入電路15。此外，如果存儲(chǔ)單元陣列由多個(gè)塊組成，且塊地址被定義，則還能夠規(guī)定塊地址信號(hào)被輸入到寫入電路15。
寫入電路15基于輸入的地址信號(hào)改變提供給存儲(chǔ)單元陣列中位線的位線電壓Vbit。換言之，取決于從位線電壓Vbit的輸出端VBO經(jīng)過位線到達(dá)被寫入的存儲(chǔ)單元的這種寫入距離，在寫入距離較長(zhǎng)時(shí)寫入電路15操作以便較多地升高位線電壓Vbit。
當(dāng)寫入距離較長(zhǎng)時(shí)，實(shí)際施加到被寫入的存儲(chǔ)單元的漏極的電壓值與在寫入電路輸出端VBO處的電壓值之間的差，由于在存儲(chǔ)單元陣列內(nèi)位線中的壓降的結(jié)果而變得較大。結(jié)果是，用于在寫入操作期間向位線提供恒定電壓的系統(tǒng)中，很難保持存儲(chǔ)單元陣列中所有的存儲(chǔ)單元中，漏極電壓在恒定操作保證范圍之內(nèi)，例如在4到5V范圍。
因而，本發(fā)明的寫入電路在向有較長(zhǎng)寫入距離的存儲(chǔ)單元提供漏極電壓時(shí)，基于輸入的寫入地址事先設(shè)置位線電壓Vbit電平，使得在存儲(chǔ)單元漏極的實(shí)際電壓值能夠被設(shè)置在上述操作保證范圍內(nèi)。
從而，在本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器中，由于寫入操作期間漏極電壓電平能夠設(shè)置在恒定的范圍內(nèi)，因而能夠降低每一存儲(chǔ)單元中寫入速度的波動(dòng)。
圖3是表示本發(fā)明存儲(chǔ)單元陣列11的主要部分的示意圖。在這圖示中，與圖2中相同的元件以相同的標(biāo)號(hào)標(biāo)記。標(biāo)號(hào)21標(biāo)記存儲(chǔ)單元；標(biāo)號(hào)22標(biāo)記區(qū)段選擇晶體管；標(biāo)號(hào)23標(biāo)記位線，以及標(biāo)號(hào)24標(biāo)記區(qū)段。
如圖3所示，存儲(chǔ)單元陣列11在位線的方向以多個(gè)區(qū)段選擇晶體管22被劃分為多個(gè)區(qū)段24。存儲(chǔ)單元21通過區(qū)段選擇晶體管22連接到位線23。每一位線23連接到列開關(guān)14，并然后通過列開關(guān)14連接到寫入電路15。
每一區(qū)段選擇晶體管22在其柵極接收區(qū)段選擇信號(hào)，并在被寫入的存儲(chǔ)單元包含在對(duì)應(yīng)的區(qū)段24中時(shí)，由區(qū)段選擇信號(hào)導(dǎo)通。同時(shí)，對(duì)應(yīng)于被寫入的存儲(chǔ)單元不存在的區(qū)段的區(qū)段選擇晶體管被關(guān)斷。
如上所述，當(dāng)包含從位線電壓Vbit的輸出端VBO經(jīng)過位線的較長(zhǎng)的寫入距離的存儲(chǔ)單元被寫入時(shí)，寫入電路15向位線23提供對(duì)應(yīng)于該寫入距離的高電平的位線電壓Vbit。這種情形下，特別高的電壓施加到連接到與被寫入的存儲(chǔ)單元連接的同一位線而沒有被寫入的存儲(chǔ)單元漏極，而到這些單元的寫入距離是短的。因而，在這種沒有被寫入的存儲(chǔ)單元中，可能有連接干擾產(chǎn)生；并損失在浮動(dòng)?xùn)艠O中聚集的電子。
然而，由于對(duì)應(yīng)于以上沒有被寫入的存儲(chǔ)單元所屬的區(qū)段的區(qū)段選擇晶體管被關(guān)斷，故沒有被寫入的存儲(chǔ)單元從被設(shè)置為特別高電平的位線在電學(xué)上被孤立。因而，防止了特別高的漏極電壓施加到?jīng)]有被寫入的存儲(chǔ)單元，這些存儲(chǔ)單元連接到與被寫入的存儲(chǔ)單元所連接的同一位線，并位于較短的寫入距離的位置，因而會(huì)產(chǎn)生漏極干擾。
圖4示出表示本發(fā)明的寫入電路15的內(nèi)部結(jié)構(gòu)的結(jié)構(gòu)示意圖。在這圖中，標(biāo)號(hào)31標(biāo)記電壓升高電路；標(biāo)號(hào)32標(biāo)記調(diào)節(jié)電路，且標(biāo)號(hào)33標(biāo)記位線電壓提供電路。如圖4中所示，該寫入電路15包括電壓升高電路，調(diào)節(jié)電路32和位線電壓提供電路33。
在寫入電路內(nèi)，當(dāng)從控制電路向?qū)懭腚娐诽峁┏绦蛐盘?hào)PGM時(shí)，響應(yīng)這種程序信號(hào)PGM產(chǎn)生內(nèi)部電路(諸如電壓升高電路和調(diào)節(jié)電路)的激活信號(hào)ENP。
例如當(dāng)大約3V的電源電壓VCC提供給電壓升高電路31時(shí)，這一電壓升高電路31產(chǎn)生高于電源電壓VCC的電壓值，例如大約5V的升高的電壓VPUMP，并然后這一升高的電壓輸出到調(diào)節(jié)電路32。
當(dāng)升高的電壓VPUMP被輸入時(shí)，調(diào)節(jié)電路32提供調(diào)節(jié)升高的電壓VPUMP到預(yù)定的恒定電平而產(chǎn)生位線電壓Vbit，并然后將這一位線電壓Vbit輸出到位線電壓提供電路33。地址信號(hào)被輸入到調(diào)節(jié)電路32。在圖4中，在寫入操作中行地址的有效的兩位Am，，Am-1被輸入。此外，激活信號(hào)ENP被輸入到調(diào)節(jié)電路32。
調(diào)節(jié)電路32響應(yīng)激活信號(hào)ENP被激活，并改變位線電壓Vbit的以上恒定電平，用于基于輸入的寫入地址信號(hào)進(jìn)行調(diào)節(jié)。稍后將說明調(diào)節(jié)電路32的詳細(xì)電路結(jié)構(gòu)。
來自調(diào)節(jié)電路32的位線電壓Vbit，來自輸入緩沖器的數(shù)據(jù)信號(hào)DQ以及來自控制電路的程序信號(hào)PGM輸入到位線電壓提供電路33。數(shù)據(jù)信號(hào)DQ及程序信號(hào)PGM輸入到NAND柵極34以獲得負(fù)的邏輯乘積。此外，位線電壓Vbit的輸入結(jié)點(diǎn)通過PMOS晶體管35連接到寫入電路15的輸出端VBO。如圖4中所示，PMOS晶體管35響應(yīng)數(shù)據(jù)信號(hào)DQn和程序信號(hào)PGM被接通/關(guān)斷。
這里，將說明位線電壓提供電路33的操作。當(dāng)沒有從控制電路向?qū)懭腚娐?5指令寫入(編程)操作，且編程信號(hào)PGM處于L電平時(shí)，PMOS晶體管35被接通，而不論數(shù)據(jù)信號(hào)DQ的H/L電平如何；且位線電壓Vbit沒有從寫入電路的輸出端VBO提供。
當(dāng)寫入(編程)操作從控制電路被指令到寫入電路15，且程序信號(hào)PGM處于H電平時(shí)，，如果數(shù)據(jù)信號(hào)DQ處于H電平，則PMOS晶體管35導(dǎo)通，并由調(diào)節(jié)電路32產(chǎn)生的位線電壓Vbit通過輸出端VBO提供給存儲(chǔ)單元陣列中的位線。因而，用于寫入數(shù)據(jù)的高電壓施加到被寫入的存儲(chǔ)單元的漏極；且電子被注入到浮動(dòng)?xùn)艠O。
另一方面，如果程序信號(hào)PGM處于H電平，且數(shù)據(jù)信號(hào)DQ處于L電平，則PMOS晶體管35被關(guān)斷。因而，位線電壓Vbit不提供給存儲(chǔ)單元陣列中的位線。于是，電子不向存儲(chǔ)單元的浮動(dòng)?xùn)艠O注入。
圖5示出表示本發(fā)明調(diào)節(jié)電路32內(nèi)部結(jié)構(gòu)的電路結(jié)構(gòu)。在這圖中，標(biāo)號(hào)41標(biāo)記PMOS晶體管；標(biāo)號(hào)42，43標(biāo)記用于位線電壓調(diào)節(jié)的電容器；標(biāo)號(hào)44標(biāo)記電容器的電容調(diào)節(jié)部分；標(biāo)號(hào)45標(biāo)記電壓比較部分；標(biāo)號(hào)46標(biāo)記用于位線電壓調(diào)節(jié)PMOS晶體管；標(biāo)號(hào)47標(biāo)記PMOS晶體管；標(biāo)號(hào)48標(biāo)記PMOS晶體管41的開關(guān)控制部分；標(biāo)號(hào)49標(biāo)記PMOS晶體管47的開關(guān)控制部分；標(biāo)號(hào)50標(biāo)記比較電壓產(chǎn)生部分；標(biāo)號(hào)51標(biāo)記開關(guān)晶體管。ENPB指示激活信號(hào)ENP的反向信號(hào)。
在圖5的比較電壓產(chǎn)生部分50中，PMOS晶體管41，電容器42和電容器43順序地串聯(lián)在位線電壓Vbit的輸出結(jié)點(diǎn)與接地VSS之間。開關(guān)控制部分48連接到PMOS晶體管41的柵極。開關(guān)控制部分48響應(yīng)H電平的激活信號(hào)ENP使PMOS晶體管41導(dǎo)通。
當(dāng)激活信號(hào)ENP處于H電平時(shí)，位線電壓Vbit通過PMOS晶體管41向PMOS晶體管41和電容器42的連接結(jié)點(diǎn)N1提供。因而，電容器42和43的連接結(jié)點(diǎn)CVD的電壓等于根據(jù)電容器42和43的電容量比值通過劃分位線電壓Vbit獲得的值。就是說，在寫操作期間，結(jié)點(diǎn)CDV的電壓表示如下(以下稱為公式1)VCDV＝Vbit×(CA/(CA+CB))，其中CA，CB分別為電容器42和43的電容值。
連接結(jié)點(diǎn)CDV連接到電壓比較部分45作為其一個(gè)輸入。由基準(zhǔn)電壓產(chǎn)生電路(未示出)產(chǎn)生的基準(zhǔn)電壓VREF提供給電壓比較部分作為其另一輸入?；鶞?zhǔn)電壓VREF例如大約為1.3V。
當(dāng)作為結(jié)點(diǎn)CDV的電壓VCDV與基準(zhǔn)電壓VREF比較的結(jié)果結(jié)點(diǎn)CDV的電壓VCDV高于基準(zhǔn)電壓VREF時(shí)(VCDV＞VREF)，電壓比較部分45向結(jié)點(diǎn)N2提供H電平的電壓。當(dāng)結(jié)點(diǎn)CDV的電壓VCDV低于基準(zhǔn)電壓VREF時(shí)(VCDV＜VREF)時(shí)，電壓比較部分45向結(jié)點(diǎn)N2提供L電平的電壓。
結(jié)點(diǎn)N2連接到PMOS晶體管46的柵極供位線電壓調(diào)節(jié)。PMOS晶體管46的源極從電壓升高電路31連接到升高的電壓VPUMP輸入結(jié)點(diǎn)，且其漏極連接到位線電壓Vbit的輸出結(jié)點(diǎn)。因而，響應(yīng)作為以上電壓比較部分45中比較操作的結(jié)果而輸出的結(jié)點(diǎn)N2的電壓，PMOS晶體管46接通/斷開狀態(tài)受到控制；并從而，調(diào)節(jié)從其漏極輸出的位線電壓Vbit的電平。
PMOS晶體管46的源極還通過PMOS晶體管47連接到電源電壓VCC，但是PMOS晶體管47響應(yīng)H電平的激活信號(hào)ENP由開關(guān)控制部分49斷開。
這里，從PMOS晶體管46的源極輸出的位線電壓Vbit反饋到比較電壓產(chǎn)生部分50的PMOS晶體管41的源極。就是說，輸入到電壓比較部分45的結(jié)點(diǎn)CDV的電壓VCDV，也與從PMOS晶體管46的漏極輸出的位線電壓Vbit電平的變化相關(guān)而改變。
在寫入操作期間，寫入電流流入每一存儲(chǔ)單元；并從而，電子被注入到浮動(dòng)?xùn)艠O。因而，位線電壓Vbit電平隨著時(shí)間的經(jīng)過而逐漸降低。然而，從公式1能夠理解，當(dāng)位線電壓Vbit降低時(shí)，降低CDV的電壓VCDV也降低。當(dāng)CDV的電壓VCDV變?yōu)榈陀诨鶞?zhǔn)電壓VREF時(shí)，結(jié)點(diǎn)N2響應(yīng)這種電壓VCDV而變?yōu)長(zhǎng)電平。于是，PMOS晶體管46被導(dǎo)通，并從而位線電壓Vbit的電平受到控制而升高。
當(dāng)由于位線電壓Vbit的電平升高致使結(jié)點(diǎn)CDV的電壓VCDV變得高于基準(zhǔn)電壓VREF時(shí)，結(jié)點(diǎn)N2響應(yīng)這種電壓VCDV而變?yōu)楦唠娖?。因而，PMOS晶體管46被關(guān)斷；并然后位線電壓Vbit的電平因?qū)懭腚娏鞯慕Y(jié)果而再次降低。
如以上所說明，調(diào)節(jié)電路323控制電壓，通過比較電壓產(chǎn)生部分50，電壓比較部分45和PMOS晶體管46的相互配合，使得結(jié)點(diǎn)CDV的電壓VCDV變得等于基準(zhǔn)電壓VREF。因而本發(fā)明的調(diào)節(jié)電路能夠把于位線電壓Vbit調(diào)節(jié)到預(yù)定的恒定電平。就是說，在公式1中設(shè)VCDV＝VREF，被調(diào)節(jié)到恒定電平的位線電壓Vbit表示為如下(以下稱為公式2)VCDV＝VREF，Vbit＝VREF×(1+(CB/CA))，其中，CB，CA的數(shù)據(jù)值可以根據(jù)所提供的位線電壓Vbit電平被適當(dāng)設(shè)置。
從公式2能夠理解，由本發(fā)明的調(diào)節(jié)電路調(diào)節(jié)的位線電壓Vbit的恒定電平能夠使用電容器42和43的電容量比值確定。因而，能夠通過改變這些電容器的電容比值改變由調(diào)節(jié)電路調(diào)節(jié)的位線電壓Vbit的恒定電平。
于是，在本發(fā)明的調(diào)節(jié)電路中，電容調(diào)節(jié)部分44連接到結(jié)點(diǎn)CDV，以便改變以上電容器的電容比值。電容調(diào)節(jié)部分44基于寫入地址改變結(jié)點(diǎn)CDV和接地VSS之間存在的電容器的基本電容值。
激活信號(hào)ENP和地址信號(hào)Am，Am-1，····輸入到電容調(diào)節(jié)部分44。所有的位或地址信號(hào)的位的一部分可以按需要輸入。例如，輸入在寫入操作期間行地址信號(hào)的有效兩位Am，Am-1。當(dāng)定義塊地址時(shí)，可以輸入塊地址信號(hào)。
在電容調(diào)節(jié)部分44中，多個(gè)電容器52m，52m-1，···通過開關(guān)晶體管51m，51m-1，···分別并行連接在結(jié)點(diǎn)CDV與接地VSS之間。這些電容器和開關(guān)晶體管裝設(shè)的數(shù)目與輸入的地址信號(hào)位數(shù)同樣多。輸入的地址信號(hào)和激活信號(hào)ENP的各位輸入到NAND柵極，以獲得負(fù)邏輯和。每一NAND柵極的輸出信號(hào)通過反向器輸入到每一對(duì)應(yīng)的開關(guān)晶體管的柵極。
因而，當(dāng)被寫入的存儲(chǔ)單元的地址被指定，同時(shí)提供了激活信號(hào)ENP時(shí)，電容調(diào)節(jié)部分44從多個(gè)電容器52m，52m-1，···基于輸入的地址信號(hào)選擇預(yù)定數(shù)目的電容器。由于這些被選擇的電容器都并聯(lián)在結(jié)點(diǎn)CDV與接地Vss之間，結(jié)點(diǎn)CDV與接地Vss之間的組合的電容C就等于通過組合電容器43的電容量CB與被選擇的預(yù)定數(shù)目的電容器電容量所獲得的值。
于是，通過在公式2以C代替CB，在調(diào)節(jié)電路中被調(diào)節(jié)為恒定電平的位線電壓Vbit可表示如下(有效稱為公式3)Vbit＝VREF×(1+(C/CA))，C＝CB+Am×Cm+Am-1×Cm-1+…，其中Cm，Cm-1，…是電容器52m，52m-1，…的電容量。
從公式3能夠理解，基于寫入地址通過從多個(gè)電容器53m，52m-1，…選擇適當(dāng)組合的電容器，能夠調(diào)節(jié)由調(diào)節(jié)電路32所產(chǎn)生的位線電壓Vbit的電平，并然后適當(dāng)設(shè)置組合電容量C。
更具體來說，電容調(diào)節(jié)部分44的結(jié)構(gòu)是要從多個(gè)電容器52m，52m-1，…選擇預(yù)定的適當(dāng)組合的電容器，使得取決于從位線電壓Vbit的輸出端VBO通過位線到存儲(chǔ)單元陣列中被寫入的存儲(chǔ)單元的寫距離，組合電容C的值在寫入距離較長(zhǎng)時(shí)變得較大。
取決于電容器43的電容值CB和對(duì)應(yīng)的地址信號(hào)的位電平(多少位數(shù)來自最低有效位)，確定多個(gè)電容器52m，52m-1，…的實(shí)際的電容值Cm，Cm-1， …。然而，希望能對(duì)于對(duì)應(yīng)于地址信號(hào)的更有效位的電容器設(shè)置較大的電容值。就是說，電容器的電容值最好被設(shè)置為滿足這樣的關(guān)系Cm＞Cm-1＞…因而，在本發(fā)明的調(diào)節(jié)電路中，基于寫入地址能夠把位線電壓Vbit電平預(yù)先設(shè)置為較高的值，以便把被寫入的存儲(chǔ)單元漏極處的實(shí)際電壓值設(shè)置在操作保證范圍內(nèi)，例如在4到5V范圍內(nèi)。
因而，在本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器中，在存儲(chǔ)單元陣列11中所有存儲(chǔ)單元中，由于寫入操作期間漏極電壓的電平能夠設(shè)置在恒定范圍內(nèi)，故能夠降低每一存儲(chǔ)單元中寫入速度的波動(dòng)。
如圖5中所示，調(diào)節(jié)電路32的每一結(jié)點(diǎn)通過晶體管連接到接地VSS，激活信號(hào)ENP的反向信號(hào)ENPB輸入到該晶體管的柵極。當(dāng)調(diào)節(jié)電路32處于非激活狀態(tài)時(shí)，每一晶體管導(dǎo)通；并因而，每一結(jié)點(diǎn)被固定到接地電位。
圖6是用于說明調(diào)節(jié)電路實(shí)際操作的非易失半導(dǎo)體存儲(chǔ)器的示意圖。在這圖中，與圖2到圖5相同的元件以相同的標(biāo)號(hào)標(biāo)記。
圖6的每一電路基本上等同于圖2到圖5中所示的電路。然而，假設(shè)存儲(chǔ)單元陣列11由按位線方向劃分的四個(gè)存儲(chǔ)單元區(qū)61到64構(gòu)成，且參照每一存儲(chǔ)單元區(qū)61到64行地址的有效兩位對(duì)于所有包含的存儲(chǔ)單元相同。
從圖6將可以理解，從位線電壓Vbit的輸出端VBO的寫入距離在存儲(chǔ)單元區(qū)64中變得最長(zhǎng)，并在存儲(chǔ)單元區(qū)61變?yōu)樽疃?。如圖6中所示，對(duì)應(yīng)的行地址的有效兩位Am，Am-1在每一存儲(chǔ)單元區(qū)中以(Am，Am-1)的格式指示。對(duì)應(yīng)于這一指示，行地址的有效兩位Am，Am-1輸入到寫入電路15中的調(diào)節(jié)短路32。
圖6的調(diào)節(jié)電路基本上以圖5的電路結(jié)構(gòu)相同的結(jié)構(gòu)形成。然而，如圖6所示，在電容調(diào)節(jié)部分44中接地CDV和接地VSS之間裝設(shè)晶體管時(shí)，只裝有兩個(gè)電容器52m，52m-1。這是以這樣的方式對(duì)應(yīng)的，即行地址的有效兩位Am，Am-1輸入到調(diào)節(jié)電路32。這里，電容器52m，52m-1的電容Cm，Cm-1至少滿足Cm＞Cm-1的關(guān)系。
將參照?qǐng)D6就以下四種情形說明本發(fā)明的調(diào)節(jié)電路的實(shí)際操作。
(1)當(dāng)存儲(chǔ)單元陣列61中的存儲(chǔ)單元要被寫入時(shí)由于寫入地址的有效兩位分別為Am＝0，Am-1＝0，由公式3位線電壓Vbit，1表示如下(以下稱為公式4)
Vbit，1＝VREF×(1+(CB/CA))。
(2)類似地，當(dāng)存儲(chǔ)單元陣列62中的存儲(chǔ)單元要被寫入時(shí)由于寫入地址的有效兩位分別為Am＝0，Am-1＝1，由公式3位線電壓Vbit，2表示如下(以下稱為公式5)Vbit，2＝VREF×(1+(CB+Cm-1)/CA))。
(3)類似地，當(dāng)存儲(chǔ)單元陣列63中的存儲(chǔ)單元要被寫入時(shí)由于寫入地址的有效兩位分別為Am＝1，Am-1＝0，由公式3位線電壓Vbit，3表示如下(以下稱為公式6)Vbit，3＝VREF×(1+(CB+Cm)/CA))。
(4)類似地，當(dāng)存儲(chǔ)單元陣列64中的存儲(chǔ)單元要被寫入時(shí)由于寫入地址的有效兩位分別為Am＝1，Am-1＝1，由公式3位線電壓Vbit，4表示如下(以下稱為公式7)Vbit，4＝VREF×(1+(CB+Cm-1+Cm)/CA))。
這里，由于如上所述滿足關(guān)系Cm＞Cm-1，從公式4到7在以上情形(1)到(4)的位線電壓之中能夠滿足關(guān)系Vbit，4＞Vbit，3＞Vbit，2＞Vbit，1。
換言之，本發(fā)明的調(diào)節(jié)電路能夠按照被寫入的存儲(chǔ)單元在存儲(chǔ)單元陣列中所屬的區(qū)域，改變位線電壓Vbit的電平，并能夠在從位線電壓Vbit的輸出端VBO經(jīng)過位線的寫入距離較長(zhǎng)的存儲(chǔ)單元區(qū)中設(shè)置較高的位線電壓。更具體來說，當(dāng)存儲(chǔ)單元區(qū)64中的存儲(chǔ)單元要被寫入時(shí)，位線電壓Vbit的電平變得最高，而當(dāng)存儲(chǔ)單元區(qū)61中的存儲(chǔ)單元要被寫入時(shí)，該電平變得最低。
可以通過適當(dāng)設(shè)置電容器42，43，52m，52m-1的電容值CA，CB，Cm，Cm-1設(shè)計(jì)提供給每一存儲(chǔ)單元區(qū)的位線電壓Vbit的實(shí)際值。
因而，在本發(fā)明的調(diào)節(jié)電路中，能夠基于寫入地址將位線電壓Vbit設(shè)置為適當(dāng)?shù)碾娖剑员惆驯粚懭氲拇鎯?chǔ)單元漏極實(shí)際電壓值設(shè)置為在操作保證范圍，例如4到5V的范圍。
因而，在本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器中，由于寫入操作期間的漏極電壓電平能夠在存儲(chǔ)單元陣列11的所有存儲(chǔ)單元中被設(shè)置在恒定范圍，故能夠降低每一存儲(chǔ)單元中寫入速度的波動(dòng)。
圖5和圖6的調(diào)節(jié)電路被構(gòu)造為基于寫入地址改變結(jié)點(diǎn)CDV電壓VCDV，該電壓是電壓標(biāo)記部分45的一個(gè)輸入電壓。然而，該電路還能夠被構(gòu)造為基于寫入地址改變作為另一輸入電壓的基準(zhǔn)電壓VREF。即使在與非易失半導(dǎo)體存儲(chǔ)器的調(diào)節(jié)電路不同的其它電路中也能夠一般地使用這種基準(zhǔn)電壓VREF。因而，當(dāng)基準(zhǔn)電壓VREF被改變時(shí)，必須注意非易失半導(dǎo)體存儲(chǔ)器的設(shè)計(jì)。
此外，在以上實(shí)施例中，對(duì)非易失半導(dǎo)體存儲(chǔ)器(實(shí)際上是快閃存儲(chǔ)器)已經(jīng)作為例子進(jìn)行了說明。然而，本發(fā)明不限于此，并允許應(yīng)用到鐵電存儲(chǔ)器和易失半導(dǎo)體存儲(chǔ)器(諸如DRAM，SRAM)。
在本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器中，取決于存儲(chǔ)單元在存儲(chǔ)單元陣列中的位置基于寫入地址，而提供適當(dāng)電平的位線電壓。因而，由于在寫入操作期間漏極電壓的電平能夠被設(shè)置在恒定范圍，故能夠降低每一存儲(chǔ)單元中寫入速度的波動(dòng)。本發(fā)明對(duì)改進(jìn)非易失半導(dǎo)體存儲(chǔ)器的性能有很大貢獻(xiàn)。
雖然已經(jīng)參照具體的實(shí)施例對(duì)本發(fā)明進(jìn)行了說明，都本發(fā)明的范圍不限于該實(shí)施例，并認(rèn)為包括所附權(quán)利要求中列出的范圍及其等價(jià)物。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，包括存儲(chǔ)單元陣列，包含多個(gè)存儲(chǔ)單元，分布在多個(gè)位線與字線的交叉點(diǎn)并連接到所述位線；以及寫入線路，該線路在寫入操作期間接收地址信號(hào)，并向連接到以所述地址信號(hào)被選擇的存儲(chǔ)單元的位線提供位線電壓，其中所述寫入電路基于所述地址信號(hào)，取決于所述被選擇的存儲(chǔ)單元在所述存儲(chǔ)單元陣列中的位置，改變所述位線電壓的電平。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中取決于從所述位線電壓的輸出端經(jīng)過所述位線到所述被選擇的存儲(chǔ)單元這樣的寫入距離，在寫入距離較長(zhǎng)時(shí)，所述寫入電路把所述位線電壓的電平升高到較高的電平。
3.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中所述寫入電路包括電壓升高電路，用于通過升高所述電源電壓，輸出具有高于電源電壓的電平的升高的電壓；以及調(diào)節(jié)電路，用于輸入所述升高的電壓，并通過把所述升高的電壓調(diào)節(jié)到預(yù)定的電壓電平而輸出所述位線電壓，其中所述調(diào)節(jié)電路接收所述地址信號(hào)，并基于所述地址信號(hào)，取決于所述被選擇的存儲(chǔ)單元的位置，改變所述預(yù)定的電壓電平。
4.根據(jù)權(quán)利要求3的半導(dǎo)體存儲(chǔ)器，其中所述調(diào)節(jié)電路包括第一和第二電容部件，它們依次串聯(lián)在所述位線電壓的輸出結(jié)點(diǎn)與接地之間；電壓比較部分，用于比較所述第一和第二電容部件連接結(jié)點(diǎn)的電壓電平與基準(zhǔn)電壓；及晶體管，裝設(shè)在所述升高電壓的輸入結(jié)點(diǎn)與所述位線電壓的輸出結(jié)點(diǎn)之間，并基于在所述電壓比較部件中的比較結(jié)果被控制接通/斷開狀態(tài)，其中所述調(diào)節(jié)電路基于所述地址信號(hào)改變?cè)谒龅诙娙莶考挟a(chǎn)生的電容值。
5.根據(jù)權(quán)利要求4的半導(dǎo)體存儲(chǔ)器，其中所述第二電容部件包括裝設(shè)在所述連接結(jié)點(diǎn)與所述接地之間的固定電容的電容器；多個(gè)電容器，它們與所述固定電容的電容器并聯(lián)在所述連接結(jié)點(diǎn)與所述接地之間，并對(duì)應(yīng)于所述地址信號(hào)每一位裝設(shè)；以及多個(gè)開關(guān)晶體管，它們裝設(shè)在所述連接結(jié)點(diǎn)與所述多個(gè)電容器之間，并取決于對(duì)應(yīng)的所述地址信號(hào)位的電平被控制接通/斷開狀態(tài)，其中所述調(diào)節(jié)電路基于所述地址信號(hào)，改變來自所述多個(gè)開關(guān)晶體管的接通狀態(tài)的開關(guān)晶體管的組合，并從所述多個(gè)電容器選擇預(yù)定的組合電容器；并從而改變?cè)谒龅诙娙莶考挟a(chǎn)生的電容值。
6.根據(jù)權(quán)利要求5的半導(dǎo)體存儲(chǔ)器，其中在所述地址信號(hào)的對(duì)應(yīng)位為更有效位時(shí)，所述多個(gè)電容器的每一個(gè)電容值較大。
7.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中輸入到所述寫入電路的地址信號(hào)由具有多個(gè)位的地址信號(hào)位的一部分組成，并還由來自最高有效位預(yù)定數(shù)目位組成。
8.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中所述存儲(chǔ)單元陣列由具有塊地址的多個(gè)塊組成，且輸入到所述寫入電路的地址信號(hào)包含塊地址信號(hào)。
9.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器，其中所述存儲(chǔ)單元是具有浮動(dòng)?xùn)艠O的非易失存儲(chǔ)單元，且寫入操作通過所述位線電壓的提供向所述浮動(dòng)?xùn)艠O注入載流子而被執(zhí)行。
全文摘要
本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器的組成為存儲(chǔ)單元陣列，包含分布在多個(gè)位線與字線交叉點(diǎn)處并連接到位線路的多個(gè)存儲(chǔ)單元；以及寫入電路，該電路在寫入操作期間接收地址信號(hào)，并向連接到按址信號(hào)選擇的存儲(chǔ)單元的位線提供位線電壓。寫入電路基于地址信號(hào)，取決于被選擇的存儲(chǔ)單元在存儲(chǔ)單元陣列中的位置，而改變位線電壓的電平。寫入電路基于輸入的寫入地址操作，在從寫入電路的位線電壓輸出端經(jīng)過位線到它本身的寫入距離較長(zhǎng)時(shí)，更多地增加提供給存儲(chǔ)單元的位線電壓的電平，從而降低了存儲(chǔ)單元陣列的每一存儲(chǔ)單元中寫入速度的波動(dòng)。
文檔編號(hào)G11C16/06GK1412778SQ02143519
公開日2003年4月23日 申請(qǐng)日期2002年9月27日 優(yōu)先權(quán)日2001年9月28日
發(fā)明者黑崎一秀 申請(qǐng)人:富士通株式會(huì)社