專利名稱：非易失性半導(dǎo)體存儲(chǔ)器件及其不良補(bǔ)救方法
交叉引用相關(guān)申請(qǐng)本申請(qǐng)基于在先的日本專利申請(qǐng)No.2001-272073(2001年9月7日申請(qǐng))并要求其優(yōu)先權(quán)，其內(nèi)容包含于此。
圖3是表示一例由雙疊層結(jié)構(gòu)的NMOS晶體管構(gòu)成的單元的剖面圖。
在圖中，30是P型襯底，31是N型阱，32是在N阱中形成的P型阱。在N型阱31中，引出阱的電極由N+型的擴(kuò)散層33形成。而在P型阱32中，由N+型的擴(kuò)散層34來(lái)形成NMOS晶體管的源極S和漏極D，由P+型的擴(kuò)散層35形成引出阱的電極。
然后，在襯底30上，在柵極絕緣膜36上通過(guò)第一層的多晶硅層形成浮置柵FG，在其上用絕緣膜37進(jìn)行分離，由第二層的多晶硅層來(lái)形成控制柵CG。
在實(shí)際的半導(dǎo)體存儲(chǔ)器件中，在一個(gè)阱上按矩陣狀配置多個(gè)單元，通過(guò)連接到各行的單元的控制柵CG的多個(gè)行線WL和連接到各行的單元的漏極D的多個(gè)列線BL來(lái)選擇某一個(gè)單元。此外，在所有單元的源極S和N阱31、P阱32上共用連接源極線SL。
這里，對(duì)于單元的操作簡(jiǎn)單地進(jìn)行說(shuō)明。
在擦除數(shù)據(jù)時(shí)，在源極線SL上通過(guò)施加例如10V的電壓，在單元的源極S、N阱31、P阱32上例如施加10V的電壓。此外，通過(guò)在所有行線WL上施加例如-7V的電壓，從而在所有控制柵CG上施加-7V電壓。漏極D成為浮置狀態(tài)。此時(shí)，浮置柵FG中的電子通過(guò)FN隧道發(fā)射到溝道中。在這種狀態(tài)下單元的閾值下降，通常將該擦除狀態(tài)的數(shù)據(jù)稱為“1”。
在寫入數(shù)據(jù)時(shí)，為了選擇要寫入的單元，將多個(gè)行線WL的任意一個(gè)設(shè)定為例如9V，將多個(gè)列線BL的任意一個(gè)電壓例如設(shè)定為5V，將源極線SL電壓設(shè)定為0V。此時(shí)，在被選擇的單元中，通過(guò)熱電子注入向浮置柵FG中注入電子。在該狀態(tài)下單元的閾值升高，通常將該寫入狀態(tài)的數(shù)據(jù)稱為“0”。
在讀出數(shù)據(jù)時(shí)，為了選擇要讀出的單元，將多個(gè)行線WL的任意一個(gè)電壓例如設(shè)定為5V左右，將多個(gè)列線BL的任意一個(gè)設(shè)定為低電壓(例如0.7V左右)，將源極線SL設(shè)定為0V。此時(shí)，在選擇的單元為寫入狀態(tài)(數(shù)據(jù)“0”)時(shí)，單元不導(dǎo)通，所以電流不流動(dòng)。相反，在選擇的單元的數(shù)據(jù)為擦除狀態(tài)(數(shù)據(jù)“1”)時(shí)，單元導(dǎo)通，流動(dòng)例如40μA左右的單元電流。該電流的振幅由讀出放大電路(未圖示)等放大并進(jìn)行讀出。
在以上的操作說(shuō)明中，舉例說(shuō)明了在存儲(chǔ)單元的襯底上施加高電壓進(jìn)行擦除的NOR型的存儲(chǔ)單元，但即使是在源極上施加高電壓來(lái)進(jìn)行擦除形式的存儲(chǔ)單元，也可進(jìn)行同樣的操作控制。
圖4表示一例在半導(dǎo)體晶片上形成的存儲(chǔ)器芯片區(qū)域的排列。圖4還取出1個(gè)芯片區(qū)域進(jìn)行放大表示，表示一例在芯片區(qū)域上形成的焊盤的排列。
在制造半導(dǎo)體存儲(chǔ)器時(shí)，將1片硅晶片40上構(gòu)成存儲(chǔ)器的各層按分步重復(fù)的方法進(jìn)行構(gòu)圖，通常形成幾百～幾千個(gè)芯片(CHIP)區(qū)域41。
在所有芯片區(qū)域41中，通?；煊邪俜种畮椎牟涣计?、即由于構(gòu)成存儲(chǔ)器的各層的加工偏差和灰塵等的影響而不滿足所期望的特性的芯片，所以需要對(duì)所有芯片區(qū)域進(jìn)行芯片選擇。在進(jìn)行這種芯片選擇時(shí)，通常在發(fā)現(xiàn)了不良芯片的情況下，進(jìn)行通過(guò)內(nèi)置的補(bǔ)救部件來(lái)補(bǔ)救而形成良品芯片的處理。
圖5表示現(xiàn)有的包含以列為單位的不良補(bǔ)救的部件的EEPROM的結(jié)構(gòu)示例。
本體單元陣列(MMA)10將本體存儲(chǔ)單元11配置成矩陣狀，通過(guò)行解碼器(RD)12、列解碼器(CD)13和列選擇柵極(CG)14來(lái)選擇本體存儲(chǔ)單元。
補(bǔ)救單元陣列(RAM)15沿列方向配置形成補(bǔ)救存儲(chǔ)單元16，在本體單元陣列11中有不良存儲(chǔ)單元的時(shí)，通過(guò)行解碼器12、補(bǔ)救列解碼器和補(bǔ)救列選擇柵極(RCG)17選擇補(bǔ)救存儲(chǔ)單元16，可將本體存儲(chǔ)單元11的不良存儲(chǔ)單元置換(補(bǔ)救)為補(bǔ)救存儲(chǔ)單元1。
本體單元陣列10的讀出操作通過(guò)列選擇柵極14選擇的j條數(shù)據(jù)線(DLj)18將選擇的本體存儲(chǔ)單元的數(shù)據(jù)連接到j(luò)個(gè)讀出放大器(SAj)19，將讀出數(shù)據(jù)SAOj輸出。
補(bǔ)救單元陣列15的讀出操作通過(guò)補(bǔ)救列選擇柵極17選擇的k條數(shù)據(jù)線(RDLk)20，將選擇的補(bǔ)救存儲(chǔ)單元16的數(shù)據(jù)連接到k個(gè)補(bǔ)救讀出放大器(RSAk)21，將讀出數(shù)據(jù)RSAOk輸出。
由補(bǔ)救地址存儲(chǔ)電路(RDFUSE)22、補(bǔ)救地址鎖存電路(RDLAT)23、不良地址檢測(cè)電路(RDHIT)24構(gòu)成1組補(bǔ)救電路，通常設(shè)置多組補(bǔ)救電路。
上述補(bǔ)救地址存儲(chǔ)電路22例如包含與上述存儲(chǔ)單元11和補(bǔ)救存儲(chǔ)單元16相同結(jié)構(gòu)的存儲(chǔ)元件，從地址緩沖器(ADBF)25接收地址信號(hào)RDADi，通過(guò)寫入控制信號(hào)RDPRG進(jìn)行控制來(lái)存儲(chǔ)補(bǔ)救地址(不良地址)。上述補(bǔ)救地址鎖存電路23在電源接通等時(shí)將上述補(bǔ)救地址鎖存。此外，作為上述補(bǔ)救地址存儲(chǔ)電路22的存儲(chǔ)元件，有使用金屬熔絲元件和專用存儲(chǔ)單元的情況。
上述不良地址檢測(cè)電路24比較上述補(bǔ)救地址鎖存電路23的輸出RDi和來(lái)自地址緩沖器25的輸出RDADi，其結(jié)果，在檢測(cè)出不良地址輸入的情況下，列比特信號(hào)HITCOL為“H”，輸出指定補(bǔ)救讀出放大器21的置換信息信號(hào)HITIO。
輸出多路復(fù)用器(MUX)26接收列比特信號(hào)HITCOL和置換信息信號(hào)HITIO，將讀出放大器19的輸出SAOj置換為規(guī)定的補(bǔ)救讀出放大器21的輸出RSAO，并作為DSj輸出。該DSj經(jīng)輸出緩沖器(未圖示)輸出到外部端子，從而對(duì)不良地址進(jìn)行以列為單位的補(bǔ)救。
下面，說(shuō)明圖4所示的晶片上的存儲(chǔ)芯片區(qū)域的不良補(bǔ)救方法。
在進(jìn)行芯片選擇時(shí)，對(duì)于芯片區(qū)域41上的所有存儲(chǔ)單元，需要進(jìn)行寫入、擦除、讀出的測(cè)試，該測(cè)試所需的時(shí)間使存儲(chǔ)器的制造成本增加。因此，采用縮短存儲(chǔ)器測(cè)試時(shí)間的各種方法，作為其方法之一，將硅晶片40上的相鄰的多個(gè)芯片區(qū)域41作為一個(gè)單位(UNIT)同時(shí)進(jìn)行測(cè)試。
在進(jìn)行選擇測(cè)試時(shí)，在芯片區(qū)域41的多個(gè)焊盤PAD上使選擇測(cè)試器(未圖示)的多個(gè)針(探針)同時(shí)接觸的狀態(tài)下進(jìn)行各種測(cè)試。此時(shí)，一個(gè)單位的多個(gè)芯片區(qū)域41同時(shí)接觸針，從良品選擇測(cè)試器向各芯片區(qū)域41的對(duì)應(yīng)的焊盤PAD同時(shí)傳送信號(hào)，將一個(gè)單位的多個(gè)芯片區(qū)域41并聯(lián)來(lái)進(jìn)行測(cè)試。
還有，在選擇測(cè)試器中，通過(guò)控制連接/斷開(kāi)的繼電器電路(未圖示)將測(cè)試器本體和測(cè)試器探針相連，在不良補(bǔ)救之前判斷為不良的芯片區(qū)域41通過(guò)所述繼電器電路處于斷路狀態(tài)，不進(jìn)行其后的測(cè)試，同時(shí)排除不良芯片造成的不良影響(電壓下降等)。
但是，在這種選擇測(cè)試中，由于同時(shí)測(cè)試多個(gè)芯片區(qū)域41，在進(jìn)行不良補(bǔ)救時(shí)，存在不良地址的寫入時(shí)間長(zhǎng)，測(cè)試時(shí)間長(zhǎng)的問(wèn)題。
即，通常要補(bǔ)救的不良地址在每個(gè)芯片中有所不同，所以通過(guò)控制選擇測(cè)試器的繼電器電路，從而對(duì)每個(gè)芯片進(jìn)行不良地址的寫入。此時(shí)，每次切換繼電器電路需要10毫秒(ms)左右的置位時(shí)間。
此外，在芯片區(qū)域41中，通常包含幾十個(gè)～幾百組左右的補(bǔ)救電路RDCIR。在各芯片區(qū)域中例如包含100個(gè)RDCIR，在對(duì)補(bǔ)救電路RDCIR的補(bǔ)救地址存儲(chǔ)電路RDFUSE寫入不良地址時(shí)，需要10ms×100個(gè)＝1s左右的時(shí)間。此外，作為各地址的寫入時(shí)間，分別需要例如100μs左右的時(shí)間。
如上所述，在一個(gè)單位的多個(gè)芯片區(qū)域41中同時(shí)接觸探針的狀態(tài)下向各芯片區(qū)域41同時(shí)傳送信號(hào)的測(cè)試方法，不能對(duì)各個(gè)芯片區(qū)域41進(jìn)行單獨(dú)的測(cè)試，在不良地址的寫入等這樣的需要在各芯片區(qū)域41中進(jìn)行不同控制的情況下，不能進(jìn)行同時(shí)測(cè)定。
再有，為了對(duì)各個(gè)芯片區(qū)域41進(jìn)行單獨(dú)的測(cè)試，可以通過(guò)形成將上述繼電器電路僅連接到1個(gè)芯片區(qū)域41來(lái)進(jìn)行，但這不僅增加測(cè)試時(shí)間，而且需要進(jìn)行測(cè)試器的改造和購(gòu)買，使制造成本提高。
如上所述，現(xiàn)有的EEPROM在晶片狀態(tài)下同時(shí)測(cè)定用于不良補(bǔ)救的多個(gè)芯片區(qū)域時(shí)，存在用于進(jìn)行不良補(bǔ)救的不良地址的寫入時(shí)間長(zhǎng)，測(cè)試時(shí)間長(zhǎng)，制造成本升高的問(wèn)題。
按照本發(fā)明的第二方案，提供一種非易失性半導(dǎo)體存儲(chǔ)器件，它包括存儲(chǔ)單元陣列，包括以矩陣形式排列的多個(gè)可電重寫的MOS型存儲(chǔ)單元，根據(jù)輸入地址來(lái)選擇該存儲(chǔ)單元；第一存儲(chǔ)部件，可由第一寫入控制信號(hào)來(lái)控制寫入，它存儲(chǔ)外部輸入的規(guī)定代碼；第一比較器，對(duì)測(cè)試模式中外部輸入的所選代碼和存儲(chǔ)在第一存儲(chǔ)部件中的規(guī)定代碼進(jìn)行比較，當(dāng)所選代碼與規(guī)定代碼一致時(shí)產(chǎn)生激活信號(hào)；鎖存電路，由第一比較器產(chǎn)生的激活信號(hào)進(jìn)行激活，以暫時(shí)鎖存各芯片區(qū)域的數(shù)據(jù)；和第二存儲(chǔ)部件，可由第二寫入控制信號(hào)來(lái)控制寫入，它存儲(chǔ)鎖存電路鎖存的各芯片區(qū)域的所述數(shù)據(jù)。
圖2表示

圖1所示的EEPROM的不良補(bǔ)救方法的一例流程圖。
圖3表示雙疊層?xùn)沤Y(jié)構(gòu)的NMOS晶體管構(gòu)成的單元的一例剖面圖。
圖4表示半導(dǎo)體晶片上形成的存儲(chǔ)芯片區(qū)域的排列的一例和取出放大1個(gè)芯片區(qū)域時(shí)的焊盤配置的一例的圖。
圖5表示現(xiàn)有的包含以列為單位進(jìn)行不良補(bǔ)救的部件的EEPROM的結(jié)構(gòu)示例的方框圖。
圖1是表示取出本發(fā)明實(shí)施例的EEPROM的一部分的方框圖。
圖1所示的EEPROM的結(jié)構(gòu)與參照?qǐng)D5的上述EEPROM的結(jié)構(gòu)相比，不同點(diǎn)在于附加有(1)芯片號(hào)碼存儲(chǔ)電路(IDFUSE)1、(2)芯片號(hào)碼鎖存電路(IDLAT)2、(3)芯片號(hào)碼比較電路(IDHIT)3、(4)地址鎖存控制器(LATCNT)4、(5)不良地址鎖存電路(ADLAT)5，其他部分與圖5相同，所以附以相同的標(biāo)號(hào)。
在圖1所示的EEPROM中，第一存儲(chǔ)單元陣列的本體單元陣列(MMA)10將可進(jìn)行數(shù)據(jù)電重寫的MOS結(jié)構(gòu)的本體存儲(chǔ)單元陣列11配置成矩陣狀。通過(guò)對(duì)輸入地址進(jìn)行解碼的行解碼器(RD)12和列解碼器(CD)13及列選擇柵極(CG)14來(lái)選擇該存儲(chǔ)單元陣列11。同時(shí)，選擇出的本體存儲(chǔ)單元陣列11的數(shù)據(jù)通過(guò)j條數(shù)據(jù)線(DLj)18連接到j(luò)個(gè)讀出放大器(SAj)19，以字為單位或以頁(yè)面為單位讀出，并將數(shù)據(jù)SAOj輸出。
上述行解碼器12和列解碼器13由從外部端子輸入地址信號(hào)的地址緩沖器(ADBF)25供給地址信號(hào)。
第二存儲(chǔ)單元陣列的補(bǔ)救單元陣列(RMA)15將可進(jìn)行數(shù)據(jù)電重寫的MOS結(jié)構(gòu)的補(bǔ)救存儲(chǔ)單元16沿行或列中至少一個(gè)方向(在本例中為列方向)配置k個(gè)。在本例中，當(dāng)本體存儲(chǔ)單元11中存在不良時(shí)，為了以列為單位進(jìn)行本體存儲(chǔ)單元11的置換(補(bǔ)救)，根據(jù)本體存儲(chǔ)單元11的不良地址(補(bǔ)救地址)，由行解碼器12、補(bǔ)救列解碼器(未圖示)和補(bǔ)救列選擇柵極(RCG)17來(lái)選擇補(bǔ)救存儲(chǔ)單元16。選擇出的補(bǔ)救存儲(chǔ)單元16的數(shù)據(jù)通過(guò)補(bǔ)救單元讀出數(shù)據(jù)線(RDLk)20連接到補(bǔ)救讀出放大器(RSAk)21，從而輸出讀出數(shù)據(jù)RSAO。
在本例中，作為測(cè)試時(shí)存儲(chǔ)分配給另一芯片的從外部輸入的指定代碼(在本例中為芯片號(hào)碼)的第一存儲(chǔ)部件，設(shè)置有通過(guò)第一寫入控制信號(hào)進(jìn)行寫入控制并存儲(chǔ)芯片號(hào)碼的芯片號(hào)碼存儲(chǔ)電路(IDFUSE)1。而且，可按照需要來(lái)設(shè)置將存儲(chǔ)在該芯片號(hào)碼存儲(chǔ)電路1中的芯片號(hào)碼進(jìn)行鎖存的芯片號(hào)碼鎖存電路(IDLAT)2。
而且，作為通過(guò)一致檢測(cè)來(lái)生成激活信號(hào)的第一比較部件，設(shè)置有芯片號(hào)碼比較電路(IDHIT)3，在測(cè)試時(shí)比較從外部經(jīng)外部輸入電路(未圖示)輸入的選擇代碼和存儲(chǔ)在所述芯片號(hào)碼存儲(chǔ)電路1中的(鎖存于芯片號(hào)碼鎖存電路2)芯片號(hào)碼。
而且，設(shè)置有地址鎖存控制電路(LATCNT)4，該電路根據(jù)上述激活信號(hào)進(jìn)行激活控制，將從啟動(dòng)脈沖輸入用外部端子LATPAD輸入的啟動(dòng)脈沖作為鎖存脈沖輸出。
而且，設(shè)置不良地址鎖存電路(ADLAT)5，該電路在測(cè)試時(shí)，在上述本體存儲(chǔ)單元11中發(fā)生不良的情況下，通過(guò)上述鎖存脈沖暫時(shí)鎖存地址緩沖器25的輸出(不良地址)。
而且，測(cè)試時(shí)作為通過(guò)第二寫入控制信號(hào)RDPRG進(jìn)行寫入控制，存儲(chǔ)不良地址鎖存電路5的輸出RDADi(不良地址、補(bǔ)救地址)的第二存儲(chǔ)部件，設(shè)置有補(bǔ)救地址存儲(chǔ)電路(RDFUSE)22和鎖存補(bǔ)救地址的補(bǔ)救地址鎖存電路(RDLAT)23。該補(bǔ)救地址存儲(chǔ)電路22例如包含與本體存儲(chǔ)單元11和補(bǔ)救存儲(chǔ)單元16相同結(jié)構(gòu)的存儲(chǔ)元件。
而且，作為比較補(bǔ)救地址鎖存電路23中存儲(chǔ)的補(bǔ)救地址RDi和地址緩沖器25的輸出(輸入地址)的第二比較部件，設(shè)置有不良地址檢測(cè)電路(RDHIT)24。該不良地址檢測(cè)電路24通過(guò)一致檢測(cè)，作為置換控制信號(hào)，激活列比特信號(hào)HITCOL(“H”)，同時(shí)生成指定要置換的讀出放大器19的置換信息信號(hào)HITIO。
作為根據(jù)置換控制信號(hào)將本體單元陣列10的輸出置換為補(bǔ)救單元陣列15的輸出的部件，設(shè)置有輸出多路復(fù)用器(MUX)26。該輸出多路復(fù)用器26接收列比特信號(hào)HITCOL和置換信息信號(hào)HITIO，將讀出放大器19的輸出SAOj置換為規(guī)定的補(bǔ)救讀出放大器21的輸出RSAOk，并作為DSj輸出。該DSj經(jīng)輸出緩沖器(未圖示)輸出到外部端子，從而對(duì)不良地址進(jìn)行以列為單位的補(bǔ)救。
由上述補(bǔ)救地址存儲(chǔ)電路22、補(bǔ)救地址鎖存電路23及不良地址檢測(cè)電路24構(gòu)成一組補(bǔ)救電路，通常設(shè)置多組補(bǔ)救電路。
圖2表示的是圖1所示的EEPROM的不良補(bǔ)救方法的一例流程圖。
首先，在選擇測(cè)試開(kāi)始時(shí)，對(duì)作為同時(shí)測(cè)定的對(duì)象的多個(gè)芯片區(qū)域41分配固有號(hào)碼(芯片號(hào)碼)IDINi，將該芯片號(hào)碼IDINi寫入芯片號(hào)碼存儲(chǔ)電路1中，鎖存于芯片號(hào)碼鎖存電路2。
由此，在測(cè)試中，從外部端子輸入選擇號(hào)碼(芯片代碼IDCDi)，僅對(duì)于與內(nèi)部存儲(chǔ)的芯片號(hào)碼一致的芯片，可進(jìn)行以芯片區(qū)域41為單位的控制。
即，對(duì)于作為同時(shí)測(cè)定對(duì)象的多個(gè)芯片區(qū)域41進(jìn)行選擇測(cè)試，在檢測(cè)出不良的情況下，從外部端子例如依次輸入該不良單元的不良地址和選擇號(hào)碼IDCDi，由芯片號(hào)碼比較電路3比較該選擇號(hào)碼IDCDi和預(yù)先寫入的芯片號(hào)碼IDINi。
在該比較結(jié)果一致的芯片區(qū)域41中，芯片號(hào)碼比較電路3的輸出信號(hào)HITCHIP為激活狀態(tài)“H”，地址鎖存控制電路4被激活。相反，在比較結(jié)果不一致的芯片區(qū)域41中，所述HITCHIP為非激活狀態(tài)“L”，地址鎖存控制電路4未被激活。
此時(shí)，如果從鎖存脈沖輸入用外部端子LATPAD輸入啟動(dòng)脈沖，則在激活的區(qū)域41中，根據(jù)地址鎖存控制電路4的輸出信號(hào)將不良地址鎖存在不良地址鎖存電路5中。
通過(guò)對(duì)作為同時(shí)測(cè)定對(duì)象的多個(gè)芯片區(qū)域41依次改變選擇號(hào)碼IDCDi來(lái)依次執(zhí)行上述操作，從而依次鎖存各芯片區(qū)域41的不良地址。然后，通過(guò)寫入激活信號(hào)RIPRG而成批啟動(dòng)補(bǔ)救電路，可以成批進(jìn)行寫入操作。此外，當(dāng)芯片區(qū)域41中存在多個(gè)不良地址時(shí)，重復(fù)進(jìn)行與上述相同的操作。
按上述要領(lǐng)，例如在同時(shí)測(cè)定64個(gè)芯片區(qū)域的情況下，各不良地址的鎖存為500ns，補(bǔ)救地址存儲(chǔ)電路22的寫入為100μs，對(duì)100個(gè)地址進(jìn)行寫入的情況下，平均1個(gè)可以按(0.5μs×64+100μs)÷64×100＝206.25μs的寫入時(shí)間進(jìn)行寫入。
即，根據(jù)上述實(shí)施例的EEPROM，在晶片狀態(tài)下，為了進(jìn)行不良補(bǔ)救同時(shí)測(cè)定多個(gè)芯片區(qū)域41時(shí)，通過(guò)在各芯片區(qū)域41中分配芯片號(hào)碼IDINi，可進(jìn)行芯片區(qū)域41單位的單獨(dú)控制。因此，例如在以芯片區(qū)域41為單位進(jìn)行多個(gè)不同的不良地址的寫入情況下，不必進(jìn)行一個(gè)芯片一個(gè)芯片的寫入，可進(jìn)行成批寫入，所以可極大地縮短測(cè)試時(shí)間，可以抑制制造成本的增加。
再有，在上述實(shí)施例的EEPROM中，雖然對(duì)作為同時(shí)測(cè)定對(duì)象的多個(gè)芯片區(qū)域進(jìn)行每個(gè)芯片區(qū)域的不良地址的成批寫入，但為了決定每個(gè)芯片的固有數(shù)據(jù)、例如輸出比特?cái)?shù)的規(guī)格(×8、×16等)，將應(yīng)寫入的數(shù)據(jù)鎖存在每個(gè)芯片區(qū)域中，即使進(jìn)行成批寫入也可以。
還有，在上述實(shí)施例的EEPROM中，雖然對(duì)作為同時(shí)測(cè)定對(duì)象的多個(gè)芯片區(qū)域進(jìn)行成批寫入，但根據(jù)需要，也可以將多個(gè)芯片區(qū)域分成多個(gè)組，以組為單位來(lái)進(jìn)行寫入。
另外，在上述實(shí)施例的EEPROM中，補(bǔ)救地址存儲(chǔ)電路22通過(guò)使用與本體存儲(chǔ)單元11相同結(jié)構(gòu)的存儲(chǔ)元件，可以再次存儲(chǔ)補(bǔ)救地址，在要變更補(bǔ)救地址的情況下是有效的。同樣，通過(guò)在芯片號(hào)碼存儲(chǔ)電路1中使用與本體存儲(chǔ)單元11相同結(jié)構(gòu)的存儲(chǔ)元件，可以再次存儲(chǔ)芯片號(hào)碼，在重復(fù)進(jìn)行多次測(cè)試的情況下是有效的。
此外，本發(fā)明不限于上述實(shí)施例的EEPROM，一般可適用于非易失性半導(dǎo)體存儲(chǔ)器件。
根據(jù)上述的本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件及其不良補(bǔ)救方法，在晶片狀態(tài)下為進(jìn)行不良補(bǔ)救而同時(shí)測(cè)定多個(gè)芯片區(qū)域時(shí)，可以縮短用于進(jìn)行不良補(bǔ)救的不良地址的寫入時(shí)間并可以縮短測(cè)試時(shí)間，可以抑制制造成本的增加。
權(quán)利要求
1.非易失性半導(dǎo)體存儲(chǔ)器件，包括第一存儲(chǔ)單元陣列，包括以矩陣形式排列的多個(gè)可電重寫的MOS型存儲(chǔ)單元，該多個(gè)存儲(chǔ)單元可根據(jù)輸入地址來(lái)選擇；第二存儲(chǔ)單元陣列，包括至少以矩陣的行或列形式排列的多個(gè)可電重寫數(shù)據(jù)的MOS型冗余存儲(chǔ)單元，該多個(gè)冗余存儲(chǔ)單元可根據(jù)冗余地址來(lái)選擇；第一存儲(chǔ)部件，在測(cè)試模式中可由第一寫入控制信號(hào)來(lái)控制寫入，它存儲(chǔ)外部輸入的規(guī)定代碼；第一比較器，對(duì)測(cè)試模式中外部輸入的所選代碼和存儲(chǔ)在第一存儲(chǔ)部件中的規(guī)定代碼進(jìn)行比較，當(dāng)所選代碼與規(guī)定代碼一致時(shí)產(chǎn)生激活信號(hào)；由第一比較器產(chǎn)生的激活信號(hào)進(jìn)行激活的不良地址鎖存電路，當(dāng)在測(cè)試模式中在第一存儲(chǔ)單元陣列中產(chǎn)生不良時(shí)，由鎖存控制信號(hào)來(lái)控制不良地址鎖存電路，暫時(shí)鎖存對(duì)應(yīng)于該不良的不良地址；第二存儲(chǔ)部件，在測(cè)試模式中可由第二寫入控制信號(hào)來(lái)控制寫入，它存儲(chǔ)鎖存電路鎖存的不良地址；第二比較器，對(duì)輸入地址與第二存儲(chǔ)部件中存儲(chǔ)的不良地址進(jìn)行比較，當(dāng)輸入地址與不良地址一致時(shí)產(chǎn)生置換控制信號(hào)；和置換電路，受置換控制信號(hào)控制，用第二存儲(chǔ)單元陣列的輸出來(lái)置換第一存儲(chǔ)單元陣列的輸出。
2.如權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，還包括地址緩沖器，接收外部輸入的輸入地址和將輸入地址提供給不良地址鎖存電路和第二比較器；和控制電路，用于接收第一比較器和鎖存控制電路產(chǎn)生的激活信號(hào)來(lái)控制不良地址鎖存電路。
3.如權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中，提供多組第二存儲(chǔ)部件、第二比較器和置換電路。
4.如權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中，第一存儲(chǔ)部件包括其內(nèi)可重新存儲(chǔ)規(guī)定代碼的存儲(chǔ)元件。
5.如權(quán)利要求1-4之一的非易失性半導(dǎo)體存儲(chǔ)器件，其中，第二存儲(chǔ)部件包括具有與存儲(chǔ)單元陣列的存儲(chǔ)單元結(jié)構(gòu)相同的存儲(chǔ)元件。
6.在如權(quán)利要求1所限定的非易失性半導(dǎo)體存儲(chǔ)器件中補(bǔ)救不良的方法，該方法包括當(dāng)在多個(gè)半導(dǎo)體襯底的芯片區(qū)域上提供多個(gè)非易失性半導(dǎo)體存儲(chǔ)器件，和對(duì)將要同時(shí)進(jìn)行測(cè)試的這些芯片區(qū)域上的非易失性半導(dǎo)體存儲(chǔ)器件進(jìn)行同時(shí)測(cè)試(collective-test)以檢測(cè)和補(bǔ)救不良時(shí)，在同時(shí)測(cè)試開(kāi)始之前，對(duì)應(yīng)于所述這些芯片區(qū)域來(lái)分配規(guī)定的代碼。
7.如權(quán)利要求6所述的在所非易失性半導(dǎo)體存儲(chǔ)器件中補(bǔ)救不良的方法，其中，在將所選代碼連續(xù)分配給芯片區(qū)域的所述區(qū)域時(shí)，在將規(guī)定代碼分配給與所選地址一致的區(qū)域的芯片區(qū)域中的地址鎖存電路中，存儲(chǔ)不良地址，和按照第二寫入控制信號(hào)，在芯片區(qū)域的第二存儲(chǔ)部件中同時(shí)寫入不良地址。
8.一種非易失性半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元陣列，包括以矩陣形式排列的多個(gè)可電重寫的MOS型存儲(chǔ)單元，該存儲(chǔ)單元可根據(jù)輸入地址來(lái)選擇；第一存儲(chǔ)部件，可由第一寫入控制信號(hào)來(lái)控制寫入，它存儲(chǔ)外部輸入的規(guī)定代碼；第一比較器，對(duì)測(cè)試模式中外部輸入的所選代碼和存儲(chǔ)在第一存儲(chǔ)部件中的規(guī)定代碼進(jìn)行比較，當(dāng)所選代碼與規(guī)定代碼一致時(shí)產(chǎn)生激活信號(hào)；鎖存電路，由第一比較器產(chǎn)生的激活信號(hào)進(jìn)行激活，以暫時(shí)鎖存各芯片區(qū)域的數(shù)據(jù)；和第二存儲(chǔ)部件，可由第二寫入控制信號(hào)來(lái)控制寫入，它存儲(chǔ)鎖存電路鎖存的各芯片區(qū)域的所述數(shù)據(jù)。
9.如權(quán)利要求8的非易失性半導(dǎo)體存儲(chǔ)器件，其中，各芯片區(qū)域的所述數(shù)據(jù)是用于確定輸出位的數(shù)量的數(shù)據(jù)。
全文摘要
披露一種非易失性半導(dǎo)體存儲(chǔ)器件，它包括具有可電重寫的存儲(chǔ)單元的第一存儲(chǔ)單元陣列；具有可電重寫數(shù)據(jù)的冗余存儲(chǔ)單元的第二存儲(chǔ)單元陣列；可存儲(chǔ)規(guī)定代碼的第一存儲(chǔ)部件；對(duì)所選代碼與規(guī)定代碼進(jìn)行比較以產(chǎn)生激活信號(hào)的第一比較器；不良地址鎖存電路，由激活信號(hào)進(jìn)行激活和可被控制以暫時(shí)鎖存對(duì)應(yīng)于不良的不良地址；存儲(chǔ)不良地址鎖存電路鎖存的不良地址的第二存儲(chǔ)部件；第二比較器，對(duì)輸入地址與不良地址進(jìn)行比較，當(dāng)輸入地址與不良地址一致時(shí)產(chǎn)生置換控制信號(hào)；和置換電路，用第二存儲(chǔ)單元陣列的輸出來(lái)置換第一存儲(chǔ)單元陣列的輸出。
文檔編號(hào)G11C16/06GK1405890SQ02141618
公開(kāi)日2003年3月26日 申請(qǐng)日期2002年9月6日 優(yōu)先權(quán)日2001年9月7日
發(fā)明者田浦忠行, 渥美滋, 丹沢徹 申請(qǐng)人:株式會(huì)社東芝