專利名稱：非易失性半導(dǎo)體存儲(chǔ)器件及其制造方法和操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器件、其制造方法及其操作方法。具體地，本發(fā)明涉及具有浮柵并且可以電重寫的非易失性半導(dǎo)體存儲(chǔ)器件、其制造方法及其操作方法。
背景技術(shù)：
本專利申請(qǐng)涉及于2001年8月31日提交的申請(qǐng)?zhí)枮?001-264158的日本專利申請(qǐng)，根據(jù)35USC§119要求其優(yōu)先權(quán)，其專利公開物全部引用以供參考。
作為現(xiàn)有的技術(shù)，如圖1A和圖1B所示的一種構(gòu)造(單個(gè)源與漏的構(gòu)造)是已知的。圖中，參考數(shù)字1、2A、2B、4、5、7A、BL和WL分別標(biāo)出半導(dǎo)體襯底、漏擴(kuò)散區(qū)、源擴(kuò)散區(qū)、浮柵、用于元件隔離的氧化膜、控制柵引線、位線和字線。在此構(gòu)造中，因?yàn)閷?duì)于溝道長(zhǎng)度方向鄰近的單元中的每個(gè)單元都必須有一對(duì)雜質(zhì)區(qū)，則存在著存儲(chǔ)單元面積變大的問(wèn)題。
鑒于上述問(wèn)題，已經(jīng)提出使用虛地陣列結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)器，稱作ACT(非對(duì)稱無(wú)接觸晶體管)(Asymmetrical contactlessTransistor)型快速存儲(chǔ)器(美國(guó)專利No.5,877,054)。這種存儲(chǔ)器的截面圖和陣列結(jié)構(gòu)示于圖2A和圖2B。
ACT型存儲(chǔ)單元具有n溝道晶體管結(jié)構(gòu)，它包括輕摻雜的源擴(kuò)散區(qū)2B1和2B2、重?fù)诫s的漏擴(kuò)散區(qū)2A1和2A2，浮柵4、以及在浮柵4上用作字線的控制柵引線7A。如圖2B的構(gòu)造圖所示，這種陣列造構(gòu)采取了虛地結(jié)構(gòu)，其中源擴(kuò)散區(qū)2B1和漏擴(kuò)散區(qū)2A1有一個(gè)共同共享的雜質(zhì)擴(kuò)散區(qū)域。在源和漏擴(kuò)散區(qū)中雜質(zhì)濃度的非對(duì)稱分布允許有一個(gè)簡(jiǎn)單的虛地結(jié)構(gòu)，在此結(jié)構(gòu)中，在寫操作和擦除操作時(shí)都可利用FN隧道現(xiàn)象。而且，由于硼離子注入，存儲(chǔ)單元僅借助PN隔離在相鄰的字線之間是元件隔離的，勿需場(chǎng)氧化膜。也就是說(shuō)，存儲(chǔ)單元可適于更高的集成度。圖中，參考數(shù)字6標(biāo)示ONO疊積膜。
然后，將示出ACT型存儲(chǔ)單元的工作原理。在寫操作時(shí)，首先，由于在漏側(cè)的FN隧道現(xiàn)象，電子從浮柵被抽取出來(lái)，并進(jìn)入到漏擴(kuò)散區(qū)，因此閾值電壓變低。例如，對(duì)一選定單元進(jìn)行寫操作，就把分別為-12V和+4V的電壓加在選定的控制柵引線和漏擴(kuò)散區(qū)上，由此閾值電壓被降到1V至2V之間。此時(shí)，加在非選定鄰近單元的n-源擴(kuò)散區(qū)側(cè)上的隧道氧化膜上的電場(chǎng)變得比加在n+區(qū)漏擴(kuò)散區(qū)側(cè)上的隧道氧化膜上的電場(chǎng)要小。這是因?yàn)?，在緊靠具有n-導(dǎo)電性的源擴(kuò)散區(qū)側(cè)上的隧道氧化膜的下面，有耗盡層。因此，不會(huì)對(duì)在同一控制柵引線上的鄰近非選定單元進(jìn)行寫操作。這就是為什么可以利用FN隧道現(xiàn)象進(jìn)行寫操作并可以實(shí)現(xiàn)虛地結(jié)構(gòu)的原因。
在擦除操作時(shí)，當(dāng)分別為+10V和-8V的電壓加到選定的控制柵引線和一個(gè)半導(dǎo)體襯底/雜質(zhì)擴(kuò)散層上，由于溝道區(qū)的FN隧道現(xiàn)象，電子從半導(dǎo)體襯底注入到浮柵上，并由此閾值電壓升高到4V或更高。擦除操作可針對(duì)每個(gè)塊或每個(gè)控制柵引線進(jìn)行。
在讀操作時(shí)，控制柵引線電壓、漏電壓和源電壓分別置為+3V、+1V和0V，并根據(jù)單元電流是否流動(dòng)確定選定單元是處于寫狀態(tài)還是處于擦除狀態(tài)。
在圖2A和圖2B中，因?yàn)橛捎诜菍?duì)稱源和漏結(jié)構(gòu)，位線中的雜質(zhì)濃度必需分為n-區(qū)和n+區(qū)，因此與單一源和漏的構(gòu)造相比存在制造困難。
在寫操作過(guò)程中，當(dāng)電子從浮柵抽取出來(lái)，并借助FN隧道現(xiàn)象進(jìn)入漏擴(kuò)散區(qū)側(cè)時(shí)，由于帶間隧道現(xiàn)象，會(huì)產(chǎn)生電子-空穴對(duì)。隨后，流入半導(dǎo)體襯底的那部分空穴，在被耗盡層加速并獲得大的能量后，受電場(chǎng)(浮柵的負(fù)電勢(shì))沿縱向方向牽引，最后被隧道氧化膜俘獲。由于這種俘獲，隧道氧化膜變壞，并且由此耐用性及數(shù)據(jù)存儲(chǔ)特性的可靠性變壞。因此，在高速寫操作時(shí)還存在問(wèn)題，不能保持高可靠性。
而且，因?yàn)樽x特性顯著受到沿橫向透過(guò)鄰近單元的漏電流的影響，很難獲得嚴(yán)格的閾值分布，也就是說(shuō)多值存儲(chǔ)較困難，這是存在的另一個(gè)問(wèn)題。
另外，作為另一種非易失性半導(dǎo)體存儲(chǔ)器件，提出了一種構(gòu)造，如圖3A和圖3B所示，作為字線的控制柵被分為兩個(gè)并平行置于浮柵上(相應(yīng)于圖中的7A1和7A2)，(日本未審查的專利公開號(hào)HEI7(1995)-312394)。然而，由于兩個(gè)控制柵平行置于浮柵上，兩者間置有第二柵絕緣膜，存在單元面積變大的問(wèn)題，導(dǎo)致實(shí)現(xiàn)高集成度的困難。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供一種非易失性半導(dǎo)體存儲(chǔ)器件，它包括在半導(dǎo)體襯底表面層上形成的一個(gè)漏擴(kuò)散區(qū)和一個(gè)源擴(kuò)散區(qū)；在源擴(kuò)散區(qū)和漏擴(kuò)散區(qū)之間形成的第一絕緣膜；在第一絕緣膜上形成的浮柵；在浮柵上形成的第二絕緣膜；在第二絕緣膜上形成的第一控制柵；在第一控制柵及其一側(cè)壁和浮柵側(cè)壁上形成的第三絕緣膜；以及在第一控制柵上形成的第二控制柵，并有第三絕緣膜位于其間。
另外，根據(jù)本發(fā)明，提供一種制造非易失性半導(dǎo)體存儲(chǔ)器件的方法，包括單元的形成，單元的形成包括以下的步驟(a)在半導(dǎo)體襯底上依此次序疊積第一絕緣膜和第一導(dǎo)體膜，并通過(guò)處理此第一導(dǎo)體膜形成浮柵；(b)在浮柵上依此次序疊積第二絕緣膜和第二導(dǎo)體膜，并通過(guò)處理此第二導(dǎo)體膜形成第一控制柵；(c)用第一控制柵作為掩模，在半導(dǎo)體襯底的表面層中注入雜質(zhì)，從而形成漏擴(kuò)散區(qū)和源擴(kuò)散區(qū)；(d)在第一控制柵及其一側(cè)壁上和浮柵的側(cè)壁上形成第三絕緣膜；(e)在第三絕緣膜上疊積第三導(dǎo)體膜，并通過(guò)處理此第三導(dǎo)體膜，在第一控制柵上形成第二控制柵，并有第三絕緣膜位于其間。
再者，根據(jù)本發(fā)明，提供一種對(duì)非易失性半導(dǎo)體存儲(chǔ)器件進(jìn)行操作的方法，該器件包括沿著溝道長(zhǎng)度方向和溝道寬度方向的多個(gè)單元，其中沿溝道長(zhǎng)度方向或沿溝道寬度方向連續(xù)的一行單元的第一控制柵共同共享為一條第一控制柵引線，而沿著垂直于第一控制柵引線的方向連續(xù)的一行單元的第二控制柵共同共享為一條第二控制柵引線；(A)非易失性半導(dǎo)體存儲(chǔ)器件的寫方法，包括在選定單元的第一控制柵引線及第二控制柵引線加上預(yù)定的正電壓，并把半導(dǎo)體襯底接地，由此把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，從而進(jìn)行寫操作；或者在選定單元的第一控制柵引線及第二控制柵引線加上預(yù)定的負(fù)電壓，并把半導(dǎo)體襯底接地，由此把選定單元浮柵中的電子注入到半導(dǎo)體襯底中，從而進(jìn)行寫操作；(B)非易失性半導(dǎo)體存儲(chǔ)器件的寫方法，包括在選定單元的第一控制柵引線及第二控制柵引線上加上預(yù)定的正電壓，在半導(dǎo)體襯底上加上低于上述正電壓的一個(gè)電壓，而在選定單元的位線上加上基本上與加在半導(dǎo)體襯底上的電壓相同的電壓，或把該位線斷開，從而把電子從半導(dǎo)體襯底注入選定單元的浮柵以進(jìn)行寫操作；或在選定單元的第一控制柵引線及第二控制柵引線上加上預(yù)定的負(fù)電壓，并在半導(dǎo)體襯底上加上一個(gè)高于上述負(fù)電壓的電壓，而在選定單元的位線上加上一個(gè)基本上與加在半導(dǎo)體襯底上的電壓相同的電壓，或把該位線斷開，從而把選定單元浮柵上的電子注入到半導(dǎo)體襯底中以進(jìn)行寫操作；(C)非易失性半導(dǎo)體存儲(chǔ)器件的擦除方法，包括在選定單元的第一控制柵引線上加上預(yù)定的負(fù)電壓，并把半導(dǎo)體襯底接地，從而把選定單元浮柵上的電子注入到半導(dǎo)體襯底中，以進(jìn)行擦除操作；或在選定單元的第一控制柵引線上加上預(yù)定的正電壓，并把半導(dǎo)體襯底接地，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵上以進(jìn)行擦除操作；(D)非易失性半導(dǎo)體存儲(chǔ)器件的擦除方法，包括在選定單元的第一控制柵引線上加上一預(yù)定的負(fù)電壓，并在半導(dǎo)體襯底上加上一個(gè)高于上述負(fù)電壓的電壓，而在選定單元的位線上加上一個(gè)基本上與加在半導(dǎo)體襯底上的電壓相同的電壓，或把該位線斷開，從而把電子從選定單元浮柵注入半導(dǎo)體襯底中以進(jìn)行擦除操作；或者在選定單元的第一控制柵引線上加上一預(yù)定的正電壓，并在半導(dǎo)體襯底上加上低于上述正電壓的一個(gè)電壓，而在選定單元的位線上加上一個(gè)基本與加在半導(dǎo)體襯底上的電壓相同的電壓，或把該位線斷開，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中以進(jìn)行擦除操作；(E)非易失性半導(dǎo)體存儲(chǔ)器件的擦除方法，包括在選定單元的第二控制柵引線上加上一預(yù)定負(fù)電壓，并把半導(dǎo)體襯底接地，從而把電子從選定單元的浮柵注入到半導(dǎo)體襯底中以進(jìn)行擦除操作；或者在選定單元的第二控制柵引線上加上一預(yù)定正電壓，并把半導(dǎo)體襯底接地，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中以進(jìn)行擦除操作；
(F)非易失性半導(dǎo)體存儲(chǔ)器件的擦除方法，包括在選定單元的第二控制柵引線上加上一預(yù)定負(fù)電壓，在半導(dǎo)體襯底上加上一個(gè)高于上述負(fù)電壓的電壓，并在選定單元的位線上加上一個(gè)基本與加在半導(dǎo)體襯底上的電壓相同的電壓，或把該位線斷開，從而把選定單元浮柵上的電子注入到半導(dǎo)體襯底中以進(jìn)行擦除操作；或者在選定單元的第二控制柵引線上加上一預(yù)定的正電壓，在半導(dǎo)體襯底上加上一個(gè)低于上述正電壓的電壓，并在選定單元的位線上加上一個(gè)基本與加在半導(dǎo)體襯底上的電壓相同的電壓，或把該位線斷開，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，以進(jìn)行擦除操作；(G)非易失性半導(dǎo)體存儲(chǔ)器件的擦除方法，包括在選定單元的第一控制柵引線和第二控制柵引線上加上一預(yù)定負(fù)電壓，并把半導(dǎo)體襯底接地，從而把電子從選定單元的浮柵注入到半導(dǎo)體襯底中，以進(jìn)行擦除操作；或者在選定單元的第一控制柵引線和第二控制柵引線上加上一預(yù)定的正電壓，并把半導(dǎo)體襯底接地，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，以進(jìn)行擦除操作；(H)非易失性半導(dǎo)體存儲(chǔ)器件的擦除操作方法，包括在選定單元的第一控制柵引線和第二控制柵引線上加上一預(yù)定的負(fù)電壓，在半導(dǎo)體襯底上加上一個(gè)高于上述負(fù)電壓的電壓，并在選定單元的位線上加上一個(gè)基本與加在半導(dǎo)體襯底上的電壓相同的電壓，或把該位線斷開，從而把電子從選定單元的浮柵注入到半導(dǎo)體襯底中，以進(jìn)行擦除操作；或者在選定單元的第一控制柵引線和第二控制柵引線上加上一預(yù)定的正電壓，在半導(dǎo)體襯底上加上一個(gè)低于上述正電壓的電壓，并在選定單元的位線上加上一個(gè)基本與加在半導(dǎo)體襯底上的電壓相同的電壓，或把該位線斷開，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，以進(jìn)行擦除操作；(I)非易失性半導(dǎo)體存儲(chǔ)器件的讀方法，包括在選定單元的第二控制柵引線上加上以及在相應(yīng)于選定單元源擴(kuò)散區(qū)的位線上加上一預(yù)定正電壓，并把相應(yīng)于選定單元漏擴(kuò)散區(qū)的位線接地，從而進(jìn)行讀操作；(J)非易失半導(dǎo)體存儲(chǔ)器件的讀方法，包括在選定單元的第一控制柵引線和第二控制柵引線和相應(yīng)于選定單元源擴(kuò)散區(qū)的位線上提供一預(yù)定的正電壓，并將相應(yīng)于選定單元漏擴(kuò)散區(qū)的位線接地，從而進(jìn)行讀操作；(K)非易失性半導(dǎo)體存儲(chǔ)器件的讀方法，包括在選定單元的第二控制柵引線上加上一預(yù)定的正電壓，在奇數(shù)編號(hào)的第一控制柵引線以及相應(yīng)于奇數(shù)編號(hào)漏擴(kuò)散區(qū)的位線加上一正電壓，并把偶數(shù)編號(hào)的第一控制柵引線以及相應(yīng)于偶數(shù)編號(hào)的源擴(kuò)散區(qū)的位線接地，從而讀出選定單元中的奇數(shù)編號(hào)單元；然后，當(dāng)在選定單元的第二控制柵引線上加上一預(yù)定正電壓，在偶數(shù)編號(hào)的第一控制柵引線以及相應(yīng)于偶數(shù)編號(hào)的漏擴(kuò)散區(qū)的位線上加上一個(gè)正電壓，并把奇數(shù)編號(hào)第一控制柵引線和相應(yīng)于奇數(shù)編號(hào)的源擴(kuò)散區(qū)的位線接地，從而讀出選定單元中的偶數(shù)編號(hào)單元。
在此后給出的詳細(xì)描述中，本專利申請(qǐng)的這些目的和其它目的將會(huì)更加明顯。然而，應(yīng)該明白詳細(xì)描述和特例僅借助給出，盡管它們說(shuō)明本發(fā)明優(yōu)選的實(shí)施例，因?yàn)閷?duì)于本領(lǐng)域技術(shù)人員而言，可以從這些詳細(xì)說(shuō)明中明白本發(fā)明精神與范圍內(nèi)的許多變化與修改。


圖1(A)和圖1(B)分別是現(xiàn)有技術(shù)的非易失性半導(dǎo)體存儲(chǔ)器件的截面示意圖和電路圖；圖2(A)和圖2(B)分別是現(xiàn)有技術(shù)的非易失性半導(dǎo)體存儲(chǔ)器件的截面示意圖和平面示意圖；圖3是現(xiàn)有技術(shù)的非易失性半導(dǎo)體存儲(chǔ)器件的截面示意圖；圖4是按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的平面示意圖；圖5(A)和圖5(B)是圖4的非易失性半導(dǎo)體存儲(chǔ)器件的截面示意圖；圖6是按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的平面示意圖；圖7(A)至圖7(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖8(A)至圖8(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖9(A)至9(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖10(A)至圖10(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；
圖11(A)至圖11(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖12(A)至圖12(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖13(A)至圖13(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖14(A)至圖14(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖15(A)至圖15(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖16(A)至圖16(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖17(A)至圖17(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖。
圖18(A)至圖18(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖19(A)至圖19(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖20(A)至圖20(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖21(A)至圖21(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖22(A)至圖22(D)是圖示按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的生產(chǎn)工藝的截面示意圖；圖23是按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的等效電路圖；圖24(A)和圖24(B)示出非易失性半導(dǎo)體存儲(chǔ)器件的操作方法。
具體實(shí)施例方式
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的構(gòu)造將參考其制造方法給予解釋。
首先，(a)在一半導(dǎo)體襯底上依此次序疊積第一絕緣膜和第一導(dǎo)體膜，其后處理此第一導(dǎo)體膜，從而形成浮柵。
對(duì)于半導(dǎo)體襯底，一般使用硅襯底。半導(dǎo)體襯底可以具有P型或n型導(dǎo)電性。在半導(dǎo)體襯底上形成的第一絕緣膜一般由氧化硅膜制成。當(dāng)襯底是硅襯底時(shí)，氧化硅膜可以用熱氧化法形成。另外，這也可以用CVD法或?yàn)R射法形成。第一絕緣膜起著隧道絕緣膜的作用。
對(duì)于第一導(dǎo)體膜，可以使用諸如多晶硅、硅化物等的硅膜，或使用諸如鋁、銅等金屬膜。當(dāng)用已知的方法，如或濕腐蝕法處理第一導(dǎo)體膜時(shí)，它可被形成浮柵。
其次，(b)在浮柵上依此次序疊積第二絕緣膜和第二導(dǎo)體膜，接著處理第二導(dǎo)體膜，從而形成第一控制柵。
對(duì)于第二絕緣膜，可以使用氧化硅、氮化硅及其疊積的膜。另外，可以使用由氧化硅膜-氮化硅膜-氧化硅膜制成的ONO膜。形成第二絕緣膜的方法不限于特定的一種方法。可以使用熱氧化法、CVD法和濺射法等。
對(duì)于第二導(dǎo)體膜，可以使用諸如例如多晶硅、硅化物等基于硅的膜，以及諸如鋁、銅等金屬膜。使用諸如例如干或濕腐蝕等已知的方法進(jìn)行處理，第二導(dǎo)體膜可被形成為第一控制柵。
其次，(c)以第一控制柵作為掩模，在半導(dǎo)體襯底的表面層注入雜質(zhì)，從而形成漏擴(kuò)散區(qū)和源擴(kuò)散區(qū)。在本發(fā)明中，勿需象在現(xiàn)有的ACT型非易失性半導(dǎo)體存儲(chǔ)器件中那樣，把擴(kuò)散區(qū)分為雜質(zhì)濃度不同的兩個(gè)區(qū)。
作為被注入的雜質(zhì)，可引用象磷、砷等N型雜質(zhì)和象硼等P型雜質(zhì)。取決于被注入雜質(zhì)的種類，注入條件是不同的。
另外，漏擴(kuò)散區(qū)和源擴(kuò)散區(qū)可以有相互對(duì)稱的結(jié)構(gòu)。
然后，(d)在第一控制柵及其一側(cè)壁上和浮柵的側(cè)壁上形成第三絕緣膜。
對(duì)于第三絕緣膜，可以使用氧化硅膜、氮化硅膜及其疊積膜。另外，可使用由氧化硅膜-氮化硅膜-氧化硅膜組成的ONO膜。形成第三絕緣膜的方法不限于特別的一種，可以使用CVD法、濺射法等。
然后，(e)在第三絕緣膜上疊積第三導(dǎo)體膜，接著處理第三導(dǎo)體膜，從而在第一控制柵上形成第三絕緣膜置于其間的第二控制柵。
對(duì)于第三導(dǎo)體膜，可以使用諸如例如多晶硅、硅化物等的基于硅的膜，或諸如鋁、銅等的金屬膜。用諸如例如濕或干腐蝕法的已知方法處理，第三導(dǎo)體膜可形成為第二控制柵。
在把第三導(dǎo)體膜處理成第二控制柵時(shí)，優(yōu)選用有側(cè)壁隔離墊的掩膜進(jìn)行。由此，在有源區(qū)與第二控制柵之間的未對(duì)齊邊緣可以做得寬一些。
使用前述工藝，可以形成本發(fā)明的一個(gè)基本單元。
在前述單元中，優(yōu)選把第一控制柵和第二控制柵分別連接到行解碼器和列解碼器，并使浮柵、第一和第二控制柵處于電容耦合。
另外，多個(gè)單元可以沿著溝道長(zhǎng)度方向或溝道寬度方向排列。例如，溝道長(zhǎng)度方向可有多個(gè)單元，一個(gè)單元的源擴(kuò)散區(qū)可以與沿溝道長(zhǎng)度方向上毗鄰該一個(gè)單元的另一單元的漏擴(kuò)散區(qū)共同共享為一條位線?；蛘撸瑴系篱L(zhǎng)度方向和溝道寬度方向的每個(gè)方向都有多個(gè)單元，其中沿溝道長(zhǎng)度方向或沿溝道寬度方向連續(xù)的一列單元的第一控制柵可共同共享為一條第一控制柵引線，而沿垂直于第一控制柵引線方向連續(xù)的一行單元的第二控制柵共同共享為一條第二控制柵引線。
在沿溝道寬度方向有多個(gè)單元時(shí)，可優(yōu)選包括，在工藝(a)之后和工藝(b)之前，借助淺溝槽隔離(STI)法(shallow-trenchisolation)，在浮柵之間的半導(dǎo)體襯底中形成元件隔離區(qū)的工藝；以及在工藝(b)之后和工藝(c)之前，除去此元件隔離區(qū)的工藝，使得構(gòu)成鄰近單元的源擴(kuò)散區(qū)和漏擴(kuò)散區(qū)可以共同共享為一條位線。
通過(guò)恰當(dāng)調(diào)節(jié)加在第一控制柵、第二控制柵、源擴(kuò)散區(qū)、漏擴(kuò)散區(qū)和襯底上的電壓，從而使電子從襯底注入到浮柵或從浮柵注入到襯底，可以進(jìn)行對(duì)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的寫操作。
另一方面，通過(guò)恰當(dāng)調(diào)節(jié)加在第一控制柵、第二控制柵、源擴(kuò)散區(qū)、漏擴(kuò)散區(qū)和襯底上的電壓，可以進(jìn)行擦除操作，當(dāng)寫操作借助從襯底向浮柵注入電子進(jìn)行時(shí)，擦除操作通過(guò)從浮柵向襯底注入電子進(jìn)行；或者，當(dāng)寫操作借助從浮柵向襯底注入電子進(jìn)行時(shí)，擦除操作靠從襯底向浮柵注入電子進(jìn)行。
另外，同恰當(dāng)調(diào)節(jié)加在第一控制柵、第二控制柵、源擴(kuò)散區(qū)、漏擴(kuò)散區(qū)和襯底上的電壓，隨后確定是否有電流流過(guò)該單元，就可以進(jìn)行讀操作。
在下面的實(shí)施例中，將具體解釋包括上述寫操作、擦除操作和讀操作的操作方法。
實(shí)施例下面將參考附圖解釋本發(fā)明。
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的一個(gè)例子的布局圖示于圖4中，圖5A示出了沿連接在列解碼器上的第一控制柵的方向(X方向)上X-X′處的剖面圖，圖5B示出了沿連接在行解碼器上的第二控制柵方向(Y方向)上Y-Y′處的剖面圖。圖中，參考數(shù)字2標(biāo)出了雜質(zhì)擴(kuò)散區(qū)，參考數(shù)字4標(biāo)出了浮柵，參考數(shù)字5標(biāo)出埋入式氧化膜，參考數(shù)字6標(biāo)出ONO疊積層，參考數(shù)字7標(biāo)出第二控制柵，參考數(shù)字8標(biāo)出第一控制柵，而參考數(shù)字9標(biāo)出氮化硅膜。
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的制造方法將參考圖6及以下各圖解釋，其中，從圖7A到圖22A是沿X1-X1′方向線部分的剖面圖，圖7B到圖22B是沿X2-X2′方向線部分的剖面圖，圖7C到圖22C是沿Y1-Y1′方向線部分的剖面圖，而圖7D到圖22D是沿Y2-Y2′方向線部分的剖面圖。
在下面的實(shí)施例中，用硅襯底作半導(dǎo)體襯底，隧道氧化膜作第一絕緣膜，第一多晶硅層作為浮柵、ONO膜作為第二絕緣膜，第二多晶硅層作為第一控制柵，ONO膜作為第三絕緣膜，第三多晶硅層作為第二控制柵。
首先，如圖7A到7D所示，具有第一導(dǎo)電類型的硅襯底11受到熱氧化，由此形成了厚度基本上為10nm的隧道氧化膜12。然后，相繼沉積第一多晶硅膜13(膜厚50nm)和一層氮化硅膜14(膜厚250nm)。
其次，如圖8A至圖8D所示，利用光刻技術(shù)通過(guò)圖形化，形成光致刻蝕劑圖案15。
然后，如圖9A至9D所示，氮化硅膜14/第一多晶硅層13/隧道氧化膜12/硅襯底11所組成的復(fù)合層經(jīng)過(guò)腐蝕，使得總的腐蝕深度可為275nm，隨后除去光致刻蝕劑圖案15。在這一過(guò)程中，如沿Y-Y′方向的剖面圖9C和9D所示，為形成STI區(qū)而形成了一個(gè)槽。第一多晶硅層13沿Y方向延伸。
然后，如圖10A到圖10D所示，氧化硅膜16被埋入到槽中，接著把它腐蝕到完全暴露出第一多晶硅層13。如沿Y-Y′方向的剖面10C和圖10D所示，淺溝槽隔離區(qū)被形成。這里，氮化硅膜14用作保護(hù)浮柵。
然后，如圖11A到圖11D所示，把氮化硅膜除去后，沉積由一層氧化硅膜17(膜厚4-5nm)、一層氮化硅膜18(5～10nm)和一層氧化硅膜(5～10nm)制成的ONO膜。然后沉積一層厚度基本為50nm的第二多晶硅層20。
然后，如圖12A到圖12D所示，通過(guò)光刻技術(shù)形成光致刻蝕劑圖案21(CG)。隨后用腐蝕除去第二多晶硅層20/ONO膜19、18、17/第一多晶硅膜13/隧道氧化膜12組成的復(fù)合層。如沿著X-X′方向的剖面12A和圖12B所示，第一控制柵被形成，它同浮柵一樣向Y方向延伸。
然后，如圖13A到圖13D所示，用腐蝕把在淺溝槽區(qū)中埋入的氧化硅膜16除去，并在15kev和5×1014個(gè)/厘米2的注入條件下，實(shí)施As+離子注入。如沿著Y-Y′方向的剖面13C和圖13D所示，離子注入被實(shí)施，使擴(kuò)散區(qū)可以連接在一起。
然后，如圖14A到圖14D所示，把光致刻蝕劑圖案21除去后，為恢復(fù)離子注入?yún)^(qū)的結(jié)晶度并激活被注入雜質(zhì)，在800℃下進(jìn)行30分鐘的退火工藝。如沿著Y-Y′方向的剖面14C和圖14D所示，位線22被形成。
然后，如圖15A到圖15D所示，再次為了埋淺溝槽區(qū)，沉積一層厚度在500nm～800nm的HDP氧化膜23。如沿著Y-Y′方向的剖面15C和圖15D所示，淺溝槽區(qū)已被埋入。
然后，如圖16A到16D所示，把HDP氧化膜腐蝕回去，直至暴露出硅襯底11，并進(jìn)行平面化。
然后，如圖17A到17D所示，把一層氧化硅膜24(膜厚4～5nm)、一層氮化硅膜25(5～10nm)和一層氧化硅膜26(5～10nm)疊積起來(lái)形成ONO膜。隨后沉積第三多晶硅層27(150nm)和硅化鎢膜28(150nm)。
然后，如圖18A到圖18D所示，沉積氮化硅膜29，膜厚為10～20nm。
然后，如圖19A到圖19D所示，在用光刻技術(shù)形通過(guò)圖形化形成光致刻蝕劑圖案30后，用腐蝕把氮化硅膜29除去。
然后，如圖20A到圖20D所示，在除去光致刻蝕劑圖案30后，沉積氮化硅膜31，厚度為5～10nm，并實(shí)施RIE(反應(yīng)離子腐蝕)(ReactiveIon Etching)。如沿著Y-Y′方向的剖面20C和圖20D所示，側(cè)壁間隔墊被形成。它的形成是為了使第二控制柵引線與有源區(qū)之間的未對(duì)齊邊緣寬一些。
然后，如圖21A到圖21D所示，利用側(cè)壁間隔墊31，用腐蝕除去由硅化鎢膜28/第三多晶硅層27組成的復(fù)合層。如沿Y-Y′方向的剖面21C和圖21D所示，第二控制柵被形成。
然后，如圖22A到圖22D所示，最后沉積一層BPSG(硼磷硅酸鹽玻璃)保護(hù)膜32，厚度基本為1000nm。
按常規(guī)程序，隨后要形成接觸孔、形成鋁電極等，由此提供了本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件。
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的寫方法、擦除方法和讀方法的一個(gè)例子將參考圖23進(jìn)行解釋。操作電壓條件示于表1。這里，第一控制柵叫做控制柵(CG)，而第二控制柵叫做字線(WL)。下面，在寫操作和擦除操作中利用了溝道FN現(xiàn)象。溝道FN現(xiàn)象指的是電子在浮柵與襯底之間交換的現(xiàn)象。
表1

(F＝0V浮動(dòng))溝道FN寫操作塊中的單元處于擦除狀態(tài)，即所有閾值電壓分布在4V或以上的范圍。因此，在寫操作時(shí)，只有在選定寫的單元中，電子才選擇性地從浮柵射出，從而把該單元的閾值電壓降低到1V～2V。在圖23中，將考慮存儲(chǔ)單元20(M20)被寫的情況。
把一個(gè)-15V的電壓加在控制柵2(CG2)和字線0(WL0)上。在未選中的控制柵、未選中的字線和主位線0～4(MBL0～MBL4)中的每個(gè)上，加上0V或0V浮動(dòng)電壓，而在襯底和選中柵極0和1(SG0和SG1)上，加上0V電壓。這時(shí)候，由于電容性耦合，浮柵上加有-10V或更高的電壓(在GCR(柵耦合率)＝0.66時(shí)為-10.0V)。結(jié)果在浮柵和硅襯底之間的隨道氧化膜上加上了一個(gè)高電壓，由于FN隧道現(xiàn)象，電子從浮柵注入到硅襯底中，導(dǎo)致選定單元(M20)的閾值電壓降低到1～2V，成為寫狀態(tài)。
與選定控制柵和字線連接的非選定單元(即圖23中的M00，10，30和2n)，由于只有-10V或更小的電勢(shì)(在GCR＝0.6時(shí)為-5.0V)加在浮柵上，因此不會(huì)因?yàn)镕N隧道現(xiàn)象而射出電子。因此，寫操作只對(duì)選定單元進(jìn)行，選定單元位于選定控制柵和選定字線的交叉位置(表1中的Pgm1)。
另外，在寫入期間，在襯底上加上+5V電壓可進(jìn)行寫操作。這時(shí)，由于選定的控制柵電壓和選定的字線電壓變?yōu)?10V，輸入寫電壓可以降低(表1中的Pgm2)。對(duì)每個(gè)未選定的控制柵和每個(gè)未選定的字線，加上0V電壓或0V浮動(dòng)電壓，對(duì)于主位線0～4(MBL0～MBL4)、選定的柵0和1(SG0 0和1)，分別加上+5V和+5V或0V和0V浮動(dòng)電壓上。
溝道FN擦除此處的擦除操作指的是把電子從襯底中注入到浮柵中，從而把閾值電壓提升到4V或更高。如圖23，考慮對(duì)單元M00，10，20，30，0n，1n，2n和3n進(jìn)行擦除操作的情況。
對(duì)每個(gè)控制柵(CG0～CG4)，加上+15V，并對(duì)每條字線(WL0～WLn)，加上+15V。對(duì)于主位線(MBL0～MBL4)，加上0V或0V浮動(dòng)，對(duì)于襯底和浮柵(SG0和SG1)中的每個(gè)，加上0V。這時(shí)，由于電容性耦合，浮柵上加有+10V或更高的電壓(當(dāng)GCR＝0.66時(shí)為+10V)。結(jié)果，在浮柵和硅襯底之間的隧道氧化膜上加上了一個(gè)高電壓，由于FN隧道現(xiàn)象，電子從硅襯底注入到浮柵中，從而該單元的閾值電壓提升到4V或更高的擦除狀態(tài)(表1中的Ers1)。
作為最小的擦除范圍，這種擦除方法可以對(duì)每一位進(jìn)行擦除操作。
另外，在擦除期間，在襯底上加入-5V的負(fù)電壓，也能進(jìn)行擦除操作。這時(shí)，選定的控制柵電壓和選定的字線電壓變?yōu)?10V，因此輸入的擦除電壓可被降低。對(duì)于主位線0～4(MBL0～MBL4)以及選定的柵極0和1(SG0和SG1)，分別加上-5V和0V，或0V浮動(dòng)和-5V的電壓(表1中的Ers2)。
此外，對(duì)每個(gè)控制柵(CG0～CG4)，加上+30V電壓。對(duì)字線(WL0～WLn)和主位線(MBL0～MBL4)中的每條，加上0V，或0V浮動(dòng)，而對(duì)襯底和選定的柵極(SG0和SG1)中的每個(gè)，加上0V。這時(shí)，由于電容性耦合，浮柵上加有+10V(當(dāng)GCR＝0.66時(shí)為+10V)。結(jié)果，在浮柵與硅襯底之間的隧道氧化膜上加上了一個(gè)高電壓，由于FN隧道現(xiàn)象，電子從硅襯底注入到浮柵，從而該單元的閾值電壓提升到4V或更高的擦除狀態(tài)(表1中的Ers3)。
作為最小的擦除范圍，這一擦除方法可以應(yīng)用于每一條控制柵引線。
另外，在擦除期間，在襯底上加-8V的負(fù)電壓也可以實(shí)施擦除操作。這時(shí)，由于選定的控制柵電壓變?yōu)?15V，輸入的擦除電壓可被降低(表1中的Ers4)。對(duì)每條字線，加上0V或0V浮動(dòng)，對(duì)主位線0～4(MBL0～MBL4)以及選定的柵0和1(SG0和SG1)，分別加上-8V和0V，或-8V和0V浮動(dòng)。
再有，對(duì)每條字線(WL0～WLn)，加上+30V電壓。對(duì)控制柵(CG0～CG4)和主位線(MBL0～MBL4)中的每個(gè)，加上0V或0V浮動(dòng)，而對(duì)襯底和選定的柵(SG0和SG1)中的每個(gè)，加上0V。這時(shí)，由于電容性耦合，浮柵上加有+10V的電壓(當(dāng)GCR＝0.66時(shí)為+10V)。結(jié)果在浮柵和硅襯底之間的隧道氧化膜上加上了一個(gè)高電壓，由于隧道FN現(xiàn)象，電子從硅襯底注入到浮柵，導(dǎo)致該單元的閾值電壓提升到4V或更高的擦除狀態(tài)(表1中的Ers5)。
作為最小的擦除范圍，這一擦除方法可以應(yīng)用于每條字線。
還有，在擦除期間，在襯底上加上-8V的負(fù)電壓可進(jìn)行擦除操作。在這種情況下，因?yàn)檫x定的字線電壓變?yōu)?15V，輸入的擦除電壓可被降低(表1中的Ers6)。對(duì)每個(gè)控制柵，加上0V或0V浮動(dòng)，對(duì)主位線(MBL0～MBL4)以及選定的柵極0和1(SG0和SG1)中的每個(gè)，分別加上-8V和0V，或-8V和0V浮動(dòng)。
從如前所述的對(duì)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的重寫方法(寫操作和擦除操作)可知，無(wú)論電子的注入和電子射出都可以選擇一位。也就是說(shuō)，在本發(fā)明中，盡管寫操作基于電子從襯底射出到浮柵，而擦除操作基于電子從襯底注入到浮柵，但擦除操作也可以基于電子的射出，寫操作也可以基于電子的注入。
讀其次，考慮同時(shí)讀出單元M00和M20的情況。對(duì)主位線MBL1和MBL3中的每個(gè)，加上0V，對(duì)主位線MBL0、MBL2和MBL4中的每個(gè)，加上1V，對(duì)控制柵0和2(CG0和CG2)，加上+3V，而字線0(WL0)的電壓置為+3V。選定單元(M00和M20)是在寫狀態(tài)還是擦除狀態(tài)可根據(jù)單元中十分有電流流動(dòng)決定，也就是根據(jù)MBL0、MBL2和MBL4的電壓是否從1V降低到0V決定。
另外，給主位線MBL1、MBL2和MBL3中的每個(gè)提高1V浮動(dòng)，給主位線MBL3和MBL4中的每個(gè)加上0V，把字線0(WL0)的電壓置為+6V。在這一狀態(tài)下，選定單元(M20)是在寫狀態(tài)還是在擦除狀態(tài)根據(jù)在該單元中是否有電流流動(dòng)確定(表1中的Read2)。
在圖24A中，示出了現(xiàn)有的虛地陣列的一個(gè)8周期讀出操作，而在圖24B中，示出了本發(fā)明的一個(gè)2周期讀出操作。
在現(xiàn)有的操作中，在選定單元被讀出時(shí)，一條字線被預(yù)充電到+3V，一條選中的位線被預(yù)充電到+1V(它達(dá)到+1V時(shí)就斷開)，SBL0和SBL6～SBL8置為0V，SBL1，SBL2，SBL4，SBL9和SBL10置為1V浮動(dòng)，SBL3和SBL11置為1V，這樣從選定定位線SBL5流到SBL6的讀出電流(Iread)得以確定，從而進(jìn)行讀操作。在現(xiàn)有的虛地陣列結(jié)構(gòu)中，由于相鄰單元共享一條位線，當(dāng)非選定單元(M1～M5)的閾值電壓為3V或更小時(shí)，因?yàn)榉沁x定單元成為開啟狀態(tài)，有一電流沿橫向方向在鄰近單元之間流過(guò)。因此，為了抑制沿著橫向方向的漏電流，采納了一種8周期讀出操作，其中在一條字線上的單元分8次讀出。此外，為了抑制漏電流(圖中用點(diǎn)線13標(biāo)出)從1V的選定位線(SBL5)流到位于反側(cè)的地線(SBL0)，在1V的選定位線(SBL5)和反側(cè)的地線(SBL0)之間插入了一個(gè)1V力的位線(SBL3)。在這種情況下，當(dāng)非選定單元(M1～M5和M9～M11)處在寫狀態(tài)并具閾值電壓低時(shí)，它們因字線電壓而成為開啟狀態(tài)，電流從1V(在讀出期間一直為1V)的位線(SBL3)流到1V的選定位線(SBL5)(在圖中由I1標(biāo)示的虛線箭頭)，或者電流從置為1V的位線(SBL3，SBL11)流到共用源引線(SBL0，SBL8)(圖中由I2標(biāo)示的虛箭頭)，共同源引線可置為動(dòng)浮狀態(tài)，因而讀出單元電流可受到其它非選定單元的影響，導(dǎo)致了讀出精度變壞。
另一方面，在本發(fā)明的讀操作中(圖24B)，選定的第一控制柵(CG1，CG3，CG5，CG7和CG9)以及選定的第二控制柵(字線(WL))中的兩個(gè)上加上3V電壓，被選定的單元(M2，M4，M6，M8和M10)可同時(shí)讀出。從電容性耦合關(guān)系看，未選定單元(M1，M3，M5，M7、M9和M11)上僅加上了基本為1.5V的電壓。但是，即使在非選定單元處于寫狀態(tài)并且其閾值電壓低，橫向方向的漏電流也大大減小了，因而實(shí)現(xiàn)了兩周期讀操作，其中在一條字線上的單元分兩次讀出。因此，讀出精度得到改善，并且因?yàn)榍罢叨嘀荡鎯?chǔ)變得容易；而因?yàn)楹笳?，讀出速率得到改善。
當(dāng)由控制柵電壓和字線電壓控制一個(gè)存儲(chǔ)單元浮柵電壓時(shí)，由于溝道FN現(xiàn)象，可進(jìn)行寫操作和擦除操作。因此，因?yàn)槲鹦璺菍?duì)稱的源漏結(jié)構(gòu)，小型化可容易地實(shí)現(xiàn)。借助使用單一源和漏，能實(shí)現(xiàn)每個(gè)單元面積4F2。
通過(guò)由于溝道FN現(xiàn)象進(jìn)行寫操作和擦除操作，因?yàn)橐种茙чg隧道電流的出現(xiàn)、可靠性得到改善。因此，可實(shí)現(xiàn)高速寫操作和高可靠性。
在讀出期間，通過(guò)借助兩個(gè)控制柵控制浮柵，可抑制橫向方向的漏電流，因此讀出特性的精度得到改善。因此，多值存儲(chǔ)已變得容易，一個(gè)2F2(4個(gè)值)或更小的單元面積可以實(shí)現(xiàn)。另外，讀出與一個(gè)第二控制柵相連的單元的次數(shù)可以從現(xiàn)有的8周期降低到2周期，導(dǎo)致讀出時(shí)間的縮短。
當(dāng)用控制柵電壓和字線電壓控制一個(gè)存儲(chǔ)單元的浮柵電壓時(shí)，可以對(duì)每一位進(jìn)行重寫操作。也就是說(shuō)，寫操作能夠在具有較低閾值電壓的一側(cè)進(jìn)行。這可以克服現(xiàn)有技術(shù)中的缺點(diǎn)，在現(xiàn)有的技術(shù)中，由于現(xiàn)有的NOR型溝道FN可重寫快速存儲(chǔ)器只能在具有較高閾值電壓的一側(cè)寫入，而在未證實(shí)擦除的一側(cè)上的閾值電壓的分布很寬，讀電壓是高的。因此，讀操作的功耗可被降低。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)器件，包括一存儲(chǔ)單元，存儲(chǔ)單元包括在半導(dǎo)體襯底表面層上形成的漏擴(kuò)散區(qū)和源擴(kuò)散區(qū)；在源擴(kuò)散區(qū)和漏擴(kuò)散區(qū)之間形成的第一絕緣膜；在第一絕緣膜上形成的浮柵；在浮柵上形成的第二絕緣膜；在第二絕緣膜上形成的第一控制柵；在第一控制柵及其側(cè)壁上和浮柵側(cè)壁上形成的第三絕緣膜；以及在第一控制柵上面形成的第二控制柵，以第三絕緣膜介于其間。
2.按照權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中第一控制柵和第二控制柵分別與列解碼器和行解碼器相連，而浮柵與第一控制柵和第二控制柵電容性地耦合。
3.按照權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中漏擴(kuò)散區(qū)和源擴(kuò)散區(qū)具有相互對(duì)稱的結(jié)構(gòu)。
4.按照權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，包括沿溝道長(zhǎng)度方向的多個(gè)單元，其中一個(gè)單元的源擴(kuò)散區(qū)與在溝道長(zhǎng)度方向上與所述單元鄰近的另一個(gè)單元的漏擴(kuò)散區(qū)共同共享為一條位線。
5.按照權(quán)利要求4的非易失性半導(dǎo)體存儲(chǔ)器件，包括沿溝道長(zhǎng)度和溝道寬度方向的多個(gè)單元，其中，沿溝道長(zhǎng)度或?qū)挾确较蜻B續(xù)的一行單元的第一控制柵共同共享為一條第一控制柵引線，而沿著垂直于第一控制柵引線方向連續(xù)的一行單元的第二控制柵共同共享為一條第二控制柵引線。
6.一種制造非易失性半導(dǎo)體存儲(chǔ)器件的方法，包括存儲(chǔ)單元的形成，存儲(chǔ)單元的形成包括步驟(a)在半導(dǎo)體襯底上依此次序疊積第一絕緣膜和第一導(dǎo)體膜，并通過(guò)處理第一導(dǎo)體膜形成浮柵；(b)在浮柵上依此次序疊積第二絕緣膜和第二導(dǎo)體膜，并通過(guò)處理第二導(dǎo)體膜形成第一控制柵；(c)以第一控制柵作為掩模，在半導(dǎo)體襯底的表面層中注入雜質(zhì)，從而形成漏擴(kuò)散區(qū)和源擴(kuò)散區(qū)；(d)在第一控制柵及其側(cè)壁上和浮柵側(cè)壁上形成第三絕緣膜；以及(e)在第三絕緣膜上疊積第三導(dǎo)體膜，并通過(guò)處理該第三導(dǎo)體膜，在第一控制柵上形成第二控制柵，第三絕緣膜介于其間。
7.按照權(quán)利要求6的制造非易失性半導(dǎo)體存儲(chǔ)器件的方法，其中第二絕緣膜和/或第三絕緣膜是由ONO膜形成的。
8.按照權(quán)利要求6的制造非易失性半導(dǎo)體存儲(chǔ)器件的方法，其中非易失性半導(dǎo)體存儲(chǔ)器件包括沿溝道寬度方向的多個(gè)單元，并且該方法還包括在步驟(a)之后和步驟(b)之前，借助STI法在浮柵之間形成半導(dǎo)體襯底中的元件隔離區(qū)的步驟；以及，在步驟(b)之后和步驟(c)之前部分地除去元件隔離區(qū)的步驟，使得源擴(kuò)散區(qū)與鄰近單元的漏擴(kuò)散區(qū)共同共享為一條位線。
9.按照權(quán)利要求6的制造非易失性半導(dǎo)體存儲(chǔ)器件的方法，其中使用配有側(cè)壁間隔墊的掩模實(shí)現(xiàn)將第三導(dǎo)體膜處理成第二控制柵。
10.一種對(duì)在權(quán)利要求5中提出的非易失性半導(dǎo)體存儲(chǔ)器件的寫方法，包括對(duì)選定單元的第一控制柵引線和第二控制柵引線加上預(yù)定的正電壓并把半導(dǎo)體襯底接地，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，以進(jìn)行寫操作；或者在選定單元的第一控制柵引線和第二控制柵引線上加上預(yù)定的負(fù)電壓，并把半導(dǎo)體襯底接地，從而把電子從選定單元的浮柵注入到半導(dǎo)體襯底中，以進(jìn)行寫操作。
11.一種對(duì)在權(quán)利要求5中提出的非易失性半導(dǎo)體存儲(chǔ)器件的寫方法，包括在選定單元的第一控制柵引線和第二控制柵引線上加上預(yù)定的正電壓，在半導(dǎo)體襯底上加上一個(gè)低于上述正電壓的電壓，并在選定單元的位線上加上一個(gè)與加在半導(dǎo)體襯底上的電壓基本上相同的電壓，或把該位線斷開，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，以進(jìn)行寫操作；或者在選定單元的第一控制柵引線和第二控制柵引線上加上一預(yù)定的負(fù)電壓，在半導(dǎo)體襯底上加上高于上述負(fù)電壓的一個(gè)電壓，并在選定單元的位線上加上一個(gè)與加在半導(dǎo)體襯底上的電壓基本相同的電壓，或把該位線斷開，從而把電子從選定單元的浮柵注入到半導(dǎo)體襯底中，以進(jìn)行寫操作。
12.一種對(duì)在權(quán)利要求5中提出的非易失性半導(dǎo)體存儲(chǔ)器件的擦除方法，包括在選定單元的第一控制柵引線上加上一預(yù)定的負(fù)電壓，并把半導(dǎo)體襯底接地，從而把電子從選定單元的浮柵注入到半導(dǎo)體襯底中，以進(jìn)行擦除操作；或者在選定單元的第一控制柵引線上加上預(yù)定的正電壓，并把半導(dǎo)體襯底接地，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，以進(jìn)行擦除操作。
13.一種對(duì)在權(quán)利要求5中提出的非易失性半導(dǎo)體存儲(chǔ)器件的擦除方法，包括在選定單元的第一控制柵引線上加上一預(yù)定的負(fù)電壓，在半導(dǎo)體襯底上加上一高于上述負(fù)電壓的一個(gè)電壓，并在選定單元的位線上加上與加在半導(dǎo)體襯底上的電壓基本相同的電壓，或把該位線斷開，從而把電子從選定單元的浮柵注入到半導(dǎo)體襯底中，以進(jìn)行擦除操作；或者在選定單元的第一控制柵引線上加上一預(yù)定的正電壓，在半導(dǎo)體襯底上加上低于上述正電壓的一個(gè)電壓，并在選定單元的位線上加上一個(gè)與加在半導(dǎo)體襯底上的電壓基本相同的電壓或把該位線斷開，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，以進(jìn)行擦除操作。
14.一種對(duì)在權(quán)利要求5中提出的非易失性半導(dǎo)體存儲(chǔ)器件的擦除方法，包括在選定單元的第二控制柵引線加上一預(yù)定的負(fù)電壓，并把半導(dǎo)體襯底接地，從而把電子從選定單元的浮柵注入到半導(dǎo)體襯底，以進(jìn)行擦除操作；或者在選定單元的第二控制柵引線上加上一預(yù)定的正電壓，并把半導(dǎo)體襯底接地，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，以進(jìn)行擦除操作。
15.一種對(duì)在權(quán)利要求5中提出的非易失性半導(dǎo)體存儲(chǔ)器件的擦除方法，包括在選定單元的第二控制柵引線上加上一預(yù)定的負(fù)電壓，在半導(dǎo)體襯底上加上一個(gè)高于上述負(fù)電壓的電壓，并在選定單元的位線上加上一個(gè)與加在半導(dǎo)體襯底上的電壓基本相同的電壓，或把該位線斷開，從而把電子從選定單元的浮柵注入到半導(dǎo)體襯底中，以進(jìn)行擦除操作；或者在選定單元的第二控制柵引線上加上一預(yù)定的正電壓，在半導(dǎo)體襯底上加上一個(gè)低于上述正電壓的電壓，并在選定單元的位線上加上一個(gè)與加在半導(dǎo)體襯底上的電壓基本相同的電壓，或者把該位線斷開，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，以進(jìn)行擦除操作。
16.一種對(duì)在權(quán)利要求5中提出的非易失性半導(dǎo)體存儲(chǔ)器件的擦除方法，包括在選定單元的第一控制柵引線和第二控制柵引線上加上一預(yù)定的負(fù)電壓，并把半導(dǎo)體襯底接地，從而把電子從選定單元的浮柵注入到半導(dǎo)體襯底中，以進(jìn)行擦除操作；或者在選定單元的第一控制柵引線和第二控制柵引線上加上一預(yù)定的正電壓，并把半導(dǎo)體襯底接地，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，以進(jìn)行擦除操作。
17.一種對(duì)在權(quán)利要求5中提出的非易失性半導(dǎo)體存儲(chǔ)器件的擦除方法，包括在選定單元的第一控制柵引線和第二控制柵引線上加上預(yù)定的負(fù)電壓，在半導(dǎo)體襯底上加上高于上述負(fù)電壓的一個(gè)電壓，并在選定單元的位線上加上一個(gè)與加在半導(dǎo)體襯底上的電壓基本相同的電壓，或把該位線斷開，從而把電子從選定單元的浮柵注入到半導(dǎo)體襯底中，以進(jìn)行擦除操作；或者在選定單元的第一控制柵引線和第二控制柵引線加上一個(gè)預(yù)定的正電壓，在半導(dǎo)體襯底上加上低于上述正電壓的一個(gè)電壓，并在選定單元的位線上加上一個(gè)與加在半導(dǎo)體襯底上的電壓基本相同的電壓，或把該位線斷開，從而把電子從半導(dǎo)體襯底注入到選定單元的浮柵中，以進(jìn)行擦除操作。
18.一種對(duì)在權(quán)利要求5中提出的非易失性半導(dǎo)體存儲(chǔ)器件的讀方法，包括在選定單元的第二控制柵引線上和相應(yīng)于選定單元源擴(kuò)散區(qū)的位線上加上一預(yù)定的正電壓，把相應(yīng)于選定單元漏擴(kuò)散區(qū)的位線接地，從而進(jìn)行讀操作。
19.一種對(duì)在權(quán)利要求5中提出的非易失性半導(dǎo)體存儲(chǔ)器件的讀方法，包括在選定單元的第一控制柵引線和第二控制柵引線以及相應(yīng)于選定單元源擴(kuò)散區(qū)的位線上加上一預(yù)定正電壓，把相應(yīng)于選定單元漏擴(kuò)散區(qū)的位線接地，從而進(jìn)行讀操作。
20.一種對(duì)在權(quán)利要求5中提出的非易失性半導(dǎo)體存儲(chǔ)器件的讀方法，包括在選定單元的第二控制柵引線上加上一預(yù)定的正電壓，在奇編號(hào)的第一控制柵引線和相應(yīng)于奇編號(hào)的漏擴(kuò)散區(qū)的位線上加上一個(gè)正電壓，而把偶編號(hào)的第一控制柵引線和相應(yīng)于偶編號(hào)的源擴(kuò)散區(qū)的位線接地，從而讀選定單元中的奇編號(hào)單元，而在此之后，在選定單元的第二控制柵引線上加上一預(yù)定的正電壓時(shí)，在偶編號(hào)的第一控制柵線和相應(yīng)于偶編號(hào)漏擴(kuò)散區(qū)的位線上加上一正電壓，并把奇編號(hào)的第一控制柵引線和相應(yīng)于奇編號(hào)源擴(kuò)散區(qū)的位線接地，從而讀選定單元中的偶編號(hào)單元。
全文摘要
一種非易失性半導(dǎo)體存儲(chǔ)器件，它具有單元，單元包括在半導(dǎo)體襯底的表面層上形成的漏擴(kuò)散區(qū)和源擴(kuò)散區(qū)、在漏擴(kuò)散區(qū)和漏擴(kuò)散區(qū)之間形成的第一絕緣膜、在第一絕緣膜上形成的浮柵、在浮柵上形成的第二絕緣膜、在第二絕緣膜上形成的第一控制柵、在第一控制柵及其側(cè)壁上和浮柵側(cè)壁上形成的第三絕緣膜、在第一控制柵上形成并以第三絕緣膜置于其中的第二控制柵。
文檔編號(hào)G11C16/04GK1404152SQ0214161
公開日2003年3月19日 申請(qǐng)日期2002年9月2日 優(yōu)先權(quán)日2001年8月31日
發(fā)明者杉田靖博, 山內(nèi)祥光 申請(qǐng)人:夏普公司