專利名稱：非揮發(fā)性半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非揮發(fā)性半導(dǎo)體存儲器件中存儲單元信息的讀取操作，且特別涉及讀取操作的高速靈敏技術(shù)。
背景技術(shù)：
在如閃存這樣的非揮發(fā)性半導(dǎo)體存儲器件中，通過非揮發(fā)驅(qū)動性存儲單元中的非揮發(fā)性晶體管的電流驅(qū)動能力來執(zhí)行存儲單元信息的存儲。即根據(jù)例如相關(guān)于存儲單元信息“1”/“0”，是否允許電流流經(jīng)非揮發(fā)性晶體管，或它是否提供更大電流量或更小電流量來進(jìn)行存儲單元信息的存儲。
然后，依賴于電流是否流經(jīng)與被選存儲單元相連的數(shù)據(jù)線，或流經(jīng)電流或流過參考單元的參考電流之間的大小關(guān)系來進(jìn)行讀取存儲在非揮發(fā)性半導(dǎo)體存儲單元中的存儲單元信息。
圖.22描述了傳統(tǒng)技術(shù)的非揮發(fā)性半導(dǎo)體存儲器件的完整模塊框圖。存儲單元MC被放成矩陣形式來形成存儲核心部分A100。通過以一預(yù)設(shè)量為基本單位來劃分存儲單元，以便形成區(qū)段SEC100m和SEC100n。當(dāng)讀取存儲單元信息時(shí)，通過譯碼器101來譯碼地址信號Add，屬于被選區(qū)段的字線WL被激活，然后，存儲單元MC被連接至全局位線GBL，以便適合的存儲單元信息出現(xiàn)在全局位線GBL中。
存儲核心部分A100(圖23)中，因?yàn)樾枰謩e操作區(qū)段SEC100和SEC101，所以各區(qū)段的位線LBL00至LBL03和LBL10至LBL13被分別放置。即，具有由穿過區(qū)段的的全局位線GBL0和GBL1及通過區(qū)段開關(guān)連接至全局位線的兩個(gè)局部位線LBL00至LBL03和LBL10至LBL13組成的層級結(jié)構(gòu)。多個(gè)放于區(qū)段的存儲單元MC被連接至各局部位線上。圖.23實(shí)例描述了被區(qū)段SEC100內(nèi)字線WL0選擇的存儲單元組MC00至MC03以及被區(qū)段SEC101內(nèi)字線WL1選擇的存儲單元組MC10(譯者注原文為MC100)至MC13。
當(dāng)讀取存儲單元信息時(shí)，任一區(qū)段被選擇以便適合的字線(WL0或WL1)被激活。結(jié)果，區(qū)段中的所有局部位線LBL00至LBL03或LBL10至LBL13被連接至各存儲單元MC00至MC3或MC10至MC13，以便出現(xiàn)存儲單元的信息。然后，連接至全局位線GBL0，GBL1的兩區(qū)段開關(guān)中的任何一個(gè)被選擇，并且各全局位線GBL0，GBL1通過區(qū)段開關(guān)被連接至存儲單元MC00至MC03或MC10至MC13?；谧x取存儲單元信息，全部全局位線GBL(圖。22)獲得被選擇的存儲單元信息。其間，以全局位線SGBL為基本單位，存儲核心部分A100的冗余結(jié)構(gòu)SP100，SP101被構(gòu)建。
回到圖.22，連接至存儲單元MC的各預(yù)定數(shù)目的全局位線GBL被輸入至列選擇部分B100，且任一從中被選擇的被連接至數(shù)據(jù)總線LDB。圖.24描述了從32個(gè)全局位線GBL0至GBL31中選擇一個(gè)并連接至數(shù)據(jù)總線LDB的例子。根據(jù)地址信號Add，譯碼信號YD00至YD1F的一個(gè)信號被激活。結(jié)果，僅一個(gè)連接至被激活的譯碼信號的通路柵控晶體管被開啟，以便合適的全局位線被連接至數(shù)據(jù)總線LDBn，且存儲單元信息出現(xiàn)在數(shù)據(jù)總線LDB中。
依賴于上述存儲單元MC的電流驅(qū)動性能，通過比較從數(shù)據(jù)總線LDB流至存儲單元MC的電流和參考電流，出現(xiàn)于數(shù)據(jù)總線LDB中的存儲單元信息被檢測。更具體地說，在電流轉(zhuǎn)變?yōu)殡妷汉?，通過差分放大器106進(jìn)行這種比較。級聯(lián)部分104，105執(zhí)行電流/電壓轉(zhuǎn)化。圖.25描述了具體的電路例子。當(dāng)流向數(shù)據(jù)總線LDB的電流和參考電流流經(jīng)NMOS管QN102和QN202時(shí)，差分放大器106的輸入電壓依賴于電流被調(diào)整。
這里，按如8位，16位的多位來構(gòu)建數(shù)據(jù)總線LDB且上述讀出結(jié)構(gòu)被提供于各數(shù)據(jù)總線LDB上。即，對于級聯(lián)電路104和差分放大器106，其8套被提供于8-位結(jié)構(gòu)，16套用于16位結(jié)構(gòu)。相應(yīng)于被構(gòu)建的多位結(jié)構(gòu)的電路是必需的。其間，在相應(yīng)于參考單元參考電流側(cè)有參考單元RC100和級聯(lián)部分105。這一輸出被一道連接至各差分放大器。因此，各差分放大器106中的存儲單元信息側(cè)和參考側(cè)間寄生電容不相等。為了調(diào)整這，通常電容負(fù)載CLD2被加到存儲單元信息側(cè)的輸入信號線上。
另外，參考單元RC100被提供于存儲器核心部分A100區(qū)段中不同的專用區(qū)，用于避免對存儲器單元MC編程操作的影響和擦除操作導(dǎo)致的電壓應(yīng)力。然而，被連接至專用參考單元RC100的參考總線RB未與通路上其它存儲器單元相連，而直接連接至級聯(lián)部分105。在另一方面，多個(gè)非選擇的存儲器單元被連接至連接了存儲器單元MC的局部位線上，以便通過區(qū)段開關(guān)連接至全局位線GBL上，從而構(gòu)建層級結(jié)構(gòu)。因此，在從存儲器單元MC至級聯(lián)部分104的通路上，在非選擇的存儲器單元MC中存在晶體管結(jié)電容，如局部位線和全局位線與另一位線和鄰近的或上/下層的字線，或其它信號線，或類似物間的線間電容的寄生電容以及區(qū)段開關(guān)或類似物導(dǎo)致的寄生電阻。為了調(diào)節(jié)寄生元素的非平衡條件，通常在從參考單元RC100至級聯(lián)部分105的通路上添加電容負(fù)載CLD1。盡管圖.22描述參考單元RC100被放于存儲器核心部分A100內(nèi)的情形，但是本發(fā)明不限于這一例子，它可以被放于存儲器核心部分A100的外面。
通過電容負(fù)載CLD1和CLD2調(diào)節(jié)寄生元素元件，存儲器單元信息側(cè)和參考側(cè)的瞬態(tài)響應(yīng)被均衡，以便不用等待寄生元素導(dǎo)致的信號傳播延遲就能作瞬態(tài)檢測，因此減小了檢測時(shí)間。
數(shù)據(jù)總線LDB被用作寫存儲器單元信息(其后稱為編程)。即，被放大器103放大的輸入數(shù)據(jù)IDAT被輸出至數(shù)據(jù)總線LDB。使用列選擇部件B100選擇合適的全局位線GBL，通過全局位線GBL及局部位線在存儲器單元MC中執(zhí)行編程操作。
在傳統(tǒng)非揮發(fā)半導(dǎo)體存儲器件100中，通過在參考單元側(cè)的電流通路上添加電容負(fù)載CLD1，存儲器單元信息側(cè)從存儲器單元MC至級聯(lián)部分104的電流通路上的寄生電容被人工匹配。
但是，由于制備工藝中的容差，存儲器單元信息側(cè)的寄生電容變化呈一定寬度的分布。即，相鄰線間距隨各線的刻蝕加工的變化而變化，且相鄰線間的線間電容在一定寬度內(nèi)變化。另外，由于絕緣膜層的厚度變化，上下層的線間隙變化，因此相鄰線間的線間電容在一定寬度內(nèi)變化。另外，由于如柵氧化膜，擴(kuò)散層的濃度和深度及類似物的晶體管的各種參數(shù)變化，結(jié)電容和電阻也在各自一定寬度內(nèi)變化。
隨著非揮發(fā)性半導(dǎo)體存儲器件電容的增加和其芯片晶元的尺寸增加，甚至在同一芯片內(nèi)芯片表面的寄生電容差別趨于增大。同時(shí)晶片的半徑增大，從而存在晶片表面差別也增加的恐慌。
即，在從被放于區(qū)段內(nèi)的存儲器單元MC至具有層級結(jié)構(gòu)的位線的電流通路和直接從被放于專用區(qū)的參考單元連接的參考電流通路之間，放置位線的周邊環(huán)境和形成通路的物理參數(shù)不同。從而，由于加工差異和芯片或晶片表面分布差異的趨勢彼此間不同，即使包括寄生元素元件特性的電容負(fù)載CLD1，CLD2同時(shí)被加于設(shè)計(jì)級，也很難匹配具有包括這些可變因素的寄生元素元件特性的參考側(cè)特性。
因此，在讀操作瞬態(tài)，伴隨寄生元素元件導(dǎo)致的信號傳播延遲，存儲器單元信息側(cè)和參考側(cè)的電流通路上的勢改變將不匹配。所以，為了檢測存儲器單元信息，必須等到勢改變收斂至特定范圍，因此阻礙讀操作的迅速執(zhí)行，這是應(yīng)被解決的問題。

發(fā)明內(nèi)容
本發(fā)明被實(shí)現(xiàn)來解決傳統(tǒng)工藝中的上述問題，本發(fā)明的目的在于提供包含新型存儲器核心部分的非揮發(fā)性半導(dǎo)體存儲器件，以及伴隨這種結(jié)構(gòu)的新型檢測裝置以便實(shí)現(xiàn)讀操作中的迅速檢測，其中，存儲器單元信息的讀通路上的寄生元素元件的影響被排除。
為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的一個(gè)方面，提供包括多個(gè)連接至多個(gè)非揮發(fā)存儲器單元的數(shù)字線的非揮發(fā)性半導(dǎo)體存儲器件，其中，在讀取存儲器單元信息時(shí)，數(shù)字線包含連接至一被選擇的非揮發(fā)存儲單元的第一數(shù)字線；以及僅連接至非選擇的非揮發(fā)性存儲器單元的第二數(shù)字線，然而把第一和第二數(shù)字線用作一對來讀出存儲器單元信息。
上述非揮發(fā)性半導(dǎo)體存儲器件中，在讀存儲器單元信息時(shí)，通過把連接至非揮發(fā)性存儲單元的第一數(shù)字線和僅連接至非選擇的非揮發(fā)性存儲器單元的第二數(shù)字線連成一對，存儲器單元信息被讀出。
結(jié)果，用于傳送存儲器單元信息的第一數(shù)字線充當(dāng)單元信息側(cè)，而第二數(shù)字線充當(dāng)參考側(cè)，且把第一和第二數(shù)字線作為一對來讀出存儲器單元信息。由此，第一數(shù)字線通路是能被設(shè)為參考側(cè)負(fù)載的讀出通路，第二數(shù)字線通路具有與它相同的等價(jià)通路結(jié)構(gòu)。由于寄生電容而存在于通路上的負(fù)載在單元信息側(cè)和參考側(cè)能被理想地均衡。
由于參考側(cè)在單元信息側(cè)具有與單元信息傳播通路等價(jià)的通路結(jié)構(gòu)，所以單元信息側(cè)和參考側(cè)的通路總是具有相等的寄生電容導(dǎo)致的負(fù)載，與加工差異和芯片或晶片表面差異無關(guān)，相同的瞬態(tài)響應(yīng)特性能被穩(wěn)定的獲得。因此，通過瞬態(tài)響應(yīng)時(shí)的檢測，不需等待單元信息側(cè)和參考側(cè)間的通路勢的平衡條件，存儲器單元信息能被迅速，穩(wěn)定的被讀出。
為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的另一方面，提供了具有多個(gè)連接至多個(gè)非揮發(fā)性存儲器單元的局部數(shù)字線和為各預(yù)定數(shù)目的局部數(shù)字線提供，并選擇地連接至局部數(shù)字線的全局?jǐn)?shù)字線的非揮發(fā)性半導(dǎo)體存儲器件，其中，在讀取存儲單元信息時(shí)，全局?jǐn)?shù)字線包括連接至連接了被選擇的非揮發(fā)性存儲器單元的第一局部數(shù)字線的第一全局?jǐn)?shù)字線；和毗鄰于第一全局?jǐn)?shù)字線的，未連接被選擇非揮發(fā)性存儲單元的第二全局?jǐn)?shù)字線，而把第一和第二全局?jǐn)?shù)字線作為一對來讀出存儲器單元信息。此時(shí)，僅非選擇的非揮發(fā)性存儲器單元可以被連接至第二全局?jǐn)?shù)字線。
非揮發(fā)線半導(dǎo)體存儲器件中，在讀取存儲器單元信息時(shí)，把連接至被選擇的非揮發(fā)性存儲單元的第一全局?jǐn)?shù)字線和連接至第二局部數(shù)字線的第二全局?jǐn)?shù)字線作為一對，通過第一局部數(shù)字線讀出存儲器單元信息。在這種情形下，放置相鄰的第一和第二全局?jǐn)?shù)字線彼此成對。僅未被選擇的非揮發(fā)性存儲器單元被連接至第二全局?jǐn)?shù)字線。
結(jié)果，當(dāng)攜帶存儲器單元信息的第一全局?jǐn)?shù)字線和第二全局?jǐn)?shù)字線分別用作單元信息側(cè)和參考側(cè)時(shí)，第一和第二全局?jǐn)?shù)字線作為一對，存儲器單元信息被讀出。然而，從第二局部數(shù)字線至第二全局?jǐn)?shù)字線的通路具有與從第一局部數(shù)字線至第一全局?jǐn)?shù)字線通路相同的通路結(jié)構(gòu)，它為讀取通路，能在參考側(cè)加載負(fù)載。通路上存在的寄生電容導(dǎo)致的負(fù)載在單元信息側(cè)和參考側(cè)間能被理想的均衡。
因?yàn)榈谝蝗謹(jǐn)?shù)字線和第二全局?jǐn)?shù)字線被彼此相鄰放置，加于全局?jǐn)?shù)字線的噪聲被傳至另一全局?jǐn)?shù)字線，因此第一和第二全局?jǐn)?shù)字線存在相等的噪聲。即，相同相位的噪聲被施加于第一和第二全局?jǐn)?shù)字線間。通過彼此相鄰放置第一和第二全局?jǐn)?shù)字線，在讀操作時(shí)，兩全局?jǐn)?shù)字線成對，噪聲影響能被彼此抵消。
因?yàn)樵趨⒖紓?cè)具有與單元信息側(cè)的單元信息傳播通路相同的通路結(jié)構(gòu)，且兩通路彼此相鄰放置，由于寄生電容無關(guān)于加工差異和芯片或晶片表面的差異，單元信息側(cè)和參考側(cè)的通路總是具有相同的負(fù)載。結(jié)果，在讀取時(shí)能可靠的獲得相同的瞬態(tài)響應(yīng)特性。因此，通過在瞬態(tài)響應(yīng)時(shí)檢測，不用等待單元信息側(cè)和參考側(cè)的通路勢的平衡條件，存儲器單元信息能被穩(wěn)定和迅速的被讀取。另外，因?yàn)橄嗤辔坏脑肼暠皇┘佑趦赏烽g，噪聲彼此抵消，因此存儲器單元信息的讀取可靠性被提高。
根據(jù)本發(fā)明的第三方面，提供了包括連接至多個(gè)非揮發(fā)性存儲器單元的多個(gè)數(shù)字線的非揮發(fā)性半導(dǎo)體存儲器件，其中，數(shù)字線包括連接至被選擇的非揮發(fā)性存儲器單元的第一數(shù)字線；以及僅連接至未被選擇的非揮發(fā)性存儲器單元的第二數(shù)字線，非揮發(fā)性半導(dǎo)體存儲器件還包括提供于各預(yù)定數(shù)目的數(shù)字線的選擇部分，在讀取存儲器單元信息時(shí)，同時(shí)選擇第一和第二數(shù)字線，且在寫存儲器單元時(shí)，僅選擇第一數(shù)字線。
非揮發(fā)性半導(dǎo)體存儲器件中，在讀取存儲器單元信息時(shí)，從預(yù)定數(shù)目的數(shù)字線中選擇部分選擇連接至被選擇的非揮發(fā)性存儲器單元的第一數(shù)字線和僅連接至未被選擇的非揮發(fā)性存儲器單元的第二數(shù)字線。在寫存儲器單元信息時(shí)，僅第一數(shù)字線被選擇。
結(jié)果，當(dāng)合適的第一和第二數(shù)字線被從預(yù)定數(shù)目的數(shù)字線中選擇出時(shí)，選擇部分需要解碼地址信號或類似物。因?yàn)樵谧x取時(shí)，第一和第二數(shù)字線被同時(shí)選擇，解碼層級能被設(shè)定使得比寫入時(shí)淺，因此讀取的選擇部分能緊湊。
根據(jù)本發(fā)明的第四方面，提供了具有連接至多個(gè)非揮發(fā)性存儲器單元的多個(gè)數(shù)字線的非揮發(fā)性半導(dǎo)體存儲器件，且數(shù)字線被選擇地連接至數(shù)字線，非揮發(fā)性半導(dǎo)體存儲器件還包括提供第一數(shù)字線連接至被選擇的非揮發(fā)性存儲器單元的第一數(shù)據(jù)線；通過第二數(shù)字線僅連接至未被選擇的非揮發(fā)性存儲器單元的第二數(shù)據(jù)線；連接至第一數(shù)據(jù)線的第一載入部分；和具有與第一載入部分相同結(jié)構(gòu)，被連接至第二數(shù)據(jù)線的第二載入部分，而且，基于存儲器單元信息，用于給流經(jīng)第一數(shù)據(jù)線的電流提供參考電流，。第一載入部分具有與從非揮發(fā)性存儲器單元至第二載入部分的通路上存在的負(fù)載相同的負(fù)載，第二載入部分具有與從非揮發(fā)性存儲器單元至第一載入部分的通路上存在的負(fù)載相同的負(fù)載，其中，以第一和第二數(shù)據(jù)線為一對，存儲器單元信息被讀出。
在非揮發(fā)性半導(dǎo)體存儲器件中，通過第一數(shù)字線，被選擇的非揮發(fā)性存儲器單元被連接至第一數(shù)據(jù)線，僅連接了未被選擇的非揮發(fā)性存儲器單元的數(shù)字線被連接至第二數(shù)據(jù)線。兩數(shù)據(jù)線成對，存儲器單元信息被讀出。第一和第二載入部分分別被連接至第一和第二數(shù)據(jù)線。第二載入部分被提供與從非揮發(fā)性存儲器單元至第一載入部分的通路上存在的負(fù)載相同的負(fù)載。第一載入部分被提供與從非揮發(fā)性存儲器單元至第二載入部分的通路上存在的負(fù)載相同的負(fù)載。另外，在讀取存儲器單元信息時(shí)，相對于流經(jīng)第一數(shù)據(jù)線電流的參考電流根據(jù)存儲器單元信息流動。
結(jié)果，基于被選擇的非揮發(fā)性存儲器單元的存儲器信息，相對于通過第一數(shù)字線流經(jīng)第一數(shù)據(jù)線的電流，參考電流流向第二載入部分。施加于第一和第二載入部分的負(fù)載為與從非揮發(fā)性存儲器單元至第二和第一載入部分的通路上存在的負(fù)載相等的負(fù)載。包括第一和第二載入部分的第一和第二數(shù)據(jù)線具有與基于存儲器單元信息的電流和參考電流的電流通路相同的結(jié)構(gòu)。結(jié)果，無關(guān)于加工差異和芯片或晶片表面差異，把第一和第二數(shù)據(jù)線用作一對，讀操作能被安全的進(jìn)行。
根據(jù)本發(fā)明的第五方面，提供了具有連接至多個(gè)非揮發(fā)性存儲器單元的多個(gè)數(shù)字線的非揮發(fā)性半導(dǎo)體存儲器件，且數(shù)據(jù)線被選擇的連接至數(shù)字線，非揮發(fā)性半導(dǎo)體存儲器件還包括通過數(shù)字線連接至被選擇的非揮發(fā)性存儲器單元，且基于存儲器信息的電流流經(jīng)的第一數(shù)據(jù)線被連接；參考電流流經(jīng)的第二數(shù)據(jù)線；連接至第一和第二數(shù)據(jù)線的，且比較基于存儲器信息的電流與參考電流的電流比較部分，其中電流比較部分包括具有電流鏡像結(jié)構(gòu)的電流載入部分和用于改變第一和第二數(shù)據(jù)線和電流載入部分間連接的連接改變部分。
在非揮發(fā)性半導(dǎo)體存儲器件中，基于存儲器單元信息的電流流經(jīng)的第一數(shù)據(jù)線，和參考電流流經(jīng)的第二數(shù)據(jù)線連接至電流比較部分的電流載入部分中的電流鏡像結(jié)構(gòu)，是通過適當(dāng)改變連接的連接改變部分而進(jìn)行的。
根據(jù)本發(fā)明的第六方面，提供了非揮發(fā)性半導(dǎo)體存儲器件，其中，第一和第二數(shù)據(jù)線被連接至電流比較部分，電流比較部分包括用于提供與參考電流相等的電流至第一和第二數(shù)據(jù)線的電流載入部分。
在非揮發(fā)性半導(dǎo)體存儲器件中，從電流載入部分，與參考電流相等的電流被提供至連接至電流比較部分的第一和第二數(shù)據(jù)線。
結(jié)果，根據(jù)基于存儲器單元信息的電流和從電流載入部分提供的參考電流間的差分電流，存儲單元信息能被讀出。
當(dāng)結(jié)合附圖同時(shí)閱讀時(shí)，從下面的詳細(xì)描述中，上面和另有的目的及本發(fā)明的新特點(diǎn)將更顯得全面。但是，應(yīng)明確理解的是，附圖僅用于闡述目的，且不將定義本發(fā)明的界線。


圖.1是描述根據(jù)本發(fā)明的第一實(shí)施方案的非揮發(fā)性半導(dǎo)體存儲器件的整個(gè)模塊圖的模塊圖示。
圖.2是描述第一實(shí)施方案的存儲器核心部分的理論模塊圖的電路圖示。
圖.3是描述存儲器核心部分的第一個(gè)例子的電路圖示。
圖.4是描述存儲器核心部分的第二個(gè)例子的電路圖示。
圖.5是描述存儲器核心部分的第一和第二例子的冗余結(jié)構(gòu)的電路圖示。
圖.6是描述第一實(shí)施方案的列選擇部分的第一理論模塊圖的電路圖示。
圖.7是描述列選擇部分的第一個(gè)例子的電路圖示。
圖.8是描述第一實(shí)施方案的列選擇部分的第二理論模塊圖的電路圖示。
圖.9是描述列選擇部分的第二個(gè)例子的電路圖示。
圖.10是描述第一實(shí)施方案的載入部分的第一理論模塊圖的電路圖示。
圖.11是描述載入部分的第一個(gè)例子的電路圖示。
圖.12是描述第一實(shí)施方案的載入部分的第二理論模塊圖的電路圖示。
圖.13是描述載入部分的第二個(gè)例子的電路圖示。
圖.14是描述載入部分的第三個(gè)例子的電路圖示。
圖.15是描述第一實(shí)施方案的電流比較部分的理論模塊圖的電路圖示。
圖.16是描述電流比較部分的第一個(gè)例子的電路圖示。
圖.17是描述電流比較部分的第二個(gè)例子的電路圖示。
圖.18是描述第一實(shí)施方案的讀操作的工作波形圖示。
圖.19是描述第二實(shí)施方案的存儲器核心部分的電路圖示。
圖.20是描述第三實(shí)施方案的存儲器核心部分的電路圖示。
圖.21是描述第四實(shí)施方案的存儲器核心部分的電路圖示。
圖.22是描述傳統(tǒng)非揮發(fā)性半導(dǎo)體存儲器件的整個(gè)模塊圖的模塊圖示。
圖.23是描述傳統(tǒng)存儲器核心部分的電路圖示。
圖.24是描述傳統(tǒng)列選擇部分的電路圖示；以及圖.25是描述傳統(tǒng)比較部分的電路圖示。
具體實(shí)施例方式
其后，參考圖.1至21，本發(fā)明的非揮發(fā)性半導(dǎo)體存儲器件的第一至第四實(shí)施方案將被詳細(xì)描述。
第一，圖.1描述了第一實(shí)施方案的非揮發(fā)性半導(dǎo)體存儲器件的整個(gè)結(jié)構(gòu)。參考圖.1的整個(gè)模塊圖，存儲器核心部分A和列選擇部分B被提供來替代圖.22所示的傳統(tǒng)非揮發(fā)性半導(dǎo)體存儲器件中的存儲器核心部分A100和列選擇部分B100。因?yàn)榇鎯ζ骱诵牟糠諥中全局位線GBL的選擇方法不同于存儲器核心部分A100，而字線WL選擇譯碼器，譯碼器1，2被提供來替代譯碼器101。另外，替代用于參照的參考總線RB和通常用于讀取和編程的數(shù)據(jù)總線LDB，作為用于讀取的數(shù)據(jù)總線，數(shù)據(jù)總線LDB(0)，LDB(1)被提供成對。另外，編程數(shù)據(jù)總線WDB被提供。隨著讀出時(shí)數(shù)據(jù)總線結(jié)構(gòu)的變化，載入部分C和電流比較部分D被提供替代級聯(lián)部分104，105和用于調(diào)節(jié)寄生電容的電容負(fù)載CLD1，CLD2。這里，因?yàn)閿?shù)據(jù)總線LDB(0)，LDB(1)具有如8位或16位和類似的多位結(jié)構(gòu)，載入部分C和電流比較部分D都被提供與位寬一致的數(shù)目。
圖.1的存儲器核心部分A原理上描述了被字線WI選擇的存儲器單元MC連接至全局位線GBL的情形。預(yù)定數(shù)目的存儲器單元MC被放于每個(gè)區(qū)段SECm和SECn。區(qū)段中各預(yù)定組被選擇地連接至全局位線GBL。即，根據(jù)預(yù)定控制信號S，譯碼器1激活字線WL來選擇存儲器單元MC組連接至各區(qū)段SECm，SECn的全局位線GBL中的全局位線GBL(0)。另外，根據(jù)預(yù)定的控制信號S，譯碼器2激活字線WL來選擇存儲器單元MC組連接至全局位線GBL(1)。全局位線GBL(0)，GBL(1)是全局位線組，其中全局位線GBL按每預(yù)定數(shù)目劃分和分組。預(yù)定控制信號S是用于在連接至存儲器單元MC的全局位線GBL(0)，GBL(1)中選組的控制信號，且這個(gè)信號根據(jù)專用控制信號或部分地址信號或地址信號產(chǎn)生。譯碼器1，2譯碼地址信號Add來選擇任何字線WL，以便存儲器單元MC被連接至全局位線GBL(0)，GBL(1)中的任何組。
列選擇部分B是用于在讀取時(shí)連接全局位線GBI(0)，GBL(1)至數(shù)據(jù)總線LDB(0)，(1)的部分。在連接至被選擇的存儲器單元MC的全局位線(GBL(0)或GBL(1))中，連接至應(yīng)被讀出的存儲器單元MC的全局位線被選擇，并被連接至數(shù)據(jù)總線(LDB(0)和LDB(1))。另一數(shù)據(jù)總線LDB(1)或LDB(0)被連接至未連接被選擇的存儲器單元MC的全局位線GBL(1)或GBL(0)。這種被選擇的數(shù)據(jù)總線LDB(0)，LDB(1)被成對讀出。按如下進(jìn)行連接。根據(jù)從地址信號Add產(chǎn)生的譯碼信號，全局位線GBL(0)，GBL(1)和數(shù)據(jù)總線LDB(0)，LDB(1)之間的開關(guān)部分被控制來開/關(guān)。
另一方面，編程時(shí)，全局位線GBL(0)，GBL(1)被連接至編程數(shù)據(jù)總線WDB。在連接至被選擇的存儲器單元MC的全局位線GBL(0)，GBL(1)中，連接至應(yīng)被編程的存儲器單元MC的全局位線被選擇，并被連接至數(shù)據(jù)總線LDB(0)或LDB(1)。
在讀取時(shí)，根據(jù)預(yù)定的控制信號/S，載入部分C連接負(fù)載LD至數(shù)據(jù)總線LDB(0)，LDB(1)，且參考電源IRF被連接至未連接被選擇的存儲器單元MC的數(shù)據(jù)總線LDB(1)或LDB(0)。負(fù)載LD為與經(jīng)過全局位線GBL(0)，GBL(1)從連接了存儲器單元MC的局部位線至數(shù)據(jù)總線LDB(0)和LDB(1)的通路上的負(fù)載相等的負(fù)載。另外，預(yù)定控制信號/S是根據(jù)專用控制信號或部分地址信號或地址信號產(chǎn)生的信號。
電流比較部分D比較基于存儲器單元信息的，流經(jīng)數(shù)據(jù)總線LDB(0)或LDB(1)的電流與作為參考電流的流經(jīng)數(shù)據(jù)總線LDB(1)或LDB(0)的參考電流IRF，并檢測它。通過電流比較部分D中的接口部分IF，數(shù)據(jù)總線LDB(0)，LDB(1)被連接至電流載入部分LI。電流載入部分LI提供相應(yīng)于參考電流IRF的電流至數(shù)據(jù)總線LDB(0)，LDB(1)中。流經(jīng)數(shù)據(jù)總線LDB(0)，LDB(1)的電流和來自電流載入部分LI的電流間的差分電流被檢測。這一差分電流被放于后續(xù)級的差分放大器106放大，以便存儲器單元信息作為讀出數(shù)據(jù)DATA輸出。
對于上述描述以外的元件，傳統(tǒng)工藝和第一實(shí)施方案相同的標(biāo)號表示相同的元件，且其描述將被省略。
接著，參考圖.2至17，存儲器核心部分A，列選擇部分B，載入部分C和電流比較部分D的各元件將被依次描述。
首先，參考圖.2至5，存儲器核心部分A將被描述。圖.2是存儲器核心部分A0的理論模塊圖。存儲器核心A0部分按預(yù)定數(shù)目的存儲器單元被分為多個(gè)區(qū)段。區(qū)段中，多個(gè)局部位線被放置，且多個(gè)存儲器單元被連接各局部位線。存儲器單元包括用于儲存存儲器單元信息的非揮發(fā)性晶體管和讀取存儲器單元信息時(shí)形成電流通路至參考勢的開關(guān)晶體管。通過區(qū)段開關(guān)，局部位線被連接至全局位線。相鄰的兩全局位線成對，且各區(qū)段交替被連接至局部位線。圖.2描述了兩區(qū)段SECm，SECn，且局部位線LBLm，LBLn在各區(qū)段SECm和SECn中被例示。非揮發(fā)性晶體管MCm，MCn被連接至局部位線LBLm，LBLn，且通過開關(guān)晶體管QSm，QSn被連接至參考勢來形成存儲器單元。局部位線LBLm，LBLn通過選擇開關(guān)SSm，SSn被連接至全局位線GBLm，GBLn。
選擇開關(guān)SSm，SSn被控制信號SECYm和SECYn選擇，且開關(guān)晶體管QSm，QSn被控制信號Sm，Sn選擇。另外，非揮發(fā)性晶體管MCm，MCn被字線WLm，WLn選擇。控制信號SECYm，Sm和字線WLm或控制信號SECYn，Sn和字線WLn被激活至任何被選擇的區(qū)段SECm或SECn，以便被選擇的存儲器單元被連接至全局位線GBLm，GBLn來進(jìn)行讀操作和編程操作。
在讀出操作時(shí)，接收讀信號R的電路10同時(shí)激活控制信號SECYm和SECYn。盡管圖.2表明短路控制信號SECYm和SECYn的情形，只要同時(shí)激活控制信號SECYm和SECYn能被實(shí)現(xiàn)，不總是需要短路這些信號。對于其它方法，例如，控制信號SECYm和SECYn都由譯碼產(chǎn)生，地址信號或類似物能通過在讀出操作時(shí)把譯碼層減少一層來同時(shí)被激活。
結(jié)果，當(dāng)遵循傳統(tǒng)訪問方法，其中儲存了存儲器單元信息的存儲器單元被字線WLm，WLn對各區(qū)段SECm，SECn而選擇，未連接至被選擇存儲單元的局部位線LBLn能被連接至鄰近全局位線GBLm的全局位線GBLn，由它存儲器單元信息被讀出。鄰近的兩全局位線GBLm，GBLn能被成對執(zhí)行讀操作。
基于圖.2理論模塊圖的存儲器核心部分的例子如下所述。圖.3描述了第一個(gè)例子，其中，存儲器核心部分A1的兩區(qū)段SEC0，SEC1被標(biāo)明。這里，將考慮在區(qū)段SEC0中放置的存儲器單元被選擇的情形。區(qū)段SEC0被選擇，以便控制信號S0被激活，然后，開關(guān)晶體管QS0被激活。如果字線WL0被激活，被選擇存儲器單元MC00至MC07被連接至各局部位線LBL00至LBL07。然后，基于存儲器單元信息，局部位線通過開關(guān)晶體管QS0被連接至參考勢來形成電流通路。如果任何一個(gè)控制信號SECY00，SECY03在局部位線LBL00至LBL07中被激活，合適的區(qū)段開關(guān)SS00至SS07被選擇，以便它被連接至全局位線GBL0至GBL3中的偶數(shù)或奇數(shù)全局位線GBL0，2或GBL1，3。
伴隨由區(qū)段開關(guān)SS00至SS07的局部位線選擇，在與鄰近非選擇的區(qū)段SEC1相似關(guān)系下放置的局部位線LBL10至IBL17被連接至合適的全局位線。即，相應(yīng)于控制信號SECY00至SECY03，控制信號SECY10至SECY13同時(shí)被激活，以便區(qū)段SEC0和SEC1中的局部位線LBL00至LBL07和LBL10至LBL17被連接至全局位線GBL0，GBL1，GBL2，GBL3。因?yàn)榉沁x擇區(qū)段SEC1中的局部位線被連接至與被選擇的區(qū)段SEC0的局部位線相同數(shù)目的存儲器單元，且局部位線的位置關(guān)系相似于被選擇的區(qū)段SEC1的情形，且周圍環(huán)境的物理參數(shù)相同；具有相似的寄生電容。另外，因?yàn)檫B接至兩局部位線的全局位線被彼此相鄰放置，他們的周圍環(huán)境的物理參數(shù)是等價(jià)的，且具有相同的寄生電容。
根據(jù)第一例子A1，當(dāng)非選擇的區(qū)段SEC0的局部位線被連接，且存儲器單元信息被兩全局位線成對讀出時(shí)，而用于傳送存儲器單元信息的全局位線GBL0和GBL2或GBL1和GBL3用作單元信息側(cè)且連接了未被選擇的區(qū)段SEC1的局部位線的全局位線GBL1和GBL3或GBL0和GBL2用作參考側(cè)，通路上存在的寄生電容導(dǎo)致的負(fù)載能在單元信息側(cè)和參考側(cè)兩邊理想的被均衡。
因?yàn)槿治痪€GBL0，GBL1和GBL2，GBL3對波相鄰放置，施加于一根全局位線的噪聲被傳播至另一根全局位線，以便相鄰的全局位線間噪聲相等。因此，噪聲影響在兩全局位線成對的讀出操作中能被抵消。
如果平衡控制信號SECY10至SECY13在區(qū)段SEC1中和區(qū)段SEC0中的連接關(guān)系，那么控制信號SECY10至SECY13的產(chǎn)生電路(圖.3下部的邏輯電路)的電路結(jié)構(gòu)在區(qū)段(圖.3中II)間就等價(jià)，連接至鄰近的全局位線GBL0，GBL1和GBL2，GBL3的位置關(guān)系能被均衡。結(jié)果，各連接至相鄰全局位線的局部位線在其它局部/全局位線，字線，其它線和周圍相關(guān)元件結(jié)構(gòu)間具有相同的位置關(guān)系。另外，相鄰全局位線GBL0，GBL1和GBL2，GBL3與每一區(qū)段交叉，且因此周圍結(jié)構(gòu)間的位置關(guān)系被均衡。然而，形成于這些周圍結(jié)構(gòu)間的寄生電容能在兩通路間被均衡。
用于產(chǎn)生控制信號SECY10至SECY13的產(chǎn)生電路在圖.3的下部被標(biāo)明。表明了應(yīng)被連接至用于根據(jù)地址信息或類似物解碼的全局位線的區(qū)段開關(guān)位置的控制信號SECn(n＝0至3)被輸入到與門12，14。或門11，13的輸出被連接至與門12，14的另一輸入端。用于選擇區(qū)段SEC0，SEC1的控制信號S0，S1和讀出信號R被輸入至或門11，13。因?yàn)?，在編程操作的情形中，任一或門11，13能相應(yīng)于被選擇的區(qū)段被激活，任一與門1，14被激活，以便控制信號SECY0n或SECY1n(n＝0至3)被激活。結(jié)果，僅連往被選擇存儲器單元的區(qū)段開關(guān)被激活。但是，在讀出操作中，或門11，13被讀出信號R一起激活，以便兩控制信號SECY0n，SECY1n(n＝0至3)被激活。不僅被選擇的存儲器單元的區(qū)段開關(guān)，而且位于未被選擇區(qū)段的相同位置的局部位線也被連接至相鄰的全局位線。
圖.4描述了第二個(gè)例子A2。它的基本結(jié)構(gòu)和操作與第一個(gè)例子A1相同。不同于第一個(gè)例子A1是全局位線未與各區(qū)段(圖.4中的I)交叉。伴隨這，區(qū)段SEC1中控制信號SECY10至SECY13的連接關(guān)系不同于區(qū)段SEC0(圖.4中的II)。當(dāng)以圖.3中產(chǎn)生電路(圖.3中下部的邏輯電路)的方法同時(shí)輸出控制信號SECY00至SECY03和控制信號SECY10和SECY13時(shí)，通過相對區(qū)段SEC0轉(zhuǎn)換區(qū)段SECY10內(nèi)的區(qū)段開關(guān)的選擇位置，被選擇的區(qū)段SEC0和未被選擇的區(qū)段SEC1的局部位線被連接至相鄰的全局位線GBL0和GBL1，GBL2和GBL3。更具體的說，區(qū)段開關(guān)SS00，SS04，SS12，和SS16相對控制信號SECY00和SECY10被選擇。對SECY01和SECY11，SS01和SS05，SS13和SS17被選擇。對SECY02和SECY12，SS03和SS07，SS11和SS15被選擇。對SECY03和SECY13，SS02和SS06，SS10和SS14被選擇。
根據(jù)第二個(gè)例子A2，當(dāng)單元信息側(cè)連接了被選擇局部位線的全局位線和參考側(cè)連接了未被選擇的局部位線的全局位線成對讀取存儲器單元信息時(shí)，通路上存在的寄生電容負(fù)載能在單元信息側(cè)和參考側(cè)被理想地均衡。
另外，因?yàn)橐粚θ治痪€被彼此相鄰放置，施加在全局位線上的噪聲被傳播到另一全局位線，且全局位線間的噪聲被均衡，以便相同相位的噪聲被施加于一對全局位線間。通過彼此相鄰放置一對全局位線，兩全局位線成對的讀存在中的噪聲效應(yīng)能被抵消掉。
根據(jù)第一和第二例子A1，A2中存儲器核心部分讀操作時(shí)的理論模塊圖A0，具有相似通路結(jié)構(gòu)的單元信息側(cè)的全局位線(GBLm或GBLn)和參考信息側(cè)的全局位線(GBLn或GBLm)被作為一對彼此相鄰放置。結(jié)果，無關(guān)于加工差異或芯片或晶片表面的差別，一對全局位線GBLm，GBLn總是具有等價(jià)的寄生電容，以便讀取時(shí)，相似的瞬態(tài)響應(yīng)特性能在穩(wěn)定條件中被獲得。因此，即使在一對全局位線GBLm，GBLn的勢變化被設(shè)為平衡條件前檢測被執(zhí)行于瞬態(tài)期，存儲器單元信息能在穩(wěn)定條件中被迅速讀出。另外，因?yàn)榈认辔辉肼暣嬖趦赏飞?，因此噪聲被抵消，從而提高了存儲器單元信息的讀取可靠性。
鄰近被選擇區(qū)段(SECm或SECn)的未被選擇區(qū)段(SECn和SECm)中的局部位線(LBLn或LBLm)能被用作參考側(cè)的負(fù)載。因?yàn)閮蓞^(qū)段被彼此相鄰放置，寄生電容導(dǎo)致的負(fù)載和從各區(qū)段SECm，SECn至全局位線GBLm，GBLn的通路間的噪聲效應(yīng)能被均衡。
圖.5描述了根據(jù)第一，第二例子A1，A2用于恢復(fù)缺陷的冗余結(jié)構(gòu)SP0，SP1。冗余結(jié)構(gòu)SP0，SP1以與作為最小單位連接至一對全局位線GBL0，GBL1和GBL2，GBL3的基本讀取結(jié)構(gòu)相同的結(jié)構(gòu)被形成。圖.5描述了以全局位線SGBL0，SGBL1成對的結(jié)構(gòu)。結(jié)果，即使存儲器單元信息通過恢復(fù)缺陷從冗余結(jié)構(gòu)SP0，SP1被讀出，讀取結(jié)構(gòu)能以相鄰全局位線SGBL0，SGBL1成對被維持，因此如未采取冗余結(jié)構(gòu)SP0，SP1時(shí)的相同讀取性能能被維持。全局位線SGBL0，SGBL1的各冗余結(jié)構(gòu)SP0，SP1的連接關(guān)系和控制信號SPY00至SPY03及SPY10至SPY13間的連接關(guān)系相應(yīng)于第一和第二例子A1，A2被適當(dāng)調(diào)整。
用于產(chǎn)生控制信號SPY00至SPY13的產(chǎn)生電路(圖.4下部的邏輯電路)相似于圖.3中所示的產(chǎn)生控制信號SECY00至SECY13的產(chǎn)生電路。在讀操作中，控制信號SPY0n和SPY1n(n＝0至3)被表明冗佘結(jié)構(gòu)SP0，SP1中區(qū)段開關(guān)位置的控制信號SPn(n＝0至3)，用于選擇區(qū)段SEC0，SEC1的控制信號S0，S1，及讀取信號R激活。
接著，參考圖.6至9，列選擇部分B將被描述。圖.6為第一個(gè)理論模塊圖B01。其例子在圖.7中被標(biāo)為第一例子B1。圖.8是第二個(gè)理論模塊圖B02，而其例子在圖.9中被標(biāo)為第二例子B2根據(jù)圖.6中第一理論模塊圖B01，存儲器核心部分A中的全局位線GBL和外部數(shù)據(jù)總線間(LDB用于讀取，WDB用于編程)的連接通過各不同的通路實(shí)現(xiàn)，專用通路柵(讀通路柵21，編程通路柵20)被提供。一對讀數(shù)據(jù)總線LDB(0)，LDB(1)從讀取通路柵21被輸出，且連接至一對全局位線。另一方面，寫數(shù)據(jù)總線WDB被連接至編程通路柵20的全局位線GBL。用于選擇通路柵的列選擇信號(YDR1用于讀取，YDP1，YDP0用于編程)通過各讀取譯碼部分23和編程譯碼部分22來譯碼地址信號Add而被獲取。
根據(jù)圖.7中所示第一例子B1，各相鄰對32根全局位線GBL0至GBL31被16根列選擇信號YDR10至YDR1F，YDP10至YIDP1F所選擇。在讀取時(shí)，這對全局位線被連接至一對數(shù)據(jù)總線LDB0，LDB1。在編程情形中，任何一對全局位線被兩列選擇信號YDP0E，YDP0O選擇，且被連接至編程數(shù)據(jù)總線WDB0。
以兩通路柵晶體管PG00，PG01至PGF0，PGF1成對，讀取側(cè)通路柵21被16根列選擇信號YDR10至YDR1F控制。存儲器單元信息在讀取時(shí)為電流信號，且為了防止非預(yù)期電壓被施加于非揮發(fā)性存儲器單元時(shí)導(dǎo)致的擾動現(xiàn)象，在讀取時(shí)出現(xiàn)于全局位線GBL0至GBL31的電壓被限制約0.5V。由此，列選擇信號YDR10至YDR1F的驅(qū)動電壓不需要太高。圖.7中，通路柵21被它周圍的邏輯電路的電源電壓VCC所驅(qū)動。盡管電源電壓VCC的具體電壓依賴于加工工藝，例如，3V，2.5V，1.8V或類似能被考慮。即，用于通過譯碼地址信號Add(u)輸出列選擇信號YDR10至YDR1F的讀譯碼部分23能用與周圍邏輯電流相同的器件構(gòu)建出，以便它能以高速工作。
通路柵晶體管PG00，PG01至PGF0，PGF1被用于讀取，因此，不像傳統(tǒng)工藝，同時(shí)用于編程的高驅(qū)動性能的晶體管是不需要的。因?yàn)榕c編程時(shí)相比，讀電流很小，驅(qū)動性能能被設(shè)為很小，且柵電容也能被使得很小。伴隨讀譯碼部分23的高速工作，通路柵晶體管PG00至PGF1能被迅速開關(guān)，以便能實(shí)現(xiàn)加速從全局位線至數(shù)據(jù)總線LDB0，LDB1的電流通路選擇。
編程側(cè)的通路柵20包括具有與根據(jù)列選擇信號YDP10至YDP1F用于從16對中選擇一對的讀取側(cè)相同結(jié)構(gòu)的第一級，(其每對由兩通路柵晶體管組成)，以及根據(jù)列選擇信號YDP0E，YDP0O用于選擇任何一個(gè)被選擇對的第二級。編程數(shù)據(jù)總線WDB0被連接至任何全局位線GBL0至GBL31之一。用于輸出列選擇信號YDP10至YIDP1F第一級編程譯碼部分22A譯碼上級地址信號Add(u)，用于輸出列選擇信號YDP0E，YDP0O的第二級編程譯碼部分22B譯碼下級地址信號Add(LSB)。
因?yàn)樵诰幊滩僮髦?，載體需要通過施加編程電壓VPP至非揮發(fā)性存儲器單元而被編程，通路柵晶體管需要抗高電壓和高電流驅(qū)動性能。用于驅(qū)動這一通路柵晶體管編程譯碼部分22A，22B也被高電壓編程電壓VPP驅(qū)動。通過用耐高壓元件構(gòu)建這些組件，編程操作能被精確執(zhí)行。因?yàn)橥窎啪w管需要具有驅(qū)動能力高于預(yù)定驅(qū)動能力的晶體管大小，用于驅(qū)動這一晶體管的編程譯碼部分22A，22B需要一合適的驅(qū)動能力。通過構(gòu)建帶兩級的通路柵20的結(jié)構(gòu)，編程譯碼部分22A，22B中的驅(qū)動電路數(shù)量能被減少，同時(shí)維持合適的驅(qū)動能力來減少占有的芯片面積。因此，當(dāng)基于傳統(tǒng)工藝的單級結(jié)構(gòu)需要32套驅(qū)動電路時(shí)，圖.7中所示的系統(tǒng)由18套驅(qū)動電路組成。
根據(jù)第一個(gè)例子中的列選擇部分B1(理論模塊圖B01)，當(dāng)合適對全局位線從預(yù)定數(shù)目的全局位線GBL0至GBL31中被選擇，地址信號Add(u)，Add(LSB)和類似物需要被譯碼。因?yàn)樵谧x取時(shí)，一對全局位線被選擇，譯碼層級能被建得比寫入時(shí)更小，以便用于讀取的列選擇部分21，23能被形成得更緊湊。
另外，當(dāng)讀取和編程存儲器信息時(shí)，作為通路柵晶體管，制備那些具有小/大電流驅(qū)動能力的。在讀取和編程時(shí)，全局位線和數(shù)據(jù)總線能在優(yōu)化電流驅(qū)動性能下被彼此連接。
根據(jù)圖.8的第二理論模塊圖，通路柵由用于從全局位線GBL中選擇一對的，并連接這些至一對讀取數(shù)據(jù)總線LDB(0)，LDB(1)的第一級通路柵24和用于選擇數(shù)據(jù)總線LDB(0)，LDB(1)對中的任何一個(gè)，且連接這至編程數(shù)據(jù)總線WDB的第二級通路柵25組成。第二級通路柵25被加至作為讀出電流通路的第一級通路柵來形成編程電流通路。用于選擇通路柵的列選擇信號YD1，YD0通過譯碼部分26譯碼地址信號Add而被獲取。列選擇信號YD1被用于選擇第一級通路柵24，且列選擇信號YD0被用作選擇第二級通路柵。
圖.9中所示的第二個(gè)例子的通路柵具有與根據(jù)圖.7中所示的第一個(gè)例子B1的編程側(cè)通路柵20相同的結(jié)構(gòu)。第一級通路柵24和第二級通路柵25間的連接點(diǎn)被假定為用于讀取的一對數(shù)據(jù)總線LDB0，LDB1。根據(jù)列選擇信號YDP10至YDP1F，一對通路柵晶體管從16對通路柵晶體管PG00和PG01至PGF0和PGF1被選擇來連接一對全局位線GBL0和GBL1至GBL30和GBL31到讀取數(shù)據(jù)總線LDB0，LDB1上。列選擇信號YDP0E，YDP0O選擇任何一個(gè)通路柵晶體管PGE，PGO來連接任一數(shù)據(jù)總線LDB0，LDB1至編程數(shù)據(jù)總線WDB0。
在編程操作中，因?yàn)榫幊屉妷篤PP需要被施加于非揮發(fā)性存儲器電壓，第一級和第二級通路柵24，25都由抗高電壓的晶體管組成。盡管用于讀取的電流驅(qū)動能力能被減小，但高電流驅(qū)動在編程時(shí)需要。盡管通過減小第一級通路柵24的晶體管PG00至PGF1的驅(qū)動能力來抑制寄生電容元件，第二級通路柵25的晶體管PGE，PGO被供以足夠的驅(qū)動能力來減小導(dǎo)通電阻。結(jié)果，讀取通路的寄生電容被保持很小，且被插入到編程通路充當(dāng)兩晶體管的導(dǎo)通電阻的電阻成分被兩通路柵24，25維持很小，使得優(yōu)異的編程特性能被保證。
因?yàn)樵诘诙€(gè)例子B2中，通路柵和譯碼部分通常部分地共同被讀取側(cè)和編程側(cè)使用，列選擇部分B2能被用緊湊數(shù)目的元件構(gòu)建。
接著，參考圖.10至14，載入部分C將被描述。圖.10是載入部分C的第一理論模塊圖C01。載入部分C01被這樣構(gòu)建使得來連接負(fù)載LD，具有與非存儲器單元MC相同結(jié)構(gòu)的非揮發(fā)性存儲器單元RC(0)，RC(1)，以及開關(guān)晶體管QSL(0)，QSL(1)至具有與存儲器核心分別A中開關(guān)晶體管QS相同結(jié)構(gòu)的各讀取數(shù)據(jù)總線LDB(0)，LDB(1)。這里，負(fù)載LD是與存在于通過列選擇部分B，從存儲器核心部分A中的局部位線至數(shù)據(jù)總線LDB(0)，LDB(1)的通路上的負(fù)載相似的負(fù)載LD。非揮發(fā)性存儲單元RC(0)，RC(1)和開關(guān)晶體管QSL(0)，QSL(1)為參考單元，其提供一參考電流Iref用于根據(jù)存儲于非揮發(fā)性存儲單元MC和開關(guān)晶體管QS中的存儲單元信息檢測電流Idat。開關(guān)晶體管QSL(0)，QSL(1)被控制以便向數(shù)據(jù)總線LDB(1)提供參考電流Iref，數(shù)據(jù)總線LDB(1)與其中流入電流Idat的數(shù)據(jù)總線LDB(0)構(gòu)成一對。
在圖.11中所示的第一個(gè)例子C1中，相似負(fù)載部分被連接至各數(shù)據(jù)總線LDB0，LDB1。各載入部分包括參考單元部分33，34和含開關(guān)晶體管QSL0，QSL1的選擇部分31，32，它被以這種順序連接于數(shù)據(jù)總線LDB0，LDB1和參考勢之間。
參考單元部分33，34包括參考單元RC0，RC1，作為負(fù)載LD的晶體管PGL0和SSL0，PGL1和SSL1。晶體管SSL0，SSL1具有與連接局部位線至全局位線的區(qū)段開關(guān)(圖.2中的SSm，SSn，圖.3，4中的SS00至SS17)相同的結(jié)構(gòu)。晶體管PGL0，PGL1具有與包含列選擇部分B1，B2中讀取通路柵21，24的通路柵晶體管相同的結(jié)構(gòu)。通過施加電源電壓VCC至這些晶體管的柵，與從局部位線上至數(shù)據(jù)總線LDB0，LDB1的通路上存在晶體管的相同負(fù)載LD被構(gòu)建。其間，參考單元的柵RC0，RC1被用于控制后述開關(guān)晶體管QSL0，QSL1的參考選擇信號Y01，Y00，或具有相同相位的信號控制。
開關(guān)晶體管QSL0，QSL1被提供于參考單元部分33，34和參考勢之間，且其任何之一被通過譯碼最低級的地址信號Add(LSB)獲得的參考選擇信號Y01，Y00所選擇。這里選擇了與數(shù)據(jù)總線LDB0或LDB1成對的數(shù)據(jù)總線LDB1或LDB0，它被連接至信號被讀取的存儲器單元。
具有如第一例子C1所示的第一理論結(jié)構(gòu)的載入部分C01中，被連接至各數(shù)據(jù)總線LDB0，LDB1的載入部分C1(第一理論模塊圖中的C01)提供了用作流經(jīng)具有存儲器單元信息的數(shù)據(jù)總線LDB0或LDB1至數(shù)據(jù)總線LDB1或LDB0的參考的參考電流Iref。另外，載入部分C1被如此構(gòu)建來擁有與存在于從非揮發(fā)性存儲器單元MC上至數(shù)據(jù)總線LDB0，LDB1通路上的負(fù)載(圖.10)相同的負(fù)載PGL0和SSL0，PGL1和SSL1(圖.11)。因?yàn)樨?fù)載相互相等，包含基于存儲單元信息的電流Idat和參考電流Iref的電流通路的一對數(shù)據(jù)總線LDB0，LDB1具有相同結(jié)構(gòu)，因此數(shù)據(jù)總線LDB0，LDB1成對的讀操作能被安全進(jìn)行，與加工差異或晶片表面差異無關(guān)。
載入部分C1(第一理論模塊圖中的C01)被提供與非揮發(fā)性存儲器單元MC相同的參考單元RC0，RC1。因?yàn)檫@些參考單元RC0，RC1產(chǎn)生參考電流Iref，參考電流Iref與基于非揮發(fā)性存儲器單元MC的存儲器單元信息的電流Idat優(yōu)異匹配，能關(guān)于加工差異或芯片或晶片表面的差異無關(guān)地被產(chǎn)生，因此數(shù)據(jù)總線LDB0，LDB1成對的讀操作能被安全的進(jìn)行。
另外，參考單元RC0，RC1也能被放于不同于用于儲存存儲器單元信息的非揮發(fā)性存儲器單元被放置區(qū)域的區(qū)域。結(jié)果，編程時(shí)施加于非揮發(fā)性存儲器單元MC的電壓應(yīng)力或類似物未被施加于參考單元RC0，RC1上，因此未導(dǎo)致參考單元RC0，RC1的特性改變。由此，能產(chǎn)生穩(wěn)定的參考電流Iref。
用于連接參考單元RC0，RC1至參考勢的開關(guān)晶體管QSL0，QSL1能被建立成與作為連接非揮發(fā)性存儲器單元MC的源側(cè)負(fù)載的開關(guān)晶體管QS相同的負(fù)載。結(jié)果，基于存儲器單元信息，電流Idat和參考電流Iref的電流通路上的負(fù)載能被以高精度匹配。
圖.12是載入部分C的第二理論模塊圖C02。載入部分C02包括由壓控電流源IRF(0)，IRF(1)，而不是非揮發(fā)性存儲器單元RC(0)，RC(1)組成的載入部分36，以及負(fù)載LD，如第一理論模塊圖C01中所示結(jié)構(gòu)的開關(guān)晶體管QSL(0)和QSL(1)。另外，它具有由與存儲器核心部分A中非揮發(fā)性存儲器單元MC和開關(guān)晶體管QS相同的非揮發(fā)性存儲器單元RC0和開關(guān)晶體管QSL0組成調(diào)節(jié)部分35，以便產(chǎn)生參考電流Iref，以及用于轉(zhuǎn)化這一參考電流Iref為電壓值的電流/電壓轉(zhuǎn)化部分37。通過輸出的相應(yīng)于參考電流Iref的調(diào)節(jié)電壓來控制壓控電流源IRF(0)，IRF(1)，載入部分C02輸出相應(yīng)于載入部分36的參考電流的Iref電流。如第一理論模塊圖C01，開關(guān)晶體管QSL(0)或QSL(1)被選擇。另一方面，非揮發(fā)性存儲器單元RC0和開關(guān)晶體管QSL0總是被選擇，且在讀操作時(shí)產(chǎn)生參考電流Iref。
根據(jù)圖.13中所示的第二例子C2，載入部分36包括參考單元部分43，44和每個(gè)都包含如第一例子C1的開關(guān)晶體管QSL0，QSL1的選擇部分41，42。第二例子C2不同于第一例子C1在于，晶體管QLL0，QLL1被插入到參考單元部分43，44，作為受調(diào)節(jié)電壓I_bias而非非揮發(fā)性存儲器單元RC0，RC1控制的負(fù)載部分。其間，這些負(fù)載晶體管QLL0，QLL1具有與后述調(diào)節(jié)部分35的負(fù)載晶體管QLR0相同的結(jié)構(gòu)。
包含作為參考單元的非揮發(fā)性存儲器單元RC2的調(diào)節(jié)部分35，是由選擇部分38，參考單元部分39，以及偏置部分40組成。另外，調(diào)節(jié)部分35包含用于產(chǎn)生參考單元Iref的參考電流產(chǎn)生部分(圖.13中調(diào)節(jié)部分35的左邊)和用于轉(zhuǎn)化參考電流Iref至調(diào)節(jié)電壓I_bias的調(diào)節(jié)電壓產(chǎn)生部分(圖.13中調(diào)節(jié)部分35的右邊)。對于這種結(jié)構(gòu)，選擇部分38和參考單元部分39基本上與第一例子C1中的選擇部分31，32和參考單元部分33，34相同。不同點(diǎn)是選擇部分38的開關(guān)晶體管QSR0，QSR1的柵被連接至電源電壓VCC，且晶體管QLR0替代非揮發(fā)性存儲器單元作為負(fù)載部分被插入至參考單元部分39的調(diào)節(jié)電壓產(chǎn)生部分。施加電源電壓VCC至開關(guān)晶體管QSR0，QSR1的原因是在讀取時(shí)總是激活調(diào)節(jié)部分35，且用負(fù)載部分的晶體管QLR0替代的原因是為了產(chǎn)生調(diào)節(jié)電壓I_bias。偏置部分40具有用于將由參考電流產(chǎn)生部分產(chǎn)生的參考電流Iref鏡像至調(diào)節(jié)電壓產(chǎn)生部分的電流鏡部分(晶體管QMR0，QMR1)。另外，為了匹配調(diào)節(jié)部分35中電流和電壓間關(guān)系與后述電流比較部分D1，D2和載入部分36間關(guān)系，相應(yīng)于偏置晶體管QB0至QB3和分壓晶體管QD0至QD5(圖.16和17)，偏置部分40包括晶體管QBR0，QBR1和晶體管QDR0，QDR1。另外，PLOAD從電流鏡部分的柵端被輸出，且被用于電流比較部分D2中。
調(diào)節(jié)部分35的調(diào)節(jié)電壓產(chǎn)生部分中，負(fù)載部分晶體管QLR0的柵端和電流鏡部分QMR1的漏端被彼此相接來產(chǎn)生相應(yīng)于鏡像參考電流Iref的調(diào)節(jié)電壓I_bias。如果構(gòu)建電流鏡部分的晶體管QMR1被激活于飽和條件，電流鏡部分的晶體管QMR1工作在高輸出阻抗條件下。因?yàn)榫w管QMR1能基本上維持與參考電流Iref相同的電流，而不依賴于漏電壓，調(diào)節(jié)電壓I_bias被控制使得這一電流Iref也流入負(fù)載晶體管QLR0。這一調(diào)節(jié)電壓I_bias被輸入至負(fù)載部分36的負(fù)載晶體管QLL0，QLL1的柵端。因?yàn)檎{(diào)節(jié)部分35具有與包括前述電流比較部分D1，D2的載入部分36相同的結(jié)構(gòu)，所以參考電流也流入載入部分36。
圖.14描述了第三個(gè)例子C3。因?yàn)樗幕窘Y(jié)構(gòu)與第二個(gè)例子C2相同，其描述被省略。根據(jù)第三個(gè)例子C3，調(diào)節(jié)部分35被提供了運(yùn)算放大器45來產(chǎn)生調(diào)節(jié)電壓I_bias。運(yùn)算放大器45由輸入差分對晶體管QP1，QP2和有源負(fù)載晶體管QN1，QN2組成，如果他們被開關(guān)晶體管QN3，QN4激活，則偏置電流從電流源晶體管QP3流出，以便進(jìn)行運(yùn)算放大操作。參考單元部分39中的非揮發(fā)性存儲器單元的漏極電勢和負(fù)載部分晶體管的漏極電勢被輸出至輸入差分對晶體管QP1，QP2來控制調(diào)節(jié)電壓I_bias，以便兩電勢彼此相等。
在第二和第三例子C2，C3所示的第二理論結(jié)構(gòu)的載入部分C02中，單個(gè)非揮發(fā)性存儲器單元RC2作為參考單元能滿足非揮發(fā)性半導(dǎo)體儲存器件的需求，因此這里不需要各載入部分36。如果非揮發(fā)性半導(dǎo)體儲存器件由多位輸出組成，每一多位輸出都需要一對具有合適的位寬的數(shù)據(jù)總線，且載入部分36被連接至其每一個(gè)。在這種情況，單個(gè)非揮發(fā)性存儲器單元RC2也能滿足要求。非揮發(fā)性存儲器單元RC2的數(shù)量能被最小化，因此利于減小單元片尺寸。另外，不需要作多個(gè)非揮發(fā)性存儲器單元RC2被提供時(shí)應(yīng)被考慮的特性變化調(diào)整，這點(diǎn)很便利。
在載入部分36中，存在于非揮發(fā)性存儲器單元MC的通路上的負(fù)載LD的等價(jià)負(fù)載PGL0和SSL0，PGL1和SSL1(圖.13)被連接至兩數(shù)據(jù)總線LDB0，LDB1，以便參考電流流入其任何之一。結(jié)果，包括載入部分的成對的數(shù)據(jù)總線LDB0，LDB1具有等價(jià)結(jié)構(gòu)。因此，這些例子與第一例子C1相同，在讀操作時(shí)能安全的進(jìn)行，無關(guān)于加工差異或芯片或晶片表面差異，未受電壓應(yīng)力效應(yīng)，因?yàn)榇嬖谂c載入部分C2，C3中的非揮發(fā)性存儲器單元被放置于不同于存儲器單元信息被儲存的非揮發(fā)性存儲器單元MC的區(qū)域，所以參考單元RC2的特性未被改變，且通過開關(guān)晶體管QSL0，QSL1的插入位置，負(fù)載平衡能以高精度被匹配。
參考圖.15至17，電流比較部分D將被描述。圖.15是電流比較部分D0的理論模塊圖。在被選擇的存儲器單元被連接后，流入數(shù)據(jù)總線LDB(0)或LDB(1)的電流Idat，基于存儲器單元信息，從載入部分C流經(jīng)成對的數(shù)據(jù)總線LDB(1)或LDB(0)的參考電流Iref被輸入至電流比較部分D0。被輸入的電流Idat，Iref被連接至電流負(fù)載部分52通過接口部分51。如果來自電流負(fù)載部分52的電流被設(shè)為相應(yīng)于參考電流Iref的一預(yù)定電流，計(jì)算通過分別從輸入的電流Idat，Iref減去預(yù)定電流而獲得的電流。以其電流值或通過接口轉(zhuǎn)化差分電流成適當(dāng)?shù)碾妷毫考壍牟罘蛛妷盒问?，在差分輸出端SN(0)，SN(1)間出現(xiàn)兩者間的差分電流。如果這一差分電流信號被后級的差分放大器106放大，存儲器單元信息能被作為數(shù)據(jù)DATA獲得。這里，接口部分51具有轉(zhuǎn)換差分輸出端SN(0)，SN(1)至合適的電壓量級，調(diào)節(jié)數(shù)據(jù)總線LDB(0)，LDB(1)的電壓量級，以及切換數(shù)據(jù)總線LDB(0)，LDB(1)和電流負(fù)載部分52間的連接關(guān)系的功能。
根據(jù)圖.16所示的第一例子D1，接口部分51A包括用于適當(dāng)改變數(shù)據(jù)總線LDB0，LDB1和電流負(fù)載部分52A間連接的連接改變部分QD0至QD3，以及用于與差分輸出端SN0，SN1無關(guān)地限制施加至數(shù)據(jù)總線LDB0，LDB1上電壓的偏置部分QB0，QB1。電流負(fù)載部分52A由獨(dú)立電流鏡像電路組成，通過連接晶體管QM1的柵和漏，參考側(cè)晶體管被形成，進(jìn)一步通過連接晶體管QM0的柵端，電流被鏡像。
接口部分51A的連接改變部分QD0至QD3改變連接，以便參考電流Iref流經(jīng)的數(shù)據(jù)總線LDB0或LDB1被連接至電流負(fù)載部分52A的電流鏡電路中參考側(cè)晶體管QM1。如果數(shù)據(jù)總線LDB0被放置于參考側(cè)，根據(jù)控制信號Y01，晶體管QD2，QD3被開啟，如果數(shù)據(jù)總線LDB1被放于參考側(cè)，根據(jù)控制信號Y00，晶體管QD0，QD1被開啟。結(jié)果，參考電流Iref被輸入至電流鏡電路的參考側(cè)，以便等于參考電流的電流被鏡像至相對側(cè)。另外，偏置部分QB0，QB1限制了數(shù)據(jù)總線LDB0，LDB1的電壓為比偏置電壓低一閾值電壓的一電壓，與差分輸出端SN0，SN1設(shè)置的電壓無關(guān)。通過電流負(fù)載部分52A，電源電壓VCC在差分輸出端SN0，SN1處設(shè)置的工作電壓需要位于相對于后述差分放大器106的輸入電壓范圍的可容許范圍內(nèi)。雖然這一電壓依賴于差分放大器106的輸入電路結(jié)構(gòu)，通常它為特定的相對電源電壓VCC的中間電壓。因?yàn)樵谧x取時(shí)，到數(shù)據(jù)總線LDB0，LDB1中非揮發(fā)性存儲器單元MC(圖.1)的通路被保證，所以擔(dān)心如果被施加于數(shù)據(jù)總線LDB0，LDB1的電壓過大，則在非揮發(fā)性存儲器(圖.1)中，擾動現(xiàn)象可能被導(dǎo)致，或未期望的編程操作可能被導(dǎo)致。偏置部分QB0，QB1被插入來滿足兩要求。因?yàn)閿?shù)據(jù)總線LDB0，LDB1的電勢可選為約0.5V來防止擾動現(xiàn)象，偏置電壓被設(shè)為約0.5V+閾值電壓。
如果根據(jù)編程數(shù)據(jù)總線LDB0，LDB1被加載高電壓VPP或類似情況，連接改變部分QD0至QD3需要由耐高壓元件構(gòu)成。另一方面，因?yàn)樽x取時(shí)在約0.5V的數(shù)據(jù)總線LDB0，LDB1下，控制信號Y00，Y01通過連接改變部分QD0至QD3，所以它們能被如電源電壓VCC的低電壓所驅(qū)動。即使在這種設(shè)置下數(shù)據(jù)總線LDB0，LDB1被加載高電壓VPP或類似情況，則低于電源電壓VCC的電壓被施加于差分輸出端SN0，SN1。結(jié)果，電流負(fù)載部分52A和差分放大器106能被由低耐壓元件構(gòu)建，因此實(shí)現(xiàn)迅速的讀操作。如果圖.9中所示的列選擇部分B2被使用，數(shù)據(jù)總線LDB0，LDB1能被加載高電壓VPP或類似物。
在圖.17所示的第二例子D2中，接口部分51B不同于接口部分51A，分壓部分QD4，QD5被提供來替代連接改變部分QD0至QD3，而進(jìn)一步偏置部分QB2，QD3被提供。電流負(fù)載部分52A中，圖.13所示的負(fù)載部分的第二例子C2中，接電流鏡部分的柵端輸出PLOAD的恒流晶體管QM2，QM3被構(gòu)建。晶體管QM2，QM3與負(fù)載部分的第二例子中的電流鏡部分QMR0，QMR1一起形成電流鏡電路。因此，等于參考電流的電流流經(jīng)恒流晶體管QM2，QM3。由此，如第一例子差分電流能被檢測，與它位于參考側(cè)，數(shù)據(jù)總線LDB0或LDB1無關(guān)。
被提供替代第一例子中連接改變部分QD0至QD3的分壓部分QD4，QD5施加如連接改變部分QD0至QD3的分壓效應(yīng)相同的效應(yīng)，因此相對于數(shù)據(jù)總線LDB0，LDB1上的高壓，限制了差分輸出端SN0，SN1上的電壓。另外，偏置部分QB2，QB3施加如偏置部分QB0，QB1相同的操作和效應(yīng)。
根據(jù)第一和第二例子的電流比較部分D1，D2，基于根據(jù)存儲器單元信息的電流Idat和電流負(fù)載部分提供的參考電流Iref間的差分電流，存儲器單元信息被讀出。
圖.18描述了通過電路仿真獲得的讀操作時(shí)第一實(shí)施方案的非揮發(fā)性半導(dǎo)體存儲器件(圖.1)中的工作波形。圖.18描述了64M位或等價(jià)的非揮發(fā)性半導(dǎo)體存儲器件的閃存上執(zhí)行的仿真結(jié)果，它是根據(jù)0.18μm工藝規(guī)則，設(shè)置電源電壓VCC為2.9V制成的。
如果字線WL0被激活，放置在存儲器核心部分A的被選擇的區(qū)段內(nèi)的存儲器單元MC被選擇，且在字線WL0被激活后幾個(gè)納秒時(shí)載入部分C開始其操作，以便參考電流Iref開始流入數(shù)據(jù)總線LDB(1)。盡管列選擇部分B的通路柵被選擇(未畫出)，這時(shí)沒有區(qū)段開關(guān)被選擇，使得沒有基于存儲器單元信息的電流Idat流入數(shù)據(jù)總線LDB(0)?；旧蠀⒖茧娏鱅ref被輸出后5納秒時(shí)，控制信號SECY被激活來選擇區(qū)段開關(guān)，從而連接局部位線至全局位線。因?yàn)檫@時(shí)，列選擇部分B的通路柵被開啟，全局位線被連接至數(shù)據(jù)總線LDB(0)，且基本上控制信號SECY被激活后1納秒時(shí)，存儲器單元電流Idat被輸出。在存儲器單元電流Idat穩(wěn)定后，基本上存儲器單元電流Idat上升后6納秒時(shí)預(yù)充電信號PR被復(fù)位來釋放電流比較部分D上預(yù)充電荷。預(yù)充電荷被釋放的同時(shí)，電流Idat，Iref的比較在電流比較部分D被開始，且基于電流差的電勢差出現(xiàn)在差分輸出端SN(0)和SN(1)間。當(dāng)這一電勢差寬約50mV，后級差分放大器106被激活來作為數(shù)據(jù)DATA輸出存儲器單元信息。預(yù)充電信號PR被復(fù)位后僅約1納秒時(shí)，存儲器信息DATA被輸出。通過理想地均衡連接至一對數(shù)據(jù)總線LDB(0)，LDB(1)的負(fù)載來最小化伴隨通路柵的寄生電容和類似物，并排除產(chǎn)生參考電流Iref的非揮發(fā)性單元上電壓應(yīng)力來執(zhí)行穩(wěn)定的參考電流Iref的差分放大，存儲器單元信息能在讀操作的初始瞬態(tài)響應(yīng)期被確定，以便實(shí)現(xiàn)迅速的讀操作。另外，因?yàn)橐粚?shù)據(jù)總線LDB(0)和LDB(1)間的負(fù)載平衡非常好，預(yù)充電能被迅速執(zhí)行，以便同時(shí)實(shí)現(xiàn)加速連續(xù)讀操作的周期時(shí)間。
根據(jù)圖.1中所示的第一實(shí)施方案和后述第二至第四實(shí)施方案，適當(dāng)結(jié)合上述存儲器核心部分A，列選擇部分B，載入部分C和電流比較部分D的實(shí)例，能構(gòu)建本發(fā)明的非揮發(fā)性半導(dǎo)體存儲器件。
本發(fā)明不限于第一實(shí)施方案，且無需指明，能在不偏離本發(fā)明用途范圍內(nèi)被改進(jìn)或修改。
例如，盡管被連接至一對全局位線GBLm，GBLn(圖.2)的局部位線LBLm，LBLn被放置于相鄰的區(qū)段SECm，SECn中的情形在第一實(shí)施方案中已被描述，本發(fā)明不限于這一例子，而局部位線可以被彼此相鄰放置。根據(jù)圖.19描述的第二實(shí)施方案的存儲器核心部分A20中，如區(qū)段SEC0中所示，鄰近的局部位線LBL00和LBL01，LBL02和LBL03被放置來通過各區(qū)段開關(guān)被連接至相鄰的全局位線GBL0，GBL1。如果各字線WL00，WL01被控制來選擇SEC00和SECY01或SECY02和SECY03，鄰近的局部位線LBL00和1BL01，LBL02和LBL03能被連接至鄰近的全局位線GBL0，GBL1，一個(gè)被設(shè)為被選擇的存儲器單元側(cè)，而另一個(gè)被設(shè)為參考側(cè)。結(jié)果，施加于局部位線LBL00和LBL01，LBL02和LBL03及全局位線GBL0，GBL1的任何之一的噪聲被傳播至另一根，以便等價(jià)噪聲被施加于一對線上。即局部位線LBL00和LBL01，LBL02和LBL03及全局位線GBL0，GBL1能抵消噪聲影響。因此，存儲器單元信息的讀取可靠性被提高。
即使一對局部位線未被放置在第一實(shí)施方案(圖.和圖.4)中所示的相鄰區(qū)段SEC0和SEC1間的相關(guān)位置，或如第二實(shí)施方案(圖.19)所示同一區(qū)段中彼此不相鄰，通過在根據(jù)周圍環(huán)境物理參數(shù)相等的位置放置一對局部位線，等價(jià)寄生電容仍能被保證。即，如果如根據(jù)圖.20中所示的第三實(shí)施方案為例的存儲器核心部分A30，一對位線BL0，BL1被放置于根據(jù)例如對稱位置的周圍環(huán)境的物理參數(shù)是相同的位置上，兩位線BL0，BL1具有的寄生電容能被均衡。
能形成其中聚集了預(yù)定數(shù)目的非揮發(fā)性存儲器單元，以區(qū)段形式被構(gòu)建成用于訪問非揮發(fā)性存儲器單元的基本單位的非揮發(fā)性半導(dǎo)體存儲器件，各區(qū)段SEC0，SEC1中一對局部位線LBL00和LBL01，LBL02和LBL03的位置關(guān)系是反相的。結(jié)果，如果他們被分別形成于區(qū)段SEC0和SEC1，則各區(qū)段SEC0，SEC1中局部位線LBL00和LBL01，LBL02和LBL03的位置關(guān)系是相反的。因此，形成于周邊結(jié)構(gòu)間的寄生電容能在局部位線LBL00/LBL01和LBL02/LBL03間被均衡。這種結(jié)構(gòu)為圖.19中所示的第二實(shí)施方案的存儲器核心部分A20。
盡管第一實(shí)施方案中，具有兩級由局部位線和全局位線組成的層級位線結(jié)構(gòu)的非揮發(fā)性半導(dǎo)體存儲器件已被描述。本發(fā)明不限于這個(gè)例子，而無需指明，第一至第三實(shí)施方案能被應(yīng)用于具有單級層級位線結(jié)構(gòu)的非揮發(fā)性半導(dǎo)體存儲器件。即，根據(jù)圖.21所示的第四實(shí)施方案的存儲器核心部分A40，位線BL0，BL1未以層級結(jié)構(gòu)構(gòu)建。在區(qū)段SEC0中，被字線WL00，WL01選擇的存儲器單元組被放置于各位線BL0，BL1，而在區(qū)段SEC1中，相似地，被字線WL10，WL11選擇的存儲器單元組被放置。如果字線WL00至WL11被控制來選擇被連接至各區(qū)段中位線對BL0，BL1中任何一個(gè)的存儲器單元，則各區(qū)段中位線BL0，BL1的另一根位線能成為參考側(cè)的負(fù)載。另外，通過反相各區(qū)段SEC0，SEC1中位線BL0，BL1的位置關(guān)系，位線BL0，BL1擁有的寄生電容能被匹配。
根據(jù)本發(fā)明，在讀操作時(shí)，連接了被選擇存儲器單元的全局位線與鄰近的全局位線成對，連接至一對數(shù)據(jù)總線的負(fù)載被理想地均衡。另外，伴隨用于連接全局位線至數(shù)據(jù)總線的通路柵的寄生電容被最小化，且產(chǎn)生參考電流的非揮發(fā)性單元上的電壓應(yīng)力被消除來實(shí)現(xiàn)穩(wěn)定的參考電流的差分放大。結(jié)果，存儲器單元信息能在讀操作的初始瞬態(tài)響應(yīng)期被確定，并能實(shí)現(xiàn)迅速的讀操作。通過彼此相鄰放置一對全局位線，施加至之一的噪聲被施加至另一根上，以便兩者上的影響被抵消，因此導(dǎo)致存儲器單元信息的讀取穩(wěn)定性的提高。
權(quán)利要求
1.一種非揮發(fā)性半導(dǎo)體存儲器件，包括連接了多個(gè)非揮發(fā)性存儲器單元的多個(gè)數(shù)字線，其中在讀取存儲器單元信息時(shí)，數(shù)字線包括連接至被選擇的非揮發(fā)性存儲器單元的第一數(shù)字線；和僅連接至未被選擇的非揮發(fā)性存儲器單元的第二數(shù)字線，而以第一和第二數(shù)字線成對，存儲器單元信息被讀出。
2.如權(quán)利要求1的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一數(shù)字線和第二數(shù)字線彼此相鄰。
3.如權(quán)利要求1的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一數(shù)字線和第二數(shù)字線在第一和第二數(shù)字線周圍具有相同的物理參數(shù)。
4.如權(quán)利要求1中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括多個(gè)區(qū)段，各區(qū)段包括預(yù)定數(shù)目的非揮發(fā)性存儲器單元，并用作用于訪問非揮發(fā)性存儲器單元的基本單位，其中第一數(shù)字線和第二數(shù)字線的位置關(guān)系被每一區(qū)段反向。
5.如權(quán)利要求1中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括多個(gè)區(qū)段，各區(qū)段包括預(yù)定數(shù)目的非揮發(fā)性存儲器單元，并用作用于訪問非揮發(fā)性存儲器單元的基本單位，其中第一數(shù)字線被放于第一區(qū)段內(nèi)，而第二數(shù)字線被放于第二區(qū)段內(nèi)。
6.如權(quán)利要求5中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一和第二區(qū)段被相鄰放置。
7.如權(quán)利要求5中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一數(shù)字線和第二數(shù)字線在數(shù)字線周圍具有相同的物理參數(shù)。
8.一種非揮發(fā)性半導(dǎo)體存儲器件，具有連接了多個(gè)非揮發(fā)性存儲器單元的多個(gè)局部數(shù)字線，以及為各預(yù)定數(shù)目的局部數(shù)字線提供的，且選擇性連接了局部數(shù)字線的全局?jǐn)?shù)字線，其中在讀取存儲器單元信息時(shí)，全局?jǐn)?shù)字線包括連接至連接了被選擇的非揮發(fā)性存儲器單元的第一局部數(shù)字線的第一全局?jǐn)?shù)字線；以及相鄰于第一全局?jǐn)?shù)字線的第二全局?jǐn)?shù)字線，被選擇的非揮發(fā)性存儲器單元未被連接到其上，而以第一和第二數(shù)字線成對，存儲器單元信息被讀出。
9.如權(quán)利要求8中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第二全局?jǐn)?shù)字線被連接至僅連接了未被選擇的非揮發(fā)性存儲器單元的第二局部數(shù)字。
10.如權(quán)利要求9中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一局部數(shù)字線和第二局部數(shù)字線彼此相互鄰接。
11.如權(quán)利要求9中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一局部數(shù)字線和第二局部數(shù)字線在第一和第二局部數(shù)字線周圍具有相同的物理參數(shù)。
12.如權(quán)利要求9中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括多個(gè)區(qū)段，各區(qū)段包括預(yù)定數(shù)目的非揮發(fā)性存儲器單元，并用作用于訪問非揮發(fā)性存儲器單元的基本單位，其中第一局部數(shù)字線和第二局部數(shù)字線的位置關(guān)系每一區(qū)段反向。
13.如權(quán)利要求9中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括多個(gè)區(qū)段，各區(qū)段包括預(yù)定數(shù)目的非揮發(fā)性存儲器單元，并用作用于訪問非揮發(fā)性存儲器單元的基本單位，其中第一局部數(shù)字線被放于第一區(qū)段內(nèi)，而第二局部數(shù)字線被放于第二區(qū)段內(nèi)。
14.如權(quán)利要求13中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一和第二區(qū)段被相鄰放置。
15.如權(quán)利要求13中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一局部數(shù)字線和第二局部數(shù)字線在局部數(shù)字線周圍具有相同的物理參數(shù)。
16.如權(quán)利要求12中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一全局?jǐn)?shù)字線和第二全局?jǐn)?shù)字線的位置關(guān)系被每一區(qū)段反向。
17.如權(quán)利要求13中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一全局?jǐn)?shù)字線和第二全局?jǐn)?shù)字線的位置關(guān)系每一區(qū)段反向。
18.如權(quán)利要求1中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，用于恢復(fù)缺陷的冗余結(jié)構(gòu)的最小單位包括成對的第一和第二數(shù)字線。
19.如權(quán)利要求8中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，用于恢復(fù)缺陷的冗余結(jié)構(gòu)的最小單位包括成對的第一和第二全局?jǐn)?shù)字線。
20.一種非揮發(fā)性半導(dǎo)體存儲器件，包括連接了多個(gè)非揮發(fā)性存儲器單元的多個(gè)數(shù)字線，其中數(shù)字線包括連接了被選擇的非揮發(fā)性存儲器單元的第一數(shù)字線；以及僅連接了未被選擇的非揮發(fā)性存儲器單元的第二數(shù)字線，非揮發(fā)性半導(dǎo)體存儲器件還包括為各預(yù)定數(shù)目的數(shù)字線提供的，在讀取存儲器單元信息時(shí)用于同時(shí)選擇第一和第二數(shù)字線，且在寫入存儲器單元信息時(shí)用于僅選擇第一數(shù)字線的選擇部分。
21.如權(quán)利要求20中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括選擇性連接至數(shù)字線的數(shù)據(jù)線，其中，選擇部分包括用于讀取存儲器單元信息時(shí)以第一電流驅(qū)動功率連接數(shù)字線至數(shù)據(jù)線，并在寫入存儲器單元信息時(shí)以比第一電流驅(qū)動功率大的第二電流驅(qū)動功率連接數(shù)字線至數(shù)據(jù)線的開關(guān)部分。
22.如權(quán)利要求21中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括選擇性連接至數(shù)字線的數(shù)據(jù)線，其中，選擇部分包括讀取存儲器單元信息時(shí)從數(shù)字線至數(shù)據(jù)線的第一通路和寫入存儲器單元信息時(shí)從數(shù)據(jù)線至數(shù)字線的第二通路。
23.如權(quán)利要求22中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，開關(guān)部分包括由低耐壓元件構(gòu)成的第一通路，而構(gòu)成第二通路的開關(guān)部分由耐高壓元件構(gòu)成。
24.如權(quán)利要求22中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括用于開/關(guān)構(gòu)成第一通路的開關(guān)部分的第一控制部分；以及用于開/關(guān)構(gòu)成第二通路的開關(guān)部分的第二控制部分，其中第一控制部分由低耐壓元件組成，而第二控制部分由耐高壓元件組成。
25.如權(quán)利要求22中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第二通路構(gòu)建為包含第一通路。
26.如權(quán)利要求21中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括用于讀取存儲器單元信息時(shí)分別連接第一和第二數(shù)字線至不同的數(shù)據(jù)線的第一和第二開關(guān)部分，以及用于寫入存儲器單元信息時(shí)連接第一數(shù)字線至第三數(shù)據(jù)線的第三開關(guān)部分。
27.如權(quán)利要求22中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括用于讀取存儲器單元信息時(shí)分別連接第一和第二數(shù)字線至不同的數(shù)據(jù)線的第一和第二開關(guān)部分，以及用于寫入存儲器單元信息時(shí)連接第一數(shù)字線至第三數(shù)據(jù)線的第三開關(guān)部分。
28.如權(quán)利要求20中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括連接了多個(gè)非揮發(fā)性存儲器單元的多個(gè)局部數(shù)字線和為各預(yù)定數(shù)目的局部數(shù)字線提供的，且選擇性連接了局部數(shù)字線的全局?jǐn)?shù)字線，其中數(shù)字線為全局?jǐn)?shù)字線。
29.非揮發(fā)性半導(dǎo)體存儲器件具有連接了多個(gè)非揮發(fā)性存儲器單元的多個(gè)數(shù)字線，和被選擇性連接至數(shù)字線的數(shù)據(jù)線，該非揮發(fā)性半導(dǎo)體存儲器件還包括通過第一數(shù)字線連接了被選擇的非揮發(fā)性存儲器單元的第一數(shù)據(jù)線；通過第二數(shù)字線僅連接了未被選擇的非揮發(fā)性存儲器單元的第二數(shù)據(jù)線；連接至第一數(shù)據(jù)線的第一載入部分；具有與第一載入部分等價(jià)結(jié)構(gòu)，被連接至第二數(shù)據(jù)線，且用于給基于存儲器單元信息的流經(jīng)第一數(shù)據(jù)線電流提供參考電流的第二載入部分，其中，以第一和第二數(shù)據(jù)線成對，存儲器單元信息被讀出。
30.如權(quán)利要求29中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一和第二載入部分具有與存在于從非揮發(fā)性存儲器單元至第一和第二載入部分通路上的負(fù)載相等的負(fù)載。
31.如權(quán)利要求29中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一和第二載入部分具有等價(jià)于非揮發(fā)性存儲器單元的第一和第二參考單元。
32.如權(quán)利要求29中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括包含與非揮發(fā)性存儲器單元等價(jià)的第三參考單元的調(diào)節(jié)部分，用于產(chǎn)生相對于基于存儲器單元信息的電流的參考電流，并輸出相應(yīng)于參考電流的調(diào)節(jié)電壓，其中，第一和第二載入部分具有第一和第二負(fù)載部分，其中電流值被調(diào)節(jié)電壓所控制。
33.如權(quán)利要求31中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第一和第二參考單元被放于不同于其中儲存了存儲器單元信息的非揮發(fā)性存儲器單元的放置區(qū)域的區(qū)域。
34.如權(quán)利要求31中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括用于連接第一和第二參考單元至參考電勢的第一和第二選擇開關(guān)，其中，第一選擇開關(guān)和第二選擇開關(guān)中任何之一被選擇性開啟。
35.如權(quán)利要求32中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，第三參考單元被放于不同于存儲器單元信息被儲存的非揮發(fā)性存儲器單元的放置區(qū)域的區(qū)域。
36.如權(quán)利要求32中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，還包括用于連接第一和第二負(fù)載部分至參考電勢的第一和第二選擇開關(guān)，其中，第一選擇開關(guān)和第二選擇開關(guān)中任何之一被選擇性開啟。
37.如權(quán)利要求32中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，調(diào)節(jié)部分包括包含第三參考單元的參考電流產(chǎn)生部分，以及包含等價(jià)于第一和第二負(fù)載部分的第三負(fù)載部分的調(diào)節(jié)電壓產(chǎn)生部分。
38.如權(quán)利要求37中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，調(diào)節(jié)部分包括用于鏡像由參考電流產(chǎn)生部分產(chǎn)生的參考電流至調(diào)節(jié)電壓產(chǎn)生部分的電流鏡像部分，和用于控制第三負(fù)載部分來提供鏡像參考電流至調(diào)節(jié)電壓產(chǎn)生部分的反饋部分。
39.如權(quán)利要求38中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，反饋部分輸出調(diào)節(jié)電壓。
40.如權(quán)利要求29中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括連接了多個(gè)非揮發(fā)性存儲器單元的多個(gè)局部數(shù)字線，和用于為各預(yù)定數(shù)目的局部數(shù)字線提供的，且選擇性連接了局部數(shù)字線的全局?jǐn)?shù)字線，其中，數(shù)字線為全局?jǐn)?shù)字線。
41.非揮發(fā)性半導(dǎo)體存儲器件具有連接了多個(gè)非揮發(fā)性存儲器單元的多個(gè)數(shù)字線，和被選擇性連接至數(shù)字線的數(shù)據(jù)線，該非揮發(fā)性半導(dǎo)體存儲器件還包括通過數(shù)字線連接了被選擇的非揮發(fā)性存儲器單元，且基于存儲器單元信息的電流所流經(jīng)的第一數(shù)據(jù)線；參考電流流經(jīng)的第二數(shù)據(jù)線；以及連接了第一和第二數(shù)據(jù)線，且比較基于存儲器單元信息的電流與參考電流的電流比較部分，其中電流比較部分包括含電流鏡結(jié)構(gòu)的電流負(fù)載部分及用于改變第一和第二數(shù)據(jù)線與電流負(fù)載部分之間連接的連接改變部分。
42.如權(quán)利要求41中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，連接改變部分被控制以便第二數(shù)據(jù)線被連接至電流載入部分的電流鏡結(jié)構(gòu)的參考側(cè)。
43.如權(quán)利要求41中說明的非揮發(fā)性半導(dǎo)體存儲器件，其中，連接改變部分包括用于限制施加至電流負(fù)載側(cè)電壓的分壓部分，其與第一和第二數(shù)據(jù)線的電壓無關(guān)。
44.非揮發(fā)性半導(dǎo)體存儲器件具有連接了多個(gè)非揮發(fā)性存儲器單元的多個(gè)數(shù)字線，和被選擇性連接至數(shù)字線的數(shù)據(jù)線，該非揮發(fā)性半導(dǎo)體存儲器件還包括通過數(shù)字線連接了被選擇的非揮發(fā)性存儲器單元，且基于存儲器單元信息的電流所流經(jīng)的第一數(shù)據(jù)線；參考電流流經(jīng)的第二數(shù)據(jù)線；以及連接了第一和第二數(shù)據(jù)線的，并比較基于存儲器單元信息的電流和參考電流的電流比較部分，其中電流比較部分包括用于提供等于參考電流的電流至第一和第二數(shù)據(jù)線的電流負(fù)載部分。
45.如權(quán)利要求44中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括用于限制施加至電流負(fù)載部分側(cè)的電壓的分壓部分，其與第一和第二數(shù)據(jù)線的電壓無關(guān)，分壓部分被提供于第一和第二數(shù)據(jù)線與電流負(fù)載部分之間。
46.如權(quán)利要求41中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括用于限制施加至第一和第二數(shù)據(jù)線側(cè)電壓的偏置部分，其與從電流負(fù)載部分輸出的電壓無關(guān)。
47.如權(quán)利要求41中說明的非揮發(fā)性半導(dǎo)體存儲器件，還包括連接了多個(gè)非揮發(fā)性存儲器單元的多個(gè)局部數(shù)字線，及為各預(yù)定數(shù)目的局部數(shù)字線提供的，并選擇性連接了局部數(shù)字線的全局?jǐn)?shù)字線，其中數(shù)字線為全局?jǐn)?shù)字線。
全文摘要
本發(fā)明提供了包括新型存儲器核心部分的非揮發(fā)性半導(dǎo)體存儲器件，其中存儲器單元信息讀通路上的寄生元件影響在讀操作時(shí)被排除，以及伴隨這種存儲器核心結(jié)構(gòu)，用來實(shí)現(xiàn)快速檢測的新型檢測方法。在存儲器核心部分中，被選擇的存儲器單元被全局位線通過局部位線選擇，相鄰的全局位線被連接至未被選擇區(qū)段中的局部位線。列選擇部分連接一對全局位線至一對數(shù)據(jù)總線。具有等價(jià)于來自存儲器單元通路上的寄生電容的，并用于提供參考電流至參考側(cè)的負(fù)載部分被連接至一對數(shù)據(jù)總線上。存儲器單元信息電流通過電流比較部分與參考電流相比較，差分電流被輸出。通路負(fù)載被一對鄰近通路所均衡，以便噪聲效應(yīng)被抵消，從而能實(shí)現(xiàn)快速讀取。
文檔編號G11C16/06GK1404156SQ02107558
公開日2003年3月19日 申請日期2002年3月15日 優(yōu)先權(quán)日2001年8月31日
發(fā)明者新林幸司, 古山孝昭 申請人:富士通株式會社