專利名稱：：無(wú)體效應(yīng)影響的電壓提升電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種電壓提升電路(chargepumpcircuit)，特別涉及一種消除體效應(yīng)影響的電壓提升電路。
背景技術(shù)：
：請(qǐng)參閱圖1，圖1為已知可擦除可編程只讀存儲(chǔ)器(erasableandprogrammablereadonlymemory，EPROM)10的示意圖?？刹脸删幊讨蛔x存儲(chǔ)器10包含有一襯底(substrate)12，一源極(source)14，一漏極(drain)16，一浮動(dòng)?xùn)艠O(floatinggate)18，以及一控制柵極(controlgate)20。浮動(dòng)?xùn)艠O18與襯底12中的通道22之間以一氧化層24分離，而襯底12是連接于一參考電壓Vbb(一般是使用接地電壓作為該參考電壓)，若可擦除可編程只讀存儲(chǔ)器10為N型金屬氧化物半導(dǎo)體(NMOS)構(gòu)造，則襯底12為P型摻雜區(qū)，而源極14及漏極16為N型摻雜區(qū)，相反地，若可擦除可編程只讀存儲(chǔ)器10為P型金屬氧化物半導(dǎo)體(PMOS)構(gòu)造，則襯底12為N型摻雜區(qū)，而源極14及漏極16為P型摻雜區(qū)。可擦除可編程只讀存儲(chǔ)器10的原理詳述如下，輸入控制柵極20的控制電壓Vcg可改變浮動(dòng)?xùn)艠O18上所儲(chǔ)存的電子(electron)，所以通過(guò)浮動(dòng)?xùn)艠O18上所儲(chǔ)存的電子而進(jìn)一步地改變形成通道22所需的臨界電壓(thresholdvoltage，Vt)。所以，在讀取時(shí)，可擦除可編程只讀存儲(chǔ)器10依據(jù)浮動(dòng)?xùn)艠O18所儲(chǔ)存的電子而區(qū)分為兩種狀態(tài)，其是將通道22中的電子經(jīng)由氧化層24而驅(qū)動(dòng)至浮動(dòng)?xùn)艠O18以改變浮動(dòng)?xùn)艠O18所儲(chǔ)存的電子數(shù)目，因此，為了使可擦除可編程只讀存儲(chǔ)器10的源極14與漏極16導(dǎo)通，必須于控制柵極20輸入一控制電壓Vcg以修正浮動(dòng)?xùn)艠O18對(duì)通道22的影響，并經(jīng)由讀取源極14與漏極16之間導(dǎo)通的電流值以判定在該外加控制電壓Vcg下，可擦除可編程只讀存儲(chǔ)器10所代表的狀態(tài)為“1”或“0”。為了對(duì)可擦除可編程只讀存儲(chǔ)器10進(jìn)行編程，可在控制柵極20輸入10伏特的控制電壓Vcg，在漏極16輸入5伏特的電壓Vd，以及在源極14輸入接地電壓Vs。當(dāng)電子經(jīng)由通道22自源極14移動(dòng)至漏極16時(shí)，控制柵極20與源極14所形成的電場(chǎng)以及源極14與漏極16所形成的電場(chǎng)將電子拉向浮動(dòng)?xùn)艠O18。相反，為了對(duì)可擦除可編程只讀存儲(chǔ)器10進(jìn)行擦除，在控制柵極20輸入-10伏特的控制電壓Vcg，在源極14輸入5伏特的電壓Vs，并將漏極16浮接(floating)，由于控制柵極20為負(fù)電壓而源極14為正電壓，所以控制柵極20與源極14所形成的電場(chǎng)將浮動(dòng)?xùn)艠O18上的電子驅(qū)動(dòng)至源極14而達(dá)到擦除的效果。近年來(lái)，隨著便攜式(portable)電子產(chǎn)品的需求增加，可擦除可編程只讀存儲(chǔ)器10的技術(shù)以及市場(chǎng)應(yīng)用也日益成熟擴(kuò)大，例如閃速(flash)存儲(chǔ)器，而便攜式電子產(chǎn)品為了延長(zhǎng)其使用時(shí)間，一般而言該便攜式電子產(chǎn)品是工作在低操作電壓的環(huán)境下，例如3.3伏特或5伏特，然而，如上所述，為了在進(jìn)行擦除及編程的過(guò)程中分別在控制柵極20輸入-10伏特及10伏特的控制電壓Vcg，因此可擦除可編程只讀存儲(chǔ)器10必須使用電壓提升電路，并利用該低操作電壓來(lái)產(chǎn)生所需的控制電壓Vcg以進(jìn)行擦除及編程。請(qǐng)參閱圖2，圖2為圖1所示的可擦除可編程只讀存儲(chǔ)器10的驅(qū)動(dòng)電路30的示意圖，驅(qū)動(dòng)電路30包含有一存儲(chǔ)器陣列(memoryarray)32，一時(shí)鐘脈沖發(fā)生器34，一正電壓提升電路36，一負(fù)電壓提升電路38，以及一定位電路40。存儲(chǔ)器陣列32是由多個(gè)以陣列方式排列的存儲(chǔ)單元(memorycell)42組成，而通過(guò)定位電路40來(lái)處理存儲(chǔ)器陣列32中的每一存儲(chǔ)單元42。由于驅(qū)動(dòng)電路30是經(jīng)由一電源43來(lái)提供運(yùn)行所需的操作電壓Vdd，若該操作電壓Vdd為一低電壓電平，例如3.3伏特，則該操作電壓Vdd便無(wú)法對(duì)存儲(chǔ)單元42進(jìn)行擦除及編程，因此利用正電壓提升電路36來(lái)提供編程存儲(chǔ)單元42所需的正電壓(例如10伏特)，以及利用負(fù)電壓提升電路38來(lái)提供擦除存儲(chǔ)單元42所需的負(fù)電壓(例如-10伏特)，此外，為了控制正電壓提升電路36與負(fù)電壓提升電路38的操作，所以通過(guò)時(shí)鐘脈沖發(fā)生器34來(lái)產(chǎn)生非重疊(non-overlapping)的時(shí)鐘脈沖信號(hào)以驅(qū)動(dòng)正電壓提升電路36與負(fù)電壓提升電路38，其原理詳述如下。請(qǐng)參閱圖2、圖3及圖4，圖3為圖2所示的正電壓提升電路36的示意圖，而圖4為圖2所示的時(shí)鐘脈沖發(fā)生器34的時(shí)鐘脈沖信號(hào)的示意圖。正電壓提升電路36包含多個(gè)晶體管44、46、48、50、52以及多個(gè)電容54、56、58、60、62，其中晶體管44、46、48、50、52為金屬氧化物半導(dǎo)體晶體管(MOStransistor)。時(shí)鐘脈沖發(fā)生器34用來(lái)產(chǎn)生一第一時(shí)鐘脈沖64輸入電容54、58以及一第二時(shí)鐘脈沖66輸入電容56、60，且第一時(shí)鐘脈沖64與第二時(shí)鐘脈沖66的高低電壓電平的電位差等于正電壓提升電路36的操作電壓Vdd。如圖4所示，當(dāng)在時(shí)間t0時(shí)，晶體管44導(dǎo)通并使操作電壓Vdd對(duì)電容54進(jìn)行充電，由于晶體管44對(duì)輸出電壓產(chǎn)生一壓降Vt，所以端點(diǎn)A的電壓為Vdd-Vt，當(dāng)在時(shí)間t1時(shí)，第一時(shí)鐘脈沖64產(chǎn)生一脈沖，其振幅為Vdd，而第二時(shí)鐘脈沖66為低電位，所以端點(diǎn)A的電壓為2Vdd-Vt，且由于晶體管46導(dǎo)通而端點(diǎn)A的電壓2Vdd-Vt對(duì)電容56進(jìn)行充電，所以端點(diǎn)B的電壓為2Vdd-2Vt，同理，最后端點(diǎn)C的電壓為5Vdd-5Vt，因此可以得到大于操作電壓Vdd的電壓5Vdd-5Vt。然而，一般而言，晶體管44、46、48、50、52的襯底(substrate)連接于接地電壓，因此晶體管44、46、48、50、52的襯底與源極之間產(chǎn)生一壓差而造成體效應(yīng)(bodyeffect)，進(jìn)一步地增加晶體管44、46、48、50、52導(dǎo)通時(shí)對(duì)輸出電壓所產(chǎn)生的壓降Vt+dV，其中dV為體效應(yīng)對(duì)Vt所產(chǎn)生的增量，所以，當(dāng)電容54、56、58、60、62兩端的電位差逐漸上升時(shí)，同樣地會(huì)增加襯底與源極之間的壓差，因此使體效應(yīng)對(duì)輸出電壓產(chǎn)生更不利的影響而造成晶體管44、46、48、50、52導(dǎo)通時(shí)對(duì)輸出電壓所產(chǎn)生的有效電壓增益減小，總之，在電壓提升的過(guò)程中，由于體效應(yīng)而造成實(shí)際電壓提升的效率不佳。
發(fā)明內(nèi)容因此本發(fā)明的主要目的在于提供一種消除體效應(yīng)影響的電壓提升電路，可改善電壓提升的效率，以解決上述問(wèn)題。本發(fā)明提供了一種電壓提升電路，其包含多個(gè)驅(qū)動(dòng)單元，以級(jí)聯(lián)(cascade)的方式相連接，每一驅(qū)動(dòng)單元包含一輸入端，一輸出端，一第一端點(diǎn)，一第二端點(diǎn)，一第一電容連接于該第一端點(diǎn)，一第二電容連接于該輸出端，一第一晶體管，一第二晶體管，以及一第三晶體管。該第一晶體管包含一襯底(substrate)，連接于該第二端點(diǎn)，一柵極(gate)連接于該輸出端，一漏極(drain)連接于該輸入端，以及一源極(source)連接于該第一端點(diǎn)。該第二晶體管包含一襯底連接于該第二端點(diǎn)，一柵極連接于該第一端點(diǎn)，一漏極連接于該輸入端，以及一源極連接于該輸出端。該第三晶體管包含一襯底連接于該第二端點(diǎn)，一柵極連接于該第一端點(diǎn)，一源極連接于該第二端點(diǎn)，以及一漏極連接于該輸出端。圖1為已知可擦除可編程只讀存儲(chǔ)器的示意圖。圖2為圖1所示的可擦除可編程只讀存儲(chǔ)器的驅(qū)動(dòng)電路的示意圖。圖3為圖2所示的正電壓提升電路的示意圖。圖4為圖2所示的時(shí)鐘脈沖發(fā)生器的時(shí)鐘脈沖信號(hào)的示意圖。圖5為本發(fā)明第一種電壓提升電路的電路示意圖。圖6為圖5所示的電壓提升電路的驅(qū)動(dòng)時(shí)序圖。圖7為本發(fā)明第二種電壓提升電路的電路示意圖。圖8為圖7所示的電壓提升電路的驅(qū)動(dòng)時(shí)序圖。圖9為本發(fā)明第三種電壓提升電路的電路示意圖。圖10為本發(fā)明第四種電壓提升電路的電路示意圖。具體實(shí)施例方式請(qǐng)參閱圖5及圖6，圖5為本發(fā)明第一種電壓提升電路80的電路示意圖，而圖6為圖5所示的電壓提升電路80的驅(qū)動(dòng)時(shí)序圖。電壓提升電路80用來(lái)提供較高的負(fù)電壓，其包含一輸入電路81，多個(gè)驅(qū)動(dòng)單元82a、82b，以及一輸出電路83。驅(qū)動(dòng)單元82a、82b是以級(jí)聯(lián)(cascade)的方式連接，且驅(qū)動(dòng)單元82a與驅(qū)動(dòng)單元82b為相同的電路，亦即兩者不但包含相同的電路元件，而且電路元件的連接方式亦相同，此外，在不影響本發(fā)明的技術(shù)披露的情況下，圖5中僅顯示兩個(gè)驅(qū)動(dòng)單元82a、82b以利說(shuō)明。其中驅(qū)動(dòng)單元82a包含多個(gè)電容90、92，以及多個(gè)晶體管94、96、98，而驅(qū)動(dòng)單元82b包含多個(gè)電容91、93，以及多個(gè)晶體管95、97、99。驅(qū)動(dòng)單元82a中，晶體管94、96、98為P型金屬氧化物半導(dǎo)體晶體管(PMOStransistor)，而晶體管94的襯底(substrate)連接于端點(diǎn)Y，柵極(gate)連接于端點(diǎn)Z，漏極(drain)連接于端點(diǎn)W，以及源極(source)連接于端點(diǎn)X，晶體管96的襯底連接于端點(diǎn)Y，柵極連接于端點(diǎn)X，漏極連接于端點(diǎn)W，以及源極連接于端點(diǎn)Z，晶體管98的襯底連接于端點(diǎn)Y，柵極連接于端點(diǎn)X，源極連接于端點(diǎn)Y，以及漏極連接于端點(diǎn)Z。此外，一時(shí)鐘脈沖發(fā)生器84用來(lái)產(chǎn)生一第一時(shí)鐘脈沖85，一第二時(shí)鐘脈沖86，一第三時(shí)鐘脈沖87，以及一第四時(shí)鐘脈沖88而分別輸入驅(qū)動(dòng)單元82a、82b。如圖6所示，第一時(shí)鐘脈沖85，第二時(shí)鐘脈沖86，第三時(shí)鐘脈沖87，以及第四時(shí)鐘脈沖88中僅在同一時(shí)間點(diǎn)發(fā)生一次電壓電平變化，舉例來(lái)說(shuō)，本實(shí)施例中，時(shí)鐘脈沖發(fā)生器84所產(chǎn)生的時(shí)鐘脈沖信號(hào)的振幅大小等于操作電壓Vdd，在時(shí)間t0時(shí)，只有第一時(shí)鐘脈沖85發(fā)生電壓電平Vdd變化，而在時(shí)間t1時(shí)，只有第三時(shí)鐘脈沖87發(fā)生電壓電平Vdd變化，所以時(shí)鐘脈沖發(fā)生器84不會(huì)在同一時(shí)間點(diǎn)使多個(gè)時(shí)鐘脈沖信號(hào)產(chǎn)生電壓電平變化。請(qǐng)注意，電壓提升電路80在開(kāi)始運(yùn)行前，為了避免電壓提升電路80中的晶體管由于本身構(gòu)造而造成P型摻雜區(qū)與N型摻雜區(qū)經(jīng)由順向偏壓而產(chǎn)生導(dǎo)通現(xiàn)象(P-Njunctionconduction)，因此，先以操作電壓Vdd輸入各個(gè)晶體管的襯底以避免上述導(dǎo)通情形發(fā)生。此外，本實(shí)施例中，驅(qū)動(dòng)單元82a、82b中的晶體管94、95、96、97、98、99是以三重阱(triplewell)的方式構(gòu)成。電壓提升電路80的運(yùn)行詳述如下，假設(shè)輸入電路81在驅(qū)動(dòng)單元82a的端點(diǎn)W所產(chǎn)生的電壓電平為V0，且時(shí)鐘脈沖發(fā)生器84所輸出的高電壓電平訊號(hào)與低電壓電平訊號(hào)之間相差一操作電壓Vdd。當(dāng)時(shí)間t0時(shí)，第一時(shí)鐘脈沖85由高電壓電平下降，所以使端點(diǎn)W的電壓電平下降一操作電壓Vdd而變?yōu)閂0-Vdd，此時(shí)第三時(shí)鐘脈沖87為低電壓電平而第四時(shí)鐘脈沖88為高電壓電平，因此，晶體管96為截止(off)而晶體管94為導(dǎo)通(on)，由于晶體管94導(dǎo)通，使得端點(diǎn)X的電壓電平下降而使電容90儲(chǔ)存更多的負(fù)電荷，且由于晶體管94的襯底是連接于端點(diǎn)Y，因此晶體管94受體效應(yīng)的影響不明顯。當(dāng)在時(shí)間t1時(shí)，第三時(shí)鐘脈沖87由低電壓電平上升至高電壓電平，因此使晶體管94截止且端點(diǎn)Z的電壓電平增加Vdd，而在時(shí)間t2時(shí)，第四時(shí)鐘脈沖88由高電壓電平下降至低電壓電平，由于電容90儲(chǔ)存較多負(fù)電荷，所以端點(diǎn)X的電壓電平在下降Vdd后，因?yàn)槎它c(diǎn)X的電壓電平下降而導(dǎo)通晶體管98，當(dāng)晶體管98導(dǎo)通時(shí)，端點(diǎn)Y的電壓電平隨著端點(diǎn)Z的電壓電平而變動(dòng)，例如當(dāng)端點(diǎn)Z的電位上升時(shí)，端點(diǎn)Y的電位亦會(huì)因?yàn)榫w管98導(dǎo)通而隨著端點(diǎn)Z的電位進(jìn)一步地上升，因此，對(duì)晶體管96而言，晶體管98導(dǎo)通使晶體管96的襯底與源極趨向同一電壓電平，進(jìn)一步地減少體效應(yīng)對(duì)晶體管96的臨界電壓(thresholevoltage，Vt)的影響，所以在t2至t3的時(shí)段中，不但使晶體管96導(dǎo)通，而且使晶體管96的柵極與源極之間的電位差增加而使晶體管96能傳輸更大的電流，所以正電荷通過(guò)晶體管96而自端點(diǎn)Z向端點(diǎn)W移動(dòng)，因此電容92儲(chǔ)存更多的負(fù)電荷，此外由于端點(diǎn)X的電壓電平是以至少一Vt的壓差在時(shí)間t2至t3的時(shí)段中低于端點(diǎn)W、Z的電壓電平，因此端點(diǎn)W的電壓電平消除了臨界電壓Vt的影響而將趨近于V0-Vdd，在時(shí)間t3時(shí)，第四時(shí)鐘脈沖88由低電壓電平上升至高電壓電平，因此端點(diǎn)X的電壓電平增加Vdd而使晶體管96截止。如上所述，驅(qū)動(dòng)單元82a、82b是以級(jí)聯(lián)的方式連接，所以驅(qū)動(dòng)單元82a為第一級(jí)(firststage)，而驅(qū)動(dòng)單元82b則為第二級(jí)(secondstage)。驅(qū)動(dòng)單元82b是用來(lái)對(duì)驅(qū)動(dòng)單元82a于端點(diǎn)Z的輸出進(jìn)行下一級(jí)的處理程序，當(dāng)時(shí)間t4時(shí)，第三時(shí)鐘脈沖87由高電壓電平下降至低電壓電平，所以使端點(diǎn)Z的電壓電平趨近為V0-2Vdd，此時(shí)第一時(shí)鐘脈沖85為低電壓電平而第二時(shí)鐘脈沖86為高電壓電平，因此，晶體管97為截止而晶體管95為導(dǎo)通，還由于晶體管95導(dǎo)通，使得端點(diǎn)S的電壓電平下降而使電容91儲(chǔ)存更多的負(fù)電荷，而且晶體管95的襯底是連接在端點(diǎn)T，因此體效應(yīng)對(duì)晶體管95的影響不大。當(dāng)在時(shí)間t5時(shí)，第一時(shí)鐘脈沖85由低電壓電平上升至高電壓電平，因此使晶體管95截止且端點(diǎn)R的電壓電平增加Vdd，而在時(shí)間t6時(shí)，第二時(shí)鐘脈沖86由高電壓電平下降至低電壓電平，由于電容91儲(chǔ)存較多負(fù)電荷，所以端點(diǎn)S的電壓電平在下降Vdd后，由于端點(diǎn)S的電壓電平下降Vdd而導(dǎo)通晶體管99，當(dāng)晶體管99導(dǎo)通時(shí)，端點(diǎn)T的電壓電平隨著端點(diǎn)R的電壓電平而變動(dòng)，因此，對(duì)晶體管97而言，晶體管99導(dǎo)通使晶體管97的襯底與源極趨向同一電壓電平，進(jìn)一步地減少體效應(yīng)對(duì)晶體管97的臨界電壓(thresholdvoltage，Vt)的影響，所以不但晶體管97導(dǎo)通，而且使晶體管97的柵極與源極之間的電位差增加而使晶體管97能傳輸更大的電流，而且電容92所儲(chǔ)存負(fù)電荷通過(guò)晶體管97而自端點(diǎn)Z向端點(diǎn)R轉(zhuǎn)移，因此電容93會(huì)儲(chǔ)存更多的負(fù)電荷，如上所述，端點(diǎn)Z的電壓電平趨近于V0-2Vdd，在時(shí)間t7時(shí)，第二時(shí)鐘脈沖86由低電壓電平上升至高電壓電平，因此端點(diǎn)S的電壓電平增加Vdd而使晶體管97截止。請(qǐng)注意，在時(shí)間t4～t7間，驅(qū)動(dòng)單元82a中的晶體管96總是處于截止?fàn)顟B(tài)，因此當(dāng)驅(qū)動(dòng)單元82b運(yùn)行時(shí)，端點(diǎn)Z的電壓電平不再受驅(qū)動(dòng)單元82a影響。如上所述，經(jīng)由時(shí)間t0～t7，使驅(qū)動(dòng)單元82b的端點(diǎn)R的電壓電平變成V0-2Vdd，最后經(jīng)由輸出電路83輸出。如上所述，若電壓提升電路80包含更多的驅(qū)動(dòng)單元82a、82b，則可輸出更低的負(fù)電壓。本實(shí)施例中，由于晶體管98、99導(dǎo)通而使端點(diǎn)Y、T的電壓電平隨著端點(diǎn)Z、R的電壓電平改變，因此在電壓提升電路80運(yùn)行的過(guò)程中，可以大幅避免體效應(yīng)對(duì)實(shí)際輸出電壓的影響，因而提高電壓提升的效率。此外，驅(qū)動(dòng)單元82a、82b為循序驅(qū)動(dòng)的，亦即當(dāng)驅(qū)動(dòng)單元82b運(yùn)行時(shí)，驅(qū)動(dòng)單元82a的晶體管96為截止而不會(huì)影響驅(qū)動(dòng)單元82b，所以當(dāng)一驅(qū)動(dòng)單元運(yùn)行時(shí)，相鄰的驅(qū)動(dòng)單元不會(huì)運(yùn)行而影響該運(yùn)行的驅(qū)動(dòng)單元。請(qǐng)參閱圖7及圖8，圖7為本發(fā)明第二種電壓提升電路100的電路示意圖，而圖8為圖7所示的電壓提升電路100的驅(qū)動(dòng)時(shí)序圖。電壓提升電路100用來(lái)提供較高的正電壓，其包含一輸入電路101，多個(gè)驅(qū)動(dòng)單元102，以及一輸出電路103。電壓提升電路100將電壓提升電路80中所使用的晶體管以N型金屬氧化物半導(dǎo)體晶體(NMOStransistor)替換，而驅(qū)動(dòng)單元102包含多個(gè)電容104、106，以及多個(gè)晶體管108、110、112。請(qǐng)注意，電壓提升電路100在開(kāi)始運(yùn)行前，為了避免電壓提升電路100中的晶體管由于本身構(gòu)造而造成P型摻雜區(qū)與N型摻雜區(qū)經(jīng)由順向偏壓而產(chǎn)生導(dǎo)通現(xiàn)象(P-Njunctionconduction)，因此先將接地電壓輸入各個(gè)晶體管的襯底以避免上述導(dǎo)通情形發(fā)生。此外，一時(shí)鐘脈沖發(fā)生器114用來(lái)產(chǎn)生一第一時(shí)鐘脈沖115，一第二時(shí)鐘脈沖116，一第三時(shí)鐘脈沖117，以及一第四時(shí)鐘脈沖118而分別輸入驅(qū)動(dòng)單元102。電壓提升電路100的運(yùn)行詳述如下，假設(shè)輸入電路101在驅(qū)動(dòng)單元102的端點(diǎn)W所產(chǎn)生的電壓電平為V0，且時(shí)鐘脈沖發(fā)生器114所輸出的高電壓電平訊號(hào)與低電壓電平訊號(hào)之間相差一操作電壓Vdd。當(dāng)時(shí)間t0時(shí)，第一時(shí)鐘脈沖115由低電壓電平上升至高電壓電平，所以使端點(diǎn)W的電壓電平增加一操作電壓Vdd而變?yōu)閂0+Vdd，此時(shí)第三時(shí)鐘脈沖117為高電壓電平而第四時(shí)鐘脈沖118為低電壓電平，因此，晶體管110為截止而晶體管108為導(dǎo)通，還由于晶體管108導(dǎo)通，使得端點(diǎn)X的電壓電平上升并使電容104儲(chǔ)存更多的正電荷，并且由于端點(diǎn)X的電壓電平上升而導(dǎo)通晶體管112，將來(lái)當(dāng)晶體管112導(dǎo)通時(shí)，端點(diǎn)Y的電壓電平會(huì)隨著端點(diǎn)Z的電壓電平而變動(dòng)，因此，對(duì)晶體管110而言，晶體管112導(dǎo)通會(huì)使晶體管110的襯底與源極趨向同一電壓電平，也進(jìn)一步地減少體效應(yīng)對(duì)晶體管110的臨界電壓的影響，當(dāng)于時(shí)間t1時(shí)，第三時(shí)鐘脈沖117由高電壓電平降低至低電壓電平，因此使晶體管108截止且端點(diǎn)Z的電壓電平降低Vdd，而于時(shí)間t2時(shí)，第四時(shí)鐘脈沖118由低電壓電平上升至高電壓電平，由于電容104儲(chǔ)存較多正電荷，所以端點(diǎn)X的電壓電平在上升Vdd后，不但導(dǎo)通晶體管110，而且使晶體管110的柵極與源極之間的電位差經(jīng)由電容104的影響而增加，并使晶體管110能傳輸更大的電流，所以正電荷會(huì)通過(guò)晶體管110而自端點(diǎn)W向端點(diǎn)Z移動(dòng)，因此使電容106儲(chǔ)存更多的正電荷，此外，由于晶體管112為導(dǎo)通而減少晶體管110的體效應(yīng)，所以端點(diǎn)Z的電壓電平更容易趨近于V0+2Vdd，在時(shí)間t3時(shí)，第四時(shí)鐘脈沖118由高電壓電平下降至低電壓電平，因此端點(diǎn)X的電壓電平降低Vdd而使晶體管110截止。然后，由下一級(jí)的驅(qū)動(dòng)單元102對(duì)端點(diǎn)Z的輸出進(jìn)行處理，在時(shí)間t4時(shí)，第三時(shí)鐘脈沖117由低電壓電平上升至高電壓電平，所以端點(diǎn)Z的電壓電平增加Vdd而變成V0+2Vdd，最后，如同電壓提升電路80所述的操作程序，經(jīng)由時(shí)間t0～t7，電壓提升電路100使端點(diǎn)R的電壓電平趨近V0+2Vdd，并經(jīng)由輸出電路103輸出。如上所述，若電壓提升電路100包含更多的驅(qū)動(dòng)單元102則會(huì)輸出更高的正電壓，且本實(shí)施例中，由于晶體管112導(dǎo)通而使端點(diǎn)Y的電壓電平隨著端點(diǎn)Z的電壓電平改變，因此在電壓提升電路100運(yùn)行的過(guò)程中可以大幅避免體效應(yīng)對(duì)實(shí)際輸出電壓的影響，因而提高電壓提升的效率，而且當(dāng)一驅(qū)動(dòng)單元運(yùn)行時(shí)，相鄰的驅(qū)動(dòng)單元不會(huì)運(yùn)行而影響該運(yùn)行的驅(qū)動(dòng)單元。請(qǐng)參閱圖5，圖6及圖9，圖9為本發(fā)明第三種電壓提升電路130的電路示意圖。電壓提升電路130是改變電壓提升電路80中驅(qū)動(dòng)單元82的晶體管98的連接方式，并用來(lái)提供較高的負(fù)電壓。如圖5所示，在電壓提升電路80中，晶體管98的柵極連接在端點(diǎn)X，若將其連接于端點(diǎn)W則形成電壓提升電路130，如圖9所示，電壓提升電路130與電壓提升電路80的驅(qū)動(dòng)方式相同，其經(jīng)由圖6所示的驅(qū)動(dòng)時(shí)序來(lái)驅(qū)動(dòng)，同樣地，電壓提升電路130亦可減少體效應(yīng)對(duì)輸出電壓的影響。請(qǐng)參閱圖7，圖8及圖10，圖10為本發(fā)明第四種電壓提升電路140的電路示意圖。電壓提升電路140是改變電壓提升電路100中驅(qū)動(dòng)單元102的晶體管112的連接方式，并用來(lái)提供較高的正電壓。如圖7所示，在電壓提升電路100中，晶體管112的柵極連接于端點(diǎn)X，若將其連接于端點(diǎn)W則形成電壓提升電路140，如圖10所示，而電壓提升電路140與電壓提升電路100的驅(qū)動(dòng)方式相同，其經(jīng)由圖8所示的驅(qū)動(dòng)時(shí)序來(lái)驅(qū)動(dòng)，同樣地，電壓提升電路140亦可減少體效應(yīng)對(duì)輸出電壓的影響。與已知技術(shù)相比較，本發(fā)明電壓提升電路的驅(qū)動(dòng)單元中，各個(gè)晶體管的襯底是互相連接，而該襯底的電壓電平在電壓提升的過(guò)程中，隨著每一個(gè)驅(qū)動(dòng)單元的輸出電壓而變動(dòng)。對(duì)正電壓的電壓提升電路而言，本發(fā)明電壓提升電路于輸出電壓隨著每一級(jí)的驅(qū)動(dòng)單元而上升時(shí)，驅(qū)動(dòng)單元中晶體管的襯底電壓亦會(huì)隨著輸出電壓而同步提升，因此可以減少晶體管的襯底與源極之間的電位差而減少體效應(yīng)，使最后輸出電壓不會(huì)受體效應(yīng)影響而大幅衰減，然而，已知正電壓的電壓提升電路，其晶體管的襯底是連接到接地電壓，因此當(dāng)輸出電壓被每一級(jí)的驅(qū)動(dòng)單元提升時(shí)，晶體管的襯底與源極之間的電位差會(huì)形成體效應(yīng)而使輸出電壓大幅衰減，且當(dāng)輸出電壓越大時(shí)，體效應(yīng)對(duì)晶體管的影響也越顯著，因此造成電壓提升的效率不高。同樣地，對(duì)負(fù)電壓的電壓提升電路而言，本發(fā)明電壓提升電路于輸出電壓隨著每一級(jí)的驅(qū)動(dòng)單元而降低時(shí)，驅(qū)動(dòng)單元中晶體管的襯底電壓亦會(huì)隨著輸出電壓而同步下降，因此可以減少晶體管的襯底與源極之間的電位差而減少體效應(yīng)對(duì)輸出電壓的影響。所以，本發(fā)明電壓提升電路可以降低體效應(yīng)對(duì)晶體管的影響，因此使輸出電壓不被體效應(yīng)影響而衰減而進(jìn)一步地增進(jìn)電壓提升的效率。以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，均應(yīng)屬本發(fā)明權(quán)利要求的涵蓋范圍。權(quán)利要求1.一種電壓提升電路，其包含多個(gè)驅(qū)動(dòng)單元，以級(jí)聯(lián)的方式相連接，每一驅(qū)動(dòng)單元包含一輸入端；一輸出端；一第一端點(diǎn)；一第二端點(diǎn)；一第一電容，連接于該第一端點(diǎn)；一第二電容，連接于該輸出端；一第一晶體管，其包含一襯底，連接于該第二端點(diǎn)，一柵極，連接于該輸出端，一漏極，連接于該輸入端，以及一源極，連接于該第一端點(diǎn)；一第二晶體管，其包含一襯底，連接于該第二端點(diǎn)，一柵極，連接于該第一端點(diǎn)，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；一第三晶體管，其包含一襯底，連接于該第二端點(diǎn)，一柵極，連接于該第一端點(diǎn)，一源極，連接于該第二端點(diǎn)，以及一漏極，連接于該輸出端。2.如權(quán)利要求1所述的電壓提升電路，其還包含一時(shí)鐘脈沖發(fā)生器，連接于每一驅(qū)動(dòng)單元的第一電容及第二電容，用來(lái)產(chǎn)生時(shí)鐘脈沖信號(hào)輸入該第一電容及該第二電容以循序地驅(qū)動(dòng)每一驅(qū)動(dòng)單元。3.如權(quán)利要求1所述的電壓提升電路，其中一驅(qū)動(dòng)單元在一第一時(shí)段時(shí)，其第一晶體管導(dǎo)通使其第一端點(diǎn)朝其輸入端的電壓電平驅(qū)動(dòng)。4.如權(quán)利要求3所述的電壓提升電路，其中該驅(qū)動(dòng)單元在該第一時(shí)段后的一第二時(shí)段時(shí)，其第一晶體管為截止。5.如權(quán)利要求4所述的電壓提升電路，其中該驅(qū)動(dòng)單元在該第二時(shí)段后的一第三時(shí)段時(shí)，其第二晶體管導(dǎo)通使其輸出端的電壓電平朝其輸入端的電壓電平驅(qū)動(dòng)，且其第三晶體管導(dǎo)通而使其第二端點(diǎn)與其輸出端的電壓電平趨向同一電平。6.如權(quán)利要求5所述的電壓提升電路，其中該驅(qū)動(dòng)單元在該第三時(shí)段后的一第四時(shí)段時(shí)，其第二晶體管與其第三晶體管為截止。7.如權(quán)利要求6所述的電壓提升電路，其中在該第一、二、三、四時(shí)段中，連接于該驅(qū)動(dòng)單元的相鄰驅(qū)動(dòng)單元的第二晶體管為截止。8.如權(quán)利要求1所述的電壓提升電路，其中該晶體管為P型金屬氧化物半導(dǎo)體晶體管。9.如權(quán)利要求1所述的電壓提升電路，其中該晶體管為N型金屬氧化物半導(dǎo)體晶體管。10.如權(quán)利要求1所述的電壓提升電路，其中該晶體管包含一三重阱結(jié)構(gòu)。11.如權(quán)利要求1所述的電壓提升電路，其還包含一輸入單元，連接于該多個(gè)驅(qū)動(dòng)單元的前端，該輸入單元包含一輸入端；一輸出端，連接于一驅(qū)動(dòng)單元的輸入端；一第一端點(diǎn)；一第二端點(diǎn)；一第一電容，連接于該第一端點(diǎn)；一第二電容，連接于該輸出端；以及一第一晶體管，其包含一襯底，連接于一電壓電平，一柵極，連接于該輸出端，一漏極，連接于該輸入端，以及一源極，連接于該第一端點(diǎn)；一第二晶體管，其包含一襯底，連接于該第二端點(diǎn)，一柵極，連接于該第一端點(diǎn)，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；一第三晶體管，其包含一襯底，連接于該第二端點(diǎn)，一柵極，連接于該第一端點(diǎn)，一源極，連接于該第二端點(diǎn)，以及一漏極，連接于該輸出端。12.如權(quán)利要求1所述的電壓提升電路，其還包含一輸出電路，連接于該多個(gè)驅(qū)動(dòng)單元的后端，該輸出電路包含一輸入端；連接于一驅(qū)動(dòng)單元的輸出端；一輸出端；一第一電容，連接于該輸入端；一第二電容，連接于該輸出端；一第一晶體管，其包含一襯底，一柵極，連接于該輸入端，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；以及一第二晶體管，其包含一襯底，連接于該第一晶體管的襯底，一柵極，連接于該第一晶體管的柵極，一源極，連接于該第一晶體管的襯底，以及一漏極，連接于該輸出端。13.一種電壓提升電路，其包含多個(gè)驅(qū)動(dòng)單元，以級(jí)聯(lián)的方式相連接，每一驅(qū)動(dòng)單元包含一輸入端；一輸出端；一第一端點(diǎn)；一第二端點(diǎn)；一第一電容，連接于該第一端點(diǎn)；一第二電容，連接于該輸出端；一第一晶體管，其包含一襯底，連接于該第二端點(diǎn)，一柵極，連接于該輸出端，一漏極，連接于該輸入端，以及一源極，連接于該第一端點(diǎn)；一第二晶體管，其包含一襯底，連接于該第二端點(diǎn)，一柵極，連接于該第一端點(diǎn)，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；一第三晶體管，其包含一襯底，連接于該第二端點(diǎn)，一柵極，連接于該輸入端，一源極，連接于該第二端點(diǎn)，以及一漏極，連接于該輸出端。14.如權(quán)利要求13所述的電壓提升電路，其還包含一時(shí)鐘脈沖發(fā)生器，連接于每一驅(qū)動(dòng)單元的第一電容及第二電容，用來(lái)產(chǎn)生時(shí)鐘脈沖信號(hào)輸入該第一電容及該第二電容以循序地驅(qū)動(dòng)每一驅(qū)動(dòng)單元。15.如權(quán)利要求13所述的電壓提升電路，其中一驅(qū)動(dòng)單元于一第一時(shí)段時(shí)，其第一晶體管導(dǎo)通使該第一端點(diǎn)朝其輸入端的電壓電平驅(qū)動(dòng)，且其第三晶體管導(dǎo)通并使其第二端點(diǎn)朝其輸出端的電壓電平驅(qū)動(dòng)。16.如權(quán)利要求15所述的電壓提升電路，其中該驅(qū)動(dòng)單元在第一時(shí)段后的第二時(shí)段時(shí)，其第一晶體管為截止。17.如權(quán)利要求16所述的電壓提升電路，其中該驅(qū)動(dòng)單元在該第二時(shí)段后的一第三時(shí)段時(shí)，其第二晶體管導(dǎo)通使其輸出端的電壓電平朝其輸入端的電壓電平驅(qū)動(dòng)，且其第三晶體管導(dǎo)通而使其第二端點(diǎn)與其輸出端的電壓電平趨向同一電平。18.如權(quán)利要求17所述的電壓提升電路，其中該驅(qū)動(dòng)單元在該第三時(shí)段后的一第四時(shí)段時(shí)，其第二晶體管與其第三晶體管為截止。19.如權(quán)利要求18所述的電壓提升電路，其中在該第一、二、三、四時(shí)段中，連接于該驅(qū)動(dòng)單元的相鄰驅(qū)動(dòng)單元的第二晶體管為截止。20.如權(quán)利要求13所述的電壓提升電路，其中該晶體管為P型金屬氧化物半導(dǎo)體晶體管。21.如權(quán)利要求13所述的電壓提升電路，其中該晶體管為N型金屬氧化物半導(dǎo)體晶體管。22.如權(quán)利要求13所述的電壓提升電路，其中該晶體管包含一三重阱結(jié)構(gòu)。23.如權(quán)利要求13所述的電壓提升電路，其還包含一輸入單元，連接于該多個(gè)驅(qū)動(dòng)單元的前端，該輸入單元包含一輸入端；一輸出端，連接于一驅(qū)動(dòng)單元的輸入端；一第一端點(diǎn)；一第二端點(diǎn)；一第一電容，連接于該第一端點(diǎn)；一第二電容，連接于該輸出端；以及一第一晶體管，其包含一襯底，連接于一電壓電平，一柵極，連接于該輸出端，一漏極，連接于該輸入端，以及一源極，連接于該第一端點(diǎn)；一第二晶體管，其包含一襯底，連接于該第二端點(diǎn)，一柵極，連接于該第一端點(diǎn)，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；一第三晶體管，其包含一襯底，連接于該第二端點(diǎn)，一柵極，連接于該第一端點(diǎn)，一源極，連接于該第二端點(diǎn)，以及一漏極，連接于該輸出端。24.如權(quán)利要求13所述的電壓提升電路，其還包含一輸出電路，連接于該多個(gè)驅(qū)動(dòng)單元的后端，該輸出電路包含一輸入端，連接于一驅(qū)動(dòng)單元的輸出端；一輸出端；一第一電容，連接于該輸入端；一第二電容，連接于該輸出端；一第一晶體管，其包含一襯底，一柵極，連接于該輸入端，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；以及一第二晶體管，其包含一襯底，連接于該第一晶體管的襯底，一柵極，連接于該第一晶體管的柵極，一源極，連接于該第一晶體管的襯底，以及一漏極，連接于該輸出端。全文摘要本發(fā)明提供一種電壓提升電路，該電壓提升電路包含一輸入端，一輸出端，一第一晶體管，一第二晶體管，一第三晶體管，一第一電容，以及一第二電容。該輸入端連接于第一、第二晶體管的漏極，而該輸出端分別連接于該第二晶體管的源極及該第三晶體管的漏極，且該第一電容是連接于該第二晶體管的柵極。該第三晶體管的源極與漏極是分別連接于第二晶體管的襯底與源極，當(dāng)該第一晶體管導(dǎo)通時(shí)，該輸入端的電壓會(huì)驅(qū)動(dòng)電荷至該第一電容，然后當(dāng)該第二晶體管導(dǎo)通時(shí)，該第三晶體管亦同時(shí)導(dǎo)通而使該第二晶體管的襯底與源極朝同一電壓電平驅(qū)動(dòng)，該輸入端的電壓會(huì)驅(qū)動(dòng)該第二電容而改變?cè)撦敵龆说碾妷弘娖?。文檔編號(hào)G11C11/407GK1445788SQ0210734公開(kāi)日2003年10月1日申請(qǐng)日期2002年3月15日優(yōu)先權(quán)日2002年3月15日發(fā)明者林泓均,陳迺賢,盧建豪,何建宏申請(qǐng)人:力旺電子股份有限公司