專利名稱：半導(dǎo)體存儲(chǔ)器及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器及其控制方法，且尤其涉及一種低成本、高性能及高速的半導(dǎo)體存儲(chǔ)器，其構(gòu)造是將執(zhí)行算術(shù)功能等之各處理器元件以及存儲(chǔ)器集成安裝于一個(gè)芯片上。
背景技術(shù)：
近年來，隨著半導(dǎo)體元件在尺寸上變得愈來愈細(xì)微，已經(jīng)實(shí)現(xiàn)了一種將處理器元件以及存儲(chǔ)器集成安裝于相同的芯片上所構(gòu)成的LSI，即所謂的系統(tǒng)LSI或特別嵌入的DRAM處理器。而且，為了增加處理速度和數(shù)據(jù)頻寬，提出了存儲(chǔ)器嵌入式多處理器用以執(zhí)行并行處理，亦即，在一芯片上具有多個(gè)處理器和嵌入式存儲(chǔ)器單元的型式。存儲(chǔ)器嵌入式多處理器被分類成共享存儲(chǔ)器型多處理器(其中多個(gè)處理器元件分享一存儲(chǔ)器單元的存取)和多處理器型的處理器(其中多個(gè)處理器元件各自擁有其專用存儲(chǔ)器)。在共享存儲(chǔ)器型的微處理器中，在每一處理器元件與每一分區(qū)的存儲(chǔ)器子單元之間，可能同時(shí)進(jìn)行非重疊的各種同時(shí)存取，此一系統(tǒng)有時(shí)會(huì)具有交叉開關(guān)陣列，以供多個(gè)處理器元件中每個(gè)以及各存儲(chǔ)器子單元之間的連接。


圖16是原有技術(shù)實(shí)例1附圖，它概要地顯示了在共享存儲(chǔ)器型多處理器系統(tǒng)內(nèi)，處理器元件與存儲(chǔ)器單元之間連接的方式。在典型的設(shè)計(jì)中，在處理器元件和存儲(chǔ)器單元之間具有供數(shù)據(jù)、地址、與控制信號(hào)用的總線。當(dāng)處理器和存儲(chǔ)器單元之間總線的數(shù)目是N，并且如果如圖16中所示提供了N條總線時(shí)，一次只允許一個(gè)處理器對(duì)存儲(chǔ)器進(jìn)行存取，這意味著N總線中的一總線被占據(jù)供處理器和存儲(chǔ)器之間的通信用。當(dāng)各處理器元件提出請(qǐng)求，對(duì)存儲(chǔ)器進(jìn)行同時(shí)存取時(shí)，除了一個(gè)具有目前總線存取特權(quán)的處理器之外，所有其它請(qǐng)求存儲(chǔ)器存取的處理器都必須等待，直到該處理器元件與存儲(chǔ)器之間的通信結(jié)束且總線變?yōu)榭捎脼橹埂Ｋ约词勾鎯?chǔ)器被分區(qū)成為小容量的單元，同時(shí)存取仍受限于可用總線數(shù)目的最大值N。圖16中，請(qǐng)注意在總線部份的黑圓點(diǎn)并不是永久的總線接點(diǎn)而是總線開關(guān)陣列，并且那些接點(diǎn)受到控制以設(shè)定從處理器至目標(biāo)存儲(chǔ)器的總線路徑。
圖17是示范性原有技術(shù)實(shí)例2附圖。如果設(shè)置M組總線，每組具有N條(此處M＜N)，如圖17中所示，則允許M個(gè)處理器元件去同時(shí)與N個(gè)存儲(chǔ)器通信。然而，由于需要M×N條總線，當(dāng)處理器元件數(shù)目增加，總線的數(shù)目就會(huì)變得很大。在圖中，總線交叉部份的黑圓點(diǎn)不是永久的總線接點(diǎn)而是開關(guān)陣列。那些開關(guān)陣列受控制去設(shè)定從處理器到包含一個(gè)或多個(gè)存儲(chǔ)器單元的目標(biāo)存儲(chǔ)器小組的總線路徑。其中存儲(chǔ)器互相連接。
圖18是原有技術(shù)實(shí)例3的示意圖。在圖18的例子中，在處理器元件和存儲(chǔ)器單元之間設(shè)交叉線區(qū)域，并且處理器元件和存儲(chǔ)器通過交叉開關(guān)而互相連接。典型的交叉線電路被設(shè)計(jì)成逐一地使形成交叉線的垂直及水平線與總線開關(guān)在交叉點(diǎn)相交。借著使用總線開關(guān)去提供在每一處理器元件和每一存儲(chǔ)器單元之間直接連接用的路徑，交叉開關(guān)系統(tǒng)利用比實(shí)例2更小的硬件尺寸實(shí)現(xiàn)了處理器元件和存儲(chǔ)器各種組合的同時(shí)連接，盡管已知交叉線硬件是巨大的。雖然在以上聽述實(shí)例1、實(shí)例2與實(shí)例3每個(gè)附圖中未顯示出，由于不允許多個(gè)處理器元件同時(shí)存取相同的存儲(chǔ)器單元，設(shè)置了仲裁器電路以仲裁對(duì)存取相同存儲(chǔ)器的同時(shí)請(qǐng)求。
以上所述原有技術(shù)中，由于交叉開關(guān)區(qū)域必須如圖18中所示設(shè)置于處理器元件和存儲(chǔ)器之間，因此有芯片尺寸增加的問題。對(duì)于大型集成系統(tǒng)而言，當(dāng)處理器元件與總線的數(shù)目增加時(shí)，則該問題變得更加嚴(yán)重，結(jié)果使采用交叉線的系統(tǒng)變得昂貴。如果不使用交叉開關(guān)類型的總線系統(tǒng)，多個(gè)處理器元件同時(shí)存取每一目標(biāo)存儲(chǔ)器單元便是不可能的，因此，尤其對(duì)于存儲(chǔ)器嵌入式多處理器，雖然系統(tǒng)效能可借著增加總線頻寬而改進(jìn)，但成本會(huì)隨著芯片面積增加而增加。
在美國專利5,379,248中公開了一種半導(dǎo)體存儲(chǔ)器，它有可能提供更復(fù)雜的位線周邊電路而不會(huì)增加芯片大小。在此美國專利中，一般位線(ordinary bit line)置于存儲(chǔ)單元上，而其它位線置于在一般位線上方因而與其交叉。因此，其重點(diǎn)在于在布局上得到更大自由度而非增加頻寬，在另一美國專利5,943,253中公開了一種半導(dǎo)體存儲(chǔ)器，通過設(shè)置彼此相交的第一數(shù)據(jù)總線與第二數(shù)據(jù)總線，該半導(dǎo)體存儲(chǔ)器有可能傳送更多數(shù)據(jù)而不會(huì)增加芯片面積。
雖然以上所提結(jié)構(gòu)包括了本發(fā)明其結(jié)構(gòu)之組成要素的一部份，它們無法實(shí)現(xiàn)高速大量的數(shù)據(jù)操作以及高頻寬。

發(fā)明內(nèi)容
本發(fā)明一目的是獲得將處理器和存儲(chǔ)器集成于一芯片上的優(yōu)點(diǎn)，亦即通過配置平行和垂直于字線的數(shù)據(jù)線于存儲(chǔ)單元上，以及通過配置交叉開關(guān)和導(dǎo)線去經(jīng)由不被配置在第一與第二數(shù)據(jù)線的交叉點(diǎn)而被配置在存儲(chǔ)單元周圍區(qū)域比如檢測(cè)放大器區(qū)域或字驅(qū)動(dòng)器區(qū)域內(nèi)之交叉開關(guān)而連接相關(guān)的平行和垂直數(shù)據(jù)線，得到較大頻寬并且盡可能有效率地實(shí)現(xiàn)處理器對(duì)任何存儲(chǔ)器地址的同時(shí)存取。
本發(fā)明的半導(dǎo)體存儲(chǔ)器，更詳細(xì)地說，包含了多個(gè)被配置于一矩陣內(nèi)的存儲(chǔ)單元、各自連接至該多個(gè)存儲(chǔ)單元中的每一列的多個(gè)位線對(duì)、各自連接至每一位線對(duì)的各檢測(cè)放大器、多個(gè)第一柵極對(duì)，多個(gè)第二柵極對(duì)、多個(gè)第一數(shù)據(jù)線對(duì)(其通過第一柵極對(duì)的啟動(dòng)而各自連接到所選取的一個(gè)位線對(duì))、以及多個(gè)第二數(shù)據(jù)線對(duì)(其通過第二柵極對(duì)而各自連接到其中一個(gè)第一數(shù)據(jù)線對(duì))，其中第一數(shù)據(jù)線對(duì)與第二數(shù)據(jù)線對(duì)配置成彼此相交。
憑借著剛描述的結(jié)構(gòu)，通常供存儲(chǔ)器數(shù)據(jù)轉(zhuǎn)移用的第一數(shù)據(jù)線對(duì)亦能被當(dāng)作交叉線連線，并因此能達(dá)成芯片面積縮減。
而且，本發(fā)明之半導(dǎo)體存儲(chǔ)器包含了多個(gè)被配置于一矩陣內(nèi)的存儲(chǔ)單元、各自被連接至該多個(gè)存儲(chǔ)單元中的每一列的多個(gè)位線對(duì)、各自被連接至每一位線對(duì)的檢測(cè)放大器、多個(gè)第一柵極對(duì)、多個(gè)第二柵極對(duì)、多個(gè)第一數(shù)據(jù)線對(duì)(其各自被配置在各存儲(chǔ)單元上，從而通過該第一柵極對(duì)而在啟動(dòng)時(shí)被連接到所選取的位線對(duì)的其中之一)、以及多個(gè)第二數(shù)據(jù)線對(duì)(其各自被配置在各存儲(chǔ)單元上以便通過第二柵極對(duì)而被連接到第一數(shù)據(jù)線對(duì)的其中之一)，其中第一數(shù)據(jù)線對(duì)與第二數(shù)據(jù)線對(duì)被配置成彼此相交。
憑借以上描述的結(jié)構(gòu)，能借使用存儲(chǔ)單元區(qū)域而提供交叉線連線并因而能達(dá)到芯片面積縮減，而且，借著使用存儲(chǔ)單元區(qū)域的高層當(dāng)作連線區(qū)域，當(dāng)與例如第二數(shù)據(jù)線對(duì)被配置于檢測(cè)放大器區(qū)域內(nèi)的例子比較時(shí)，能置放更大量的數(shù)據(jù)線對(duì)。借著已經(jīng)描述的結(jié)構(gòu)而使用大量的數(shù)據(jù)線對(duì)執(zhí)行同時(shí)的數(shù)據(jù)通信，能構(gòu)成高頻寬的系統(tǒng)。
而且，本發(fā)明之半導(dǎo)體存儲(chǔ)器其特征在于第一與第二柵極對(duì)被配置在存儲(chǔ)單元陣列的外部空間中。
憑借著剛描述的結(jié)構(gòu)，作為更有效配置的一個(gè)實(shí)例，交叉開關(guān)能被配置在存儲(chǔ)單元陣列鄰近檢測(cè)放大器區(qū)域的位線側(cè)之區(qū)域，并因此與它們傳統(tǒng)上在第一數(shù)據(jù)線對(duì)與第二數(shù)據(jù)線對(duì)相交區(qū)域內(nèi)的配置相比，能抑制芯片面積的增加。另外，由于開關(guān)能被配置于檢測(cè)放大器區(qū)域的主動(dòng)區(qū)域內(nèi)，能夠抑制芯片面積的增加，而且，本發(fā)明之半導(dǎo)體存儲(chǔ)器包含了多個(gè)被配置于一矩陣內(nèi)的存儲(chǔ)單元、其各自被連接至該多個(gè)存儲(chǔ)單元中的每一列的多個(gè)位線對(duì)、其各自被連接至每一位線對(duì)的各檢測(cè)放大器、多個(gè)第一柵極、多個(gè)第二柵極、多個(gè)第一數(shù)據(jù)線(其各自通過第一柵極在啟動(dòng)時(shí)被連接到所選取位線對(duì)之一的一線)、以及多個(gè)第二數(shù)據(jù)線(其各自通過各第二柵極被連接至各第一數(shù)據(jù)線的其中之一)，其中第一數(shù)據(jù)線與第二數(shù)據(jù)線被配置成彼此相交。
雖然憑借著剛描述的結(jié)構(gòu)未達(dá)成差動(dòng)式數(shù)據(jù)轉(zhuǎn)移之高速及低功率消耗的優(yōu)點(diǎn)，但能夠轉(zhuǎn)移比通過數(shù)據(jù)線對(duì)所轉(zhuǎn)移為兩倍的數(shù)據(jù)，并因而有可能構(gòu)成高頻寬系統(tǒng)。
而且，本發(fā)明之半導(dǎo)體存儲(chǔ)器包含被配置于一矩陣陣列內(nèi)的多個(gè)存儲(chǔ)單元、其各自被連接至該多個(gè)存儲(chǔ)單元中的每一列的多個(gè)位線對(duì)、其各自被連接至每一位線對(duì)的各檢測(cè)放大器、多個(gè)第一柵極對(duì)、多個(gè)第二柵極對(duì)、多個(gè)第一數(shù)據(jù)線對(duì)(其各自依分時(shí)基礎(chǔ)通過第一柵極對(duì)在啟動(dòng)時(shí)被連接到所選取位線對(duì)的其中之一)、以及多個(gè)第二數(shù)據(jù)線對(duì)(其各自通過第二柵極對(duì)被連接到第一數(shù)據(jù)線對(duì)的其中之一)，其中第一數(shù)據(jù)線對(duì)與第二數(shù)據(jù)線對(duì)配置成彼此相交。
依據(jù)剛描述的結(jié)構(gòu)，通過配置第一數(shù)據(jù)線對(duì)去單獨(dú)地對(duì)應(yīng)于每一存儲(chǔ)塊(memory block)，有可能與第一次存取連續(xù)地經(jīng)由不同于第一次存取所用的第二數(shù)據(jù)線對(duì)而對(duì)不同于首先存取的存儲(chǔ)塊執(zhí)行存取。而且，能夠連續(xù)地執(zhí)行轉(zhuǎn)移出入多個(gè)存儲(chǔ)塊的數(shù)據(jù)而不會(huì)產(chǎn)生競(jìng)爭(zhēng)，所以能夠?qū)崿F(xiàn)系統(tǒng)頻寬的大幅改進(jìn)。
而且，本發(fā)明之半導(dǎo)體存儲(chǔ)器包含了一個(gè)或多個(gè)處理器元件、多個(gè)被配置于一陣列內(nèi)的存儲(chǔ)單元、其各自被連接至該多個(gè)存儲(chǔ)單元中的每一列的多個(gè)位線對(duì)、其各自被連接至每一位線對(duì)的各檢測(cè)放大器、多個(gè)第一柵極對(duì)、多個(gè)第二柵極對(duì)、多個(gè)第一數(shù)據(jù)線(data line)對(duì)(其各自通過該第一柵極對(duì)在啟動(dòng)時(shí)被連接到所選取的位線對(duì)的其中之一)、以及多個(gè)第二數(shù)據(jù)線對(duì)(其各自通過第二柵極對(duì)被連接到第一數(shù)據(jù)線對(duì)的其中之一)，其中第一數(shù)據(jù)線對(duì)與第二數(shù)據(jù)線對(duì)配置為彼此相交。
憑借著剛描述的結(jié)構(gòu)，具備交叉線系統(tǒng)之存儲(chǔ)器嵌入式處理器能實(shí)現(xiàn)于一個(gè)芯片上。因此能夠提供高速且低功率的系統(tǒng)。
而且，依據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器，該處理器元件的第N個(gè)輸入-輸出數(shù)據(jù)線將被連接至所述第一柵極中的第N個(gè)以及所述第一數(shù)據(jù)線中對(duì)應(yīng)的第N條，并且那些第N個(gè)配置中的每一個(gè)均被指派給該多個(gè)位線對(duì)中第N部份區(qū)組(partial chunk)，而其各自被連接至該多個(gè)存儲(chǔ)單元中的每一列，其中列的數(shù)量是鄰近位線對(duì)M乘以區(qū)組N的乘積。此處該處理器元件的第N個(gè)輸入-輸出數(shù)據(jù)線在處理器元件和存儲(chǔ)單元之間的位數(shù)據(jù)連接均被指派去轉(zhuǎn)移相對(duì)應(yīng)于第一柵極對(duì)的第N個(gè)配置之?dāng)?shù)據(jù)，該第一柵極對(duì)各自從M鄰近列中選取位線對(duì)的其中之一。并且總列數(shù)為M乘以N的乘積的各列之中，每一列在此均被連接至多個(gè)存儲(chǔ)單元中的每一個(gè)存儲(chǔ)單元。第N個(gè)第一柵極對(duì)將連接到每個(gè)第N個(gè)第一數(shù)據(jù)線對(duì)，并且該第N個(gè)第一線對(duì)將經(jīng)由第二柵極對(duì)、以及經(jīng)由第二數(shù)據(jù)線對(duì)而連接至每一處理器元件的第N個(gè)輸入-輸出N線。在一次同時(shí)讀取或?qū)懭氲臄?shù)據(jù)內(nèi)的所有列中，N個(gè)平行位數(shù)據(jù)的第M個(gè)是通過第一柵極的選取而轉(zhuǎn)移。
憑借著此結(jié)構(gòu)，N位數(shù)據(jù)字中接續(xù)的M個(gè)轉(zhuǎn)移字在存儲(chǔ)器和處理器之間得以高速被轉(zhuǎn)移，而且由于導(dǎo)線的相鄰配接很簡(jiǎn)單，可用少量的金屬層來制造存儲(chǔ)器嵌入式微處理器芯片。
而且，依據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器包含了一個(gè)或多個(gè)處理器元件、被配置于一矩陣陣列內(nèi)的多個(gè)存儲(chǔ)單元、其各自被連接至該多個(gè)存儲(chǔ)單元中的每一列的多個(gè)位線對(duì)、其各自被連接至每一位線對(duì)的各檢測(cè)放大器、多個(gè)第一柵極、多個(gè)第二柵極、多個(gè)第一數(shù)據(jù)線(其各自通過第一柵極在啟動(dòng)時(shí)被連接至所選取的一個(gè)位線對(duì)中的一線)，以及多個(gè)第二數(shù)據(jù)線(其各自通過各第二柵極被連接至各第一數(shù)據(jù)線的其中之一)，其中第一數(shù)據(jù)線與第二數(shù)據(jù)線被配置成彼此相交。
憑借著剛描述的結(jié)構(gòu)，具備交叉線系統(tǒng)的高頻寬存儲(chǔ)器嵌入式處理器能被實(shí)現(xiàn)于一個(gè)芯片上。因此能夠提供高速且低功率的系統(tǒng)。
而且，依據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器包含了一個(gè)或多個(gè)處理器元件、被配置于一矩陣陣列內(nèi)的多個(gè)存儲(chǔ)單元、各自被連接至該多個(gè)存儲(chǔ)單元中的每一列的多個(gè)位線對(duì)、其各自被連接至每一位線對(duì)的檢測(cè)放大器、多個(gè)第一柵極對(duì)、多個(gè)第二柵極對(duì)、多個(gè)第一數(shù)據(jù)線對(duì)(其各自依分時(shí)基礎(chǔ)通過第一柵極對(duì)在啟動(dòng)時(shí)被連接至所選取位線對(duì)的其中之一)、以及多個(gè)第二數(shù)據(jù)線對(duì)(其各自通過第二柵極對(duì)被連接至第一數(shù)據(jù)線對(duì)的其中之一)，其中第一數(shù)據(jù)線對(duì)與第二數(shù)據(jù)線對(duì)被配置成彼此相交。
依據(jù)剛描述的結(jié)構(gòu)，通過配置第一數(shù)據(jù)線對(duì)去單獨(dú)地對(duì)應(yīng)于每一存儲(chǔ)塊，有可能與第一次存取連續(xù)而經(jīng)由不同于第一次存取所用的第二數(shù)據(jù)線對(duì)，對(duì)不同于首次存取的存儲(chǔ)塊執(zhí)行存取。而且，能夠連續(xù)地執(zhí)行數(shù)據(jù)轉(zhuǎn)移，使其出入多個(gè)存儲(chǔ)塊而不會(huì)產(chǎn)生競(jìng)爭(zhēng)，所以能夠?qū)崿F(xiàn)系統(tǒng)頻寬的大幅改進(jìn)。
而且，本發(fā)明之半導(dǎo)體存儲(chǔ)器包含了多個(gè)處理器元件、被配置于一矩陣陣列內(nèi)以及被組織至多個(gè)存儲(chǔ)塊群組內(nèi)的多個(gè)存儲(chǔ)單元、其各自被連接至該多個(gè)存儲(chǔ)單元中的每一列的多個(gè)位線對(duì)、其各自被連接至每一位線對(duì)的各檢測(cè)放大器、多個(gè)第一柵極對(duì)、多個(gè)第二柵極對(duì)、多個(gè)第一數(shù)據(jù)線對(duì)(其各自通過該第一柵極對(duì)在啟動(dòng)時(shí)被連接到所選取的位線對(duì)的其中之一)、以及多個(gè)第二數(shù)據(jù)線對(duì)(其各自通過第二柵極對(duì)被連接至第一數(shù)據(jù)線對(duì)的其中之一)，其中第一數(shù)據(jù)線對(duì)與第二數(shù)據(jù)線對(duì)被配置成彼此相交。
憑借著剛描述的結(jié)構(gòu)，具備交叉線系統(tǒng)之存儲(chǔ)器嵌入式多處理器能被實(shí)現(xiàn)于一個(gè)芯片上。因此能夠提供高速且低功率的系統(tǒng)。
而且，本發(fā)明之半導(dǎo)體存儲(chǔ)器包含了多個(gè)處理器元件、被配置于一矩陣陣列內(nèi)以及被組織至多個(gè)存儲(chǔ)塊群組內(nèi)的多個(gè)存儲(chǔ)單元、其各自被連接至該多個(gè)存儲(chǔ)單元中的每一列的多個(gè)位線對(duì)、其各自被連接至每一位線對(duì)的各檢測(cè)放大器、多個(gè)第一柵極、多個(gè)第二柵極、多個(gè)第一數(shù)據(jù)線對(duì)(其各自通過第一柵極在啟動(dòng)時(shí)被連接到所選取位線對(duì)之一的一線)、以及多個(gè)第二數(shù)據(jù)線對(duì)(其各自通過各第二柵極被連接至各第一數(shù)據(jù)線的其中之一)，其中第一數(shù)據(jù)線與第二數(shù)據(jù)線被配置成彼此相交。
憑借著剛描述的結(jié)構(gòu)，具備交叉線系統(tǒng)的高頻寬存儲(chǔ)器嵌入式多處理器能被實(shí)現(xiàn)于一個(gè)芯片上。因此能夠提供高速且低功率的系統(tǒng)。
而且，依據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器包含了一個(gè)或多個(gè)處理器元件、被配置于一矩陣陣列內(nèi)以及被組織至多個(gè)存儲(chǔ)塊群組內(nèi)的多個(gè)存儲(chǔ)單元、其各自被連接至該多個(gè)存儲(chǔ)單元中的每一列的多個(gè)位線對(duì)、其各自被連接至每一位線對(duì)的各檢測(cè)放大器、多個(gè)第一柵極對(duì)、多個(gè)第二柵極對(duì)、多個(gè)第一數(shù)據(jù)線對(duì)(其各自依分時(shí)基礎(chǔ)通過第一柵極對(duì)在啟動(dòng)時(shí)被連接至所選取位線對(duì)的其中之一)、以及多個(gè)第二數(shù)據(jù)線對(duì)(其各自通過第二柵極對(duì)被連接至第一數(shù)據(jù)線對(duì)的其中之一)，其中第一數(shù)據(jù)線對(duì)與第二數(shù)據(jù)線對(duì)被配置成彼此相交。
憑借著剛描述的結(jié)構(gòu)，具備交叉線系統(tǒng)的高頻寬存儲(chǔ)器嵌入式多處理器能被實(shí)現(xiàn)于一個(gè)芯片上。因此能夠提供高速且低功率的系統(tǒng)。另外，在存儲(chǔ)器嵌入式多處理器內(nèi)，每一處理器元件的輸入與輸出能被連接至配置于存儲(chǔ)器側(cè)的交叉線系統(tǒng)。
而且，本發(fā)明之半導(dǎo)體存儲(chǔ)器進(jìn)一步包含了連接至每一位線對(duì)的多個(gè)控制裝置、多個(gè)第一柵極、多個(gè)第二柵極、多個(gè)第一數(shù)據(jù)線對(duì)(其各自通過第一柵極在啟動(dòng)時(shí)被連接到所選取位線對(duì)之一的一線)、以及多個(gè)第二數(shù)據(jù)線對(duì)(其各自通過各第二柵極被連接至各第一數(shù)據(jù)線的其中之一)，其中第一數(shù)據(jù)線與第二數(shù)據(jù)線被配置成彼此相交。
憑借著剛描述的結(jié)構(gòu)，具備交叉線系統(tǒng)的高頻寬存儲(chǔ)器嵌入式多處理器能被實(shí)現(xiàn)于一個(gè)芯片上。因此能夠提供高速且低功率的系統(tǒng)，而且，依據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器包含了一個(gè)或多個(gè)處理器元件、被配置于一矩陣陣列內(nèi)以及被組織至多個(gè)存儲(chǔ)塊群組內(nèi)的多個(gè)存儲(chǔ)單元、其各自被連接至該多個(gè)存儲(chǔ)單元中的每一列的多個(gè)位線對(duì)、其各自被連接至每一位線對(duì)的各檢測(cè)放大器、多個(gè)第一柵極對(duì)、多個(gè)第二柵極對(duì)、多個(gè)第一數(shù)據(jù)線對(duì)(其各自依分時(shí)基礎(chǔ)通過第一柵極對(duì)在啟動(dòng)時(shí)被連接至所選取位線對(duì)的其中之一)、以及多個(gè)第二數(shù)據(jù)線對(duì)(其各自通過第二柵極對(duì)被連接至第一數(shù)據(jù)線對(duì)的其中之一)，其中第一數(shù)據(jù)線對(duì)與第二數(shù)據(jù)線對(duì)被配置成彼此相交。
憑借著剛描述的結(jié)構(gòu)，具備交叉線系統(tǒng)的高頻寬存儲(chǔ)器嵌入式多處理器能被實(shí)現(xiàn)于一個(gè)芯片上。因此能夠提供高速且低功率的系統(tǒng)。另外，在存儲(chǔ)器嵌入式多處理器內(nèi)，每一處理器元件的輸入與輸出能被連接至配置于存儲(chǔ)器側(cè)的交叉線系統(tǒng)。
而且，本發(fā)明之半導(dǎo)體存儲(chǔ)器進(jìn)一步包含了多個(gè)控制裝置，用以控制多個(gè)被組織至一個(gè)或多個(gè)存儲(chǔ)塊群組內(nèi)的存儲(chǔ)單元，其中各控制裝置各自具有控制信號(hào)，用以控制每一群組。(此后在本文中，多個(gè)存儲(chǔ)單元將被稱為“存儲(chǔ)單元陣列”或“單元陣列”。)憑借著剛描述的結(jié)構(gòu)，能夠構(gòu)成一種能完成對(duì)多個(gè)存儲(chǔ)單元陣列同時(shí)地多次存取的系統(tǒng)，并因而能提供高速系統(tǒng)。
而且，依據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器具有控制裝置作為多個(gè)處理器元件的一部份。憑借著此結(jié)構(gòu)，能構(gòu)成一個(gè)在存儲(chǔ)器嵌入式微處理器內(nèi)的系統(tǒng)，允許多個(gè)存儲(chǔ)單元陣列同時(shí)地完成多次存取，從而例如可使多個(gè)處理器元件同時(shí)存取多個(gè)存儲(chǔ)單元陣列，并且所具有的速度在其最大時(shí)等于現(xiàn)有系統(tǒng)的速度乘上處理器元件的數(shù)目。
另外，依據(jù)本發(fā)明之控制半導(dǎo)體存儲(chǔ)器用的方法包含由執(zhí)行數(shù)據(jù)通信的處理器元件提出對(duì)多個(gè)被組織至存儲(chǔ)塊群組內(nèi)的存儲(chǔ)單元數(shù)據(jù)進(jìn)行通信的請(qǐng)求、響應(yīng)數(shù)據(jù)通信的請(qǐng)求而控制數(shù)據(jù)通信、以及受控制而依據(jù)控制信號(hào)去完成在處理器元件和存儲(chǔ)單元之間的數(shù)據(jù)通信，其中在控制通信的步驟內(nèi)，使用了控制信號(hào)以控制被組織至單一群組內(nèi)的多個(gè)存儲(chǔ)單元中的每一個(gè)存儲(chǔ)單元。憑借著剛描述的配置，能夠構(gòu)成高速系統(tǒng)，用以控制對(duì)多個(gè)存儲(chǔ)單元陣列的多個(gè)同時(shí)存取。
附圖簡(jiǎn)要說明圖1是依據(jù)本發(fā)明第一實(shí)施例之半導(dǎo)體存儲(chǔ)器的系統(tǒng)圖，
圖2是概要地展示圖1中所示半導(dǎo)體存儲(chǔ)器一部份的附圖。
圖3是展示依據(jù)本發(fā)明第一實(shí)施例之半導(dǎo)體存儲(chǔ)器內(nèi)操作的時(shí)序圖。
圖4是依據(jù)本發(fā)明第二實(shí)施例之半導(dǎo)體存儲(chǔ)器的系統(tǒng)圖。
圖5是概要地展示圖4中所示半導(dǎo)體存儲(chǔ)器一部份的示意圖。
圖6是概要地展示本發(fā)明第三實(shí)施例一部份的示意圖。
圖7是展示依據(jù)本發(fā)明第三實(shí)施例之半導(dǎo)體存儲(chǔ)器內(nèi)其操作的時(shí)序圖。
圖8是依據(jù)本發(fā)明第四實(shí)施例之半導(dǎo)體存儲(chǔ)器的系統(tǒng)圖。
圖9是概要地展示圖8中所示半導(dǎo)體存儲(chǔ)器一部份的示意圖。
圖10是展示依據(jù)本發(fā)明第四實(shí)施例之半導(dǎo)體存儲(chǔ)器內(nèi)操作的時(shí)序圖。
圖11是依據(jù)本發(fā)明第五實(shí)施例之半導(dǎo)體存儲(chǔ)器的系統(tǒng)圖。
圖12是依據(jù)本發(fā)明第五實(shí)施例之半導(dǎo)體存儲(chǔ)器的系統(tǒng)圖。
圖13是依據(jù)本發(fā)明第五實(shí)施例之半導(dǎo)體存儲(chǔ)器的系統(tǒng)圖。
圖14是展示依據(jù)本發(fā)明第六實(shí)施例之半導(dǎo)體存儲(chǔ)器內(nèi)其處理實(shí)例的圖。
圖15是展示依據(jù)本發(fā)明第七實(shí)施例之半導(dǎo)體存儲(chǔ)器內(nèi)其處理實(shí)例的圖。
圖16是原有技術(shù)半導(dǎo)體存儲(chǔ)器的系統(tǒng)圖，圖17是原有技術(shù)半導(dǎo)體存儲(chǔ)器的系統(tǒng)圖。
圖18是原有技術(shù)半導(dǎo)體存儲(chǔ)器的系統(tǒng)圖。
發(fā)明最佳實(shí)施方案本發(fā)明的較佳實(shí)施例將參考各附圖而予以描述。
(第一示范性實(shí)施例)圖1到圖3是本發(fā)明第一示范性實(shí)施例的示范圖。圖1概要地展示依據(jù)第一實(shí)施例之半導(dǎo)體存儲(chǔ)器其結(jié)構(gòu)。圖2概要地展示第1圖中所示半導(dǎo)體存儲(chǔ)器的一部份。在圖1與圖2中，存儲(chǔ)單元陣列1被配置于一矩陣內(nèi)。在圖1中，只繪出存儲(chǔ)單元陣列1的外框。在圖2中，給出存儲(chǔ)單元陣列1的方框圖，圖1展示出檢測(cè)放大器列2的外框而圖2展示出檢測(cè)放大器列2的方框圖。在真實(shí)的存儲(chǔ)器系統(tǒng)內(nèi)，眾所周知，在矩陣配置中設(shè)置有與存儲(chǔ)單元陣列1的列數(shù)相同數(shù)目的檢測(cè)放大器。圖2中概略展示了“第0列”、“第m列”以及“第n列”的典型存儲(chǔ)單元列所用的檢測(cè)放大器。子字(sub-word)解碼器陣列3是字信號(hào)用的解碼器。開關(guān)4控制了在第一數(shù)據(jù)線對(duì)DL，XDL與第二數(shù)據(jù)線對(duì)DB，XDB之間的連接。
雖然檢測(cè)放大器5各自通常由兩個(gè)P通道晶體管及兩個(gè)N通道晶體管所組成的鎖存電路來形成，在圖2中以簡(jiǎn)化方式表示。開關(guān)6控制在位線對(duì)BL，XBL與第一數(shù)據(jù)線對(duì)DL，XDL之間的連接。
雖然存儲(chǔ)單元7，在DRAM例子中，通常是由一晶體管和一電容器構(gòu)成，在圖2中是以簡(jiǎn)化方式表示。雖然實(shí)際上字線WL在數(shù)目上對(duì)應(yīng)于存儲(chǔ)單元陣列1的各列，在圖2中只展示出兩條線(WLa，W1b)。選擇柵極8選擇了上方及下方位線對(duì)的其中之一。雖然檢測(cè)放大器列2更具有為每一位線對(duì)配置的預(yù)充電電路，在此省略未繪出。
圖3是展示圖1與圖2中所示半導(dǎo)體存儲(chǔ)器內(nèi)操作實(shí)例的時(shí)序圖。第一實(shí)施例內(nèi)的操作將于以下參考圖3予以描述。
當(dāng)控制信號(hào)被與時(shí)鐘脈沖(本文中此后稱為CLK)的上升沿同步而饋入至存儲(chǔ)器時(shí)，產(chǎn)生了各種脈沖用以控制存儲(chǔ)器操作。當(dāng)控制信號(hào)在圖3中被與第一及第九時(shí)鐘脈沖的上升沿同步而饋入時(shí)，在控制信號(hào)所指定地址的字線WLa從低電平轉(zhuǎn)移到高電平。隨著字線WLa的轉(zhuǎn)移至高電平，連接至字線WLa之存儲(chǔ)單元7內(nèi)的數(shù)據(jù)被置于位線BL01-PLn2上。然后，由控制信號(hào)所指定之存儲(chǔ)塊用的檢測(cè)放大器開始信號(hào)SP0、SP1會(huì)從預(yù)充電電平轉(zhuǎn)移到高電平。隨著SN0、SN1從預(yù)充電電平到低電平的轉(zhuǎn)移，檢測(cè)放大器5被啟動(dòng)并且位線對(duì)BL01-BLn2、XBL01-XBLn2上的電壓會(huì)被檢測(cè)放大器5放大。然后，開關(guān)6所用柵極信號(hào)Y0-0會(huì)從低電平轉(zhuǎn)移到高電平，所以位線對(duì)BL01-BLm1，XBL01-XBLm1被連接到第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm。而且，由控制信號(hào)和第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm所選取的第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m會(huì)在開關(guān)4所用柵極信號(hào)TG0-0從低電平一轉(zhuǎn)移到高電平時(shí)被連接一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)通過寫入電路(未展示出)而被寫入至第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m，并且寫入數(shù)據(jù)經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)D10-DLm，XDL0-XDLm。而且，數(shù)據(jù)經(jīng)由開關(guān)6被傳送到位線對(duì)BL01-BLm1，XBL01-XBLm1，所以數(shù)據(jù)經(jīng)由選擇柵極8而寫入至與字線WLa相連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線對(duì)BL01-BLm1，XBL01-XBLm1上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm。而且，該電壓是經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m，第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m上的電壓是被讀取放大器(未展示出)放大并且所讀取出的數(shù)據(jù)被輸出。
無論在讀取操作或?qū)懭氩僮髦?，在位線對(duì)BL，XBL與第一數(shù)據(jù)線對(duì)DL，XDL在開關(guān)6斷路瞬間被斷開時(shí)執(zhí)行第一數(shù)據(jù)線對(duì)的預(yù)充電。在第一數(shù)據(jù)線對(duì)DL，XD1的預(yù)充電之后，開關(guān)6之柵極信號(hào)Y1-0。從低電平轉(zhuǎn)移到高電平，所以位線對(duì)BL02-BLm2，XBL02-XBLm2與第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm被連接一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)而被寫入到第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m中，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm。而且，數(shù)據(jù)是經(jīng)由開關(guān)6被傳送到位線對(duì)BL02-BLm2，XBL02-XBLm2，所以數(shù)據(jù)經(jīng)由選擇柵極8被寫入至與字線WLa相連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線對(duì)BL02-BLm2，XBL02-XBLm2上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DL0-DLm、XDL0-XDLm。而且，電壓是經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m。第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m上的電壓被讀取放大器(未展示出)放大，所以讀取出的數(shù)據(jù)被輸出。
如以上所述，即使當(dāng)例如位線對(duì)BL01，XBL01與BL02，XBL02分享共同的第一數(shù)據(jù)線對(duì)DL0，XDL0時(shí)，有可能通過以2CLK周期(于圖3中在第二與第三時(shí)鐘脈沖周期以及第十與第十一時(shí)鐘脈沖周期)讀取及寫入數(shù)據(jù)而存取所有被連接至字線WLa的存儲(chǔ)單元。在完成寫入操作/讀取操作之后，如果必須去存取相同的存儲(chǔ)塊內(nèi)被連接至另一字線的存儲(chǔ)單元，便實(shí)施預(yù)充電操作做為下一個(gè)命令接收的準(zhǔn)備。預(yù)充電操作是用以通過預(yù)充電電路(未展示出)而將所選取字線WL從高電平帶到低電平并且將位線對(duì)BL，XBL帶至預(yù)充電電平，而且預(yù)充電技術(shù)與傳統(tǒng)的DRAM等裝置所應(yīng)用的相同(參看圖3中第四、第八、第十二及第十六時(shí)鐘脈沖周期)。
以下將描述一種對(duì)其它連接至第二數(shù)據(jù)線對(duì)DB10-DB1m，XDB10-XDB1m及字線WLb的存儲(chǔ)單元做存取的情況。當(dāng)控制信號(hào)是與圖3中第五及第十三CLK的上升沿同步被饋入時(shí)，在控制信號(hào)所指定地址的字線WLb會(huì)從低電平轉(zhuǎn)移到高電平。當(dāng)字線WLb變到高電平時(shí)，與字線WLb相連接的存儲(chǔ)單元7內(nèi)之?dāng)?shù)據(jù)被置于位線BL01-BLn2上。然后，控制信號(hào)所指定存儲(chǔ)塊的檢測(cè)放大器開始信號(hào)SP0、SP1會(huì)從預(yù)充電電平轉(zhuǎn)移到高電平。然后，當(dāng)信號(hào)SN0、SN1從預(yù)充電電平轉(zhuǎn)移到低電平時(shí)，檢測(cè)放大器5被致動(dòng)(啟動(dòng))并且位線對(duì)BL01-BLn2，XBL01-XBLn2上的電壓會(huì)被檢測(cè)放大器5放大。然后，開關(guān)6的柵極信號(hào)Y0-0從低電平轉(zhuǎn)移到高電平，所以位線對(duì)BL01-BLm1，XBL01-XBLm1與第一數(shù)據(jù)線對(duì)D10-DLm，XDL0-XDLm被連接一起。而且，由控制信號(hào)所選取的第二數(shù)據(jù)線對(duì)DB10-DB1m、XDB10-XDB1m是在開關(guān)4的柵極信號(hào)TG1-0從低電平轉(zhuǎn)移到高電平時(shí)被連接到第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)而被寫入至第二數(shù)據(jù)線對(duì)DB10-DB1m，XDB10-XDB1m，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm。而且，數(shù)據(jù)經(jīng)由開關(guān)6被傳送到位線對(duì)BL01-BLm1，XBL01-XBLm1，所以數(shù)據(jù)經(jīng)由選擇柵極8而被寫入和字線WLb相連接的存儲(chǔ)單元7中。
在讀取操作的例子中，位線對(duì)B101-BLm1，XBL01-XBLm1上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm。而且，電壓是經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DB10-DB1m，XDB10-XDB1m。第二數(shù)據(jù)線對(duì)DB10-DB1m，XDB10-XDB1m上的電壓是被讀取放大器(未展示出)放大，所以讀取出的數(shù)據(jù)被輸出。
無論在讀取操作或?qū)懭氩僮髦?，于位線對(duì)BL，XBL及第一數(shù)據(jù)線對(duì)DL，XDL在開關(guān)6斷路瞬間被斷開的同時(shí)執(zhí)行第一數(shù)據(jù)線對(duì)的預(yù)充電。
在第一數(shù)據(jù)線對(duì)DL，XDL的預(yù)充電操作之后，開關(guān)6的柵極信號(hào)Y1-0從低電平轉(zhuǎn)移到高電平，所以位線對(duì)BL02-BLm2，XBL02-XBLm2與第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XD1m被連接一起。
在寫入操作的例子中，數(shù)據(jù)是在這一段時(shí)間內(nèi)借著寫入電路(未展示出)而被寫入第二數(shù)據(jù)線對(duì)DB10-DB1m，XDB10-XDB1m中，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm。而且，電壓經(jīng)由開關(guān)6被傳送到位線對(duì)BL02-BLm2，XBL02-XBLm2，所以數(shù)據(jù)經(jīng)由選擇柵極8被寫入至與字線WIb相連接的存儲(chǔ)單元7。在讀取操作的例子中，位線對(duì)BL02-BLm2，XBL02-XBLm2上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DL0-DLm、XDL0-XDLm。而且，電壓經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DB10-DB1m、XDB10-XDB1m。第二數(shù)據(jù)線對(duì)DB10-DB1m，XDB10-XDB1m上的電壓被讀取放大器(未展示出)放大，所以讀取出的數(shù)據(jù)被輸出。
因此，依據(jù)第一實(shí)施例，通常供存儲(chǔ)器數(shù)據(jù)轉(zhuǎn)移用的第一數(shù)據(jù)線亦能被當(dāng)作交叉線連線，所以能抑制芯片面積的增加。
(第二示范性實(shí)施例)圖4與圖5是本發(fā)明之第二示范性實(shí)施例的示范圖。圖4概要地展示依據(jù)第二實(shí)施例之半導(dǎo)體存儲(chǔ)器其結(jié)構(gòu)，圖5概要地展示一部份的圖4中所示半導(dǎo)體存儲(chǔ)器。
如圖4中所示第二實(shí)施例將以上所述第一實(shí)施例(圖1，圖2)內(nèi)的第二數(shù)據(jù)線對(duì)(DB，XDB)配置在存儲(chǔ)單元陣列1上。依據(jù)第二實(shí)施例，變成有可能將交叉線連線配置在存儲(chǔ)單元上方，所以能減少芯片大小。
而且，借著使用存儲(chǔ)單元陣列上的區(qū)域當(dāng)作連線區(qū)域，與例如其中第二數(shù)據(jù)線是被配置于檢測(cè)放大器列范圍內(nèi)的第一實(shí)施例相比，能配置更大量的數(shù)據(jù)連線。而且，借著使用大量的數(shù)據(jù)線而執(zhí)行對(duì)存儲(chǔ)器的同時(shí)數(shù)據(jù)通信，變成有可能構(gòu)成高頻寬系統(tǒng)。
(第三示范性實(shí)施例)
圖6與圖7是本發(fā)明之第三示范性實(shí)施例的示范圖。圖6概要地展示一部份的依據(jù)第三實(shí)施例之半導(dǎo)體存儲(chǔ)器。圖7是展示圖6中所示半導(dǎo)體存儲(chǔ)器內(nèi)操作實(shí)例之時(shí)序圖。在圖6中，第三實(shí)施例在單一總線結(jié)構(gòu)內(nèi)設(shè)置了以上所述第二實(shí)施例(圖5)內(nèi)的第一數(shù)據(jù)線(DL，XDL)與第二數(shù)據(jù)線(DB，XDB)。
當(dāng)控制信號(hào)是與CLK的上升沿同步被饋入至半導(dǎo)體存儲(chǔ)器時(shí)，產(chǎn)生控制存儲(chǔ)器操作用的各種脈沖。當(dāng)控制信號(hào)與圖7中第一與第七時(shí)鐘脈沖的上升沿同步而被饋入時(shí)，在控制信號(hào)所指定地址的字線WL。a從低電平轉(zhuǎn)移到高電平。隨著字線W1a的轉(zhuǎn)移至高電平，連接至字線WLa的存儲(chǔ)單元7內(nèi)之?dāng)?shù)據(jù)會(huì)被置于位線B101-BLn2上。然后，由控制信號(hào)所指定的存儲(chǔ)單元陣列之檢測(cè)放大器啟動(dòng)信號(hào)SP0，SP1從預(yù)充電電平轉(zhuǎn)移到高電平。隨著SN0，SN1從預(yù)充電電平轉(zhuǎn)移到低電平，檢測(cè)放大器5被啟動(dòng)，所以位線對(duì)BL01-BLn2，XBL01-XBLn2上的數(shù)據(jù)被檢測(cè)放大器5放大。然后，開關(guān)6的柵極信號(hào)Y0-0和Y1-0從低電平轉(zhuǎn)移到高電平，所以位線BL01-BLm1被與第一數(shù)據(jù)線對(duì)DL0-DLm連接而且位線XBL02-XBLm2被與第一數(shù)據(jù)線XDL0-XDLm連接。而且，被控制信號(hào)所選取的第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m是在開關(guān)4之柵極信號(hào)TG0-0一從低電平轉(zhuǎn)移到高電平時(shí)與第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm連接一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)被寫入至第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m中，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm。而且，數(shù)據(jù)是經(jīng)由開關(guān)6被傳送到位線對(duì)BL01-BLm1，XBL02-XBLm2，所以數(shù)據(jù)是經(jīng)過選擇柵極8被寫入至和字線WLa相連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線BL01-BLm0，XBL02-XBLm2上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm，而且，電壓是經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m。第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m上的電壓是被與預(yù)設(shè)的預(yù)充電電平比較以及被讀取放大器(未展示出)放大，并且讀取出的數(shù)據(jù)被輸出。
無論在讀取操作或?qū)懭氩僮髦?，在位線對(duì)BL，XBL與第一數(shù)據(jù)線DL，XDL于開關(guān)6斷路瞬間被斷開的同時(shí)執(zhí)行第一數(shù)據(jù)線的預(yù)充電。
在完成寫入操作/讀取操作之后，如果必須去存取相同的存儲(chǔ)塊內(nèi)被連接至另一字線的存儲(chǔ)單元，實(shí)行預(yù)充電操作做為下一個(gè)命令接收的準(zhǔn)備(參看圖7中第三，第六、第九及第十二時(shí)鐘脈沖周期)。
以下將描述一種對(duì)被連接至另一些第二數(shù)據(jù)線對(duì)DB10-DB1m。XDB10-XDB1m和字線WLb的存儲(chǔ)單元做存取的情況。當(dāng)控制信號(hào)是與圖7中第四與第十CLK的上升沿同步被饋入時(shí)，在控制信號(hào)所指定地址的字線WLb從低電平轉(zhuǎn)移到高電平。當(dāng)字線WLb已經(jīng)轉(zhuǎn)移到高電平時(shí)，和字線WLb連接的存儲(chǔ)單元7內(nèi)的數(shù)據(jù)被置于位線BL01-BLn2上。然后，由控制信號(hào)所指定的存儲(chǔ)單元陣列的檢測(cè)放大器啟動(dòng)信號(hào)SP0，SP1從預(yù)充電電平轉(zhuǎn)移到高電平。然后，當(dāng)信號(hào)SN0，SN1從預(yù)充電電平轉(zhuǎn)移到低電平時(shí)，檢測(cè)放大器5被啟動(dòng)并且位線對(duì)BL01-BLn2，XBL01-XBLn2上的電壓被檢測(cè)放大器5放大。然后，開關(guān)6的柵極信號(hào)Y0-0與Y1-0從低電平轉(zhuǎn)移到高電平，所以位線BL01-BLm1與第一數(shù)據(jù)線DL0-DLm連接，并且位線XBL02-XBLm2與第一數(shù)據(jù)線XDL0-XDLm連接。而且，被控制信號(hào)所選取的第二數(shù)據(jù)線對(duì)DB10-DB1m，XDB10-XDB1m在開關(guān)4的柵極信號(hào)TG1-0從低電平轉(zhuǎn)移到高電平時(shí)與第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm連接在一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)被寫入至第二數(shù)據(jù)線對(duì)DB10-DB1m，XDB10-XDB1m中，并且所寫入數(shù)據(jù)經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm。而且，數(shù)據(jù)是經(jīng)由開關(guān)6被傳送到位線BL01-BLm1，XBL02-XBLm2，所以數(shù)據(jù)經(jīng)過選擇柵極8被寫入至和字線WLb連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線對(duì)B101-BLm0，XBL02-XBLm2上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DL0-DLm，XDL0-XDLm。而且，電壓是經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DB10-DB1m，XDB10-XDB1m。第二數(shù)據(jù)線對(duì)DB10-DB1m，XDB10-XDB1m上的電壓被與預(yù)設(shè)的預(yù)充電電平比較以及被讀取放大器(未展示出)放大，并且讀取出的數(shù)據(jù)被輸出。
因此，依據(jù)第三實(shí)施例，能在相同的時(shí)間長度內(nèi)傳送為通過數(shù)據(jù)線對(duì)所傳送兩倍多的數(shù)據(jù)，并且有可能構(gòu)成高頻寬系統(tǒng)。
(第四示范性實(shí)施例)圖8至圖10是本發(fā)明之第四示范性實(shí)施例的示范圖。圖8概要地展示依據(jù)第四實(shí)施例之半導(dǎo)體存儲(chǔ)器其結(jié)構(gòu)。圖9概要地展示一部份的圖8中所示半導(dǎo)體存儲(chǔ)器。圖10是圖8與圖9中所示半導(dǎo)體存儲(chǔ)器之操作的時(shí)序圖，圖8與圖9中第四實(shí)施例與上述第二實(shí)施例(圖4、圖5)不同之處在于開關(guān)4的連接方式以及開關(guān)6的連接方式。
當(dāng)控制信號(hào)是與CLK的上升沿同步被饋入至半導(dǎo)體存儲(chǔ)器時(shí)，產(chǎn)生了各種控制存儲(chǔ)器操作用的脈沖。當(dāng)控制信號(hào)是與圖10中第一及第十時(shí)鐘脈沖的上升沿同步被饋入時(shí)，在控制信號(hào)所指定地址的字線Wla從低電平轉(zhuǎn)移到高電平。隨著字線WLa的轉(zhuǎn)移到高電平，和字線WLa相連接的存儲(chǔ)單元7內(nèi)的數(shù)據(jù)是被置于位線BL01-BLn2上。然后，由控制信號(hào)所指定的存儲(chǔ)單元陣列之檢測(cè)放大器啟動(dòng)信號(hào)SP0，SP1(未展示出)從預(yù)充電電平轉(zhuǎn)移到高電平。隨著SN0，SN1的從預(yù)充電電平轉(zhuǎn)移到低電平(未展示出)，檢測(cè)放大器5被啟動(dòng)，所以位線對(duì)BL01-BLn2，XBL01-XBLn2上的電壓被檢測(cè)放大器放大。然后，開關(guān)6的柵極信號(hào)Y0-0從低電平轉(zhuǎn)移到高電平，所以位線對(duì)BLx1，XBLx1(x代表從0到n的偶數(shù))被連接到第一數(shù)據(jù)線對(duì)DLx，XDLX(x代表從0到n的偶數(shù))。而且，被控制信號(hào)所選取的第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m是在開關(guān)4的柵極信號(hào)TG0-0從低電平轉(zhuǎn)移到高電平時(shí)被與第一數(shù)據(jù)線對(duì)DLx，XDLx(x代表從0到n的偶數(shù))連接一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)被寫入至第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m中，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DLx，XDLX(x代表從0到n的偶數(shù))。
而且，數(shù)據(jù)是經(jīng)由開關(guān)6被傳送到位線對(duì)BLx1，XBLx1(x代表從0到n的偶數(shù))，所以數(shù)據(jù)經(jīng)過選擇柵極8被寫入至和字線WLa相連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線對(duì)BLx1，XBLx1(x代表從0到n的偶數(shù))上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DLx，XDLx(x代表從0到n的偶數(shù))。而且，電壓是經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m。第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m上的電壓被讀取放大器(未展示出)放大并且讀取出的數(shù)據(jù)被輸出，無論在讀取操作或?qū)懭氩僮髦校谖痪€對(duì)BL，XBL與第一數(shù)據(jù)線對(duì)DL，XDL于開關(guān)6斷路瞬間被斷開的同時(shí)執(zhí)行第一數(shù)據(jù)線對(duì)的預(yù)充電。
在第一數(shù)據(jù)線對(duì)DL，XDL預(yù)充電之后，開關(guān)6的柵極信號(hào)Y0-1從低電平轉(zhuǎn)移到高電平，所以位線對(duì)BLy1、XBLy1(y代表從0到n的奇數(shù))與第一數(shù)據(jù)線對(duì)DLx、XDLx(x代表從0到n的偶數(shù))被連接一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)被寫入至第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m中，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DLx，XDLx(x代表從0到n的偶數(shù))。而且，數(shù)據(jù)是經(jīng)由開關(guān)6被傳送到位線對(duì)Bly1，XBLy1(y代表從0到n的奇數(shù))，所以數(shù)據(jù)經(jīng)過選擇柵極8被寫入至和字線WLa相連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線對(duì)Bly1，XBLy1(y代表從0到n的奇數(shù))上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DLx，XDLx(x代表從0到n的偶數(shù))。而且，電壓是經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m。第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m上的電壓被讀取放大器(未展示出)放大并且讀取出的數(shù)據(jù)被輸出。
當(dāng)針對(duì)由控制信號(hào)在第一與第十時(shí)鐘脈沖周期所指定之存儲(chǔ)單元陣列和第二數(shù)據(jù)線以外的存儲(chǔ)單元陣列和第二數(shù)據(jù)線對(duì)實(shí)施存取時(shí)，能完成連續(xù)的操作。以下將描述與其相關(guān)之操作。
當(dāng)供存取不同于在第一與第十時(shí)鐘脈沖周期所指定之存儲(chǔ)單元陣列用的控制信號(hào)是與圖10中第二及第十一時(shí)鐘脈沖的上升沿同步被饋入時(shí)，在控制信號(hào)所指定地址的字線WLc從低電平轉(zhuǎn)移到高電平。隨著字線Wlc的轉(zhuǎn)移到高電平，連接至字線WLc的存儲(chǔ)單元7內(nèi)之?dāng)?shù)據(jù)是被置于位線BL0(z+1)-BLn(z+2)上。然后，控制信號(hào)所指定存儲(chǔ)塊的檢測(cè)放大器啟動(dòng)信號(hào)SPz，SP(z+1)(未展示出)從預(yù)充電電平轉(zhuǎn)移到高電平。隨著SNz，SN(z+1)(未展示出)的從預(yù)充電電平轉(zhuǎn)移到低電平，檢測(cè)放大器5被啟動(dòng)，所以位線對(duì)BL0(z+1)-BLn(z+2)，XBL0(z+1)-XBLn(z+2)被檢測(cè)放大器放大。然后，開關(guān)6的柵極信號(hào)Yz-0從低電平轉(zhuǎn)移到高電平，所以位線對(duì)BLx(z+1)，XBLx(z+1)(x代表從0到n的偶數(shù))被連接到第一數(shù)據(jù)線對(duì)DLy，XDLy(x代表從0到n的奇數(shù))。而且，被控制信號(hào)所選取的第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDBzm是在開關(guān)4之柵極信號(hào)TGz-1從低電平轉(zhuǎn)移到高電平的同時(shí)被與第一數(shù)據(jù)線對(duì)DLy，XDLy(x代表從0到n的奇數(shù))連接在一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)被寫入至第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDBzm中，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DLy，XDLy(y代表從0到n的奇數(shù))。而且，數(shù)據(jù)是經(jīng)由開關(guān)6被傳送到位線對(duì)BLx(z+1)，XBLx(z+1)(x代表從0到n的偶數(shù))，所以數(shù)據(jù)經(jīng)過選擇柵極8被寫入至和字線WLc相連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線對(duì)BLx(z+1)，XBLx(z+1)(x代表從0到n的偶數(shù))上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DLy，XDLy(y代表從0到n的奇數(shù))。而且，電壓是經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDBzm。第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDBzm上的電壓被讀取放大器(未展示出)放大并且讀取出的數(shù)據(jù)被輸出。
無論在讀取操作或?qū)懭氩僮髦?，在位線對(duì)BL，XBL與第一數(shù)據(jù)線對(duì)DL，XDL于開關(guān)6斷路瞬間被斷開的同時(shí)執(zhí)行第一數(shù)據(jù)線對(duì)的預(yù)充電。
在第一數(shù)據(jù)線對(duì)DL，XDL預(yù)充電之后，開關(guān)6的柵極信號(hào)Yz-1從低電平轉(zhuǎn)移到高電平，所以位線對(duì)BLy(z+1)，XBLy(z+1)(y代表從0到n的奇數(shù))與第一數(shù)據(jù)線對(duì)DLy，XDLy(y代表從0到n的奇數(shù))被連接在一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)被寫入至第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDBzm中，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DLy，XDLy(y代表從0到n的偶數(shù))。而且，數(shù)據(jù)是經(jīng)由開關(guān)6被傳送到位線對(duì)BLy(z+1)，XBLy(z+1)(y代表從0到n的奇數(shù))，所以數(shù)據(jù)經(jīng)過選擇柵極8被寫入至和字線WLc相連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線對(duì)BLy(z+1)，XBLy(z+1)(y代表從0到n的奇數(shù))上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DLy，XDLy(y代表從0到n的奇數(shù))。而且，電壓是經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDB2m。第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDBzm上的電壓被讀取放大器(未展示出)放大并且讀取出的數(shù)據(jù)被輸出，在完成寫入操作/讀取操作之后，如果必須去存取相同的存儲(chǔ)塊內(nèi)被連接至另一字線的存儲(chǔ)單元，則實(shí)行預(yù)充電操作做為下一個(gè)命令接收的準(zhǔn)備(參看圖10中第四、第五、第八、第九、第十三、第十四、第十七、與第十八時(shí)鐘脈沖周期)。
將參考圖10描述一種對(duì)于被連接至其它第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDBzm和字線WLb的存儲(chǔ)單元、以及被連接至第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m和字線WLd的存儲(chǔ)單元存取之情況。
當(dāng)控制信號(hào)是與第五及第十四CLK的上升沿同步被饋入時(shí)，在控制信號(hào)所指定地址的字線WLb從低電平轉(zhuǎn)移到高電平。當(dāng)字線WLb已經(jīng)轉(zhuǎn)移到高電平時(shí)，和字線WLb連接的存儲(chǔ)單元7內(nèi)的數(shù)據(jù)是被置于位線XBL01-XBLn2上。然后，控制信號(hào)所指定存儲(chǔ)塊的檢測(cè)放大器啟動(dòng)信號(hào)SP0，SP1(未展示出)從預(yù)充電電平轉(zhuǎn)移到高電平。然后，當(dāng)信號(hào)SN0，SN1(未展示出)從預(yù)充電電平轉(zhuǎn)移到低電平時(shí)，檢測(cè)放大器5被啟動(dòng)并且位線對(duì)BL01-BLn2，XBL01-XBLn2上的電壓被檢測(cè)放大器放大。然后，開關(guān)6的柵極信號(hào)Y0-0從低電平轉(zhuǎn)移到高電平，所以位線對(duì)BLx1，XBLx1(x代表從0到n的偶數(shù))被連接到第一數(shù)據(jù)線對(duì)DLx，XDLx(x代表從0到n的偶數(shù))。而且，被控制信號(hào)所選取的第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDBzm是在開關(guān)4的柵極信號(hào)TGz-0從低電平轉(zhuǎn)移到高電平時(shí)被與第一數(shù)據(jù)線對(duì)DLx，XDLx(x代表從0到n的偶數(shù))連接一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)被寫入至第二數(shù)據(jù)線對(duì)DBz0-DB0m，XDBz0-XDB0m中，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DLx，XDLx(x代表從0到n的偶數(shù))。而且，數(shù)據(jù)是經(jīng)由開關(guān)6被傳送到位線對(duì)BLx1，XBLx1(x代表從0到n的偶數(shù))，所以數(shù)據(jù)經(jīng)過選擇柵極8被寫入至和字線WLb連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線對(duì)BLx1，XBLx1(x代表從0到n的偶數(shù))上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DLx，XDLx(x代表從0到n的偶數(shù))。而且，電壓是經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDBzm。第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDBzm上的電壓被讀取放大器(未展示出)放大并且讀取出的數(shù)據(jù)被輸出。
無論在讀取操作或?qū)懭氩僮髦?，在位線對(duì)BL，XBL與第一數(shù)據(jù)線對(duì)DL、XDL于開關(guān)6斷路瞬間被斷開的同時(shí)執(zhí)行第一數(shù)據(jù)線對(duì)的預(yù)充電。
在第一數(shù)據(jù)線對(duì)DL，XDL預(yù)充電之后，開關(guān)6的柵極信號(hào)Y0-1從低電平轉(zhuǎn)移到高電平，所以位線對(duì)B1y1，XBLy1(y代表從0到n的奇數(shù))與第一數(shù)據(jù)線對(duì)DLx，XDLx(x代表從0到n的偶數(shù))被連接在一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)被寫入至第二數(shù)據(jù)線對(duì)DBz0-DB2m，XDBz0-XDBzm中，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DLx，XDLx(x代表從0到n的偶數(shù))。而且，數(shù)據(jù)是經(jīng)由開關(guān)6被傳送到位線對(duì)BLy1，XBLy1(y代表從0到n的奇數(shù))，所以數(shù)據(jù)經(jīng)過選擇柵極8被寫入至和字線WLb連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線對(duì)BLy1，XBLy1(y代表從0到n的奇數(shù))上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DLx，XDLx(x代表從0到n的偶數(shù))。而且，電壓經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDBzm。第二數(shù)據(jù)線對(duì)DBz0-DBzm，XDBz0-XDB2m上的電壓被讀取放大器(未展示出)放大并且讀取出的數(shù)據(jù)被輸出。
當(dāng)存取是針對(duì)在第五或第十四時(shí)鐘脈沖由控制信號(hào)所指定的存儲(chǔ)單元陣列以外的存儲(chǔ)單元陣列，和第二線對(duì)不相關(guān)之存儲(chǔ)塊或存取第二線對(duì)本身時(shí)，能完成連續(xù)的操作。以下將描述與其相關(guān)之操作。
當(dāng)存取不同于在第五及第十四時(shí)鐘脈沖周期所指定之存儲(chǔ)單元陣列用的控制信號(hào)是與圖10中第六及第十五時(shí)鐘脈沖的上升沿同步被饋入時(shí)，在控制信號(hào)所指定地址的字線WLd從低電平轉(zhuǎn)移到高電平。隨著字線WLd的轉(zhuǎn)移到高電平，和字線WLd相連接之存儲(chǔ)單元7內(nèi)的數(shù)據(jù)是被置于位線XBL0(z+1)-XBLn(z+2)上。然后，由控制信號(hào)所指定的存儲(chǔ)單元陣列之檢測(cè)放大器啟動(dòng)信號(hào)SPz，SP(z+1)(未展示出)從預(yù)充電電平轉(zhuǎn)移到高電平。隨著SNz，SN(z+1)(未展示出)從預(yù)充電電平轉(zhuǎn)移到低電平，檢測(cè)放大器5被啟動(dòng)，所以位線對(duì)BL0(z+1)-BLn(z+2)，XBL0(z+1)-XBLn(z+2)被檢測(cè)放大器放大。然后，開關(guān)6的柵極信號(hào)Yz-0從低電平轉(zhuǎn)移到高電平，所以位線對(duì)BLx(z+1)，XBLx(z+1)(x代表從0到n的偶數(shù))被連接到第一數(shù)據(jù)線對(duì)DLy，XDLy(x代表從0到n的奇數(shù))。而且，被控制信號(hào)所選取的第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m是在開關(guān)4的柵極信號(hào)TG0-1從低電平轉(zhuǎn)移到高電平時(shí)被與第一數(shù)據(jù)線對(duì)DLy，XDLy(x代表從0到n的奇數(shù))連接一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)被寫入至第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m中，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DLy，XDLy(y代表從0到n的奇數(shù))。而且，數(shù)據(jù)是經(jīng)由開關(guān)6被傳送到位線對(duì)BLx(z+1)，XBLx(z+1)(x代表從0到n的偶數(shù))，所以數(shù)據(jù)經(jīng)過選擇柵極8被寫入至和字線WLd相連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線對(duì)BLx(z+1)，XBLx(z+1)(x代表從0到n的偶數(shù))上被檢測(cè)放大器5放大的電壓是在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DLy，XDLy(y代表從0到n的奇數(shù))。而且，電壓是經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m。第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m上的電壓被讀取放大器(未展示出)放大并且讀取出的數(shù)據(jù)被輸出。
無論在讀取操作或?qū)懭氩僮髦校谖痪€對(duì)BL，XBL與第一數(shù)據(jù)線對(duì)DL，XDL于開關(guān)6斷路瞬間被斷開的同時(shí)執(zhí)行第一數(shù)據(jù)線對(duì)的預(yù)充電。
在第一數(shù)據(jù)線對(duì)DL，XDL預(yù)充電之后，開關(guān)6的柵極信號(hào)Yz-1從低電平轉(zhuǎn)移到高電平，所以位線對(duì)BLy(z+1)，XBLy(z+1)(y代表從0到n的奇數(shù))與第一數(shù)據(jù)線DLy，XDLy(y代表從0到n的奇數(shù))被連接在一起。
在寫入操作的例子中，數(shù)據(jù)在這一段時(shí)間內(nèi)借著寫入電路(未展示出)被寫入至第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m中，并且所寫入數(shù)據(jù)是經(jīng)由開關(guān)4被傳送到第一數(shù)據(jù)線對(duì)DLy，XDLy(y代表從0到n的奇數(shù))。而且，數(shù)據(jù)是經(jīng)由開關(guān)6被傳送到位線對(duì)BLy(z+1)，XBLy(z+1)(y代表從0到n的奇數(shù))，所以數(shù)據(jù)經(jīng)過選擇柵極8被寫入至和字線WLd相連接的存儲(chǔ)單元7。
在讀取操作的例子中，位線對(duì)BLy(z+1)，XBLy(z+1)(y代表從0到n的奇數(shù))上被檢測(cè)放大器5放大的電壓在這一段相同的時(shí)間內(nèi)經(jīng)由開關(guān)6被傳送到第一數(shù)據(jù)線對(duì)DLy，XDLy(y代表從0到n的奇數(shù))。而且，電壓經(jīng)由開關(guān)4被傳送到第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m。第二數(shù)據(jù)線對(duì)DB00-DB0m，XDB00-XDB0m上的電壓被讀取放大器(未展示出)放大并且讀取出的數(shù)據(jù)被輸出。
因此，依據(jù)第四實(shí)施例，借著配置第一數(shù)據(jù)線對(duì)去個(gè)別地對(duì)應(yīng)于每一存儲(chǔ)單元陣列，有可能經(jīng)由不同于第一存取中所用的第二數(shù)據(jù)線對(duì)，對(duì)于不同于首先存取的存儲(chǔ)塊隨第一存取連續(xù)地執(zhí)行存取。因此數(shù)據(jù)能連續(xù)地執(zhí)行轉(zhuǎn)移出入多個(gè)存儲(chǔ)塊而不會(huì)產(chǎn)生競(jìng)爭(zhēng)，所以能夠?qū)崿F(xiàn)系統(tǒng)頻寬的大幅改進(jìn)。附帶地，第四實(shí)施例中展示一實(shí)例其中第一數(shù)據(jù)線對(duì)是對(duì)應(yīng)于兩個(gè)存儲(chǔ)單元陣列。能借著改變開關(guān)6與開關(guān)4的連結(jié)而方便地改變第一數(shù)據(jù)線對(duì)所對(duì)應(yīng)之存儲(chǔ)單元陣列的數(shù)目。而且，借著使其相同于第二數(shù)據(jù)線對(duì)的區(qū)塊數(shù)目(這結(jié)構(gòu)是是典型地全交叉線連線系統(tǒng)，它使得同時(shí)的各個(gè)存儲(chǔ)塊存取是有可能)，有可能構(gòu)成一系統(tǒng)，其中從第二數(shù)據(jù)線對(duì)所有區(qū)塊連續(xù)的存取是可能的，并且因此能完全地避免總線沖突。另外，鄰近位線對(duì)中每一組應(yīng)該經(jīng)由相對(duì)應(yīng)“第N”位的第一數(shù)據(jù)線對(duì)與第二數(shù)據(jù)線對(duì)而被分配給間距吻合處理器之輸入/輸出線對(duì)的“第N”位供快速數(shù)據(jù)轉(zhuǎn)移用。
(第五示范性實(shí)施例)第五示范性實(shí)施例其特征為具有多個(gè)處理器元件被通過存儲(chǔ)器的第二數(shù)據(jù)線對(duì)而連接到第一實(shí)施例的存儲(chǔ)器，第二實(shí)施例的存儲(chǔ)器，或第四實(shí)施例的存儲(chǔ)器，并使它們集成于一芯片上。
在圖11中，多個(gè)處理器元件9是通過第二數(shù)據(jù)線對(duì)(DB，XDB)而與第一實(shí)施例的存儲(chǔ)器連接并且這些元件是被集成于一芯片上。在圖12中，多個(gè)處理器元件9借著第二數(shù)據(jù)線對(duì)(DB，XDB)而與第二實(shí)施例的存儲(chǔ)器連接并且這些元件是被集成于一芯片上。在圖13中，多個(gè)處理器元件9通過第二數(shù)據(jù)線對(duì)(DB，XDB)而與第四實(shí)施例的存儲(chǔ)器連接，并且這些元件被集成于一芯片上。
在圖11到圖13中，一處理器元件是被連接到和一存儲(chǔ)單元陣列相關(guān)的第二數(shù)據(jù)線對(duì)。而且，每一存儲(chǔ)單元陣列在存儲(chǔ)器之內(nèi)是被與第一數(shù)據(jù)線對(duì)連接。換言之，交叉線連線以及交叉開關(guān)是被形成在存儲(chǔ)器之內(nèi)。因此當(dāng)本發(fā)明的多個(gè)存儲(chǔ)單元陣列和多個(gè)處理器元件被集成于一芯片上時(shí)，交叉線連線以及交叉開關(guān)是形成在存儲(chǔ)器之內(nèi)。于是，本發(fā)明其優(yōu)點(diǎn)為防止芯片面積增加。雖然到目前為止已經(jīng)描述了交叉開關(guān)被形成在存儲(chǔ)器之內(nèi)的例子，當(dāng)然有可能形成交叉開關(guān)于處理器元件之內(nèi)。
處理器元件9以及存儲(chǔ)單元陣列以相同的間距配置。當(dāng)它們集成于一芯片上時(shí)，可以依據(jù)需要選取處理器元件9的數(shù)目以及存儲(chǔ)單元陣列的數(shù)目。
(第六示范性實(shí)施例)第六示范性實(shí)施例是和從一個(gè)或多個(gè)處理器元件存取一存儲(chǔ)單元陣列所用請(qǐng)求的仲裁相關(guān)。
第五實(shí)施例內(nèi)的仲裁功能被合并于處理器元件之內(nèi)。當(dāng)多個(gè)處理器元件請(qǐng)求存取一存儲(chǔ)單元陣列時(shí)，進(jìn)行處理器元件間的仲裁并且只有來自一處理器元件的存取請(qǐng)求起作用。依據(jù)來自被致能存取之處理器的信號(hào)(未展示出)，供存儲(chǔ)器內(nèi)第一數(shù)據(jù)線對(duì)(DL、XDL)以及和被致能存取之處理器元件相連接的第二數(shù)據(jù)線對(duì)(DB、XDB)連接用的開關(guān)4被轉(zhuǎn)為接通，并且借以執(zhí)行存取而在存儲(chǔ)器和處理器之間轉(zhuǎn)移數(shù)據(jù)。
圖14是概要地展示從處理器元件9到單元陣列1之存取請(qǐng)求用的仲裁實(shí)例圖。以下描述集成n個(gè)處理器元件9的例子。
當(dāng)彼此獨(dú)立運(yùn)作的各處理器元件9同時(shí)地提出n個(gè)對(duì)單元陣列1的存取請(qǐng)求時(shí)，仲裁器電路10在n個(gè)存取請(qǐng)求間做仲裁。仲裁器電路10分配優(yōu)先權(quán)層級(jí)給n個(gè)存取請(qǐng)求并且依優(yōu)先權(quán)順序輸出對(duì)存儲(chǔ)器的存取請(qǐng)求。在此，仲裁器電路10是于存儲(chǔ)器和處理器元件9之間依據(jù)前一個(gè)存取請(qǐng)求的通信已經(jīng)結(jié)束時(shí)才接受下一個(gè)存取請(qǐng)求。
依據(jù)本實(shí)施例，由于能在小芯片外形內(nèi)設(shè)置交叉線系統(tǒng)，裝有交叉線系統(tǒng)的存儲(chǔ)器嵌入式多處理器能被實(shí)現(xiàn)于一個(gè)芯片上。因此能夠提供目前已經(jīng)被實(shí)現(xiàn)于多芯片上的高速及低功率系統(tǒng)。
(第七示范性實(shí)施例)第七示范性實(shí)施例是關(guān)于從一個(gè)或多個(gè)處理器元件到一個(gè)或多個(gè)存儲(chǔ)單元陣列的存取請(qǐng)求之仲裁。
圖15是概要地展示從多個(gè)處理器元件9到多個(gè)單元陣列1-m的存取請(qǐng)求之間仲裁實(shí)例的示意圖。在圖15中，配置成同時(shí)地從圖14的仲裁器電路10發(fā)出多個(gè)對(duì)單元陣列1的存取請(qǐng)求。集成九組處理器元件。為了簡(jiǎn)化，將描述n＝m的例子。
當(dāng)彼此獨(dú)立運(yùn)作的處理器元件9同時(shí)地提出對(duì)單元陣列1-n的n個(gè)存取請(qǐng)求時(shí)，仲裁器電路10仲裁這n個(gè)存取請(qǐng)求。仲裁器電路10通過硬件或軟件分配優(yōu)先權(quán)層級(jí)給n個(gè)存取請(qǐng)求并且依據(jù)優(yōu)先權(quán)層級(jí)而接受存儲(chǔ)器存取請(qǐng)求。在此，仲裁器電路10檢查是否有任何的存取請(qǐng)求是針對(duì)相同的存儲(chǔ)單元陣列k。如果無任何存取請(qǐng)求是針對(duì)相同的存儲(chǔ)單元陣列k(未展示出)，各存儲(chǔ)器存取請(qǐng)求會(huì)同時(shí)被接受。如果其中一些是針對(duì)相同的存儲(chǔ)單元陣列k，則會(huì)在單元陣列k與處理器元件9之間依據(jù)前一個(gè)存取請(qǐng)求的通信已經(jīng)結(jié)束之后才接受下一個(gè)存取請(qǐng)求。
本實(shí)施例內(nèi)之操作將描述如下。操作是經(jīng)由處理器元件提出對(duì)存儲(chǔ)單元陣列的存取請(qǐng)求之步驟、屬于被請(qǐng)求存取之存儲(chǔ)單元陣列內(nèi)的仲裁器電路做出仲裁的步驟，以及依據(jù)仲裁結(jié)果而完成在處理器元件和存儲(chǔ)單元陣列之間數(shù)據(jù)通信的步驟而執(zhí)行。仲裁器電路各自具有對(duì)每一存儲(chǔ)單元陣列的仲裁信號(hào)。
由于能于小芯片外形內(nèi)設(shè)置依據(jù)本實(shí)施例之交叉線系統(tǒng)，裝有交叉線系統(tǒng)的存儲(chǔ)器嵌入式多處理器能被實(shí)現(xiàn)于一個(gè)芯片上。如果使用分離的存儲(chǔ)單元陣列，則變成有可能同時(shí)地完成在多個(gè)處理器元件9和多個(gè)存儲(chǔ)單元陣列之間的存取，并且因此能實(shí)現(xiàn)更高速的系統(tǒng)。所以，依據(jù)本發(fā)明，借著使交叉線連線配置于存儲(chǔ)單元陣列上，能提供高速及高效能存儲(chǔ)器嵌入式多處理器而不會(huì)增加芯片面積。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，包含多個(gè)存儲(chǔ)單元，被配置于一矩陣陣列內(nèi)；多個(gè)位線對(duì)，各自被連接至該多個(gè)存儲(chǔ)單元中的每一列；多個(gè)檢測(cè)放大器，各自被連接至每一位線對(duì)；多個(gè)第一柵極對(duì)；多個(gè)第二柵極對(duì)；多個(gè)第一數(shù)據(jù)線對(duì)，各自通過該第一柵極對(duì)而在啟動(dòng)時(shí)被連接到所選取的位線對(duì)的其中之一；以及多個(gè)第二數(shù)據(jù)線對(duì)，各自通過該第二柵極對(duì)而被連接到該第一數(shù)據(jù)線對(duì)；其中該第一數(shù)據(jù)線對(duì)與該第二數(shù)據(jù)線對(duì)被配置成彼此相交。
2.一種半導(dǎo)體存儲(chǔ)器，包含多個(gè)存儲(chǔ)單元，被配置于一矩陣陣列內(nèi)；多個(gè)位線對(duì)，各自被連接至該多個(gè)存儲(chǔ)單元中的每一列；多個(gè)檢測(cè)放大器，各自被連接至每一位線對(duì)；多個(gè)第一柵極對(duì)；多個(gè)第二柵極對(duì)；多個(gè)置于該存儲(chǔ)單元上的第一數(shù)據(jù)線對(duì)，各自通過該第一柵極對(duì)而在啟動(dòng)時(shí)被連接到所選取的位線對(duì)的其中之一；以及多個(gè)置于存儲(chǔ)單元上的第二數(shù)據(jù)線對(duì)，各自通過該第二柵極對(duì)而被連接到該第一數(shù)據(jù)線對(duì)的其中之一；其中該第一數(shù)據(jù)線對(duì)與該第二數(shù)據(jù)線對(duì)被配置成彼此相交。
3.如權(quán)利要求1或2的半導(dǎo)體存儲(chǔ)器，其中該第一與第二柵極對(duì)配置在存儲(chǔ)單元陣列的外部空間中。
4.一種半導(dǎo)體存儲(chǔ)器，包含多個(gè)存儲(chǔ)單元，被配置于一矩陣陣列內(nèi)；多個(gè)位線對(duì)，各自被連接至該多個(gè)存儲(chǔ)單元中的每一列；多個(gè)檢測(cè)放大器，各自被連接至每一位線對(duì)；多個(gè)第一柵極；多個(gè)第二柵極；多個(gè)第一數(shù)據(jù)線，各自通過各第一柵極而在啟動(dòng)時(shí)被連接到所選取位線對(duì)之一的一線；以及多個(gè)第二數(shù)據(jù)線，各自通過各第二柵極而被連接至各第一數(shù)據(jù)線的其中之一；其中第一數(shù)據(jù)線與第二數(shù)據(jù)線被配置成彼此相交。
5.一種半導(dǎo)體存儲(chǔ)器，包含多個(gè)存儲(chǔ)單元，被配置于一矩陣陣列內(nèi)；多個(gè)位線對(duì)，各自被連接至該多個(gè)存儲(chǔ)單元中的每一列；多個(gè)檢測(cè)放大器，各自被連接至每一位線對(duì)；多個(gè)第一柵極對(duì)；多個(gè)第二柵極對(duì)；多個(gè)置于該存儲(chǔ)單元上的第一數(shù)據(jù)線對(duì)，各自通過該第一柵極對(duì)而在啟動(dòng)時(shí)被連接到所選取的位線對(duì)的其中之一；多個(gè)第一數(shù)據(jù)線對(duì)，各自依分時(shí)基礎(chǔ)通過第一柵極對(duì)而在啟動(dòng)時(shí)被連接到所選取位線對(duì)的其中之一；以及多個(gè)第二數(shù)據(jù)線對(duì)，各自通過第二柵極對(duì)被連接到每個(gè)第一數(shù)據(jù)線對(duì)；其中該第一數(shù)據(jù)線對(duì)與該第二數(shù)據(jù)線對(duì)被配置成彼此相交。
6.一種半導(dǎo)體存儲(chǔ)器，包含具有算術(shù)功能的一個(gè)或多個(gè)處理器元件；多個(gè)存儲(chǔ)單元，被配置于一矩陣陣列內(nèi)；多個(gè)位線對(duì)，各自被連接至該多個(gè)存儲(chǔ)單元中的每一列；多個(gè)檢測(cè)放大器，各自被連接至每一位線對(duì)；多個(gè)第一柵極對(duì)；多個(gè)第二柵極對(duì)；多個(gè)第一數(shù)據(jù)線對(duì)，各自通過該第一柵極對(duì)而在啟動(dòng)時(shí)被連接到所選取的位線對(duì)的其中之一；以及多個(gè)第二數(shù)據(jù)線對(duì)，通過第二柵極對(duì)而被連接到各第一數(shù)據(jù)線對(duì)的其中之一；其中該第一數(shù)據(jù)線對(duì)與該第二數(shù)據(jù)線對(duì)被配置成彼此相交。
7.一種半導(dǎo)體存儲(chǔ)器，包含一個(gè)或多個(gè)處理器元件；多個(gè)存儲(chǔ)單元，被配置于一矩陣陣列內(nèi)；多個(gè)位線對(duì)，各自被連接至該多個(gè)存儲(chǔ)單元中的每一列；多個(gè)檢測(cè)放大器，各自被連接至每一位線對(duì)；多個(gè)第一柵極；多個(gè)第二柵極；多個(gè)第一數(shù)據(jù)線，各自通過第一柵極而在啟動(dòng)時(shí)被連接到所選取一列的各位線對(duì)之一的一線；以及多個(gè)第二數(shù)據(jù)線，各自通過各第二柵極而被連接至各第一數(shù)據(jù)線之一；其中第一數(shù)據(jù)線與第二數(shù)據(jù)線被配置成彼此相交。
8.一種半導(dǎo)體存儲(chǔ)器，包含一個(gè)或多個(gè)處理器元件；多個(gè)存儲(chǔ)單元，被配置于一矩陣陣列內(nèi)；多個(gè)位線對(duì)，各自被連接至該多個(gè)存儲(chǔ)單元中的每一列；多個(gè)檢測(cè)放大器，各自被連接至每一位線對(duì)；多個(gè)第一柵極；多個(gè)第二柵極；多個(gè)第一數(shù)據(jù)線對(duì)，各自依分時(shí)基礎(chǔ)通過第一柵極對(duì)而在啟動(dòng)時(shí)被連接到所選取位線對(duì)的其中之一；以及多個(gè)第二數(shù)據(jù)線對(duì)，通過第二柵極對(duì)而被連接到各第一數(shù)據(jù)線對(duì)；其中該第一數(shù)據(jù)線對(duì)與該第二數(shù)據(jù)線對(duì)被配置成彼此相交。
9.一種半導(dǎo)體存儲(chǔ)器，包含多個(gè)處理器元件；多個(gè)存儲(chǔ)單元，被配置于一矩陣陣列內(nèi)并且被組織至多個(gè)存儲(chǔ)塊群組內(nèi)；多個(gè)位線對(duì)，各自被連接至該多個(gè)存儲(chǔ)單元中的每一列；多個(gè)檢測(cè)放大器，被連接至每一位線對(duì)；多個(gè)第一柵極對(duì)；多個(gè)第二柵極對(duì)；多個(gè)第一數(shù)據(jù)線對(duì)，各自通過第一柵極對(duì)而在啟動(dòng)時(shí)被連接到所選取位線對(duì)的其中之一；以及多個(gè)第二數(shù)據(jù)線對(duì)，各自通過第二柵極對(duì)而被連接到第一數(shù)據(jù)線對(duì)的其中之一；其中該第一數(shù)據(jù)線對(duì)與該第二數(shù)據(jù)線對(duì)被配置成彼此相交。
10.一種半導(dǎo)體存儲(chǔ)器，包含多個(gè)處理器元件多個(gè)存儲(chǔ)單元，被配置于一矩陣陣列內(nèi)并且被組織至多個(gè)存儲(chǔ)塊群組內(nèi)；多個(gè)位線對(duì)，各自被連接至該多個(gè)存儲(chǔ)單元中的每一列；多個(gè)檢測(cè)放大器，各自被連接至每一位線對(duì)；多個(gè)第一柵極；多個(gè)第二柵極；多個(gè)第一數(shù)據(jù)線，通過第一柵極而在啟動(dòng)時(shí)被連接到所選取一列的各位線對(duì)之一的一線；以及多個(gè)第二數(shù)據(jù)線，通過各第二柵極而被連接到各第一數(shù)據(jù)線；其中第一數(shù)據(jù)線與第二數(shù)據(jù)線被配置成彼此相交，
11.一種半導(dǎo)體存儲(chǔ)器，包含一個(gè)或多個(gè)處理器元件；多個(gè)存儲(chǔ)單元，被配置于一矩陣陣列內(nèi)并且被組織至多個(gè)群組內(nèi)；多個(gè)位線對(duì)，各自被連接至該多個(gè)存儲(chǔ)單元中的每一列；多個(gè)檢測(cè)放大器，各自被連接至每一位線對(duì)；多個(gè)第一柵極對(duì)；多個(gè)第二柵極對(duì)；多個(gè)第一數(shù)據(jù)線對(duì)，各自依分時(shí)基礎(chǔ)通過第一柵極對(duì)而在啟動(dòng)時(shí)被連接到所選取位線對(duì)的其中之一；以及多個(gè)第二數(shù)據(jù)線對(duì)，各自通過第二柵極對(duì)而被連接到第一數(shù)據(jù)線對(duì)的其中之一；其中該第一數(shù)據(jù)線對(duì)與該第二數(shù)據(jù)線對(duì)被配置成彼此相交。
12.如權(quán)利要求6至11的半導(dǎo)體存儲(chǔ)器，其中該一個(gè)或多個(gè)處理器元件具有與該第二數(shù)據(jù)線或數(shù)據(jù)線對(duì)執(zhí)行數(shù)據(jù)通信用的裝置。
13.如權(quán)利要求6至11的半導(dǎo)體存儲(chǔ)器，該存儲(chǔ)器進(jìn)一步包含多個(gè)控制裝置，用以控制被組織至一個(gè)或多個(gè)存儲(chǔ)塊群組內(nèi)的多個(gè)存儲(chǔ)單元，其中該控制裝置各自具有用于控制每個(gè)群組的控制信號(hào)。
14.如權(quán)利要求6至11的半導(dǎo)體存儲(chǔ)器，其中該控制裝置是該多個(gè)處理器元件的一部份。
15.如權(quán)利要求6至11的半導(dǎo)體存儲(chǔ)器，其中該處理器元件的第N個(gè)輸入-輸出數(shù)據(jù)線將被連接至該第一柵極中的第N個(gè)以及相對(duì)應(yīng)的第N個(gè)該第一數(shù)據(jù)線，并且那些第N個(gè)配置各自被分配給該多個(gè)位線對(duì)中的第N部份區(qū)組，而其各自被連接至該多個(gè)存儲(chǔ)單元中的每一列，其列數(shù)等于M鄰近位線對(duì)乘以N區(qū)組的乘積。
16.一種控制半導(dǎo)體存儲(chǔ)器之方法，包含以下步驟由處理器元件提出數(shù)據(jù)通信請(qǐng)求，該處理器元件與被組織至存儲(chǔ)塊群組內(nèi)的多個(gè)存儲(chǔ)單元進(jìn)行數(shù)據(jù)通信；響應(yīng)數(shù)據(jù)通信請(qǐng)求而控制數(shù)據(jù)通信；以及依據(jù)受控制的控制信號(hào)而進(jìn)行所述的處理器元件和各存儲(chǔ)單元之間的數(shù)據(jù)通信，其中在控制通信的步驟中，使用控制信號(hào)去控制被組織至個(gè)別群組內(nèi)的多個(gè)存儲(chǔ)單元中的每一個(gè)存儲(chǔ)單元。
全文摘要
本發(fā)明之目的是提供一種半導(dǎo)體存儲(chǔ)器，其具有集成裝配于一芯片上的處理器和存儲(chǔ)器。為實(shí)現(xiàn)這一目的，將交叉線連線置于存儲(chǔ)單元區(qū)域上，并且在檢測(cè)放大器區(qū)域或字驅(qū)動(dòng)器區(qū)域中設(shè)置交叉開關(guān)。從而有可能完成存儲(chǔ)器共享而無需增加芯片區(qū)域，并且亦有可能連續(xù)地取出大量的數(shù)據(jù)。因此能提供一種具有高頻寬的存儲(chǔ)器嵌入式系統(tǒng)。
文檔編號(hào)G11C8/08GK1430783SQ01810150
公開日2003年7月16日 申請(qǐng)日期2001年5月28日 優(yōu)先權(quán)日2000年5月26日
發(fā)明者村井克己, 堀川順 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社