專利名稱：半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及將使用了需要進行更新來保持數(shù)據(jù)的DRAM(動態(tài)隨機存取存儲器)單元作為存儲單元的半導體存儲器件，特別涉及在使采用了DRAM單元的半導體存儲器件作為通用SRAM(靜態(tài)RAM)規(guī)格(非同步規(guī)格)操作時適合的地址存取方式。此外，本發(fā)明涉及可適用于包括沒有缺陷時被存取的存儲單元陣列、以及對該存儲單元陣列上的有缺陷存儲單元等進行置換，來進行缺陷補救的預備存儲單元陣列的半導體存儲器件的地址存取方式。
以下，參照

圖15和圖16說明在背景技術中采用的地址存取方法。圖15是表示背景技術的半導體存儲器件的結構方框圖，圖16是表示各部的操作的時序圖。
在圖15所示的塊BLn中，更新地址發(fā)生電路213產(chǎn)生用于將以字線為單位更新存儲單元的更新地址RXn。此外，地址緩沖器211、更新地址緩沖器214對外部地址中用于字線選擇的行地址的一部分位的外部地址Xn、上述更新地址RXn進行更新并分別輸出內(nèi)部地址Xn’、更新地址RXn’。
多路復用器218根據(jù)更新控制電路217產(chǎn)生的外部地址傳送信號EXTR和更新地址傳送信號RFTR，選擇內(nèi)部地址Xn’、更新地址RXn’的其中一個來輸出地址XmM。塊BLn+1、BLn+2具有與塊BLn同樣的結構，分別輸出地址Xn+1M、Xn+2M。第1地址解碼器212對這些地址進行解碼來輸出解碼信號X1Dm、X1Dm+1、X1Dm+2。然后，用以上說明的結構要素來構成塊BLm，同樣地設置輸出解碼信號X1Dq的塊BLq。
接著，ATD(地址轉移檢測器)216檢測外部地址的變化，輸出地址轉移檢測信號(以下稱為ATD信號)。更新控制電路217根據(jù)該地址轉移檢測信號來生成上述的外部地址傳送信號EXTR及更新地址傳送信號RFTR。字驅(qū)動器220兼用作解碼器，根據(jù)解碼信號X1Dm和X1Dq來進行解碼，使字線WLmq激活。
這樣，在背景技術的半導體存儲器件中，將進行從外部地址Xn獲得的內(nèi)部地址Xn’和從更新地址RXn獲得的更新地址RXn’的切換的多路復用器218配置在地址緩沖器211、更新地址緩沖器214和第1地址解碼器212之間。
然后，上述結構的半導體存儲器件進行如圖16所示的操作。首先，產(chǎn)生新的存取請求，設在時刻t201外部地址從“A0”變化為“A1”。于是，ATD216檢測該變化并產(chǎn)生ATD信號，更新控制電路217使外部地址傳送信號EXTR、更新地址傳送信號RFTR分別轉變?yōu)榈碗娖?以下簡記為“L”)、高電平(以下簡記為“H”)，以便將與更新地址“R0”對應的存儲單元進行更新。
由此，多路復用器218選擇更新地址RXn’，在經(jīng)過了該選擇操作產(chǎn)生的多路復用器延遲的時刻t202，將更新地址RXn’作為地址XnM輸出，同樣將地址Xn+1M、Xn+2M輸出。第1地址解碼器212對這些地址進行解碼，在經(jīng)過了該解碼操作產(chǎn)生的延遲的時刻t203，輸出解碼信號X1Dm、X1Dm+1、X1Dm+2，同樣從塊BLq輸出解碼信號X1Dq。然后，在時刻t204，使與外部地址對應的字線不激活，在時刻t205前進行位線的預充電。然后，字驅(qū)動器220對上述解碼信號進行解碼，在經(jīng)過了該操作延遲的時刻t250，通過使與更新地址RXn’對應的字線激活來開始更新操作。
在其后的時刻t206，更新控制電路217將外部地址Xn傳送信號EXTR、更新地址傳送信號RFTR分別轉變?yōu)椤癏”、“L”來進行對外部地址Xn的讀/寫操作。由此，多路復用器218選擇外部地址側的內(nèi)部地址Xn’，在經(jīng)過了多路復用器218的操作延遲的時刻t207，將選擇的地址作為地址XnM輸出。第1地址解碼器212與上述同樣進行解碼，在經(jīng)過了該解碼操作延遲的時刻t208，輸出解碼信號。然后，在時刻t209，使與更新地址RXn’對應的字線不激活，在時刻t210前進行位線的預充電。然后，字驅(qū)動器220對從塊B1m、B1q輸出的解碼信號進行解碼，在經(jīng)過了該操作延遲的時刻t210，使與外部地址Xn對應的字線激活，開始讀/寫操作。然后，時刻t211以后的操作重復進行上述同樣的操作。
這樣，在背景技術的半導體存儲器件所采用的地址存取方法中，如圖16所示，半導體存儲器件的內(nèi)部操作從更新切換為讀/寫的時刻(時刻t206)至選擇讀/寫操作用的字線的時刻(時刻t210)的延遲時間是多路復用器218的切換操作所需的多路復用器延遲①、第1地址解碼器延遲②、以及字驅(qū)動器延遲③的各延遲時間之和。因此，存在對外部地址的地址存取(即，在時刻t206從更新地址轉換為外部地址的時刻至在時刻t212 IO(輸入輸出)輸出上可得到存儲單元的數(shù)據(jù)DQ(A1))延遲的課題。
這種情況在半導體存儲器件的內(nèi)部操作從讀/寫切換到更新時也是如此，因更新操作開始的時序被延遲，所以存在在更新操作和接續(xù)該操作的讀/寫操作結束前的時間延遲的問題。此外，在上述說明中，說明了以外部地址作為觸發(fā)，在更新操作后進行讀/寫操作的情況，但以外部地址的變化作為觸發(fā)，在讀/寫操作后進行更新操作的情況也存在同樣的問題。
這種情況，即使在通用DRAM中也成為問題，但在實現(xiàn)使用了DRAM單元的通用SRAM規(guī)格的半導體存儲器件上更成為問題。盡管如此，通用DRAM等在更新操作中不伴隨讀/寫操作，而在讀/寫操作中不伴隨更新操作，所以上述地址存取的延遲并不成為什么問題。
另一方面，后者的半導體存儲器件是通用SRAM規(guī)格，所以從半導體存儲器件的外部看不到更新操作，但在半導體存儲器件內(nèi)部需要定期地進行更新操作。作為一實現(xiàn)例，可考慮以外部地址的變化作為觸發(fā)，在1存儲器周期中通過時間分割來進行更新操作和接續(xù)該操作的讀/寫操作。在這樣的結構中，在1個存儲器周期中進行更新操作及讀/寫操作這兩個操作，伴隨著這些操作的解碼操作、更新地址/外部地址的選擇操作分別進行2次。
即，在與通用DRAM等相比的情況下，在后者的半導體存儲器件中，以單純計算進行兩倍的內(nèi)部操作，時序上要求更嚴格的條件。在這樣的半導體存儲器件中，就縮短存儲器周期來實現(xiàn)高速化來說，不僅要求更新操作和讀/寫操作高速化，還要盡可能削減這些操作以外的各種操作(例如解碼操作)所需的時間。
此外，即使是配有如上所述的預備存儲單元的半導體存儲器件，也有同樣的問題。近年來，在DRAM等半導體存儲器件中，一般是補救存儲單元陣列中存在的制造上的缺陷，實施用于提高成品率的缺陷補救對策。即，在這種半導體存儲器件中，存儲單元陣列為冗余結構，除了原來準備用于數(shù)據(jù)的讀出或?qū)懭氲拇鎯卧嚵?以下稱為‘正常單元陣列’)以外，還設置用于置換正常單元陣列上的有缺陷的區(qū)域來補救缺陷的預備的存儲單元陣列(以下稱為‘備用單元陣列’)。
即使有在正常單元陣列上的缺陷以各個存儲單元為單位發(fā)生的情況下，但以字線或位線對這樣的‘行’為單位線狀地產(chǎn)生的情況居多。因此，在正常單元陣列的缺陷補救時，用備用單元陣列上的行或存儲單元來置換正常單元陣列上有缺陷的行或存儲單元。這樣，在對正常單元陣列上的有缺陷行或存儲單元有存取請求的情況下，轉換為備用單元陣列上的行或存儲單元來進行存取。
圖17是表示這種背景技術的半導體存儲器件的主要結構部分的方框圖。在該圖中，為了容易理解而簡化描述披露于(日本)特開2000-11681號公報中的DRAM等有代表性的半導體存儲器件的結構。圖中，存儲單元陣列250由需要定期進行更新來進行數(shù)據(jù)保持的多個存儲單元構成。此外，存儲單元陣列250由用于存取的通常使用的正常單元陣列251和缺陷補救用的備用單元陣列252構成。
更新計數(shù)器253依次生成用于對存儲單元陣列250進行更新的更新地址REF_ADD。多路復用器254根據(jù)未圖示的切換信號來選擇外部地址EXT_ADD和更新地址REF-ADD的其中一個并輸出地址MUX_ADD。再有，外部地址EXT_ADD是隨著上述的讀出或?qū)懭胝埱髲陌雽w存儲器件外部提供的存取地址。
編程電路255存儲著表示是否用備用單元陣列252上的某一行來置換正常單元陣列251上的有缺陷行的置換信息。然后，編程電路255在提供了地址MUX_ADD的情況下，分別生成用于抑制選擇正常單元陣列251上的行的限制信號KL，以及用于進行置換情況下使用的備用單元陣列252上的行的冗余(Redundancy)選擇信號RDN_ADD。
在正常單元陣列251上的行被備用單元陣列252上的行置換的情況下，限制信號KL及冗余選擇信號RND_ADD都有效。因此，解碼器256不生成用于選擇正常單元陣列251上的行的解碼信號，省略了圖示的正常側字驅(qū)動器也不使正常單元陣列251上的任何行激活。代之以，省略了圖示的備用側字驅(qū)動器根據(jù)冗余選擇信號RDN_ADD，使備用單元陣列252上的對應行激活。
另一方面，在正常單元陣列251上的行未被備用單元陣列252上的行置換的情況下，限制信號KL和冗余選擇信號RDN_ADD都無效。因此，解碼器256對地址MUX_ADD進行解碼來生成解碼信號，正常側字驅(qū)動器根據(jù)該解碼信號使正常單元陣列251上的對應行激活。此時，備用側字驅(qū)動器因冗余選擇信號RDN_ADD無效，所以不使備用單元陣列252上的任何行激活。
如以上，在配有預備存儲單元的背景技術的半導體存儲器件中，與圖15所示的情況同樣，在多路復用器254的后級配置解碼器256。
背景技術：
的半導體存儲器件采用這樣結構的原因在于，在用外部地址EXT_ADD對存儲單元陣列250進行存取的情況下和用更新地址REF_ADD對存儲單元陣列250進行更新的情況下，可以共用編程電路255及解碼器256。
但是，如果形成這樣的結構，則因與上述同樣的理由，例如在使用外部地址EXT_ADD對存儲單元陣列250進行存取的情況下，存在存取會延遲，周期時間也變長的問題。即，在圖17的結構中，要確定外部地址EXT_ADD的值，隨著它來確定地址MUX_ADD后，解碼器256再進行地址MUX_ADD的解碼，正常側字驅(qū)動器使存儲單元陣列250激活。即，地址的確定、外部地址或更新地址的選擇、選擇后的地址的解碼、字線的激活這樣的一連串操作都只能逐步進行。
為了解決以上的課題，本發(fā)明的半導體存儲器件用于進行更新操作和讀寫操作，它包括解碼器，對用于所述讀寫操作的存取地址及用于所述更新操作的更新地址進行解碼并分別輸出解碼信號；第1切換電路，進行所述解碼信號的切換；以及控制電路，根據(jù)切換后的解碼信號來進行所述更新操作或所述讀寫操作。
即，在本發(fā)明中，在對從外部提供的存取地址和內(nèi)部生成的更新地址的各信號分別進行解碼后，切換解碼信號來進行更新操作或讀寫操作。這樣，與切換存取地址側的信號和更新地址側的信號的第1切換電路相比，通過將解碼器配置在輸入側，隨著存取的開始，在解碼信號被切換到存取地址側前的期間，可以進行存取地址的解碼操作。因此，與背景技術的半導體存儲器件相比，可以使地址存取高速化，可以縮短循環(huán)時間。
此外，在本發(fā)明中，包括具有正常單元陣列和置換所述正常單元陣列的有缺陷區(qū)域的備用單元陣列的存儲單元陣列，所述第1切換電路按照指定進行所述更新操作或進行所述讀寫操作的其中一個操作的切換信號來切換所述解碼信號；所述控制電路按照作為所述更新操作或所述讀寫操作的對象的所述正常單元陣列上有無缺陷區(qū)域，根據(jù)切換后的所述解碼信號來對所述正常單元陣列或所述備用單元陣列進行存取。這樣，按照正常單元陣列上有無缺陷區(qū)域，根據(jù)切換過的解碼信號來對正常單元陣列或備用單元陣列進行存取，從而在配有備用單元陣列的半導體存儲器件中也可獲得上述同樣的效果。
此外，在本發(fā)明中，包括更新地址生成電路，與構成所述存儲單元的所述正常單元陣列和所述備用單元陣列相對應來生成所述更新地址；編程電路，按照是否進行所述置換，對于所述存取地址生成禁止選擇所述正常單元陣列的限制信號和指定所述備用單元陣列上的置換區(qū)域的第1選擇信號；選擇信號生成電路，根據(jù)用于所述備用單元陣列的更新操作而生成的所述更新地址，來生成指定所述備用單元陣列上的更新區(qū)域的第2選擇信號；以及第2切換電路，按照所述切換信號來切換為所述第1選擇信號或所述第2選擇信號的其中之一；所述控制電路在對所述備用單元陣列進行存取時，對由切換過的所述第1選擇信號或所述第2選擇信號的其中之一指定的所述備用單元陣列上的置換區(qū)域或更新區(qū)域進行存取。
即，可對包含了正常單元陣列上的有缺陷區(qū)域和備用單元陣列上未用于置換的區(qū)域的整個存儲單元陣列進行更新。由此，不必設置更新用的編程電路。編程電路因具有多個熔絲而使電路結構規(guī)模大，所以通過減少編程電路的數(shù)目來形成小規(guī)模的電路結構，在面積上也有利。此外，將限制信號供給解碼器，所以無須設置用于切換限制信號的多路復用器等。因此，可進一步減小電路規(guī)模并減小芯片面積。
此外，本發(fā)明另一形態(tài)的半導體存儲器件用于進行更新操作和讀寫操作，它包括選擇電路，選擇用于所述更新操作的更新地址或用于所述讀寫操作的存取地址的其中之一；解碼器，對選擇的所述更新地址或所述存取地址進行解碼并輸出解碼信號；第1切換電路，在進行各自所述更新操作、所述讀寫操作時，選擇在所述更新操作或所述讀寫操作之前對于所述更新地址、所述存取地址分別生成的解碼信號；以及控制電路，根據(jù)選擇的解碼信號來進行所述更新操作或所述讀寫操作。
即，在本發(fā)明中，選擇更新地址或存取地址的其中之一來進行解碼，在分別進行更新操作、讀寫操作時對這些地址選擇更新操作或讀寫操作前生成的解碼信號。由此，在更新操作和讀寫操作中不僅可共用編程電路，而且也可共用解碼器。因此，與上述同樣，可使存取高速化來縮短循環(huán)時間，并且可進一步減小電路規(guī)模來削減芯片面積。
此外，在本發(fā)明中，包括具有正常單元陣列和將所述正常單元陣列的有缺陷區(qū)域進行置換的備用單元陣列的存儲單元陣列，所述控制電路可按照作為所述更新操作或所述讀寫操作對象的所述正常單元陣列上有無缺陷區(qū)域，根據(jù)選擇的所述解碼信號來對所述正常單元陣列或所述備用單元陣列進行存取。由此，按照正常單元陣列上有無缺陷區(qū)域，根據(jù)選擇的解碼信號進行對正常單元陣列或備用單元陣列的存取，所以在配有備用單元陣列的半導體存儲器件中也可獲得與上述同樣的效果。
此外，在本發(fā)明中，包括地址轉移檢測電路，將所述存取地址的變化或激活信號有效的情況作為地址轉移來檢測；所述控制電路也可將所述地址轉移作為觸發(fā)來進行所述更新操作及所述讀寫操作。
即，以地址轉移作為觸發(fā)來進行更新操作及讀寫操作，所以通過例如進行更新操作后再進行讀寫操作，可以在讀寫操作開始前的更新期間中預先進行解碼操作和限制信號及選擇信號的生成操作。因此，在從更新起至切換到讀寫操作的時刻，這些信號預先確定，可立即開始讀寫操作，可實現(xiàn)地址存取的高速化。
此外，在本發(fā)明中，字線根據(jù)多個解碼信號來選擇，按每個用于獲得該多個解碼信號的路徑來決定所述個切換電路的位置也可以。即，以用于獲得這些多個解碼信號的每個路徑來決定第1切換電路和第2切換電路的位置也可以。這里，從地址存取高速化的觀點來看，期望第1切換電路和第2切換電路盡量配置在距存儲單元近的位置。另一方面，將第1切換電路和第2切換電路越配置在后級，這些切換電路前的結構越需要兩個系統(tǒng)，并且隨著解碼信號個數(shù)的增加，使這些切換電路的臺數(shù)增多。因此，通過按照生成解碼信號的各路徑來分別決定這些切換電路的配置，可以使地址存取時間和電路規(guī)模、芯片面積最適合于每個半導體存儲器件。
此外，在本發(fā)明中，所述第1切換電路在切換所述解碼信號時，可以在規(guī)定期間內(nèi)不選擇任何解碼信號?；蛘?，所述第2切換電路在切換所述限制信號及所述選擇信號時，可以在規(guī)定期間內(nèi)不選擇任何限制信號，也不選擇任何選擇信號。即，在切換解碼信號、限制信號、選擇信號時，在規(guī)定期間內(nèi)也可以不選擇任何解碼信號、限制信號、選擇信號。由此，隨著半導體存儲器件的高速化，即使高速地進行解碼信號的切換，也沒有同時選擇多個解碼信號的可能性。特別是在一個存儲器周期的期間內(nèi)進行更新操作及讀寫操作的半導體存儲器件中，與通用DRAM相比需要更高速的內(nèi)部操作，所以最好形成這樣的結構。
圖2是表示圖1所示的半導體存儲器件的操作的時序圖。
圖3A是圖1所示的地址緩沖器的電路圖。
圖3B是圖1所示的更新地址發(fā)生器及更新地址緩沖器的電路圖。
圖4是圖1所示的地址解碼器或更新地址解碼器的電路圖。
圖5是圖1所示的多路復用器的電路圖。
圖6是表示本發(fā)明第2實施例的半導體存儲器件的結構方框圖。
圖7是表示本發(fā)明第3實施例的半導體存儲器件的結構方框圖。
圖8是表示本發(fā)明第3實施例或第4實施例的半導體存儲器件的操作的時序圖。
圖9是表示本發(fā)明第4實施例的半導體存儲器件的結構方框圖。
圖10是以分層的字線構造表示的該實施例的半導體存儲器件的具體結構例的方框圖。
圖11是表示本發(fā)明第5實施例的半導體存儲器件的結構方框圖。
圖12是表示該實施例的半導體存儲器件的操作的時序圖。
圖13是表示本發(fā)明第6實施例的半導體存儲器件的結構方框圖。
圖14是表示該實施例的半導體存儲器件的操作的時序圖。
圖15是表示用于實現(xiàn)背景技術的地址存取方式的半導體存儲器件的結構方框圖。
圖16是表示圖15所示的半導體存儲器件的操作的時序圖。
圖17是表示配有備用的存儲單元陣列的背景技術的半導體存儲器件的結構方框圖。
因此，在本說明書中，舉例說明以上述相關發(fā)明的半導體存儲器件。該相關發(fā)明的半導體存儲器件使用與通用的DRAM相同的存儲單元，并且從外部觀察時按與通用的SRAM相同的規(guī)格來工作。因此，如現(xiàn)有的模擬SRAM那樣，在每次存取時不需要改變芯片啟動信號來操作等而消耗功率低。此外，該半導體存儲器件與SRAM同樣使用方便，并且與DRAM同樣具有大容量而不增大芯片尺寸。因此，成為適用于今后不斷出現(xiàn)的下一代的攜帶電話等的規(guī)格。
因此，在本說明書中，將相關發(fā)明的半導體存儲器件稱為‘MSRAM(Mobile Specified RAM)’或‘SRAM規(guī)格的DRAM’。有關MSRAM的詳細功能將后述，但在MSRAM中，檢測從外部提供的存取地址及芯片選擇信號的變化來檢測讀出或?qū)懭胝埱蟆Ｈ缓?，以這些變化作為觸發(fā)，首先進行更新，在該更新后進行從外部請求的讀出或?qū)懭?以下，為了與更新有所區(qū)別，稱為‘正常存取’或‘Read/Write(讀/寫)操作’)。
即，在MSRAM中，在如上所的1個存儲器周期內(nèi)連續(xù)進行更新及正常存取。因此，在存取地址中有時滯，可足以將其值未確定期間用于更新操作。而且，該期間在通用SRAM中與不進行內(nèi)部操作的待機期間相當，所以可以實現(xiàn)待機期間的有效利用而不延遲正常存取。
再有，更新不一定在所有的存儲器周期中進行，而間歇地進行更新方法居多，所以在不進行更新的存儲器周期中僅進行正常存取。即，在MSRAM中，與通用的DRAM同樣，不僅隨著正常存取進行更新，而且還具有在MSRAM內(nèi)部生成更新地址來自動地進行更新的單元更新功能。
此外，芯片選擇信號是決定半導體存儲器件的選擇/非選擇的信號，特別在由多個芯片構成的系統(tǒng)中是用于選擇期望的芯片的激活信號。在以下的說明中，作為激活信號，使用芯片選擇信號，但并不限于此，只要是具有同等功能的信號就可以。只是存在以下問題在這種信號之一的芯片啟動信號中有具有地址鎖定定時控制功能的信號，在現(xiàn)有的模擬SRAM等中為了地址取入的定時控制而在每循環(huán)中輸入芯片啟動信號，從而消耗功率增加。因此，作為本發(fā)明的激活信號，使用具有芯片激活功能，但不具有地址鎖定定時控制功能的信號。[第1實施例]圖1是表示本實施例的半導體存儲器件的結構方框圖，圖2是表示圖1所示的半導體存儲器件中的各部操作的時序圖。在圖1的方框ABn中，外部地址Xn是在從半導體存儲器件外部供給的地址中用于字線選擇的地址的某一個位。
這里，本發(fā)明除了可應用于上述通用的DRAM以外，也可以應用于模擬SRAM和MSRAM。其中，后兩者的半導體存儲器件是SRAM互換規(guī)格，所以在從半導體存儲器件外部提供的存取地址中不存在行地址、列地址這樣的概念。因此，在采用它們的情況下，在本發(fā)明的半導體存儲器件內(nèi)部中，將從外部供給的地址在理論上分割成行地址及列地址。
接著，地址緩沖器1對外部地址Xn進行緩沖后輸出內(nèi)部地址Xn’。然后，設置規(guī)定個數(shù)的具有與塊ABn相同結構的塊。接著，第1地址解碼器2是對從塊ABn輸出的內(nèi)部地址Xn’等進行解碼，例如輸出解碼信號XnDm、XnDm+1的解碼器，被配置在地址緩沖器1和多路復用器8、9之間。再有，在本實施例中，作為用于字線選擇的結構，例示了兩級解碼器的情況，第1地址解碼器2是初級的解碼器，后述的字驅(qū)動器10內(nèi)的解碼器是最末級的解碼器。
接著，在塊RABn中，更新地址RXn是用于對存儲單元(未圖示)以1根或多根字線為單位進行更新的更新地址的某1位。更新地址發(fā)生電路3內(nèi)置計數(shù)器電路，將該計數(shù)值作為更新地址RXn來產(chǎn)生，同時根據(jù)從更新控制電路7(后述)供給的塊信號使計數(shù)器電路進行遞增計數(shù)。該計數(shù)器電路是與更新地址RXn對應的1位的計數(shù)器，將這樣的計數(shù)器電路更新地址的位數(shù)來設置，構成更新計數(shù)器。例如，如果圖1所示的更新地址RXn處于更新地址的最低位，則更新地址發(fā)生電路3內(nèi)的計數(shù)器電路的輸出作為進位信號輸入到與比最低位位高1位的高位位對應的下級計數(shù)器電路(未圖示)。同樣，在到達與最高位位對應的計數(shù)器電路前，將各級的計數(shù)器電路的輸出作為進位信號供給下級的計數(shù)器電路。再有，更新計數(shù)器如果是可以將更新地址例如在0～4095(10進制數(shù))的范圍內(nèi)依次輸出的計數(shù)器就可以。因此，在電源投入后，在該時刻如果從更新計數(shù)器中保持的計數(shù)值起依次遞增計數(shù)就可以，不必在電源投入時等對更新計數(shù)器進行初始化。
更新地址緩沖器4對更新地址DXn進行緩沖后輸出更新地址RXn’。然后，將具有與塊RABn相同結構的塊設置規(guī)定個數(shù)。第1更新地址解碼器5有與第1地址解碼器2同樣的結構，是對從塊ABn輸出的內(nèi)部地址Xn’等進行解碼，例如輸出解碼信號XnRm、XnRm+1的解碼器，被配置在更新地址緩沖器4和多路復用器8、9之間。
多路復用器8按照從更新控制電路7(后述)輸出的外部地址傳送信號EXTR和更新地址傳送信號RFTR，在外部地址側的解碼信號、更新地址側的解碼信號中選擇其中一個信號。即，如果外部地址傳送信號EXTR為“H”，則多路復用器8選擇解碼信號XnDm，作為解碼信號XnMm來輸出。另一方面，如果更新地址傳送信號RFTR為“H”，則多路復用器8選擇解碼信號XnRm，作為解碼信號XnMm來輸出。再有，外部地址傳送信號EXTR及更新地址傳送信號RFTR不同時為“H”。
多路復用器9有與多路復用器8同樣的結構，按照外部地址傳送信號EXTR和更新地址傳送信號RFTR，選擇解碼信號XnDm+1、XnRm+1的其中一個信號，作為解碼信號XnMm+1來輸出。然后，通過如上所述的構成要素來構成塊DBn，將與其相同的塊設置規(guī)定數(shù)。在圖1中，作為其一例，示出塊DBp。再有，為了簡化說明，在圖1中假設塊DBn、DBp為相同的結構，但如后所述，在每個塊中也可以有解碼器的級數(shù)不同的結構。
接著，ATD6檢測外部地址的變化，向更新控制電路7輸出ATD信號。更新控制電路7根據(jù)該ATD信號，產(chǎn)生外部地址傳送信號EXTR和更新地址傳送信號RFTR，輸出到多路復用器8及9。此外，更新控制電路7在每一次更新操作結束時產(chǎn)生時鐘信號并供給更新發(fā)地址發(fā)生部3，由此控制更新地址發(fā)生電路3進行更新，使得將更新地址用于進行下次的更新。字驅(qū)動器10也具有如上所述的最終級的解碼器功能，對解碼信號XnMm和通過塊DBp中的解碼操作獲得的解碼信號XpMq進行解碼，將字線WLmq激活。再有，對于字線WLmq以外的各字線也設置與字驅(qū)動器10相同結構的字驅(qū)動器。
如以上，在本實施例中，具有使多路復用器8及9的配置位置處于第1地址解碼器2、第1更新地址解碼器5和字驅(qū)動器10之間的特征，具有通過更新控制電路7產(chǎn)生的外部地址選擇信號EXTR和更新地址選擇信號RFTR來控制多路復用器8及9的結構。
再有，后面參照圖3～圖5來論述半導體存儲器件內(nèi)的主要部分(地址緩沖器、更新地址緩沖器、第1地址解碼器、多路復用器)的具體結構例。
下面，參照圖2說明上述結構的半導體存儲器件的操作。
首先，在時刻t1以前設更新地址為“R0”，外部地址為“A0”。更新地址的值“R0”經(jīng)更新地址緩沖器4被第1更新地址解碼器5解碼，由此獲得的解碼信號XnRm、XnRm+1被分別輸入到多路復用器8、9。再有，對于外部地址的值“A0”(正確地說，是外部地址的行地址部分，以下相同)來說也是同樣，該外部地址的值經(jīng)地址緩沖器1被第1地址解碼器2解碼，通過該解碼操作獲得的解碼信號XnDm、XnDm+1被分別輸入到多路復用器8、9。而且，這些操作一直進行到時刻t1之前。
接著，對半導體存儲器件產(chǎn)生新的存取請求，如果在時刻t1外部地址的值變化為“A1”，則以該變化作為觸發(fā)進行更新操作和接續(xù)該操作的正常存取。即，ATD6檢測外部地址的變化，產(chǎn)生ATD信號并輸出到更新控制電路7。更新控制電路7將外部地址傳送信號EXTR、更新地址傳送信號RFTR分別轉變?yōu)椤癓”、“H”，以便更新與更新地址的值“R0”對應的連接到字線的存儲單元。
由此，多路復用器8選擇解碼信號XnRm，在經(jīng)過了該選擇操作的多路復用器延遲的時刻t2作為解碼信號XnMm來輸出。多路復用器9也進行與多路復用器8相同的操作，在時刻t2輸出解碼信號XnRm+1作為解碼信號XnMm+1。此外，在塊DBp中也進行與塊DBn同樣的操作，例如輸出解碼信號XpMq。字驅(qū)動器10根據(jù)這兩個解碼信號來進行解碼。然后，在時刻t3，使對應于外部地址的字線不激活，在時刻t5前進行位線的預充電。然后，如果與更新地址“R0”對應的字線是字線WLmq，則字驅(qū)動器10在經(jīng)過了自身的操作延遲的時刻t5時使字線WLmq激活，開始更新操作。
與上述操作并行地進行以下操作。即，在時刻t1，如果外部地址的值變化，則該值的“A1”的行地址部分通過地址緩沖器1被輸入到第1地址解碼器2。第1地址解碼器2對該值進行解碼，在時刻t4將作為解碼結果的解碼信號XnDm、XnDm+1分別輸出到多路復用器8、9。再有，這些操作只要在將多路復用器8、9從更新側切換為外部地址側的時刻t6之前進行就可以。
然后在時刻t6，更新控制電路7將外部地址傳送信號EXTR、更新地址傳送信號RFTR分別轉變?yōu)椤癏”、“L”，以便在時刻t1對其值變化的外部地址進行正常存取。這里，如上所述，在時刻t6前確定與外部地址的值“A1”對應的解碼信號XnDm、XnDm+1的電平。多路復用器8、9選擇這些解碼信號，在變?yōu)榻?jīng)過了多路復用器操作延遲的時刻t7，分別輸出解碼信號XnMm、XnMm+1。此外，在塊DBp中也進行同樣的操作，輸出解碼信號XpMq。然后，在時刻t8，使對應于更新地址的字線不激活，在時刻t10之前進行位線的預充電。
字驅(qū)動器10根據(jù)上述解碼信號來進行解碼，在經(jīng)過字驅(qū)動器操作延遲的時刻t10，使對應于外部地址的值“A1”的行地址部分的字線激活，并開始正常存取。其結果，如果來自外部的存取請求是讀出，則在時刻t12，讀出由外部地址的值“A1”指定的存儲單元的數(shù)據(jù)“DQ(A1)”，并輸出到IO輸出。
此外，與上述操作并行進行以下操作。即，在時刻t6，更新發(fā)生電路3根據(jù)從更新控制部7供給的時鐘信號使內(nèi)部的更新計數(shù)器遞增計數(shù)。由此，更新地址的值“R0”被更新為“R1”(例如，如果R0為“1”，則R1為“2”)。該值通過更新地址緩沖器4被輸入到第1更新地址解碼器5。第1更新地址解碼器5對該值“R1”進行解碼，在時刻t9，將作為解碼結果的解碼信號XnRm、XnRm+1分別輸出到多路復用器8、9。這些解碼信號被用于下一次的更新操作。在圖2的例中，在時刻t11，以外部地址的值轉變?yōu)椤癆2”作為觸發(fā)，用于開始的更新操作。再有，這些操作只要在將多路復用器8、9從外部地址側切換為更新側的時刻t11之前進行就可以。
然后，時刻t11以后的操作重復進行與此前所述的時刻t1～t11同樣的操作。
在以上所述的本實施例中，如圖1所示，在通過第1地址解碼器2和第1更新地址解碼器5進行外部地址和更新地址的解碼后，由多路復用器8或9進行從這些解碼器輸出的解碼信號的切換。因此，在內(nèi)部操作從更新操作改變?yōu)檎４嫒r選擇字線之前的時間變?yōu)閳D2所示的多路復用器8、9的切換時間的多路復用延遲①和字驅(qū)動器10產(chǎn)生的字驅(qū)動器延遲②之和，未受到如背景技術那種第1地址解碼器2或第1更新地址解碼器5的操作延遲(參照圖16)的影響。這是因為在正常存取之前進行的更新操作和用于該正常存取的解碼操作在該正常存取之前并行進行，可以便相當于上述解碼操作部分的操作高速化。
這里，地址緩沖器1的電路圖示于圖3A。在該圖中，NAND21在芯片選擇信號CSX2為“H”而使半導體存儲器件激活時，通過“非”門22、23輸出外部地址為第0位的外部地址X0。再有，如果芯片選擇信號CSX2為“L”，則NAND21將輸出固定在“H”來削減功率?！胺恰遍T24、25對鎖存控制信號LC(由于與本發(fā)明不直接相關，所以省略詳細說明)進行緩沖。
轉換開關26、27由互補極性的晶體管構成?！胺恰遍T28、29構成用于在正常存取中保持外部地址的鎖存器。如果鎖存控制信號LC為“L”，則轉換開關26、27分別變?yōu)閷?、不導通，”非”門23的輸出通過”非”門28、30作為地址X0B(地址X0的反轉信號之意。與圖1的內(nèi)部地址Xn’相當)直通輸出。另一方面，如果鎖存控制信號LC為“H”，則轉換開關26、27分別變得不導通、導通，”非”門23的輸出被取入到鎖存器。
接著，更新地址發(fā)生電路3和更新地址緩沖器4的電路圖示于圖3B。該圖表示對于更新地址的最低位位的更新計數(shù)器的1位的計數(shù)器電路的結構。如上所述，將圖3B所示的計數(shù)器電路設置為與更新計數(shù)器的位數(shù)相同的個數(shù)。這里，時鐘ADRFC0是用于使圖示的計數(shù)器電路遞增計數(shù)而從更新控制電路7(圖1)供給的時鐘信號。此外，從計數(shù)器電路輸出的進位信號ADRFC1作為配置在圖示的計數(shù)器電路的下一級上的第1位的計數(shù)器電路(圖示省略)的輸入(相當于圖3B的時鐘信號ADRFC0)來供給。同樣，未圖示的進位信號ADRFC2、ADRFC3、…、ADRFCn(n更新計數(shù)器的位數(shù)-1)被輸入到第2、3、…、n位的計數(shù)器電路。
“非”門31、32、35、36及轉換開關33、34具有與圖3A所示的”非”門24、25、28、29及轉換開關26、27同樣的結構，構成前一級鎖存器。此外，轉換開關37、38及”非”門39、40除了轉換開關的導通、不導通的控制相反以外，與前級鎖存器相同，構成后級鎖存器。
根據(jù)該結構，將前級鎖存器的數(shù)據(jù)與時鐘ADRFC0的上升沿同步傳送到后級鎖存器，并將后級鎖存器的數(shù)據(jù)與時鐘ADRFC0的下降沿同步經(jīng)”非”門41反向后傳送到前級鎖存器。因此，進位信號ADRFC1在時鐘ADRFC0的2倍周期時進行“0”/“1”切換來實現(xiàn)1位的計數(shù)操作。再有，后級鎖存器的數(shù)據(jù)通過”非”門41～43作為更新地址RXn’(圖1)的第0位的地址X0BR(相當于圖1的更新地址RXn’)輸出。
第1地址解碼器2的電路圖示于圖4。該圖用于說明一般的3-8位解碼器的概念。內(nèi)部地址(相當于圖1的內(nèi)部地址Xn’)的低位3位的反轉信號的地址X0B～X2B由”非”門51、53、53變換成地址X0～X2(圖示省略)。接著，由”非”門52、54、56生成這些地址的互補信號，由NAND57、…、71及”非”門58、…、72進行實際的解碼操作，并輸出解碼信號X1D0～X1D7(相當于圖1的解碼信號XnDm、XnDm+1)。再有，第1更新地址解碼器5是與圖4所示的第1地址解碼器2同樣的電路。
多路復用器8的電路圖示于圖5，多路復用器9有與其相同的結構。該圖是表示對于1位的地址的其電路結構的圖，由兩個選擇電路和一個電位固定電路構成。在第1選擇電路中，如果外部地址傳送信號EXTR為“H”，則通過”非”門81、82使轉換開關84導通。因此，外部地址側的解碼信號X1D(相當于圖1的解碼信號XnDm等)通過”非”門83、轉換開關84、”非”門85～87作為解碼信號X1M(相當于圖1的解碼信號XnMm)輸出。
同樣，在第2選擇電路中，如果更新地址傳送信號RFTR為“H”，則通過”非”門91、92使轉換開關94導通。因此，更新地址側的解碼信號X1R(相當于圖1的解碼信號XnRm等)通過”非”門93、轉換開關94、”非”門85～87作為解碼信號X1M輸出。
這里，對外部地址傳送信號EXTR和更新地址傳送信號RFTR進行控制，使之不同時為“H”。不過，如果假如形成設置第1及第2選擇電路的結構，則隨著這些傳送信號的上升/下降沿，不能說沒有兩傳送信號同時為“H”的可能性。為了避開這種可能性，在本實施例中，在切換更新操作和正常存取操作時，設置使外部地址傳送信號EXTR和更新地址傳送信號RFTR都為“L”的期間。只是此時解碼信號X1M如浮置那樣，由電位固定電路輸出固定為“L”的解碼信號X1M，使所有的解碼信號成為非選擇狀態(tài)。
即，在外部地址傳送信號EXTR、更新地址傳送信號RFTR的任何一個信號都為“L”，不選擇解碼信號X1D、X1R的情況下，輸入到”非”門96的電位固定信號PUP為“H”。因此，通過”非”門96、97使轉換開關98導通，將與該輸入連接的電源電壓Vcc供給”非”門85，使解碼信號X1M被固定于“L”。
而且，在1存儲器周期中以時分進行更新及正常存取的MSRAM這樣的半導體存儲器件中，作為多路復用器的結構，最好采用上述結構。所以這樣說，是因為在這種半導體存儲器件中，與通用DRAM等相比內(nèi)部操作速度高，伴隨這種高速內(nèi)部操作，多路復用器中的切換操作也高速化。因此，在第1及第2選擇電路構成的多路復用器中，明顯存在外部地址傳送信號EXTR及更新地址傳送信號RFTR的上升/下降時間，是由于兩信號同時為“H”的可能性變高。
再有，在本實施例中，為了簡化說明，使解碼器級數(shù)為兩級。但是，解碼器級數(shù)不限于兩級，也可以是除此以外的任意的級數(shù)，可按照半導體存儲器件的結構和要求規(guī)格來適當決定。例如，字驅(qū)動器10不具備作為解碼器的功能，但也可以是兼?zhèn)涠嗦窂陀闷鞯墓δ軄砣〈摴δ艿慕Y構。
此外，多路復用器的配置場所也可以按照半導體存儲器件的結構和要求規(guī)格適當決定。例如，在解碼器的級數(shù)用三級構成的情況下，可考慮在初級和第2級之間配置多路復用器，由最末級的字驅(qū)動器選擇字線的結構，或在第2級和第3級的解碼器之間配置多路復用器，由最末級的字驅(qū)動器選擇字線的結構等。
這里，多路復用器的最合適的配置最好考慮以下方面，并且根據(jù)半導體存儲器件的性能和成本以每個制品來決定。即，根據(jù)圖1所示的結構，以從多路復用器8、9輸出的解碼信號為起點來開始更新操作或正常存取操作。因此，將多路復用器配置在盡可能靠近存儲單元的位置的方式可使地址存取進一步高速化。
越是后級的解碼器，解碼信號的條數(shù)越增加，而至多路復用器的路徑中需要用于外部地址、用于更新地址的兩個系統(tǒng)的電路結構(在圖1中為第1解碼)。因此，將多路復用器配置在存儲單元越近的位置，越增加與解碼信號的條數(shù)增加成正比的解碼器的個數(shù)，此外，除了增加配置在比多路復用器前級側的解碼器的個數(shù)以外，信號線的條數(shù)也增加，所以導致線路規(guī)模及占有面積的增大。
此外，在存在多個向字驅(qū)動器10輸入的解碼信號的系統(tǒng)的情況下，在所有系統(tǒng)中不需要將多路復用器配置在解碼器的后級。即，盡管要求快速進行地址存取的臨界路徑重視性能并需要將多路復用器配置在解碼器后級，但與臨界路徑相比，對于解碼器的級數(shù)少、高速的路徑來說，為了削減電路規(guī)模和占有面積，例如也可以將多路復用器配置在初級解碼器的前級側。這種情況下，主要也是考慮半導體存儲器件的結構和要求規(guī)格，對每個解碼信號的系統(tǒng)分別決定多路復用器的最合適的配置。
此外，在本實施例中，如圖2所示，舉例說明了在以外部地址的變化作為觸發(fā)，在連續(xù)的存儲器周期中持續(xù)進行更新的情況。但是，本發(fā)明不限于這樣的更新形態(tài)，當然也適合于以更新定時器計時的規(guī)定時間間隔進行更新的形態(tài)等，這種情況在以后說明的實施例中也是同樣。[第2實施例]在本實施例中，說明通過解碼信號的系統(tǒng)將本發(fā)明適用于解碼器的級數(shù)不同的形態(tài)的情況下的具體例。圖6是表示本實施例的半導體存儲器件的結構方框圖，對與圖1相同的結構要素標以同一標號。
圖中，外部地址ADDm、ADDn是外部地址中包含的行地址的一部分位。此外，更新地址發(fā)生電路3輸出更新地址RAm、Ran，以便對應于這些外部地址。而且，就解碼信號Xn側來說，與圖1同樣，設置地址緩沖器1n、更新地址緩沖器4n、第1地址解碼器2n、第1更新地址解碼器5n。這兩個解碼器所生成的解碼信號中的一個信號被具有與圖1的多路復用器8相同結構的多路復用器8n選擇，選擇后的解碼信號由第2地址解碼器20再次進行解碼并輸出解碼信號Xn。
另一方面，對于解碼信號Xm側來說，外部地址ADDm及更新地址Ram分別通過地址緩沖器1m、更新地址緩沖器4m輸入到多路復用器8m，選擇這些地址中的某一個地址。選擇后的地址被輸入到第1地址解碼器2m，并輸出解碼信號Xm。這樣生成的解碼信號Xm、Xn由字驅(qū)動器10再次進行解碼，如果采納選擇字線WLmn，則使該驅(qū)動器激活。
這樣，在本實施例中，對于外部地址ADDm，包含字驅(qū)動器，解碼器的級數(shù)為2級，對于外部地址ADDn，包含字驅(qū)動器10，解碼器的級數(shù)為3級(圖中的‘第3地址解碼器’是著眼于外部地址ADDn的情況)。此外，在本實施例中，假設解碼信號Xm側的路徑比解碼信號Xn側的路徑快。因此，在解碼信號Xn側的路徑中，相對于在與圖1相同的第1地址解碼器2n、第1更新地址解碼器5n的后級中配置多路復用器8n來說，在解碼信號Xm側的路徑中，在多路復用器8m后級中配置第1地址解碼器2m。
通過以上的結構，多路復用器8m只要切換與外部地址ADDm或更新地址Ram的位數(shù)相同條數(shù)的信號就可以，多路復用器8m只要設置與該位數(shù)相當?shù)呐_數(shù)就可以。此外，在解碼信號Xn側，對于更新地址側來說，不必分別設置第1地址解碼器，在這兩個路徑中可以共用第1地址解碼器2m。因此，與將解碼信號Xm和解碼信號Xn側構成為相同的結構的情況相比，可以削減信號條數(shù)和電路規(guī)模。[第3實施例]在本實施例以后的各實施例中，說明將本發(fā)明適用于具有用于缺陷補救的預備存儲單元的半導體存儲器件的情況。本發(fā)明人通過將先前申請((日本)特愿2000-63936號；平成12年3月8日申請)的在多路復用器之前配置解碼器的技術思想應用于配有預備的存儲單元的背景技術的半導體存儲器件，發(fā)現(xiàn)第1實施例和第2實施例同樣不能解決其問題。
對于配有預備存儲單元的背景技術的半導體存儲器件來說，在采用上述技術思想的情況下，考慮在圖17所示的外部地址EXT_ADD和多路復用器254之間，以及更新計數(shù)器253和多路復用器254之間分別配置前置解碼器，代替解碼器256，用于主解碼。但是，在這樣的結構中，因前置解碼向多路復用器254輸入的信號條數(shù)增大。因此，向編程電路255輸入的信號條數(shù)也增大，與其成正比，構成編程電路255的熔絲元件的數(shù)目增大，面積當然增加。
此外，在這樣的結構中，在主解碼器的附近配置編程電路255。因此，一般來說，解碼電路越在后級(即，與前置解碼器相比，越靠近主解碼器)，越靠近存儲單元陣列，所以主解碼器的布局也成為與存儲單元的節(jié)距一致的整齊的布局。因此，將面積大的編程電路設置在配置主解碼器的附近，編程電路的電路規(guī)模對芯片面積產(chǎn)生的影響非常大。
而且，在這樣的結構中，將多路復用器254的輸出向編程電路255及解碼器256雙方輸入，使編程電路255和解碼器256同時工作。因此，如果編程電路255內(nèi)進行的使用熔絲元件的比較操作所產(chǎn)生的延遲比解碼器256的解碼操作所產(chǎn)生的延遲小，則在解碼器256進行解碼操作當中編程電路255可以生成限制信號KL及冗余選擇信號RDN_ADD，看不出編程電路255的操作延遲。但是，如上所述，在將解碼器分割成前置解碼器和主解碼器的結構中，與圖17所示的解碼器256相比，主解碼器的電路級數(shù)少，所以編程電路255所產(chǎn)生的延遲比主解碼器所產(chǎn)生的延遲大。在這樣的情況下，即使將限制信號KL輸入到主解碼器，也不能通過限制信號KL來阻止生成解碼信號。就避免這樣的情況來說，需要使解碼信號的生成操作延遲，以便從由編程電路255生成限制信號KL開始，由主解碼器輸出解碼信號。但是，如果這樣，則解碼器256所產(chǎn)生的延遲增大，在存取速度等方面產(chǎn)生特性惡化。本實施例以后的各實施例都可以解決上述的問題。(結構說明)圖7是表示本實施例的半導體存儲器件的結構的主要部分的方框圖。在該圖中，省略圖示對于通用的DRAM中共用設置的讀出放大器等與本發(fā)明的實質(zhì)部分沒有直接關聯(lián)性的結構要素。這在后述的各實施例中也完全相同。在圖7中，首先，存儲單元陣列101由每隔一定時間需要進行更新的多個存儲單元構成，以便與通用的DRAM同樣地進行數(shù)據(jù)保持。
此外，存儲單元陣列101在沿行方向、列方向分別延伸的字線、位線對的交叉位置上將存儲單元配置成矩陣狀。各存儲單元使用由1個晶體管、1個電容器構成的DRAM單元。再有，以后作為一例，假設字線為4096條(10進制數(shù)，以后對于無特別限定的其他數(shù)值也同樣)來進行說明，但字線的條數(shù)也可以是任意條。
而且，存儲單元陣列101由正常單元陣列102及備用單元陣列103構成。正常單元陣列102有與包括不采用冗長結構的半導體存儲器件的存儲單元陣列相同的結構，是在與從外部指定的地址對應的存儲單元中沒有缺陷時進行存取的存儲單元陣列。另一方面，備用單元陣列103是用于在正常單元陣列102中有缺陷的情況下以存儲單元為單位或以行為單位來置換缺陷區(qū)域的存儲單元陣列。
作為備用單元陣列103的結構，有以存儲單元為單位來設置預備的存儲單元的結構、以字線為單位來設置預備行的結構、以位線對為單位來設置預備的行的結構、以字線為單位和以位線為單位兩者來分別設置預備行的結構，使用其中的哪一個都可以。在本說明書中，在這些選擇分支中，舉例說明以字線為單位設置預備行的結構。
此外，在本實施例中，各個字線由主字線及子字線分層地構成，每1條主字線例如連接8條子字線。因此，實際上所存在4096條是子字線，主字線存在4096÷8＝512條。此外，備用單元陣列103例如具有可以置換4條主字線(＝32條子字線)的結構，但當然也可以適當增減主字線的置換條數(shù)。
從以上可知，在正常單元陣列102上的行被備用單元陣列103上的行置換的情況下，以1條主字線或8條子字線為單位來進行置換。再有，存儲單元陣列101以用于指定字線的行地址和用于指定位線對的列地址組成的地址來進行存取。因此，根據(jù)行地址的低位3位以外的位來選擇主字線，根據(jù)行地址的低位3位來選擇連接到同一主字線上的各子字線。再有，本發(fā)明當然不限于分層型的字線構造。
接著，地址Address包含為了正常存取而從外部提供的作為存取地址的行地址和列地址，。接著，更新計數(shù)器104是生成用于對存儲單元陣列101進行更新的更新地址R_ADD的計數(shù)器，對應于正常單元陣列102的結構，例如“0”、“1”、“2”、…、“4095”、“0”、…那樣，一邊每次增加“1”，一邊依次生成。再有，更新地址R_ADD具有與地址Address中的行地址相同位寬度。
接著，前置解碼器105n根據(jù)從鎖存器111輸出的內(nèi)部地址L_ADD，對地址Address中的行地址進行前置解碼并輸出前置解碼信號PDn。前置解碼器105r具有與前置解碼器105n相同的結構，對更新地址R_ADD進行前置解碼，并輸出獲得的前置解碼信號。再有，前置解碼器105n、105r分別與圖1(第1實施例)中的第1地址解碼器2、第1更新地址解碼器5相當。
接著，在編程電路106中，進行置換信息的預編程，該置換信息決定將正常單元陣列102上的字線所連接的各存儲單元是否要用連接在備用單元陣列103的字線上的存儲單元來置換。然后，在要置換與地址Address中的行地址對應的字線的情況下，編程電路106n使限制信號KLn有效，同時使用于指定備用單元陣列103上使用的字線冗余選擇信號RDn有效(即，選擇備用單元陣列103上的某一字線，指定使該字線激活的狀態(tài))。
另一方面，在不進行置換的情況下，編程電路106n使限制信號KLn及冗余選擇信號RDn都無效(即，指定備用單元陣列103上的所有字線為非選擇的狀態(tài))。再有，如果限制信號KLn無效，則為“L”，而如果有效，則為“H”，對于冗余選擇信號RDn也是同樣。接著，編程電路106r具有與編程電路106n同樣的結構，進行與編程電路106n完全相同的置換信息的預編程，根據(jù)更新地址RADD來生成與置換信息對應的限制信號KLr和冗余選擇信號RDr。
接著，多路復用器107根據(jù)與切換信號相當?shù)牡刂纷兓瘷z測信號(地址轉移檢測信號)ATD(細節(jié)后述)，在進行正常存取的情況下選擇前置解碼信號PDn，在進行更新的情況下選擇前置解碼信號PDr，將選擇出的其中一個信號作為前置解碼信號PDm輸出。多路復用器108、多路復用器109也具有與多路復用器107相同的結構，多路復用器半導體存儲器件108在正常存取時、更新時分別選擇限制信號KLn、限制信號KLr，將它們作為限制信號KLm輸出。
多路復用器109在正常存取時、更新時分別選擇冗余選擇信號RDn、冗余選擇信號RDr，作為冗余選擇信號RDm向備用側字驅(qū)動器(未圖示)輸出。如果冗余選擇信號RDm的某一個激活，則備用側字驅(qū)動器使與激活的冗余選擇信號RDm所對應的備用單元陣列103上的字線激活。
接著，在限制信號KLm無效的情況下，主解碼器110對前置解碼信號PDm進行解碼來生成解碼信號，將該信號輸出到正常側字驅(qū)動器(未圖示)進行驅(qū)動。再有，主解碼器110與內(nèi)置于圖1(第1實施例)的字驅(qū)動器10中的解碼器相當。正常側字驅(qū)動器使由該解碼信號所指定的正常單元陣列102上的字線激活。相反，在限制信號KLm有效的情況下，主解碼器110無論前置解碼信號PDm的值如何，也不使正常單元陣列102上的任何字線激活。
除了以上的結構要素以外，設置對地址Address進行緩沖的地址緩沖器、對位線對的電位進行差動放大并存取存儲單元的數(shù)據(jù)的讀取放大器、將位線對預充電至例如電源電壓的“1/2”的電壓的預充電電路、根據(jù)列地址選擇某一個讀取放大器的列解碼器、在讀取放大器和外部之間對輸入輸出的數(shù)據(jù)進行緩沖的I/O(輸入輸出)緩沖器等。
但是，這些結構要素都與設置在任何一個通用DRAM等上的結構要素相同，對本發(fā)明的本質(zhì)的操作沒有直接關系。因此，在圖7中避免煩瑣而未示出這些結構要素。而且，至此說明的結構在將本發(fā)明應用于通用DRAM或現(xiàn)有的模擬SRAM的情況下都被共用地使用。相反，以下說明的結構要素是用于實現(xiàn)MSRAM所需要的結構要素。其中，說明上述相關發(fā)明中記述的所有結構要素非常煩瑣，所以這里以與本發(fā)明相關的結構要素為中心來進行說明。
首先，芯片選擇信號/CS在使圖示的MSRAM的芯片激活的情況下是有效(“L”)的選擇信號。這里，賦予在信號名開頭的記號“/”意味著其為負邏輯的信號。接著，鎖存器111在決定該鎖存定時的鎖存控制信號LC的上升沿時取入從外部提供的地址Address，將鎖存的地址作為內(nèi)部地址L_ADD分別供給前置解碼器105n、編程電路106n、和ATD電路112。
ATD(Address Transition Detector；地址變化檢測，地址轉移檢測)電路112在芯片選擇信號/CS有效的情況下，即使內(nèi)部地址L-ADD的某一個位有變化，在地址變化檢測信號ATD中也產(chǎn)生單觸發(fā)脈沖。而ATD電路112在芯片選擇信號/CS從無效狀態(tài)(“H”)變化到有效狀態(tài)的情況下，在地址變化檢測信號ATD中也產(chǎn)生單觸發(fā)脈沖。
接著，控制電路113生成鎖存控制信號LC，同時對主解碼器110、上述的讀取放大器、預充電電路、列解碼器、I/O緩沖器等外圍電路分別供給低啟動信號、讀取放大啟動信號、預充電啟動信號、列啟動信號、輸入輸出控制信號。這里，僅說明低啟動信號和第1實施例中涉及的鎖存控制信號LC。首先，低啟動信號是使存儲單元陣列101上的字線激活的信號，控制電路113無論是否對正常單元陣列102、備用單元陣列103的哪一個進行存取，或無論是更新還是正常存取的哪一個，在使字線激活的情況下，都使低啟動信號有效。接著，控制電路113以地址變化檢測信號ATD的下降沿作為觸發(fā)來使鎖存控制信號LC上升，同時將正常存取時所生成的列啟動信號的下降沿作為觸發(fā)來使鎖存控制信號LC下降。(操作說明)下面，參照圖8的時序圖來說明上述結構的半導體存儲器件的操作。首先，在時刻t51以前，控制電路113作為鎖存控制信號LC輸出“L”，所以鎖存器111將地址Address作為內(nèi)部地址L_ADD直接輸出。因此，地址Address的變化原封不動地作為內(nèi)部地址L_ADD的變化高速地傳送到ATD電路112。
然后，在時刻t51進入新的存儲器周期后，地址Address開始變化，同時未圖示的芯片選擇信號/CS變得有效。作為地址Address的提供方式，也可以從預先提供地址Address起，使芯片選擇信號/CS從無效狀態(tài)轉變?yōu)橛行顟B(tài)。這里，在地址Address及芯片選擇信號/CS中有時滯，所以在時刻t51，地址Address的值未必確定，而從時刻t51經(jīng)過圖8所示的時間TSKEW直至變?yōu)闀r刻t53確定。再有，以下將時刻t51～t53的期間稱為地址時滯期間。
接著，ATD電路112檢測內(nèi)部地址L_ADD的變化，在地址變化檢測信號ATD中產(chǎn)生單觸發(fā)脈沖。于是，接受地址變化檢測信號ATD的上升沿，多路復用器107～109選擇更新地址側的信號(即，前置解碼信號PDr、限制信號KLr、冗余選擇信號RDr)。然后，與當前更新地址R_ADD對應的正常單元陣列102上的字線是沒有缺陷的正常的字線，不是在備用單元陣列103側，而是使正常單元陣列102側進行更新。
這種情況下，編程電路106r輸出無效的限制信號KLr和無效的冗余選擇信號RDr。由此，多路復用器108輸出無效的限制信號KLm，多路復用器109輸出無效的冗余信號RDm。此外，與至此所述的操作并行進行，前置解碼器105r對更新地址R_ADD進行前置解碼來生成前置解碼信號PDr，將該信號經(jīng)多路復用器107作為前置解碼信號PDm輸入到主解碼器110。
這里，無效的限制信號KLm與前置解碼信號PDm同時或在其之前向主解碼器110傳送。這種情況下，限制信號KLm是無效的，主解碼器110對前置解碼信號PDm進行解碼，將解碼信號輸送到正常側字驅(qū)動器。由此，正常側字驅(qū)動器使由更新地址R_ADD所指定的正常單元陣列102上的字線激活來進行更新。在這種情況下，冗余選擇信號RDm也是無效的，備用側字驅(qū)動器不使備用單元陣列103的字線激活。
下面，說明更新時的詳細的時序。首先，控制電路113在低啟動信號中產(chǎn)生單觸發(fā)脈沖并輸出到主解碼器110。于是，主解碼器110對前置解碼信號PDm進行解碼，在時刻t52，正常側字驅(qū)動器使正常單元陣列102上的字線(圖8中的‘更新字線’)激活。由此，連接到該字線上的存儲器單元的數(shù)據(jù)作為位線對上的電位被讀出。然后，控制電路113將讀出放大器啟動信號輸出到讀出放大器，而使讀出放大器激活。然后，與通用DRAM同樣，實際進行存儲單元的更新。
再有，作為更新地址R_ADD，在指定了正常單元陣列102上的有缺陷字線的情況下，編程電路106r輸出有效的限制信號KLr。除此文外，編程電路106r輸出用于選擇代替由更新地址R_ADD所指定的字線的備用單元陣列103上的字線的冗余選擇信號RDr。由此，有效的限制信號KLm通過多路復用器108來輸出，限制信號KLm與前置解碼信號PDm同時或在其之前向主解碼器110輸入。
因此，主解碼器110使所有的解碼信號為“L”，使所有字線成為非選擇狀態(tài)，結果使正常單元陣列102上的字線都不激活。另一方面，冗余選擇信號RDr通過多路復用器109作為冗余選擇信號RDm供給備用側字驅(qū)動器。因此，備用側驅(qū)動器使由冗余選擇信號RDm所指定的備用單元陣列103上的字線激活來進行更新。
然后，在地址時滯期間結束的時刻t53前，確定正常地址中使用的地址Address(內(nèi)部地址L_ADD)。因此，前置解碼器105n對確定的內(nèi)部地址L_ADD進行前置解碼，生成前置解碼信號PDn，供給多路復用器107。此外，與該操作并行進行，編程電路106n生成限制信號KLn和冗余選擇信號RDn。
如果與地址Address對應的正常單元陣列102上的字線正常，則編程電路106n輸出無效的限制信號KLn。相反，如果與地址Address對應的正常單元陣列102上的字線有缺陷，則編程電路106n輸出有效的限制信號KLn。然后，在經(jīng)過了更新所需的時間的時刻，控制電路113使低啟動信號無效，并在時刻t54，使更新字線不激活，同時使讀出放大器啟動信號無效，來使讀出放大器為不激活。由此，更新結束，所以控制電路113產(chǎn)生預充電啟動信號，對位線對進行預充電。
然后，接受地址變化檢測信號ATD的單觸發(fā)脈沖的下降沿，更新計數(shù)器104對自身的計數(shù)值進行遞增計數(shù)，為下次更新進行準備。此外，接受該地址變化檢測信號ATD的下降沿，半導體存儲器件的內(nèi)部操作從更新操作切換為正常存取操作。首先，如果控制電路113在時刻t55使鎖存控制信號LC上升，則鎖存器111對地址Address進行鎖存。由此，以后即使地址Address變化，在鎖存控制信號LC的下降前的期間，仍向MSRAM內(nèi)的各部供給內(nèi)部地址L_ADD，不受地址Address的變化的影響。
此外，多路復用器107～109接受地址變化檢測信號ATD的下降沿，選擇正常存取側的信號。因此，前置解碼信號PDn及限制信號KLn分別作為前置解碼信號PDm及限制信號KLm被輸入到主解碼器110。而冗余選擇信號RDn作為冗余選擇信號RDm被輸入到備用側字驅(qū)動器。
這里，在將前置解碼信號PDm向主解碼器110供給的同時或其之前，將限制信號KLm傳送到主解碼器110。因此，在限制信號KLm無效的情況下，主解碼器110對前置解碼信號PDm進行解碼，并將獲得的解碼信號供給正常側字驅(qū)動器。由此，正常側字驅(qū)動器使由地址Address所指定的正常單元陣列102上的字線激活，進行正常存取。此時，冗余選擇信號RDm也無效，所以備用側字驅(qū)動器不使備用單元陣列103上的任何字線激活。
另一方面，在限制信號KLm有效的情況下，主解碼器110使所有的解碼信號為“L”，使所有字線為非選擇狀態(tài)，所以正常側字驅(qū)動器也不使正常單元陣列102上的任何字線激活。此時，在冗余選擇信號RDm中，輸出用于選擇代替由地址Address所指定的正常單元陣列102上的字線的備用單元陣列103上的字線的信號。因此，備用側字驅(qū)動器使由冗余選擇信號RDm所指定的備用單元陣列103的字線激活，進行正常存取。
這里，對于正常存取時的詳細操作說明如下。首先，控制電路113由低啟動信號產(chǎn)生單觸發(fā)脈沖，開始主解碼器110的解碼操作。這里，如果不進行備用單元陣列103的置換，則正常側字驅(qū)動器在時刻t56使對應于地址Address的正常單元陣列102上的字線(圖8中的‘正常字線’)激活。再有，在進行置換的情況下也大致相同，代替正常單元陣列102而使備用單元陣列103激活。
這里，來自外部的存取請求例如是讀出的情況下，控制電路113使讀出放大器激活。由此，讀出放大器讀出位線對上的電位，并輸出連接到正常字線上的各存儲單元的數(shù)據(jù)。接著，控制電路113由列啟動信號產(chǎn)生單觸發(fā)脈沖，使列解碼器激活，在激活的讀出放大器中，選擇與由地址Address所指定的存儲單元對應的讀出放大器的輸出，將該輸出經(jīng)由I/O緩沖器向外部輸出。
再有，寫入的情況與讀出的情況也大致相同。這種情況下，相對于地址Address變化的時序，非同步地提供寫入啟動信號及寫入數(shù)據(jù)。然后，在使寫入啟動信號有效的期間，對于由地址Address所指定的存儲單元陣列101上的存儲單元，寫入數(shù)據(jù)通過I/O緩沖器、讀出放大器、位線對被寫入。
如果這樣進行讀出或?qū)懭?，則控制電路113與更新的情況同樣，在時刻t57使正常字線不激活。接著，控制電路113在使讀出放大器及列解碼器不激活后對位線對進行預充電。這里，控制電路113為了使列解碼器不激活，與列啟動信號下降對應，在時刻t58鎖存控制信號LC下降。由此，從時刻t59開始準備下個存儲器周期，可以將地址Address的變化高速地向ATD電路112傳送。
如以上，在本實施例中，將正常存取側的解碼器分割成前置解碼器及主解碼器。然后，在切換外部地址側的信號和更新地址側的信號的多路復用器之前的輸入側(地址Address)配置前置解碼器。這里，在如上所述的背景技術的半導體存儲器件中，在多路復用器之后配置解碼器，所以如果不確定地址Address，則不能開始解碼操作。
相反，在本實施例中，只要在時刻t53確定地址Address，則可以在進行更新的時間T0的期間(時刻t53～t55)內(nèi)進行前置解碼操作、限制信號的生成操作、冗余選擇信號的生成操作。因此，從更新切換為正常存取的時刻t55起就可以進行主解碼器110的解碼操作。因此，與背景技術的半導體存儲器件相比，可以使存取高速化，還可以縮短循環(huán)時間。[第4實施例](結構的說明)圖9是表示本實施例的半導體存儲器件的結構方框圖，對與圖7(第3實施例)所示的相同結構要素標以相同的標號。首先，在本實施例中不存在圖7中設置的編程電路106r及多路復用器108。此外，在第3實施例中，不對存儲單元陣列101內(nèi)的所有字線進行更新。即，對正常單元陣列102上有缺陷的字線和備用單元陣列103上未進行正常單元陣列102的置換的字線不進行更新。因此，在存儲單元陣列101整體中4096條字線成為更新的對象。
對此，在本實施例中，無論有無缺陷和有無置換，對所有的字線進行更新。例如，對正常單元陣列102上的所有字線進行更新后，重復對備用單元陣列103上的所有字線進行更新這樣的操作。因此，在本實施例中，存儲單元陣列101整體中4128(＝4096+32)條字線成為更新的對象。
因此，在本實施例中，作為用于正常單元陣列102及備用單元陣列103的獨立的更新計數(shù)器，在更新控制電路121內(nèi)分別設置計數(shù)器122n及計數(shù)器122rd。計數(shù)器122n生成用于更新正常單元陣列102的更新地址R_ADDn。正常單元陣列102包括4096條子字線，所以更新地址R_ADDn在每次更新中變化為“0”、“1”、…“4095”、“0”、…。另一方面，計數(shù)器122rd生成用于更新備用單元陣列103的更新地址R_ADDrd。備用單元陣列103包括32條子字線，所以更新地址R_ADDrd在每次更新中變化為“0”、“1”、“2”、…“31”、“0”、…。
再有，在本實施例中，正常單元陣列102和備用單元陣列103不同時進行更新，在計數(shù)器122n、122rd中的一個計數(shù)器遞增計數(shù)期間，另一個計數(shù)器停止計數(shù)操作。因此，更新控制電路121生成表示正常單元陣列102、備用單元陣列103的哪一個作為更新對象的更新地址控制信號RAC。再有，如果更新地址控制信號RAC為“L”，則計數(shù)器122n是可計數(shù)狀態(tài)，如果更新地址控制信號RAC是“H”，則計數(shù)器122rd是可計數(shù)狀態(tài)。
前置解碼器123n具有與圖7的前置解碼器105n大致相同的結構，但向前置解碼器123n輸入限制信號KLn。因此，如果限制信號KLn無效(“L”)，則前置解碼器123n，完全與前置解碼器105n相同輸出有效的前置解碼信號PDn，而如果限制信號KLn有效(“H”)，則輸出無效的前置解碼信號PDn。
前置解碼器123r也具有與圖7的前置解碼器105r大致相同的結構。但是，在本實施例中，為了交替進行正常單元陣列102、備用單元陣列103的更新，向前置解碼器123r輸入更新地址控制信號RAC。然后，如果更新地址控制信號RAC是“L”，則與前置解碼器105r同樣，輸出有效的前置解碼信號PDrn，如果更新地址控制信號RAC是“H”，則輸出無效的前置解碼信號PDrn。
接著，解碼器124在對備用單元陣列103進行更新的情況下(更新地址控制信號RAC為“H”)，對更新地址R_ADDrd進行解碼并輸出有效的冗余選擇信號RDr。另一方面，在對正常單元陣列102進行更新的情況下(更新地址控制信號RAC為“L”)，解碼器124輸出無效的冗余選擇信號RDr。接著，主解碼器125對前置解碼信號PDm進行解碼來驅(qū)動正常側字驅(qū)動器。
這里，圖10是將圖9的結構進一步具體化的圖，是與主字線及子字線組成的分層型字線構造對應的結構例。再有，在圖10中對與圖7或圖9所示的相同結構要素標以相同的標號。圖10的結構與第2實施例(圖6)同樣，按照解碼信號的系統(tǒng)，解碼器的級數(shù)有所不同，外部地址/更新地址的低位3位為1級，高位9位為2級。
如上所述，正常單元陣列102及備用單元陣列103都是1條主字線由8條子字線構成的結構。因此，在圖10中，正常單元陣列102使用的計數(shù)器和備用單元陣列103使用的計數(shù)器不完全獨立。即，正常單元陣列102、備用單元陣列103共用對連接到同一主字線上的子字線進行連續(xù)更新的計數(shù)器141。因此，在正常單元陣列102的更新時連接計數(shù)器141及計數(shù)器143所成的計數(shù)器成為更新計數(shù)器，在備用單元陣列103的更新時連接計數(shù)器141及計數(shù)器145所成的計數(shù)器成為更新計數(shù)器。
設圖9所示的更新地址R_ADDn的各位為AX0～AX11(AX0為最低位位，AX11為最高位位)。計數(shù)器141是在每次對1條子字線進行更新時遞增計數(shù)的3位的二進制計數(shù)器。該計數(shù)器141生成地址AX0～AX2，同時該計數(shù)值環(huán)繞“000”B(B是二進制數(shù))時向進位C3產(chǎn)生脈沖。
計數(shù)器143是用于生成地址AX3～AX11的9位(＝12位-3位)的二進制計數(shù)器。該計數(shù)器143在每次進位C3中產(chǎn)生脈沖時，遞增計數(shù)。此外，計數(shù)器143在其計數(shù)值環(huán)繞(wrap around)“0……0”B時，向進位C12產(chǎn)生脈沖，同時停止自身的計數(shù)操作。停止了計數(shù)操作的計數(shù)器143，如果向復位端子R輸入脈沖，則再次轉變?yōu)榭蛇f增計數(shù)的狀態(tài)。即，如果備用單元陣列103的更新結束，后述的計數(shù)器145在進位CN3產(chǎn)生脈沖，則為了正常單元陣列102的更新而再次使用計數(shù)器143。
計數(shù)器145是生成更新地址R_ADDrd的高位2位的二進制計數(shù)器。該計數(shù)器145在每次進位C3中產(chǎn)生脈沖時，使遞增計數(shù)并輸出地址XR3BR、XR4BR。此外，計數(shù)器145在其計數(shù)值環(huán)繞“00”B時，向進位CN3產(chǎn)生脈沖，同時停止自身的計數(shù)操作。停止了計數(shù)操作的計數(shù)器145，如果向復位端子R輸入脈沖，則再次轉變?yōu)榭蛇f增計數(shù)的狀態(tài)。
即，如果正常單元陣列102的更新結束，計數(shù)器143在進位C12上產(chǎn)生脈沖，則為了備用單元陣列103的更新而再次使用計數(shù)器145。另外，計數(shù)器145根據(jù)是否停止自身計數(shù)操作來生成更新地址控制信號。再有，在電源接通之后，例如圖9所示的控制電路113向計數(shù)器143或計數(shù)器145的其中一個的復位端子供給脈沖，設定是否最初更新正常單元陣列102、備用單元陣列103的某一個。
接著，解碼器146對地址AX0～AX2進行解碼，生成8個解碼信號，將這些解碼信號通過多路復用器1071及多路復用器1091分別供給正常側字驅(qū)動器及備用側字驅(qū)動器。多路復用器1071根據(jù)地址變化檢測信號ATD，對從解碼器146輸出的解碼信號和內(nèi)部地址L-ADD的低位3位進行解碼，選擇所得的解碼信號PDn1的某一個。
多路復用器1091根據(jù)地址變化檢測信號ATD，選擇從解碼器146輸出的解碼信號和冗余選擇信號RDn1的某一個。這里，圖9的編程電路106n具有輸出用于選擇主字線的冗余選擇信號RDnh和用于選擇子字線的冗余選擇信號RDn1的結構。因而，正常單元陣列102及備用單元陣列103根據(jù)分別從多路復用器1071、多路復用器1091供給的解碼信號來選擇子字線。
接著，前置解碼器147將對地址AX3～AX11進行前置解碼，所得的前置解碼信號通過后述的晶體管148(以下有略記為‘Tr’的情況)供給多路復用器107h。多路復用器107h對該前置解碼信號和內(nèi)部地址L_ADD的高位9位進行前置解碼，根據(jù)地址變化檢測信號ATD選擇所得的前置解碼信號PDnh并輸出到主解碼器125。這里，前置解碼器147將地址AX3～AX11的9位劃分為2、3、2、2位，分別生成4、8、4、4個解碼信號，將這些信號全部相加的20個信號作為前置解碼信號輸出。
Tr148是p溝道的MOS(金屬氧化膜半導體)晶體管，設置與前置解碼器147輸出的前置解碼信號的數(shù)目相同的個數(shù)，在更新地址控制信號RAC為“L”時，將這些前置解碼信號傳送到多路復用器107h。接著，解碼器149對地址XR3BR、XR4BR進行解碼，輸出4個解碼信號。
開關150由4個n溝道MOS晶體管構成，在更新地址控制信號RAC為“H”時，將解碼器149的輸出傳送到多路復用器109h。接著，多路復用器109h選擇通過開關150供給的冗余選擇信號和冗余選擇信號RDnh的其中一個供給備用側字驅(qū)動器。
根據(jù)以上的結構，正常側字驅(qū)動器根據(jù)主解碼器125及解碼器146的各解碼結果，在由主解碼器125所指定的主字線上連接的子字線中，使由解碼器146所指定的某一條子字線激活。備用側字驅(qū)動器也是同樣，根據(jù)解碼器149及解碼器146的各解碼結果，使某一條子字線激活。
(操作的說明)
下面，參照與第3實施例相同的圖8的時序圖來說明上述結構的半導體存儲器件的操作。這里，首先沿著圖9的結構來說明操作，然后補充圖10的結構的操作。首先，在時刻t51之前將地址Address直接通過鎖存器111供給后級的各部。然后，如果在時刻t51地址Address開始變化，則在地址變化檢測信號ATD中產(chǎn)生單觸發(fā)脈沖，所以多路復用器107、109接受該脈沖后分別選擇前置解碼信號PDrn、冗余選擇信號RDr。
這里，設最初對正常單元陣列102進行更新，更新控制電路121在更新地址控制信號RAC上輸出“L”。因此，如果前置解碼器123r根據(jù)從計數(shù)器122n輸出的更新地址R_ADDn(例如“0”)來生成前置解碼信號PDrn，則該信號原封不動地作為前置解碼信號PDm從多路復用器107輸出到主解碼器125。由此，使正常單元陣列102上的與行地址“0”對應的字線激活，進行更新。另一方面，解碼器142為了生成無效的冗余選擇信號RDr，使備用單元陣列103上的字線都不激活。再有，更新操作的細節(jié)與第3實施例的更新操作相同。
然后，如果在時刻t53前確定內(nèi)部地址L_ADD，則前置解碼器123n根據(jù)內(nèi)部地址L-ADD來生成前置解碼信號PDn。此外，與該操作并行進行，編程電路106n生成限制信號KLn及冗余選擇信號RDn。因此，如果限制信號KLn無效，則編程電路106n生成有效的前置解碼信號PDn，而如果限制信號KLn有效，則生成無效的前置解碼信號PDn。此時，編程電路106n生成有效的冗余選擇信號RDn。
如果經(jīng)過更新所需的時間，則與第3實施例同樣，使更新結束。接著，在時刻t55隨著鎖存控制信號LC上升，從更新轉移到正常存取。進而，多路復用器107、109選擇正常側的信號，將前置解碼信號PDn、冗余選擇信號RDn作為前置解碼信號PDm、冗余選擇信號RDm分別供給主解碼器125、備用側字驅(qū)動器。
計數(shù)器122n準備下一個子字線的更新，對更新地址R_ADDn遞增計數(shù)并輸出“1”。接著，控制電路113使主解碼器125的解碼操作開始。這里，如果不進行備用單元陣列103的置換，則主解碼器125對前置解碼信號PDm進行解碼。其結果，使對應于地址Address的正常字線激活，進行正常存取。
另一方面，在進行置換的情況下，使正常單元陣列102的字線都不激活，以便不生成有效的前置解碼信號PDm。相反，使冗余選擇信號RDm有效，所以使對應于地址Address的備用單元陣列103上的字線激活，進行正常存取。再有，正常存取的詳細的操作與第3實施例相同。然后，如果經(jīng)過正常存取所需要的時間，則與第3實施例同樣，使正常存取結束。其結果，使正常字線不激活，同時在鎖存控制信號LC下降的時刻t59變換存儲器周期。
然后，重復進行至此所述的操作，如下進行更新。即，在每次進行更新時使更新地址R_ADDn增加“1”，如果進行與該值變?yōu)椤?095”對應的字線的更新，則計數(shù)器122n的計數(shù)值返回到“0”。由此，更新控制電路121使計數(shù)器122n的計數(shù)操作停止，代之以，使計數(shù)器122rd為可遞增計數(shù)的狀態(tài)，將其計數(shù)值復位為“0”。
與此同時，更新控制電路121將更新地址控制信號RAC變換成“H”，所以解碼器124對更新地址R_ADDrd進行解碼，將所得的冗余選擇信號RDr供給多路復用器109。另一方面，前置解碼器123r生成有效的前置解碼信號PDrm。然后，在進行更新的情況下，多路復用器109將有效的冗余選擇信號RDr作為冗余選擇信號RDm供給備用側字驅(qū)動器。其結果，將對應于更新地址R_ADDrd的值為“0”的備用單元陣列103上的字線更新。
以后，在每次更新時計數(shù)器122rd就使遞增計數(shù)“1”。然后，如果將對應于更新地址R_ADDrd的值為“3”的字線更新，則計數(shù)器122rd的計數(shù)值返回到“0”。由此，更新控制電路121使計數(shù)器122rd的計數(shù)操作停止，使計數(shù)器122n再次成為可遞增計數(shù)的狀態(tài)，將其計數(shù)值復位到“0”。同時，更新控制電路121將更新地址控制信號RAC轉換為“L”。在這樣的一連串的操作中返回到最初說明的狀態(tài)，因而以后重復進行至此說明的操作。
再有，說明采用了圖10結構的情況下的更新操作。其中，設最初更新正常單元陣列102，作為初始狀態(tài)，計數(shù)器141、143、145的計數(shù)值都為“0”。此時，計數(shù)器145處于停止狀態(tài)，所以在更新地址控制信號RAC中輸出“L”。因此，開關150截止，解碼器149生成的解碼信號都不傳送到多路復用器109。
不過，計數(shù)器141的輸出由解碼器146解碼后通過多路復用器1091供給備用單元陣列103。但是，無論存儲單元陣列101選擇子字線還是選擇主字線，該主字線上連接的任何子字線都不激活。因此，比如即使從解碼器146供給解碼信號，備用單元陣列103也不使任何字線激活。
另一方面，通過更新地址控制信號RAC變?yōu)椤癓”，使PMOS晶體管Tr148導通。因此，計數(shù)器143的輸出由前置解碼器147進行前置解碼后，通過Tr148、多路復用器107h被輸入到主解碼器125進行解碼。此時，解碼器146所輸出的解碼信號通過多路復用器1071供給正常單元陣列102。由此，將與行地址“0”對應的正常單元陣列102的字線更新。
然后，通過計數(shù)器141進行遞增計數(shù)，使地址AX0～AX11的值變?yōu)椤?”。由此，在下次的更新中將與行地址“1”對應的正常單元陣列102的字線更新。以后同樣地更新與行地址“7”對應的字線后，計數(shù)器141產(chǎn)生進位C3，所以計數(shù)器143遞增計數(shù)，地址AX3～AX11變?yōu)椤?”。由此，在下次的更新中將與行地址“8”對應的正常單元陣列102的字線更新。
然后進行與至此說明的相同的操作，在每次更新同一主字線連接的8條子字線時，產(chǎn)生進位C3，使計數(shù)器143遞增計數(shù)。這樣，如果地址AX0～AX11的值變?yōu)椤?095”(計數(shù)器141、143的所有位為“1”B)，其更新結束，則計數(shù)器141產(chǎn)生進位C3，同時計數(shù)器143產(chǎn)生進位C12。由此，計數(shù)器143停止自身的計數(shù)操作，計數(shù)器145轉變?yōu)榭蛇f增計數(shù)的狀態(tài)，在更新地址控制信號RAC中輸出“H”。
于是，這次使Tr148截止，而使開關150導通。其結果，從多路復用器107h不向主解碼器125供給有效的前置解碼信號。因此，即使從解碼器146通過多路復用器1071輸出解碼信號，正常單元陣列102也不使任何的字線激活。另一方面，通過使開關150導通，從而將計數(shù)器145的值“0”供給解碼器149，解碼器149將生成的解碼信號經(jīng)由多路復用器109h供給備用側字驅(qū)動器。
由此，將與行地址“0”對應的備用單元陣列103上的字線更新，同時計數(shù)器141將自身的計數(shù)值遞增計數(shù)為“1”。其結果，在下次的更新中將與行地址“1”對應的備用單元陣列103上的字線更新。以后重復進行同樣的操作，更新與行地址“7”對應的字線后，計數(shù)器141產(chǎn)生進位C3。由此，計數(shù)器145進行遞增計數(shù)，輸出“01”B。
由此，將與行地址“8”對應的備用單元陣列103上的字線更新。以后重復進行同樣的操作，將與行地址“31”對應的字線更新后，計數(shù)器145產(chǎn)生進位CN3。由此，計數(shù)器145停止自身的計數(shù)操作，同時將更新地址控制信號RAC轉變?yōu)椤癓”。另一方面，計數(shù)器143通過進位CN3的生成而再次轉變?yōu)榭蛇f增計數(shù)的狀態(tài)。由此，再次返回到最初的狀態(tài)，重復進行至此說明的操作。
如以上那樣，在本實施例中，與第3實施例同樣，與背景技術的半導體存儲器件相比，存取是高速的，所以可縮短周期時間。此外，在本實施例中，在存儲單元陣列101的整體中進行更新，所以具有不象第3實施例那樣需要另外設置更新使用的編程電路106r的優(yōu)點。
這里，一般對于編程電路來說，需要多個熔絲，如本實施例那樣，即使備用單元陣列103的主字線是4條左右，也必須設置幾十條左右的熔絲，電路容易大規(guī)?；Ｒ虼?，芯片面積也變大。但是，根據(jù)本實施例，編程電路為1個即可，所以與第3實施例相比，除了電路結構是小規(guī)模而在面積上有利之外，與第3實施例同樣，還可以使存取高速化。
在
背景技術：
的半導體器件中，為了覆蓋通過編程電路的延遲，向配置于多路復用器后級的解碼器輸入限制信號。因此，例如在第3實施例中，需要多路復用器108來進行限制信號的切換。對此，在本實施例中，向配置于多路復用器107輸入側的前置解碼器123n輸入限制信號KLn，可禁止生成有效的前置解碼信號。因此，在本實施例中，不需要設置用于限制信號的多路復用器，與第3實施例等相比，可以進一步減小電路規(guī)模，并減小芯片面積。[第5實施例]在本實施例中，在多路復用器內(nèi)分別設置外部地址使用的、更新地址使用的用于保持前置解碼信號及冗余選擇信號的鎖存器。這樣，形成不使用從輸入級至多路復用器的路徑的空閑時間。
從而，在正常存取之前進行的更新期間生成與地址Address對應的前置解碼信號、冗余選擇信號，取入到外部地址使用的鎖存器中，在持續(xù)更新的正常存取中使用這些信號。另一方面，在正常存取的期間中生成與更新地址對應的前置解碼信號、冗余選擇信號，取入到更新使用的鎖存器中，在下次的存儲器周期的更新中使用這些信號。(結構的說明)圖11是表示本實施例的半導體存儲器件的結構方框圖，對與圖7(第3實施例)或圖9(第4實施例)所示結構相同的結構要素標以相同的標號。在本實施例中，不設置圖9所示的前置解碼器123r及解碼器124。代之以，在將地址Address(內(nèi)部地址L_ADD)供給ATD電路112的節(jié)點后設置開關電路161。
代替圖9所示的更新控制電路121，設置圖7所示的更新計數(shù)器104，將其輸出供給開關電路161而不是多路復用器。即，在本實施例中，與第3實施例同樣，不更新正常單元陣列102上的有缺陷的字線和備用單元陣列103上置換中不使用的字線。
控制信號CB是用于選擇內(nèi)部地址L_ADD或更新地址R_ADD的某一個的信號。而且，開關電路161包括通過控制信號CB來控制導通狀態(tài)的Tr162、Tr163，前者為n溝后者為p溝MOS晶體管。在控制信號CB為“H”時，Tr162、Tr163分別導通、截止，將內(nèi)部地址L_ADD傳送到后級。另一方面，在控制信號CB為“L”時，Tr162、Tr163分別截止、導通，將更新地址R_ADD傳送到后級。
多路復用器164n、164rd具有完全相同的結構，所以在圖11中僅圖示多路復用器164n的詳細電路例。多路復用器164n由鎖存器165、鎖存器166、和晶體管Tr167、Tr168構成，這兩個晶體管都是n溝道的MOS晶體管。這里，控制信號A在對存儲單元陣列101進行正常存取的期間為“H”，在除此以外的期間為“L”。而且，鎖存器165以該控制信號A的上升沿作為觸發(fā)來讀入前置解碼信號PDn。接著，Tr167在控制信號A為“H”的正常存取期間中將鎖存器165的保持內(nèi)容作為前置解碼信號PDm輸出。
接著，控制信號B在更新存儲單元陣列101的期間為“H”，在除此以外的期間為“L”。而且，鎖存器166以控制信號CB的上升沿作為觸發(fā)來取入前置解碼信號PDn。接著，Tr168在控制信號B為“H”的更新期間中將鎖存器166的保持內(nèi)容作為前置解碼信號PDm輸出。接著，控制電路169將地址變化檢測信號ATD的上升沿作為觸發(fā)來生成控制信號A、B、CB?？刂齐娐?69的除此以外的功能與圖7的控制電路113相同。再有，下面說明控制電路169以怎樣的時序來生成這些控制信號的。再有，控制信號A、B相當于圖1所示的外部地址傳送信號EXTR、更新地址傳送信號RFTR。(操作的說明)下面，參照圖12的時序圖來說明本實施例的半導體存儲器件的操作。以下，設多路復用器164n、164rd內(nèi)的鎖存器166中分別取入與更新地址R_ADD對應的前置解碼信號PDn、冗余選擇信號RDn。這里，對各鎖存器166的取入操作與后述的時刻t68時相同的操作，這里，在圖12所示的存儲器周期之前的存儲器周期中進行對鎖存器166的取入。
在該時刻，控制信號A、B、CB分別為“L”、“L”、“H”，所以開關電路161選擇地址Address側，多路復用器164n、164rd內(nèi)的兩個鎖存器的輸出不供給主解碼器125、備用側字驅(qū)動器。首先在時刻t61，如果地址Address開始變化，則ATD電路112在時刻t62，在地址變化檢測信號ATD中產(chǎn)生單觸發(fā)脈沖。于是，控制電路169以該單觸發(fā)脈沖的上升沿作為觸發(fā)，在時刻t63使控制信號B上升。
在與更新地址R_ADD對應的正常單元陣列102上的字線是正常的情況下，在以前的存儲器周期中進行對鎖存器166的取入的時刻，前置解碼信號PDn有效而冗余選擇信號RDn無效。因此，這種情況下主解碼器125對前置解碼信號PDm進行解碼，正常側字驅(qū)動器將與更新地址R_ADD對應的正常單元陣列的字線更新。
另一方面，在與更新地址R-ADD對應的正常單元陣列102上的字線有缺陷的情況下，在按以前的存儲器周期進行了對鎖存器166的取入時刻，前置解碼信號PDn變?yōu)闊o效，而冗余選擇信號RDn變?yōu)橛行АＲ虼?，在該情況下，備用側字驅(qū)動器對冗余選擇信號RDm進行解碼，所以將備用單元陣列103上的代替字線更新。
接著，如果從時刻t61經(jīng)過時間TSKEW在時刻t64確定了地址Address，則該地址Address通過開關電路161供給前置解碼電路123n和編程電路106n。因此，輸出對地址Address的值進行解碼所得的前置解碼信號PDn。而如果與地址Address對應的正常單元陣列102上的字線有缺陷，則使限制信號KLn及冗余選擇信號RDn有效，如果無缺陷，則使限制信號KLn及冗余選擇信號RDn都無效。
然后，如果更新結束，則控制電路169以地址變化檢測信號ATD的上升沿作為觸發(fā)，在時刻t65使控制信號B下降并停止前置解碼信號PDm的供給。接著，控制電路169以控制信號B的下降沿作為觸發(fā)，在時刻t66使控制信號A上升。由此，多路復用器164n、164rd內(nèi)的各鎖存器165分別取入與地址Address對應的前置解碼信號PDn、冗余選擇信號RDn，將這些信號作為前置解碼信號PDm、冗余選擇信號RDm分別輸入到主解碼器125、備用側字驅(qū)動器。
由此，例如，如果與地址Address對應的正常單元陣列102上的字線正常，則前置解碼信號PDn有效，所以對正常單元陣列102進行正常存取。接著，在時刻t67，控制電路169以控制信號B的下降沿作為觸發(fā)，使控制信號CB下降。由此，開關電路161選擇更新地址R_ADD側。其結果，與提供地址Address的情況同樣，生成對更新地址R-ADD進行了前置解碼的前置解碼信號PDn。此時，如果與更新地址R-ADD對應的正常單元陣列102上的字線缺陷，則限制信號KLn、冗余選擇信號RDn有效，而前置解碼信號PDn無效。
然后，控制電路169以控制信號B的下降沿作為觸發(fā)，在時刻t68使控制信號CB上升。這里，控制信號CB上產(chǎn)生的負的脈沖寬度以從開關電路161輸出更新地址R-ADD的時刻作為基準，將前置解碼信號PDn及冗余選擇信號RDn分別設定得大于傳送到多路復用器164n、164rd內(nèi)的各鎖存器166的時間。然后，多路復用器164n、164rd內(nèi)的各鎖存器166在控制信號CB的上升沿時取入更新使用的前置解碼信號PDn及冗余選擇信號RDn。
這樣，取入到各鎖存器166中的信號在下次進行更新的存儲器周期中控制信號B為“H”的期間中使用。然后，正常存取結束，控制電路169以控制信號B的下降沿作為觸發(fā)，在時刻t69使控制信號A下降后，返回到與時刻t61相同的狀態(tài)，在時刻t70轉移到新的存儲器周期。因此，以后重復進行與至此說明的相同操作。
如上所述，在本實施例中，在進行更新的情況下和進行正常存取的情況下，不僅共用編程電路，而且共用前置解碼器。因此，可獲得與第4實施例同樣的優(yōu)點，同時與第4實施例相比，可以省略更新地址使用的前置解碼器。因此，可以進一步縮小電路規(guī)模，進一步削減芯片面積。
再有，在圖11所示的結構中，通過省略編程電路106n、多路復用器164rd等這樣的用于冗余的結構要素，即使在不具有備用單元陣列103的半導體存儲器件中，也可以采用使用了鎖存器的本實施例的技術思想。
對于鎖存控制信號LC沒有特別詳細地說明，但鎖存控制信號LC和控制信號A的時序?qū)嶋H上大致相同。因此，也可以是僅對鎖存器111或多路復用器164n的某一個進行鎖存的結構。[第6實施例]在本實施例中，是第5實施例的變形例，可以實現(xiàn)與第5實施例同樣的功能。即，在本實施例中，在各存儲器周期的更新期間中，生成進行下次更新時使用的前置解碼信號及冗余選擇信號，并進行對多路復用器內(nèi)的第1鎖存器的取入。此外，在該更新期間中使用的前置解碼信號及冗余選擇信號在更新開始時從第1鎖存器向與其不同的第2鎖存器傳送，在該更新期間中使用該第2鎖存器的輸出。
這樣，即使在該更新期間中第1鎖存器進行取入操作，在該更新期間中向存儲單元陣列101側供給的前置解碼信號及冗余選擇信號也不受到影響。此外，在更新完成后立即開始正常存取，所以在本實施例中，在更新完成時刻之前進行從更新地址側向外部地址側的切換。然后，生成與外部地址對應的前置解碼信號及冗余選擇信號，傳送至多路復用器的輸入端，在正常存取開始的時刻，可將這些前置解碼信號及冗余選擇信號直接用于正常存取。
圖13是表示本實施例的半導體存儲器件的結構方框圖，對于圖11(第5實施例)中所示的結構相同的結構要素標以相同的標號。從圖示可知，在本實施例中，多路復用器的結構與圖11所示的結構有所不同。這里，多路復用器171n、171rd是完全相同的結構，多路復用器171n僅在輸入輸出冗余信號來取代前置解碼信號方面與多路復用器171rd有所不同。因此，這里，對于多路復用器171n說明其詳細的結構。
首先，在正常存取的情況下，控制信號A為“H”，所以多路復用器171n通過Tr167將前置解碼信號PDn作為前置解碼信號PDm原封不動地輸出。另一方面，在更新的情況下，使用鎖存器165、166及Tr168。鎖存器165在更新期間中在控制信號CB的上升沿，取入用于下次更新的前置解碼信號PDn，在更新開始時的控制信號B的上升沿，將其內(nèi)容傳送到鎖存器166。另一方面，鎖存器166在更新期間中控制信號B為“H”時，通過Tr168將前置解碼信號輸出到后級。再有，控制電路172與圖12的控制電路169的不同僅在于控制信號A、B、CB的生成時序，而其他的功能與控制電路169相同。
下面，參照圖14的時序圖，以與第5實施例的不同點為中心來說明上述結構的半導體存儲器件的操作。首先，時刻t81以前的控制信號A、B、CB的電平與第5實施例相同。因此，鎖存器電路161選擇內(nèi)部地址L_ADD，多路復用器171n、171rd內(nèi)的兩個鎖存器的輸出都不供給主解碼器125、備用側字驅(qū)動器。
然后，如果在時刻t81地址Address開始變化，則在時刻t82，在地址變化檢測信號ATD中生成單觸發(fā)脈沖。由此，控制電路172將地址變化檢測信號ATD的上升沿作為觸發(fā)，在時刻t83使控制信號B上升。于是，多路復用器171n內(nèi)的鎖存器166取入鎖存器165的內(nèi)容，作為與更新地址R_ADD對應的前置解碼信號PDm，通過Tr168輸送到主解碼器125。
多路復用器171rd也進行與多路復用器171n同樣的操作，將與更新地址R_ADD對應的冗余選擇信號RDm輸送到備用側字驅(qū)動器。然后，例如使與更新地址R-ADD對應的正常單元陣列102上的字線為正常，則前置解碼信號PDm被進行前置解碼，使正常單元陣列102的字線更新。接著，在時刻t84，控制電路172以地址變化檢測信號ATD的上升沿作為觸發(fā)，使控制信號CB下降。
由此，開關電路161選擇更新地址R_ADD，前置解碼器123n對更新地址R_ADD進行前置解碼來生成前置解碼信號PDn，與其并行進行，編程電路106n生成與更新地址R_ADD對應的限制信號KLn及冗余選擇信號RDn。與第5實施例相同，控制電路172以地址變化檢測信號ATD的上升沿作為觸發(fā)，在時刻t86時直至使控制信號CB上升，結束這些操作。
然后，通過使控制信號CB上升，在多路復用器171n、171rd中，各鎖存器165分別取入與更新地址R_ADD對應的前置解碼信號PDn、冗余選擇信號RDn。此外，通過使控制信號CB上升，開關電路161選擇地址Address側。其結果，生成與地址Address對應的前置解碼信號PDn、冗余選擇信號RDn，分別輸入到多路復用器171n、171rd。
然后，將更新結束，控制電路172以地址變化檢測信號ATD的上升沿作為觸發(fā)，在時刻t87，使控制信號B下降。接著，控制電路172以控制信號B的下降沿作為觸發(fā)，在時刻t88，使控制信號A上升后，將與地址Address對應的前置解碼信號PDn、冗余選擇信號RDn分別直接通過多路復用器171n、171rd內(nèi)的Tr167，作為前置解碼信號PDm、冗余選擇信號RDm，分別供給主解碼器125、備用側字驅(qū)動器。
因此，例如，如果與地址Address對應的正常單元陣列102上的字線正常，則對正常單元陣列102上的字線進行正常存取。然后，如果正常存取結束，則控制電路172以控制信號B的上升沿作為觸發(fā)，在時刻t89，使控制信號A下降。由此，返回到與時刻t81相同的狀態(tài)，所以在時刻t90，轉移到下次的存儲器周期，重復進行與至此說明的相同的操作。
從以上的說明可知，將控制信號CB中產(chǎn)生的負的脈沖寬度設定得大于將與更新地址R_ADD對應的前置解碼信號PDn及冗余選擇信號RDn傳送到多路復用器171n、171rd內(nèi)的鎖存器165所需的時間。同樣，將從控制信號CB上升至控制信號A上升的時間(時刻t86～t88)設定得大于將與地址Address對應的前置解碼信號PDn及冗余選擇信號RDn傳送到主解碼器125及備用側字驅(qū)動器所需的時間。
此外，在圖13所示的結構中，通過省略編程電路106n、多路復用器171rd等這樣的用于冗余的結構要素，即使在不具有備用單元陣列103的半導體存儲器件中，也可以采用使用了鎖存器的本實施例的技術思想。[變形例]在上述的第3～第6實施例中，除第3實施例以外，將限制信號輸入到前置解碼器，禁止生成前置解碼信號。但是，例如向配置在前置解碼器的后級的多路復用器輸入限制信號，將多路復用器有效的前置解碼信號不向后級傳送的結構也可以。
此外，在第4實施例中，說明了先將正常單元陣列102的字線都進行更新后，再將備用單元陣列103的字線都進行更新。但是，更新的順序不限定于此。例如，也可以將正常單元陣列102和備用單元陣列103交替地更新1條至多條主字線或1條至多條子字線。在第4實施例中，關鍵在于對存儲單元陣列101上的所有子字線在預先決定的時間內(nèi)進行更新就可以。
在上述各實施例中，包含讀取放大器、預定電電路、列解碼器等外圍電路，使正常單元陣列102和備用單元陣列103獨立，也可以對正常單元陣列102和備用單元陣列103進行并行更新。通過將正常單元陣列102及備用單元陣列103同時進行更新，從而在其間增加峰值電流，但與正常單元陣列102的字線條數(shù)相比，備用單元陣列103的字線條數(shù)非常少。因此，只要峰值電流的增加在沒有問題的范圍內(nèi)就可以。
在上述各實施例中分割為前置解碼器及主解碼器，但不將解碼操作分成兩個階段而在上述的前置解碼階段中進行所有的解碼也可以。
在上述第3實施例及第4實施例中，通過ATD信號來切換多路復用器，但與第1實施例(圖1)同樣，使用圖5所示結構的多路復用器，通過外部地址傳送信號EXTR及更新地址傳送信號RFTR來控制切換也可以。
以上，參照附圖詳細說明了本發(fā)明的各實施例的操作，但本發(fā)明不限于這些實施例，只要是不脫離本發(fā)明主要精神的范圍內(nèi)的設計變更等，也都包含在本發(fā)明內(nèi)。
產(chǎn)業(yè)上的利用可能性本發(fā)明通過在對半導體存儲器件內(nèi)部生成的更新地址解碼后再切換這些解碼信號來進行從半導體存儲器件的外部供給的外部地址和存儲單元的更新，從而使地址存取高速化，縮短周期時間，并且提供可以使電路結構盡量小規(guī)模化，削減芯片面積的技術。
權利要求
1.一種半導體存儲器件，用于進行更新操作和讀寫操作，它包括解碼器，對用于所述讀寫操作的存取地址及用于所述更新操作的更新地址進行解碼并分別輸出解碼信號；第1切換電路，進行所述解碼信號的切換；以及控制電路，根據(jù)切換后的解碼信號來進行所述更新操作或所述讀寫操作。
2.如權利要求1所述的半導體存儲器件，其中，包括存儲單元陣列，該存儲單元陣列具有正常單元陣列和置換所述正常單元陣列的有缺陷區(qū)域的備用單元陣列，所述第1切換電路按照指定進行所述更新操作或進行所述讀寫操作的其中一個操作的切換信號來切換所述解碼信號，所述控制電路按照作為所述更新操作或所述讀寫操作的對象的所述正常單元陣列上有無缺陷區(qū)域，根據(jù)切換后的所述解碼信號來對所述正常單元陣列或所述備用單元陣列進行存取。
3.如權利要求2所述的半導體存儲器件，其中，包括更新地址生成電路，與所述正常單元陣列的結構相對應，生成更新地址；編程電路，按照是否進行所述置換，對于各個所述更新地址及所述存取地址生成禁止選擇所述正常單元陣列的限制信號和指定所述備用單元陣列上的置換區(qū)域的選擇信號；以及第2切換電路，按照所述切換信號來分別進行所述限制信號的切換及所述選擇信號的切換，所述控制電路根據(jù)切換過的所述限制信號及所述選擇信號，來決定使存取對象為所述正常單元陣列或所述備用單元陣列的哪一個。
4.如權利要求2所述的半導體存儲器件，其中，包括更新地址生成電路，與構成所述存儲單元的所述正常單元陣列和所述備用單元陣列相對應來生成所述更新地址；編程電路，按照是否進行所述置換，對于所述存取地址生成禁止選擇所述正常單元陣列的限制信號和指定所述備用單元陣列上的置換區(qū)域的第1選擇信號；選擇信號生成電路，根據(jù)為了所述備用單元陣列的更新操作而生成的所述更新地址，來生成指定所述備用單元陣列上的更新區(qū)域的第2選擇信號；以及第2切換電路，按照所述切換信號來切換為所述第1選擇信號或所述第2選擇信號的其中一個信號；所述控制電路在對所述備用單元陣列進行存取時，對由切換過的所述第1選擇信號或所述第2選擇信號的某一個信號指定的所述備用單元陣列上的置換區(qū)域或更新區(qū)域進行存取。
5.一種半導體存儲器件，用于進行更新操作和讀寫操作，它包括選擇電路，選擇用于所述更新操作的更新地址或用于所述讀寫操作的存取地址的其中之一；解碼器，對選擇的所述更新地址或所述存取地址進行解碼并輸出解碼信號；第1切換電路，在分別進行所述更新操作、所述讀寫操作時，在所述更新操作或所述讀寫操作之前，選擇對于所述更新地址、所述存取地址分別生成的解碼信號；以及控制電路，根據(jù)選擇的解碼信號來進行所述更新操作或所述讀寫操作。
6.如權利要求5所述的半導體存儲器件，所述第1切換電路包括第1保持電路，取入在所述更新操作期間將所述選擇電路切換到存取地址側所獲得的所述解碼信號，并在所述讀寫操作期間輸出；以及第2保持電路，取入在所述讀寫操作期間將所述選擇電路切換到更新地址側所獲得的所述解碼信號，并在所述更新操作期間輸出。
7.如權利要求5所述的半導體存儲器件，所述第1切換電路包括第1保持電路，取入在所述更新操作期間將所述選擇電路切換到所述更新地址側所獲得的所述解碼信號；第2保持電路，在所述更新操作期間，在所述第1保持電路的取入操作之前，取入所述第1保持電路的輸出并輸出；以及傳送電路，在所述讀寫操作期間輸出在所述更新操作期間將所述選擇電路切換到所述存取地址側所獲得的所述解碼信號。
8.如權利要求5所述的半導體存儲器件，包括存儲單元陣列，該存儲單元陣列具有將正常單元陣列和所述正常單元陣列的有缺陷區(qū)域進行置換的備用單元陣列，所述控制電路根據(jù)作為所述更新操作或所述讀寫操作對象的所述正常單元陣列上有無缺陷區(qū)域，根據(jù)選擇的所述解碼信號來對所述正常單元陣列或所述備用單元陣列進行存取。
9.如權利要求8所述的半導體存儲器件，其中，包括更新地址生成電路，對應于所述正常單元陣列的結構，生成所述更新地址；編程電路，按照是否進行所述置換，對于由所述選擇電路所選擇出的地址生成禁止選擇所述正常單元陣列的限制信號和指定所述備用單元陣列上的置換區(qū)域的選擇信號，將所述限制信號供給所述解碼器；以及第2切換電路，在進行各個所述更新操作、所述讀寫操作時，選擇所述更新操作或所述讀寫操作之前對于所述更新操作、所述存取地址分別生成的所述選擇信號，所述控制電路根據(jù)選擇的所述解碼信號及所述選擇信號，來決定使存取的對象為所述正常單元陣列或所述備用單元陣列的其中一個。
10.如權利要求9所述的半導體存儲器件，其中，所述第1保持電路取入在所述更新操作期間將所述選擇電路切換到所述存取地址側所獲得的所述解碼信號及所述選擇信號，并在所述讀寫操作期間輸出，所述第2保持電路取入在所述讀寫操作期間將所述選擇電路切換到所述更新地址側所獲得的所述解碼信號及所述選擇信號，并在所述更新操作期間輸出。
11.如權利要求9所述的半導體存儲器件，其中，所述第1保持電路取入在所述更新操作期間將所述選擇電路切換到所述更新地址側所獲得的所述解碼信號及所述選擇信號，所述第2保持電路在所述更新操作期間取入并輸出在所述第1保持電路的取入操作之前從所述第1保持電路輸出的所述解碼信號及所述選擇信號，所述傳送電路在所述讀寫操作期間將所述選擇電路切換到所述存取地址側，在所述更新操作期間輸出所獲得的所述解碼信號及所述選擇信號。
12.如權利要求9所述的半導體存儲器件，其中，所述編程電路將所述限制信號供給所述第1切換電路，所述第1切換電路在所述限制信號有效時，輸出禁止選擇所述正常單元陣列的解碼信號。
13.如權利要求1或5所述的半導體存儲器件，包括地址轉移檢測電路，將所述存取地址的變化或激活信號有效的情況作為地址轉移來檢測，所述控制電路將所述地址轉移作為觸發(fā)來進行所述更新操作及所述讀寫操作。
14.如權利要求13所述的半導體存儲器件，所述控制電路將所述地址轉移作為觸發(fā)進行所述更新操作后再進行所述讀寫操作。
15.如權利要求14所述的半導體存儲器件，所述解碼器從確定了所述存取地址時至開始所述讀寫操作的期間內(nèi)進行解碼操作并生成所述解碼信號。
16.如權利要求3、4、9任何一項所述的半導體存儲器件，包括地址轉移檢測電路，將所述存取地址的變化或激活信號有效的情況作為地址轉移來檢測，所述控制電路將所述地址轉移作為觸發(fā)來進行所述更新操作后再進行所述讀寫操作，所述編程電路在從確定了所述存取地址至開始所述讀寫操作的期間內(nèi)生成所述限制信號和所述選擇信號。
17.如權利要求1或5所述的半導體存儲器件，包括配置于所述第1切換電路的后級，對通過所述解碼器的解碼操作獲得的所述解碼信號進一步解碼的電路。
18.如權利要求1或5所述的半導體存儲器件，字線根據(jù)多個解碼信號來選擇，以每個用于獲得該多個解碼信號的路徑來決定所述個切換電路的位置。
19.如權利要求1或5所述的半導體存儲器件，所述第1切換電路在切換所述解碼信號時，在規(guī)定期間內(nèi)不選擇任何解碼信號。
20.如權利要求3、4、9任何一項所述的半導體存儲器件，所述第2切換電路在切換所述限制信號及所述選擇信號時，在規(guī)定期間內(nèi)不選擇任何限制信號，也不選擇任何選擇信號。
21.如權利要求19所述的半導體存儲器件，所述第1切換電路在所述規(guī)定期間中輸出使字線為非選擇狀態(tài)的電壓。
22.如權利要求20所述的半導體存儲器件，所述第2切換電路在所述規(guī)定期間中輸出使字線為非選擇狀態(tài)的電壓。
23.如權利要求1或5所述的半導體存儲器件，所述控制電路在進行所述更新操作的存儲器周期中，在一個存儲器周期的期間內(nèi)進行所述更新操作及所述讀寫操作。
全文摘要
提供一種使地址存取高速化并可以縮短循環(huán)時間的半導體存儲器件。第1地址解碼器(2)、第1更新地址解碼器(5)對分別從半導體存儲器件的外部供給的外部地址(Xn)、半導體存儲器件內(nèi)部的更新中使用的更新地址(RXn)分別進行解碼。多路復用器(8)根據(jù)外部地址傳送信號(EXTR)和更新地址傳送信號(RFTR)，選擇外部地址側的解碼信號(XnDm)或更新地址側的解碼信號(XnRm)作為解碼信號(XnMm)輸出，以便在1個存儲器周期中可連續(xù)進行更新操作和Read/Write(讀/寫)操作。字驅(qū)動器(10)對多路復用器(8)等選擇出的解碼信號(XnMm、XpMq)進行解碼，使字線(WLmq)激活。
文檔編號G11C29/04GK1416574SQ01806178
公開日2003年5月7日 申請日期2001年3月7日 優(yōu)先權日2000年3月8日
發(fā)明者高橋弘行, 稻葉秀雄, 園田正俊, 加藤義之, 中川敦 申請人:日本電氣株式會社