專利名稱：一種改進(jìn)的高密度存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)設(shè)備，更具體地說，涉及一種用于嵌入存儲(chǔ)器應(yīng)用程序的存儲(chǔ)單元。本文所討論的特殊應(yīng)用程序組成可用于嵌入存儲(chǔ)系統(tǒng)的按內(nèi)容尋址的存儲(chǔ)器(CAM)。
在網(wǎng)絡(luò)工業(yè)中，通常來說，存儲(chǔ)器在增加網(wǎng)絡(luò)系統(tǒng)的性能方面起到非常重要的作用，具體來說，例如在Layer 3 Fast Ethemet以及Gigabit轉(zhuǎn)換的領(lǐng)域中。在這種轉(zhuǎn)換中，存儲(chǔ)器起到的特殊作用就是加快地址查詢。一般來說，這種類型的操作涉及到輸入數(shù)據(jù)包的地址信息與現(xiàn)有數(shù)據(jù)庫的比較，該數(shù)據(jù)庫是由表示將把輸入的數(shù)據(jù)包引向何處的可能地址組成的。特別是在改變網(wǎng)絡(luò)協(xié)議而且用于存儲(chǔ)這種信息的數(shù)據(jù)庫連續(xù)增加時(shí)，這種類型的操作就非常適用于采用按內(nèi)容尋址的存儲(chǔ)器(CAM)實(shí)現(xiàn)。
歷史上，由于需要較大尺寸的單元實(shí)現(xiàn)CAM，因此CAM沒有廣泛地用作DRAM或SRAM。但是，在應(yīng)用具體的電路(ASIC)時(shí)，經(jīng)常使用CAM實(shí)現(xiàn)應(yīng)用具體的存儲(chǔ)器，例如用作表格查詢和聯(lián)合計(jì)算。
對(duì)于網(wǎng)絡(luò)應(yīng)用來說，CAM最適用于需要實(shí)現(xiàn)高性能寬字節(jié)檢索算法的應(yīng)用中。在此情況下，基于CAM的檢索比其他檢索算法有優(yōu)勢(shì)，例如，基于檢索的軟件實(shí)現(xiàn)的二進(jìn)制樹。這是由于CAM能夠使用非常寬的字節(jié)進(jìn)行檢索，并可平行檢索多個(gè)位置。一般來說，根據(jù)其單元中的內(nèi)容而不是根據(jù)物理位置訪問CAM中的數(shù)據(jù)。CAM通過將所要檢索的信息(稱作檢索數(shù)據(jù))與CAM中的內(nèi)容進(jìn)行比較而進(jìn)行操作。當(dāng)(如果)發(fā)現(xiàn)匹配的內(nèi)容時(shí)，就作為輸出返回匹配的地址。
一般的技術(shù)背景是，在發(fā)表在VLSI期刊23期(1997)(VLSI journal23(1997))上第171-188頁的INTEGRATION中的、由Kenneth Schultz所著的文章“內(nèi)容可尋址存儲(chǔ)器核心單元——縱覽(Content-addressablememory core cells-A survey)”中討論了關(guān)于各種類型的CAM單元及其操作過程的一般背景技術(shù)。正如在此文章中所述，可利用SRAM和DRAM類型的存儲(chǔ)器單元實(shí)現(xiàn)CAM單元。使用這兩類存儲(chǔ)器構(gòu)造CAM有明顯的優(yōu)點(diǎn)和缺點(diǎn)。一般來說，與基于CAM的SRAM相比較，由于降低了構(gòu)成一單元所需的元件數(shù)量，因此基于CAM的DRAM具有更高密度的容量，但是為了保持所存儲(chǔ)的數(shù)據(jù)，需要進(jìn)行周期性地更新，其復(fù)雜性增加了。例如在Mundy的美國專利US3701980、以及美國專利US4831585、Wade Sodini和Lines等人的美國專利US4799192轉(zhuǎn)讓給MOSAID Technologies的申請(qǐng)?zhí)朥S09/533128的美國專利申請(qǐng)中都提出了各種基于CAM的DRAM。
例如，如

圖1簡要所示，是一種多年來廣泛應(yīng)用的CMOS 6晶體管(6T)SRAM單元。這是一種簡單耐用的結(jié)構(gòu)，而且根據(jù)存取晶體管Ta和反向元件Tn的比值以及它們的輔助負(fù)載Tp，可以在非破壞和破壞情況下進(jìn)行讀出，在后者情況下，必須感應(yīng)出所存儲(chǔ)的數(shù)據(jù)，并寫回該單元。破壞性讀出甚至比一類1T單元DRAM的相應(yīng)操作簡單得多。這種單元的缺點(diǎn)是，對(duì)于6晶體管、以及目前來說在現(xiàn)代操作過程中非常重要的晶體管的觸點(diǎn)和內(nèi)部交叉耦合互接，都需要相對(duì)很大的面積。當(dāng)需要向每一單元提供供電電源Vdd和Vss時(shí)，也需要每一單元的輔助位線和位線受到數(shù)據(jù)包密度的進(jìn)一步約束。
多年來，還知道非對(duì)稱的5T單元，如圖2簡要所示。這比圖1所示的6T單元有很小的改進(jìn)，但是在確?？煽康貙懭敕矫嬖黾恿穗y度，而且在很少使用的單個(gè)不平衡位線元件上進(jìn)行感應(yīng)時(shí)更慢了。
最后，還有多種結(jié)構(gòu)的4T單元。通常的結(jié)構(gòu)是采用阻值非常高的電阻代替交叉耦合的PMOS負(fù)載，如圖3所示。這樣僅僅是克服了單元存儲(chǔ)節(jié)點(diǎn)的泄漏。每次存取單元時(shí)，還要從位線恢復(fù)邏輯高電位，而且在動(dòng)態(tài)模式下，才能進(jìn)行這種操作。
也曾作過多種嘗試，當(dāng)負(fù)載電阻從位線輸送電荷、以保持“1”電位時(shí)，使存取晶體管發(fā)揮許多相同的功能。在20世紀(jì)70年代中期，Intel介紹了一種采用4晶體管單元的“二維更新(Planar Refresh)”1K DRAM，可周期性地脈動(dòng)字線以便同時(shí)更新所有的單元。更近的4晶體管(4T)方法是，由NEC在2001年2月提出的“A 16Mb 400Hz Loadless CMOSFour-Transister SRAM Macro(16兆位400赫茲無負(fù)載CMOS 4晶體管SRAM宏)”ISSCC，就使用了比N溝道交叉耦合元件泄漏更大的P溝道存取晶體管。
上述電路的一些缺點(diǎn)在于，對(duì)于許多存儲(chǔ)器應(yīng)用程序來說，對(duì)單個(gè)芯片處理或者所謂的在芯片上的系統(tǒng)(system-on-a-chip)處理的要求增加了，這種處理要求在單個(gè)半導(dǎo)體芯片上把存儲(chǔ)器和邏輯功能合并起來。對(duì)于DRAM單元來說，制作DRAM一般需要特定的處理步驟，以組成單元電容結(jié)構(gòu)，例如疊層或者道溝單元電容。相反，可通過標(biāo)準(zhǔn)的邏輯過程或者所謂的“非DRAM過程”很容易地實(shí)現(xiàn)SRAM存儲(chǔ)器單元。但是，SRAM存儲(chǔ)器的缺點(diǎn)在于，SRAM單元一般包括6T或4T加上2個(gè)電阻，與一般DRAM單元中發(fā)現(xiàn)的單個(gè)晶體管加電容的結(jié)構(gòu)相比，占用了相當(dāng)大的硅面積。當(dāng)用來組成三進(jìn)制的CAM(三種邏輯狀態(tài))存儲(chǔ)器單元時(shí)，由于實(shí)現(xiàn)一般三進(jìn)制CAM單元所需的異或NOR功能需要求另外的復(fù)雜性，致使需要相對(duì)大的CAM存儲(chǔ)器單元，進(jìn)而使DRAM和SRAM的這些特征被放大了。還有，盡管基于CAM的DRAM比基于CAM的SRAM具有密度優(yōu)勢(shì)，但是，基于技術(shù)上的DRAM一般所需的特殊制作步驟，在嵌入式存儲(chǔ)器的應(yīng)用中，限制了基于CAM的DRAM電流勢(shì)能。
雖然提出把DRAM的操作步驟和規(guī)則的邏輯性能結(jié)合在一起的方法更可行了，但是要更多地考慮到復(fù)雜性和成本，證明它們只能在有限的應(yīng)用場合使用。更重要的是，對(duì)于給定的幾何結(jié)構(gòu)來說，相對(duì)于更簡單的全邏輯操作過程，這種操作過程在工業(yè)上的有效性有時(shí)間延遲，這種時(shí)間延遲進(jìn)一步地影響到嵌入DRAM的經(jīng)濟(jì)情況。因此，對(duì)于一個(gè)模片上的給定的存儲(chǔ)器與邏輯的比例來說，在使用合并有DRAM/邏輯的0.25微米的工序?qū)崿F(xiàn)存儲(chǔ)器部分與在全邏輯0.18微米的工序上使用SRAM實(shí)現(xiàn)存儲(chǔ)器部分相比的情況下，模片實(shí)際上更大。在應(yīng)用中，這就產(chǎn)生了特殊問題，例如在嵌入時(shí)，即便在招致甚至更大的面積損失的獨(dú)特結(jié)構(gòu)中，CAM也具有很高的邏輯值。
正如進(jìn)一步地考慮的那樣，不同鑄造過程之間的可移植性對(duì)于合并過程來說比較差，而且此時(shí)的CAD工具不很適當(dāng)。
因此，盡管最初沒有專用的嵌入式存儲(chǔ)器的應(yīng)用程序，但很希望提供一種存儲(chǔ)器單元，這種單元得益于基于高密度特征并能夠?qū)崿F(xiàn)純邏輯過程的DRAM，這種純邏輯過程不需要用于組成電容性結(jié)構(gòu)的輔助制作過程。最好是，這種新的單元由比一般SRAM存儲(chǔ)器單元有更少的晶體管組成，而且不需要存儲(chǔ)電荷的單元電容。進(jìn)一步地，需要采用這種類型的高密度存儲(chǔ)器單元組成用于CAM的嵌入式單元。
本發(fā)明的一個(gè)優(yōu)點(diǎn)是代替了規(guī)則和嵌入式SRAM和DRAM單元。特別是，可采用規(guī)則的邏輯過程構(gòu)成存儲(chǔ)器單元，需要與復(fù)雜的電容結(jié)構(gòu)有關(guān)的輔助步驟。另外，該存儲(chǔ)器特別適用于復(fù)雜的功能，需要獨(dú)立的讀出和寫入途徑以及內(nèi)容可尋址存儲(chǔ)器(CAM)。
根據(jù)本發(fā)明所述，提供一種存儲(chǔ)器單元，包括(a)具有一輸入節(jié)點(diǎn)和一輸出節(jié)點(diǎn)的CMOS反向?qū)蛹?jí)；(b)一耦合在一位線和所述反向級(jí)的輸入節(jié)點(diǎn)之間的存取晶體管，用于根據(jù)沿控制線接收的控制信號(hào)有選擇地把所述位線耦合到所述反向級(jí)輸入節(jié)點(diǎn)；(c)一耦合在所述反向?qū)蛹?jí)輸入節(jié)點(diǎn)和一供電導(dǎo)線之間的反饋部件，用于根據(jù)所述反向?qū)蛹?jí)的輸入節(jié)點(diǎn)處的信號(hào)、在第一邏輯狀態(tài)下鎖定所述反向?qū)蛹?jí)。
附圖簡要說明在下面參照附圖所作的詳細(xì)說明中，可更清楚地理解本發(fā)明的最佳實(shí)施例所述的這些和其它特征。
圖1是根據(jù)現(xiàn)有技術(shù)所述的一6T SRAM單元的簡要結(jié)構(gòu)圖；圖2是根據(jù)現(xiàn)有技術(shù)所述的一5T SRAM單元的簡要結(jié)構(gòu)圖；圖3是根據(jù)現(xiàn)有技術(shù)所述的一帶有負(fù)載電阻的4T SRAM單元的簡要結(jié)構(gòu)圖；圖4是根據(jù)現(xiàn)有技術(shù)所述的一“無負(fù)載”4T SRAM單元的簡要結(jié)構(gòu)圖；圖5是根據(jù)本發(fā)明的一實(shí)施例所述的存儲(chǔ)器單元；圖6是根據(jù)本發(fā)明進(jìn)一步的實(shí)施例所述的一三進(jìn)制CAM單元；圖7是根據(jù)本發(fā)明的一實(shí)施例所述的一N溝道四元結(jié)構(gòu)的簡要結(jié)構(gòu)圖；圖8是根據(jù)本發(fā)明的另一實(shí)施例所述的一三進(jìn)制CAM單元的簡要結(jié)構(gòu)圖；圖9是根據(jù)進(jìn)一步的實(shí)施例所述的一非對(duì)稱4T存儲(chǔ)器單元的簡要結(jié)構(gòu)圖；圖10是根據(jù)另一實(shí)施例所述的一存儲(chǔ)器單元的簡要結(jié)構(gòu)圖；圖11是采用圖10所示的單元的一二進(jìn)制CAM單元的簡要結(jié)構(gòu)圖；圖12是采用圖10所示的單元的一全三進(jìn)制CAM單元的簡要結(jié)構(gòu)圖；圖13是圖12所示一放大的三進(jìn)制單元的簡要結(jié)構(gòu)圖；圖14是圖12所示1/2三進(jìn)制CAM單元結(jié)構(gòu)的簡要結(jié)構(gòu)圖。
最佳實(shí)施例的說明參照?qǐng)D4，該圖表示根據(jù)現(xiàn)有技術(shù)所述的無負(fù)載CMOS 4T SRAM單元100。該SRAM單元100包括一對(duì)用于驅(qū)動(dòng)晶體管的交叉耦合NMOS元件102和104以及一對(duì)耦合到各自的節(jié)點(diǎn)C和D以便訪問晶體管的PMOS元件106和108。除了與現(xiàn)有技術(shù)中的實(shí)施方式不同之外，這種結(jié)構(gòu)與20世紀(jì)70年代使用的無負(fù)載CMOS四晶體管(4T)DRAM單元十分相似，交叉耦合元件是NMOS，存取元件是PMOS。存取晶體管106和108與各自的位線(BL/BL)連接，它們的柵極與字線(WL)連接。電路結(jié)構(gòu)100是由具有這樣特征的晶體管組成的，從而使位線(BL/BL)是預(yù)充電的邏輯高位(VDD)而且控制制作過程和/或P溝道柵極電壓以確保PMOS元件的漏電流大于NMOS時(shí)，單元100的工作過程類似于標(biāo)準(zhǔn)加載電阻SRAM單元。換句話說，為了不用更新周期就能保持?jǐn)?shù)據(jù)，PMOS元件的關(guān)狀態(tài)電流IOFF-P必須大于NMOS元件的IOFF-N。單元100采用PMOS存取晶體管106和108作為單元中保持?jǐn)?shù)據(jù)的負(fù)載元件，而不需更新操作。更具體地說，在保持狀態(tài)下，向位線(BL/BL)預(yù)充電到VDD電壓(高電位)，而也向字線WL預(yù)充電到VDD。
假設(shè)單元中的數(shù)據(jù)存儲(chǔ)為邏輯高電位(‘H’)或者VDD電位在節(jié)點(diǎn)C、以及邏輯低電位(‘L’)或者Vss電位在節(jié)點(diǎn)D(當(dāng)然，對(duì)于相反的狀態(tài)，即也可存儲(chǔ)為在節(jié)點(diǎn)D時(shí)為‘H’并在節(jié)點(diǎn)C時(shí)為‘L’)，該單元可保持所存儲(chǔ)的數(shù)據(jù)，即通過確保流過PMOS存取晶體管108的漏電流或者斷開狀態(tài)電流大于流過NMOS晶體管104的斷開狀態(tài)電流、即IOFF-P＞IOFF-N時(shí)，在節(jié)點(diǎn)C為‘H’。通過相對(duì)于PMOS元件的閥值電壓增加PMOS元件的閥值電壓可實(shí)現(xiàn)這種狀態(tài)，從而使流過PMOS元件108的漏電流大于流過NMOS元件104的漏電流。因此，VDS＝1.8V(即其漏一源極之間的電壓)時(shí)，NMOS晶體管104的斷開狀態(tài)電流低于VDS＝0.05V時(shí)PMOS晶體管108的斷開狀態(tài)電流大約兩個(gè)數(shù)量級(jí)的幅值。
圖4所示的電路中，有許多種方法可偏置“漏電流線路(race)”。一種方法是通過選擇柵極離子植入方式而簡單地控制晶體管閥值電壓VT。由于反向工作效應(yīng)影響到建立掩埋通道，因此利用N型多晶硅門電路制成的P溝道溝道元件可能發(fā)生泄漏。如果問題主要是次級(jí)閥值泄漏，調(diào)整寬度和/或長度則可能產(chǎn)生所需閥值電壓的相對(duì)差值。另一種解決方法是向晶體管或襯底(根據(jù)元件的極性)施加偏置電壓，來調(diào)整閥值電壓。例如，對(duì)于設(shè)有PMOS交叉耦合和NMOS存取元件并且目的在于使NMOS漏電流大于PMOS漏電流的電路來說，通過向N型管(即存在于PMOS元件中的管)施加(或者輸入)一電壓，使電壓高于VDD，會(huì)增加PMOS元件的閥值電壓VTP，從而降低P的子閥值電流。如果從PMOS晶體管的源極或漏極向N型管的漏電流沒有增加很多，進(jìn)而降低了VTP的增益，則這種方法只是有效。
參照?qǐng)D5，根據(jù)本發(fā)明的一種實(shí)施例，該圖通常用標(biāo)記200表示改進(jìn)的存儲(chǔ)單元。單元200包括一對(duì)交叉耦合的PMOS晶體管202和204，每一晶體管的源極分別耦合到一VDD電源，而且晶體管204的漏極在節(jié)點(diǎn)A耦合到一NMOS下拉晶體管208，從而形成一反向級(jí)，而晶體管202的源極在節(jié)點(diǎn)B耦合到一NMOS存取晶體管206，該晶體管206將節(jié)點(diǎn)B耦合到位線BL，同時(shí)其柵極耦合到一字線WL。NMOS晶體管208的源極耦合到字線WL，而其柵極耦合到一交叉耦合對(duì)的節(jié)點(diǎn)A。
因此，可以看出，圖5所示的單元200比圖4簡要所示的單元100的改進(jìn)之處在于減少了一根位線和地線VSS。另外，單元200設(shè)置了至少一個(gè)“硬節(jié)點(diǎn)”A(即只要WL保持啟用狀態(tài)，該節(jié)點(diǎn)不會(huì)顯著地衰減就可保持電壓電位)，從而在CAM操作中提供可能檢索詢問情況的地線。就象規(guī)則的4T SRAM可進(jìn)行動(dòng)態(tài)或靜態(tài)工作那樣，如果由電阻負(fù)載或其它類似的元件提供保持電流，單元200則可在動(dòng)態(tài)或靜態(tài)工作模式下進(jìn)行工作。簡單地說，與圖4的單元100相比較，所示出的單元200是“倒置”的，其中交叉耦合元件和存取元件的晶體管類型是相反的。但是，根據(jù)P和N之間的泄漏控制方式，當(dāng)N溝道溝道元件作為交叉耦合晶體管202和204并把P溝道晶體管作為存取元件206和208、而位線保持正常高電位時(shí)，同樣可很好地實(shí)現(xiàn)單元200。下面參照?qǐng)D9和10進(jìn)一步地詳細(xì)說明這種替代的實(shí)施例。
再回頭參照?qǐng)D5，單元結(jié)構(gòu)200的字線(WL)正常情況下保持在邏輯低電位或者接地電位，并在其恢復(fù)到接地電壓電位之后，只是波動(dòng)到高電位，以簡單地打開存取元件206。因此，可把字線(WL)用作用于電路的反轉(zhuǎn)階段的地線。增加字線容量存在缺點(diǎn)，但是優(yōu)點(diǎn)是減少了穿經(jīng)CAM單元的金屬線，并簡化了向單元的寫入過程。
下面解釋單元的工作過程在寫入操作中，根據(jù)要寫入的數(shù)據(jù)的邏輯值設(shè)定字線BL的高電位或低電位。之后在一預(yù)定的時(shí)間期間給字線提供脈沖。在此時(shí)間期間內(nèi)，當(dāng)WL為低電位時(shí)，數(shù)據(jù)通過存取元件206傳送到“軟”節(jié)點(diǎn)B(即除非進(jìn)行節(jié)點(diǎn)更新，都將經(jīng)歷信號(hào)衰減的節(jié)點(diǎn))。一旦WL恢復(fù)到邏輯低電位，數(shù)據(jù)就存儲(chǔ)在“軟”節(jié)點(diǎn)B以及相反或者“硬”節(jié)點(diǎn)A。
存在兩種有可能改變單元200的狀態(tài)的寫入操作情況。第一種是把邏輯低電位寫入目前存儲(chǔ)邏輯高電位的單元。第二種是把邏輯高電位寫入目前存儲(chǔ)邏輯低電位的單元。另兩種是可能性是把邏輯低電位寫入已存儲(chǔ)邏輯低電位的單元并把邏輯高電位寫入已存儲(chǔ)邏輯高電位的單元。也可以支持后兩種可能性，但是由于在單元中狀態(tài)并沒有發(fā)生變化，因此不進(jìn)行詳細(xì)說明。
首先，考慮把邏輯低電位寫入存儲(chǔ)邏輯高電位的單元的情況。在開始寫入操作之前，“軟節(jié)點(diǎn)”B是邏輯高電位，或者“硬節(jié)點(diǎn)”A是邏輯低電位。如上所述，字線WL在“備用”期間保持邏輯低電位。下一步，把邏輯低電位加載到位線BL上，并且開始升高WL，接通存取單元206，因此，使節(jié)點(diǎn)B變成邏輯低電位，之后，在反轉(zhuǎn)階段，通過上拉PMOS晶體管，把節(jié)點(diǎn)A設(shè)定為邏輯高電位。從而把連接到“軟節(jié)點(diǎn)”B的PMOS晶體管202斷開。一旦WL斷開，存取元件206就斷開，從而使存取元件206和上拉PMOS晶體管202都斷開。在此狀態(tài)下，只是通過泄漏電流保持節(jié)點(diǎn)B上的邏輯低電位數(shù)據(jù)。具體地說，流經(jīng)NMOS存取元件206的的漏電流或OFF狀態(tài)的電流大于流經(jīng)與節(jié)點(diǎn)B連接的PMOS上拉晶體管202的OFF狀態(tài)的電流。例如，通過使NMOS晶體管206的閥值電壓設(shè)定為比PMOS晶體管202的閥值電壓更低，就可以實(shí)現(xiàn)上述狀態(tài)。這樣就使存取NMOS晶體管206比PMOS元件202導(dǎo)電更多。替代地，通過向設(shè)有PMOS元件的N型管上施加高于VDD電壓的電壓，可改變NMOS和PMOS元件的閥值電壓。
其次，考慮把邏輯高電位寫入存儲(chǔ)低電位的單元的這種情況。執(zhí)行本質(zhì)上很相似的上述過程。把邏輯高電位加在位線BL上，字線WL變成接通存取NMOS元件206的邏輯高電位。這要經(jīng)過一VDD-VTN電位到達(dá)節(jié)點(diǎn)B(在NMOS元件206上產(chǎn)生閥值電壓壓降VTN)。NMOS控制元件208正準(zhǔn)備接通，當(dāng)位線BL為邏輯高電位時(shí)，在存取晶體管206處產(chǎn)生VDD電位。當(dāng)WL再次變成邏輯低電位時(shí)，NMOS元件208完全導(dǎo)通，并使節(jié)點(diǎn)A變成邏輯低電位。這樣完全導(dǎo)通PMOS元件202，從而把很多節(jié)點(diǎn)B鎖定為高電位。在此狀態(tài)下，由于節(jié)點(diǎn)A上的邏輯低電位可確保節(jié)點(diǎn)B保持在高電位，因此不需要有泄漏電流來保持存儲(chǔ)在節(jié)點(diǎn)B和A的數(shù)據(jù)。
下面說明讀出操作過程。為了讀出存儲(chǔ)在節(jié)點(diǎn)B上的邏輯高電位(以及節(jié)點(diǎn)A上的邏輯低電位)，位線BL開始預(yù)充電低電位，并使字線WL的電位升高。當(dāng)在位線上利用存取晶體管206上的閥值電壓壓降將存儲(chǔ)在節(jié)點(diǎn)B上的高電位讀到位線中，脈動(dòng)電流開始流入位線，從而使位線上的電壓最終到達(dá)VDD-VTN?？衫霉腄RAM型傳感器，通過將另一半位線與其單元的尺寸為普通單元的一半的、附加在一虛擬單元上的位線相比較，可檢測(cè)位線上的這種壓差。由于使在位線BL上感應(yīng)到的數(shù)據(jù)必須存儲(chǔ)在節(jié)點(diǎn)B上(“軟節(jié)點(diǎn)”)，使單元保持在正確的數(shù)據(jù)，一旦在位線上感應(yīng)并放大數(shù)據(jù)，就把這種邏輯高電位值寫回節(jié)點(diǎn)B，同時(shí)把字線保持在高電位。當(dāng)字線下降時(shí)，就完成寫回。
對(duì)于讀出存儲(chǔ)在節(jié)點(diǎn)B上的邏輯低電位(和節(jié)點(diǎn)A上的邏輯高電位)的情況來說，位線開始預(yù)充電，字線電位上升。由于在預(yù)充電成低電位的位線和存儲(chǔ)在節(jié)點(diǎn)B上的值之間不存在壓差，因此不會(huì)產(chǎn)生電流，而且節(jié)點(diǎn)B上的值保持不變。一旦字線電位下降，就如上所述，通過確保流經(jīng)NMOS存取元件206的漏電流大于流經(jīng)PMOS反饋晶體管202的漏電流，即IOFF-N＞＞IOFF-P，來保持節(jié)點(diǎn)B上的值。可如上所述，通過向NMOS元件206的p-well施加低于VSS的電壓(例如，單片產(chǎn)生的負(fù)電源電壓VBB)，可以實(shí)現(xiàn)上述情況。這將相對(duì)于PMOS元件202的閥值電壓有效地降低NMOS元件206的閥值電壓，并確保流經(jīng)NMOS元件206的漏電流大于流經(jīng)PMOS元件202的漏電流，從而保持節(jié)點(diǎn)B上的邏輯低電位。
必須記住，如果(a)操作單元是一動(dòng)態(tài)CAM(DCAM)單元，或者(b)相對(duì)于靜態(tài)模式操作的動(dòng)態(tài)備份模式，或者(c)不需要讀出單元的內(nèi)容(例如在測(cè)試或內(nèi)容讀出操作模式下)，則在一CAM的讀出操作中，只需要這種讀出—恢復(fù)功能。但是，一般來說，對(duì)于CAM一般進(jìn)行的普通檢索和比較操作來說，就不需要讀出操作。
在組成本發(fā)明所述的單元200的過程中，利用了P型和N型元件，因此，帶緊密的P+向N+間隔(tight P+to N+spacing)的道溝絕緣過程會(huì)是優(yōu)選的。
在本發(fā)明的進(jìn)一步實(shí)施例中，可利用本發(fā)明所述的單元結(jié)構(gòu)實(shí)現(xiàn)一種三進(jìn)制的CAM單元。任何三元CAM單元都能夠存儲(chǔ)“不注意”狀態(tài)并利用屏蔽位進(jìn)行檢索。因此，對(duì)于每一個(gè)，CAM單元必須具有三種狀態(tài)，實(shí)際上需要兩個(gè)二進(jìn)制單元，即該單元必須能夠存儲(chǔ)邏輯值“0”、邏輯值“1”和邏輯值“不注意”，而且必須能夠屏蔽這三個(gè)值。
參照?qǐng)D6，該圖示出了本發(fā)明的一實(shí)施例所述的一10T三進(jìn)制CAM單元300的結(jié)構(gòu)，該單元300包括一對(duì)上述參照?qǐng)D5所述的存儲(chǔ)單元200，以及用于實(shí)現(xiàn)檢索和比較操作所需的異(或)(XOR)功能304的輔助元件306和308。有許多方法可實(shí)現(xiàn)給定NMOS和/或PMOS元件的XOR功能，每一種實(shí)現(xiàn)方法都設(shè)有電路，而且其結(jié)構(gòu)都有優(yōu)缺點(diǎn)。在圖6中，示出了位于P溝道溝道元件306和308的源極和柵極之間的與門。具體地說，PMOS晶體管306和308都分別設(shè)有它們自己的連接在各自的“硬”節(jié)點(diǎn)A和A’之間源極—漏極電路以及匹配線MATCH。它們各自的柵極連接到分別作用于晶體管306和308的柵極的互補(bǔ)檢索線SEARCH和SEARCH。操作AND門，使SEARCH和SEARCH與所存儲(chǔ)的數(shù)據(jù)進(jìn)行比較。如果“硬”節(jié)點(diǎn)A和SEARCH都為低電位(而且“硬”節(jié)點(diǎn)A’和SEARCH為高電位)、或者A和A’都為低電位、或者SEARCH和SEARCH都為高電位(或者當(dāng)然，A和A’都為低電位而且SEARCH和SEARCH都為高電位)，則MATCH線只保持在低電位。但是僅僅對(duì)VDD-VTP來說，所有其他組合都會(huì)導(dǎo)致MATCH上拉，其中，當(dāng)其為源極跟隨時(shí)，VTP隨源極管的偏置而增加。這就需要一種匹配讀出電路，檢測(cè)流入VSS和VSS-VTP之間的電位的電流和不流入VSS和VSS-VTP之間的電位的電流之間的差別。
在不必冒分布“軟”節(jié)點(diǎn)B和B’的風(fēng)險(xiǎn)的情況下，就可以N溝道元件實(shí)現(xiàn)檢索/匹配晶體管306和308N溝道。但是，現(xiàn)在的檢索線把電流引入了處于低電位的字線，因此匹配檢測(cè)電路必須響應(yīng)從匹配線電壓流出的電流，該電壓為VDD和VDD-VTN之間的電壓，其中VTN為源極跟隨增強(qiáng)電壓。這樣實(shí)現(xiàn)的困難在于基本單元可能需要大于VTN的電壓VTP此外，可實(shí)現(xiàn)更多的傳統(tǒng)4—晶體管XOR電路。但是，除一般情況外，與電路300相比較，這種電路需要兩個(gè)附加晶體管，這些晶體管需要非常小的附加面積。參照?qǐng)D7，示出了N溝道4晶體管電路結(jié)構(gòu)400。這兩個(gè)附加的元件作為共用柵極、共用源極連接到“硬”節(jié)點(diǎn)下拉晶體管404，并且與檢索元件406和408共用源極—漏極。這種結(jié)構(gòu)仍然可使某些漏電流流動(dòng)到低電位的字線，但是對(duì)匹配線沒有讀出限制。在極性問題上，最好的解決辦法是用P溝道代替所有四個(gè)晶體管。為了避免任何到軟節(jié)點(diǎn)B的耦合，這些晶體管可以是共用柵極、共用源極的，而且這些晶體管的柵檢分別連接到節(jié)點(diǎn)A、A’和B、B’。這樣就可使寫入和檢索操作幾乎能夠單獨(dú)進(jìn)行。
應(yīng)當(dāng)指出的是，一個(gè)二進(jìn)制CAM單元只需要一個(gè)存儲(chǔ)有由兩個(gè)節(jié)點(diǎn)四點(diǎn)驅(qū)動(dòng)的P溝道XOR的4T單元。因此，這種單元設(shè)有8個(gè)晶體管和6條引線，而且仍然能夠通過不存儲(chǔ)“不注意”而進(jìn)行屏蔽檢索。
很明顯，在電路的簡化、面積和穩(wěn)定操作之間進(jìn)行最佳折衷選擇時(shí)，有許多因素需要衡量。
參照?qǐng)D8，示出了根據(jù)本發(fā)明的一個(gè)最佳實(shí)施例的一三進(jìn)制CAM結(jié)構(gòu)500的完整結(jié)構(gòu)。電路500以P溝道存取晶體管T1和T1’為基礎(chǔ)，因此假設(shè)P溝道漏電流大于N溝道，或者假設(shè)單元操作是動(dòng)態(tài)的。字線WL通常是邏輯高電位，而由不匹配出現(xiàn)的所有單元而下拉匹配線。存儲(chǔ)在“硬”節(jié)點(diǎn)A和A’上的邏輯低電位可防止下拉成存儲(chǔ)在SEARCH和SEARCH線上的邏輯低電位。由于實(shí)際上存在四種狀態(tài)，因此也可能有其他功能?！坝病惫?jié)點(diǎn)A和A’上的邏輯高電位可禁止與檢測(cè)到與檢索字無關(guān)的匹配，除非SEARCH和SEARCH線上的邏輯低電位屏蔽了檢索字。
在一包括上述反向單元的響應(yīng)元件的晶體管中，結(jié)構(gòu)圖可能是一族T1、T1’和T2、T2’。T1和T1’共用柵極觸點(diǎn)，T3、T4和T5顯然是其匹配線可能低于VSS的一族。VSS可能共同連接到下面的反向行單元。
作為一種圖8所示實(shí)施例的另一種改進(jìn)，盡管采用與上述Intel 1KDRAM中采用的平面更新操作相類似的簡單更新方式進(jìn)行讀出操作，這種方法仍然能夠確保保持?jǐn)?shù)據(jù)。如果當(dāng)與其相應(yīng)的位線為邏輯高電位時(shí)，所選單元的字線(在這種PMOS存取設(shè)備時(shí)，一般保持在VDD)周期性地下降到VDD-VTP，這將會(huì)通過電流鏡象加法子閥值動(dòng)作，將在存儲(chǔ)邏輯高電位在它們的“軟”節(jié)點(diǎn)B上的這些單元中“加滿(top up)”至邏輯高電位?？稍趯?dǎo)通時(shí)，利用NMOS下拉晶體管很容易地克服這種“加滿”電流。這樣就可利用圖4所示的4T SRAM單元的對(duì)稱結(jié)構(gòu)、或者利用一種非對(duì)稱結(jié)構(gòu)，很可能地進(jìn)行良好的工作，如圖8所示，由于WL的下降會(huì)使驅(qū)動(dòng)結(jié)果降低，在“軟”節(jié)點(diǎn)上保持N溝道下降到一邏輯值“0”，因此在這種非對(duì)稱結(jié)構(gòu)中，下降一半(in the half-flop)(T2或T2’)時(shí)的P溝道的源極為VDD而不是WL。通過參照?qǐng)D4所作的說明，這種更新過程將會(huì)和靜態(tài)操作一樣清楚，而且這樣會(huì)誤產(chǎn)生多個(gè)字線。
圖5所示的基本單元結(jié)構(gòu)200可用于實(shí)現(xiàn)SRAM的用途，例如作為微處理器/微控制器中的高速緩沖存儲(chǔ)器。
在上下文中，如果是靜態(tài)，單元可以與連接到其上的檢索邏輯是“只讀”單元。替代地，能夠進(jìn)行破壞性的讀出，其讀出和恢復(fù)狀態(tài)退化(backin)，即怎樣進(jìn)行動(dòng)態(tài)操作。
圖9示出了本發(fā)明的一種進(jìn)一步地實(shí)施例，一種基本非對(duì)稱的4T單元900。它包括一由一對(duì)晶體管906和905構(gòu)成的規(guī)則的CMOS反向器，設(shè)有一單個(gè)P溝道存取晶體管和一N下拉到“軟”節(jié)點(diǎn)的晶體管904。就象規(guī)則的4T單元那樣，這種“軟”節(jié)點(diǎn)需要一種以規(guī)則4T單元而著稱的元件來保持邏輯值“1”。這就意味著，通過波動(dòng)低電位字線或者元件，控制P溝道的漏電大于存儲(chǔ)邏輯值1的節(jié)點(diǎn)下拉的漏電，可進(jìn)行有規(guī)則地更新。例如，可把字線的邏輯高電位值調(diào)節(jié)成一低于Vdd的值，或者可把低閥值PMOS元件用作存取晶體管。
在某些應(yīng)用中，有可能進(jìn)一步地簡化圖9所示的電路。在圖10中用標(biāo)記1000示出。圖10所示的實(shí)施例中，除了有小脈沖啟動(dòng)存取晶體管1002之外，通過把反向器的供電電源節(jié)點(diǎn)連接到通常保持在邏輯高電位的字線，可不需要Vdd供電電源。還去除了連接存儲(chǔ)器單元的金屬線，這種方法很容易寫入數(shù)據(jù)，由于對(duì)N溝道的驅(qū)動(dòng)是自動(dòng)去除的，在存儲(chǔ)邏輯值0時(shí)，就不再需要P溝道存取晶體管1002克服N溝道1004保持降低“軟節(jié)點(diǎn)”的作用了。這種代價(jià)是更難進(jìn)行讀出了?，F(xiàn)在單元只能在N溝道斷開之前接收有限數(shù)量的電荷。因此，通過利用一可能有幾十毫微微法(10’sof fF)的有效電容把一位線預(yù)充電成邏輯高電位，可使該單元的作用很象1T單元DRAM的操作。同樣地，需要進(jìn)行讀出和恢復(fù)。但是，在例如使用CAM的應(yīng)用中，實(shí)際上不需要通過位線讀單元。替代地，單元控制對(duì)異(或)門的輸入，將單元的內(nèi)容與檢索數(shù)據(jù)進(jìn)行比較。同樣地，在讀WL控制存取時(shí)，單獨(dú)讀BL可得到對(duì)單元進(jìn)行獨(dú)立讀和寫入的端口。并在這種多端口應(yīng)用中，減少信號(hào)線的數(shù)量是很有用的。
參照?qǐng)D11，示出了一種二進(jìn)制CAM單元100，其中存儲(chǔ)器單元的節(jié)點(diǎn)A和B都作為輸入連接到“同”門。如果在所存儲(chǔ)的數(shù)據(jù)與SEARCH和SEARCH線上的數(shù)據(jù)之間產(chǎn)生任何不匹配的情況，該門的輸出就作為一在線或連接到MATCH線，該MATCH線設(shè)有一通向地的路徑。雙邏輯值“0”會(huì)使單元的數(shù)據(jù)被忽略，但是在存儲(chǔ)器單元中，不存在存儲(chǔ)“不注意”的狀態(tài)。在圖12所示的電路1200中，存儲(chǔ)三種狀態(tài)需要兩字節(jié)的存儲(chǔ)器。
在圖13所示的電路1300中，進(jìn)一步簡化這種單元，有可能減去“同”門中的兩個(gè)晶體管?，F(xiàn)在，可在檢索晶體管的柵極和源極之間實(shí)現(xiàn)單元內(nèi)容與SEARCH和SEARCH線之間的門功能。這種結(jié)構(gòu)的缺點(diǎn)是需要放在匹配讀出電路上。如果單元表示是匹配的，在檢索晶體管在相反方向上導(dǎo)電之前，匹配線的高電位只能下降到Vdd-Vt。因此，需要在電位Vdd-Vt之間區(qū)別電路讀出和其它部件的某些形式。
參照?qǐng)D14，示出了在典型的0.18微米邏輯過程中的結(jié)構(gòu)，一般表示為標(biāo)記1400，該過程可用于圖12所示的一三進(jìn)制CAM的電路。
參照?qǐng)D14，示出了一三進(jìn)制CAM單元的一般結(jié)構(gòu)，其電路圖示在圖12中。請(qǐng)注意，所示的結(jié)構(gòu)只是圖12所示電路的一半。為了方便起見，圖14中的結(jié)構(gòu)用標(biāo)簽標(biāo)在圖上。在此結(jié)構(gòu)中，虛線圍住的區(qū)域表示金屬層，陰影線表示與活動(dòng)區(qū)域(active region)相對(duì)應(yīng)的區(qū)域，而連續(xù)線圍住多硅區(qū)域。具體地說，已經(jīng)指出，軟節(jié)點(diǎn)部分地或者基本地圍住硬節(jié)點(diǎn)，因此可確保緊密打包的設(shè)計(jì)結(jié)構(gòu)(tightly packed layout)。進(jìn)一步地，由多個(gè)觸點(diǎn)組成硬和軟節(jié)點(diǎn)，每一節(jié)點(diǎn)由至少一層金屬組成。
盡管參照特定的具體實(shí)施例對(duì)本發(fā)明進(jìn)行了說明，對(duì)于本領(lǐng)域的技術(shù)人員來說，不超出在附屬權(quán)利要求書中所概括的本發(fā)明的精神實(shí)質(zhì)和保護(hù)范圍，很明顯，本發(fā)明還有許多改進(jìn)。
權(quán)利要求
1.一種存儲(chǔ)器單元，包括(a)具有一輸入節(jié)點(diǎn)和一輸出節(jié)點(diǎn)的CMOS反向級(jí)；(b)一耦合在一位線和所述反向?qū)蛹?jí)的輸入節(jié)點(diǎn)之間的存取晶體管，用于根據(jù)沿控制線接收的控制信號(hào)有選擇地把所述位線耦合到所述反向級(jí)的輸入節(jié)點(diǎn)；(c)一耦合在所述反向級(jí)輸入節(jié)點(diǎn)和一供電導(dǎo)線之間的反饋部件，用于根據(jù)所述反向?qū)蛹?jí)的輸入節(jié)點(diǎn)處的信號(hào)、在第一邏輯狀態(tài)下鎖定所述反向級(jí)，從而利用流經(jīng)所述存取晶體管的、大于流經(jīng)所述反饋晶體管的電流的漏電流把所述單元保持在一第二邏輯狀態(tài)。
2.如權(quán)利要求1所述的存儲(chǔ)器，所述控制線是一字線。
3.如權(quán)利要求1所述的存儲(chǔ)器，所述數(shù)據(jù)線是一位線。
4.如權(quán)利要求4所述的存儲(chǔ)器元件，所述晶體管是PMOS元件，而所述存取晶體管是NMOS元件。
5.一種存儲(chǔ)器單元，包括(a)一包括第一和第二晶體管的CMOS反向器；(b)一以柵極對(duì)漏極、漏極對(duì)柵極的結(jié)構(gòu)形式交叉耦合到所述第一晶體管的第三晶體管；(c)一與所述第三晶體管的極性類型相反的第四晶體管，把所述第三晶體管的漏極耦合到一位線，并把相應(yīng)的字線控制信號(hào)耦合到其柵極。
6.如權(quán)利要求5所述的存儲(chǔ)器單元，其特征在于設(shè)有將該單元耦合到位線的晶體管，該晶體管在其斷開情況下漏極至源極的泄漏電流大于與其連接的單元節(jié)點(diǎn)處的電流，從而在該單元不能積極地拉動(dòng)與其狀態(tài)相反的那個(gè)節(jié)點(diǎn)時(shí)，可確保在那個(gè)節(jié)點(diǎn)上保持邏輯電位。
7.一種存儲(chǔ)器單元，包括一CMOS反向器，從一固定電源線和一字線給CMOS反向器輸入信號(hào)，所述字線代替一第二電源線；一與固定電源連接的晶體管、以柵極對(duì)漏極、漏極對(duì)柵極的結(jié)構(gòu)形式交叉耦合的第三晶體管，第三晶體管與固定電源連接的晶體管有相同極性類型；一與所述第三晶體管的極性類型相反的第四晶體管，在與其柵極耦合的所述字線的控制下，把所述第三晶體管的漏極耦合到一位線。
8.如權(quán)利要求7所述的存儲(chǔ)器電源，其特征在于設(shè)有將該單元耦合到位線的晶體管，該晶體管在其斷開情況下漏極至源極的泄漏電流大于與其連接的單元節(jié)點(diǎn)處的電流，從而在該單元不能積極地拉動(dòng)與其狀態(tài)相反的那個(gè)節(jié)點(diǎn)時(shí)，可確保在那個(gè)節(jié)點(diǎn)上保持邏輯電位。
9.如權(quán)利要求5所述的存儲(chǔ)器電源，在一條字線或多條字線的控制下，將把該單元的一節(jié)點(diǎn)耦合到一輔助位線或多條位線的一個(gè)或多個(gè)輔助晶體管加到該存儲(chǔ)器單元上，從而構(gòu)成一多端口類型的存儲(chǔ)器單元。
10.如權(quán)利要求7所述的存儲(chǔ)器單元，在一條字線或多條字線的控制下，將把該單元的一節(jié)點(diǎn)耦合到一輔助位線或多條位線的一個(gè)或多個(gè)輔助晶體管加到該存儲(chǔ)器單元上，從而構(gòu)成一多端口類型的存儲(chǔ)器單元。
11.如權(quán)利要求5所述的存儲(chǔ)器單元，在該單元上增加四個(gè)晶體管，其中兩個(gè)連接到存儲(chǔ)器單元的節(jié)點(diǎn)，而且這兩個(gè)晶體管并聯(lián)；其柵極被與位線平行的SEARCH和SEARCH條形線驅(qū)動(dòng)的那兩個(gè)晶體管構(gòu)成一“同”門，該“同”輸出驅(qū)動(dòng)一與字線平行的匹配條形線，從而構(gòu)成一二進(jìn)制CAM單元。
12.如權(quán)利要求7所述的存儲(chǔ)器單元，在該單元上增加四個(gè)晶體管，其中兩個(gè)連接到存儲(chǔ)器單元的節(jié)點(diǎn)，而且這兩個(gè)晶體管并聯(lián)；其柵極被與位線平行的SEARCH和SEARCH條形線驅(qū)動(dòng)的那兩個(gè)晶體管構(gòu)成一“同”門，該“同”門的輸出驅(qū)動(dòng)一與字線平行的匹配條形線，從而構(gòu)成一二進(jìn)制CAM單元。
13.如權(quán)利要求5所述的存儲(chǔ)器單元，包括一如權(quán)利要求1所述的第二存儲(chǔ)器單元，共用一條字線，這對(duì)單元的每一個(gè)單元都設(shè)有一與晶體管的柵極連接的等效節(jié)點(diǎn)，所述晶體管與分別由SEARCH和SEARCH條形線驅(qū)動(dòng)的那個(gè)晶體管的柵極串聯(lián)，構(gòu)成一“同”門，該“同”門的輸出驅(qū)動(dòng)一與工作線平行的匹配條形線，從而構(gòu)成一三進(jìn)制CAM單元。
14.如權(quán)利要求7所述的存儲(chǔ)器單元，包括一第二存儲(chǔ)器單元，共用一條字線，這對(duì)單元的每一個(gè)單元都設(shè)有一與晶體管的柵極連接的等效節(jié)點(diǎn)，所述晶體管與分別由SEARCH和SEARCH條形線驅(qū)動(dòng)的那個(gè)晶體管的柵極串聯(lián)，構(gòu)成“同”門，該“同”門的輸出驅(qū)動(dòng)一與字線平行的匹配條形線，從而構(gòu)成一三進(jìn)制CAM單元。
15.如權(quán)利要求7所述的存儲(chǔ)器單元，其中在字線電位的非激活狀態(tài)極性其進(jìn)行控制，從而在單元節(jié)點(diǎn)不能積極地拉動(dòng)供電導(dǎo)線時(shí)，可確保存取晶體管向耦合到節(jié)點(diǎn)上的所述節(jié)點(diǎn)提供充足的電荷，以保持邏輯電位。
16.如權(quán)利要求7所述的存儲(chǔ)器單元，其中控制非激活狀態(tài)的字線電位，從而在與存取晶體管連接的節(jié)點(diǎn)積極地拉動(dòng)供電導(dǎo)線的狀態(tài)下進(jìn)行寫入時(shí)，寫入電位更加接近所述供電導(dǎo)線。
17.如權(quán)利要求7所述的存儲(chǔ)器單元，其中制作成的存取晶體管的閥值電壓低于反向器負(fù)載元件的電壓。
18.如權(quán)利要求7所述的存儲(chǔ)器單元，包括一第二存儲(chǔ)器單元，并共用一條字線，這對(duì)單元的每一個(gè)單元都設(shè)有一晶體管，該晶體管的源極與反向器的節(jié)點(diǎn)連接，它們的柵極分別連接SEARCH和SEARCH條形線，它們的漏極連接到與字線平行的匹配條形線，從而構(gòu)成一三進(jìn)制CAM單元。
19.如權(quán)利要求19所述的存儲(chǔ)器單元，包括用于讀出匹配和不匹配狀態(tài)之間的差別、并用于利用三進(jìn)制CAM單元中的匹配條形線上的近似值Vt進(jìn)行區(qū)分的部件。
20.一種存儲(chǔ)器單元，只需要一位線、一字線以及一能夠在動(dòng)態(tài)模式下進(jìn)行操作并能夠在靜態(tài)模式下保持?jǐn)?shù)據(jù)的Vss電源，只能使用一規(guī)則的CMOS邏輯過程制作這種Vss電源，從而能夠達(dá)到高質(zhì)量的性能，比DRAM的制作成本更低，比傳統(tǒng)SRAM的密度更高。
21.一種用于存儲(chǔ)器電源的結(jié)構(gòu)，包括(a)限定一硬節(jié)點(diǎn)的一第一區(qū)域；(b)基本上環(huán)繞所述第一節(jié)點(diǎn)并限定一軟節(jié)點(diǎn)的一第二區(qū)域，每一節(jié)點(diǎn)由多個(gè)觸點(diǎn)組成，每一觸點(diǎn)包括至少一層金屬，其中該單元包括一由第一和第二晶體管組成的CMOS反向器；(c)一以柵極對(duì)漏極、漏極對(duì)柵極的結(jié)構(gòu)形式交叉耦合到所述第一晶體管的第三晶體管；(d)一與所述第三晶體管的極性類型相反的第四晶體管，所述第四晶體管在軟節(jié)點(diǎn)處將所述第三晶體管的漏極耦合到一位線，并把相應(yīng)的字線控制信號(hào)耦合到其柵極。
全文摘要
一種存儲(chǔ)器單元，包括一反向級(jí)；一耦合在一數(shù)據(jù)線和反向級(jí)的輸入端之間的存取晶體管，該存取晶體管與控制信號(hào)相對(duì)應(yīng)，用于有選擇地耦合數(shù)據(jù)線和反向級(jí)的輸入；一耦合在反向級(jí)輸入端并與反向級(jí)的輸出端相對(duì)應(yīng)的反饋部件，用于在第一邏輯狀態(tài)下鎖定反向級(jí)，從而利用流經(jīng)存取晶體管的、大于流經(jīng)反饋晶體管的電流的泄漏電流把所述單元保持在一第二邏輯狀態(tài)。
文檔編號(hào)G11C11/41GK1408118SQ01805996
公開日2003年4月2日 申請(qǐng)日期2001年3月5日 優(yōu)先權(quán)日2000年3月3日
發(fā)明者里卡德·福斯, 科馬克·奧康奈爾 申請(qǐng)人:睦塞德技術(shù)公司