專利名稱：可擴(kuò)充存儲(chǔ)器的集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種非易失性存儲(chǔ)器，特別是關(guān)于一種可擴(kuò)充式的非易失性存儲(chǔ)器集成電路裝置。
隨著電子產(chǎn)品輕薄短小的發(fā)展方向，非易失性存儲(chǔ)器的應(yīng)用也愈來愈普遍。

圖1表示非易失性存儲(chǔ)器的內(nèi)部構(gòu)成，例如傳統(tǒng)的快速存儲(chǔ)器(flashmemory)，電可擦可編程存儲(chǔ)器(EEPROM)，或多次編程存儲(chǔ)器(MTP)，其主要包括一非易失性存儲(chǔ)電路10，一控制單元22與電壓發(fā)生電路24，其中非易失性存儲(chǔ)電路10包括存儲(chǔ)數(shù)據(jù)的核心存儲(chǔ)器陣列11，以便選取存儲(chǔ)單元的X方向解碼器及驅(qū)動(dòng)級(jí)12與Y方向解碼器及驅(qū)動(dòng)級(jí)13，控制數(shù)據(jù)進(jìn)出存儲(chǔ)器陣列11的Y方向傳送門電路(pass gate)14，讀取數(shù)據(jù)及寫入數(shù)據(jù)所需的傳感放大器(sense amplifier)及編程電路(programming circuit)15，作為存儲(chǔ)器與外部的接口的輸入/輸出緩沖級(jí)16?？刂茊卧?2用以產(chǎn)生存儲(chǔ)器在數(shù)據(jù)讀取、編程及存儲(chǔ)器清除時(shí)所需的各種信號(hào)。除此之外，控制單元22也在執(zhí)行編程及清除動(dòng)作時(shí)通過傳感放大器的判定而傳送各種相對(duì)的信號(hào)到編程電路。而電壓發(fā)生電路24主要配合編程及清除或修正等動(dòng)作產(chǎn)生所需的相對(duì)應(yīng)的各種電壓，例如+10V，-10V，+5V......等，這些電壓可由倍壓電路或分壓電路來產(chǎn)生。
非易失性存儲(chǔ)器集成電路都有其固定的存儲(chǔ)容量，愈高容量的存儲(chǔ)器集成電路，其生產(chǎn)技術(shù)愈高，優(yōu)良率愈低，成本愈高，故一般會(huì)在需求較高容量的存儲(chǔ)器時(shí)將許多非易失性存儲(chǔ)器集成電路串接起來。然而，如此一來也造成了浪費(fèi)。在讀取數(shù)據(jù)或編程時(shí)，只有被選取的非易失性存儲(chǔ)器集成電路的控制單元及電壓發(fā)生電路需要?jiǎng)幼鳎缭诰幊痰倪^程中，存儲(chǔ)單元依序被寫入數(shù)據(jù)，在驗(yàn)證(verify)存儲(chǔ)單元的內(nèi)容時(shí)也是依序進(jìn)行，換句話說，在一組串接的非易失性存儲(chǔ)器集成電路中，并非所有芯片中的控制單元及電壓發(fā)生電路都同一時(shí)間動(dòng)作，因此，這部分的電路不需要重復(fù)，當(dāng)串接的芯片數(shù)目愈多時(shí)，這種浪費(fèi)就愈明顯。尤其是控制單元22及電壓發(fā)生電路24占有芯片較高比例的面積時(shí)，如能縮減這些重復(fù)的電路，將有助于降低芯片的尺寸及生產(chǎn)成本。
另一方面，在包含有非易失性存儲(chǔ)器的各種功能的集成電路中，以微控制器或微計(jì)算機(jī)為例，其使用的存儲(chǔ)器大小較不具有變通性，為適應(yīng)編程及應(yīng)用需求的不同，便須生產(chǎn)存儲(chǔ)容量不同的微控制器或微計(jì)算機(jī)。如能加以改善，隨編程及應(yīng)用需求的不同，而利用外掛接已去除控制單元及電壓發(fā)生電路的非易失性存儲(chǔ)器，便足以適應(yīng)各種不同的需求，而大大增加其生產(chǎn)，管理，及應(yīng)用的便利性，并可降低成本。
只是，本發(fā)明的目的即在提出一種可擴(kuò)充式的非易失性存儲(chǔ)器裝置。
本發(fā)明的另一目的是提出一種集成電路裝置，其克服高容量非易失性存儲(chǔ)器裝置因生產(chǎn)技術(shù)高，優(yōu)良率低，成本亦高的缺點(diǎn)。
根據(jù)本發(fā)明，在一非易失性存儲(chǔ)器裝置中，包括至少一串接的非易失性存儲(chǔ)器集成電路，其中存儲(chǔ)器所需的控制單元及電壓發(fā)生電路被獨(dú)立出來成為共用電路，提供其它非易失性存儲(chǔ)器集成電路都利用同一控制單元及電壓發(fā)生電路。
本發(fā)明的特點(diǎn)之一是減少存儲(chǔ)器中重復(fù)的線路及其所需的芯片面積。
本發(fā)明的另一特點(diǎn)是具有優(yōu)越的存儲(chǔ)器擴(kuò)充變通性。
本發(fā)明在許多應(yīng)用領(lǐng)域內(nèi)，將使集成電路裝置能標(biāo)準(zhǔn)化的優(yōu)點(diǎn)。
對(duì)于本技術(shù)領(lǐng)域的技術(shù)人員而言，從以下所作的詳細(xì)敘述配合伴隨的附圖，將能夠更清楚地了解本發(fā)明，其上述及其目的及優(yōu)點(diǎn)將會(huì)變得更明顯。其中圖1是表示一個(gè)傳統(tǒng)的非易失性存儲(chǔ)器的內(nèi)部構(gòu)成的示意圖。
圖2是表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的擴(kuò)充存儲(chǔ)器的構(gòu)成的示意圖。
圖3是表示根據(jù)本發(fā)明的另一實(shí)施例的構(gòu)成的示意圖，其包括一完整的非易失性存儲(chǔ)器，提供有許多可擴(kuò)充存儲(chǔ)器的引腳，該非易失性存儲(chǔ)器內(nèi)部的控制單元與電壓發(fā)生電路與其它串接的非易失性存儲(chǔ)電路共用。
圖4是表示根據(jù)本發(fā)明在微控制器或微計(jì)算機(jī)的應(yīng)用實(shí)施例，其利用微控制器或微計(jì)算機(jī)本身含有的控制單元及電壓發(fā)生電路。
圖5表示根據(jù)圖2所示裝置使用串行選擇信號(hào)選取存儲(chǔ)器集成電路的一個(gè)實(shí)施例的構(gòu)成的示意圖。
圖6表示根據(jù)圖3所示裝置使用串行選擇信號(hào)選取存儲(chǔ)器積電路的一個(gè)實(shí)施例的構(gòu)成的示意圖。
圖7表示根據(jù)圖4所示裝置使用串行選擇信號(hào)選取存儲(chǔ)器集成電路的一個(gè)實(shí)施例的構(gòu)成的示意圖。
標(biāo)號(hào)說明10 非易失性存儲(chǔ)電路11 存儲(chǔ)器陣列12X 方向解碼器及驅(qū)動(dòng)級(jí)13Y 方向解碼器及驅(qū)動(dòng)級(jí)14Y 方向傳送門電路15 傳感放大器及編程電路16 輸入/輸出緩沖級(jí)22 控制單元24 電壓發(fā)生電路30 共用電路32 控制單元32′控制單元34 電壓發(fā)生電路36 選擇線路38 電壓路徑40a-x 串接的非易失性存儲(chǔ)器集成電路42 控制電路44 非易失性存儲(chǔ)器電路50 可擴(kuò)充存儲(chǔ)器集成電路52 控制單元52′控制單元54 電壓發(fā)生電路56 非易失性存儲(chǔ)電路57 選擇線路58 電壓路徑60 集成電路裝置62 中央處理器63 控制單元63′控制單元
64 電壓發(fā)生電路65 非易失性存儲(chǔ)電路66 輸入/輸出級(jí)67 選擇線路68 電壓路徑70a-x 串接的非易失性存儲(chǔ)器集成電路72 控制電路74 非易失性存儲(chǔ)電路76 定址器本發(fā)明的特點(diǎn)是提供的非易失性存儲(chǔ)器操作所需的控制單元與電壓發(fā)生電路獨(dú)立出來，與其它非易失性存儲(chǔ)器集成電路共用，使存儲(chǔ)器容量能夠擴(kuò)充。將控制單元與電壓發(fā)生電路獨(dú)立出來在實(shí)施上有許多種不同的實(shí)施方式，例如圖2所示根據(jù)本發(fā)明的一個(gè)實(shí)施例。在此集成電路裝置中大致上可分為兩部分，即共用電路30以及一組串接的非易失性存儲(chǔ)器集成電路40a-x。共用電路30含有非易失性存儲(chǔ)器集成電路40a-x當(dāng)中每一個(gè)非易失性存儲(chǔ)器集成電路操作所需的控制單元32及電壓發(fā)生電路34，提供給非易失性存儲(chǔ)器集成電路40a-x共用。非易失性存儲(chǔ)器集成電路40a-x中的每一個(gè)非易失性存儲(chǔ)器集成電路中均包含一非易失性存儲(chǔ)電路44，非易失性存儲(chǔ)電路44與圖1所示裝置中的非易失性存儲(chǔ)電路10同樣地包含有存儲(chǔ)器陣列、X方向解碼器及驅(qū)動(dòng)級(jí)、Y方向解碼器及驅(qū)動(dòng)級(jí)、Y方向傳送門電路傳感放大器及編程電路，以及輸入/輸出緩沖級(jí)。另外，非易失性存儲(chǔ)器集成電路40a-x中還包含簡(jiǎn)單的控制電路，此電路至少保留執(zhí)行一些簡(jiǎn)單功能的邏輯線路，其它非易失性存儲(chǔ)器所需的控制電路，例如狀態(tài)機(jī)(state machine)，則可包含在控制單元32中。控制單元32經(jīng)由一選擇線路36連接所有的非易失性存儲(chǔ)器集成電路40a-x當(dāng)中的控制電路42。
圖2所示裝置與圖1所示的傳統(tǒng)非易失性存儲(chǔ)器最大的不同在于控制單元32及電壓發(fā)生電路34獨(dú)立出來，提供給非易失性存儲(chǔ)器集成電路40a-x共用，亦即非易失性存儲(chǔ)器集成電路40a-x內(nèi)并沒有控制單元與電壓發(fā)生電路。非易失性存儲(chǔ)器40a-x的非易失性存儲(chǔ)電路44操作時(shí)所需的大部分的控制電路與工作電壓由共用電路30內(nèi)的控制單元32與電壓發(fā)生電路34提供，亦即，控制單元32產(chǎn)生非易失性存儲(chǔ)器集成電路40a-x中的非易失性存儲(chǔ)電路44在數(shù)據(jù)讀取、編程，及存儲(chǔ)器清除時(shí)所需的各種信號(hào)，并且也在非易失性存儲(chǔ)電路44執(zhí)行編程及清除動(dòng)作時(shí)通過其中的傳感放大器的判定而傳送各種相對(duì)的信號(hào)到編程電路。而電壓發(fā)生電路34則配合非易失性存儲(chǔ)電路44進(jìn)行編程及清除等動(dòng)作產(chǎn)生所需的各種電壓，經(jīng)由電壓路徑38送至非易失性存儲(chǔ)器集成電路40a-x。
并且，在此實(shí)施例中，控制單元32經(jīng)由選擇線路36送出一并行的選擇信號(hào)CE[1S]選取非易失性存儲(chǔ)器集成電路40a-x當(dāng)中的任何一個(gè)，每一個(gè)非易失性存儲(chǔ)器集成電路由選擇線路36當(dāng)中的一條線路連接，而能夠由選擇信號(hào)起用。一般而言，選擇線路36與電壓路徑38是指安裝集成電路裝置的電路板上的連線(wiring)或印刷線(trace)?？刂茊卧?2以及非易失性存儲(chǔ)器集成電路40a-x當(dāng)中的所有輸入/輸出緩沖級(jí)利用一外部數(shù)據(jù)總餞(圖中未示出)連接在一起，以便傳遞數(shù)據(jù)信號(hào)DATA。
圖2所示裝置的存儲(chǔ)容量具有相當(dāng)大的變通性。當(dāng)所需存儲(chǔ)器的容量增加時(shí)，只須增加非易失性存儲(chǔ)器集成電路芯片的數(shù)量。與公知裝置相比較，圖2所示的裝置由于控制單元32及電壓發(fā)生電路34獨(dú)立出來提供紿各非易失性存儲(chǔ)器集成電路40a-x共用，因而明顯地減少了大量的重復(fù)線路及其所占的芯片面積，并且，當(dāng)串接的存儲(chǔ)器芯片數(shù)目愈多時(shí)，這一特點(diǎn)就愈明顯。
另一種將控制單元與電壓發(fā)生電路獨(dú)立出來的作法是基于現(xiàn)有的非易失性存儲(chǔ)器加以改良，其內(nèi)部結(jié)構(gòu)如圖3所示，其中可擴(kuò)充存儲(chǔ)器集成電路50與圖1所示的傳統(tǒng)非易失性存儲(chǔ)器大致相同?？蓴U(kuò)充存儲(chǔ)器集成電路50具有一控制單元52，一電壓發(fā)生電路54及一非易失性存儲(chǔ)電路56，其中非易失性存儲(chǔ)電路56與非易失性存儲(chǔ)電路10同樣地包含有存儲(chǔ)器陣列、X方向解碼器及驅(qū)動(dòng)級(jí)、Y方向解碼器及驅(qū)動(dòng)級(jí)、Y方向傳送門電路，傳感放大器及編程電路，以及輸入/輸出緩沖級(jí)。
可擴(kuò)充存儲(chǔ)器集成電路50與一般非易失性存儲(chǔ)器電路不同之處在于，可擴(kuò)充存儲(chǔ)器集成電路50包括許多擴(kuò)充引腳(圖中未示出)連接控制單元52與電壓發(fā)生電路54，這些擴(kuò)充引腳提供其它非易失性存儲(chǔ)器集成電路40a-x連接，亦即控制單元52及電壓發(fā)生電路54除了提供可擴(kuò)充存儲(chǔ)器50本身的非易失性存儲(chǔ)電路56使用外，更可以經(jīng)由選擇線路57及電壓路徑58連接其它非易失性存儲(chǔ)器集成電路40a-x，因此亦如同圖2裝置可達(dá)到擴(kuò)充整體存儲(chǔ)容量的效果。
圖3所示實(shí)施例是利用一個(gè)完整的非易失性存儲(chǔ)器作為可擴(kuò)充存儲(chǔ)器集成電路，其中的控制單元及電壓發(fā)生電路當(dāng)作共用電路，供其它非易失性存儲(chǔ)器集成電路40a-x使用。在其它實(shí)際的應(yīng)用上，亦可以利用一些例如微控制器，微計(jì)算機(jī)，或者數(shù)字信號(hào)處理器(DSP)等等的集成電路裝置，其中含有控制單元與電壓發(fā)生電路，提供給其它非易失性存儲(chǔ)器集成電路40a-x共用。例如圖4所示的集成電路裝置60，包括了一中央處理器62，一控制單元63，一電壓發(fā)生電路64，一非易失性存儲(chǔ)電路65以及一輸入/輸出級(jí)66，其中非易失性存儲(chǔ)電路65與非易失性存儲(chǔ)電路10同樣地包含有存儲(chǔ)器陣列、X方向解碼器及驅(qū)動(dòng)級(jí)、Y方向解碼器及驅(qū)動(dòng)級(jí)、Y方向傳送門電路，傳感放大器及編程電路，以及輸入/輸出緩沖級(jí)。
控制單元63與電壓發(fā)生電路64分別經(jīng)由選擇線路67與電壓路徑68連接至其它非易失性存儲(chǔ)器集成電路40a-x，提供給非易失性存儲(chǔ)器集成電路40a-x共用，達(dá)到擴(kuò)充存儲(chǔ)容量的效果。換句話說，集成電路裝置60具有許多擴(kuò)充引腳(圖中未示出)，這些擴(kuò)充引腳連接控制單元63與電壓發(fā)生電路64，提供連接至其它非易失性存儲(chǔ)器集成電路4a-x。控制單元64送出一并行的選擇信號(hào)CE[1S]，經(jīng)由選擇線路67選取非易失性存儲(chǔ)器集成電路40a-x當(dāng)中的任何一個(gè)，電壓發(fā)生電路66則產(chǎn)生非易失性存儲(chǔ)器集成電路40a-x需要的工作電壓，經(jīng)電壓路徑68送至非易失性存儲(chǔ)器集成電路40a-x。
集成電路裝置60經(jīng)由包含控制單元63及電壓發(fā)生電路64提供紿其它非易失性存儲(chǔ)器集成電路40a-x共用，如此一來，中央處理器62可以使用的非易失性存儲(chǔ)器容量便具有相當(dāng)大的可調(diào)整性，其最大值只受到選擇信號(hào)CE[1S]數(shù)量的限制，在使用上增加許多變通性，不僅減少所有芯片尺寸的面積總合，因而降低成本，并且不需適應(yīng)編程及應(yīng)用需求的不同，而生產(chǎn)太多種存儲(chǔ)容量不同的微控制器及微計(jì)算機(jī)，僅需依需求利用本發(fā)明的技術(shù)擴(kuò)充存儲(chǔ)器，具有標(biāo)準(zhǔn)化的優(yōu)點(diǎn)。
前述實(shí)施例中的選擇線路都是傳送并行的選擇信號(hào)CE[1S]，以選取非易失性存儲(chǔ)器集成電路40a-x，在不同的實(shí)施例中，例如供擴(kuò)充的存儲(chǔ)器芯片數(shù)量較多時(shí)，可以使用串行的選擇信號(hào)。將圖2、圖3及圖4改以串行的選擇信號(hào)，便分別如同圖5、圖6及圖7所示，非易失性存儲(chǔ)器集成電路70a-x當(dāng)中每一個(gè)集成電路除控制電路72及非易失性存儲(chǔ)電路74之外，都包含一定址器76，該定址器76具有定址的辨識(shí)選擇功能，例如采用燒錄方式的定址器之中燒錄有辨識(shí)碼，即集成電路70a-x中的每一個(gè)在使用前先燒入一個(gè)特定的辨識(shí)碼加以區(qū)別，共用的控制單元經(jīng)選擇線路傳送時(shí)鐘信號(hào)CLK及數(shù)據(jù)信號(hào)DIN給集成電路70a-x中的控制電路，并與定址器76中的辨識(shí)碼對(duì)比，以便選取和起用欲操作的非易失性存儲(chǔ)器集成電路，如此可以減少選擇線路的寬度，亦即減少控制單元的輸入/輸出數(shù)目。
上述的定址器除了可以采用一次編程存儲(chǔ)器(OTP)、多次編程存儲(chǔ)器(MTP)或熔絲等燒錄方式外，亦可以采用外掛元件(例如外掛電阻)方式或任何其它未列舉的方式，只要其具有定址的辨識(shí)選擇功能都可。而上述與定址器搭配的串行的選擇線路亦不限定一定是傳送時(shí)鐘信號(hào)CLK及數(shù)據(jù)信號(hào)DIN的兩條線，只要是串行的選擇線路都可，并不限定幾條線，例如以三條線決定八種位址(23＝8)。
以上對(duì)于本發(fā)明的較佳實(shí)施例所作的敘述為闡明的目的，而無(wú)意將本發(fā)明限定所精確地公開的形式，基于以上的技術(shù)方案或從本發(fā)明的實(shí)施例學(xué)習(xí)可進(jìn)行修改或變化，實(shí)施例是為解釋本發(fā)明的原理以及讓本技術(shù)領(lǐng)域的技術(shù)人員以各種實(shí)施例利用本發(fā)明，在實(shí)際應(yīng)用上可選擇，本發(fā)明的技術(shù)構(gòu)思由以下的權(quán)利要求范圍及其等效物來決定。
權(quán)利要求
1.一種可擴(kuò)充存儲(chǔ)器的集成電路裝置，包括至少一非易失性存儲(chǔ)器集成電路，每一所述非易失性存儲(chǔ)器集成電路含有一控制電路與一非易失性存儲(chǔ)電路，所述易失性存儲(chǔ)電路包括一存儲(chǔ)器陣列及其解碼器與驅(qū)動(dòng)級(jí)，以及供所述存儲(chǔ)器陣列存取數(shù)據(jù)所需的傳感放大器及編程電路、輸入/輸出緩沖級(jí)；一外部數(shù)據(jù)總餞，連接所述非易失性存儲(chǔ)器集成電路的所述輸入/輸出緩沖級(jí)；以及一共用電路，含有一電壓發(fā)生電路可產(chǎn)生提供所述非易失性存儲(chǔ)器集成電路操作所需對(duì)應(yīng)的電壓，及一控制單元經(jīng)一選擇線路連接所述非易失性存儲(chǔ)器集成電路的所述控制電路。
2.如權(quán)利要求1所述的裝置，其中所述共用電路還包括一中央處理器連接一非易失性存儲(chǔ)電路及一輸入/輸出級(jí)。
3.如權(quán)利要求2所述的裝置，其中所述共用電路為微控制器。
4.如權(quán)利要求2所述的裝置，其中所述共用電路為計(jì)算機(jī)。
5.如權(quán)利要求2所述的裝置，其中所述共用電路為數(shù)字信號(hào)處理器。
6.如權(quán)利要求1所述的裝置，其中所述選擇線路經(jīng)一并行選擇信號(hào)從所述至少一非易失性存儲(chǔ)器集成電路選取其中的非易失性存儲(chǔ)器集成電路。
7.如權(quán)利要求1所述的裝置，其中每一所述非易失性存儲(chǔ)器集成電路還包含一具辨識(shí)碼的定址器，所述選擇線路經(jīng)一串行選擇信號(hào)及所述辨識(shí)碼從所述至少一非易失性存儲(chǔ)器集成電路選取其中的非易失性存儲(chǔ)器集成電路。
8.如權(quán)利要求7所述的裝置，其中所述定址器至少包含一次編程存儲(chǔ)器。
9.如權(quán)利要求7所述的裝置，其中所述定址器至少包含多次編程存儲(chǔ)器。
10.如權(quán)利要求7所述的裝置，其中所述定址器至少包含一熔絲。
11.如權(quán)利要求7所述的裝置，其中所述定址器至少包含一外掛元件。
12.如權(quán)利要求7所述的裝置，其中所述串行選擇信號(hào)至少包含時(shí)鐘信號(hào)及數(shù)據(jù)信號(hào)。
13.如權(quán)利要求1所述的裝置，其中所述非易失性存儲(chǔ)器集成電路系快速存儲(chǔ)器集成電路。
14.如權(quán)利要求1所述的裝置，其中所述非易失性存儲(chǔ)器集成電路為電可擦可編程存儲(chǔ)器。
15.如權(quán)利要求1所述的裝置，其中所述非易失性存儲(chǔ)器集成電路為多次編程存儲(chǔ)器。
16.如權(quán)利要求1所述的裝置，其中所述共用電路還包含一內(nèi)部存儲(chǔ)器陣列及其解碼器與驅(qū)動(dòng)級(jí)，以及供所述內(nèi)部存儲(chǔ)器陣列存取數(shù)據(jù)所需的傳感放大器及編程電路、輸入/輸出緩沖級(jí)。
17.如權(quán)利要求16所述的裝置，其中所述共用電路為快速存儲(chǔ)器集成電路。
18.如權(quán)利要求16所述的裝置，其中所述共用電路為電可擦可編程存儲(chǔ)器。
19.如權(quán)利要求16所述的裝置，其中所述共用電路為電可擦可編程只讀存儲(chǔ)器。
20.一種可擴(kuò)充存儲(chǔ)器的集成電路裝置，包括一非易失性存儲(chǔ)器陣列；一解碼器與驅(qū)動(dòng)級(jí)，以便選取所述存儲(chǔ)器陣列的存儲(chǔ)單元；一傳感放大器及編程電路，用于對(duì)所述存儲(chǔ)器陣列存取數(shù)據(jù)；一輸入/輸出緩沖級(jí)，作為所述存儲(chǔ)器陣列與外部的輸入/輸出接口；一控制單元，用以產(chǎn)生所述存儲(chǔ)器陣列在數(shù)據(jù)讀取或編程時(shí)所需的各種信號(hào)；以及一電壓發(fā)生電路，產(chǎn)生所述非易失性存儲(chǔ)器陣列操作所需對(duì)應(yīng)提供的電壓；其特征在于所述集成電路裝置還包括許多擴(kuò)充引腳，連接所述控制單元或所述電壓發(fā)生電路，提供用于連接至其它非易失性存儲(chǔ)器。
21.如權(quán)利要求20所述的裝置，其中所述集成電路裝置中所述控制單元經(jīng)由一選擇線路連接至其它非易失性存儲(chǔ)器，所述控制單元產(chǎn)生一并行選擇信號(hào)以選擇所述其它非易失性存儲(chǔ)器。
22.如權(quán)利要求20所述的裝置，其中所述集成電路裝置中所述控制單元經(jīng)由一選擇線路連接至其它非易失性存儲(chǔ)器，所述控制單元產(chǎn)生一串行選擇信號(hào)以選擇所述其它非易失性存儲(chǔ)器。
23.如權(quán)利要求22所述的裝置，其中所述串行選擇信號(hào)至少包含時(shí)鐘信號(hào)及數(shù)據(jù)信號(hào)。
24.如權(quán)利要求20所述的裝置，其中所述非易失性存儲(chǔ)器陣列為快速存儲(chǔ)器。
25.如權(quán)利要求20所述的裝置，其中所述非易失性存儲(chǔ)器陣列為電可擦可編程存儲(chǔ)器。
26.如權(quán)利要求20所述的裝置，其中所述非易失性存儲(chǔ)器陣列為多次編程存儲(chǔ)器。
27.一種可擴(kuò)充存儲(chǔ)器的集成電路裝置，其中包含一中央處理器及一輸入/輸出級(jí)，所述集成電路裝置包括一非易失性存儲(chǔ)電路，其中包括一非易失性存儲(chǔ)器陣列；一解碼器與驅(qū)動(dòng)級(jí)，以便選取所述存儲(chǔ)器陣列的存儲(chǔ)單元；一傳感放大器及編程電路，用于對(duì)所述存儲(chǔ)器陣列存取數(shù)據(jù)；以及一輸入/輸出緩沖級(jí)，作為所述存儲(chǔ)器陣列與外部的輸入/輸出接口；一控制單元，產(chǎn)生所述存儲(chǔ)器陣列在數(shù)據(jù)讀取或編程時(shí)所需的各種信號(hào)；以及一電壓發(fā)生電路，產(chǎn)生所述非易失性存儲(chǔ)器陣列操作所需對(duì)應(yīng)提供的電壓；其特征在于所述集成電路裝置具有許多擴(kuò)充引腳，連接所述控制單元或所述電壓發(fā)生電路，用于連接至其它非易失性存儲(chǔ)器。
28.如權(quán)利要求27所述的裝置，其中所述集成電路裝置為微控制器。
29.如權(quán)利要求27所述的裝置，其中所述集成電路裝置為微計(jì)算機(jī)。
30.如權(quán)利要求27所述的裝置，其中所述集成電路裝置為數(shù)字信號(hào)處理器。
31.如權(quán)利要求27所述的裝置，其中所述非易失性存儲(chǔ)器陣列為快速存儲(chǔ)器。
32.如權(quán)利要求27所述的裝置，其中所述非易失性存儲(chǔ)器陣列為電可擦可編程存儲(chǔ)器。
33.如權(quán)利要求27所述的裝置，其中所述非易失性存儲(chǔ)器陣列為多次編程存儲(chǔ)器。
34.如權(quán)利要求27所述的裝置，其中所述集成電路裝置中所述控制單元經(jīng)由一選擇線路連接至所述其它非易失性存儲(chǔ)器，所述控制單元產(chǎn)生一并行選擇信號(hào)以選擇所述其它非易失性存儲(chǔ)器。
35.如權(quán)利要求27所述的裝置，其中所述集成電路裝置中所述控制單元經(jīng)由一選擇線路連接至所述其它非易失性存儲(chǔ)器，所述控制單元產(chǎn)生一串行選擇信號(hào)以選擇所述其它非易失性存儲(chǔ)器。
36.如權(quán)利要求27所述的裝置，其中所述串行選擇信號(hào)至少包含時(shí)鐘信號(hào)及數(shù)據(jù)信號(hào)。
全文摘要
本發(fā)明公開一種可擴(kuò)充存儲(chǔ)器的集成電路裝置,其特點(diǎn)在于存儲(chǔ)器操作所需的控制單元及電壓發(fā)生電路獨(dú)立出來成為共用電路,至少一存儲(chǔ)器集成電路可使用同一控制單元及電壓發(fā)生電路,因此減少重復(fù)的線路及其所占用的芯片面積,不但縮減集成電路裝置的尺寸及降低成本,并使得存儲(chǔ)器的使用更具有變通性。
文檔編號(hào)G11C7/00GK1355538SQ00128390
公開日2002年6月26日 申請(qǐng)日期2000年11月28日 優(yōu)先權(quán)日2000年11月28日
發(fā)明者游月娥, 唐春安 申請(qǐng)人:Agc科技股份有限公司, 義隆電子股份有限公司