一種基于微處理器的fpga遠(yuǎn)程在線升級系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種在設(shè)備聯(lián)調(diào)或維護(hù)情況下使用的可編程邏輯門陣列FPGA升級系統(tǒng)。更具體地說，本實用新型涉及一種用在設(shè)備聯(lián)調(diào)或維護(hù)情況下的一種基于微處理器的FPGA遠(yuǎn)程在線升級系統(tǒng)。
【背景技術(shù)】
[0002]在工程應(yīng)用當(dāng)中往往希望能夠在線地通過主機(jī)實現(xiàn)對可編程邏輯門陣列FPGA的加載，特別是在系統(tǒng)聯(lián)調(diào)中可編程邏輯門陣列FPGA程序需要修改，設(shè)備維護(hù)中可編程邏輯門陣列FPGA也需要升級更新。因此在工程應(yīng)用需要實現(xiàn)可編程邏輯門陣列FPGA軟件的遠(yuǎn)程升級及在線配置。
[0003]目前，Xilinx可編程邏輯門陣列FPGA傳統(tǒng)的配置方式是使用Xilinx公司專門設(shè)計的一款包括硬件和軟件支持在內(nèi)的整體解決方案即Xilinx Platform閃存PR0M，設(shè)備中可編程邏輯門陣列FPGA配置采用微處理器Slave Serial (從串)配置。該模式在一個時鐘的上升沿傳輸一個比特數(shù)據(jù)。需要占用微處理器器5個I/O接口。
[0004]但是，對于現(xiàn)有技術(shù)中可編程邏輯門陣列FPGA往往需要專用RPOM存儲器，或者在可編程邏輯門陣列FPGA中設(shè)置單獨的閃存FLASH，其成本高，且電路結(jié)構(gòu)復(fù)雜，不利于實現(xiàn)；同時現(xiàn)有技術(shù)中可編程邏輯門陣列FPGA與微處理器的數(shù)據(jù)傳輸采用I/O接口進(jìn)行，其傳輸速度較慢，影響可編程邏輯門陣列FPGA的配置時間。
【實用新型內(nèi)容】
[0005]本實用新型的一個目的是解決至少上述問題和/或缺陷，并提供至少后面將說明的優(yōu)點。
[0006]本實用新型還有一個目的是提供一種基于微處理器的FPGA遠(yuǎn)程在線升級系統(tǒng)，其具有結(jié)構(gòu)簡單，數(shù)據(jù)傳輸快，配置時間短，成本低的優(yōu)點。
[0007]為了實現(xiàn)根據(jù)本實用新型的這些目的和其它優(yōu)點，提供了一種基于微處理器的可編程邏輯門陣列FPGA遠(yuǎn)程在線升級系統(tǒng)，其包括集成在設(shè)備端的可編程邏輯門陣列FPGA和微處理器，以及與微處理器通過以太網(wǎng)的方式通信連接的遠(yuǎn)端計算機(jī)，還包括:與所述微處理器通信連接的閃存；
[0008]其中，所述微處理器通過串行外圍設(shè)備接口 SPI總線與可編程邏輯門陣列FPGA通信連接，以使所述閃存作為可編程邏輯門陣列FPGA升級程序的存儲器。
[0009]優(yōu)選的是，其中，所述可編程邏輯門陣列FPGA采用Xilinx的S3或其以后的系列
τ?: 口廣PR ο
[0010]優(yōu)選的是，其中，所述微處理器還連接有一同步內(nèi)存SDRAM。
[0011]優(yōu)選的是，其中，所述遠(yuǎn)端計算機(jī)與微處理器采用有線、無線中的一種或兩種相結(jié)合的方式進(jìn)行通信連接。
[0012]優(yōu)選的是，其中，所述可編程邏輯門陣列FPGA的DONE引腳與微處理器的其中一個I/O引腳之間設(shè)置有對可編程邏輯門陣列FPGA是否配置成功進(jìn)行提示的指示燈電路。
[0013]優(yōu)選的是，其中，所述微處理器具有串行外圍設(shè)備接口 SPI接口，且所述串行外圍設(shè)備接口 SPI接口的同步時鐘引腳SCLK與可編程邏輯門陣列FPGA的同步時鐘引腳CCLK通信連接，所述串行外圍設(shè)備接口 SPI串口的信號輸出引腳MOSI與可編程邏輯門陣列FPGA的信號輸入引腳DIN通信連接。
[0014]本實用新型至少包括以下有益效果:其一，由于其微處理器與可編程邏輯門陣列FPGA之間通過SPI總線進(jìn)行數(shù)據(jù)通信，其數(shù)據(jù)傳輸速度較之傳統(tǒng)的I/O接口傳輸，配置時間短，速度得到顯著提高。
[0015]其二，本實用新型中與微處理器共存的閃存FLASH，由于可編程邏輯門陣列FPGA代碼與微處理器程序共存于其中，不需要價格昂貴的可編程邏輯門陣列FPGA專用RPOM存儲器，或者在可編程邏輯門陣列FPGA中設(shè)置單獨的閃存，降低了成本，電路結(jié)構(gòu)變得簡單，升級、調(diào)試更加方便靈活。
[0016]本實用新型的其它優(yōu)點、目標(biāo)和特征將部分通過下面的說明體現(xiàn)，部分還將通過對本實用新型的研宄和實踐而為本領(lǐng)域的技術(shù)人員所理解。
【附圖說明】
[0017]圖1為本實用新型的一個實施例中基于微處理器的FPGA遠(yuǎn)程在線升級系統(tǒng)的結(jié)構(gòu)示意圖。
【具體實施方式】
[0018]下面結(jié)合附圖對本實用新型做進(jìn)一步的詳細(xì)說明，以令本領(lǐng)域技術(shù)人員參照說明書文字能夠據(jù)以實施。
[0019]應(yīng)當(dāng)理解，本文所使用的諸如“具有”、“包含”以及“包括”術(shù)語并不配出一個或多個其它元件或其組合的存在或添加。
[0020]圖1示出了根據(jù)本實用新型的一種基于微處理器的FPGA遠(yuǎn)程在線升級系統(tǒng)的實現(xiàn)形式，其包括集成在設(shè)備端I的可編程邏輯門陣列FPGA 110實際和微處理器120，以及與微處理器通過以太網(wǎng)的方式通信連接的遠(yuǎn)端計算機(jī)2，還包括:與所述微處理器通信連接的閃存130 ；
[0021]其中，所述微處理器通過串行外圍設(shè)備接口 SPI總線121與可編程邏輯門陣列FPGA通信連接，以使所述閃存作為可編程邏輯門陣列FPGA升級程序的存儲器?；谖⑻幚砥鞯目删幊踢壿嬮T陣列FPGA遠(yuǎn)程升級及在線配置技術(shù)是采用以太網(wǎng)傳輸技術(shù)，以太網(wǎng)部分用于建立網(wǎng)絡(luò)連接來傳輸需要升級的可編程邏輯門陣列FPGA目標(biāo)代碼到閃存，遠(yuǎn)端計算機(jī)將可編程邏輯門陣列FPGA的升級配置數(shù)據(jù)傳到設(shè)備端的以太網(wǎng)口，微處理器通過以太網(wǎng)口將代碼寫入到與微處理器共存的閃存存儲器中，完成可編程邏輯門陣列FPGA升級代碼的更新。設(shè)備端的微處理器重新上電后將更新后的可編程邏輯門陣列FPGA升級代碼從存儲器閃存中讀出寫到緩存，并通過微處理的串行外圍設(shè)備接口 SPI 口模擬從串配置模式時序?qū)?shù)據(jù)寫入到可編程邏輯門陣列FPGA中完成配置。所述可編程邏輯門陣列FPGA采用Xilinx的S3或其以后的系列產(chǎn)品。采用這種方案的配置模式，使得可編程邏輯門陣列FPGA目標(biāo)代碼與微處理器代碼共用一個閃存存儲器，降低了成本，電路結(jié)構(gòu)變得簡單，升級、調(diào)試更加方便靈活，同時因微處理器與可編程邏輯門陣列FPGA的通信采用串行外圍設(shè)備接口 SPI高速接口進(jìn)行，相對于傳統(tǒng)的通過I/O接口進(jìn)行數(shù)據(jù)通信來說其具有配置速度快的有利之處。并且，這種方式只是一種較佳實例的說明，但并不局限于此。
[0022]在另一種實例中，所述微處理器還連接有一同步內(nèi)存SDRAM 140。采用這種方案在微處理器向閃存FLASH讀取可編程邏輯門陣列FPGA的升級程序后在同步內(nèi)存SDRAM中進(jìn)行緩存，以便于后期通過串行外圍設(shè)備接口