嵌入式rsic-dsp處理器系統(tǒng)及構(gòu)建方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及處理器設(shè)計(jì)領(lǐng)域，特別涉及一種嵌入式RSIC-DSP處理器系統(tǒng)及構(gòu)建方法。
【背景技術(shù)】
[0002]現(xiàn)有的片上系統(tǒng)(System-on-a-chip，S0C)芯片性能以及芯片制造成本，芯片低功耗等領(lǐng)域。業(yè)界常見(jiàn)的中高端SOC芯片采用單核、雙核、4核、8核甚至更多核處理器模式來(lái)構(gòu)建片上系統(tǒng)的控制和數(shù)據(jù)運(yùn)算等。
[0003]為了能讓處理器在超高頻下工作，在處理器架構(gòu)上考慮時(shí)，處理器流水線必須擁有15-20級(jí)以上超長(zhǎng)流水線，這意味著更多的指令被同時(shí)送入指令流水中來(lái)處理。當(dāng)一切順利時(shí)，可以獲得更高的吞吐量，更高的功耗，當(dāng)流水線停頓時(shí)，流水線被迫停下來(lái)，整個(gè)處理器性能為零，保持高功耗不變；當(dāng)處理器出現(xiàn)異常時(shí)，流水線暫停，進(jìn)入流水線中的所有指令需要做清除操作，采用流水線級(jí)數(shù)越多時(shí)，流水操作復(fù)雜度加大，需要更多的邏輯電路處理流水異常，邏輯電路增多導(dǎo)致功耗加大，同時(shí)處理器性能也在大幅降低。如此采用超長(zhǎng)流水線來(lái)設(shè)計(jì)處理器是不科學(xué)。
[0004]處理器所占SOC面積的40%以上，占整個(gè)芯片功耗的50%以上，且處理器工作性能和功耗直接影響片上系統(tǒng)的性能和功耗，由此處理器在整個(gè)片上系統(tǒng)起著至關(guān)重要的工作。因此，如何提高處理器性能，降低功耗是本領(lǐng)域技術(shù)人員員需要解決的關(guān)鍵性技術(shù)問(wèn)題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的是提供一種嵌入式RSIC-DSP處理器系統(tǒng)，該嵌入式RSIC-DSP處理器系統(tǒng)采用雙發(fā)射，8級(jí)流水線來(lái)提高處理器性能，降低功耗，提高效率。
[0006]為解決上述技術(shù)問(wèn)題，本發(fā)明提供一種嵌入式RSIC-DSP處理器系統(tǒng)構(gòu)建方法，包括:
[0007]將RSIC和DSP融合成RSIC-DSP雙核處理器；
[0008]所述RSIC-DSP雙核處理器采用并行8級(jí)雙流水線進(jìn)行指令處理；
[0009]其中，所述雙流水線包括:RSIC流水線和DSP流水線；
[0010]8 級(jí)所述 RSIC 流水線依次為 IC1、IC2、DEC、REG、ALU、DC1、DC2 和 WRB ；
[0011]8 級(jí)所述 DSP 流水線依次為 ICl、IC2、DEC、REG、MAC1、MAC2、MAC3 和 WRB。
[0012]其中，所述的嵌入式RSIC-DSP處理器系統(tǒng)構(gòu)建方法還包括:
[0013]在RSIC-DSP雙核處理器外部增加指令緩存存儲(chǔ)區(qū)，用于嵌入式RSIC-DSP處理器系統(tǒng)根據(jù)所述指令緩存存儲(chǔ)區(qū)的使用情況和指令高速緩沖存儲(chǔ)區(qū)的使用情況進(jìn)行動(dòng)態(tài)合并，擴(kuò)大所述指令緩存存儲(chǔ)區(qū)或所述指令高速緩沖存儲(chǔ)區(qū)的空間；
[0014]在RSIC-DSP雙核處理器外部增加數(shù)據(jù)緩存存儲(chǔ)區(qū)，用于嵌入式RSIC-DSP處理器系統(tǒng)根據(jù)所述數(shù)據(jù)緩存存儲(chǔ)區(qū)的使用情況和數(shù)據(jù)高速緩沖存儲(chǔ)區(qū)的使用情況進(jìn)行動(dòng)態(tài)合并，擴(kuò)大所述數(shù)據(jù)緩存存儲(chǔ)區(qū)或所述數(shù)據(jù)高速緩沖存儲(chǔ)區(qū)的空間。
[0015]其中，所述的嵌入式RSIC-DSP處理器系統(tǒng)構(gòu)建方法還包括:
[0016]利用搬移操作，將所述指令緩存存儲(chǔ)區(qū)和所述數(shù)據(jù)緩存存儲(chǔ)區(qū)動(dòng)態(tài)合并，擴(kuò)大所述指令緩存存儲(chǔ)區(qū)或所述數(shù)據(jù)緩沖存儲(chǔ)區(qū)的空間；和/或，
[0017]將所述指令高速緩沖存儲(chǔ)區(qū)和所述數(shù)據(jù)高速緩沖存儲(chǔ)區(qū)動(dòng)態(tài)合并，擴(kuò)大所述指令高速緩沖存儲(chǔ)區(qū)或所述數(shù)據(jù)高速緩沖存儲(chǔ)區(qū)的空間。
[0018]其中，所述的嵌入式RSIC-DSP處理器系統(tǒng)構(gòu)建方法還包括:
[0019]其中，通過(guò)指令相關(guān)性特性判斷RSIC流水線和DSP流水線中數(shù)據(jù)相關(guān)性，并將具有相關(guān)性的數(shù)據(jù)通過(guò)轉(zhuǎn)發(fā)電路進(jìn)行傳遞。
[0020]本發(fā)明提供一種嵌入式RSIC-DSP處理器系統(tǒng)，包括:
[0021]融合的RSIC-DSP雙核處理器，所述RSIC-DSP雙核處理器采用并行8級(jí)雙流水線進(jìn)行指令處理，其中，所述雙流水線包括=RSIC流水線和DSP流水線；
[0022]8 級(jí)所述 RSIC 流水線依次為 ICl、IC2、DEC、REG、ALU、DC1、DC2 和 WRB ；
[0023]8 級(jí)所述 DSP 流水線依次為 ICl、IC2、DEC、REG、MAC1、MAC2、MAC3 和 WRB。
[0024]其中，所述的嵌入式RSIC-DSP處理器系統(tǒng)還包括:
[0025]設(shè)置在所述RSIC-DSP雙核處理器外部的指令緩存存儲(chǔ)區(qū)和數(shù)據(jù)緩存存儲(chǔ)區(qū)。
[0026]其中，所述RSIC-DSP雙核處理器的指令長(zhǎng)度為16位和32位。
[0027]其中，所述RSIC-DSP雙核處理器采用AMBA-AXI標(biāo)準(zhǔn)接口。
[0028]其中，所述嵌入式RSIC-DSP處理器系統(tǒng)的地址空間劃分為用戶模式、第一核心模式和第二核心模式。
[0029]本發(fā)明所提供的嵌入式RSIC-DSP處理器系統(tǒng)及嵌入式RSIC-DSP處理器系統(tǒng)構(gòu)建方法，包括融合的RSIC-DSP雙核處理器，所述RSIC-DSP雙核處理器采用并行8級(jí)雙流水線進(jìn)行指令處理，其中，所述雙流水線包括=RSIC流水線和DSP流水線；8級(jí)所述RSIC流水線依次為 IC1、IC2、DEC、REG、ALU、DC1、DC2 和 WRB ；8 級(jí)所述 DSP 流水線依次為 IC1、IC2、DEC、REG、MAC1、MAC2、MAC3 和 WRB。
[0030]本發(fā)明通過(guò)將RSIC(Reduced Instruct1n Set Computing，精簡(jiǎn)指令集計(jì)算機(jī))與DSP(Digital Signal Processing，數(shù)字信號(hào)處理)融合在一起形成RSIC-DSP雙核處理器結(jié)構(gòu)，可以解決RSIC與DSP處理器之間的通訊和單獨(dú)編程的問(wèn)題，由于兩個(gè)處理器融合在一起，因此其指令集即合二為一；這樣可以簡(jiǎn)化系統(tǒng)的編程，提高處理效率，同時(shí)也降低了成本及系統(tǒng)的功耗；且本發(fā)明還摒棄了現(xiàn)有技術(shù)中采用超長(zhǎng)流水線進(jìn)行指令處理的方式，而是采用雙發(fā)射的8級(jí)流水線進(jìn)行指令處理；這樣可以提高RSIC-DSP雙核處理器的性能，降低功耗。
【附圖說(shuō)明】
[0031]為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。
[0032]圖1為本發(fā)明實(shí)施例提供的嵌入式RSIC-DSP處理器系統(tǒng)拓?fù)鋱D；
[0033]圖2為本發(fā)明實(shí)施例提供的嵌入式RSIC-DSP處理器系統(tǒng)并行8級(jí)雙流水線的示意圖；
[0034]圖3為本發(fā)明實(shí)施例提供的嵌入式RSIC-DSP處理器系統(tǒng)并行8級(jí)雙流水線的任務(wù)劃分不意圖；
[0035]圖4為本發(fā)明實(shí)施例提供的RSIC流水線和DSP流水線指令相關(guān)性檢測(cè)在流水線中的執(zhí)行示意圖；
[0036]圖5為本發(fā)明實(shí)施例提供的嵌入式RSIC-DSP處理器系統(tǒng)的功能結(jié)構(gòu)框圖；
[0037]圖6為本發(fā)明實(shí)施例提供的嵌入式RSIC-DSP處理器系統(tǒng)的地址空間劃分的示意圖；
[0038]圖7為本發(fā)明實(shí)施例提供的指令高速緩沖存儲(chǔ)區(qū)控制器的示意圖；
[0039]圖8為本發(fā)明實(shí)施例提供的數(shù)據(jù)高速緩沖存儲(chǔ)區(qū)控制器的示意圖。
【具體實(shí)施方式】
[0040]本發(fā)明的核心是提供一種嵌入式RSIC-DSP處理器系統(tǒng)，該嵌入式RSIC-DSP處理器系統(tǒng)采用雙發(fā)射，8級(jí)流水線來(lái)提高處理器性能，降低功耗，提高效率。
[0041]為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0042]本發(fā)明提供的嵌入式RSIC-DSP處理器系統(tǒng)構(gòu)建方法可以包括:
[0043]將RSIC和DSP融合成RSIC-DSP雙核處理器；
[0044]所述RSIC-DSP雙核處理器采用并行8級(jí)雙流水線進(jìn)行指令處理；
[0045]其中，所述雙流水線包括:RSIC流水線和DSP流水線；
[0046]8 級(jí)所述 RSIC 流水線依次為 ICl、IC2、DEC、REG、ALU、DCl、DC2 和 WRB ；8 級(jí)所述DSP 流水線依次為 ICl、IC2、DEC、REG、MAC1、MAC2、MAC3 和