存儲器電路1_3的片選信號。
[0030]如圖2所示，F(xiàn)PGA重構(gòu)電路1-1內(nèi)的FPGA芯片采用Xilinx公司的Virtex7serial型號為XC7V690TFFG1930的FPGA芯片U1，其內(nèi)部含ICAP硬核的邏輯電路。Ul按照BPI UP的配置方式與BPI FLASH芯片U2、U3相連。Ul的配置初始化FINIT_B信號與U2、U3的復(fù)位信號(RESET_B)連接。Ul的配置片選信號(FCS_B)與U5的第1，5引腳連接，用于產(chǎn)生U2、U3的片選信號；U1的配置讀有效信號(F0E_B)與U2、U3的讀有效信號連接；U1的配置寫有效信號(FWE_B)與U2、U3的寫有效信號連接；U1的16位配置數(shù)據(jù)信號(FD[15:0])與U2、U3的16位數(shù)據(jù)信號連接；U1的26位配置地址信號(FA[25:0])與U2、U3的26位地址信號連接；U1的第27位高位配置地址信號FA[26]與U4的第1，2引腳連接，用于產(chǎn)生與FA[26]信號電平相反的信號FA26_B。Ul的AElO引腳(重構(gòu)有效信號PR0GRAM_B)與ADll引腳(重構(gòu)完成信號D0NE_B)通過電阻弱上拉到高電平，分別連接到電阻R2、R1，電阻R2、Rl的另一端連接到+1.8V電源。Ul的AClO引腳(初始化信號INIT_B)通過電阻弱上拉到高電平，且與BPI FLASH存儲器芯片U2、U3的復(fù)位信號引腳(RESET_B)連接，Ul的AClO引腳連接到電阻R3，電阻R3的另一端連接到+1.8V電源。該FPGA芯片支持熱啟動的動態(tài)重構(gòu)，通過ICAP硬核設(shè)置寄存器可以指定新的重構(gòu)起始地址并動態(tài)重構(gòu)。
[0031]如圖3所示，第一 BPI FLASH存儲器電路1-2的芯片U2采用Spans1n公司的型號為S29GL0IGPFF的BPI FLASH存儲器芯片U2 ；FLASH存儲器芯片U2用于存儲Ul所需的硬件邏輯代碼，電容Cl和電容C2的電容值都為0.luF，用于對U2的電源引腳進(jìn)行去耦，以消除高頻噪聲；U2的地址線與Ul的FA地址接口連接，即U2的G8到E2共26個引腳與Ul的AN35到BD24共26引腳對應(yīng)連接；U2的數(shù)據(jù)線與Ul的FD數(shù)據(jù)連接，即U2的G7到E3共16個引腳與Ul的AP22到AH24共26引腳對應(yīng)連接；U2的B5引腳與Ul的AClO引腳連接，為U2的復(fù)位信號，低電平有效；U2的G2引腳與Ul的AL33引腳連接，為U2的讀有效信號;U2的A5引腳與Ul的AL34引腳連接，為U2的寫有效信號；U2的F2引腳與U5的第3引腳連接，為片選信號，低電平有效；U2的F7引腳為BYTE控制信號，其為低電平時是U2配置成BYTE(8bits)模式，高電平時是U2配置成W0RD(16bits)模式，U2的F7引腳與電源1.8V連接，即U2配置成WORD(16bits)模式；U2的G5引腳為核心電源供電引腳，同時與去耦電容Cl的第I引腳和+3.3V電源連接，去耦電容Cl的第2引腳與地連接；U2的D8、Fl引腳為1電源供電引腳，同時與去耦電容C2的第I引腳和+1.8V電源連接，去耦電容C2的第2引腳與地連接，U2的E8、H2、H7引腳與地連接。
[0032]如圖4所示，第二 BPI FLASH存儲器電路1-3的芯片U3采用Spans1n公司的型號為S29GL0IGPFF的BPI FLASH存儲器芯片U3 ；FLASH存儲器芯片U3用于存儲Ul所需的硬件邏輯代碼，電容C3和電容C4的電容值都為0.luF，用于對U3的電源引腳進(jìn)行去耦，以消除高頻噪聲；U3的地址線與Ul的FA地址接口連接，即U3的G8到E2共26個引腳與Ul的AN35到BD24共26引腳對應(yīng)連接；U3的數(shù)據(jù)線與Ul的FD數(shù)據(jù)連接，即U3的G7到E3共16個引腳與Ul的AP22到AH24共26引腳對應(yīng)連接；U3的B5引腳與Ul的AClO引腳連接，為U3的復(fù)位信號，低電平有效；U3的G2引腳與Ul的AL33引腳連接，為U3的讀有效信號;U3的A5引腳與Ul的AL34引腳連接，為U3的寫有效信號；U3的F2引腳與U5的第7引腳連接，為片選信號，低電平有效；U3的F7引腳為BYTE控制信號，其為低電平時是U3配置成BYTE(8bits)模式，高電平時是U3配置成WORD(16bits)模式，U3的F7引腳與電源1.8V連接，即U3配置成WORD(16bits)模式；U3的G5引腳為核心電源供電引腳，同時與去耦電容C3的第I引腳和+3.3V電源連接，去耦電容C3的第2引腳與地連接；U3的D8、Fl引腳為1電源供電引腳，同時與去耦電容C4的第I引腳和+1.8V電源連接，去耦電容C4的第2引腳與地連接，U3的E8、H2、H7引腳與地連接。
[0033]如圖5所示，數(shù)字非門邏輯電路1-4的芯片U4采用TEXAS INSTRUMENTS公司的型號為SN74ALVC00的芯片；U4的第I引腳和第2引腳與Ul的AM35引腳(配置地址第27位)連接，為輸入信號，U4的第3引腳與U5的第6引腳連接，為輸出信號FA26_B，是FA[26]信號相反電平的信號。U4的第14引腳為核心電源供電引腳，連接到+1.8V電源。
[0034]如圖6所示，數(shù)字或門邏輯電路1-5的芯片U5采用TEXAS INSTRUMENTS公司的型號為SN74LVC2G32的芯片;U5的第I引腳和第5引腳與Ul的AJ22引腳(FCS_B)連接，為兩個或門的輸入信號；U5的第2引腳與Ul的AM35引腳連接，為輸入信號；U5的第6引腳與U4的第3引腳連接，為輸入信號；U5的第3引腳與U2的F2引腳連接，輸出信號為U2的片選信號；U5的第7引腳與U3的F2引腳連接，輸出信號為U3的片選信號。U5的第8引腳為核心電源供電引腳，連接到+1.8V電源。因為FA26_B信號與FA[26]信號相反電平，所以兩個輸出信號同一時刻最多有一個信號為低電平有效信號。
[0035]本發(fā)明的工作過程為:首先，按照約定的地址規(guī)則預(yù)先向BPI FLASH存儲器芯片U2、U3寫入多份支持Xilinx公司的Virtex 7serial型號為XC7V690TFFG1930的FPGA芯片Ul的配置文件，每個配置文件可以對應(yīng)FPGA芯片Ul的一個工作方式；然后該FPGA芯片Ul上電后，輸出初始化信號(INIT_B)從低電平變?yōu)楦唠娖剑赐瑫r釋放BPI FLASH存儲器芯片U2、U3的復(fù)位信號(RESET_B)，讓U2、U3處于正常工作狀態(tài)。FPGA芯片Ul通過BPI UP的配置方式從BPI FLASH存儲器芯片U2的零地址讀取第一份配置文件作為默認(rèn)的第一個工作方式；當(dāng)判斷到FPGA需要重構(gòu)支持其他工作方式時，由FPGA內(nèi)部含ICAP硬核的邏輯電路，通過ICAP硬核的接口指定新的對應(yīng)的重構(gòu)起始地址并啟動動態(tài)重構(gòu)(根據(jù)新的重構(gòu)起始地址確定該新的配置文件位于外部存儲芯片U2、U3的位置:當(dāng)高位地址FA[26]信號為低電平時，此時U2的片選信號有效，該配置文件在U2中；當(dāng)高位地址FA[26]信號為高電平時，此時U3的片選信號有效，該配置文件在U3中);FPGA芯片重構(gòu)完成后就處于新的對應(yīng)的工作方式；當(dāng)再次判斷到FPGA需要配置成其他工作方式時，重復(fù)以上的過程。
【主權(quán)項】
1.增加FPGA動態(tài)配置可選程序數(shù)量的電路，其特征在于，包括FPGA重構(gòu)電路1_1、第一 BPI FLASH存儲器電路1-2、第二 BPI FLASH存儲器電路1_3、數(shù)字非門邏輯電路1_4、數(shù)字或門邏輯電路1-5 ； FPGA重構(gòu)電路1-1包括FPGA芯片Ul、電阻R1-R3 ;第一 BPI FLASH存儲器電路1_2包括BPI FLASH存儲器芯片U2、電源引腳去耦電容Cl和電源引腳去耦電容C2 ;第二 BPI FLASH存儲器電路1-3包括BPI FLASH存儲器芯片U3、電源引腳去耦電容C3和電源引腳去耦電容C4 ;數(shù)字非門邏輯電路1-4采用型號為SN74ALVC00的芯片U4 ;數(shù)字或門邏輯電路1_5采用型號為SN74LVC2G32的芯片U5 ； 所述的Ul按BPI UP的方式配置:U1的配置信號M2連接到地，配置信號Ml連接到電源+1.8V，配置信號MO連接到地，重構(gòu)有效信號PROGRAM_B連接電阻Rl的一端，重構(gòu)完成信號DONE_B連接電阻R2的一端，初始化信號INIT_B連接U2的復(fù)位信號RESET_B、U3的復(fù)位信號RESET_B及電阻R3的一端，電阻Rl的另一端、R2的另一端、R3的另一端均連接到+1.8V電源，Ul的26根配置地址線A[25:0]與U2的對應(yīng)的26根地址線A[25:0]、U3的對應(yīng)的26根地址線A[25:0]與連接，Ul的16根配置數(shù)據(jù)線D [15:0]與U2的對應(yīng)的16根數(shù)據(jù)線D[15:0]、U3的對應(yīng)的16根數(shù)據(jù)線D [15:0]與連接，Ul的配置讀有效信號線FOE_B與U2的讀有效信號線OE_B、U3的讀有效信號線OE_B與連接，Ul的配置寫有效信號線FWE_B與U2的寫有效信號線WE_B、U3的寫有效信號線WE_B與連接，Ul的第27位高位配置地址線A[26]與芯片U4的第I引腳(IA)、第2引腳(IB)及芯片U5的第2引腳(IB)連接，Ul的配置片選線FCS_B與芯片U5的第I引腳(IA)、第5引腳(2A)連接，芯片U4的第3引腳(IY)與U5的第6引腳(2B)連接，U5的第3引腳(IY)與U2的片選信號CS_B連接，U5的第7引腳(2Y)與U3的片選信號CS_B連接; 芯片U2的BYTE控制信號與+1.8V電源連接，U2的VCC引腳與+3.3V電源、去耦電容Cl的第I引腳連接，U2的V1引腳與+1.8V電源、去耦電容C2的第I引腳連接，U2的VSS引腳、去耦電容Cl的第2引腳、去耦電容C2的第2引腳均接地； 芯片U3的BYTE控制信號與+1.8V電源連接，U3的VCC引腳與+3.3V電源、去耦電容C3的第I引腳連接，U3的V1引腳與+1.8V電源、去耦電容C4的第I引腳連接，U3的VSS引腳、去耦電容C3的第2引腳、去耦電容C4的第2引腳均接地； 芯片U4的VCC引腳、U5的VCC引腳均連接+1.8V電源。2.根據(jù)權(quán)利要求1所述的增加FPGA動態(tài)配置可選程序數(shù)量的電路，其特征在于，所述的去耦電容Cl和去耦電容C2電容值均為0.1uF03.根據(jù)權(quán)利要求1所述的增加FPGA動態(tài)配置可選程序數(shù)量的電路，其特征在于，所述的去耦電容C3和去耦電容C4電容值均為0.1uF0
【專利摘要】本發(fā)明公開了一種增加FPGA動態(tài)配置可選程序數(shù)量的電路，包括FPGA重構(gòu)電路、第一BPI？FLASH存儲器電路、第二BPI？FLASH存儲器電路、數(shù)字非門邏輯電路及數(shù)字或門邏輯電路；本發(fā)明在Virtex？7？serial？FPGA芯片外掛2個FLASH芯片，型號為S29GL01GPFF，每片容量1Gbit，可以支持多份配置文件。通過數(shù)字與門邏輯電路和或門邏輯電路產(chǎn)生正確的片選信號把2個FLASH芯片級連在一起。從而解決單塊FPGA應(yīng)用場合下，F(xiàn)PGA芯片動態(tài)重構(gòu)可選配置程序數(shù)量少的問題，可提高單塊Virtex？7？serial？FPGA芯片在不同應(yīng)用場合下的適應(yīng)性。
【IPC分類】G06F15/78
【公開號】CN105224503
【申請?zhí)枴緾N201510651086
【發(fā)明人】馬振國, 刑錢艦, 李偉軍
【申請人】浙江大學(xué)
【公開日】2016年1月6日
【申請日】2015年10月10日