一種增加fpga動態(tài)配置可選程序數(shù)量的電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電子技術(shù)領(lǐng)域，涉及一種電路，具體是一種增加FPGA動態(tài)配置的可選程序數(shù)量的電路。
【背景技術(shù)】
[0002]Xilinx 公司的 Virtex 7 serial 的 FPGA 芯片可以通過 Byte PeripheralInterface(BPI)的配置方式啟動，默認只能從外掛的存儲器中的最低地址讀取一份配置文件，無法支持多份配置文件的靈活可選。傳統(tǒng)的解決方案是:把FPGA芯片的配置總線連接到一個處理器的總線上，而該處理器外部掛接大容量的存儲芯片，可以預(yù)先存儲多份多份配置。上電工作后，由該處理器決定選擇大容量存儲芯片中的其中任意一份配置文件，讀取該配置文件再通過配置總線對FPGA進行重構(gòu)。但在一些因為板面積受限、成本約束等原因的應(yīng)用場合下，沒有外部的處理器與FPGA芯片連接。那么在只有單塊FPGA芯片的應(yīng)用場合下，F(xiàn)PGA只能從一份配置文件來重構(gòu)，無法在多個配置文件中選擇來對應(yīng)不同的多個工作方式，導(dǎo)致應(yīng)用受限。

【發(fā)明內(nèi)容】

[0003]本發(fā)明針對現(xiàn)有技術(shù)的不足，提供一種增加FPGA動態(tài)配置的可選程序數(shù)量的電路。
[0004]為解決上述技術(shù)問題，本發(fā)明所采取的具體技術(shù)方案是:
[0005]該電路包括FPGA可重構(gòu)模塊、第一 BPI FLASH存儲器電路、第二 BPI FLASH存儲器電路、數(shù)字非門邏輯電路、數(shù)字或門邏輯電路。
[0006]所述的FPGA可重構(gòu)接口電路包括FPGA芯片Ul及電阻R1-R3，芯片Ul具體可采用Xilinx公司的Virtex 7serial型號為XC7V690TFFG1930的FPGA芯片U1，其內(nèi)部含有ICAP硬核的邏輯電路；第一 BPI FLASH存儲器電路包括BPI FLASH存儲器芯片U2、電源引腳去耦電容Cl和電源引腳去耦電容C2 ;第二 BPI FLASH存儲器電路包括BPI FLASH存儲器芯片U3、電源引腳去耦電容C3和電源引腳去耦電容C4 ;U2、U3均可采用Spans1n公司的型號為S29GL01GP12FF的芯片；數(shù)字非門邏輯電路采用型號為SN74ALVC00的芯片U4 ;數(shù)字或門邏輯電路采用型號為SN74LVC2G32的芯片U5 ；
[0007]FPGA芯片Ul采用BPI UP的配置方式，與BPI FLASH存儲器電路端口信號連接。該配置方式下，F(xiàn)PGA芯片對應(yīng)管腳的設(shè)置:U1的配置信號M2 (AG1引腳)為低電平，連接到地;U1的配置信號Ml (AJ10引腳)為高電平，連接到電源+1.8V ；U1的配置信號MO (AHl I引腳)為低電平，連接到地。Ul的重構(gòu)有效信號PR0GRAM_B(AE10引腳)與重構(gòu)完成信號D0NE_B(AD11引腳)通過電阻弱上拉到高電平，分別連接到電阻R2、Rl的一端，電阻R2、Rl的另一端連接到+1.8V電源。Ul的初始化信號INIT_B(AC10引腳)通過電阻弱上拉到高電平，且與BPI FLASH存儲器芯片U2、U3的復(fù)位信號引腳RESET_B連接，Ul的AClO引腳連接到電阻R3，電阻R3的另一端連接到+1.8V電源。Ul的26根配置地址線A[25:0]與U2的26根對應(yīng)的地址線A[25:0]、U3的26根對應(yīng)的地址線A[25:0]與連接。Ul的16根配置數(shù)據(jù)線D [15:0]與U2的16根對應(yīng)的數(shù)據(jù)線D [15:0]、U3的16根對應(yīng)的數(shù)據(jù)線D [15:0]與連接。Ul的配置讀有效信號線FOE_B與U2、U3的讀有效信號線OE_B與連接。Ul的配置寫有效信號線FWE_B與U2、U3的寫有效信號線WE_B與連接，U2、U3的寫有效信號WE_B為低電平。Ul的第27位高位配置地址線A[26]與數(shù)字非門邏輯電路U4連接，用于產(chǎn)生與FA[26]信號電平相反的信號，Ul的配置片選線FCS_B與數(shù)字或門邏輯電路U5連接，用于產(chǎn)生BPIFLASH存儲器芯片U2、U3的片選信號CS_B，具體為:U1的第27位高位配置地址線A[26]與芯片U4的第I引腳(IA)、第2引腳(IB)及芯片U5的第2引腳(IB)連接，Ul的配置片選線FCS_B與芯片U5的第I引腳(IA)、第5引腳(2A)連接，芯片U4的第3引腳(IY)與U5的第6引腳(2B)連接，U5的第3引腳(IY)與U2的片選信號CS_B連接，U5的第7引腳(2Y)與U3的片選信號CS_B連接；U2、U3的片選信號CS_B信號為低電平。
[0008]芯片U2的BYTE控制信號與+1.8V電源連接，U2的VCC引腳與+3.3V電源、去耦電容Cl的第I引腳連接，U2的V1引腳與+1.8V電源、去耦電容C2的第I引腳連接，U2的VSS引腳、去耦電容Cl的第2引腳、去耦電容C2的第2引腳均接地；
[0009]芯片U3的BYTE控制信號與+1.8V電源連接，U3的VCC引腳與+3.3V電源、去耦電容C3的第I引腳連接，U3的V1引腳與+1.8V電源、去耦電容C4的第I引腳連接，U3的VSS引腳、去耦電容C3的第2引腳、去耦電容C4的第2引腳均接地；
[0010]芯片U4的VCC引腳、U5的VCC引腳均連接+1.8V電源。
[0011]所述的去耦電容Cl和去耦電容C2電容值通常均為0.luF，所述的去耦電容C3和去耦電容C4電容值通常均為0.1uF0
[0012]U2、U3的26根地址線A[25:0]與FPGA芯片Ul對應(yīng)的配置地址線A[25:0]連接，具體為:
[0013]U2、U3的E2引腳與Ul的BD24引腳連接，U2、U3的D2引腳與Ul的BC24引腳連接，U2、U3的C2引腳與Ul的BC23引腳連接，U2、U3的A2引腳與Ul的BB22引腳連接，U2、U3的B2引腳與Ul的BB23引腳連接，U2、U3的D3引腳與Ul的BA23引腳連接，U2、U3的C3引腳與Ul的BD22引腳連接，U2、U3的A3引腳與Ul的BA24引腳連接，U2、U3的B6引腳與Ul的AY24引腳連接，U2、U3的A6引腳與Ul的AY23引腳連接，U2、U3的C6引腳與Ul的AY22引腳連接，U2、U3的D6引腳與Ul的AW24引腳連接，U2、U3的B7引腳與Ul的AV24引腳連接，U2、U3的A7引腳與Ul的AW22引腳連接，U2、U3的C7引腳與Ul的AV22引腳連接，U2、U3的D7引腳與Ul的AV23引腳連接，U2、U3的E7引腳與Ul的AM33引腳連接，U2、U3的B3引腳與Ul的AM32引腳連接，U2、U3的C4引腳與Ul的AJ32引腳連接，U2、U3的D5引腳與Ul的AK33引腳連接，U2、U3的D4引腳與Ul的AK32,引腳連接，U2、U3的C5引腳與Ul的AK34引腳連接，U2、U3的B8引腳與Ul的AJ34引腳連接，U2、U3的C8引腳與Ul的AM36引腳連接，U2、U3的F8引腳與Ul的AL35引腳連接，U2、U3的G8引腳與Ul的AN35引腳連接；
[0014]U2、U3的16根數(shù)據(jù)線D [15:0]與FPGA芯片Ul對應(yīng)的配置地址線D [15:0]連接，具體為:
[0015]U2、U3的E3引腳與Ul的AH24引腳連接，U2、U3的H3引腳與Ul的AH25引腳連接，U2、U3的E4引腳與Ul的AH22引腳連接，U2、U3的H4引腳與Ul的AH23引腳連接，U2、U3的H5引腳與Ul的AK21引腳連接，U2、U3的E5引腳與Ul的AL21引腳連接，U2、U3的H6引腳與Ul的AJ24引腳連接，U2、U3的E6引腳與Ul的AK24引腳連接，U2、U3的F3引腳與Ul的AK22引腳連接，U2、U3的G3引腳與Ul的AM23引腳連接，U2、U3的F4引腳與Ul的AN23引腳連接，U2、U3的G4引腳與Ul的AM21引腳連接，U2、U3的F5引腳與Ul的AM22引腳連接，U2、U3的G6引腳與Ul的AP24引腳連接，U2、U3的F6引腳與Ul的AN22引腳連接，U2、U3的G7引腳與Ul的AP22引腳連接。
[0016]本發(fā)明所具有的有益效果是:
[0017](I)針對 Xilinx 公司的 Virtex 7 serial 的 FPGA 芯片，通過外掛 BPI FLASH 的方法、以BPI UP的配置方式啟動，可以避免外接處理器，實現(xiàn)較小的板面積要求和較少的成本；
[0018](2)利用Xilinx公司的Virtex 7 serial的FPGA芯片具有熱啟動重構(gòu)功能且可以靈活指定配置文件的起始地址的特性，預(yù)先在BPI FLASH里存儲多份該FPGA芯片的配置文件，提高動態(tài)重構(gòu)選擇其中任意一份配置文件，提高Virtex 7 serial FPGA在不同場合、不同工作方式下的靈活應(yīng)用能力。
[0019](3)通過兩塊BPI FLASH的級聯(lián)及數(shù)字非門邏輯電路、數(shù)字或門邏輯電路的設(shè)計，很好地解決了兩塊BPI FLASH的片選分時的問題，增加了 FPGA動態(tài)配置的可選程序數(shù)量。
【附圖說明】
[0020]圖1為本發(fā)明的總體電路結(jié)構(gòu)示意圖；
[0021 ]圖2為FPGA重構(gòu)電路模塊示意圖；
[0022]圖3為第一 BPI FLASH存儲器電路模塊示意圖；
[0023]圖4為第二 BPI FLASH存儲器電路模塊示意圖；
[0024]圖5為數(shù)字非門邏輯電路示意圖；
[0025]圖6為數(shù)字或門邏輯電路示意圖。
【具體實施方式】
[0026]下面結(jié)合附圖對本發(fā)明作進一步說明。
[0027]如圖1所示，增加FPGA動態(tài)重構(gòu)可選配置程序數(shù)量的電路包括FPGA重構(gòu)電路1-1、第一 BPI FLASH存儲器電路1-2、第二 BPI FLASH存儲器電路1_3、數(shù)字非門邏輯電路1-4、數(shù)字或門邏輯電路1-5。
[0028]FPGA重構(gòu)電路1-1包括FPGA芯片及電阻R1-R3 ;第一 BPI FLASH存儲器電路1-2包括BPI FLASH存儲器芯片U2、電源引腳去耦電容Cl和電源引腳去耦電容C2 ;第二 BPIFLASH存儲器電路1-3包括BPI FLASH存儲器芯片U3、電源引腳去耦電容C3和電源引腳去耦電容C4 ;
[0029]FPGA芯片Ul采用BPI UP的配置方式:U1的AG1引腳(配置信號M2)為低電平，連接到地；Ul的AJlO引腳(配置信號Ml)為高電平，連接到電源+1.8V ；U1的AHll引腳(配置信號MO)為低電平，連接到地。第一 BPIFLASH存儲器電路1-2、第二 BPI FLASH存儲器電路1-3的地址線(A[25:0])、數(shù)據(jù)線(D[15:0])、讀有效信號(0Ε_Β)、寫有效信號(WE_B)和復(fù)位信號(RESET_B)與FPGA重構(gòu)電路1_1連接。第一 BPI FLASH存儲器電路1_2、第二 BPI FLASH存儲器電路1-3的片選信號(CS_B)由數(shù)字或門邏輯電路1_5產(chǎn)生。FPGA重構(gòu)電路1-1中的第27位配置高位地址線(FA[26])與數(shù)字非門邏輯電路1_4相連，用于產(chǎn)生與第27位配置高位地址線(FA [26])電平相反的信號。FPGA重構(gòu)電路1-1中的配置片選信號(FCS_B)、第27位配置高位地址線(FA[26])及其電平相反的信號與數(shù)字或門邏輯電路1-5相連，分別產(chǎn)生第一 BPI FLASH存儲器電路1_2、第二 BPI FLASH