端和電容Cl的正極均與所述復(fù)位端子相連；所述電阻R2的另一端與復(fù)位按鍵開關(guān)K的一端相連；所述復(fù)位按鍵開關(guān)K的另一端和電容Cl的負(fù)極均接地。
[0023]該復(fù)位電路的工作過程如下:
1、在系統(tǒng)接電后，電源正極輸出3.3V電壓，經(jīng)過Rl給Cl充電，此時復(fù)位端子RESET上得到低電平，經(jīng)過一段時間后，Cl被充滿，復(fù)位端點RESET電平升高，最后穩(wěn)定在高電平，完成上電復(fù)位過程。
[0024]2、按下復(fù)位按鍵開關(guān)K時，開關(guān)閉合，Cl經(jīng)過R2放電到地，復(fù)位端子RESET被瞬間拉到低電平，當(dāng)復(fù)位按鍵開關(guān)K打開后，Cl再次通過Rl充電，經(jīng)過一段時間后穩(wěn)定到高電平，完成手動復(fù)位過程。
[0025]如圖2所示，本實施例FPGA芯片的頂層模塊包括FC模塊部分1、數(shù)據(jù)緩存部分2和PC1-E部分3 ;所述PC1-E部分包括PC1-E EP (PC1-E端點)、DMA (直接內(nèi)存存取)控制器、寄存器和GTP (高速串行收發(fā)器);所述PC1-E EP通過所述GTP與所述PC1-E總線連接；所述DMA控制器與所述寄存器連接；如此，基于此，本發(fā)明的通訊板卡能夠?qū)崿F(xiàn)PCIe總線的EndPoint以及DMA的功能，完成與主機PCIe總線的數(shù)據(jù)交互。
[0026]所述數(shù)據(jù)緩存部分包括FC通道接口控制模塊，所述FC通道接口控制模塊與用戶接口連接，所述FC通道接口控制模塊通過Tx緩沖模塊讀取來自所述DMA控制器的信息并將該信息傳遞給所述用戶接口，所述FC通道接口控制模塊通過Rx緩沖模塊讀取來自所述用戶接口的信息并將該信息傳遞給所述DMA控制器。Rx緩沖模塊和Tx緩沖模塊，能夠暫時緩存上下行數(shù)據(jù)，防止數(shù)據(jù)丟失，有效保證數(shù)據(jù)傳輸?shù)耐暾浴?br>[0027]所述FC模塊部分包括MAC (媒體接入控制)模塊、用戶接口、管理接口、信用管理模塊和鏈路控制模塊；所述用戶接口、信用管理模塊和所述鏈路控制模塊均與所述MAC模塊連接；所述管理接口與所述寄存器連接；所述鏈路控制模塊通過GTP連入FC總線。FC模塊主要負(fù)責(zé)數(shù)據(jù)編解碼和光電信號的轉(zhuǎn)換，并且能夠配合通過所述的DMA控制器對數(shù)據(jù)傳輸進(jìn)行適應(yīng)性管控，實現(xiàn)與PC1-E總線的數(shù)據(jù)功能互補，保證傳輸數(shù)據(jù)的正確率前提下實現(xiàn)數(shù)據(jù)傳輸速率的提升。
[0028]在本實施例中，每個所述DMA控制器通過兩個數(shù)據(jù)緩存部分分別與兩個FC模塊部分相連；每個數(shù)據(jù)緩存部分僅以一個FC模塊部分作為對象進(jìn)行數(shù)據(jù)緩存。DMA控制器能夠處理兩個FC模塊的數(shù)據(jù)，保證了處理速率，提高了數(shù)據(jù)傳輸速率，而每個FC模塊都有專用數(shù)據(jù)緩存部分，數(shù)據(jù)不會混淆，保證了數(shù)據(jù)傳輸準(zhǔn)確率。所述PC1-E總線為4位總線，該PC1-E總線通過兩個GTP與所述PC1-E EP連接。如此，本通訊板卡在不占用過多的總線資源情況下即實現(xiàn)數(shù)據(jù)的高速傳輸。
[0029]本通訊板卡的工作過程如下:
數(shù)據(jù)發(fā)送過程
1、通訊板卡進(jìn)行初始化，根據(jù)配置芯片的設(shè)置完成基于光纖通道協(xié)議的速率與發(fā)送配置；
2、計算機終端通過PC1-E總線將與發(fā)送數(shù)據(jù)傳遞給PC1-EEP ；
3、所述DMA控制器輔助處理上述發(fā)送數(shù)據(jù)，并即時處理該發(fā)送數(shù)據(jù)在在寄存器上的存儲狀態(tài)，將該發(fā)送數(shù)據(jù)通過Tx信號緩沖模塊處理后通過接口控制和用戶接口傳遞給FC模塊的MAC進(jìn)行信號處理，而后通過鏈路控制模塊將該處理后數(shù)據(jù)傳輸至FC總線上，從而完成數(shù)據(jù)的傳輸。
[0030]數(shù)據(jù)接收過程
1、通訊板卡進(jìn)行初始化，根據(jù)配置芯片的設(shè)置完成基于光纖通訊協(xié)議的速率與接收配置；
2、FC模塊接收來自FC總線的串行數(shù)據(jù)，并經(jīng)過的鏈路控制模塊和MAC處理后將其傳遞給數(shù)據(jù)緩沖部分，該數(shù)據(jù)經(jīng)過Rx信號緩沖模塊處理后傳遞給DMA控制器，該DMA控制器根據(jù)即時情況將該信號暫存至寄存器或者傳遞至PC1-E EP, PC1-E EP通過GTP將數(shù)據(jù)傳遞至PC1-E總線，完成數(shù)據(jù)接收的作用。
[0031 ] 本發(fā)明中采用DMA控制器和PC1-E EP對整個數(shù)據(jù)的傳輸過程進(jìn)行了輔助，解決了FC總線與PC1-E總線之間數(shù)據(jù)轉(zhuǎn)換不及時的缺點的，保證數(shù)據(jù)完整的情況下，大大提高了傳輸速率。對于能夠支持最高4.25Gbps的傳輸速率，最遠(yuǎn)距離達(dá)到15km的光纖協(xié)議通道，提升了其與計算機終端之間數(shù)據(jù)傳輸速度15%。
[0032]以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護范圍。
【主權(quán)項】
1.一種基于PC1-E接口的FC-AE-ASM通信板卡，其特征在于，包括FPGA芯片、DDR2模塊、電源管理模塊、光收發(fā)模塊、可編程時鐘和配置芯片； FPGA芯片的存儲控制信號輸入輸出端連接DDR2模塊的存儲控制信號輸出輸入端；FPGA芯片的傳輸數(shù)據(jù)輸入輸出端與光收發(fā)模塊的數(shù)據(jù)輸出輸入端連接，F(xiàn)PGA芯片與PC1-E總線接口連接；所述電源管理模塊的輸入與所述PC1-E總線接口連接；所述FPGA芯片的時鐘輸入還與可編程時鐘連接；所述FPGA芯片與所述配置芯片連接； 所述電源管理模塊的輸入電壓為3.3V，且該電源管理模塊設(shè)有電壓分別為1.0V、1.2V、1.8V和2.5V的至少四種電壓輸出。2.根據(jù)權(quán)利要求1所述的基于PC1-E接口的FC-AE-ASM通信板卡，其特征在于，所述FPGA芯片的頂層模塊包括FC模塊部分、數(shù)據(jù)緩存部分和PC1-E部分； 所述PC1-E部分包括PC1-E EP、DMA控制器、寄存器和GTP ;所述PC1-E EP通過所述GTP與所述PC1-E總線連接；所述DMA控制器與所述寄存器連接； 所述數(shù)據(jù)緩存部分包括FC通道接口控制模塊，所述FC通道接口控制模塊與用戶接口連接，所述FC通道接口控制模塊通過Tx緩沖模塊讀取來自所述DMA控制器的信息并將該信息傳遞給所述用戶接口，所述FC通道接口控制模塊通過Rx緩沖模塊讀取來自所述用戶接口的信息并將該信息傳遞給所述DMA控制器； 所述FC模塊部分包括MAC模塊、用戶接口、管理接口、信用管理模塊和鏈路控制模塊；所述用戶接口、信用管理模塊和所述鏈路控制模塊均與所述MAC模塊連接；所述管理接口與所述寄存器連接；所述鏈路控制模塊通過GTP連入FC總線。3.根據(jù)權(quán)利要求2所述的基于PC1-E接口的FC-AE-ASM通信板卡，其特征在于，每個所述DMA控制器通過兩個數(shù)據(jù)緩存部分分別與兩個FC模塊部分相連；每個數(shù)據(jù)緩存部分僅以一個FC模塊部分作為對象進(jìn)行數(shù)據(jù)緩存。4.根據(jù)權(quán)利要求3所述的基于PC1-E接口的FC-AE-ASM通信板卡，其特征在于，所述PC1-E總線為4位總線，該PC1-E總線通過兩個GTP與所述PC1-E EP連接。5.根據(jù)權(quán)利要求1所述的基于PC1-E接口的FC-AE-ASM通信板卡，其特征在于，所述DDR2模塊的SDRAM芯片，單片大小為512M，數(shù)據(jù)總線寬度為16位，兩片合成32位數(shù)據(jù)線后使用，該芯片為Micron公司的MT47H128M16HG-3。6.根據(jù)權(quán)利要求1所述的基于PC1-E接口的FC-AE-ASM通信板卡，其特征在于，所述FPGA芯片還連接有復(fù)位電路；所述復(fù)位電路包括電阻R1、電阻R2、復(fù)位按鍵開關(guān)K、電容Cl、二極管VD和與FPGA芯片的復(fù)位接口相連復(fù)位端子； 所述二極管VD的負(fù)極和所述電阻Rl的一端均與供電電源正極相連；所述電阻Rl的另一端、二極管VD的正極、電阻R2的一端和電容Cl的正極均與所述復(fù)位端子相連；所述電阻R2的另一端與復(fù)位按鍵開關(guān)K的一端相連；所述復(fù)位按鍵開關(guān)K的另一端和電容Cl的負(fù)極均接地。
【專利摘要】本發(fā)明公開了一種基于PCI-E接口的FC-AE-ASM通信板卡，包括FPGA芯片、DDR2模塊、電源管理模塊、光收發(fā)模塊、可編程時鐘和配置芯片;FPGA芯片的存儲控制信號輸入輸出端連接DDR2模塊的存儲控制信號輸出輸入端；FPGA芯片的傳輸數(shù)據(jù)輸入輸出端與光收發(fā)模塊的數(shù)據(jù)輸出輸入端連接，F(xiàn)PGA芯片與PCI-E總線接口連接；所述電源管理模塊的輸入與所述PCI-E總線接口連接；所述FPGA芯片的時鐘輸入還與可編程時鐘連接；所述FPGA芯片與所述配置芯片連接。采用上述技術(shù)方案后，本發(fā)明與現(xiàn)有技術(shù)相比具有以下有益效果：對于能夠支持最高4.25Gbps的傳輸速率，最遠(yuǎn)距離達(dá)到15km的光纖協(xié)議通道，提升了其與計算機終端之間數(shù)據(jù)傳輸速度15%。
【IPC分類】G06F13/42
【公開號】CN104991880
【申請?zhí)枴緾N201510298319
【發(fā)明人】劉晨, 楊雨, 陳哲, 韓子壬
【申請人】北京浩正泰吉科技有限公司
【公開日】2015年10月21日
【申請日】2015年6月3日